KR20160147658A - 표시 장치 - Google Patents
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Abstract
제 1 화소, 제 2 화소, 제 1 기판, 및 제 2 기판을 갖는 표시 장치이고, 제 1 화소는 제 1 화소 전극, 제 1 도전막, 및 제 1 트랜지스터를 갖고, 제 1 화소 전극은 제 1 트랜지스터와 전기적으로 접속되고, 제 1 도전막은 공통 전극으로서 기능하는 영역을 갖고, 제 2 화소는 제 2 화소 전극, 제 2 도전막, 및 제 2 트랜지스터를 갖고, 제 2 화소 전극은 제 2 트랜지스터와 전기적으로 접속되고, 제 2 도전막은 공통 전극으로서 기능하는 영역을 갖고, 제 1 도전막 및 제 2 화소 전극은 동일면 위에 제공되고, 제 1 절연막은 제 1 도전막 및 제 2 화소 전극 위에 제공되고, 제 1 화소 전극 및 제 2 도전막은 제 1 절연막 위에 제공되는 표시 장치로 한다.
Description
본 발명의 일 형태는 표시 장치에 관한 것이다. 또는, 본 발명의 일 형태는 터치 패널에 관한 것이다. 또는, 본 발명의 일 형태는 반도체 장치에 관한 것이다. 또는, 본 발명의 일 형태는 입출력 장치에 관한 것이다. 또는, 본 발명의 일 형태는 입력 장치에 관한 것이다. 또는, 본 발명의 일 형태는 터치 센서 내장형 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는, 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명의 일 형태는, 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서, 본 명세서 등에서 더 구체적으로 개시하는 본 발명의 일 형태에 따른 기술 분야의 일례로서는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제작 방법을 들 수 있다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 모든 장치를 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여 반도체 회로, 연산 장치, 및 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 입력 장치, 입출력 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
근년에 들어, 위치 입력 수단으로서 터치 센서를 탑재한 표시 장치(또는 표시 모듈)가 실용화되고 있다. 터치 센서를 탑재한 표시 장치(또는 표시 모듈)는 터치 패널 또는 터치 스크린 등이라고 불리는 경우가 있다(이하, 이것을 단순히 "터치 패널"이라고 부르는 경우도 있음). 또한, 표시 장치를 갖지 않고, 터치 센서만으로 구성되어 있는 부재를 터치 패널이라고 부르는 경우도 있다. 또는, 터치 센서를 탑재한 표시 장치는, 터치 센서 부착 표시 장치, 터치 센서 내장형 표시 장치, 표시 장치 부착 터치 패널, 또는 표시 모듈 등이라고 불리는 경우도 있다. 또는, 터치 센서를 탑재한 표시 장치는 단순히 표시 장치라고 불리는 경우도 있다. 또한, 표시 장치 내부에 터치 센서가 제공되어 있는 경우에는, 인셀(in-cell)형 터치 센서, 인셀형 터치 패널(또는 인셀형 터치 센서 부착 표시 장치), 온셀(on-cell)형 터치 센서, 또는 온셀형 터치 패널(또는 온셀형 터치 센서 부착 표시 장치) 등이라고 불리는 경우도 있다. 또는, 표시 장치 내부에 터치 센서가 제공되어 있는 표시 장치는, 단순히 표시 장치라고 불리는 경우도 있다. 인셀형 터치 센서는, 예를 들어, 액정 소자에 사용되는 전극을 터치 센서용 전극으로서도 사용하는 것이다. 한편, 온셀형 터치 센서는, 예를 들어, 대향 기판의 위쪽(표시 소자가 제공되지 않는 면 측)에 터치 센서용 전극이 형성되어 있는 것이다. 예를 들어, 이들 터치 패널 등을 구비한 휴대 정보 단말로서는, 스마트폰 및 태블릿 단말 등이 있다.
표시 장치의 하나로서, 액정 소자를 구비한 액정 표시 장치가 있다. 예를 들어, 화소 전극을 매트릭스로 배치하고, 화소 전극 각각에 접속하는 스위칭 소자로서 트랜지스터를 사용한 액티브 매트릭스형 액정 표시 장치가 주목을 받고 있다.
예를 들어, 화소 전극 각각에 접속하는 스위칭 소자로서, 채널 형성 영역에 금속 산화물이 사용된 트랜지스터를 사용하는 액티브 매트릭스형 액정 표시 장치가 알려져 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 특허문헌 3~특허문헌 7에는 액정 소자가 적용된 터치 패널에 대하여 기재되어 있다.
표시 패널(표시 장치 또는 표시 모듈)에 사용자 인터페이스로서 화면에 손가락이나 스타일러스 등에 의하여 터치함으로써 입력하는 기능이 부가된 터치 패널이 요망되고 있다.
또한, 터치 패널이 적용된 전자 기기의 박형화 및 경량화가 요구되고 있다. 따라서, 터치 패널 자체의 박형화 및 경량화가 요구되고 있다.
예를 들어, 터치 패널은 표시 패널의 시인(視認) 측(표시면 측), 즉 사람의 손가락이나 펜이 터치되는 측에 터치 센서를 제공하는 구성으로 할 수 있다.
예를 들어, 터치 패널(또는 표시 모듈)의 구성으로서 표시 패널의 표시면 측에 터치 센서를 갖는 기판을 접합하는 구성으로 할 수 있다. 즉, 터치 패널(또는 표시 모듈)은 표시 패널과 터치 센서가 다른 부품으로서 구성되어 있고, 표시 패널과 터치 센서를 접합하는 구성으로 할 수 있다. 그러나, 이와 같은 구성의 경우, 표시 패널용 기판과 별도로 터치 센서용 기판이 필요하기 때문에, 터치 패널(또는 표시 모듈)의 두께를 얇게 할 수 없거나 부품 수가 많아지는 등의 문제가 있었다.
본 발명의 일 형태는 두께가 얇은 터치 패널(또는 터치 센서 부착 표시 장치) 등을 제공하는 것을 과제 중 하나로 한다. 또는, 구성이 간략화된 터치 패널(또는 터치 센서 부착 표시 장치) 등을 제공하는 것을 과제 중 하나로 한다. 또는, 전자 기기에 장착하기 쉬운 터치 패널(또는 터치 센서 부착 표시 장치) 등을 제공하는 것을 과제 중 하나로 한다. 또는, 부품 수가 적은 터치 패널(또는 터치 센서 부착 표시 장치) 등을 제공하는 것을 과제 중 하나로 한다. 또는, 가벼운 터치 패널(또는 터치 센서 부착 표시 장치) 등을 제공하는 것을 과제 중 하나로 한다.
또는, 신규 입력 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 입출력 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 외의 과제는, 명세서, 도면, 및 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 및 청구항 등의 기재로부터 이들 외의 과제가 추출될 수 있다.
본 발명의 일 형태는 제 1 화소, 제 2 화소, 제 1 기판, 및 제 2 기판을 갖는 표시 장치이고, 제 1 화소 및 제 2 화소는 제 1 기판 위에 제공되고, 제 1 화소는 제 1 화소 전극, 제 1 도전막, 및 제 1 트랜지스터를 갖고, 제 1 화소 전극은 제 1 트랜지스터와 전기적으로 접속되고, 제 1 도전막은 공통 전극으로서 기능하는 영역을 갖고, 제 2 화소는 제 2 화소 전극, 제 2 도전막, 및 제 2 트랜지스터를 갖고, 제 2 화소 전극은 제 2 트랜지스터와 전기적으로 접속되고, 제 2 도전막은 공통 전극으로서 기능하는 영역을 갖고, 제 1 도전막 및 제 2 화소 전극은 동일면 위에 제공되고, 제 1 절연막은 제 1 도전막 및 제 2 화소 전극 위에 제공되고, 제 1 화소 전극 및 제 2 도전막은 제 1 절연막 위에 제공되는 표시 장치이다.
상술한 표시 장치에서, 제 1 트랜지스터 및 제 2 트랜지스터는 채널이 형성되는 반도체층에 다결정 실리콘이 포함되는 것이 바람직하다.
또한, 상술한 표시 장치에서, 제 1 트랜지스터 및 제 2 트랜지스터는 채널이 형성되는 반도체층에 산화물 반도체가 포함되는 것이 바람직하다.
제 1 트랜지스터 및 제 2 트랜지스터는 게이트 전극, 게이트 전극 위에 제공된 게이트 절연막, 게이트 절연막 위의 게이트 전극과 중첩되는 위치에 제공된 제 1 산화물 반도체막, 제 1 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극, 제 1 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 제공된 제 2 절연막, 및 제 2 절연막 위에 제 1 산화물 반도체막과 중첩되는 위치에 제공된 제 2 산화물 반도체막을 갖고, 제 1 절연막은 제 2 산화물 반도체막이 제 1 절연막과 제 2 절연막에 개재(介在)되도록 제 2 산화물 반도체 위에 제공되고, 제 1 도전막 및 제 2 화소 전극은 제 2 산화물 반도체막을 포함하는 상술한 표시 장치도 본 발명의 일 형태이다.
상술한 표시 장치에서 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 In, Zn, 및 산소를 포함하고, 또한 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf를 포함하는 것이 바람직하다.
상술한 표시 장치에서, 제 2 절연막은 산소를 포함하고, 제 1 절연막은 수소를 포함하여도 좋다.
또한, 제 1 도전막은 터치 센서의 제 1 전극으로서의 기능을 갖고, 제 2 도전막은 터치 센서의 제 2 전극으로서의 기능을 갖는 상술한 표시 장치도 본 발명의 일 형태이다.
또한, 상술한 표시 장치, 스위치, 스피커, 또는 하우징을 갖는 전자 기기도 본 발명의 일 형태이다.
본 발명의 일 형태에 따르면, 두께가 얇은 표시 장치(또는 터치 센서 부착 표시 장치) 등을 제공할 수 있다. 또는, 구성이 간략화된 표시 장치(또는 터치 센서 부착 표시 장치) 등을 제공할 수 있다. 또는, 전자 기기에 장착하기 쉬운 표시 장치(또는 터치 센서 부착 표시 장치) 등을 제공할 수 있다. 또는, 부품 수가 적은 표시 장치(또는 터치 센서 부착 표시 장치) 등을 제공할 수 있다. 또는, 가벼운 표시 장치(또는 터치 센서 부착 표시 장치) 등을 제공할 수 있다.
또는, 신규 입력 장치를 제공할 수 있다. 또는, 신규 입출력 장치를 제공할 수 있다. 또는, 신규 터치 패널을 제공할 수 있다. 또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는, 명세서, 도면, 및 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 및 청구항 등의 기재로부터 이들 외의 효과가 추출될 수 있다.
도 1은 실시형태에 따른 터치 센서의 블록 다이어그램 및 타이밍 차트.
도 2는 실시형태에 따른 터치 센서를 구비한 화소를 설명하기 위한 도면.
도 3은 실시형태에 따른 터치 센서 및 화소의 동작을 설명하기 위한 도면.
도 4는 실시형태에 따른 터치 패널의 방식을 도시한 단면 개략도.
도 5는 실시형태에 따른 터치 패널의 방식을 도시한 단면 개략도.
도 6은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 7은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 8은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 9는 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 10은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 11은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 12는 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 13은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 14는 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 15는 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 16은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 17은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 18은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 19는 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 20은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 21은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 22는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 23은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 24는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 25는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 26은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 27은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 28은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 29는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 30은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 31은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 32는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 33은 실시형태에 따른 표시 장치의 화소 구조에 관한 계산 결과.
도 34는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 35는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 36은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 37은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 38은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 39는 실시형태에 따른 화소 레이아웃의 일례를 도시한 상면도.
도 40은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 41은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 42는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 43은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 44는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 45는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 46은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 47은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 48은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 49는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 50은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 51은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 52는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 53은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 54는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 55는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 56은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 57은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 58은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 59는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 60은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 61은 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명하기 위한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 도시한 도면.
도 62는 CAAC-OS의 단면 TEM 이미지, 및 평면 TEM 이미지 및 그 화상 해석 이미지.
도 63은 nc-OS의 전자 회절 패턴을 도시한 도면, 및 nc-OS의 단면 TEM 이미지.
도 64는 a-like OS의 단면 TEM 이미지.
도 65는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시한 도면.
도 66은 CAAC-OS의 성막 방법을 설명하기 위한 도면.
도 67은 InMZnO4의 결정을 설명하기 위한 도면.
도 68은 CAAC-OS의 성막 방법을 설명하기 위한 도면.
도 69는 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 70은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 71은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 72는 트랜지스터의 일 형태를 설명하기 위한 평면도 및 단면도.
도 73은 트랜지스터의 일 형태를 설명하기 위한 평면도 및 단면도.
도 74는 트랜지스터의 일 형태를 설명하기 위한 평면도 및 단면도.
도 75는 트랜지스터의 일 형태를 설명하기 위한 평면도 및 단면도.
도 76은 트랜지스터의 일 형태를 설명하기 위한 평면도 및 단면도.
도 77은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 78은 밴드 구조를 설명하기 위한 도면.
도 79는 실시형태에 따른 터치 패널 모듈의 블록 다이어그램.
도 80은 실시형태에 따른 터치 패널 모듈의 구성예.
도 81은 실시형태에 따른 표시 모듈을 설명하기 위한 도면.
도 82는 실시형태에 따른 전자 기기를 설명하기 위한 도면.
도 83은 실시형태에 따른 전자 기기를 설명하기 위한 도면.
도 84는 시료의 XRD 스펙트럼의 측정 결과를 설명하기 위한 도면.
도 85는 시료의 TEM 이미지 및 전자선 회절 패턴을 설명하기 위한 도면.
도 86은 시료의 EDX 매핑을 나타낸 도면.
도 2는 실시형태에 따른 터치 센서를 구비한 화소를 설명하기 위한 도면.
도 3은 실시형태에 따른 터치 센서 및 화소의 동작을 설명하기 위한 도면.
도 4는 실시형태에 따른 터치 패널의 방식을 도시한 단면 개략도.
도 5는 실시형태에 따른 터치 패널의 방식을 도시한 단면 개략도.
도 6은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 7은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 8은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 9는 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 10은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 11은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 12는 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 13은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 14는 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 15는 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 16은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 17은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 18은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 19는 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 20은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 21은 실시형태에 따른 터치 센서의 전극 등의 배치를 도시한 상면도.
도 22는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 23은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 24는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 25는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 26은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 27은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 28은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 29는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 30은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 31은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 32는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 33은 실시형태에 따른 표시 장치의 화소 구조에 관한 계산 결과.
도 34는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 35는 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 36은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 37은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 38은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 39는 실시형태에 따른 화소 레이아웃의 일례를 도시한 상면도.
도 40은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 41은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 42는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 43은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 44는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 45는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 46은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 47은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 48은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 49는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 50은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 51은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 52는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 53은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 54는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 55는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 56은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 57은 실시형태에 따른 표시 장치의 일례를 도시한 상면도.
도 58은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 59는 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 60은 실시형태에 따른 표시 장치의 일례를 도시한 단면도.
도 61은 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명하기 위한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 도시한 도면.
도 62는 CAAC-OS의 단면 TEM 이미지, 및 평면 TEM 이미지 및 그 화상 해석 이미지.
도 63은 nc-OS의 전자 회절 패턴을 도시한 도면, 및 nc-OS의 단면 TEM 이미지.
도 64는 a-like OS의 단면 TEM 이미지.
도 65는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시한 도면.
도 66은 CAAC-OS의 성막 방법을 설명하기 위한 도면.
도 67은 InMZnO4의 결정을 설명하기 위한 도면.
도 68은 CAAC-OS의 성막 방법을 설명하기 위한 도면.
도 69는 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 70은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 71은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 72는 트랜지스터의 일 형태를 설명하기 위한 평면도 및 단면도.
도 73은 트랜지스터의 일 형태를 설명하기 위한 평면도 및 단면도.
도 74는 트랜지스터의 일 형태를 설명하기 위한 평면도 및 단면도.
도 75는 트랜지스터의 일 형태를 설명하기 위한 평면도 및 단면도.
도 76은 트랜지스터의 일 형태를 설명하기 위한 평면도 및 단면도.
도 77은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 78은 밴드 구조를 설명하기 위한 도면.
도 79는 실시형태에 따른 터치 패널 모듈의 블록 다이어그램.
도 80은 실시형태에 따른 터치 패널 모듈의 구성예.
도 81은 실시형태에 따른 표시 모듈을 설명하기 위한 도면.
도 82는 실시형태에 따른 전자 기기를 설명하기 위한 도면.
도 83은 실시형태에 따른 전자 기기를 설명하기 위한 도면.
도 84는 시료의 XRD 스펙트럼의 측정 결과를 설명하기 위한 도면.
도 85는 시료의 TEM 이미지 및 전자선 회절 패턴을 설명하기 위한 도면.
도 86은 시료의 EDX 매핑을 나타낸 도면.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에서 설명하는 발명의 구성에서 동일 부분 또는 같은 기능을 갖는 부분에는, 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하며, 그 반복 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에서 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 그 스케일에 반드시 한정되는 것은 아니다.
또한, 본 명세서 등에서, "제 1" 및 "제 2" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 수적으로 한정하는 것은 아니다.
또한, "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있는 경우가 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꾸거나, "절연층"이라는 용어를 "절연막"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서 "반도체"라고 표기되더라도, 예를 들어, 도전성이 충분히 낮은 경우에는 "절연체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"는 그 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 "반도체"는 "절연체"라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 "절연체"는 "반도체"라고 바꿔 말할 수 있는 경우가 있다.
또한, 본 명세서 등에서, "반도체"라고 표기되더라도, 예를 들어, 도전성이 충분히 높은 경우에는 "도전체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "도전체"는 그 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 "반도체"는 "도전체"라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 "도전체"는 "반도체"라고 바꿔 말할 수 있는 경우가 있다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀔 수 있다. 따라서, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 서로 바꿔서 사용할 수 있는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 터치 센서 또는 터치 패널의 구동 방법, 모드, 구성예, 및 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 도면을 참조하여 설명한다.
[센서의 검출 방법의 예]
도 1의 (A)는 상호 용량 방식의 터치 센서의 구성을 도시한 블록 다이어그램이다. 도 1의 (A)에는 펄스 전압 출력 회로(601) 및 전류 검출 회로(602)를 도시하였다. 또한, 도 1의 (A)에서는, 일례로서, 펄스 전압이 공급되는 전극(621)을 6개의 배선(X1~X6)으로 나타내고, 전류의 변화를 검출하는 전극(622)을 6개의 배선(Y1~Y6)으로 나타내고 있다. 또한, 전극의 수는 이에 한정되지 않는다. 또한, 도 1의 (A)에는 전극(621) 및 전극(622)이 중첩되거나, 또는 전극(621) 및 전극(622)이 근접하여 배치됨으로써 형성되는 용량 소자(603)를 도시하였다. 또한, 전극(621) 및 전극(622)은 그 기능이 서로 치환되어도 좋다. 또는, 펄스 전압 출력 회로(601)와 전류 검출 회로(602)는 서로 치환되어도 좋다.
펄스 전압 출력 회로(601)는, 일례로서는, 배선(X1~X6)에 순차적으로 펄스 전압을 인가하기 위한 회로이다. 배선(X1~X6)에 펄스 전압이 인가됨으로써, 용량 소자(603)를 형성하는 전극(621)과 전극(622) 사이의 전계에 변화가 발생된다. 그리고, 펄스 전압에 의하여 용량 소자(603)에 전류가 흐른다. 이때, 손가락이나 펜 등이 근방에 존재하는지 여부에 따라, 이 전극 사이에 발생되는 전계는, 손가락이나 펜 등으로 터치되어 차폐되는 등에 의하여 변화된다. 즉, 손가락이나 펜 등으로 터치 등이 수행됨으로써 용량 소자(603)의 용량값이 변화된다. 결과적으로, 펄스 전압에 의하여 용량 소자(603)에 흐르는 전류의 크기가 변화된다. 이와 같이, 손가락이나 펜 등으로 터치 등이 수행되어 용량값이 변화되는 것을 이용함으로써, 피검지체의 근접 또는 접촉을 검출할 수 있다.
전류 검출 회로(602)는 용량 소자(603)의 용량값의 변화에 따른 배선(Y1~Y6)에서의 전류의 변화를 검출하기 위한 회로이다. 배선(Y1~Y6)에서는, 피검지체의 근접 또는 접촉이 없으면 검출되는 전류값에 변화는 없지만, 피검지체의 근접 또는 접촉에 의하여 용량값이 감소되는 경우에는, 전류값이 감소되는 변화를 검출한다. 또한, 전류의 변화를 검출하기 위하여, 전류량의 총합을 검출하여도 좋다. 이 경우에는, 적분 회로 등을 사용하여 검출하면 좋다. 또는, 전류의 피크값을 검출하여도 좋다. 이 경우에는, 전류를 전압으로 변환하여 전압값의 피크값을 검출하여도 좋다.
이어서, 도 1의 (B)에는 도 1의 (A)에 도시된 상호 용량 방식의 터치 센서에서의 입출력 파형의 타이밍 차트를 도시하였다. 도 1의 (B)에서는 1프레임 기간에 각 행렬에서의 피검지체의 검출을 수행하는 것으로 한다. 또한, 도 1의 (B)에는 피검지체를 검출하지 않는 경우(비(非)터치)와 피검지체를 검출하는 경우(터치)의 2가지 경우에 대하여 도시하였다. 또한, 배선(Y1~Y6)에 대해서는, 검출되는 전류값에 대응하는 전압값의 파형을 나타내고 있다. 또한, 표시 패널에서도 표시 동작이 수행되고 있다. 이 표시 패널에서의 표시 동작의 타이밍과, 터치 센서에서의 검출 동작의 타이밍은 동기시켜 동작되는 것이 바람직하다. 또한, 도 1의 (B)에서는 이들 타이밍을 동기시키지 않는 경우의 예를 도시하였다.
배선(X1~X6)에는 펄스 전압이 순차적으로 인가되고, 상기 펄스 전압에 따라 배선(Y1~Y6)에서의 파형이 변화된다. 피검지체의 근접 또는 접촉이 없는 경우에는, 배선(X1~X6)의 전압의 변화에 따라 배선(Y1~Y6)의 파형이 한결같이 변화된다. 한편, 피검지체가 근접 또는 접촉되는 부분에서는, 전류값이 감소되기 때문에, 이에 대응하는 전압값의 파형도 변화된다.
이와 같이, 용량값의 변화를 검출함으로써, 피검지체의 근접 또는 접촉을 검출할 수 있다. 또한, 손가락이나 펜 등의 피검지체가, 터치 센서나 터치 패널에 접촉하지 않고 근접한 경우에도 신호가 검출될 수 있다.
또한, 도 1의 (B)에는 배선(X1~X6)에 펄스 전압이 순차적으로 인가된 경우의 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 복수의 배선에 동시에 펄스 전압을 인가하여도 좋다. 예를 들어, 먼저 배선(X1~X3)에 펄스 전압을 인가한다. 다음에, 배선(X2~X4)에 펄스 전압을 인가한다. 이어서, 배선(X3~X5)에 펄스 전압을 인가한다. 이와 같이, 복수의 배선에 동시에 펄스 전압을 인가하여도 좋다. 그리고, 판독된 신호를 연산 처리함으로써, 센서의 감도를 높일 수 있다.
또한, 펄스 전압 출력 회로(601) 및 전류 검출 회로(602)는, 일례로서는, 하나의 IC 안에 형성되어 있는 것이 바람직하다. 상기 IC는, 예를 들어, 터치 패널에 실장되거나, 또는 전자 기기의 하우징 내의 기판에 실장되는 것이 바람직하다. 또한, 가요성을 갖는 터치 패널의 경우에는, 휘어진 부분에서 기생 용량이 증대되어 노이즈의 영향이 커질 우려가 있기 때문에, 노이즈의 영향을 받기 어려운 구동 방법이 적용된 IC를 사용하는 것이 바람직하다. 예를 들어, 시그널-노이즈 비(S/N비)를 높이는 구동 방법이 적용된 IC를 사용하는 것이 바람직하다.
또한, 인셀형 터치 센서의 경우에는, 표시부를 구동하기 위한 회로가 제공되어 있다. 예를 들어, 그 회로는 게이트선 구동 회로 및 소스선 구동 회로 등이다. 이들 회로도 IC 안에 형성되어 있는 경우가 있다. 따라서, 펄스 전압 출력 회로(601) 및 전류 검출 회로(602) 중 적어도 하나와, 게이트선 구동 회로 및 소스선 구동 회로 중 적어도 하나가, 하나의 IC 안에 형성되어 있어도 좋다. 예를 들어, 소스선 구동 회로는 구동 주파수가 높기 때문에, IC 안에 형성되는 경우가 많다. 또한, 전류 검출 회로(602)는 연산 증폭기 등이 필요한 경우가 있기 때문에, IC 안에 형성되는 경우가 많다. 따라서, 소스선 구동 회로와 전류 검출 회로(602)가 하나의 IC 안에 형성되어 있어도 좋다. 이 경우에는, 게이트선 구동 회로 및 펄스 전압 출력 회로(601)는 화소가 형성되어 있는 기판 위에 형성되어 있어도 좋다. 또는, 소스선 구동 회로, 전류 검출 회로(602), 및 펄스 전압 출력 회로(601)가 하나의 IC 안에 형성되어 있어도 좋다.
또한, 도 1의 (A)에는 터치 센서로서 배선의 교차부에 용량 소자(603)만을 제공하는 패시브 매트릭스형 터치 센서의 구성을 도시하였지만, 트랜지스터와 용량 소자를 갖는 액티브 매트릭스형 터치 센서로 하여도 좋다.
또한, 도 1을 참조하여 상호 용량 방식을 사용한 경우의 구동 방법에 대하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 자기 용량 방식을 사용하여도 좋다. 이 경우에는, 펄스 전압 출력 회로(601)는 전류를 검출하는 기능도 갖는다. 마찬가지로, 전류 검출 회로(602)도 펄스 전압을 출력하는 기능을 갖는다. 또는, 상황에 따라 상호 용량 방식과 자기 용량 방식을 전환하여 동작시켜도 좋다.
[인셀형 터치 패널의 구성예]
여기서는, 표시 소자나 트랜지스터 등이 제공되는 기판(이하, 소자 기판이라고도 표기함) 위에, 터치 센서를 구성하는 한 쌍의 전극 중 적어도 한쪽을 배치하는 예에 대하여 설명한다.
이하에서는, 복수의 화소를 갖는 표시부에 터치 센서가 장착된 터치 패널(소위, 인셀형 터치 패널)의 구성예에 대하여 설명한다. 여기서는, 화소에 제공되는 표시 소자로서, 액정 소자를 적용한 예를 제시한다. 다만, 본 발명의 일 형태는 이에 한정되지 않고, 다양한 표시 소자를 적용할 수 있다.
도 2는 본 구성예에 예시되는 터치 패널의 표시부에 제공되는 화소 회로의 일부에서의 등가 회로도이다.
하나의 화소는 적어도 트랜지스터(63) 및 액정 소자(64)를 갖는다. 또한, 화소는 이에 더하여 유지 용량을 갖는 경우도 있다. 또한, 트랜지스터(63)의 게이트에 배선(61)이 전기적으로 접속되고, 소스 및 드레인 중 한쪽에 배선(62)이 전기적으로 접속되어 있다.
Y방향으로 인접한 복수의 화소가 갖는 액정 소자(64)의 공통 전극이 전기적으로 접속되고 하나의 블록을 형성한다. 도 2에 도시된 전극(71_1) 및 전극(71_2)은 Y방향으로 연장되어 제공되고, 액정 소자(64)가 구성되는 영역(화소 전극 및 공통 전극이 발생시키는 전계가 액정의 배향을 제어하는 영역)에서 공통 전극으로서 기능한다. 전극(71_1) 및 전극(71_2)에 의하여 공통 전극을 공유하는 복수의 화소를 포함하는 블록을 각각 블록(65_1) 및 블록(65_2)으로 한다.
또한, 블록(65_1) 및 블록(65_2)을 건너 X방향으로 인접한 복수의 화소가 갖는 액정 소자(64)의 공통 전극이 전기적으로 접속되어 하나의 블록을 형성한다. 도 2에 도시된 전극(72_1)~전극(72_4)은 X방향으로 연장되어 제공되고, 액정 소자(64)가 구성되는 영역에서 공통 전극으로서 기능한다. 전극(72_1)~전극(72_4)에 의하여 공통 전극을 공유하는 복수의 화소를 포함하는 블록을 각각 블록(67_1)~블록(67_4)으로 한다. 도 2에는 화소 회로의 일부만을 도시하였지만, 실제로는 이들 블록이 X방향 및 Y방향으로 반복적으로 배치된다.
이와 같은 구성으로 함으로써, 터치 센서를 구성하는 한 쌍의 전극은, 화소 회로가 갖는 액정 소자의 공통 전극을 겸할 수 있다. 즉, 도 2에서는 전극(71_1) 및 전극(71_2)은 액정 소자(64)의 공통 전극과 터치 센서의 한쪽 전극을 겸한다. 또한, 전극(72_1)~전극(72_4)은 액정 소자(64)의 공통 전극과 터치 센서의 다른 쪽 전극을 겸한다. 따라서, 터치 패널의 구성을 간략화할 수 있다.
또한, 하나의 화소가 갖는 액정 소자(64)의 공통 전극은 터치 센서를 구성하는 한쪽 전극 및 다른 쪽 전극 중 어느 한쪽을 겸할 수 있다. 바꿔 말하면, 표시부가 갖는 화소는, 공통 전극이 터치 센서의 한쪽 전극을 겸하는 화소(제 1 화소라고도 함)와, 공통 전극이 터치 센서의 다른 쪽 전극을 겸하는 화소(제 2 화소라고도 함)를 포함한다. 따라서, 본 구성예에서 설명하는 터치 패널의 표시부에서 제 1 화소 및 제 2 화소의 배치에 따라, 터치 센서를 구성하는 한쪽 전극 및 다른 쪽 전극의 상면 형성을 임의의 형상으로 할 수 있다.
도 3의 (A)는 X방향으로 연장되는 복수의 전극(72)과 Y방향으로 연장되는 복수의 전극(71)의 접속 구성을 도시한 등가 회로도이다. 또한, 일례로서, 투영형이고, 상호 용량 방식의 터치 센서인 경우를 도시하였다. Y방향으로 연장되는 전극(71) 각각에는 입력 전압(또는, 선택 전압) 또는 공통 전위(또는, 접지 전위 또는 기준이 되는 전위)를 입력할 수 있다. 또한, X방향으로 연장되는 전극(72) 각각에는 접지 전위(또는, 기준이 되는 전위)를 입력하거나, 또는 전극(72)과 검출 회로를 전기적으로 접속할 수 있다. 또한, 전극(71) 및 전극(72)은 교체할 수 있다. 즉, 전극(71)과 검출 회로를 접속하여도 좋다.
이하, 도 3의 (B) 및 (C)를 사용하여 상술한 터치 패널의 동작에 대하여 설명한다.
여기서는, 일례로서, 1프레임 기간을 기록 기간과 검출 기간으로 나눈다. 기록 기간은 화소에 화상 데이터를 기록하는 기간이고, 전극(72)(게이트선 또는 주사선이라고도 함)이 순차적으로 선택된다. 한편, 검출 기간은, 터치 센서에 의한 센싱을 수행하는 기간이고, Y방향으로 연장되는 전극(71)이 순차적으로 선택되어 입력 전압이 입력된다.
도 3의 (B)는 기록 기간에서의 등가 회로도이다. 기록 기간에는, X방향으로 연장되는 전극(72)과 Y방향으로 연장되는 전극(71) 양쪽에 공통 전위가 입력된다.
도 3의 (C)는 검출 기간 중 어느 시점에서의 등가 회로도이다. 검출 기간에는 X방향으로 연장되는 전극(72) 중 선택된 전극은 검출 회로와 도통되고, 그 외의 전극에는 공통 전위가 입력된다. 또한, Y방향으로 연장되는 전극(71) 각각에는 입력 전압이 입력된다.
이와 같이, 화상의 기록 기간과 터치 센서에 의한 센싱을 수행하는 기간을 독립적으로 제공하는 것이 바람직하다. 예를 들어, 표시의 귀선 기간(retrace period)에 센싱을 수행하는 것이 바람직하다. 이로써, 화소에 대하여 화상을 기록할 때 노이즈에 기인하여 터치 센서의 감도가 저하되는 것을 억제할 수 있다.
또한, 여기서는 1프레임 기간을 기록 기간과 검출 기간으로 나누는 경우의 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 1수평 기간(1게이트 선택 기간이라고도 함)을 기록 기간과 검출 기간으로 나누어 동작시켜도 좋다.
또한, 전극(71)에는 순차적으로 펄스 전압이 인가된 경우의 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 복수의 전극(71)에 동시에 펄스 전압을 인가하여도 좋다. 예를 들어, 먼저 전극(71) 중 1번째~3번째 전극에 펄스 전압을 인가한다. 다음에, 전극(71) 중 2번째~4번째 전극에 펄스 전압을 인가한다. 이어서, 전극(71) 중 3번째~5번째 전극에 펄스 전압을 인가한다. 이와 같이, 복수의 전극(71)에 동시에 펄스 전압을 인가하여도 좋다. 그리고, 판독한 신호를 연산 처리함으로써, 센서의 감도를 높일 수 있다.
또한, 도 3을 참조하여, 구동 방법으로서 상호 용량 방식을 사용한 경우에 대하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않다. 예를 들어, 자기 용량 방식을 사용하여도 좋다. 이 경우에는, 펄스 전압을 출력하는 회로는 전류를 검출하는 기능도 갖게 된다. 마찬가지로, 검출 회로도 펄스 전압을 출력하는 기능을 갖게 된다. 또는, 상황에 따라, 상호 용량 방식과 자기 용량 방식을 전환하여 동작시켜도 좋다.
[터치 패널의 방식에 대하여]
이하에서는, 본 발명의 일 형태에 따른 터치 패널에 적용할 수 있는 몇 가지 방식에 대하여 설명한다.
또한, 본 명세서 등에서 터치 패널은 표시면에 화상 등을 표시(출력)하는 기능과, 표시면에 손가락이나 스타일러스 등의 피검지체가 접촉되거나 또는 근접되는 것을 검출하는 터치 센서로서의 기능을 갖는다. 따라서, 터치 패널은 입출력 장치의 일 형태이다. 그러므로, 터치 패널은 터치 센서 내장형 표시 장치라고 할 수도 있다.
또한, 본 명세서 등에서는, 터치 패널의 기판에, 예를 들어, FPC(flexible printed circuit) 또는 TCP(tape carrier package) 등의 커넥터가 장착된 것, 또는 기판에 COG(chip on glass) 방식에 의하여 IC(집적 회로)가 실장된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널이라고 부르는 경우가 있다.
본 발명의 일 형태에 적용할 수 있는 정전 용량 방식의 터치 센서는, 한 쌍의 도전막을 갖는다. 한 쌍의 도전막 사이에는 용량이 형성되어 있다. 한 쌍의 도전막에 피검지체가 접촉되거나 또는 근접되어 한 쌍의 도전막 사이의 용량의 크기가 변화되는 것을 이용함으로써 검출할 수 있다.
정전 용량 방식으로서는, 표면형 정전 용량 방식 및 투영형 정전 용량 방식 등이 있다. 투영형 정전 용량 방식은, 주로 구동 방식의 상이점에서 자기 용량 방식 및 상호 용량 방식 등으로 나눌 수 있다. 상호 용량 방식을 사용하면, 여러 지점을 동시에 검출할 수 있어 바람직하다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다.
또한, 본 발명의 일 형태에 따른 터치 패널이 갖는 표시 소자로서는, 액정 소자(종전계(vertical electric field) 방식 또는 횡전계(horizontal electric field) 방식), MEMS(micro electro mechanical systems)를 이용한 광학 소자, 유기 EL(electroluminescence) 소자나 발광 다이오드(LED: light-emitting diode) 등의 발광 소자, 또는 전기 영동 소자 등, 다양한 표시 소자가 사용될 수 있다.
여기서, 표시 장치에는, 표시 소자로서 횡전계 방식이 적용된 액정 소자를 사용하는 것이 바람직하다. 또한, 화소 전극 및 공통 전극에서 투명 도전막을 사용하는 경우에는, 투과형 표시 장치로서 사용할 수 있다. 한편, 화소 전극 또는 공통 전극에서 반사 전극을 사용하는 경우에는, 반사형 표시 장치로서 사용할 수 있다. 또한, 화소 전극 및 공통 전극 양쪽을 반사 전극으로 하여도 좋다. 또는, 화소 전극 및 공통 전극과는 별도로, 반사 전극을 제공함으로써 반사형 표시 장치로 하여도 좋다. 또한, 반사형 표시 장치에서 백 라이트의 광이 투과될 수 있는 영역을 제공함으로써 반투과형 표시 장치로 하여도 좋다. 예를 들어, 화소 전극 또는 공통 전극의 일부를 투과 전극으로 하고, 다른 일부를 반사 전극으로 하여도 좋다. 또한, 화소 전극 또는 공통 전극에서 반사 전극을 사용하는 경우에도 액정의 동작 모드에 따라서는 투과형 표시 장치로서 사용되는 경우도 있다.
본 발명의 일 형태에 따른 표시 장치는, 터치 센서를 구성하는 한 쌍의 전극(도전막 또는 배선이라고도 함) 중 적어도 한쪽이 한 쌍의 기판 중 한쪽에 포함됨으로써, 표시 패널과 터치 센서가 일체가 된 구성을 갖는다. 따라서, 표시 장치의 두께가 저감되어, 가벼운 표시 장치를 구현할 수 있다.
도 4의 (A)~(C)는 본 발명의 일 형태에 따른 표시 장치(10)의 모드를 설명하기 위한 단면 개략도이다.
표시 장치(10)는 기판(11), 기판(12), FPC(13), 도전막(14), 화소(40a), 화소(40b), 액정 소자(20a), 액정 소자(20b), 및 착색막(31) 등을 갖는다.
화소(40a)는 액정 소자(20a)를 갖고, 화소(40b)는 액정 소자(20b)를 갖는다. 액정 소자(20a)는 공통 전극(21a), 화소 전극(22a), 및 액정(23)에 의하여 구성된다. 또한, 액정 소자(20b)는 화소 전극(21b), 공통 전극(22b), 및 액정(23)에 의하여 구성된다. 도 4의 (A)에는 액정 소자(20a) 및 액정 소자(20b)로서 FFS(fringe field switching) 모드가 적용된 액정 소자를 사용한 경우의 예를 도시하였다.
공통 전극(21a) 및 화소 전극(21b)은 동일면 위에 제공되어 있다. 또는, 공통 전극(21a) 및 화소 전극(21b)은 동시에 형성되어 있다. 또는, 공통 전극(21a) 및 화소 전극(21b)은 같은 막을 에칭함으로써 형성되어 있다. 또는, 공통 전극(21a) 및 화소 전극(21b)은 동일한 도전막에 의하여 형성되어 있다. 또는, 공통 전극(21a) 및 화소 전극(21b)은 같은 재질을 갖는다. 공통 전극(21a) 및 화소 전극(21b) 위에는 절연막(24)이 제공되어 있다. 화소 전극(22a) 및 공통 전극(22b)은 동일면 위, 구체적으로는 절연막(24) 위에 제공되어 있다. 또는, 화소 전극(22a) 및 공통 전극(22b)은 동시에 형성되어 있다. 또는, 화소 전극(22a) 및 공통 전극(22b)은 같은 막을 에칭함으로써 형성되어 있다. 또는, 화소 전극(22a) 및 공통 전극(22b)은 동일한 도전막에 의하여 형성되어 있다. 또는, 화소 전극(22a) 및 공통 전극(22b)은 같은 재질을 갖는다. 화소 전극(22a) 및 공통 전극(22b)은 일례로서, 빗살 형상의 상면 형상, 또는 슬릿 형상의 개구가 하나 이상 제공된 상면 형상(평면 형상이라고도 함)을 갖는다.
터치 센서는 화소(40a)가 갖는 공통 전극(21a)과, 화소(40b)가 갖는 공통 전극(22b) 사이에 형성되는 용량을 이용하여 피검지체를 검출할 수 있다. 이와 같은 구성으로 함으로써, 액정 소자가 갖는 공통 전극(21a) 및 공통 전극(22b)이, 터치 센서로서 기능하는 한 쌍의 전극을 겸할 수 있다. 따라서, 공정을 간략화할 수 있기 때문에 수율이 향상되고, 또한 제작 비용을 저감할 수 있다. 또한, 공통 전극(21a) 및 공통 전극(22b)은 도전막(14)을 통하여 기판(11) 측에 장착된 FPC(13)와 전기적으로 접속된다. 또는, 공통 전극(21a) 및 공통 전극(22b) 중 적어도 하나는 펄스 전압을 출력할 수 있는 기능을 갖는 회로와 접속되어 있다. 또한, 화소 전극(22a) 및 화소 전극(21b) 각각은 트랜지스터(미도시)와 전기적으로 접속된다. 그리고, 상기 트랜지스터는 구동 회로(게이트선 구동 회로 또는 소스선 구동 회로) 또는 FPC(13)와 전기적으로 접속된다.
또한, 도 4의 (A)에서는 화소 전극(22a)과 공통 전극(21a)(또는, 화소 전극(21b)과 공통 전극(22b))은 서로 중첩되는 영역을 갖는다. 이 영역은 용량 소자로서 기능시킬 수 있다. 즉, 이 영역은 화소 전극의 전위를 유지하기 위한 유지 용량으로서 기능시킬 수 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 화소 전극(22a) 및 공통 전극(21a)(또는, 화소 전극(21b) 및 공통 전극(22b))은 표시에 기여하는 영역에서(소위 개구부에서), 서로 중첩되지 않도록 하여도 좋다. 또한, 표시에 기여하는 영역에서(소위 개구부에서), 전극의 단부의 위치가 위와 아래에서 일치되도록 하여도 좋다.
예를 들어, 도 4의 (B)에 도시된 바와 같이, 표시 장치(10)는 화소 전극(22a) 및 공통 전극(22b)에 더하여, 공통 전극(21a) 및 화소 전극(21b)도 빗살 형상의 상면 형상, 또는 슬릿 형상의 개구가 하나 이상 제공된 상면 형상을 가져도 좋다. 또한, 도 4의 (B)에서의 액정 소자(20a) 및 액정 소자(20b)의 구동 방식은 IPS(in-plane-switching) 모드이다. 이와 같은 구성으로 함으로써, 유지 용량의 크기를 작게 할 수 있다.
또한, 화소(40a)의 화소 전극을 화소(40a)의 공통 전극과 동일면 위에 제공하고, 화소(40b)의 화소 전극을 화소(40b)의 공통 전극과 동일면 위에 제공하는 구성으로 하여도 좋다. 도 4의 (C)에 도시된 표시 장치(10)는 화소 전극(21a2)이 공통 전극(21a1)과 동일면 위에 제공된다. 또는, 화소 전극(21a2) 및 공통 전극(21a1)은 동시에 형성되어 있다. 또는, 화소 전극(21a2) 및 공통 전극(21a1)은 같은 막을 에칭함으로써 형성되어 있다. 또는, 화소 전극(21a2) 및 공통 전극(21a1)은 동일한 도전막에 의하여 형성되어 있다. 또는, 화소 전극(21a2) 및 공통 전극(21a1)은 같은 재질을 갖는다. 마찬가지로, 화소 전극(22b2)은 공통 전극(22b1)과 동일면 위, 구체적으로는 절연막(24) 위에 제공된다. 또는, 화소 전극(22b2) 및 공통 전극(22b1)은 동시에 형성되어 있다. 또는, 화소 전극(22b2) 및 공통 전극(22b1)은 같은 막을 에칭함으로써 형성되어 있다. 또는, 화소 전극(22b2) 및 공통 전극(22b1)은 동일한 도전막에 의하여 형성되어 있다. 또는, 화소 전극(22b2) 및 공통 전극(22b1)은 같은 재질을 갖는다. 공통 전극(21a1), 화소 전극(21a2), 공통 전극(22b1), 및 화소 전극(22b2)을 빗살 형상의 상면 형상으로 함으로써, 이와 같은 구성이 가능하게 된다. 도 4의 (C)에서는, 공통 전극(21a1)과 공통 전극(22b1) 사이에 형성되는 용량을 이용하여 터치 센서를 기능시킬 수 있다. 또한, 도 4의 (C)에서의 액정 소자(20a) 및 액정 소자(20b)의 구동 방식은 IPS 모드이다.
또한, 도 4의 (B) 및 (C)에서는 공통 전극 및 화소 전극은, 예를 들어, 투명하지 않은 전극을 사용하여도 좋다. 예를 들어, 게이트 전극, 또는 소스 전극 및 드레인 전극 등에 사용되는 도전 재료와 같은 재료를 사용하여도 좋다. 이것은 IPS 모드에서는 전극 위의 액정(23)에는 전계가 가해지기 어렵기 때문이다. 따라서, 액정(23)의 배향을 제어하기 어렵다. 그러므로, 표시에 기여하는 영역이 되기 어렵다. 따라서, 백 라이트로부터의 광을 투과시킬 필요가 없다. 그러므로, 투과형 표시 장치이어도 공통 전극 및 화소 전극은, 알루미늄, 몰리브데넘, 타이타늄, 텅스텐, 구리, 또는 은 등을 사용하여 구성되어도 좋다. 또한, 이들 전극은 메시(mesh) 형태로 형성되어도 좋고, 나노 와이어 형태로 형성되어도 좋다. 또한, 공통 전극은 터치 센서용 전극으로서도 기능한다. 따라서, 가능한 한 저항값이 낮은 것이 바람직하다. 따라서, 투명하지 않은 전극은, 인듐 주석 산화물(ITO라고도 함) 등의 투명 전극보다 저항값이 낮아 바람직하다.
또한, 도 4의 (A), (B), 및 (C)에서는 공통 전극 및 화소 전극으로서 ITO 등의 투명 도전막을 사용하여도 좋다. 또한, 투명 도전막 위 또는 투명 도전막 아래에 저항값이 더 낮은 도전막을 보조 배선으로서 제공하여도 좋다. 보조 배선으로서는, 예를 들어, 게이트 전극, 또는 소스 전극 및 드레인 전극 등에서 사용되는 도전 재료와 같은 재료를 사용하여도 좋다. 구체적으로는, 알루미늄, 몰리브데넘, 타이타늄, 텅스텐, 구리, 또는 은 등을 사용하여 구성하여도 좋다.
또한, 투명 도전만 위에 보조 배선을 제공하는 경우에는, 하프톤 마스크(그레이톤 마스크 또는 위상차 마스크라고도 함) 한 장을 사용하여, 투명 도전막과 보조 배선을 형성하여도 좋다. 이 경우에는, 보조 배선 아래에는, 반드시 투명 도전막이 제공되는 구성이 된다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 투명 도전막과 보조 배선은 다른 마스크를 사용하여, 다른 공정에 의하여 형성되어도 좋다.
또한, 도 4의 (A), (B), 및 (C)에서는, 공통 전극은 저항값이 낮은 보조 배선과 접속되어도 좋다. 예를 들어, 공통 전극과 보조 배선은 이들 사이에 제공되는 절연막의 개구부를 통하여 접속되어 있다. 예를 들어, 보조 배선 및 게이트 전극(또는 게이트 신호선)은 동시에 형성되어도 좋다. 또는, 보조 배선 및 게이트 전극(또는 게이트 신호선)은 같은 막을 에칭함으로써 형성되어도 좋다. 또는, 보조 배선 및 게이트 전극(또는 게이트 신호선)은 동일한 도전막에 의하여 형성되어도 좋다. 또는, 보조 배선 및 게이트 전극(또는 게이트 신호선)은 같은 재질을 가져도 좋다. 마찬가지로, 예를 들어, 보조 배선 및 소스-드레인 전극(또는 소스 신호선)은 동시에 형성되어도 좋다. 또는, 보조 배선 및 소스-드레인 전극(또는 소스 신호선)은 같은 막을 에칭함으로써 형성되어도 좋다. 또는, 보조 배선 및 소스-드레인 전극(또는 소스 신호선)은 동일한 도전막에 의하여 형성되어도 좋다. 또는, 보조 배선 및 소스-드레인 전극(또는 소스 신호선)은 같은 재질을 가져도 좋다.
이와 같이, 도 4의 (A), (B), 및 (C)에서 화소(40a) 및 화소(40b)는 각각 공통 전극을 갖고, 이 공통 전극은 터치 센서의 전극으로서도 기능시킬 수 있다. 또한, 화소(40a)의 공통 전극과 화소(40b)의 공통 전극은 동일면 위에 제공되지 않는다. 따라서, 화소(40a)의 공통 전극과 화소(40b)의 공통 전극을 중첩하여도 단락되지 않는다. 즉, 화소(40a)의 공통 전극과 화소(40b)의 공통 전극을 교차하도록 제공할 수 있다. 따라서, 화소(40a)의 공통 전극 및 화소(40b)의 공통 전극 중 한쪽을 도 2에 도시된 전극(71_1) 등과 같이 Y방향으로 연장하여 제공하고, 다른 쪽을 도 2에 도시된 전극(72_1) 등과 같이 X방향으로 연장하여 제공할 수 있다. 따라서, 복잡한 단면 구조로 할 필요가 없다. 그러므로, 표시 장치를 제작하기 쉽고, 수욜도 높일 수 있다. 또한, 공정 수도 증가되지 않아, 표시 장치를 저렴하게 제작할 수 있다.
또한, 예를 들어, 기판(12) 위쪽에 부유 상태의 도전막을 배치하여도 좋다. 이 경우의 예를 도 5의 (A), (B), 및 (C)에 도시하였다. 이와 같이, 도전막(28a)을 화소(40a)의 공통 전극과 중첩되도록 제공한다. 마찬가지로, 도전막(28b)을 화소(40b)의 공통 전극과 중첩되도록 제공한다. 이로써, 용량 소자가 직렬로 제공된 상태가 된다. 또한, 전계 분포가 적절한 상태가 되기 때문에, 터치 센서의 감도를 향상시킬 수 있다. 또한, 피검지체가 기판(12)과 근접되거나 또는 접촉되는 경우에, 피검지체가 정전기를 띠는 경우가 있다. 이와 같은 경우에, 기판(12) 위쪽에 도전막(28a) 및 도전막(28b) 등을 제공함으로써, 정전기로 인한 영향을 저감할 수 있다.
도 6~도 21은 상면으로부터 본, 본 발명의 일 형태에 따른 표시 장치 또는 터치 패널의 개념도이다. 따라서, 터치 센서 외의 부분에 대해서는 대대적으로 생략하여 도시하였다.
도 6의 (A)는 도 4의 (A)와 대응한다. 도 6의 (A)에 도시된 구성에서는, 터치 센서는 센서 전극(51a)과 센서 전극(52b)을 갖는다. 센서 전극(51a)은 화소(40a)에서 공통 전극으로서의 기능을 갖고, 화소(40b)가 갖는 화소 전극(21b)과 동일한 도전막에 의하여 형성된다. 또한, 센서 전극(52b)은 화소(40b)에서 공통 전극으로서의 기능을 갖고, 화소(40a)가 갖는 화소 전극(22a)과 동일한 도전막에 의하여 형성된다. 센서 전극(52b)은 화소(40b)에서 슬릿 형상의 개구(26)를 하나 이상 갖는다. 또한, 화소 전극(22a)은 화소(40a)에서 슬릿 형상의 개구(26)를 하나 이상 갖는다.
센서 전극(51a)은 한 방향(예를 들어, X방향)으로 연장되어 제공되고, 센서 전극(52b)은 상기 한 방향과 교차되는 방향(예를 들어, Y방향)으로 연장되어 제공된다. 또한, 센서 전극(51a)과 센서 전극(52b) 사이에 절연막(미도시)이 제공된다. 이와 같은 구성으로 함으로써, 한쪽 센서 전극과 다른 쪽 센서 전극이 교차되는 영역에, 절연막 등의 개구를 통하여 전기적으로 접속되는 도전막(브리지 전극이라고도 함)을 새로 제공할 필요가 없어, 고정세(高精細)한 표시 장치를 구현할 수 있다. 도 6의 (A)에는 개구(25a) 및 개구(25b)를 도시하였다. 화소 전극(22a)은 화소 전극(22a) 아래의 절연막에 제공된 개구(25a)를 통하여 화소(40a)가 갖는 트랜지스터(미도시)와 전기적으로 접속된다. 또한, 화소 전극(21b)은 화소 전극(21b) 아래의 절연막에 제공된 개구(25b)를 통하여 화소(40b)가 갖는 트랜지스터(미도시)와 전기적으로 접속된다. 또한, 화소 전극(21b)과 트랜지스터 사이에 절연막이 제공되지 않는 경우에는, 개구(25b)는 불필요하다.
또한, 도 6의 (A)에서는, 센서 전극(51a)은 X방향으로 연장되어 제공되어 있고, 센서 전극(52b)은 Y방향으로 연장되어 제공되어 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 이를 90° 회전시켜, 센서 전극(51a)이 Y방향으로 연장되어 제공되고, 센서 전극(52b)이 X방향으로 연장되어 제공되도록 하여도 좋다. 또한, 도 6의 (A)에 한정되지 않고, 다른 도면에서도 센서 전극이 연장되는 방향을 90° 회전시켜도 좋다.
도 6의 (A)에는 Y방향으로 연장되는 센서 전극(52b)이, Y방향으로 인접하여 제공되는 복수의 화소(40b)의 공통 전극을 겸하는 구성을 도시하였다. 바꿔 말하면, X방향으로 연장되는 센서 전극(51a)은, X방향으로 화소(40b)와 번갈아 제공되는 복수의 화소(40a)의 공통 전극을 겸하는 구성이지만, 이에 한정되지 않는다. 도 6의 (B)에 도시된 바와 같이, X방향으로 연장되는 센서 전극(51a)이 X방향으로 인접하여 제공되는 복수의 화소(40a)의 공통 전극을 겸하는 구성으로 하여도 좋다. 바꿔 말하면, Y방향으로 연장되는 센서 전극(52b)이, Y방향으로 화소(40a)와 번갈아 제공되는 복수의 화소(40b)의 공통 전극을 겸하는 구성으로 하여도 좋다.
또한, 도 6의 (B)에서는, 센서 전극(51a)은 X방향으로 연장되어 제공되어 있고, 센서 전극(52b)은 Y방향으로 연장되어 제공되어 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 이를 90° 회전시켜, 센서 전극(51a)이 Y방향으로 연장되어 제공되고, 센서 전극(52b)이 X방향으로 연장되어 제공되도록 하여도 좋다. 또한, 도 6의 (B)에 한정되지 않고, 다른 도면에서도 센서 전극이 연장되는 방향을 90° 회전시켜도 좋다.
또한, 개구(26)는 상면도에서 전극 안쪽에 포함되어도 좋고, 또한 개구(26)가 전극 단부에 도달되어도 좋다. 도 6의 (A)에서는, 화소 전극(22a) 및 센서 전극(52b)이 갖는 하나 이상의 개구(26)는 각각 전극 안쪽에 포함되어 있다. 도 6의 (B)에서는, 화소 전극(22a) 및 센서 전극(52b)이 갖는 하나 이상의 개구(26)가 상면도에서의 각 전극 하단에 도달되어 있다. 도 6의 (B)에서의 화소 전극(22a) 및 센서 전극(52b)을 빗살 형상이라고 부를 수 있다.
또한, 슬릿 형상의 개구나 빗살 형상의 전극은 세로 방향으로 가늘고 긴 형상이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 가로 방향으로 가늘고 긴 형상으로 하여도 좋다. 또한, 시야각 특성을 향상시키기 위하여, 슬릿 형상의 개구나 빗살 형상의 전극을, 폭이 넓은 V자형(또는 부메랑 형상)으로 휘어 배치하여도 좋다.
또한, 센서 전극(51a)과 센서 전극(52b)이 중첩되는 영역(교차되는 영역)에서는, 기생 용량이 형성된다. 이 기생 용량으로 인하여, 센서의 판독 신호가 작아질 가능성이나, 노이즈가 쉽게 발생될 가능성이 있다. 따라서, 센서 전극(51a)과 센서 전극(52b)이 중첩되는 영역(교차되는 영역)에서는, 한쪽 전극의 폭을 좁게 하여도 좋다. 예를 들어, 센서 전극(52b)의 폭을 좁게 한 경우의 예를 도 7의 (A)에 도시하였다. 마찬가지로, 센서 전극(51a)의 폭을 좁게 한 경우의 예를 도 7의 (B)에 도시하였다.
또한, 도 6의 (A)와 같은 전극 레이아웃과, 도 6의 (B)와 같은 전극 레이아웃을 조합한 전극 레이아웃으로 하여도 좋다. 이 경우의 예를 도 8에 도시하였다. 도 8에서, 화소(40a)에서의 화소 전극(22a) 및 화소(40b)에서의 센서 전극(52b)은 슬릿 형상의 개구(26)를 하나 이상 갖는다.
또한, 도 6의 (A)에서는, 센서 전극(51a)은 같은 행의 화소와 접속되어 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 장소에 따라 다른 행의 화소와 접속되어도 좋다. 다른 행의 화소와 접속됨으로써, 예를 들어, 노이즈 등이 평균화되어, 표시 품위가 더 높은 화상의 표시나, 또는 감도가 더 높은 센서의 구현을 기대할 수 있는 경우가 있다. 센서 전극의 레이아웃의 예로서는, 예를 들어, 도 6의 (A)에 대해서는, 도 9의 (A)와 같은 전극 레이아웃이 되어도 좋다. 마찬가지로, 도 6의 (B)에서는, 센서 전극(52b)은 같은 열의 화소와 접속되어 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 장소에 따라 다른 열의 화소와 접속되어도 좋다. 예를 들어, 도 9의 (B)와 같은 전극 레이아웃을 채용하여도 좋다.
또한, 도 6의 (A)에는, 센서 전극(51a)과 화소 전극(21b)이, 화소(40a)와 화소(40b) 각각에서 개구(26)를 갖지 않는 구성을 도시하였지만, 이에 한정되지 않는다. 센서 전극(51a) 및 화소 전극(21b)이 빗살 형상의 상면 형상, 또는 슬릿 형상의 개구가 하나 이상 제공된 상면 형상을 가져도 좋다. 도 6과 달리, 센서 전극(52b) 및 화소 전극(22a)이 빗살 형상이고, 또한 센서 전극(51a) 및 화소 전극(21b)도 빗살 형상인 표시 장치의 상면도를 도 10에 도시하였다. 또한, 도 10의 (A)는 도 6의 (A)와 대응한다. 도 10의 (B)는 도 6의 (B)와 대응한다. 또한, 도 10은 도 4의 (B)와 대응한다.
동일한 도전막을 사용하여 형성되는 센서 전극 및 화소 전극은, 서로 전기적으로 접속되지 않도록 거리를 두고 제공된다. 예를 들어, 상기 센서 전극에 개구를 제공하고, 이 개구 안쪽에 섬 형상으로 화소 전극을 제공하여도 좋다. 도 11의 (A)에 센서 전극(51a)이 갖는 개구(55) 안쪽에 화소 전극(21b)을 제공하는 구성을 도시하였다. 또한, 센서 전극(51a)은 화소 전극(22a)보다 하층에 제공되기 때문에, 도 11의 (A)의 상면도에서 센서 전극(51a)은 개구(25a)보다 큰 개구(56)를 갖는다. 도 11의 (B)는 센서 전극(51a)만을 도시한 상면도이다. 이와 같이, 센서 전극에 개구를 제공함으로써, 센서 전극의 면적을 크게 할 수 있다. 결과적으로 센서 전극의 배선 저항을 작게 할 수 있다. 따라서, 센서의 감도를 높일 수 있다.
또한, 도 11에는 도 6의 (A)의 일부를 변경한 경우의 예를 도시하였지만, 도 6의 (B)의 경우에도 마찬가지로 변경할 수 있다. 이 경우의 예를 도 12에 도시하였다.
또한, 도 6~도 11에서, 행마다 또는 열마다 센서 전극이 제공되어 있는 경우의 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 복수 행마다 또는 복수 열마다 센서 전극이 제공되어 있어도 좋다. 예를 들어, 도 13에는 도 11의 (A)에 도시된 구성이 변경되어, 2행마다 또는 2열마다 센서 전극이 제공되어 있는 경우의 예를 도시하였다. 마찬가지로, 도 14에는 도 12에 도시된 구성이 변경되어, 2행마다 또는 2열마다 센서 전극이 제공되어 있는 경우의 예를 도시하였다.
또한, 2행마다 또는 2열마다 센서 전극이 제공되어 있는 경우에는, 전극이 교차되는 부분에서, 공통 전극과 화소 전극의 배치를 장소에 따라 변경하여도 좋다. 도 13이 상술한 경우일 때를 도 15에 도시하고, 도 14가 상술한 경우일 때를 도 16에 도시하였다.
또한, 도 17에는 도 10의 (A)에 도시된 구성이 변경되어, 2행마다 또는 2열마다 센서 전극이 제공되어 있는 경우의 예를 도시하였다. 마찬가지로, 도 18에는 도 10의 (B)에 도시된 구성이 변경되어, 2행마다 또는 2열마다 센서 전극이 제공되어 있는 경우의 예를 도시하였다.
또한, 센서 전극이 다른 배선(예를 들어, 게이트 신호선과 동일한 도전막에 의하여 형성된 배선이나, 소스 신호선과 동일한 도전막에 의하여 형성된 배선 등)과 전기적으로 접속되는 구성으로 하여도 좋다. 또는, 센서 전극의 한쪽 또는 양쪽을 섬 형상으로 제공하고, 섬 형상으로 제공한 각 센서 전극끼리가 다른 배선(예를 들어, 게이트 신호선과 동일한 도전막에 의하여 형성된 배선이나, 소스 신호선과 동일한 도전막에 의하여 형성된 배선 등)에 의하여 전기적으로 접속되는 구성으로 하여도 좋다. 도 19의 (A)는 센서 전극(51a)을 화소(40a)의 공통 전극으로서 기능하는 크기로 화소마다 섬 형상으로 제공하고, X방향으로 연장되어 제공되는 배선(53)과 복수의 센서 전극(51a)이 전기적으로 접속되는 예를 도시한 것이다. 또한, 도 19의 (B)는 센서 전극(52b)을 화소(40b)의 공통 전극으로서 기능하는 크기로 화소마다 섬 형상으로 제공하고, Y방향으로 연장되어 제공되는 배선(54)과 복수의 센서 전극(52b)이 전기적으로 접속되는 예를 도시한 것이다. 섬 형상으로 제공되는 하나의 센서 전극이, 하나의 화소의 공통 전극이 아니라, 복수의 화소의 공통 전극으로서 기능하도록 제공하여도 좋다.
또한, 일례로서는, 배선(53)은 소스 신호선과 평행하게 제공되는 경우에는, 소스 신호선과 동일한 도전막에 의하여 형성되는 것이 바람직하다. 마찬가지로, 배선(53)은 게이트 신호선과 평행하게 제공되는 경우에는, 게이트 신호선과 동일한 도전막에 의하여 형성되는 것이 바람직하다. 이와 같이 함으로써, 배선(53)은 소스 신호선 또는 게이트 신호선과 교차하지 않도록 제공할 수 있어 적합하다. 또한, 이것은 배선(53)뿐만 아니라, 배선(54)의 경우도 마찬가지이다.
도 20의 (A) 및 (B)에는, 센서 전극(51a) 및 센서 전극(52b)을 화소마다 섬 형상으로 제공하고, 센서 전극(51a) 및 센서 전극(52b)이 각각 배선(53) 및 배선(54)과 전기적으로 접속되는 예를 도시하였다. 도 20의 (A)와 (B)는, 화소(40a) 및 화소(40b)의 배치가 상이하다. 도 20의 (A)에서는 화소(40a)들 및 화소(40b)들이 각각 Y방향으로 서로 인접한다. 한편, 도 20의 (B)에서는 화소(40a)들 및 화소(40b)들이 각각 X방향으로 서로 인접한다.
도 21의 (A)에 도시된 구성에서는, 터치 센서는 센서 전극(51a1)과 센서 전극(52b1)을 갖는다. 도 21의 (A)는 도 4의 (C)와 대응한다. 센서 전극(51a1)은, 화소(40a)에서 공통 전극의 기능을 갖고, 화소(40a)가 갖는 화소 전극(21a2)과 동일한 도전막에 의하여 형성된다. 또한, 센서 전극(52b1)은 화소(40b)에서 공통 전극의 기능을 갖고, 화소(40b)가 갖는 화소 전극(22b2)과 동일한 도전막에 의하여 형성된다. 센서 전극(51a1) 및 화소 전극(21a2)은 화소(40a)에서 빗살 형상의 상면 형상을 갖는다. 또한, 센서 전극(52b1) 및 화소 전극(22b2)은 화소(40b)에서 빗살 형상의 상면 형상을 갖는다.
센서 전극(51a1)은 한 방향(예를 들어 X방향)으로 연장되어 제공되고, 센서 전극(52b1)은 상기 한 방향과 교차되는 방향(예를 들어 Y방향)으로 연장되어 제공된다. 또한, 센서 전극(51a1)과 센서 전극(52b1) 사이에 절연막(미도시)이 제공된다. 이와 같은 구성으로 함으로써, 한쪽 센서 전극과 다른 쪽 센서 전극이 교차되는 영역에, 절연막 등의 개구를 통하여 전기적으로 접속되는 도전막(브리지 전극이라고도 함)을 새로 제공할 필요가 없어, 고정세한 표시 장치를 구현할 수 있다.
또한, 도 21의 (A)에서는, 센서 전극(51a1)은 X방향으로 연장되어 제공되어 있고, 센서 전극(52b1)은 Y방향으로 연장되어 제공되어 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 이를 90° 회전시켜, 센서 전극(51a1)이 Y방향으로 연장되어 제공되고, 센서 전극(52b1)이 X방향으로 연장되어 제공되도록 하여도 좋다.
또한, 도 21의 (A)에서도, 센서 전극이 복수 행마다 또는 복수 열마다 제공되어도 좋다. 예를 들어, 도 21의 (B)에는 도 21의 (A)에 도시된 구성이 변경되어, 2행마다 또는 2열마다 센서 전극이 제공되어 있는 경우의 예를 도시하였다.
또한, 센서 전극 등에 관하여, 다양한 변형예를 설명하였지만, 이들 변형예에 한정되지 않는다. 여기서 설명한 내용 또는 도면은, 서로 조합하거나 또는 서로 적용하는 것이 가능하다. 따라서, 예를 들어, 어떤 도면에서 일부를 변형한 경우, 다른 도면에서도 마찬가지로 변형할 수 있다. 또한, 다른 도면을 변형한 구성도 일부를 더 변형할 수도 있다.
여기까지가 터치 패널의 방식에 대한 설명이다.
[구성예 1]
이하에서는, 표시 장치 또는 터치 패널의 더 구체적인 구성예에 대하여 설명한다. 따라서, 이하에서 설명하는 구성예와, 여기까지 설명한 구성예를 서로 조합하거나 또는 서로 적용하는 것이 가능하다. 따라서, 예를 들어, 이하에서 설명하는 구성예의 일부를 여기까지 설명한 구성예로 변형시킬 수 있다.
도 22의 (A)는 본 발명의 일 형태에 따른 표시 장치(310)의 상면 개략도의 일례이다. 또한, 도 22의 (A)에서는 소자 기판 측에 제공된 요소만을 도시하고, 대향 기판은 생략하였다. 또한, 명료화를 위하여 도 22의 (A)에는 대표적인 구성 요소만을 도시하였다.
표시 장치(310)는 대향하도록 제공된 기판(102)과 기판(372)(미도시)을 갖는다.
기판(102) 위에는 표시부(381), 배선(382), 구동 회로(383), 구동 회로(384), 및 배선(386) 등의 제공되어 있다(도 22의 (A) 참조). 또한, 표시부(381)에는 도전막(321a) 및 도전막(322b)이 형성되어 있다. 기판(102)에는 배선(382) 및 배선(386)과 전기적으로 접속되는 FPC(373)가 제공되어 있다. 또한, 도 22의 (A)에는 FPC(373) 위에 IC(374)가 제공되는 예를 도시하였다.
복수의 도전막(321a)은 각각 복수의 배선(386) 중 어느 것과 전기적으로 접속된다. 또한, 복수의 도전막(322b)은 각각 복수의 배선(382) 중 어느 것과 전기적으로 접속된다.
표시부(381)는 적어도 복수의 화소를 갖는다. 화소는 적어도 하나의 표시 소자를 갖는다. 또한, 화소는 트랜지스터 및 표시 소자를 갖는 것이 바람직하다. 표시 소자로서는, 대표적으로 유기 EL 소자 등의 발광 소자나 액정 소자 등을 사용할 수 있다. 본 구성예에서는, 표시 소자로서 액정 소자를 사용한 예를 설명한다.
구동 회로(383) 및 구동 회로(384) 각각은 복수의 배선(386) 중 복수의 배선과 전기적으로 접속된다. 구동 회로(383) 및 구동 회로(384)로서 각각 신호선 구동 회로 또는 주사선 구동 회로로서 기능하는 회로를 사용할 수 있다. 즉, 구동 회로(383) 및 구동 회로(384)는 표시용 화소에서의 주사선(게이트 신호선)이나 신호선(소스 신호선) 등을 구동시키는 기능을 갖는 회로로서 사용될 수 있다. 또한, 구동 회로(383)를 주사선 구동 회로로서 사용하고, 구동 회로(384)를 신호선 구동 회로로서 사용하여도 좋다.
또한, 구동 회로(383) 및 구동 회로(384) 중 적어도 하나는, 기판(102) 위에 제공되지 않는 경우도 있다.
배선(382) 및 배선(386)은 표시부(381), 구동 회로(383), 및 구동 회로(384)에 신호나 전력을 공급하는 기능을 갖는다. 상기 신호나 전력은 FPC(373)를 통하여 외부로부터 또는 IC(374)로부터 배선(382) 및 배선(386)에 입력된다.
또한, 구동 회로(383) 또는 구동 회로(384)는 화소의 게이트 신호선이나 소스 신호선이 아니라, 화소의 공통 전극(즉, 센서 전극)을 구동시키는 기능을 가져도 좋다. 또는, 구동 회로(383) 또는 구동 회로(384)는 화소의 게이트 신호선이나 소스 신호선을 구동시키는 기능과, 화소의 공통 전극(즉, 센서 전극)을 구동시키는 기능 양쪽을 가져도 좋다. 또는, 화소의 게이트 신호선이나 소스 신호선을 구동시키는 기능을 갖는 회로와, 화소의 공통 전극(즉, 센서 전극)을 구동시키는 기능을 갖는 회로는 다른 회로이어도 좋다.
또한, 표시용 게이트선 구동 회로 및 소스선 구동 회로 등의 회로는, IC 안에 형성되어 있는 경우가 있다. 따라서, 센서용 펄스 전압 출력 회로 및 전류 검출 회로 중 적어도 하나와, 게이트선 구동 회로 및 소스선 구동 회로 중 적어도 하나가, 하나의 IC 안에 형성되어 있어도 좋다. 예를 들어, 소스선 구동 회로는 구동 주파수가 높기 때문에, IC 안에 형성되는 경우가 많다. 또한, 전류 검출 회로는 연산 증폭기 등이 필요한 경우가 있기 때문에, IC 안에 형성되는 경우가 많다. 따라서, 소스선 구동 회로 및 전류 검출 회로가 하나의 IC 안에 형성되어 있어도 좋다. 이 경우에는, 게이트선 구동 회로 및 펄스 전압 출력 회로는 화소가 형성되어 있는 기판 위에 형성되어 있어도 좋다. 또는, 소스선 구동 회로, 전류 검출 회로, 및 펄스 전압 출력 회로가 하나의 IC 안에 형성되어 있어도 좋다.
구동 회로(384)는 예를 들어, 도전막(322b)을 순차적으로 선택하는 기능을 갖는다. 또는, 도전막(322b)이 아니라 도전막(321a)을 순차적으로 선택함으로써 터치 센서를 구동시키는 경우에는, 구동 회로(384)는 고정 전위와, 센싱에 사용하는 신호를 전환하여 도전막(322b)에 공급하는 기능을 갖는다. 또한, IC(374)로부터 또는 외부로부터 터치 센서를 구동시키는 신호가 공급되는 경우에는, 구동 회로(384)는 상술한 기능을 갖지 않아도 된다.
또한, 도 22의 (A)에는 FPC(373) 위에 COF(chip on film) 방식에 의하여 실장된 IC(374)가 제공되어 있는 예를 도시하였다. IC(374)로서, 예를 들어, 터치 센서를 구동시키는 기능, 구체적으로는 도전막(321a)에 고정 전위와, 센싱에 사용하는 신호를 전환하여 공급하는 기능을 갖는 IC를 적용할 수 있다. 또한, 표시 장치(310)가 구동 회로(383) 또는/및 구동 회로(384)를 갖지 않는 경우에는, IC(374)가 신호선 구동 회로 또는/및 주사선 구동 회로로서 기능하는 회로를 가져도 좋다. 또한, 구동 회로(383)가 고정 전위와, 센싱에 사용하는 신호를 전환하여 도전막(321a)에 공급하는 기능을 갖는 경우 등에는, IC(374)를 제공하지 않는 구성으로 하여도 좋다. 또한, IC(374)를 COG(chip on glass) 방식 등에 의하여 기판(102)에 직접 실장하여도 좋다.
터치 센서는 기판(102)에 제공된 도전막(321a) 및 도전막(322b)에 의하여 구성된다. 도전막(321a)과 도전막(322b) 사이에 형성되는 용량을 이용하여, 피검지체의 근접 또는 접촉을 검출할 수 있다.
도 22의 (B)는 도 22의 (A)에 도시된 영역(360)을 확대한 상면 모식도이다. 도 22의 (B)에서는, 터치 센서를 구성하는 도전막(321a) 및 도전막(322b)의 개략도만을 도시하였다.
도전막(321a) 및 도전막(322b)은 표시 장치(310)가 갖는 액정 소자를 구성하는 공통 전극으로서의 기능을 갖는다. 도 22의 (B)에 도시된 하나의 화소를 포함하는 영역(361a)에서는, 도전막(321a)이 공통 전극으로서 기능하고, 다른 하나의 화소를 포함하는 영역(361b)에서는, 도전막(322b)이 공통 전극으로서 기능한다.
도전막(321a)은 터치 센서의 한쪽 전극과, 액정 소자를 구성하는 공통 전극을 겸한다. 또한, 도전막(322b)은 터치 센서의 다른 쪽 전극과, 액정 소자를 구성하는 공통 전극을 겸한다. 바꿔 말하면, 도전막(321a)은 터치 센서의 한쪽 전극으로서 기능하는 영역과, 액정 소자를 구성하는 공통 전극으로서 기능하는 영역을 갖는다. 또한, 도전막(322b)은 터치 센서의 다른 쪽 전극으로서 기능하는 영역과, 액정 소자를 구성하는 공통 전극으로서 기능하는 영역을 갖는다. 다시 바꿔 말하면, 도전막(321a)은 터치 센서의 한쪽 전극과, 액정 소자를 구성하는 공통 전극을 포함한다. 또한, 도전막(322b)은 터치 센서의 다른 쪽 전극과, 액정 소자를 구성하는 공통 전극을 포함한다.
도전막(321a)은 구동 회로(383)가 연장되는 방향과 직교되는 방향(도 22의 (B)에 도시된 Y방향)으로 연장되어 제공되고, 도전막(322b)은 도전막(321a)과 직교되는 방향(도 22의 (B)에 도시된 X방향)으로 연장되어 제공된다. 도전막(322b)은 절연막(미도시)을 개재하여 도전막(321a) 위에 제공되어 있기 때문에, 상기 절연막을 개재하여 도전막(321a)과 도전막(322b)이 교차될 수 있다. 교차부(363)는 도전막(321a)과 도전막(322b)이 교차되는 영역이다. 교차부(363)에 브리지 전극을 형성할 필요가 없기 때문에, 화소에 브리지 전극을 구성하기 위한 배선 콘택트부를 제공하지 않아도 된다. 따라서, 본 발명의 일 형태에 따른 표시 장치를 고정세한 표시 장치로 할 수 있다.
또한, 도 22의 (B)에서는, 교차부(363)에서 도전막(322b)은 그 폭이 좁아지고 공통 전극으로서는 동작하지 않고, 도전막(321a)은 그 폭이 넓은 채로 공통 전극으로서 동작한다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 23에 도시된 바와 같이, 교차부(363)에서 도전막(322b)은 그 폭이 넓은 채로 공통 전극으로서 동작하고, 도전막(321a)은 그 폭이 좁아지고 공통 전극으로서 동작하지 않도록 하여도 좋다.
또한, 도 22의 (B)에는 하나의 도전막(321a)과 하나의 도전막(322b)이 교차되는 영역에 하나의 교차부(363)가 제공되는 구성을 도시하였지만, 교차부(363)를 복수로 제공하여도 좋다. 일례로서 도 24의 (A)에는, 하나의 도전막(321a)과 하나의 도전막(322b)이 교차되는 영역에 4개의 교차부(363)가 제공되는 구성을 도시하였다. 또한, 도 24의 (B)에 도시된 바와 같이, 교차부(363)를 포함하는 하나의 화소 전체에 도전막(322b)을 제공하여도 좋다. 이 경우, 그 화소에서는 표시를 수행할 수 없다. 그러나, 이와 같은 화소가 있어도 표시 전체에는 큰 영향을 미치지 않기 때문에, 큰 문제가 되지 않는다. 이와 같은 구성으로 함으로써, 교차부(363)에서의 도전막(322b)의 저항의 증대가 억제되어, 터치 센서의 구동 시의 신호의 지연 등을 억제할 수 있다.
또한, 도 22~도 24에서는 도전막(321a)은 도 22의 (B)에 도시된 Y방향으로 연장되어 제공되고, 도전막(322b)은 도 22의 (B)에 도시된 X방향으로 연장되어 제공되어 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 이를 90° 회전시켜 도전막(321a)이 X방향으로 연장되어 제공되고, 도전막(322b)이 Y방향으로 연장되어 제공되어도 좋다. 이 경우의 예를 도 25, 도 26, 및 도 27에 도시하였다.
{화소 구성예 1}
도 28에 표시 장치(310)가 갖는 화소의 구성예를 도시하였다. 도 28은 도 22의 (B)에 도시된 9개의 화소를 포함하는 영역(362)의 더 자세한 상면 모식도의 일례이다. 도 28에는 도전막(321a)과 같은 재료를 사용하여 동시에 형성될 수 있는 층과, 도전막(322b)과 같은 재료를 사용하여 동시에 형성될 수 있는 층을 도시하였다. 여기서, 도전막(321b)은 도전막(321a)과 동일면 위에 제공되기 때문에 동시에 형성될 수 있다. 또한, 도전막(322a)은 도전막(322b)과 동일면 위에 제공되기 때문에 동시에 형성될 수 있다. 또한, 도 29의 (A)는 영역(362)에서 도전막(321a) 및 도전막(321b)만을 도시한 상면도이고, 도 29의 (B)는 영역(362)에서 도전막(322a) 및 도전막(322b)만을 도시한 상면도이다.
제 1 화소(365a)에서 도전막(321a)은 공통 전극으로서 기능하고, 도전막(322a)은 화소 전극으로서 기능한다. 도전막(322a)은, 도전막(322a)보다 하층의 절연막에 제공된 개구(325a), 및 도전막(321a)에 제공된 개구(356)를 통하여 트랜지스터(미도시)와 전기적으로 접속된다(도 28 및 도 29의 (A) 참조). 제 1 화소(365a)은 인접한 4개의 화소 중 2개 이상이 제 1 화소(365a)가 되도록 배치된다. 복수의 제 1 화소(365a)를 도 22의 (B)에 도시된 Y방향으로 인접하여 제공함으로써, 터치 센서의 한쪽 전극으로서 기능하는 도전막(321a)을 Y방향으로 연장하여 제공할 수 있다.
제 2 화소(365b)에서, 도전막(321b)은 화소 전극으로서 기능하고, 도전막(322b)은 공통 전극으로서 기능한다. 도전막(321b)은, 도전막(321b)보다 하층의 절연막에 제공된 개구(325b)를 통하여 트랜지스터(미도시)와 전기적으로 접속된다. 제 2 화소(365b)는 인접한 4개의 화소 중 하나 이상이 제 2 화소(365b)가 되도록 배치된다.
제 3 화소(365c)에서는 제 1 화소(365a)와 마찬가지로 도전막(321a)이 공통 전극으로서 기능하고, 도전막(322a)이 화소 전극으로서 기능한다. 또한, 제 3 화소(365c)에는 도전막(322b)과 도전막(321a)의 교차부(363)가 제공된다. 복수의 제 2 화소(365b)를 도 22의 (B)에 도시된 X방향으로 연속적으로 제공하고, 제 3 화소(365c)를 X방향으로 2개의 제 2 화소(365b) 사이에 위치하도록 제공함으로써, 터치 센서의 다른 쪽 전극으로서 기능하는 도전막(322b)을 X방향으로 연장하여 제공할 수 있다. 표시 장치(310)가 제 1 화소(365a), 제 2 화소(365b), 및 제 3 화소(365c)를 가짐으로써, 표시부(381)가 갖는 공통 전극(즉, 도전막(321a) 및 도전막(322b))을 사용하여 터치 센서의 한 쌍의 전극을 구성할 수 있다. 또한, 제 3 화소(365c)는 교차부(363)를 구성하는 도전막(322b)을 갖기 때문에, 상면도에서의 도전막(322a)의 크기는 제 1 화소(365a)가 갖는 도전막(322a)보다 작다.
또한, 도 29에서는 교차부에서 도전막(322b)이 좁아진다. 그리고, 교차부에서는 도전막(322b)은 공통 전극으로서 기능하지 않는다. 한편, 교차부에서는, 도전막(321a)은 넓은 채이고, 공통 전극으로서 기능한다. 그러나, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 30에 도시된 바와 같이, 교차부에서 도전막(322b)은 넓은 채이고, 공통 전극으로서 기능한다. 도전막(321a)은 교차부에서 좁아지고, 공통 전극으로서는 기능하지 않는 구성으로 하여도 좋다. 도 30의 (A)는 도 29의 (A)의 변형예이다. 또한, 도 30의 (B)는 도 29의 (B)의 변형예이다.
또한, 도 29 및 도 30에서는, 도전막(321a)은 도 22의 (B)에 도시된 Y방향으로 연장되어 제공되고, 도전막(322b)은 도 22의 (B)에 도시된 X방향으로 연장되어 제공되어 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전막(321a) 및 도전막(322b)이 연장되는 방향을 각각 90° 회전시켜, 도전막(321a)이 Y방향으로 연장되어 제공되고, 도전막(322b)이 X방향으로 연장되어 제공되어도 좋다. 이 경우의 예를 도 31 및 도 32 등에 도시하였다. 도 31의 (A) 및 도 32의 (A) 각각은, 도 29의 (A) 및 도 30의 (A)에서 도전막(321a)이 연장되는 방향을 90° 회전시킨 예를 도시한 것이다. 또한, 도 31의 (B) 및 도 32의 (B) 각각은, 도 29의 (B) 및 도 30의 (B)에서 도전막(322b)이 연장되는 방향을 90° 회전시킨 예를 도시한 것이다.
도 28에서, 제 1 화소(365a)와 제 2 화소(365b)가 인접한 경계 부근에서, 도전막(321a)과 도전막(322b)은 공간(364)을 개재하여 대향한다. 바꿔 말하면, 제 1 화소(365a)가 갖는 도전막(321a)과, 제 2 화소(365b)가 갖는 도전막(322b)은 상면도에서 중첩하는 영역을 갖지 않는다. 이와 같은 구성으로 함으로써, 도전막(321a)과 도전막(322b) 사이에 형성되는 용량을 피검지체의 근접에 의하여 변화시키기 쉽게 할 수 있다.
또한, 도전막(322a)은 상면도에서 도전막(321a)보다 안쪽으로 제공되는 것이 바람직하다. 마찬가지로, 도전막(321b)은 상면도에서 도전막(322b)보다 안쪽으로 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전막(321a) 및 도전막(321b)보다 하층에 제공되는 배선에 의하여 발생되는 전기장이 액정의 배향에 미치는 영향 등을 억제하여, 액정의 배향 불량을 저감할 수 있다.
본 발명의 일 형태에 따른 표시 장치는 화소 전극 및 공통 전극의 구성이 상이한 복수의 화소를 사용하여 표시부를 형성한다. 구체적으로는 상술한 제 1 화소(365a), 제 2 화소(365b), 및 제 3 화소(365c)는 각각 구성이 상이하다. 표시 장치(310)에 투과형 액정 표시 장치를 적용하는 경우, 표시부(381)를 구성하는 주요 화소인 제 1 화소(365a)와 제 2 화소(365b) 사이의 액정 소자의 전압-투과율 특성의 차를 작게 하는 것이 특히 바람직하다. 제 1 화소(365a)와 제 2 화소(365b)의 전압-투과율 특성이 상이하면, 표시 장치(310)가 표시하는 화상에, 도 22의 (B)에 도시된 것과 같은 도전막(321a) 및 도전막(322b)의 패턴이 표시되는 경우가 있다.
도 33의 (A)에 제 1 화소(365a) 및 제 2 화소(365b) 각각의 화소 구성에서의 전압-투과율 특성의 계산 결과를 나타내었다. 도 33의 (A)에 도시된 흑색 동그라미가 제 1 화소(365a)의 전압-투과율 특성이고, 백색 동그라미가 제 2 화소(365b)의 전압-투과율 특성이다.
도 33의 (A)의 가로 축은 공통 전극을 0V로 한 경우의 화소 전극과 공통 전극 사이의 전위차이다. 제 1 화소(365a)에서는 도전막(321a)이 0V로 고정되고, 도전막(322a)에 인가되는 전압을 0V부터 0.5V씩 증가시켜 6V까지 인가하였다. 제 2 화소(365b)에서는 도전막(322b)이 0V로 고정되고, 도전막(321b)에 인가되는 전압을 0V부터 0.5V씩 증가시켜 6V까지 인가하였다. 또한, 도 33의 (A)의 세로 축은 광원을 100%로 한 경우의 투과광 강도 비율을 나타낸다. 바꿔 말하면, 제 1 화소(365a) 또는 제 2 화소(365b)에 포함되는 액정 소자를, 광원의 광이 투과하는 비율을 나타낸다. 또한, 계산으로 상정한 표시 장치의 사양은 화소 밀도가 564ppi, 개구율이 50%, 또한 개구부 투과율이 79%이다. 여기서, 개구부 투과율이란 개구부에서의 평행 니콜의 투과율을 100%로 한 경우의 액정 물성이나 절연막의 투과율을 고려한 투과율이며, 착색막을 갖지 않는 구성을 상정한 것이다. 또한, 제 1 화소(365a) 및 제 2 화소(365b)의 화소의 크기는 45μm×45μm이다. 도전막(322a) 및 도전막(322b)의 슬릿 형상은 같고, 슬릿 폭(d1)은 3μm이고, 빗살 부분의 전극 폭(d2)은 2μm이다(도 34의 (A) 및 (B) 참조).
도 33의 (A)에 나타낸 결과를 보면 알 수 있듯이, 제 1 화소(365a)와 제 2 화소(365b)의 화소 구성에서, 전압-투과율 특성에 차이가 있다는 것이 확인되었다. 그래서, 제 1 화소(365a) 및 제 2 화소(365b)의 특성의 차를 작게 하기 위하여 화소 구조를 검토하였다. 구체적으로는, 화소 전극 및 공통 전극이 발생시키는 전기력선의 분포를 고려하여, 슬릿 형상, 슬릿 폭, 및 화소 전극과 공통 전극 사이의 절연막의 막 두께 등을 조정하였다.
도 33의 (B)에 화소 구조를 최적화시킨 제 1 화소(366a) 및 제 2 화소(366b)의 전압-투과율 특성의 계산 결과를 나타내었다. 도 34의 (C) 및 (D)에 제 1 화소(366a) 및 제 2 화소(366b)의 상면 레이아웃을 도시하였다. 도전막(322a)은 하나의 부화소에서 하나의 개구가 단부에 도달된 빗살 형상이고, 상기 개구의 폭(d3)은 4μm이고, 빗살 부분의 화소 전극의 폭(d4)은 3μm이다. 도전막(322b)은 하나의 부화소에서 슬릿 형상의 2개의 개구가 각각의 단부에서 연결되는 コ자 형상(C자 형상)의 개구를 갖고, 상기 개구의 폭(d5)은 4μm이고, 빗살 부분의 공통 전극의 폭(d6)은 3μm이다.
화소 구조를 최적화시킴으로써, 제 1 화소(366a)와 제 2 화소(366b)의 전압-투과율 특성을 거의 일치하게 할 수 있었다(도 33의 (B) 참조). 제 1 화소(366a) 및 제 2 화소(366b)를 영역(362)에 적용한 예를 도 35에 도시하였다. 또한, 도 36은 도 35 중 도전막(322a) 및 도전막(322b)만을 도시한 상면도이다. 도 35에서의 도전막(321a) 및 도전막(321b)의 레이아웃은 도 29의 (A)에 도시된 것과 같다. 표시 장치가 갖는 화소 전극 및 공통 전극을 도 35에 도시된 구성으로 함으로써, 도 22의 (B)에 도시된 것과 같은 도전막(321a) 및 도전막(322b)의 패턴이 표시 화상에 표시되는 것을 억제하여, 표시 장치(310)의 표시 품위를 향상시킬 수 있다. 또한, 제 3 화소(366c)는 교차부(363)를 구성하는 도전막(322b)을 갖기 때문에, 상면도에서의 도전막(322a)의 크기는 제 1 화소(366a)가 갖는 도전막(322a)보다 작다.
또한, 제 1 화소(365a) 및 제 3 화소(365c)에서, 공통 전극보다 상층의 화소 전극으로서 기능하는 도전막(322a)은 복수의 슬릿 형상의 개구를 갖는다(도 28 및 도 29의 (B) 참조). 또한, 제 2 화소(365b)에서 화소 전극보다 상층의 공통 전극으로서 기능하는 도전막(322b)은 복수의 슬릿 형상의 개구를 갖는다. 따라서, 도 28에 도시된 복수의 화소가 갖는 액정 소자의 구동 방식은 FFS 모드이다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 화소 전극 및 공통 전극 양쪽이 슬릿 형상의 개구를 갖거나, 또는 화소 전극 및 공통 전극 양쪽이 빗살 형상을 갖는 경우에는, IPS 모드로 하여도 좋다. 즉, 도 4의 (A)에 도시된 전극 구조뿐만이 아니라, 도 4의 (B) 및 (C)에 도시된 것과 같은 전극 구조로 하여도 좋다. 따라서, 도 4의 (B)에 대응한 도면의 구성이나, 도 4의 (C)에 대응한 도면의 구성도 마찬가지로 적용할 수 있다.
{화소 구성예 2}
도 28과 상이한 화소의 구성예를 도 37에 도시하였다. 여기서는, 도 28과 같은 구성에 대해서는 상기 구성의 설명을 도 37에 원용할 수 있는 것으로 하고, 주로 도 28과 상이한 구성에 대하여 설명한다. 도 37은 도 22의 (B)에 도시된 9개의 화소를 포함하는 영역(362)의 더 자세한 상면 모식도의 일례이다.
제 1 화소(367a) 및 제 3 화소(367c)에서, 공통 전극으로서 기능하는 도전막(321a) 및 화소 전극으로서 기능하는 도전막(322a)은 빗살 형상의 상면 형상을 갖는다. 또한, 제 2 화소(367b)에서 화소 전극으로서 기능하는 도전막(321b) 및 공통 전극으로서 기능하는 도전막(322b)은 빗살 형상의 상면 형상을 갖는다.
{화소 구성예 3}
도 28과 상이한 화소의 구성예를 도 38에 도시하였다. 여기서는, 도 28과 같은 구성에 대해서는 상기 구성의 설명을 도 38에 원용할 수 있는 것으로 하고, 주로 도 28과 상이한 구성에 대하여 설명한다.
도 38은 도 22의 (B)에 도시된 9개의 화소를 포함하는 영역(362)의 더 자세한 상면 모식도의 일례이다. 도 38에는 도전막(321a1)과 같은 재료를 사용하여 동시에 형성될 수 있는 층과, 도전막(322b1)과 같은 재료를 사용하여 동시에 형성될 수 있는 층을 도시하였다. 여기서, 도전막(321a2)은 도전막(321a1)과 동일면 위에 제공되기 때문에 동시에 형성될 수 있다. 또한, 도전막(322b2)은 도전막(322b1)과 동일면 위에 제공되기 때문에, 동시에 형성될 수 있다. 도 38에서는 명시화를 위하여, 도전막(321a1)과 도전막(321a2)의 해칭, 및 도전막(322b1)과 도전막(322b2)의 해칭을 다르게 하였다.
제 1 화소(368a) 및 제 3 화소(368c)에서, 공통 전극으로서 기능하는 도전막(321a1) 및 화소 전극으로서 기능하는 도전막(321a2)은 빗살 형상의 상면 형상을 갖는다. 또한, 제 2 화소(368b)에서 화소 전극으로서 기능하는 도전막(322b2) 및 공통 전극으로서 기능하는 도전막(322b1)은 빗살 형상의 상면 형상을 갖는다. 따라서, 도 38에 도시된 복수의 화소가 갖는 액정 소자의 구동 방식은 IPS 모드이다. 또한, 도 38에 도시된 예에서는, 제 1 화소(368a) 및 제 2 화소(368b)의 상면 레이아웃은 동일하다.
도 38에 도시된 복수의 화소는, 상면 형상에서 공통 전극이 화소 전극을 둘러싸도록 제공되어 있다. 제 1 화소(368a) 또는 제 3 화소(368c)와, 제 2 화소(368b)가 인접한 경계 근방에서, 도전막(321a1)과 도전막(322b1) 사이에 형성되는 용량을 이용함으로써, 공통 전극은 터치 센서의 한 쌍의 전극 중 어느 한쪽을 겸할 수 있다. 즉, 하나의 화소에서 복수의 부화소(본 구성예에서는 3개의 부화소)를 둘러싸는 공통 전극은 터치 센서 전극으로서도 기능할 수 있다. 구체적으로는, 도전막(321a1)은 공통 전극 및 터치 센서의 한쪽 전극으로서 기능하고, 도전막(322b1)은 공통 전극 및 터치 센서의 다른 쪽 전극으로서도 기능한다.
여기서, 제 1 화소(368a) 중 하나의 화소의 상면 레이아웃을 도 39의 (A)에 도시하였다. 도전막(321a1)이 공통 전극으로서 기능하는 영역은 도전막(321a2)의 돌출부(빗살 부분)의 긴 변과 대향하는 영역(377)이다. 또한, 3개의 도전막(321a2)을 둘러싸는 영역의 도전막(321a1) 중 터치 센서 전극으로서 실제로 기능하는 것은 제 1 화소(368a)와 인접한 제 2 화소(368b)가 갖는 도전막(322b1)과 대향하는 영역이다. 따라서, 화소 전극으로서 기능하는 도전막(321a2)으로, 제 1 화소(368a)에서 도전막(321a1)의 공통 전극으로서 기능하지 않고, 터치 센서 전극으로서도 기능하지 않는 영역을 할당함으로써, 도전막(321a2)의 면적을 증대시킬 수 있다. 나아가서는, 화소의 개구율을 향상시킬 수 있다.
상술한 효과를 갖는 화소 레이아웃의 예를 도 39의 (B) 및 (C)에 도시하였다. 도 39의 (B)에 도시된 제 1 화소(369a)는 도전막(321a1)이 도전막(321a2)의 윗변 외의 3변을 둘러싸도록 제공되어 있다. 하나의 화소에서, 도전막(321a2)의 윗변과 대향하는 영역에 도전막(321a1)을 제공하지 않으면, 도전막(321a2)의 돌출부의 길이가 길어져, 화소의 개구율이 향상될 수 있다. 또한, 도 39의 (C)에 도시된 제 1 화소(370a)는 도전막(321a2)의 윗변 및 아랫변과 대향하는 영역에 도전막(321a1)을 제공하지 않기 때문에, 도 39의 (B)보다 개구율이 더 향상될 수 있다. 상술한 내용은 제 2 화소(368b) 및 제 3 화소(368c)에 대해서도 마찬가지로 적용할 수 있다.
이어서, 도 39의 (B)에 도시된 화소를 표시 장치(310)의 표시부(381)에 배치한 예를 도 40에 도시하였다. 도 40은 도 22의 (B)에 도시된 영역(362)의 더 자세한 상면 모식도의 일례이다.
도 40에서는, 제 1 화소(369a) 또는 제 3 화소(369c)와, 제 2 화소(369b)가 인접한 경계 근방에서, 도전막(321a1)과 도전막(322b1)이 대향하는 영역이 최대가 되도록 각 화소를 회전시켜 배치하였다. 구체적으로는, 도 39의 (B)에 도시된 제 1 화소(369a)의 방향을 기준으로 하여, 제 1 화소(369a(1))를 180° 회전시켜 제공하였다. 또한, 제 2 화소(369b(1)) 및 제 2 화소(369b(2))는 각각 오른쪽으로 90°, 왼쪽으로 90° 회전시켜 제공하였다. 또한, 도 40에 도시된 복수의 화소에 포함되는 액정 소자가 갖는 액정층에 접촉하도록 제공되는 배향막의 배향 처리는, 광 배향법을 사용하여 화소의 회전에 맞추어, 화소마다 배향의 방향을 바꾸어 수행되는 것이 바람직하다.
이와 같은 구성으로 함으로써, 도 38에 도시된 구성과 같은 정도로 터치 센서 전극의 용량을 유지하면서, 화소의 개구율을 향상시킬 수 있다. 터치 센서 전극의 용량은 도전막(321a1)과 도전막(322b1)이 공간(364)을 개재하여 대향하는 영역의 크기에 비례한다. 또한, 표시부(381) 중 제 1 화소(369a) 또는 제 3 화소(369c)와, 제 2 화소(369b)가 인접한 영역 외의 영역에서는, 각 화소를 회전시키지 않고 제공할 수 있다.
또한, 도 39의 (C)에 도시된 화소를 표시 장치(310)의 표시부(381)에 배치한 예를 도 41에 도시하였다. 도 41은 도 22의 (B)에 도시된 영역(362)의 더 자세한 상면 모식도의 일례이다.
도 41에서는 제 1 화소(370a) 또는 제 3 화소(370c)와, 제 2 화소(370b)가 인접한 경계 근방에서, 도전막(321a1)과 도전막(322b1)이 대향하는 영역이 최대가 되도록 각 화소를 회전시켜 배치하였다. 구체적으로는, 도 39의 (C)에 도시된 제 1 화소(370a)의 방향을 기준으로 하여, 제 1 화소(370a(1))를 오른쪽으로 90°, 제 1 화소(370a(2))를 왼쪽으로 90°, 및 제 1 화소(370a(3))를 180° 회전시켜 제공되어 있다. 또한, 제 2 화소(370b(1)) 및 제 2 화소(370b(2))는 각각 왼쪽으로 90°, 오른쪽으로 90° 회전시켜 제공되어 있다.
이와 같은 구성으로 함으로써, 도 38에 도시된 구성에 비하여 터치 센서 전극의 용량은 작아지지만 화소의 개구율은 더 향상시킬 수 있다. 또한, 표시부(381) 중 제 1 화소(370a) 또는 제 3 화소(370c)와, 제 2 화소(370b)가 인접한 영역을 제외한 영역에서는, 각 화소는 인접한 화소에 대하여 90° 회전시켜 제공될 수 있다. 또한, 도 41에 도시된 복수의 화소에 포함되는 액정 소자가 갖는 액정층에 접촉하도록 제공되는 배향막의 배향 처리는, 광 배향법을 사용하여 화소의 회전에 맞추어, 화소마다 배향의 방향을 바꾸어 수행되는 것이 바람직하다.
[단면 구성예 1]
이하에서는, 본 발명의 일 형태에 따른 표시 장치의 단면 구성예에 대하여 도면을 참조하여 설명한다.
도 42는 표시 장치(310)의 단면 개략도이다. 도 42에는, 도 22의 (A)에 도시된 FPC(373)를 포함하는 영역, 구동 회로(383)를 포함하는 영역, 및 표시부(381)를 포함하는 영역 각각의 단면을 도시하였다.
기판(102)과 기판(372)은 실란트(151)에 의하여 접합되어 있다. 또한, 기판(102), 기판(372), 및 실란트(151)에 둘러싸인 영역에 액정(353)이 밀봉되어 있다.
기판(102) 위에는 트랜지스터(301), 트랜지스터(150a), 트랜지스터(150b), 배선(386), 및 액정 소자(160a) 및 액정 소자(160b)를 구성하는 도전막(321a), 도전막(321b), 도전막(322a), 및 도전막(322b) 등이 제공되어 있다.
기판(102) 위에는 절연막(108), 절연막(114), 절연막(118), 절연막(119), 절연막(354), 및 스페이서(316) 등이 제공되어 있다. 절연막(108) 및 절연막(114)은 그 일부가 각 트랜지스터의 게이트 절연층으로서 기능한다. 절연막(118)은 각 트랜지스터 등을 덮도록 제공되어 있다. 절연막(119)은 평탄화층으로서의 기능을 갖는다. 절연막(354)은 도전막(321a) 및 도전막(321b)을 덮도록 제공되어 있다. 절연막(354)은 도전막(321a), 도전막(321b), 도전막(322a), 및 도전막(322b)을 전기적으로 절연하는 기능을 갖는다. 또한, 평탄화층으로서 기능하는 절연막(119)은 불필요하면 제공하지 않아도 된다.
도 42에는 표시부(381)의 예로서, 2개의 부화소(365a1 및 365b1)의 단면을 도시하였다. 부화소(365a1)는 제 1 화소(365a)에 포함되고, 부화소(365b1)는 제 2 화소(365b)에 포함된다. 예를 들어, 상기 2개의 부화소 각각을 적색을 나타내는 부화소, 녹색을 나타내는 부화소, 및 청색을 나타내는 부화소 중 어느 것으로 함으로써, 풀 컬러로 표시할 수 있다. 예를 들어, 도 42에 도시된 부화소(365a1)는 트랜지스터(150a), 액정 소자(160a), 및 착색막(331a)을 갖는다. 또한, 부화소(365b1)는 트랜지스터(150b), 액정 소자(160b), 및 착색막(331b)을 갖는다.
또한, 도 42에는 구동 회로(383)의 예로서 트랜지스터(301)가 제공된 예를 도시하였다.
도 42에서는, 트랜지스터(150a) 및 트랜지스터(150b)의 예로서, 게이트 전극(341)과 게이트 전극(342) 사이, 또는 게이트 전극(343)과 게이트 전극(344) 사이에, 채널이 형성되는 반도체층이 제공되는 구성이 적용된 예를 도시하였다. 이와 같은 트랜지스터는, 게이트 전극(341)과 게이트 전극(342)이 전기적으로 접속되어 있는 경우나, 게이트 전극(343)과 게이트 전극(344)이 전기적으로 접속되어 있는 경우에는, 다른 트랜지스터에 비하여 전계 효과 이동도를 높일 수 있어, 온 전류를 증대시킬 수 있다. 이 결과, 고속 동작이 가능한 회로를 제작할 수 있다. 또한, 회로부가 차지하는 면적을 축소할 수 있다. 표시 장치를 대형화 또는 고정세화한 경우에 배선수가 증대되더라도, 온 전류가 큰 트랜지스터를 작용하면 각 배선에서의 신호의 지연을 저감할 수 있어, 표시 불균일을 억제할 수 있다. 또한, 게이트 전극(342) 및 게이트 전극(344)을 각각 트랜지스터(150a) 및 트랜지스터(150b)의 제 2 게이트 전극이라고 부를 수 있다.
또한, 구동 회로(383)가 갖는 트랜지스터와 표시부(381)가 갖는 트랜지스터는 같은 구조이어도 좋다. 또한, 구동 회로(383)가 갖는 복수의 트랜지스터는 모두가 같은 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다. 또한, 표시부(381)가 갖는 복수의 트랜지스터는 모두가 같은 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다. 도 42에는 도시되지 않았지만, 구동 회로(384)가 갖는 트랜지스터에 대해서도, 구동 회로(383)가 갖는 트랜지스터의 구조를 적용할 수 있다.
각 트랜지스터를 덮는 절연막(114) 및 절연막(118) 중 적어도 하나는, 일례로서는 물이나 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 즉, 절연막(114) 또는 절연막(118)은 배리어막으로서 기능시킬 수 있다. 이와 같은 구성을 함으로써, 외부로부터 트랜지스터에 불순물이 확산되는 것을 효과적으로 억제할 수 있어, 신뢰성이 높은 표시 장치를 구현할 수 있다.
도 42에는, 액정 소자(160a) 및 액정 소자(160b)에 FFS(fringe field switching) 모드가 적용된 액정 소자를 사용한 경우의 예를 도시하였다. 액정 소자(160a)는 도전막(321a), 액정(353), 및 도전막(322a)을 갖는다. 액정 소자(160b)는 도전막(321b), 액정(353), 및 도전막(322b)을 갖는다. 도전막(321a)과 도전막(322a) 사이, 및 도전막(321b)과 도전막(322b) 사이에 생기는 전계에 의하여, 액정(353)의 배향을 제어할 수 있다.
절연막(119) 위에 도전막(321a) 및 도전막(321b)이 제공되어 있다. 또한, 도전막(321a) 및 도전막(321b)을 덮도록 절연막(354)이 제공되고, 절연막(354) 위에 도전막(322a) 및 도전막(322b)이 제공되어 있다. 도전막(322a)은 절연막(354), 절연막(119), 절연막(118), 및 절연막(114)에 제공된 개구(325a), 및 도전막(321a)에 제공된 개구(356)를 통하여 트랜지스터(150a)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다. 도전막(321b)은 절연막(119), 절연막(118), 및 절연막(114)에 제공된 개구(325b)를 통하여 트랜지스터(150b)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다. 도전막(321a), 도전막(321b), 도전막(322a), 및 도전막(322b)으로서 투광성을 갖는 도전성 재료를 사용하면, 표시 장치(310)를 투과형 액정 표시 장치로 할 수 있다.
도전막(322a) 및 도전막(322b)은 빗살 형상의 상면 형상, 또는 슬릿 형상의 개구가 하나 이상 제공된 상면 형상(평면 형상이라고도 함)을 갖는다. 또한, 도전막(322a)은 도전막(321a)과 중첩되어 배치되고, 도전막(322b)은 도전막(321b)과 중첩되어 배치된다. 또한, 착색막(331a)과 중첩되는 영역에서, 도전막(321a) 위에 도전막(322a)이 배치되지 않는 부분을 갖는다. 마찬가지로, 착색막(331b)과 중첩되는 영역에서 도전막(321b) 위에 도전막(322b)이 제공되지 않는 부분을 갖는다.
부화소(365a1)에서, 도전막(322a)은 화소 전극으로서 기능하고, 도전막(321a)은 공통 전극으로서 기능한다. 또한, 부화소(365b1)에서는 도전막(321b)이 화소 전극으로서 기능하고, 도전막(322b)이 공통 전극으로서 기능한다. 도전막(321a) 및 도전막(321b)은 동일면 위에 제공되고, 도 42에서는 절연막(119) 위에 제공되기 때문에, 동일한 재료를 사용하여 동시에 형성될 수 있다. 또한, 도전막(322a) 및 도전막(322b)은 동일면 위에 제공되고, 도 42에서는 절연막(354) 위에 제공되기 대문에, 동일한 재료를 사용하여 동시에 형성될 수 있다.
본 발명의 일 형태에 따른 표시 장치는, 도전막(321a) 및 도전막(322b)을 한 쌍의 터치 센서 전극으로서 사용할 수 있다. 도전막(321a)과 도전막(322b) 사이에는 용량이 형성되고, 도전막(321a) 및/또는 도전막(322b)에 피검지체가 근접하여 상기 용량의 크기가 변화되는 것을 이용함으로써 검출할 수 있다. 또한, 도전막(321a) 및 도전막(322b)에는, 표시 장치(310)가 표시를 수행하는 기간에는 액정 소자(160a) 및 액정 소자(160b)의 구동에 따른 공통 전극이 공급되고, 표시 장치(310)가 피검지체의 검출을 수행하는 기간에는, 고정 전위 또는 센싱에 사용하는 신호가 공급된다.
기판(102)의 단부에 가까운 영역에는 접속부(306)가 제공되어 있다. 접속부(306)는 접속층(319)을 통하여 FPC(373)와 전기적으로 접속되어 있다. 도 42에는, 배선(386)의 일부와, 도전막(322a)과 동일한 도전막을 가공하여 형성된 도전막을 적층함으로써, 접속부(306)를 구성한 예를 도시하였다.
기판(372)의 기판(102) 측의 면에는, 착색막(331a), 착색막(331b), 및 차광막(332)이 제공되어 있다. 또한, 착색막(331a), 착색막(331b), 및 차광막(332)을 덮도록 절연막(355)이 제공되어 있다.
또한, 차광막(332)은 반드시 제공될 필요는 없다.
절연막(355)은 착색막(331a)이나 차광막(332) 등에 포함되는 불순물이 액정(353)에 확산되는 것을 방지하는 오버코트로서의 기능을 갖는다.
스페이서(316)는 절연막(354) 위에 제공되고, 기판(102)과 기판(372) 사이의 거리가 일정 이상 접근하는 것을 방지하는 기능을 갖는다. 도 42에는, 스페이서(316)와 기판(372) 측의 구조물(예를 들어, 절연막(355) 등)이 접촉하는 예를 도시하였지만, 이들이 접촉하지 않아도 된다. 또한, 여기서는 스페이서(316)가 기판(102) 측에 제공되는 구성을 도시하였지만, 기판(372) 측에 제공되어도 좋다. 예를 들어, 인접한 2개의 부화소 사이에 제공하여도 좋다. 또는, 스페이서(316)로서 입자상의 스페이서를 사용하여도 좋다. 입자상의 스페이서로서는 실리카 등의 재료를 사용할 수도 있지만, 유기 수지나 고무 등 탄성을 갖는 재료를 사용하는 것이 바람직하다. 이때, 입자상의 스페이서는 상하 방향으로 찌부러진 형상이 되는 경우가 있다.
또한, 도전막(322a), 도전막(322b), 절연막(354), 및 절연막(355) 등에서, 액정(353)과 접촉하는 면에는 액정(353)의 배향을 제어하기 위한 배향막이 제공되어 있어도 좋다.
또한, 표시 장치(310)에 투과형 액정 표시 장치를 적용하는 경우, 예를 들어, 표시부를 개재하도록 2개의 편광판(미도시)을 배치한다. 편광판보다 외측에 배치된 백 라이트로부터의 광은 편광판을 통하여 입사된다. 이때, 도전막(321a)과 도전막(322a) 사이, 및 도전막(321b)과 도전막(322b) 사이에 공급되는 전압에 따라 액정(353)의 배향을 제어한다. 즉, 편광판을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한, 입사광은 착색막(331a) 및 착색막(331b) 등에 의하여 특정한 파장 영역 외의 광이 흡수됨으로써, 사출되는 광은 예를 들어, 적색, 청색, 또는 녹색을 나타내는 광이 된다.
또한, 편광판에 더하여, 예를 들어, 원편광판을 사용할 수 있다. 원편광판에는, 예를 들어, 직선 편광판과 1/4 파장 위상차판을 적층한 것을 사용할 수 있다. 원편광판에 의하여, 시야각 의존을 저감할 수 있다.
또한, 여기서는 액정 소자(160a) 및 액정 소자(160b)로서 FFS 모드가 적용된 소자를 사용하였지만, 이에 한정되지 않고, 다양한 모드가 적용된 액정 소자를 사용할 수 있다. 예를 들어, VA(vertical alignment) 모드, TN(twisted nematic) 모드, IPS 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등이 적용된 액정 소자를 사용할 수 있다.
또한, 표시 장치(310)에 노멀리 블랙(normally black)형의 액정 표시 장치, 예를 들어, 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치를 적용하여도 좋다. 수직 배향 모드에는, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 및 ASV(advanced super-view) 모드 등을 사용할 수 있다.
또한, 액정 소자는, 액정의 광학 변조 작용에 의하여, 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학 변조 작용은, 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계, 또는 경사 방향의 전계를 포함함)에 의하여 제어된다. 또한, 액정 소자에 사용되는 액정으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: polymer dispersed liquid crystal), 강유전성 액정, 또는 반강유전성 액정 등을 사용할 수 있다. 이들의 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 또는 등방상 등을 나타낸다.
또한, 액정 재료로서는, 포지티브형의 액정 및 네거티브형의 액정 중 어느 쪽을 사용하여도 좋고, 적용되는 모드나 설계에 따라 최적의 액정 재료를 사용하면 좋다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정의 온도가 올라가면서 콜레스테릭상이 등방상으로 전이(轉移)하기 직전에 나타나는 상이다. 블루상이 나타나는 온도 범위는 좁기 때문에, 수 중량% 이상의 키랄제가 혼합된 액정 조성물이 상기 온도 범위를 개선하기 위하여 액정층에 사용된다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이다. 또한, 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 배향 처리가 불필요하며 시야각 의존성이 작다. 또한, 배향막을 제공할 필요가 없으므로 러빙 처리도 불필요하게 되어, 러빙 처리에 기인한 정전 파괴를 방지할 수 있고, 제작 공정 중에서의 표시 장치의 불량이나 파손을 경감시킬 수 있다.
본 구성예에서 도전막(321a)과 도전막(322b) 사이에 형성되는 용량을 이용하여 터치 동작 등을 검출할 수 있다. 즉, 도전막(321a)은 액정 소자(160a)의 한 쌍의 전극 중 한쪽과, 터치 센서의 한 쌍의 전극 중 한쪽을 겸한다. 또한, 도전막(322b)은 액정 소자(160b)의 한 쌍의 전극 중 한쪽과, 터치 센서의 한 쌍의 전극 중 다른 쪽을 겸한다.
여기서, 도전막(321a) 및 도전막(321b)으로서, 가시광을 투과하는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 금속 산화물을 포함하는 도전성 재료를 포함하여 구성된다. 예를 들어, 후술하는 투광성을 갖는 도전성 재료 중 금속 산화물을 사용할 수 있다.
또한, 도전막(321a) 및 도전막(321b)으로서는, 예를 들어, 다른 도전층이나 반도체층과 동일한 금속 원소를 포함하는 금속 산화물을 사용하는 것이 바람직하다. 특히, 표시 장치(310)가 갖는 트랜지스터의 반도체층에 산화물 반도체를 사용하는 경우, 이에 포함되는 금속 원소를 포함하는 도전성 산화물을 적용하는 것이 바람직하다. 특히, 절연막(354)에서, 수소를 포함하는 질화 실리콘막을 사용하여도 좋다. 이 경우에는, 도전막(321a) 및 도전막(321b)으로서 산화물 반도체를 사용하는 경우에, 절연막(354)으로부터 공급되는 수소에 의하여 도전율을 향상시킬 수 있다. 즉, 산화물 반도체가 N+화된 상태로 할 수 있다.
여기서, 기판(372)보다 위에 손가락 또는 스타일러스 등의 피검지체가 직접 터치되는 기판을 제공하여도 좋다. 또한, 이때, 기판(372)과 상기 기판 사이에 편광판 또는 원편광판을 제공하는 것이 바람직하다. 이 경우, 상기 기판 위에 보호층(세라믹 코트 등)을 제공하는 것이 바람직하다. 보호층에는, 예를 들어, 산화 실리콘, 산화 알루미늄, 산화 이트륨, 또는 이트리아 안정화 지르코니아(YSZ) 등의 무기 절연 재료를 사용할 수 있다. 또한, 상기 기판에 강화 유리를 사용하여도 좋다. 강화 유리로서는, 이온 교환법이나 풍랭 강화법 등에 의하여 물리적 또는 화학적인 처리가 실시되어, 그 표면에 압축 응력이 가해진 것을 사용할 수 있다.
[각 구성 요소에 대하여]
이하에서는, 상술한 각 구성 요소에 대하여 설명한다.
{기판}
표시 장치가 갖는 기판에는, 평탄면을 갖는 재료를 사용할 수 있다. 표시 소자로부터의 광이 추출되는 측의 기판에는, 상기 광을 투과하는 재료를 사용한다. 예를 들어, 유리, 석영, 세라믹, 사파이어, 또는 유기 수지 등의 재료를 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘으로 이루어지는 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, 또는 SOI 기판 등을 적용할 수도 있고, 이들의 기판 위에 반도체 소자가 제공된 것을 기판으로서 사용하여도 좋다.
또한, 기판으로서 유리 기판을 사용하는 경우, 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 및 10세대(2950mm×3400mm) 등의 대면적 기판을 사용함으로써, 대형 표시 장치를 제작할 수 있다. 또한, 기판으로서 가요성 기판을 사용하여, 가요성 기판 위에 트랜지스터나 용량 소자 등을 직접 형성하여도 좋다.
두께가 얇은 기판을 사용함으로써, 표시 장치의 경량화 및 박형화를 도모할 수 있다. 또한, 가요성을 가질 정도의 두께의 기판을 사용함으로써, 가요성을 갖는 표시 장치를 구현할 수 있다.
유리로서는, 예를 들어, 무알칼리 유리, 바륨 붕규산 유리, 또는 알루미노 붕규산 유리 등을 사용할 수 있다.
가요성 및 가시광에 대한 투과성을 갖는 재료로서는, 예를 들어, 가요성을 가질 정도의 두께의 유리나, 폴리에틸렌 테레프탈레이트(PET) 및 폴리에틸렌 나프탈레이트(PEN) 등의 폴리에스터 수지, 폴리아크릴로나이트릴 수지, 폴리이미드 수지, 폴리메틸 메타크릴레이트 수지, 폴리카보네이트(PC) 수지, 폴리에터설폰(PES) 수지, 폴리아마이드 수지, 사이클로올레핀 수지, 폴리스타이렌 수지, 폴리아마이드 이미드 수지, 폴리염화 바이닐 수지, 및 폴리테트라플루오로에틸렌(PTFE) 수지 등이 있다. 특히, 열팽창 계수가 낮은 재료를 사용하는 것이 바람직하고, 예를 들어, 폴리아마이드 이미드 수지, 폴리이미드 수지, 또는 PET 등을 적합하게 사용할 수 있다. 또한, 유리 섬유에 유기 수지를 함침(含浸)시킨 수지나, 무기 필러를 유기 수지에 섞어서 열팽창 계수를 낮춘 기판을 사용할 수도 있다. 이와 같은 재료를 사용한 기판은 중량이 가볍기 때문에, 상기 기판을 사용한 표시 장치도 가볍게 할 수 있다.
또한, 발광이 추출되지 않는 측의 기판은, 투광성을 갖지 않아도 되기 때문에, 상술한 기판에 더하여, 금속 재료나 합금 재료를 사용한 금속 기판, 세라믹 기판, 또는 반도체 기판 등을 사용할 수도 있다. 금속 재료나 합금 재료는 열 전도성이 높아 밀봉 기판 전체에 열을 쉽게 전도할 수 있기 때문에, 표시 장치의 국소적인 온도 상승을 억제할 수 있어 바람직하다. 가요성이나 굽힘성을 얻기 위해서는, 금속 기판의 두께는 10μm 이상 200μm 이하인 것이 바람직하고, 20μm 이상 50μm 이하인 것이 더 바람직하다.
금속 기판을 구성하는 재료는 특별히 한정되지 않지만, 예를 들어, 알루미늄, 구리, 니켈, 또는 알루미늄 합금 또는 스테인리스 등의 합금 등을 적합하게 사용할 수 있다.
또한, 도전성의 기판 표면을 산화하거나, 또는 표면에 절연막을 형성하는 등에 의하여 절연 처리가 실시된 기판을 사용하여도 좋다. 예를 들어, 스핀 코트법이나 침지법 등의 도포법이나, 전착법, 증착법, 또는 스퍼터링법 등을 사용하여 절연막을 형성하여도 좋고, 산소 분위기에서 방치하거나 또는 가열하는 것 외에, 양극 산화법 등에 의하여 기판 표면에 산화막을 형성하여도 좋다.
가요성을 갖는 기판으로서는, 상기 재료를 사용한 층이, 표시 장치의 표면을 흠집 등으로부터 보호하는 하드 코팅층(예를 들어, 질화 실리콘층 등)이나, 가해진 압력을 분산시킬 수 있는 재질의 층(예를 들어, 아라미드 수지층 등) 등과 적층하여 구성되어 있어도 좋다. 또한, 수분 등으로 인하여 표시 소자의 수명이 저하되는 등의 문제를 억제하기 위하여, 질화 실리콘막 또는 산화 질화 실리콘막 등의 질소와 실리콘을 포함하는 막이나, 질화 알루미늄 막 등의 질소와 알루미늄을 포함하는 막 등의 투수성이 낮은 절연막을 가져도 좋다.
기판은 복수의 층을 적층하여 사용할 수도 있다. 특히, 유리층을 갖는 구성으로 하면, 물이나 산소에 대한 배리어성이 향상되어, 신뢰성이 높은 표시 장치로 할 수 있다.
예를 들어, 표시 소자에 가까운 측으로부터 유리층, 접착층, 및 유기 수지층을 적층한 기판을 사용할 수 있다. 상기 유리층의 두께는 20μm 이상 200μm 이하, 바람직하게는 25μm 이상 100μm 이하로 한다. 이와 같은 두께의 유리층은, 물이나 산소에 대한 높은 배리어성과 높은 가요성을 동시에 구현할 수 있다. 또한, 유기 수지층의 두께는, 10μm 이상 200μm 이하, 바람직하게는 20μm 이상 50μm 이하로 한다. 이와 같은 유기 수지층을 제공함으로써, 유리층의 깨짐이나 크랙이 억제되어, 기계적 강도를 향상시킬 수 있다. 이와 같은 유기 재료와 유기 수지의 복합 재료를 기판에 적용함으로써, 신뢰성이 매우 높은 플렉시블 표시 장치로 할 수 있다. 또한, 접착층으로서는, 열 경화성 수지, 광 경화성 수지, 또는 2액 혼합형(two-component type) 경화성 수지 등의 경화성 수지를 사용할 수 있다. 예를 들어, 아크릴 수지, 우레탄 수지, 에폭시 수지, 또는 실리콘(silicone) 수지 등의 실록산 결합을 갖는 수지 등을 사용할 수 있다.
{트랜지스터}
트랜지스터는, 게이트 전극으로서 기능하는 도전층과, 반도체층과, 소스 전극으로서 기능하는 도전층과, 드레인 전극으로서 기능하는 도전층과, 게이트 절연층으로서 기능하는 절연층을 갖는다. 위에서는, 보텀 게이트형 트랜지스터를 적용한 경우에 대하여 설명하였다.
또한, 본 발명의 일 형태에 따른 표시 장치가 갖는 트랜지스터의 구조는 특별히 한정되지 않는다. 예를 들어, 플레이너형 트랜지스터로 하여도 좋고, 스태거형 트랜지스터로 하여도 좋고, 역 스태거형 트랜지스터로 하여도 좋다. 또한, 톱 게이트형 및 보텀 게이트형 중 어느 구조를 갖는 트랜지스터로 하여도 좋다. 또한, 채널의 상하에 게이트 적극이 제공되어 있어도 좋다. 트랜지스터에 사용하는 반도체 재료는 특별히 한정되지 않고, 예를 들어, 산화물 반도체, 실리콘, 또는 저마늄 등이 있다.
트랜지스터에 사용하는 반도체 재료의 결정성에 대해서도 특별히 한정되지 않고, 비정질 반도체 및 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 일부에 결정 영역을 갖는 반도체) 중 어느 것을 사용하여도 좋다. 결정성을 갖는 반도체를 사용하면, 트랜지스터 특성이 열화되는 것을 억제할 수 있어 바람직하다.
또한, 트랜지스터에 사용하는 반도체 재료로서는, 예를 들어, 14족 원소, 화합물 반도체, 또는 산화물 반도체를 반도체층에 사용할 수 있다. 대표적으로는, 실리콘을 포함하는 반도체, 갈륨 비소를 포함하는 반도체, 또는 인듐을 포함하는 산화물 반도체 등을 적용할 수 있다.
특히, 산화물 반도체를 트랜지스터의 채널이 형성되는 반도체에 작용하는 것이 바람직하다. 특히, 실리콘보다 밴드 갭이 큰 산화물 반도체를 적용하는 것이 바람직하다. 실리콘보다 밴드 갭이 크며 캐리어 밀도가 작은 반도체 재료를 사용하면, 트랜지스터의 오프 상태에서의 전류를 저감할 수 있어 바람직하다.
예를 들어, 상기 산화물 반도체는, 적어도 인듐(In) 또는 아연(Zn)이 포함되는 것이 바람직하다. 상기 산화물 반도체는 인듐 및 아연에 더하여, Al, Ti, Ga, Y, Zr, La, Ce, Sn, Nd, 또는 Hf 등의 금속을 포함하는 것이 더 바람직하다.
특히, 반도체층으로서, 복수의 결정부를 갖고, 상기 결정부는 c축이 반도체층의 피형성면 또는 반도체층의 상면에 대하여 실질적으로 수직으로 배향되고, 또한 인접한 결정부들 사이에는 입계를 갖지 않는 산화물 반도체막을 사용하는 것이 바람직하다.
이와 같은 산화물 반도체는, 결정립계를 갖지 않기 때문에, 표시 패널을 휘었을 때 응력으로 인하여 산화물 반도체막에 크랙이 생기는 것이 억제된다. 따라서, 이와 같은 산화물 반도체를, 가요성을 갖고 휘어서 사용하는 표시 장치 등에 적합하게 사용할 수 있다.
또한, 반도체층으로서 이와 같은 산화물 반도체를 사용함으로써, 전기 특성의 변동이 억제되어, 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 오프 전류가 낮기 때문에, 트랜지스터를 통하여 용량 소자에 축적된 전하를 오랫동안 유지할 수 있다. 이와 같은 트랜지스터를 화소에 적용함으로써, 각 표시 영역에 표시된 화상의 계조를 유지하면서 구동 회로를 정지하는 것도 가능해진다. 이 결과, 소비 전력이 매우 저감된 표시 장치를 구현할 수 있다.
반도체층은 예를 들어, 적어도 인듐(In), 아연(Zn), 및 M(Al, Ti, Ga, Y, Zr, La, Ce, Sn, 또는 Hf 등의 금속)을 포함하는 것이 바람직하다. 또는, 반도체층은 적어도 인듐(In), 아연(Zn), 및 M(Al, Ti, Ga, Y, Zr, La, Ce, Sn, 또는 Hf 등의 금속)을 포함하는 In-M-Zn계 산화물로 표기되는 막을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 상술한 것에 더하여 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스태빌라이저로서는, 상기 M으로서 기재한 금속에 더하여, 예를 들어, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 스태빌라이저의 다른 예로서는, 란타노이드인 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 등이 있다.
반도체층을 구성하는 산화물 반도체로서, 예를 들어, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물을 뜻하며, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 외의 금속 원소가 포함되어도 좋다.
또한, 반도체층과 도전층은 상술한 산화물에 포함되는 금속 원소 중 동일한 금속 원소를 가져도 좋다. 반도체층과 도전층에 동일한 금속 원소를 사용함으로써, 제작 비용을 낮출 수 있다. 예를 들어, 동일한 금속 조성을 갖는 금속 산화물 타깃을 사용함으로써 제작 비용을 낮출 수 있다. 또한, 동일한 금속 조성을 갖는 금속 산화물 타깃을 사용함으로써, 산화물 반도체막을 가공할 때의 에칭 가스 또는 에칭액을 도전층을 가공하는 경우에도 공통적으로 사용할 수 있다. 다만, 반도체층과 도전층은 동일한 금속 원소를 가져도 조성이 상이한 경우가 있다. 예를 들어, 트랜지스터 및 용량 소자의 제작 공정 중에 막 내의 금속 원소가 이탈되어, 금속 조성이 달라지는 경우가 있다.
또한, 반도체층이 In-M-Zn 산화물인 경우, Zn 및 O를 제외한 In과 M의 원자수비는, In과 M의 합을 100atomic%로 할 때 In이 25atomic%보다 높고 M이 75atomic% 미만인 것이 바람직하고, In이 34atomic%보다 높고 M이 66atomic% 미만인 것이 더 바람직하다.
반도체층은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
반도체층의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
반도체층이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf)인 경우, In-M-Zn 산화물을 성막하는 데 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, 및 In:M:Zn=4:2:3이 바람직하다. 또한, 성막되는 반도체층의 원자수비는 각각, 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 오차 변동을 포함한다.
반도체층에는 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 반도체층으로서 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더 바람직하게는 1×1013개/cm3 이하, 더욱 바람직하게는 1×1011개/cm3 이하의 산화물 반도체막을 사용한다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도 및 문턱 전압 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체층의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 및 밀도 등을 적절한 것으로 하는 것이 바람직하다.
반도체층에 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 반도체층에서 산소 결손이 증가되어 n형화된다. 따라서, 반도체층에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: secondary ion mass spectrometry)으로 측정되는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 이차 이온 질량 분석법으로 측정되는 반도체층에서의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성하는 경우가 있고, 이로 인하여 트랜지스터의 오프 전류가 증대될 수 있다. 그러므로, 반도체층의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 반도체층에 질소가 포함되면, 캐리어인 전자가 발생되기 때문에 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖게 되기 쉽다. 따라서, 상기 산화물 반도체막에서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 이차 이온 질량 분석법으로 측정되는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한, 반도체층은 예를 들어, 비단결정 구조를 가져도 좋다. 비단결정 구조에는, 예를 들어 후술하는 CAAC-OS(c-axis aligned-crystalline oxide semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조가 포함된다. 비단결정 중, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
반도체층은, 예를 들어 비정질 구조를 가져도 좋다. 비정질 구조의 산화물 반도체막은, 예를 들어, 원자 배열이 무질서하며 결정 성분을 갖지 않는다. 또는, 비정질 구조를 갖는 산화물막은, 예를 들어, 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 반도체층이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 및 단결정 구조의 영역 중 2종류 이상을 갖는 혼합막이어도 좋다. 또한, 혼합막은, 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 및 단결정 구조의 영역 중 어느 2종류 이상의 영역의 적층 구조를 갖는 경우가 있다.
또는, 트랜지스터의 채널이 형성되는 반도체에 실리콘을 사용하는 것이 바람직하다. 실리콘으로서 비정질 실리콘을 사용하여도 좋지만, 결정성을 갖는 실리콘을 사용하는 것이 특히 바람직하다. 예를 들어, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등을 사용하는 것이 바람직하다. 특히, 다결정 실리콘은 단결정 실리콘에 비하여 낮은 온도로 형성할 수 있으며, 비정질 실리콘에 비하여 전계 효과 이동도와 신뢰성이 높다. 이와 같은 다결정 반도체를 화소에 적용함으로써, 화소의 개구율을 향상시킬 수 있다. 또한, 화소가 매우 고밀도로 배치되는 경우에도 선택선 구동 회로와 주사선 구동 회로를 화소와 동일한 기판 위에 형성할 수 있기 때문에, 전자 기기를 구성하는 부품 수를 줄일 수 있다.
{도전층}
트랜지스터의 게이트 전극, 소스 전극, 및 드레인 전극에 더하여 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층에 사용할 수 있는 재료로서는, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이들을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 하여 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막 위에 중첩되도록 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 및 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩되도록 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다. 또한, 망가니즈를 포함하는 구리를 사용하면, 에칭에 의한 형상의 제어성이 높아지기 때문에 바람직하다.
또한, 투광성을 갖는 도전성 재료로서는, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 또는 갈륨이 첨가된 산화 아연 등의 도전성 산화물, 또는 그래핀을 사용할 수 있다. 또는, 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 또는 타이타늄 등의 금속 재료나 상기 금속 재료를 포함하는 합금 재료를 사용할 수 있다. 또는, 상기 금속 재료의 질화물(예를 들어, 질화 타이타늄) 등을 사용하여도 좋다. 또한, 금속 재료 또는 합금 재료(또는 이들의 질화물)를 사용하는 경우에는, 투광성을 가질 정도로 얇게 하면 좋다. 또한, 상기 재료의 적층막을 도전층으로서 사용할 수 있다. 예를 들어, 은과 마그네슘의 합금과, 인듐 주석 산화물의 적층막 등을 사용하면, 도전성을 높일 수 있어 바람직하다. 이들은 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층이나, 표시 소자가 갖는 전극(화소 전극 및 공통 전극 등)에 사용할 수도 있다.
또는, 도전층으로서 반도체층과 같은 산화물 반도체를 사용하는 것이 바람직하다. 이때 도전층은, 반도체층의 채널이 형성되는 영역보다 전기 저항이 낮아지도록 형성되어 있는 것이 바람직하다.
예를 들어, 이와 같은 도전층을 트랜지스터의 제 2 게이트 전극으로서 기능하는 도전층에 적용할 수 있다. 또는, 투광성을 갖는 다른 도전층에 적용할 수도 있다.
{산화물 반도체의 저항률의 제어 방법}
반도체층 및 도전층에 사용할 수 있는 산화물 반도체막은 막 내의 산소 결손 및/또는 막 내의 수소 또는 물 등의 불순물 농도에 따라 저항률을 제어할 수 있는 반도체 재료이다. 따라서, 반도체층 및 도전층에 대하여 수행되는 산소 결손 및/또는 불순물 농도를 증가시키는 처리, 또는 산소 결손 및/또는 불순물 농도를 저감하는 처리를 선택함으로써, 각 산화물 반도체막의 저항률을 제어할 수 있다.
구체적으로는, 도전층에 사용하는 산화물 반도체막에 플라스마 처리를 수행하여, 상기 산화물 반도체의 막 내의 산소 결손을 증가시킴으로써 및/또는 산화물 반도체의 막 내의 수소 또는 물 등의 불순물을 증가시킴으로써, 캐리어 밀도가 높고 저항률이 낮은 산화물 반도체막으로 할 수 있다. 또한, 수소를 포함하는 절연막을 산화물 반도체막과 접촉하도록 형성하고, 상기 수소를 포함하는 절연막으로부터 산화물 반도체막으로 수소를 확산시킴으로써, 캐리어 밀도가 높고 저항률이 낮은 산화물 반도체막으로 할 수 있다.
한편, 트랜지스터의 채널 영역으로서 기능하는 반도체층은, 수소를 포함하는 절연막과 접촉되지 않는 구성으로 한다. 반도체층과 접촉되는 절연막 중 적어도 하나에 산소를 포함하는 절연막, 바꿔 말하면 산소를 방출할 수 있는 절연막을 적용함으로써, 반도체층에 산소를 공급할 수 있다. 산소가 공급된 반도체층은 막 내 또는 계면에서의 산소 결손이 보전된, 저항률이 높은 산화물 반도체막이 된다. 또한, 산소를 방출할 수 있는 절연막으로서는, 예를 들어, 산화 실리콘막 또는 산화 질화 실리콘막을 사용할 수 있다.
또한, 저항률이 낮은 산화물 반도체막을 얻기 위하여, 이온 주입법, 이온 도핑법, 또는 플라스마 잠입 이온 주입법(plasma immersion implantation method) 등을 사용하여 수소, 붕소, 인, 또는 질소를 산화물 반도체막에 주입하여도 좋다.
또한, 저항률이 낮은 산화물 반도체막을 얻기 위하여, 상기 산화물 반도체막에 플라스마 처리를 수행하여도 좋다. 예를 들어, 상기 플라스마 처리로서는, 대표적으로 희가스(He, Ne, Ar, Kr, 또는 Xe), 수소, 및 질소 중에서 선택되는 1종류 이상을 포함하는 가스를 사용한 플라스마 처리가 있다. 더 구체적으로는, Ar 분위기하에서의 플라스마 처리, Ar과 수소의 혼합 가스 분위기하에서의 플라스마 처리, 암모니아 분위기하에서의 플라스마 처리, Ar과 암모니아 혼합 가스 분위기하에서의 플라스마 처리, 또는 질소 분위기하에서의 플라스마 처리 등을 들 수 있다.
상기 플라스마 처리에 의하여, 산화물 반도체막에서 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손이 형성된다. 상기 산소 결손은, 캐리어를 발생시키는 요인이 될 수 있다. 또한, 산화물 반도체막의 근방에 있는, 더 구체적으로는 산화물 반도체막의 아래쪽 또는 위쪽에 접촉되는 절연막으로부터 수소가 공급되면, 상기 산소 결손과 수소가 결합함으로써 캐리어인 전자가 생성되는 경우가 있다.
한편, 산소 결손이 보전되고, 수소 농도가 저감된 산화물 반도체막은, 고순도 진성화 또는 실질적으로 고순도 진성화된 산화물 반도체막이라고 할 수 있다. 여기서 실질적으로 진성이란, 산화물 반도체막의 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만인 것을 말한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮출 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도를 저감할 수 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 낮기 때문에, 채널 폭이 1×106μm이고 채널 길이가 10μm인 소자의 경우에도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상술한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 사용하는 반도체층을 채널 영역에 사용하는 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다.
도전층으로서 사용하는 산화물 반도체막과 접촉되는 절연막으로서, 예를 들어, 수소를 포함하는 절연막, 바꿔 말하면 수소를 방출할 수 있는 절연막, 대표적으로는 질화 실리콘막을 사용함으로써, 도전층에 수소를 공급할 수 있다. 수소를 방출할 수 있는 절연막의 막 내의 함유 수소 농도는 1×1022atoms/cm3 이상인 것이 바람직하다. 이와 같은 절연막을 도전층에 접촉하도록 형성함으로써, 도전층에 효과적으로 수소를 함유시킬 수 있다. 이와 같이, 반도체층 및 도전층에 접촉되는 절연막의 구성을 바꿔서 산화물 반도체막의 저항률을 제어할 수 있다.
산화물 반도체막에 포함되는 수소는, 금속 원자와 결합되는 산소와 반응하여 물이 됨과 함께, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 절연막과 접촉하여 제공된 도전층은, 반도체층보다 캐리어 밀도가 높은 산화물 반도체막이 된다.
트랜지스터의 채널 영역이 형성되는 반도체층은, 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 이차 이온 질량 분석법으로 측정되는 반도체층의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 이하, 더욱더 바람직하게는 5×1017atoms/cm3 이하, 보다 바람직하게는 1×1016atoms/cm3 이하로 한다.
한편, 도전층은 반도체층보다 수소 농도 및/또는 산소 결손량이 많고, 저항률이 낮은 산화물 반도체막이다. 도전층에 포함되는 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 반도체층과 비교하여, 도전층에 포함되는 수소 농도는 2배 이상, 바람직하게는 10배 이상이다. 또한, 도전층의 저항률이 반도체층의 저항률의 1×10-8배 이상 1×10-1배 미만인 것이 바람직하고, 대표적으로는 1×10- 3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 좋다.
{절연막}
트랜지스터(150a) 및 트랜지스터(150b)의 게이트 절연막으로서 기능하는 절연막(108)으로서는, 플라스마 CVD(CVD: chemical vapor deposition)법 또는 스퍼터링법 등에 의하여 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 중에서 1종류 이상을 포함하는 절연막을 각각 사용할 수 있다. 또한, 절연막(108)을 적층 구조로 하지 않고, 상술한 재료 중에서 선택된 복수의 막을 사용하여도 적층하여도 좋다.
절연막(108)은 산소가 투과하는 것을 억제하는 블로킹막으로서의 기능을 가져도 좋다. 예를 들어, 도 42에 도시된 트랜지스터(150a) 및 트랜지스터(150b)의 반도체층으로서 산화물 반도체층을 사용하면, 절연막(114) 및/또는 상기 산화물 반도체층 내에 과잉 산소를 공급하는 경우에, 절연막(108)은 산소가 투과되는 것을 억제할 수 있다.
또한, 절연막(108)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 더 바람직하다. 바꿔 말하면, 절연막(108)은 산소를 방출할 수 있는 절연막이다. 또한, 절연막(108)에 산소 과잉 영역을 제공하기 위해서는, 예를 들어, 산소 분위기하에서 절연막(108)을 형성하면 좋다. 또는, 성막 후의 절연막(108)에 산소를 도입하여, 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용할 수 있다.
또한, 절연막(108)으로서 산화 하프늄을 사용하는 경우, 이하의 효과가 나타난다. 산화 하프늄은 산화 실리콘이나 산화 질화 실리콘에 비하여 비유전율이 높다. 따라서, 산화 실리콘을 사용하는 경우에 비하여, 절연막(108)의 막 두께를 두껍게 할 수 있기 때문에, 터널 전류로 인한 누설 전류를 적게 할 수 있다. 즉, 오프 전류가 낮은 트랜지스터를 구현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄에 비하여 비유전율이 높다. 따라서, 오프 전류가 낮은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는, 이들에 한정되지 않는다.
{보호 절연막}
트랜지스터(150a) 및 트랜지스터(150b)의 보호 절연막으로서 기능하는 절연막(114) 및 절연막(118)으로서는, 플라스마 CVD법 또는 스퍼터링법 등에 의하여, 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 중에서 1종류 이상을 포함하는 절연막을 각각 사용할 수 있다.
또한, 예를 들어, 도 42에 도시된 트랜지스터(150a) 및 트랜지스터(150b)의 반도체층으로서 산화물 반도체층을 사용하는 경우, 절연막(114)은 산화물 절연막인 것이 바람직하고, 산소를 방출할 수 있는 절연막을 사용한다. 바꿔 말하면, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 절연막이다. 또한, 절연막(114)에 산소 과잉 영역을 제공하기 위해서는, 예를 들어, 산소 분위기하에서 절연막(114)을 형성하면 좋다. 또는, 성막 후의 절연막(114)에 산소를 도입하여, 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용할 수 있다.
절연막(114)으로서 산소를 방출할 수 있는 절연막을 사용함으로써, 트랜지스터(150a) 및 트랜지스터(150b)의 채널 영역으로서 기능하는 산화물 반도체막으로 산소를 이동시켜 산소 결손량을 저감할 수 있게 된다. 예를 들어, 승온 이탈 가스 분석(thermal desorption spectroscopy, 이하, TDS 분석이라고 함)으로 측정되는, 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위일 때의 산소 분자의 방출량이 1.0×1018분자/cm3 이상인 절연막을 사용함으로써, 상기 산화물 반도체막에 포함되는 산소 결손량을 저감할 수 있다.
또한, 절연막(114)은 결함량이 적은 것이 바람직하고, 대표적으로는 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 ESR에 의하여 3×1017spins/cm3 이하로 측정되는 것이 바람직하다. 이것은 절연막(114)에 포함되는 결함 밀도가 높으면, 상기 결함에 산소가 결합되어, 절연막(114)에서의 산소의 투과량이 감소되기 때문이다. 또한, 절연막(114)과 상기 산화물 반도체막의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는 상기 산화물 반도체막의 결함에서 유래하는 g값이 1.89 이상 1.96 이하에 나타나는 스핀 밀도가 ESR에 의하여 1×1017spins/cm3 이하, 나아가서는 검출 하한 이하로 측정되는 것이 바람직하다.
또한, 절연막(114)은 질소 산화물의 준위 밀도가 낮은 산화물 반도체막을 사용하여 형성될 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는 산화물 반도체막의 가전자대 상단의 에너지(EV_OS)와 산화물 반도체막의 전도대 하단의 에너지(EC_OS) 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서 질소 산화물의 방출량이 적은 산화 질화 실리콘막, 또는 질소 산화물의 방출량이 적은 산화 질화 알루미늄막 등을 사용할 수 있다.
절연막(118)은 질화물 절연막인 것이 바람직하다. 절연막(118)은, 게이트 전극(342) 및 게이트 전극(344)으로서 산화물 반도체막을 사용하는 경우에, 상기 산화물 반도체막의 저항률을 저하시키는 기능도 갖는다.
또한, 절연막(118)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단할 수 있는 기능을 갖는다. 트랜지스터(150a) 및 트랜지스터(150b)의 반도체층으로서 산화물 반도체막을 사용하는 경우, 절연막(118)을 제공함으로써, 상기 산화물 반도체막으로부터 외부로 산소가 확산되는 것, 절연막(114)에 포함되는 산소가 외부로 확산되는 것, 및 외부로부터 상기 산화물 반도체막으로 수소 또는 물 등이 들어가는 것을 방지할 수 있다. 또한, 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 및 물 등의 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 및 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 및 산화 질화 하프늄 등이 있다.
평탄막, 오버코트, 및 스페이서 등에 사용할 수 있는 절연 재료로서는, 예를 들어, 아크릴이나 에폭시 등의 수지, 및 실리콘(silicone) 등의 실록산 결합을 갖는 수지에 더하여, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 또는 산화 알루미늄 등의 무기 절연 재료를 사용할 수 있다.
{실란트}
실란트는 표시 소자나 트랜지스터에 대하여 불순물이 되는 물질(물 등)이 외부로부터 침입하는 것을 방지 또는 억제하는 기능을 적어도 갖는다. 또한, 실란트에 다른 기능을 부여하여도 좋다. 예를 들어, 실란트가 구조를 강화시키는 기능, 접착성을 강화시키는 기능, 및 내충격성을 강화시키는 기능 등을 가져도 좋다.
실란트로서는, 경화되기 전에 액정층과 접촉한 경우에도 액정층에 용해되지 않는 재료를 사용하는 것이 바람직하다. 실란트로서는, 예를 들어, 에폭시 수지 또는 아크릴 수지 등을 적용할 수 있다. 또한, 상기 수지 재료는 열 경화형 및 광 경화형 중 어느 것이어도 좋다. 또한, 실란트로서 아크릴계 수지와 에폭시계 수지를 혼합시킨 수지를 사용하여도 좋다. 이때, UV 개시제, 열 경화제, 또는 커플링제 등을 혼합시켜도 좋다. 또한, 필러를 포함하여도 좋다.
또한, 실란트로서 상술한 접착층과 같은 재료를 사용하여도 좋다.
{접속층}
접속층에는, 이방성 도전 필름(ACF: anisotropic conductive film)이나 이방성 도전 페이스트(ACP: anisotropic conductive paste) 등을 사용할 수 있다.
{착색막}
착색막에 사용할 수 있는 재료로서는, 금속 재료, 수지 재료, 안료, 또는 염료가 포함된 수지 재료 등을 들 수 있다.
이상이 각 구성 요소에 대한 설명이다.
상술한 구성예와 일부 구성이 상이한 표시 장치의 단면 구성예에 대하여 이하에 설명한다. 또한, 상기와 중복되는 부분에 대해서는 설명을 생략하고 상이점에 대해서 설명한다.
[단면 구성예 2]
도전막(321a) 및 도전막(321b)을, 절연막(114) 위에 제공되는 트랜지스터의 제 2 게이트 전극(게이트 전극(342, 344))과 동일한 재료를 사용하여 형성하는 구성을 도 43에 도시하였다. 도전막(321a) 및 도전막(321b)은 절연막(114) 위에 제공된다. 또한, 도전막(322a) 및 도전막(322b)은, 도전막(321a) 및 도전막(321b) 위에 제공된 절연막(118) 위에 제공된다. 절연막(119) 및 절연막(354)을 제공하지 않는 점에서 도 42와 상이하다. 또한, 도 43에 도시된 표시 장치(310)에서는, 스페이서(316)가 기판(372)의 기판(102) 측에, 구체적으로는 절연막(355) 위에 제공되어 있다. 이와 같은 구성으로 함으로써, 표시 장치(310)의 제작에 필요한 포트마스크의 수를 삭감하고, 또한 제작 공정을 단축할 수 있다.
도전막(321a) 및 도전막(321b)으로서, 특히 산화물 반도체를 사용하는 것이 바람직하다. 이 경우, 절연막(118)으로서 수소를 포함하는 질화 실리콘막을 사용함으로써, 절연막(118)으로부터 공급되는 수소에 의하여, 도전막(321a) 및 도전막(321b)의 도전율을 향상시킬 수 있다. 도전막(321a) 및 도전막(321b)으로서 산화물 반도체막을 사용함으로써, 도전막(321a) 및 도전막(321b)이 되는 도전층의 성막 시 또는 성막 후에 가열 처리를 수행할 때에, 트랜지스터(150a) 및 트랜지스터(150b)의 반도체막에 산소를 공급할 수 있다. 트랜지스터(150a) 및 트랜지스터(150b)의 반도체막이 산화물 반도체막인 경우, 산소가 공급됨으로써 상기 반도체막의 막 내 또는 계면의 산소 결손이 보전되어, 저항률이 높은 반도체막이 된다. 이로써, 트랜지스터(150a) 및 트랜지스터(150b)의 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원이 온 상태일 때는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 갖는다.
트랜지스터(150a)는 게이트 전극(341), 게이트 전극(341) 위에 제공된 절연막(108), 절연막(108) 위의 게이트 전극(341)과 중첩되는 위치에 제공된 채널층으로서 기능하는 산화물 반도체막, 상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극, 상기 산화물 반도체막, 소스 전극 및 드레인 전극 위에 제공된 절연막(114), 및 절연막(114) 위의 상기 산화물 반도체막과 중첩되는 위치에 제공된 게이트 전극(342)을 갖는다. 또한, 트랜지스터(150b)는 게이트 전극(343), 게이트 전극(343) 위에 제공된 절연막(108), 절연막(108) 위의 게이트 전극(343)과 중첩되는 위치에 제공된 채널층으로서 기능하는 산화물 반도체막, 상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극, 상기 산화물 반도체막, 소스 전극 및 드레인 전극 위에 제공된 절연막(114), 및 절연막(114) 위의 상기 산화물 반도체막과 중첩되는 위치에 제공된 게이트 전극(344)을 갖는다.
절연막(118)은 게이트 전극(342), 게이트 전극(344), 도전막(321a), 및 도전막(321b)이 절연막(114)과 절연막(118)에 개재되도록 제공된다. 절연막(114)은 산소를 포함하는 것이 바람직하다. 또한, 게이트 전극(342), 게이트 전극(344), 도전막(321a), 및 도전막(321b)으로서 산화물 반도체막을 사용하는 경우, 절연막(118)은 수소를 포함하는 것이 바람직하다.
또한, 부화소(365a1)의 공통 전극으로서 기능하는 도전막(321a)은 트랜지스터(150a)의 게이트 전극(342)과 마찬가지로 절연막(114) 위에 제공된다. 따라서, 예를 들어, 부화소(365a1)에 제공되는 도전막(321a)은 게이트 전극(342)을 섬 형상으로 분리하기 위한 개구를 갖는 것이 바람직하다.
또한, 도 5의 (A)와 마찬가지로, 기판(372) 위에 도전막(328a) 및 도전막(328b)을 배치하여도 좋다. 이 경우의 예를 도 44에 도시하였다.
[단면 구성예 3]
트랜지스터(150a) 및 트랜지스터(150b)의 제 2 게이트 전극인 게이트 전극(342) 및 게이트 전극(344)을, 도전막(321a) 및 도전막(321b)과 동일한 재료를 사용하여 형성하는 구성을 도 45에 도시하였다. 게이트 전극(342) 및 게이트 전극(344)은 절연막(119) 위에 제공된다. 이와 같은 구성으로 함으로써, 표시 장치(310)를 제작하는 데 필요한 포토마스크의 수가 삭감되고, 또한 제작 공정을 단축할 수 있다.
또한, 부화소(365a1)의 공통 전극으로서 기능하는 도전막(321a)은 트랜지스터(150a)의 게이트 전극(342)과 마찬가지로 절연막(119) 위에 제공된다. 따라서, 예를 들어, 부화소(365a1)에 제공되는 도전막(321a)은 게이트 전극(342)을 섬 형상으로 분리하기 위한 개구를 갖는 것이 바람직하다.
또한, 도 5의 (A)와 마찬가지로, 기판(372) 위에 도전막(328a) 및 도전막(328b)을 배치하여도 좋다. 이 경우의 예를 도 46에 도시하였다.
[단면 구성예 4]
도 47에는, 도 42에서의 트랜지스터(150a), 트랜지스터(150b), 및 트랜지스터(301)에 톱 게이트형 트랜지스터를 적용한 경우의 예를 도시하였다.
각 트랜지스터는 반도체층을 갖고, 반도체층 위에 절연막(108)을 개재하여 게이트 전극이 제공되어 있다. 또한, 반도체층은 저저항화된 영역을 가져도 좋다. 상기 영역은 소스 또는 드레인으로서 기능한다.
트랜지스터의 소스 전극 및 드레인 전극은 절연막(118) 위에 제공되고, 절연막(118), 절연막(114), 및 절연막(108)에 제공된 개구를 통하여 반도체층의 저저항화된 영역과 전기적으로 접속되어 있다.
반도체층의 저저항화된 영역은, 예를 들어, 트랜지스터의 채널이 형성되는 영역보다 불순물을 많이 포함하는 영역, 캐리어 농도가 높은 영역, 또는 결정성이 낮은 영역 등으로 할 수 있다. 도전성을 높이는 효과를 갖는 불순물은 반도체층에 적용되는 반도체에 따라 다르지만, 대표적으로는 인 등의 n형 도전성을 부여할 수 있는 원소, 붕소 등의 p형 도전성을 부여할 수 있는 원소, 헬륨, 네온, 또는 아르곤 등의 희가스에 더하여, 수소, 리튬, 소듐, 마그네슘, 알루미늄, 질소, 플루오린, 포타슘, 또는 칼슘 등을 들 수 있다. 이 외에 타이타늄, 철, 니켈, 구리, 아연, 은, 인듐, 또는 주석 등도 반도체의 도전성에 영향을 미치는 불순물로서 기능한다. 예를 들어, 도 47에 도시된 트랜지스터(150a)에서, 영역(347)이나 영역(348)은 트랜지스터의 채널이 형성되는 영역보다 상기 불순물을 많이 포함한다.
또한, 도 5의 (A)와 마찬가지로, 기판(372) 위에 도전막(328a) 및 도전막(328b)을 배치하여도 좋다. 이 경우의 예를 도 48에 도시하였다.
[단면 구성예 5]
도 49에는 도전막(321a) 및 도전막(322b)에 보조 전극을 제공한 구성을 도시하였다. 표시 장치(310)를 투과형 액정 표시 장치로서 구동시키는 경우에는, 도전막(321a) 및 도전막(322b)으로서 투명 도전막을 사용한다. 상기 투명 도전막에 접촉하도록 저항이 낮은 도전막을 제공함으로써, 터치 센서의 구동에서의 신호의 지연 등을 억제할 수 있다. 도 49에서는, 도전막(321a) 및 도전막(322b) 위에 각각 보조 전극으로서 기능하는 도전막(389a) 및 도전막(389b)이 제공되어 있다. 도전막(389a) 및 도전막(389b)으로서는, 예를 들어, 트랜지스터(150a)의 게이트 전극이나 소스 전극 및 드레인 전극에 사용하는 재료와 같은 재료를 사용할 수 있다.
보조 전극으로서 가시광을 투과시키지 않는 재료를 사용하는 경우, 도전막(389a) 및 도전막(389b)은 차광막(332)과 중첩되는 위치에 제공되는 것이 바람직하다(도 49 참조). 또한, 도 49에는 도전막(389a)과 도전막(389b)을 상이한 재료를 사용하여 형성한 예를 도시하였지만, 이들은 같은 재료를 사용하여 형성하여도 좋다.
또한, 도 51에는 제 1 화소(365a), 제 2 화소(365b), 및 제 3 화소(365c)에 도전막(389a) 및 도전막(389b)을 제공한 영역(362)의 상면 모식도의 일례를 도시하였다. 도 49에서의 표시부(381)는 도 51의 일점쇄선 Z3-Z4에 대응한다.
또한, 도 5의 (A)와 마찬가지로, 기판(372) 위에 도전막(328a) 및 도전막(328b)을 배치하여도 좋다. 이 경우의 예를 도 50에 도시하였다.
[단면 구성예 6]
도 52에는, 도전막(321a), 도전막(322a), 도전막(321b), 및 도전막(322b)이 빗살 형상의 상면 형상을 갖는 구성을 도시하였다. 도 52에는, 표시부(381)의 예로서 2개의 부화소(부화소(367a1, 367b1))의 단면을 도시하였다. 부화소(367a1)는 제 1 화소(367a)에 포함되고, 부화소(367b1)는 제 2 화소(367b)에 포함된다. 또한, 도 52에서의 표시부(381)는 도 37의 일점쇄선 Z5-Z6에 대응한다.
또한, 도 5의 (B)와 마찬가지로, 기판(372) 위에 도전막(328a) 및 도전막(328b)을 배치하여도 좋다. 이 경우의 예를 도 53에 도시하였다.
[단면 구성예 7]
도 54에는, 제 1 화소의 화소 전극이 제 1 화소의 공통 전극과 동일면 위에 제공되고, 제 2 화소의 화소 전극이 제 2 화소의 공통 전극과 동일면 위에 제공되는 구성을 도시하였다. 도 54에는, 표시부(381)의 예로서, 2개의 부화소(부화소(368a1, 368b1))의 단면을 도시하였다. 부화소(368a1)는 제 1 화소(368a)에 포함되고, 부화소(368b1)는 제 2 화소(368b)에 포함된다. 또한, 도 54에서의 표시부(381)는 도 38의 일점쇄선 Z7-Z8에 대응한다.
부화소(368a1)에서 공통 전극으로서 기능하는 도전막(321a1) 및 화소 전극으로서 기능하는 도전막(321a2)은 절연막(119) 위에 제공된다. 또한, 부화소(368b1)에서 공통 전극으로서 기능하는 도전막(322b1) 및 화소 전극으로서 기능하는 도전막(322b2)은 절연막(354) 위에 제공된다. 도전막(321a1)과 도전막(321a2), 및 도전막(322b1)과 도전막(322b2)은 각각 같은 재료를 사용하여 동시에 형성되는 것이 바람직하다.
도전막(321a1) 및 도전막(322b1) 각각은, 터치 센서의 한쪽 전극 및 다른 쪽 전극으로서 기능한다. 도전막(321a1)과 도전막(322b1) 사이에 형성되는 용량을 이용하여, 피검지체의 근접 또는 접촉을 검출할 수 있다.
또한, 절연막(354)은 화소의 개구부, 예를 들어, 착색막(331a) 및 착색막(331b)과 중첩되는 영역에는 제공되지 않는 것이 바람직하다. 특히, 액정 소자(160a)를 구성하는 도전막(321a1) 및 도전막(321a2) 위에 절연막(354)을 제공하지 않으면, 제 1 화소(368a) 및 제 2 화소(368b)의 전압-투과율 특성의 차를 작게 할 수 있다. 또한, 절연막(354)은 적어도 도전막(321a1)과 도전막(322b1) 사이를 떨어지게 하도록 제공하면 좋다. 도 56에는 절연막(354)이 적어도 도전막(321a1)과 도전막(322b1)이 중첩되는 영역에 제공된 예를 도시하였다. 또한, 도 56에서의 표시부(381)는 도 57의 일점쇄선 Z9-Z10에 대응한다. 또한, 도 56의 경우, 도전막(322b1)이나 도전막(322b2) 등을 패턴 형성할 때에, 도전막(321a1)이나 도전막(321a2) 위에는 절연막이 제공되지 않는 영역이 있다. 따라서, 도전막(322b1)이나 도전막(322b2) 등을 형성하기 위하여, 도전막의 일부를 에칭하였을 때에, 도전막(321a1)이나 도전막(321a2)도 에칭되는 위험성이 있다. 따라서, 도 56에서는 예를 들어, 도전막(322b1)이나 도전막(322b2) 등과, 도전막(321a1)이나 도전막(321a2) 등은 서로 재질이 다른 것이 바람직하다. 이로써, 도전막(321a1)이나 도전막(321a2) 위에는 절연막이 제공되지 않더라도, 도전막(322b1)이나 도전막(322b2) 등을 형성할 때에 도전막(321a1)이나 도전막(321a2)이 에칭되는 것을 방지할 수 있다.
또한, 도 54 및 도 56에서, 도 5의 (B)와 마찬가지로 기판(372) 위에 도전막(328a) 및 도전막(328b)을 배치하여도 좋다. 이 경우의 예를 도 55 및 도 58에 각각 도시하였다.
또한, 본 실시형태에서 제시한 표시 장치(310)의 단면도에서, 착색막(331a), 착색막(331b), 또는 차광막(332) 중 적어도 하나가 기판(372) 측에 제공되어 있는 경우의 예를 설명하였다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 착색막(331a), 착색막(331b), 및 차광막(332) 중 적어도 하나는 기판(102) 측에 제공되어 있어도 좋다. 일례로서, 도 42의 경우를 도 59에 도시하고, 도 47의 경우를 도 60에 도시하였다. 다른 단면도에서도 같은 구성으로 할 수 있다.
[다른 구성예]
또한, 본 발명의 일 형태는 상기에서 예시한 구성에 한정되지 않고, 다양한 구성으로 할 수 있다.
<주변 회로>
주변 회로는 일체로 형성되지 않는 구성으로 할 수 있다. 즉, 터치 센서를 구동하는 회로와, 화소를 구동하는 회로를 각각 별도로 형성할 수 있다. 또한, 이들 기능을 하나의 회로가 가져도 좋다.
또한, 터치 센서를 구동하는 회로는, 화소를 구동하는 게이트 드라이버 측 및 소스 드라이버 측 중 어느 측에 배치되어도 좋다.
또한, 터치 센서의 X방향의 도전막 또는 Y방향의 도전막(전극)과 전기적으로 접속되는 2개의 회로 중, 검출 기능을 갖는 회로로서는 IC를 사용하는 것이 바람직하다. 이때, 상기 도전막은 FPC를 통하여 상기 IC에서 제어되는 것이 바람직하다.
<터치 센서의 도전막(전극)이나 액정 소자의 도전막(전극)>
상부에 배치되는 슬릿을 갖는 도전막(전극)을 화소 전극으로서 사용하고, 하부에 배치되며 복수의 화소에 걸쳐 제공되는 도전막(전극)을 공통 전극(코먼 전극이라고도 함)으로서 사용할 수 있다.
또는, 상부에 배치되며 복수의 화소에 걸쳐 제공되는 슬릿을 갖는 도전막(전극)을 공통 전극으로서 사용하고, 하부에 배치되는 도전막(전극)을 화소 전극으로서 사용할 수 있다.
터치 센서의 X방향의 도전막을, 화소 전극으로서 기능하는 도전막 또는 공통 전극으로서 기능하는 도전막을 겸하는 구성으로 할 수 있다. 또는, 터치 센서의 Y방향의 도전막을, 화소 전극으로서 기능하는 도전막 또는 공통 전극으로서 기능하는 도전막을 겸하는 구성으로 할 수 있다.
또한, 터치 센서의 X방향의 도전막을, 펄스 전압이 인가되는 도전막 및 전류를 검출하는 도전막 중 한쪽으로 하여도 좋다. 또한, 이때, 터치 센서의 Y방향의 도전막을, 상기 도전막 중 다른 쪽으로 하면 좋다.
또한, 공통 전극으로서 기능하는 도전막은, 복수의 화소에 걸쳐 제공되는 구성으로 하여도 좋고, 예를 들어, 트랜지스터의 게이트 전극과 동일면 위의 도전막에 의하여 형성된 공통 배선과 전기적으로 접속되어도 좋다. 이때, 하나의 공통 전극으로서 기능하는 도전막은 섬 형상이어도 좋다.
<구동 방법>
터치 센서의 구동 방법으로서는, 예를 들어 화소의 구동에서의 1수평 기간(1게이트 선택 기간)들 사이의 기간에, 대응하는 행의 센싱(주사)을 수행하는 방법을 사용할 수 있다. 또는, 1프레임 기간을 2개로 나누고, 전반에 모든 화소에 화상을 기록하고, 후반에 센싱하여도 좋다.
본 실시형태는 적어도 그 일부가 본 명세서 내에 기재되는 다른 실시형태와 적절히 조합하여 실시될 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 장치의 트랜지스터 및 용량 소자에 적용할 수 있는 산화물 반도체의 일례에 대하여 설명한다.
이하에서는, 산화물 반도체의 구조에 대하여 설명한다.
본 명세서에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서, 삼방정계 및 능면체정계는 육방정계에 포함된다.
산화물 반도체는 단결정 산화물 반도체와 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 그 외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조에 대해서는, 일반적으로 등방적이며 불균질 구조를 갖지 않는다, 준안정 상태이며 원자의 배치가 고정화되지 않는다, 결합 각도에 유연성이 있다, 단거리 질서를 갖지만 장거리 질서를 갖지 않는다 등의 견해가 있다.
즉, 안정적인 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편, a-like OS는 등방적이지 않지만, 공동(보이드(void)라고도 함)을 갖는 불안정적인 구조이다. 불안정하다는 점에서는, a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다.
CAAC-OS를 X선 회절(XRD: X-ray diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS의 구조를 out-of-plane법에 의하여 해석하면, 도 61의 (A)에 도시된 바와 같이, 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에 기속하는 것이기 때문에, CAAC-OS에서는 결정이 c축 배향성을 갖고, c축이 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 상면에 실질적으로 수직인 방향을 향하는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크가 나타나지 않는 것이 바람직하다.
한편, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조를 해석하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. 그리고, 2θ를 56° 근방에 고정하고 시료면의 법선 벡터를 축(φ축)으로 시료를 회전시키면서 분석(φ스캔)을 수행하여도, 도 61의 (B)에 도시된 바와 같은 명료한 피크는 나타나지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우에는, 2θ를 56° 근방에 고정하고 φ스캔을 수행하면, 도 61의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 해석으로부터 CAAC-OS의 구조는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 프로브 직경이 300nm인 전자 빔을 피형성면에 평행하게 입사시키면, 도 61의 (D)에 도시된 바와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 도 61의 (E)는 같은 시료에 대하여 프로브 직경이 300nm인 전자 빔을 시료면에 수직으로 입사시켰을 때의 회절 패턴이다. 도 61의 (E)를 보면 알 수 있듯이, 링 형상의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자 빔을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 61의 (E)에서의 제 1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 61의 (E)에서의 제 2 링은 (110)면 등에 기인하는 것으로 생각된다.
또한, 투과형 전자 현미경(TEM: transmission electron microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인될 수 있다. 한편, 고분해능 TEM 이미지를 관찰하여도 펠릿들의 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)가 명확히 확인되지 않는 경우가 있다. 따라서, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 62의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(spherical aberration corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는, 예를 들어, 원자 분해능 분석 전자 현미경 JEM-ARM200F(일본 전자 주식회사 제조) 등에 의하여 관찰할 수 있다.
도 62의 (A)를 보면 알 수 있듯이, 금속 원자가 층상으로 배열되는 영역인 펠릿을 확인할 수 있다. 하나의 펠릿의 크기는 1nm 이상인 것이나 3nm 이상인 것이 있다는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를 CANC(c-axis aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고, CAAC-OS의 피형성면 또는 상면에 평행하다.
또한, 도 62의 (B) 및 (C)에 시료면과 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 도시하였다. 도 62의 (D) 및 (E)는 각각 도 62의 (B) 및 (C)를 화상 처리한 이미지이다. 이하에서는, 화상 처리의 방법에 대하여 설명한다. 우선, 도 62의 (B)를 고속 푸리에 변환(FFT: fast fourier transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에서 원점을 기준으로 2.8nm-1~5.0nm-1의 범위를 남도록 마스크 처리를 수행한다. 다음에, 마스크 처리를 수행한 FFT 이미지를 역고속 푸리에 변환(IFFT: inverse fast fourier transform) 처리함으로써, 화상 처리한 이미지를 취득한다. 이와 같이 하여 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지로부터 주기 성분을 추출한 이미지이며, 격자 배열을 나타낸다.
도 62의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형이기 때문에, 펠릿이 육각형인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형이 아닐 수도 있으며, 정육각형이 아닌 경우가 많다.
도 62의 (E)에는 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이를 점선으로 나타내었다. 점선 근방에서도 명확한 결정립계가 확인되지 않는다. 점선 근방의 격자점을 중심으로 주위의 격자점을 이으면, 일그러진 육각형이나 오각형, 또는/및 칠각형 등을 형성할 수 있다. 즉, 격자 배열을 일그러지게 함으로써, 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향으로 원자 배열이 조밀하지 않거나, 금속 원소가 치환되어 원자 간의 결합 거리가 변화되는 등에 의하여 일그러짐을 허용할 수 있기 때문이라고 생각된다.
이와 같이, CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향으로 복수의 펠릿(나노 결정)이 연결되어 일그러짐을 갖는 결정 구조가 되어 있다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물이 혼입되거나 결함이 생성되는 등으로 인하여 저하되는 경우가 있기 때문에, 반대의 견해로 보면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 외의 원소이며, 수소, 탄소, 실리콘, 또는 전이 금속 원소 등이 있다. 예를 들어, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등으로 인하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 예를 들어, 산화물 반도체 내의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이고, 1×10-9개/cm3 이상인 산화물 반도체로 할 수 있다. 이와 같은 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여 out-of-plane법에 의한 구조 해석을 수행하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어 InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm인 영역에 대하여 프로브 직경이 50nm인 전자 빔을 피형성면에 평행하게 입사시키면, 도 63의 (A)와 같은 링 형상의 회절 패턴(나노 빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자 빔을 입사시켰을 때의 회절 패턴(나노 빔 전자 회절 패턴)을 도 63의 (B)에 도시하였다. 도 63의 (B)를 보면, 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자 빔을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자 빔을 입사시키면 질서성이 확인된다.
또한, 두께가 10nm 미만의 영역에 프로브 직경이 1nm인 전자 빔을 입사시키면, 도 63의 (C)와 같이 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하고 있기 때문에, 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 63의 (D)에 피형성면과 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 고분해능 TEM 이미지에서, nc-OS는 보조선으로 나타낸 부분 등과 같이 결정부가 확인되는 영역과, 결정부가 명확하게 확인되지 않는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM 이미지에서는, 결정립계가 명확하게 확인되지 않는 경우가 있다. 또한, 나노 결정은 CAAC-OS의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이 nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서 결정 방위에 규칙성이 보이지 않는 것으로부터, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
도 64에 a-like OS의 고분해능 단면 TEM 이미지를 나타내었다. 여기서, 도 64의 (A)는 전자 조사를 시작할 때의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 64의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 64의 (A) 및 (B)로부터, a-like OS는 전자 조사 시작부터 세로 방향으로 연장되는 줄무늬상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공동 또는 저밀도 영역인 것으로 추측된다.
a-like OS는 공동을 갖기 때문에 불안정적인 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정적인 구조인 것을 설명하기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명한다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 시료는 모두 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지를 보면, 이들 모든 시료가 결정부를 갖는 것을 알 수 있다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층을 3층, Ga-Zn-O층을 6층 갖는 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접한 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 따라서, 이하에서는 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부라고 간주한다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 65는 각 시료의 결정부(22군데~30군데)의 평균 크기를 조사한 예를 나타낸 것이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 65로부터, a-like OS의 결정부의 크기는 TEM 이미지의 취득 등에 의하여 전자의 누적 조사량이 증가할수록 커지는 것을 알 수 있다. 도 65로부터, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기 핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2가 되면, 1.9nm 정도의 크기까지 성장한 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 시작부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다. 도 65로부터, 전자의 누적 조사량에 상관없이, nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자 빔 조사 및 TEM 관찰에는 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자 빔 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 및 조사 영역의 직경을 230nm로 하였다.
이와 같이 a-like OS는 전자 조사에 의하여 결정부의 성장이 확인되는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 확인되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정적인 구조인 것을 알 수 있다.
또한, a-like OS는 공동을 갖기 때문에, nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우, 조성이 상이한 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는, 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 어림잡으면 좋다. 다만, 밀도를 어림잡을 때는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조를 가지며, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2종류 이상을 갖는 적층막이어도 좋다.
<CAAC-OS의 성막 방법>
이하에서는, CAAC-OS의 성막 방법의 일례에 대하여 설명한다.
도 66은 성막실 내의 모식도이다. CAAC-OS는 스퍼터링법에 의하여 성막할 수 있다.
도 66에 도시된 바와 같이, 기판(5220)과 타깃(5230)은 서로 마주 보도록 배치되어 있다. 기판(5220)과 타깃(5230) 사이에는 플라스마(5240)가 있다. 또한, 기판(5220) 아래에는 가열 기구(5260)가 제공되어 있다. 도시하지 않았지만, 타깃(5230)은 백킹(backing) 플레이트에 접착되어 있다. 백킹 플레이트를 개재하여 타깃(5230)과 마주 보는 위치에 복수의 자석(magnet)이 배치된다. 자석의 자기장을 이용하여 성막 속도를 높이는 스퍼터링법은 마그네트론 스퍼터링법이라고 한다.
기판(5220)과 타깃(5230) 사이의 거리 d(타깃-기판 간 거리(T-S 간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는 대부분이 성막 가스(예를 들어, 산소, 아르곤, 또는 산소를 5vol% 이상의 비율로 포함하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5230)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고 플라스마(5240)가 확인된다. 또한, 타깃(5230) 근방에는 자기장에 의하여 고밀도 플라스마 영역이 형성된다. 고밀도 플라스마 영역에서는 성막 가스가 이온화됨으로써 이온(5201)이 발생된다. 이온(5201)은, 예를 들어, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
타깃(5230)은 복수의 결정립을 포함하는 다결정 구조를 갖고, 어느 결정립에는 벽개면(劈開面)이 포함된다. 일례로서, 도 67에 타깃(5230)에 포함되는 InMZnO4(원소 M은 예를 들어, Al, Ga, Y, 또는 Sn)의 결정 구조를 도시하였다. 또한, 도 67의 (A)는 b축에 평행한 방향으로 관찰한 경우의 InMZnO4의 결정 구조이다. InMZnO4의 결정에서는 산소 원자가 음의 전하를 가짐으로써, 근접한 2개의 M-Zn-O층 사이에 척력(斥力)이 발생된다. 따라서, InMZnO4의 결정은 근접한 2개의 M-Zn-O층 사이에 벽개면을 갖는다.
고밀도 플라스마 영역에서 발생된 이온(5201)은 전계에 의하여 타깃(5230) 측에 가속되어, 타깃(5230)과 충돌된다. 이때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터링 입자인 펠릿(5200)이 박리된다(도 66 참조). 펠릿(5200)은 도 67의 (A)에 도시된 2개의 벽개면 사이에 위치하는 부분이다. 따라서, 펠릿(5200)만 추출하면, 그 단면은 도 67의 (B)와 같이 되고, 상면은 도 67의 (C)와 같이 되는 것을 알 수 있다. 또한, 펠릿(5200)은 이온(5201) 충돌의 충격에 의하여 구조에 변형이 발생되는 경우가 있다.
펠릿(5200)은 삼각형, 예를 들어 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자이다. 또는, 펠릿(5200)은 육각형, 예를 들어 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자이다. 다만, 펠릿(5200)의 형상은 삼각형이나 육각형에 한정되지 않고, 예를 들어 복수 개의 삼각형이 결합된 형상이 되는 경우가 있다. 그 일례로서, 2개의 삼각형(예를 들어, 정삼각형)이 결합된 사각형(예를 들어, 마름모)이 되는 경우도 있다.
펠릿(5200)은 성막 가스의 종류 등에 따라 두께가 결정된다. 예를 들어, 펠릿(5200)의 두께를 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하로 한다. 또한, 예를 들어, 펠릿(5200)의 폭을 1nm 이상 100nm 이하, 바람직하게는 2nm 이상 50nm 이하, 더 바람직하게는 3nm 이상 30nm 이하로 한다. 예를 들어, In-M-Zn 산화물을 갖는 타깃(5230)에 이온(5201)을 충돌시킨다. 이렇게 하면, M-Zn-O층, In-O층, 및 M-Zn-O층의 3층을 갖는 펠릿(5200)이 박리된다. 또한, 펠릿(5200)이 박리됨에 따라, 타깃(5230)으로부터 입자(5203)도 표시된다. 입자(5203)는 하나의 원자 또는 몇 개의 원자의 집합체를 갖는다. 따라서, 입자(5203)를 원자상 입자(atomic particles)라고 부를 수도 있다.
펠릿(5200)은 플라스마(5240)를 통과할 때, 표면이 음 또는 양으로 대전되는 경우가 있다. 예를 들어, 펠릿(5200)이 플라스마(5240) 내에 있는 O2-로부터 음의 전하를 받는 경우가 있다. 이로써, 펠릿(5200)의 표면의 산소 원자가 음으로 대전되는 경우가 있다. 또한, 펠릿(5200)은 플라스마(5240)를 통과할 때, 플라스마(5240) 내의 인듐, 원소 M, 아연, 또는 산소 등과 결합되어 성장되는 경우가 있다.
플라스마(5240)를 통과한 펠릿(5200) 및 입자(5203)는 기판(5220)의 표면에 도달된다. 또한, 입자(5203)의 일부는 질량이 작기 때문에, 진공 펌프 등에 의하여 외부로 배출되는 경우가 있다.
다음에, 기판(5220)의 표면에서의 펠릿(5200) 및 입자(5203)의 퇴적에 대하여 도 68을 사용하여 설명한다.
우선, 첫 번째 펠릿(5200)이 기판(5220)에 퇴적된다. 펠릿(5200)은 평판 형상이기 때문에 평면 측이 기판(5220)의 표면을 향하도록 퇴적된다. 이때, 펠릿(5200)의 기판(5220) 측의 표면의 전하가 기판(5220)을 통하여 빠져나간다.
다음에, 두 번째 펠릿(5200)이 기판(5220)에 도달된다. 이때, 첫 번째 펠릿(5200)의 표면, 및 두 번째 펠릿(5200)의 표면이 전하를 띠기 때문에, 서로 반발하는 힘이 생긴다. 이로써, 두 번째 펠릿(5200)은 첫 번째 펠릿(5200) 위를 피하면서 기판(5220)의 표면의, 첫 번째 펠릿(5200)과 조금 떨어진 곳에 표면 측을 기판(5220)의 표면에 향하도록 퇴적된다. 이를 반복함으로써, 기판(5220)의 표면에 다수의 펠릿(5200)이 한 층 두께만큼 퇴적된다. 또한, 펠릿(5200)들 사이에는 펠릿(5200)이 퇴적되지 않은 영역이 발생된다(도 68의 (A) 참조).
다음에, 플라스마로부터 에너지를 받은 입자(5203)가 기판(5220)의 표면에 도달된다. 입자(5203)는 펠릿(5200)의 표면 등의 활성 영역에는 퇴적될 수 없다. 따라서, 입자(5203)는 펠릿(5200)이 퇴적되지 않은 영역으로 이동하고, 펠릿(5200)의 측면에 부착된다. 플라스마로부터 받은 에너지에 의하여 입자(5203)의 결합손(結合手)이 활성 상태가 됨으로써, 펠릿(5200)과 화합적으로 연결되어 가로 성장부(5202)를 형성한다(도 68의 (B) 참조).
또한, 가로 성장부(5202)가 가로 방향으로 성장(래터럴(lateral) 성장이라고도 함)함으로써, 펠릿(5200)들 사이를 연결시킨다(도 68의 (C) 참조). 이와 같이, 펠릿(5200)이 퇴적되지 않은 영역을 메울 때까지 가로 성장부(5202)가 형성된다. 이 메커니즘은 원자층 퇴적(ALD: atomic layer deposition)법의 퇴적 메커니즘과 유사하다.
따라서, 펠릿(5200)이 각각 다른 방향을 향하여 퇴적되는 경우에도, 입자(5203)가 래터럴 성장하면서 펠릿(5200)들 사이를 메우기 때문에, 명확한 결정립계가 형성되지 않는다. 또한, 펠릿(5200)들 사이를 입자(5203)가 매끄럽게 연결시키기 때문에, 단결정도 다결정과도 다른 결정 구조가 형성된다. 바꿔 말하면, 미소한 결정 영역(펠릿(5200)) 사이에 변형을 갖는 결정 구조가 형성된다. 이와 같이, 결정 영역 사이를 메우는 영역은, 변형된 결정 영역이기 대문에, 상기 영역을 비정질 구조라고 부르는 것은 적절하지 않다고 생각된다.
다음에, 새로운 펠릿(5200)이, 평면 측이 기판(5220)의 표면을 향하도록 퇴적된다(도 68의 (D) 참조). 그리고, 펠릿(5200)이 퇴적되지 않은 영역을 입자(5203)가 메우도록 퇴적함으로써, 가로 성장부(5202)를 형성한다(도 68의 (E) 참조). 이로써, 입자(5203)가 펠릿(5200)의 측면에 부착되어, 가로 성장부(5202)가 래터럴 성장함으로써, 두 번째 층의 펠릿(5200)들 사이를 연결시킨다(도 68의 (F) 참조). m 번째 층(m은 2 이상의 정수(整數))이 형성될 때까지 성막은 계속되어, 적층체를 갖는 박막 구조가 된다.
또한, 펠릿(5200)의 퇴적 방법은 기판(5220)의 표면 온도 등에 따라서도 변화된다. 예를 들어, 기판(5220)의 표면 온도가 높으면, 펠릿(5200)이 기판(5220)의 표면에서 마이그레이션(migration)을 일으킨다. 이 결과, 입자(5203)를 개재하지 않고 펠릿(5200)들 사이가 연결되는 비율이 증가하기 때문에, 배향성이 더 높은 CAAC-OS가 된다. CAAC-OS를 성막할 때의 기판(5220)의 표면 온도는 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다. 따라서, 기판(5220)으로서 8세대 이상의 대면적 기판을 사용한 경우에도, CAAC-OS의 성막에 기인한 휘어짐 등은 거의 일어나지 않는 것을 알 수 있다.
한편, 기판(5220)의 표면 온도가 낮으면, 펠릿(5200)이 기판(5220)의 표면에서 마이그레이션을 일으키기 어려워진다. 이 결과, 펠릿(5200)들이 쌓임으로써, 배향성이 낮은 nc-OS 등이 된다. nc-OS에서는 펠릿(5200)이 음으로 대전되어 있음으로써, 펠릿(5200)들은 일정한 간격을 두고 퇴적될 가능성이 있다. 따라서, 배향성은 낮더라도 약간의 규칙성을 가짐으로써, 비정질 산화물 반도체에 비하여 치밀한 구조가 된다.
또한, CAAC-OS에서, 펠릿들 사이의 틈이 매우 작게 됨으로써, 하나의 큰 펠릿이 형성되는 경우가 있다. 하나의 큰 펠릿 내부는 단결정 구조를 갖는다. 예를 들어, 펠릿의 크기가 상면으로부터 보아 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하가 되는 경우가 있다.
이와 같은 성막 모델에 의하여, 펠릿이 기판 표면에 퇴적될 것으로 생각된다. 피형성면이 결정 구조를 갖지 않는 경우에도, CAAC-OS의 성막이 가능하기 때문에, 에피택셜 성장과는 다른 성장 기구인 상술한 성막 모델의 타당성이 높은 것을 알 수 있다. 또한, 상술한 성막 모델을 갖기 때문에, CAAC-OS 및 nc-OS는 대면적 유리 기판 등이어도 균일한 성막이 가능한 것을 알 수 있다. 예를 들어, 기판의 표면(피형성면)의 구조가 비정질 구조(예를 들어, 비정질 산화 실리콘)이어도 CAAC-OS를 성막할 수 있다.
또한, 피형성면인 기판의 표면에 요철이 있는 경우에도, 그 형상을 따라 펠릿이 배열되는 것을 알 수 있다.
또한, 상술한 모델에 의하여, 결정성이 높은 CAAC-OS를 성막하기 위해서는 이하와 같이 하면 좋다는 것을 알 수 있다. 우선, 평균 자유 행정을 길게 하기 위하여, 더 고진공 상태에서 성막한다. 다음에, 기판 근방에서의 손상을 저감하기 위하여, 플라스마 에너지를 약하게 한다. 다음에, 피형성면에 열 에너지를 가하여, 플라스마로 인한 손상을 성막할 때마다 보수한다.
또한, 상술한 성막 모델은, 타깃이 복수의 결정립을 갖는 In-M-Zn 산화물과 같은 복합 산화물의 다결정 구조를 가지며, 어느 결정립에 벽개면이 포함되는 경우에 한정되지 않는다. 예를 들어, 산화 인듐, 원소 M의 산화물, 및 산화 아연을 갖는 혼합물의 타깃을 사용한 경우에도 적용할 수 있다.
혼합물의 타깃은 벽개면을 갖지 않기 때문에, 스퍼터링되면 타깃으로부터 원자상 입자(atomic particles)가 박리된다. 성막 시에는 타깃 근방에 플라스마의 강전계 영역이 형성되어 있다. 따라서, 타깃으로부터 박리된 원자상 입자는 플라스마의 강전계 영역의 작용으로 연결되어 가로 성장된다. 예를 들어, 먼저 원자상 입자인 인듐이 연결되어 가로 성장함으로써, In-O층으로 이루어지는 나노 결정이 된다. 다음에, 이 In-O층의 나노 결정을 보완하도록 상하에 M-Zn-O층이 결합된다. 이와 같이, 혼합물의 타깃을 사용한 경우에도 펠릿이 형성될 가능성이 있다. 따라서, 혼합물의 타깃을 사용한 경우에도, 상술한 성막 모델을 적용할 수 있다.
다만, 타깃 근방에 플라스마의 강전계 영역이 형성되지 않는 경우, 타깃으로부터 박리된 원자상 입자만이 기판 표면에 퇴적된다. 이 경우에도, 기판 표면에서 원자상 입자가 가로 성장될 수 있다. 다만, 원자상 입자들의 방향이 같지 않기 때문에, 얻어지는 박막에서의 결정의 배향성도 같게 되지 않다. 즉, nc-OS 등이 된다.
본 실시형태는 적어도 그 일부가 본 명세서 내에 기재되는 다른 실시형태와 적절히 조합하여 실시될 수 있다.
(실시형태 3)
<CAC의 구성>
이하에서는, 본 발명의 일 형태에 사용할 수 있는 CAC-OS(cloud aligned complementary oxide semiconductor)의 구성에 대하여 설명한다.
CAC란, 예를 들어, 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재(偏在)한 재료의 하나의 구성을 말한다. 또한, 이하에서는, 산화물 반도체에서 하나 또는 그 이상의 금속 원소가 편재하고, 상기 금속 원소를 갖는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼재한 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
예를 들어, In-Ga-Zn 산화물(이하, IGZO라고도 함)에서의 CAC-IGZO란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 갈륨 산화물(이하, GaOX3(X3은 0보다 큰 실수)으로 함) 또는 갈륨 아연 산화물(이하, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 내에 균일하게 분포된 구성(이하, 클라우드상(cloud-like)이라고도 함)을 말한다.
즉, CAC-IGZO는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼재하는 구성을 갖는 복합 산화물 반도체이다. 또한, 본 명세서에서, 예를 들어, 제 1 영역의 원소 M에 대한 In의 원자수비가, 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 "제 1 영역은 제 2 영역에 비하여 In의 농도가 높다"라고 한다.
또한, IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수), 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은, 단결정 구조, 다결정 구조, 또는 CAAC 구조를 갖는다. 또한, CAAC 구조란, 복수의 IGZO 나노 결정이 c축 배향을 갖고, 또한 a-b면에서는 배향하지 않고 연결된 결정 구조를 말한다.
한편, CAC는 재료 구성에 관한 것이다. CAC란, In, Ga, Zn, 및 O를 포함하는 재료 구성에서, 일부에 Ga를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다. 따라서, CAC에서 결정 구조는 부차적인 요소이다.
또한, CAC는 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과, Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조를 포함하지 않는다.
또한, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에서는 명확한 경계가 관찰되지 않는 경우가 있다.
<CAC-IGZO의 해석>
이어서, 각종 측정 방법에 의하여, 기판 위에 성막한 산화물 반도체에 대하여 측정한 결과에 대하여 설명한다.
≪시료의 구성과 제작 방법≫
이하에서는, 본 발명의 일 형태에 따른 9개의 시료에 대하여 설명한다. 각 시료는 각각 산화물 반도체 성막 시의 기판 온도 및 산소 가스 유량비가 상이한 조건으로 제작된다. 또한, 시료는 기판 및 기판 위의 산화물 반도체를 갖는 구조이다.
각 시료의 제작 방법에 대하여 설명한다.
우선, 기판에는 유리 기판을 사용한다. 이어서, 스퍼터링 장치를 사용하여 유리 기판 위에 산화물 반도체로서 두께 100nm의 In-Ga-Zn 산화물을 형성한다. 성막 조건은 체임버 내의 압력이 0.6Pa이며, 타깃으로 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한다. 또한, 스퍼터링 장치 내에 설치된 산화물 타깃에 2500W의 AC 전력을 공급한다.
또한, 산화물을 성막하는 조건으로서, 기판의 온도를, 의도적으로 가열하지 않는 온도(이하, R.T.라고도 함), 130℃, 또는 170℃로 하였다. 또한, Ar과 산소의 혼합 가스에 대한 산소 가스의 유량비(이하, 산소 가스 유량비라고도 함)를 10%, 30%, 또는 100%로 함으로써, 9개의 시료를 제작한다.
≪X선 회절에 의한 해석≫
본 항목에서는, 9개의 시료에 대하여 X선 회절(XRD: X-ray diffraction) 측정을 수행한 결과에 대하여 설명한다. 또한, XRD 장치로서 D8 ADVANCE(Bruker사제)를 사용하였다. 또한, 조건은 out-of-plane법에 의한 θ/2θ 스캔에서, 주사 범위를 15deg.~50deg.로 하고, 스텝 폭을 0.02deg.로 하고, 주사 속도를 3.0deg./min으로 하였다.
도 84에 out-of-plane법에 의하여 XRD 스펙트럼을 측정한 결과를 나타내었다. 또한, 도 84에서, 상단에는 성막 시의 기판 온도의 조건이 170℃의 시료에서의 측정 결과, 중단에는 성막 시의 기판 온도의 조건이 130℃의 시료에서의 측정 결과, 하단에는 성막 시의 기판 온도의 조건이 R.T.의 시료에서의 측정 결과를 나타내었다. 또한, 왼쪽 열에는 산소 가스 유량비의 조건이 10%인 시료에서의 측정 결과, 중앙 열에는 산소 가스 유량비의 조건이 30%인 시료에서의 측정 결과, 오른쪽 열에는 산소 가스 유량비의 조건이 100%인 시료에서의 측정 결과를 나타내었다.
도 84에 도시된 XRD 스펙트럼은 성막 시의 기판 온도를 높게 하거나, 또는 성막 시의 산소 가스 유량비의 비율을 크게 함으로써, 2θ=31° 부근의 피크 강도가 높게 된다. 또한, 2θ=31° 부근의 피크는, 피형성면 또는 상면에 실질적으로 수직인 방향에 대하여 c축 배향된 결정성 IGZO 화합물(CAAC(c-axis aligned crystalline)-IGZO라고도 함)인 것에서 유래하는 것이 알려져 있다.
또한, 도 84에 도시된 XRD 스펙트럼은 성막 시의 기판 온도가 낮을수록, 또는 산소 가스 유량비가 작을수록 명확한 피크가 나타나지 않았다. 따라서, 성막 시의 기판 온도가 낮거나 또는 산소 가스 유량비가 작은 시료는 측정 영역의 a-b면 방향 및 c축 방향의 배향은 보이지 않는다는 것을 알 수 있다.
≪전자 현미경에 의한 해석≫
본 항목에서는, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료를, HAADF(high-angle annular dark field)-STEM(scanning transmission electron microscope)에 의하여 관찰 및 해석한 결과에 대하여 설명한다(이하, HAADF-STEM에 의하여 취득한 이미지는 TEM 이미지라고도 함).
HAADF-STEM에 의하여 취득한 평면 이미지(이하, 평면 TEM 이미지라고도 함) 및 단면 이미지(이하, 단면 TEM 이미지라고도 함)의 이미지 해석을 수행한 결과에 대하여 설명한다. 또한, TEM 이미지는 구면 수차 보정 기능을 사용하여 관찰하였다. 또한, HAADF-STEM 이미지의 촬영에는 원자 분해능 분석 전자 현미경(일본전자 주식회사 제조, JEM-ARM200F)을 사용하여, 가속 전압 200kV, 빔 직경 약 0.1nmφ의 전자선을 조사하여 수행하였다.
도 85의 (A)는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 평면 TEM 이미지이다. 도 85의 (B)는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면 TEM 이미지이다.
≪전자선 회절 패턴의 해석≫
본 항목에서는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료에 프로브 직경이 1nm의 전자선(나노 빔 전자선이라고도 함)을 조사함으로써, 전자선 회절 패턴을 취득한 결과에 대하여 설명한다.
도 85의 (A)에 도시된, 성막 시의 기판 온도 R.T, 산소 가스 유량비 10%로 제작한 시료의 평면 TEM 이미지에서, 흑점 a1, 흑점 a2, 흑점 a3, 흑점 a4, 및 흑점 a5로 나타내는 전자선 회절 패턴을 관찰한다. 또한, 전자선 회절 패턴은 전자선을 조사하면서 0초의 위치에서 35초의 위치까지 일정한 속도로 이동시키면서 관찰한다. 흑점 a1의 결과를 도 85의 (C)에, 흑점 a2의 결과를 도 85의 (D)에, 흑점 a3의 결과를 도 85의 (E)에, 흑점 a4의 결과를 도 85의 (F)에, 및 흑점 a5의 결과를 도 85의 (G)에 나타내었다.
도 85의 (C), (D), (E), (F), 및 (G)로부터, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측된다. 또한, 링 형상의 영역에 복수의 스폿이 관측된다.
또한, 도 85의 (B)에 도시된, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면 TEM 이미지에서, 흑점 b1, 흑점 b2, 흑점 b3, 흑점 b4, 및 흑점 b5로 나타낸 전자선 회절 패턴을 관찰한다. 흑점 b1의 결과를 도 85의 (H)에, 흑점 b2의 결과를 도 85의 (I)에, 흑점 b3의 결과를 도 85의 (J)에, 흑점 b4의 결과를 도 85의 (K)에, 및 흑점 b5의 결과를 도 85의 (L)에 나타내었다.
도 85의 (H), (I), (J), (K), 및 (L)로부터, 링 형상으로 휘도가 높은 영역이 관측된다. 또한, 링 형상의 영역에 복수의 스폿이 관측된다.
여기서, 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 프로브 직경 300nm의 전자선을 시료면에 평행하게 입사시키면, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함되는 회절 패턴이 확인된다. 즉, CAAC-OS는 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있다는 것을 알 수 있다. 한편, 같은 시료에 대하여 프로브 직경 300nm의 전자선을 시료면에 수직으로 입사시키면, 링 형상의 회절 패턴이 확인된다. 즉, CAAC-OS에서 a축 및 b축은 배향성을 갖지 않는다는 것을 알 수 있다.
또한, 미결정을 갖는 산화물 반도체(nano crystalline oxide semiconductor, 이하 nc-OS라고 함)에 대하여 프로브 직경이 큰(예를 들어, 50nm 이상) 전자선을 사용하는 전자선 회절을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 또한, nc-OS에 대하여 프로브 직경이 작은(예를 들어, 50nm 미만) 전자선을 사용하는 나노 빔 전자선 회절을 수행하면, 휘점(스폿)이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 수행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역에 복수의 휘점이 관측되는 경우가 있다.
성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 전자선 회절 패턴은 링 형상으로 휘도가 높은 영역과, 상기 링 영역에 복수의 휘점을 갖는다. 따라서, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료는, 전자선 회절 패턴이 nc-OS와 같게 되고, 평면 방향 및 단면 방향에서 배향성을 갖지 않는다.
상술한 바와 같이, 성막 시의 기판 온도가 낮거나 또는 산소 가스 유량비가 작은 산화물 반도체는, 비정질 구조의 산화물 반도체막과 단결정 구조의 산화물 반도체막과도 명확히 상이한 성질을 갖는다고 추정할 수 있다.
≪원소 분석≫
본 항목에서는, 에너지 분산형 X선 분광법(EDX: energy dispersive X-ray spectroscopy)을 사용하고, EDX 매핑(mapping)을 취득하여 평가함으로써, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 원소 분석을 수행한 결과에 대하여 설명한다. 또한, EDX 측정에는, 원소 분석 장치로서 에너지 분산형 X선 분석 장치(일본전자 주식회사 제조, JED-2300T)를 사용한다. 또한, 시료로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용한다.
EDX 측정에서는, 시료의 분석 대상 영역의 각 점에 전자선 조사를 실시하고, 이에 의하여 발생되는 시료의 특성 X선 에너지와 발생 횟수를 측정하고, 각 점에 대응하는 EDX 스펙트럼을 얻는다. 본 실시형태에서는, 각 점의 EDX 스펙트럼의 피크를 In 원자의 L껍질로의 전자 전이(electron transition), Ga 원자의 K껍질로의 전자 전이, Zn 원자의 K껍질로의 전자 전이, 및 O 원자의 K껍질로의 전자 전이에 귀속시켜, 각 점에서의 각 원자의 비율을 산출한다. 이를 시료의 분석 대상 영역에 대하여 실시함으로써, 각 원자의 비율의 분포가 나타내어진 EDX 매핑을 얻을 수 있다.
도 86에는, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면에서의 EDX 매핑을 나타내었다. 도 86의 (A)는 Ga 원자의 EDX 매핑(모든 원자에 대한 Ga 원자의 비율은 1.18~18.64[atomic%]의 범위로 함)이다. 도 86의 (B)는 In 원자의 EDX 매핑(모든 원자에 대한 In 원자의 비율은 9.28~33.74[atomic%]의 범위로 함)이다. 도 86의 (C)는 Zn 원자의 EDX 매핑(모든 원자에 대한 Zn 원자의 비율은 6.69~24.99[atomic%]의 범위로 함)이다. 또한, 도 86의 (A), (B), 및 (C)는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면에서, 같은 범위의 영역을 나타낸 것이다. 또한, EDX 매핑은, 범위에서의 측정 원소가 많을수록 밝아지고 측정 원소가 적을수록 어두워지도록, 명암으로 원소의 비율을 나타낸다. 또한, 도 86에 나타낸 EDX 매핑의 배율은 720만배이다.
도 86의 (A), (B), 및 (C)에 나타낸 EDX 매핑에서는, 화상에 상대적인 명암의 분포가 확인되고, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료에서 각 원자가 분포를 갖도록 존재하는 것을 확인할 수 있다. 여기서, 도 86의 (A), (B), 및 (C)에 나타낸 실선으로 둘러싸인 범위와, 파선으로 둘러싸인 범위에 주목한다.
도 86의 (A)에서는, 실선으로 둘러싸인 범위는 상대적으로 어두운 영역을 많이 포함하고, 파선으로 둘러싸인 범위는 상대적으로 밝은 영역을 많이 포함한다. 또한, 도 86의 (B)에서는, 실선으로 둘러싸인 범위는 상대적으로 밝은 영역을 많이 포함하고, 파선으로 둘러싸인 범위는 상대적으로 어두운 영역을 많이 포함한다.
즉, 실선으로 둘러싸인 범위는 In 원자가 상대적으로 많은 영역이고, 파선으로 둘러싸인 범위는 In 원자가 상대적으로 적은 영역이다. 여기서, 도 86의 (C)에서는, 실선으로 둘러싸인 범위에서 오른쪽은 상대적으로 밝은 영역이고, 왼쪽은 상대적으로 어두운 영역이다. 따라서, 실선으로 둘러싸인 범위는 InX2ZnY2OZ2 또는 InOX1 등이 주성분인 영역이다.
또한, 실선으로 둘러싸인 범위는 Ga 원자가 상대적으로 적은 영역이고, 파선으로 둘러싸인 범위는 Ga 원자가 상대적으로 많은 영역이다. 도 86의 (C)에서는, 파선으로 둘러싸인 범위에서, 왼쪽 위의 영역은 상대적으로 밝은 영역이고, 오른쪽 아래의 영역은 상대적으로 어두운 영역이다. 따라서, 파선으로 둘러싸인 범위는, GaOX3 또는GaX4ZnY4OZ4 등이 주성분인 영역이다.
또한, 도 86의 (A), (B), 및 (C)로부터, In 원자의 분포는 Ga 원자보다 비교적 균일하게 분포되고, InOX1이 주성분인 영역은 InX2ZnY2OZ2이 주성분이 되는 영역을 개재하여 서로 연결되도록 형성되는 것과 같이 보인다. 이와 같이, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 클라우드상으로 퍼져 형성되어 있다.
이와 같이, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재되어 혼재하는 구조를 갖는 In-Ga-Zn 산화물을 CAC-IGZO라고 부를 수 있다.
또한, CAC에서의 결정 구조는 nc 구조를 갖는다. CAC가 갖는 nc 구조는, 전자선 회절 이미지에서, 단결정, 다결정, 또는 CAAC 구조를 포함하는 IGZO에 기인하는 휘점(스폿) 외에도, 몇 군데 이상의 휘점(스폿)을 갖는다. 또는, 몇 군데 이상의 휘점(스폿)에 더하여, 링 형상으로 휘도가 높은 영역이 나타나는 것으로 결정 구조가 정의된다.
또한, 도 86의 (A), (B), 및 (C)로부터, GaOX3이 주성분인 영역, 및 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역의 크기는 0.5nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하로 관찰된다. 또한, EDX 매핑에서, 각 금속 원소가 주성분인 영역의 직경은 바람직하게는 1nm 이상 2nm 이하로 한다.
상술한 바와 같이, CAC-IGZO는 금속 원소가 균일하게 분포된 IGZO 화합물과 상이한 구조이고, IGZO 화합물과 상이한 성질을 갖는다. 즉, CAC-IGZO는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크 패턴인 구조를 갖는다. 따라서, CAC-IGZO를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 성질과, InX2ZnY2OZ2 또는 InOX1에 기인하는 성질이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 구현할 수 있다.
또한, CAC-IGZO를 사용한 반도체 소자는 신뢰성이 높다. 따라서, CAC-IGZO는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
본 실시형태는 적어도 그 일부가 본 명세서 내에 기재되는 다른 실시형태와 적절히 조합되어 실시될 수 있다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태에 기재된 트랜지스터(150a) 및 트랜지스터(150b)로 치환하여 사용할 수 있는 트랜지스터의 일례에 대하여 도면을 참조하여 설명한다. 또한, 본 실시형태에 개시되는 트랜지스터는, 트랜지스터(301) 등에 사용할 수도 있다.
본 발명의 일 형태에 따른 표시 장치(310)는 보텀 게이트형 트랜지스터나, 톱 게이트형 트랜지스터 등의 다양한 형태의 트랜지스터를 사용하여 제작될 수 있다. 따라서, 기존의 제조 라인에 맞춰, 사용하는 반도체층의 재료나 트랜지스터 구조를 용이하게 치환할 수 있다.
[보텀 게이트형 트랜지스터]
도 69의 (A1)은 보텀 게이트형 트랜지스터의 일종인 채널 보호형 트랜지스터(810)의 단면도이다. 도 69의 (A1)에서, 트랜지스터(810)는 기판(771) 위에 형성되어 있다. 또한, 트랜지스터(810)는 기판(771) 위에 절연층(772)을 개재하여 전극(746)을 갖는다. 또한, 전극(746) 위에 절연층(726)을 개재하여 반도체층(742)을 갖는다. 전극(746)은 게이트 전극으로서 기능할 수 있다. 절연층(726)은 게이트 절연막으로서 기능할 수 있다.
또한, 반도체층(742)의 채널 형성 영역 위에 절연층(741)을 갖는다. 또한, 반도체층(742)의 일부와 접촉되도록 절연층(726) 위에 전극(744a) 및 전극(744b)을 갖는다. 전극(744a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있다. 전극(744b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능할 수 있다. 전극(744a)의 일부 및 전극(744b)의 일부는, 절연층(741) 위에 형성된다.
절연층(741)은 채널 보호층으로서 기능할 수 있다. 채널 형성 영역 위에 절연층(741)을 제공함으로써, 전극(744a) 및 전극(744b)을 형성할 때 반도체층(742)이 노출되는 것을 방지할 수 있다. 따라서, 전극(744a) 및 전극(744b)을 형성할 때, 반도체층(742)의 채널 형성 영역이 에칭되는 것을 방지할 수 있다. 따라서, 전기 특성이 양호한 트랜지스터를 구현할 수 있다.
또한, 트랜지스터(810)는 전극(744a), 전극(744b), 및 절연층(741) 위에 절연층(728)을 갖고, 절연층(728) 위에 절연층(729)을 갖는다.
본 실시형태에서 개시하는 트랜지스터를 구성하는 전극, 반도체층, 및 절연층 등은, 다른 실시형태에서 개시한 재료 및 방법을 사용하여 형성될 수 있다.
반도체층(742)에 산화물 반도체를 사용하는 경우, 전극(744a) 및 전극(744b) 중 적어도 반도체층(742)과 접촉되는 부분에, 반도체층(742)의 일부로부터 산소를 빼앗음으로써 산소 결손이 생기게 할 수 있는 재료를 사용하는 것이 바람직하다. 반도체층(742) 중의 산소 결손이 생긴 영역은 캐리어 농도가 증가되고, 상기 영역은 n형화되어, n형 영역(n+층)이 된다. 따라서, 상기 영역은 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 반도체층(742)에 산화물 반도체를 사용하는 경우, 반도체층(742)으로부터 산소를 빼앗음으로써 산소 결손이 생기게 할 수 있는 재료의 일례로서, 텅스텐 및 타이타늄 등을 들 수 있다.
반도체층(742)에 소스 영역 및 드레인 영역이 형성됨으로써, 전극(744a) 및 전극(744b)과, 반도체층(742)의 접촉 저항을 저감할 수 있다. 따라서, 전계 효과 이동도나 문턱 전압 등의 트랜지스터의 전기 특성을 양호하게 할 수 있다.
반도체층(742)에 실리콘 등의 반도체를 사용하는 경우에는, 반도체층(742)과 전극(744a) 사이, 및 반도체층(742)과 전극(744b) 사이에 n형 반도체 또는 p형 반도체로서 기능하는 층을 제공하는 것이 바람직하다. n형 반도체 또는 p형 반도체로서 기능하는 층은, 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능할 수 있다.
절연층(729)은 외부로부터 트랜지스터에 대하여 불순물이 확산되는 것을 방지하거나 또는 저감하는 기능을 갖는 재료를 사용하여 형성되는 것이 바람직하다. 또한, 필요에 따라 절연층(729)을 생략할 수도 있다.
또한, 반도체층(742)에 산화물 반도체를 사용하는 경우, 절연층(729)을 형성하기 전 또는 형성한 후, 또는 절연층(729)의 형성 전후에 가열 처리를 수행하여도 좋다. 가열 처리를 수행함으로써, 절연층(729)이나 다른 절연층 내에 포함되는 산소를 반도체층(742) 내에 확산시켜, 반도체층(742) 내의 산소 결손을 보전할 수 있다. 또는, 절연층(729)을 가열하면서 성막함으로써, 반도체층(742)의 산소 결손을 보전할 수 있다.
또한, 일반적으로 CVD법은, 플라스마를 이용하는 플라스마 CVD(PECVD: plasma enhanced CVD)법 및 열을 이용하는 열 CVD(TCVD: thermal CVD)법 등으로 분류될 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: metal CVD)법 및 유기 금속 CVD(MOCVD: metal organic CVD)법 등으로 분류될 수 있다.
또한, 일반적으로 증착법은 저항 가열 증착법, 전자선 증착법, MBE(molecular beam epitaxy)법, PLD(Pulsed Laser Deposition)법, IAD(ion beam assisted deposition)법, 및 ALD(atomic layer deposition) 등으로 분류될 수 있다.
플라스마 CVD법을 사용하면, 비교적 낮은 온도로 고품질의 막을 얻을 수 있다. 또한, MOCVD법이나 증착법 등의, 성막 시에 플라스마를 사용하지 않는 성막 방법을 사용하면, 피형성면에 손상이 생기기 어렵고, 또한 결함이 적은 막을 얻을 수 있다.
또한, 일반적으로 스퍼터링법은 DC 스퍼터링법, 마그네트론 스퍼터링법, RF 스퍼터링법, 이온빔 스퍼터링법, ECR(electron cyclotron resonance) 스퍼터링법, 및 대향 타깃식 스퍼터링법 등으로 분류될 수 있다
대향 타깃식 스퍼터링법을 사용하면, 플라스마가 타깃들 사이에 갇히기 때문에, 기판에 대한 플라스마 대미지를 저감할 수 있다. 또한, 타깃의 기울기에 따라서는, 스퍼터링 입자의 기판에 대한 입사 각도를 작게 할 수 있어, 단차 피복성을 높일 수 있다.
도 69의 (A2)에 도시된 트랜지스터(811)는, 절연층(729) 위에 백 게이트 전극으로서 기능할 수 있는 전극(723)을 갖는 점에서 트랜지스터(810)와 상이하다. 전극(723)은 전극(746)과 같은 재료 및 방법을 사용하여 형성될 수 있다.
일반적으로, 백 게이트 전극은 도전층으로 형성되고, 게이트 전극과 백 게이트 전극으로 반도체층의 채널 형성 영역을 개재하도록 배치된다. 따라서, 백 게이트 전극은 게이트 전극과 마찬가지로 기능시킬 수 있다. 백 게이트 전극의 전위는 게이트 전극과 같은 전위로 하여도 좋고, 접지 전위(GND 전위)나 임의의 전위로 하여도 좋다. 또한, 백 게이트 전극의 전위를 게이트 전극의 전위와 독립적으로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
전극(746) 및 전극(723)은 모두 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(726), 절연층(728), 및 절연층(729) 각각은 게이트 절연층으로서 기능할 수 있다. 또한, 전극(723)은 절연층(728)과 절연층(729) 사이에 제공되어도 좋다.
또한, 전극(746) 및 전극(723) 중 한쪽을 "게이트 전극"이라고 하는 경우, 다른 쪽을 "백 게이트 전극"이라고 한다. 예를 들어, 트랜지스터(811)에서, 전극(723)을 "게이트 전극"이라고 하는 경우, 전극(746)을 "백 게이트 전극"이라고 한다. 또한, 전극(723)을 "게이트 전극"으로서 사용하는 경우에는, 트랜지스터(811)를 톱 게이트형 트랜지스터의 일종으로서 생각할 수 있다. 또한, 전극(746) 및 전극(723) 중 어느 한쪽을 "제 1 게이트 전극"이라고 하고, 다른 쪽을 "제 2 게이트 전극"이라고 하는 경우가 있다.
반도체층(742)을 개재하여 전극(746) 및 전극(723)을 제공함으로써, 나아가서는 전극(746) 및 전극(723)을 같은 전위로 함으로써, 반도체층(742)에서 캐리어가 흐르는 영역이 막 두께 방향으로 더 커지기 때문에, 캐리어의 이동량이 증가된다. 결과적으로, 트랜지스터(811)의 온 전류가 커짐과 함께, 전극 효과 이동도가 높아진다.
따라서, 트랜지스터(811)는 점유 면적에 대하여 온 전류가 큰 트랜지스터이다. 즉, 요구되는 온 전류에 대하여, 트랜지스터(811)의 점유 면적을 작게 할 수 있다. 따라서, 집적도가 높은 반도체 장치를 구현할 수 있다.
또한, 게이트 전극과 백 게이트 전극은 도전층으로 형성되기 때문에, 트랜지스터의 외부에서 생기는 전계가 채널이 형성되는 반도체층에 작용되지 않도록 하는 기능(특히, 정전기 등에 대한 전계 차폐 기능)을 갖는다. 또한, 백 게이트 전극을 반도체층보다 크게 형성하고, 백 게이트 전극으로 반도체층을 덮음으로써 전계 차폐 기능을 높일 수 있다.
또한, 전극(746) 및 전극(723) 각각은 외부로부터의 전계를 차폐하는 기능을 갖기 때문에, 절연층(772) 측 또는 전극(723) 상방에 생기는 하전(荷電) 입자 등의 전하가 반도체층(742)의 채널 형성 영역에 영향을 미치지 않는다. 이 결과, 스트레스 시험(예를 들어, 게이트에 음의 전하를 인가하는 -GBT(gate bias temperature) 스트레스 시험)으로 인한 열화가 억제된다. 또한, 드레인 전압의 크기에 따라 온 전류가 흐르기 시작하는 게이트 전압(상승 전압)이 변화하는 현상을 경감할 수 있다. 또한, 이 효과는 전극(746) 및 전극(723)이 같은 전위 또는 상이한 전위를 갖는 경우에 발생한다.
또한, BT 스트레스 시험은 가속 시험의 일종이며, 장기간의 사용으로 인하여 일어나는 트랜지스터의 특성 변화(시간 경과에 따른 변화)를 단시간에 평가할 수 있다. 특히, BT 스트레스 시험 전후에서의 트랜지스터의 문턱 전압의 변동량은, 신뢰성을 조사하기 위한 중요한 지표가 된다. 문턱 전압의 변동량이 적을수록, 신뢰성이 높은 트랜지스터라고 할 수 있다.
또한, 전극(746) 및 전극(723)을 갖고, 또한 전극(746) 및 전극(723)을 같은 전위로 함으로써, 문턱 전압의 변동량이 저감된다. 따라서, 복수의 트랜지스터에서의 전기 특성의 편차도 동시에 저감된다.
또한, 백 게이트 전극을 갖는 트랜지스터는, 게이트에 양의 전하를 인가하는 +GBT 스트레스 시험 전후에서의 문턱 전압의 변동도 백 게이트 전극을 갖지 않는 트랜지스터보다 작다.
또한, 백 게이트 전극을 차광성을 갖는 도전막으로 형성함으로써, 백 게이트 전극 측으로부터 반도체층으로 광이 입사되는 것을 방지할 수 있다. 따라서, 반도체층의 광 열화를 방지하고, 트랜지스터의 문턱 전압이 변동되는 등의 전기 특성의 열화를 방지할 수 있다.
도 69의 (B1)에 보텀 게이트형 트랜지스터의 하나인 채널 보호형 트랜지스터(820)의 단면도를 도시하였다. 트랜지스터(820)는 트랜지스터(810)와 거의 같은 구조를 갖지만, 절연층(741)이 반도체층(742)을 덮는 점에서 상이하다. 또한, 반도체층(742)과 중첩되는 절연층(741)의 일부를 선택적으로 제거하여 형성한 개구부에서, 반도체층(742)과 전극(744a)이 전기적으로 접속되어 있다. 또한, 반도체층(742)과 중첩되는 절연층(741)의 일부를 선택적으로 제거하여 형성한 다른 개구부에서, 반도체층(742)과 전극(744b)이 전기적으로 접속되어 있다. 절연층(741)의 채널 형성 영역과 중첩되는 영역은 채널 보호층으로서 기능할 수 있다.
도 69의 (B2)에 도시된 트랜지스터(821)는 절연층(729) 위에 백 게이트 전극으로서 기능할 수 있는 전극(723)을 갖는 점에서 트랜지스터(820)와 상이하다.
절연층(741)을 제공함으로써, 전극(744a) 및 전극(744b)을 형성할 때 반도체층(742)이 노출되는 것을 방지할 수 있다. 따라서, 전극(744a) 및 전극(744b)을 형성할 때 반도체층(742)의 박막화를 방지할 수 있다.
또한, 트랜지스터(820) 및 트랜지스터(821)는, 트랜지스터(810) 및 트랜지스터(811)보다 전극(744a)과 전극(746) 사이의 거리와, 전극(744b)과 전극(746) 사이의 거리가 길다. 따라서, 전극(744a)과 전극(746) 사이에 생기는 기생 용량을 작게 할 수 있다. 또한, 전극(744b)과 전극(746) 사이에 생기는 기생 용량을 작게 할 수 있다. 따라서, 전기 특성이 양호한 트랜지스터를 구현할 수 있다.
도 69의 (C1)에 도시된 트랜지스터(825)는 보텀 게이트형 트랜지스터의 하나인 채널 에칭형 트랜지스터이다. 트랜지스터(825)는 절연층(741)을 사용하지 않고 전극(744a) 및 전극(744b)을 형성한다. 그러므로, 전극(744a) 및 전극(744b)을 형성할 때 노출되는 반도체층(742)의 일부가 에칭되는 경우가 있다. 한편, 절연층(741)을 제공하지 않기 때문에, 트랜지스터의 생산성을 높일 수 있다.
도 69의 (C2)에 도시된 트랜지스터(826)는 절연층(729) 위에 백 게이트 전극으로서 기능할 수 있는 전극(723)을 갖는 점에서 트랜지스터(825)와 상이하다.
[톱 게이트형 트랜지스터]
도 70의 (A1)에 톱 게이트형 트랜지스터의 일종인 트랜지스터(830)의 단면도를 도시하였다. 트랜지스터(830)는 절연층(772) 위에 반도체층(742)을 갖고, 반도체층(742) 및 절연층(772) 위에 반도체층(742)의 일부에 접촉하는 전극(744a), 및 반도체층(742)의 일부에 접촉하는 전극(744b)을 갖고, 반도체층(742), 전극(744a), 및 전극(744b) 위에 절연층(726)을 갖고, 절연층(726) 위에 전극(746)을 갖는다.
트랜지스터(830)는 전극(746)과 전극(744a), 및 전극(746)과 전극(744b)이 중첩되지 않기 때문에, 전극(746)과 전극(744a) 사이에 생기는 기생 용량, 및 전극(746)과 전극(744b) 사이에 생기는 기생 용량을 작게 할 수 있다. 또한, 전극(746)을 형성한 후에, 전극(746)을 마스크로서 사용하여 불순물(755)을 반도체층(742)에 도입함으로써, 반도체층(742) 내에 자기 정합(셀프얼라인먼트)적으로 불순물 영역을 형성할 수 있다(도 70의 (A3) 참조). 따라서, 전기 특성이 양호한 트랜지스터를 구현할 수 있다.
또한, 불순물(755)은, 이온 주입 장치, 이온 도핑 장치, 또는 플라스마 처리 장치를 사용하여 도입할 수 있다.
불순물(755)로서는, 예를 들어, 13족 원소 및 15족 원소 중 적어도 1종류의 원소를 사용할 수 있다. 또한, 반도체층(742)에 산화물 반도체를 사용하는 경우에는, 불순물(755)로서 희가스, 수소, 및 질소 중 적어도 1종류의 원소를 사용할 수도 있다.
도 70의 (A2)에 도시된 트랜지스터(831)는, 전극(723) 및 절연층(727)을 갖는 점에서 트랜지스터(830)와 상이하다. 트랜지스터(831)는 절연층(772) 위에 형성된 전극(723)을 갖고, 전극(723) 위에 형성된 절연층(727)을 갖는다. 전극(723)은 백 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(727)은 게이트 절연층으로서 기능할 수 있다. 절연층(727)은 절연층(726)과 같은 재료 및 방법을 사용함으로써 형성될 수 있다.
트랜지스터(811)와 마찬가지로, 트랜지스터(831)는 점유 면적에 대하여 온 전류가 큰 트랜지스터이다. 즉, 요구되는 온 전류에 대하여, 트랜지스터(831)의 점유 면적을 작게 할 수 있다. 따라서, 집적도가 높은 반도체 장치를 구현할 수 있다.
도 70의 (B1)에 예시한 트랜지스터(840)는, 톱 게이트형 트랜지스터의 하나이다. 트랜지스터(840)는 전극(744a) 및 전극(744b)을 형성한 후에 반도체층(742)을 형성하는 점에서 트랜지스터(830)와 상이하다. 또한, 도 70의 (B2)에 예시한 트랜지스터(841)는 전극(723) 및 절연층(727)을 갖는 점에서 트랜지스터(840)와 상이하다. 트랜지스터(840) 및 트랜지스터(841)에서, 반도체층(742)의 일부는 전극(744a) 위에 형성되고, 반도체층(742)의 다른 일부는 전극(744b) 위에 형성된다.
트랜지스터(811)와 마찬가지로, 트랜지스터(841)는 점유 면적에 대하여 온 전류가 큰 트랜지스터이다. 즉, 요구되는 온 전류에 대하여, 트랜지스터(841)의 점유 면적을 작게 할 수 있다. 따라서, 집적도가 높은 반도체 장치를 구현할 수 있다.
도 71의 (A1)에 예시한 트랜지스터(842)는 톱 게이트형 트랜지스터의 하나이다. 트랜지스터(842)는 절연층(729)을 형성한 후에 전극(744a) 및 전극(744b)을 형성하는 점에서 트랜지스터(830)나 트랜지스터(840)와 상이하다. 전극(744a) 및 전극(744b)은 절연층(728) 및 절연층(729)에 형성한 개구부에서 반도체층(742)과 전기적으로 접속된다.
또한, 전극(746)과 중첩되지 않는 절연층(726)의 일부를 제거하고, 전극(746) 및 제거하지 않은 절연층(726)을 마스크로서 사용하여 불순물(755)을 반도체층(742)에 도입함으로써 반도체층(742) 내에 자기 정합(셀프얼라인먼트)적으로 불순물 영역을 형성할 수 있다(도 71의 (A3) 참조). 트랜지스터(842)의 상면 형상에서, 절연층(726)의 단부가 전극(746)의 단부보다 외측에 위치하는 영역을 갖는다. 불순물(755)을 반도체층(742)에 도입할 때 반도체층(742)의 절연층(726)을 통하여 불순물(755)이 도입된 영역의 불순물 농도는, 절연층(726)을 통하지 않고 불순물(755)이 도입된 영역보다 낮게 된다. 따라서, 반도체층(742) 내의 전극(746)과 중첩되는 부분에 인접한 영역에 LDD(lightly doped drain) 영역이 형성된다.
또한, 도 71의 (A2)에 도시된 트랜지스터(843)는 전극(723)을 갖는 점에서 트랜지스터(842)와 상이하다. 트랜지스터(843)는 기판(771) 위에 형성된 전극(723)을 갖고, 절연층(772)을 개재하여 반도체층(742)과 중첩된다. 전극(723)은 백 게이트 전극으로서 기능할 수 있다.
도 71의 (B1)에 도시된 트랜지스터(844) 및 도 71의 (B2)에 도시된 트랜지스터(845)와 같이, 전극(746)과 중첩되지 않는 영역의 절연층(726)을 모두 제거하여도 좋다. 또한, 도 71의 (C1)에 도시된 트랜지스터(846) 및 도 71의 (C2)에 도시된 트랜지스터(847)와 같이, 절연층(726)을 제거하지 않아도 된다.
트랜지스터(842)~트랜지스터(847)도 전극(746)을 형성한 후에 전극(746)을 마스크로서 사용하여 불순물(755)을 반도체층(742)에 도입함으로써, 반도체층(742) 내에 자기 정합적으로 불순물 영역을 형성할 수 있다.
[s-channel형 트랜지스터]
도 72에 반도체층(742)으로서 산화물 반도체를 사용한 트랜지스터 구조의 일례를 도시하였다. 도 72에 예시한 트랜지스터(850)는 반도체층(742a) 위에 반도체층(742b)이 형성되고, 반도체층(742b)의 상면, 및 반도체층(742b) 및 반도체층(742a)의 측면이 반도체층(742c)으로 덮인 구조를 갖는다. 도 72의 (A)는 트랜지스터(850)의 상면도이다. 도 72의 (B)는 도 72의 (A)를 일점쇄선 X1-X2를 따라 자른 부분의 단면도(채널 길이 방향의 단면도)이다. 도 72의 (C)는 도 72의 (A)를 일점쇄선 Y1-Y2를 따라 자른 부분의 단면도(채널 폭 방향의 단면도)이다.
또한, 트랜지스터(850)는 게이트 전극으로서 기능하는 전극(743)을 갖는다. 전극(743)은 전극(746)과 같은 재료 및 방법을 사용하여 형성될 수 있다. 본 실시형태에서는 전극(743)을 2층의 도전층의 적층으로 하였다.
반도체층(742a), 반도체층(742b), 및 반도체층(742c)은 In 및 Ga 중 한쪽 또는 양쪽을 포함하는 재료로 형성된다. 대표적으로는, In-Ga 산화물(In과 Ga를 포함하는 산화물), In-Zn 산화물(In과 Zn을 포함하는 산화물), In-M-Zn 산화물(In과, 원소 M과, Zn을 포함하는 산화물. 원소 M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중에서 선택된 1종류 이상의 원소이며, In보다 산소와의 결합력이 강한 금속 원소임)이 있다.
반도체층(742a) 및 반도체층(742c)은 반도체층(742b)을 구성하는 금속 원소 중, 1종류 이상의 같은 금속 원소를 포함하는 재료로 형성되는 것이 바람직하다. 이와 같은 재료를 사용하면, 반도체층(742a)과 반도체층(742b)의 계면, 및 반도체층(742c)과 반도체층(742b)의 계면에 계면 준위가 생기기 어렵게 할 수 있다. 따라서, 계면에서 캐리어가 산란되거나 포획되기 어려워, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터의 문턱 전압의 편차를 저감할 수 있다. 따라서, 양호한 전기 특성을 갖는 반도체 장치를 구현할 수 있다.
반도체층(742a) 및 반도체층(742c)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 반도체층(742b)의 두께는 3nm 이상 700nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 반도체층(742b)이 In-M-Zn 산화물이고, 반도체층(742a) 및 반도체층(742c)도 In-M-Zn 산화물인 경우에는, 반도체층(742a) 및 반도체층(742c)을 In:M:Zn=x1:y1:z1[원자수비]로 하고, 반도체층(742b)을 In:M:Zn=x2:y2:z2[원자수비]로 하면, y1/x1이 y2/x2보다 크게 되도록 반도체층(742a), 반도체층(742c), 및 반도체층(742b)을 선택할 수 있다. 바람직하게는, y1/x1이 y2/x2보다 1.5배 이상 크게 되도록 반도체층(742a), 반도체층(742c), 및 반도체층(742b)을 선택한다. 더 바람직하게는, y1/x1이 y2/x2보다 2배 이상 크게 되도록 반도체층(742a), 반도체층(742c), 및 반도체층(742b)을 선택한다. 더 바람직하게는, y1/x1이 y2/x2보다 3배 이상 크게 되도록 반도체층(742a), 반도체층(742c), 및 반도체층(742b)을 선택한다. y1이 x1 이상이면, 트랜지스터에 안정적인 전기 특성을 부여할 수 있어 바람직하다. 다만, y1이 x1의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y1은 x1의 3배 미만이면 바람직하다. 반도체층(742a) 및 반도체층(742c)을 상기 구성으로 함으로써, 반도체층(742a) 및 반도체층(742c)을 반도체층(742b)보다 산소 결손이 생기기 어려운 층으로 할 수 있다.
또한, 반도체층(742a) 및 반도체층(742c)이 In-M-Zn 산화물인 경우, In과 원소 M의 함유율은 In과 M의 합이 100atomic%일 때, 바람직하게는 In이 50atomic% 미만, 원소 M이 50atomic% 이상이고, 더 바람직하게는 In이 25atomic% 미만, 원소 M이 75atomic% 이상이다. 또한, 반도체층(742b)이 In-M-Zn 산화물인 경우, In과 원소 M의 함유율은 In과 M의 합이 100atomic%일 때, 바람직하게는 In이 25atomic% 이상, 원소 M이 75atomic% 미만이고, 더 바람직하게는 In이 34atomic% 이상, 원소 M이 66atomic% 미만이다.
예를 들어, In 또는 Ga를 포함하는 반도체층(742a), 및 In 또는 Ga를 포함하는 반도체층(742c)으로서 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 또는 1:9:6 등의 원자수비의 타깃을 사용하여 형성한 In-Ga-Zn 산화물, In:Ga=1:9 등의 원자수비의 타깃을 사용하여 형성한 In-Ga 산화물, 또는 산화 갈륨 등을 사용할 수 있다. 또한, 반도체층(742b)으로서 In:Ga:Zn=3:1:2, 1:1:1, 5:5:6, 또는 4:2:4.1 등의 원자수비의 타깃을 사용하여 형성한 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 반도체층(742a), 반도체층(742b), 및 반도체층(742c)의 원자수비는 각각 상기 원자수비의 ±20%의 오차 변동을 포함한다.
반도체층(742b)을 사용한 트랜지스터에 안정적인 전기 특성을 부여하기 위해서는, 반도체층(742b) 중의 불순물 및 산소 결손을 저감하여 고순도 진성화하고, 반도체층(742b)을 진성 또는 실질적으로 진성으로 간주할 수 있는 산화물 반도체층으로 하는 것이 바람직하다. 또한, 적어도 반도체층(742b) 중의 채널 형성 영역이 진성 또는 실질적으로 진성으로 간주할 수 있는 반도체층으로 하는 것이 바람직하다.
또한, 실질적으로 진성으로 간주할 수 있는 산화물 반도체층이란, 산화물 반도체층 내의 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이고, 1×10-9개/cm3 이상인 산화물 반도체층을 말한다.
도 73에 반도체층(742)으로서 산화물 반도체를 사용한 트랜지스터의 구조의 일례를 도시하였다. 도 73에 예시된 트랜지스터(822)는, 반도체층(742a) 위에 반도체층(742b)이 형성되어 있다. 트랜지스터(822)는 백 게이트 전극을 갖는 보텀 게이트형 트랜지스터의 일종이다. 도 73의 (A)는 트랜지스터(822)의 상면도이다. 도 73의 (B)는 도 73의 (A)를 일점쇄선 X1-X2를 따라 자른 부분의 단면도(채널 길이 방향의 단면도)이다. 도 73의 (C)는 도 73의 (A)를 일점쇄선 Y1-Y2를 따라 자른 부분의 단면도(채널 폭 방향의 단면도)이다.
절연층(729) 위에 제공된 전극(723)은 절연층(726), 절연층(728), 및 절연층(729)에 제공된 개구(747a) 및 개구(747b)에서, 전극(746)과 전기적으로 접속되어 있다. 따라서, 전극(723)과 전극(746)에는 같은 전위가 공급된다. 또한, 개구(747a) 및 개구(747b) 중 어느 한쪽은 제공하지 않아도 된다. 또한, 개구(747a) 및 개구(747b) 양쪽을 제공하지 않아도 된다. 개구(747a) 및 개구(747b) 양쪽을 제공하지 않는 경우에는, 전극(723)과 전극(746)에 상이한 전극을 공급할 수 있다.
여기서, 반도체층(742a), 반도체층(742b), 및 반도체층(742c)의 적층으로 구성되는 반도체층(742)의 기능 및 그 효과에 대하여, 도 72에 도시된 트랜지스터(850)가 갖는 절연층(772), 반도체층(742), 및 절연층(726)에서의 에너지 밴드 구조를 사용하여 설명한다.
진공 준위와 전도대 하단의 에너지의 차이(전자 친화력이라고도 함)는, 진공 준위와 가전자대 상단의 에너지의 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이다. 또한, 에너지 갭은 분광 엘립소미터(예를 들어, UT-300, HORIBA JOBIN YVON사 제조)를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지의 차이는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(예를 들어, PHI사 제조 VersaProbe)를 사용하여 측정할 수 있다.
또한, 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:4인 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.4eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:6인 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.3eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:2인 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.9eV, 전자 친화력은 약 4.3eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:8인 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.4eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:10인 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.2eV, 전자 친화력은 약 4.7eV이다. 또한, 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 2.8eV, 전자 친화력은 약 5.0eV이다.
절연층(772)과 절연층(726)은 절연물이기 때문에, 절연층(772)과 절연층(726)의 전도대 하단의 에너지는 반도체층(742a), 반도체층(742b), 및 반도체층(742c)의 전도대 하단의 에너지보다 진공 준위에 가깝다(전자 친화력이 작다).
또한, 반도체층(742a)의 전도대 하단의 에너지는 반도체층(742b)의 전도대 하단의 에너지보다 진공 준위에 가깝다. 구체적으로는, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, 반도체층(742c)의 전도대 하단의 에너지는, 반도체층(742b)의 전도대 하단의 에너지보다 진공 준위에 가깝다. 구체적으로는, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, 반도체층(742a)과 반도체층(742b)의 계면 근방, 및 반도체층(742b)과 반도체층(742c)의 계면 근방에서는, 혼합 영역이 형성되기 때문에, 전도대 하단의 에너지는 연속적으로 변화된다. 즉, 이들 계면에서 준위는 존재하지 않거나, 거의 없다.
따라서, 상기 에너지 밴드 구조를 갖는 적층 구조에서, 전자는 반도체층(742b)을 주로 이동한다. 그러므로, 반도체층(742a)과 절연층(772)의 계면, 또는 반도체층(742c)과 절연층(726)의 계면에 준위가 존재하더라도, 상기 준위는 전자의 이동에 거의 영향을 미치지 않는다. 또한, 반도체층(742a)과 반도체층(742b)의 계면, 및 반도체층(742c)과 반도체층(742b)의 계면에 준위가 존재하지 않거나 거의 없기 때문에, 상기 영역에서 전자의 이동을 저해하는 일도 없다. 따라서, 상기 산화물 반도체의 적층 구조를 갖는 트랜지스터는 높은 전계 효과 이동도를 구현할 수 있다.
또한, 반도체층(742a)과 절연층(772)의 계면, 및 반도체층(742c)과 절연층(726)의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 반도체층(742a) 및 반도체층(742c)이 있기 때문에 반도체층(742b)과 상기 트랩 준위를 멀리할 수 있다.
특히, 본 실시형태에 예시되는 트랜지스터는, 반도체층(742b)의 상면과 측면이 반도체층(742c)과 접촉하고, 반도체층(742b)의 하면이 반도체층(742a)과 접촉하도록 형성되어 있다. 이와 같이, 반도체층(742b)을 반도체층(742a)과 반도체층(742c)으로 덮는 구성으로 함으로써, 상기 트랩 준위의 영향을 더 저감할 수 있다.
다만, 반도체층(742a) 또는 반도체층(742c)의 전도대 하단의 에너지와, 반도체층(742b)의 전도대 하단의 에너지의 차이가 작은 경우, 반도체층(742b)의 전자가 상기 에너지 차이를 넘어 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연층의 계면에 음의 고정 전하가 생겨, 트랜지스터의 문턱 전압은 양의 방향으로 변동된다.
따라서, 반도체층(742a) 또는 반도체층(742c)의 전도대 하단의 에너지와, 반도체층(742b)의 전도대 하단의 에너지 차이를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 트랜지스터의 전기 특성을 양호하게 할 수 있기 때문에 바람직하다.
또한, 반도체층(742a) 및 반도체층(742c)의 밴드 갭은, 반도체층(742b)의 밴드 갭보다 넓은 것이 바람직하다.
또한, 산화물 반도체는 에너지 갭이 3.0eV 이상으로 크고, 가시광에 대한 투과율이 크다. 또한, 산화물 반도체를 적절한 조건으로 가공하여 얻어진 트랜지스터에서는, 사용 시의 온도 조건하(예컨대 25℃)에서 오프 전류를 100zA(1×10-19A) 이하, 또는 10zA(1×10-20A) 이하, 또한 1zA(1×10-21A) 이하로 할 수 있다. 따라서, 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
도 72에 도시된 트랜지스터(850)에 대하여 다시 설명하기로 한다. 절연층(772)에 제공된 볼록부 위에 반도체층(742b)을 제공함으로써 반도체층(742b)의 측면도 전극(743)으로 덮는 것이 가능하다. 즉, 트랜지스터(850)는 전극(743)의 전계에 의하여 반도체층(742b)을 전기적으로 둘러쌀 수 있는 구조를 갖는다. 이와 같이, 도전막의 전계에 의하여, 채널이 형성되는 반도체층을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 또한, s-channel 구조를 갖는 트랜지스터를 "s-channel형 트랜지스터" 또는 "s-channel 트랜지스터"라고도 부른다.
s-channel 구조에서는 반도체층(742b)의 전체(벌크)에 채널이 형성될 수 있다. s-channel 구조에서는 트랜지스터의 드레인 전류를 크게 할 수 있어, 더 큰 온 전류를 얻을 수 있다. 또한, 전극(743)의 전계에 의하여, 반도체층(742b)에 형성되는 채널 형성 영역 전체를 공핍화할 수 있다. 따라서, s-channel 구조에서는, 트랜지스터의 오프 전류를 더 작게 할 수 있다.
또한, 절연층(772)의 볼록부를 높게 하고, 또한 채널 폭을 작게 함으로써, s-channel 구조에 의한 온 전류의 증대 효과 및 오프 전류의 저감 효과 등을 더 높일 수 있다. 또한, 반도체층(742b)을 형성할 때, 노출된 반도체층(742a)을 제거하여도 좋다. 이 경우, 반도체층(742a)과 반도체층(742b)의 측면이 일치하는 경우가 있다.
또한, 도 74에 도시된 트랜지스터(851)와 같이, 반도체층(742) 하방에 절연층을 개재하여 전극(723)을 제공하여도 좋다. 도 74의 (A)는 트랜지스터(851)의 상면도이다. 도 74의 (B)는 도 74의 (A)를 일점쇄선 X1-X2를 따라 자른 부분의 단면도이다. 도 74의 (C)는 도 74의 (A)를 일점쇄선 Y1-Y2를 따라 자른 부분의 단면도이다.
또한, 도 75에 도시된 트랜지스터(852)와 같이, 전극(743) 상방에 절연층(775)을 제공하고, 절연층(775) 위에 층(725)을 제공하여도 좋다. 도 75의 (A)는 트랜지스터(852)의 상면도이다. 도 75의 (B)는 도 75의 (A)를 일점쇄선 X1-X2를 따라 자른 부분의 단면도이다. 도 75의 (C)는 도 75의 (A)를 일점쇄선 Y1-Y2를 따라 자른 부분의 단면도이다.
또한, 도 75에서는 층(725)을 절연층(775) 위에 제공하였지만, 절연층(728) 위 또는 절연층(729) 위에 제공하여도 좋다. 층(725)을 투광성을 갖는 재료로 형성함으로써, 광 조사로 인하여 트랜지스터의 특성이 변동되거나, 신뢰성이 저하되는 등의 문제를 방지할 수 있다. 또한, 층(725)을 적어도 반도체층(742b)보다 크게 형성하고, 층(725)으로 반도체층(742b)을 덮음으로써, 상기 효과를 높일 수 있다. 층(725)은 유기물 재료, 무기물 재료, 또는 금속 재료를 사용하여 제작될 수 있다. 또한, 층(725)을 도전성 재료로 제작한 경우, 층(725)에 전압을 공급하여도 좋고, 전기적으로 부유된(플로팅) 상태로 하여도 좋다.
도 76에 s-channel 구조를 갖는 트랜지스터의 일례를 도시하였다. 도 76에 예시된 트랜지스터(848)는 상술한 트랜지스터(847)와 거의 같은 구조를 갖는다. 트랜지스터(848)는 절연층(772)에 제공한 볼록부 위에 반도체층(742)이 형성되어 있다. 트랜지스터(848)는 백 게이트 전극을 갖는 톱 게이트형 트랜지스터의 일종이다. 도 76의 (A)는 트랜지스터(848)의 상면도이다. 도 76의 (B)는 도 76의 (A)를 일점쇄선 X1-X2를 따라 자른 부분의 단면도이다. 도 76의 (C)는 도 76의 (A)를 일점쇄선 Y1-Y2를 따라 자른 부분의 단면도이다.
절연층(729) 위에 제공된 전극(744a)은 절연층(726), 절연층(728), 및 절연층(729)에 제공된 개구(747c)에서, 반도체층(742)과 전기적으로 접속되어 있다. 또한, 절연층(729) 위에 제공된 전극(744b)은 절연층(726), 절연층(728), 및 절연층(729)에 제공된 개구(747d)에서, 반도체층(742)과 전기적으로 접속되어 있다.
절연층(726) 위에 제공된 전극(743)은 절연층(726) 및 절연층(772)에 제공된 개구(747a) 및 개구(747b)에서, 전극(723)과 전기적으로 접속되어 있다. 따라서, 전극(743)과 전극(723)에는 같은 전위가 공급된다. 또한, 개구(747a) 및 개구(747b) 중 어느 한쪽은 제공하지 않아도 된다. 또한, 개구(747a) 및 개구(747b) 양쪽을 제공하지 않아도 된다. 개구(747a) 및 개구(747b) 양쪽을 제공하지 않는 경우에는, 전극(723)과 전극(743)에 상이한 전위를 공급할 수 있다.
또한, s-channel 구조를 갖는 트랜지스터에 사용되는 반도체층은 산화물 반도체층에 한정되지 않는다.
[산화물 반도체의 에너지 밴드 구조]
이하에서는, 산화물 반도체를 사용한 트랜지스터의 밴드 다이어그램에 대하여 설명한다.
도 77의 (A)는 트랜지스터의 채널 길이 방향의 단면도이고, 도 77의 (B)는 트랜지스터의 채널 폭 방향의 단면도이다. 또한, 도 77의 (B)는 도 77의 (A)에서의 0nm의 위치의 단면도이다.
도 77의 (A) 및 (B)에 도시된 트랜지스터는 절연막(5402), 산화물 반도체막(5406a), 산화물 반도체막(5406b), 산화물 반도체막(5406c), 도전막(5416a), 도전막(5416b), 절연막(5412), 및 도전막(5404)을 갖는다.
산화물 반도체막(5406a)은 절연막(5402) 위에 배치되고, 산화물 반도체막(5406b)은 산화물 반도체막(5406a) 위에 배치되고, 도전막(5416a) 및 도전막(5416b)은 산화물 반도체막(5406b) 위에 배치되고, 산화물 반도체막(5406c)은 산화물 반도체막(5406b) 위, 도전막(5416a) 위, 및 도전막(5416b) 위에 배치되고, 절연막(5412)은 산화물 반도체막(5406c) 위에 배치되고, 도전막(5404)은 절연막(5412) 위에 배치된다.
따라서, 도 77의 (A) 및 (B)에 도시된 트랜지스터에서, 도전막(5416a) 및 도전막(5416b) 각각은 소스 전극 및 드레인 전극으로서의 기능을 갖고, 도전막(5404)은 게이트 전극으로서의 기능을 갖고, 절연막(5412)은 게이트 절연체로서의 기능을 갖는다.
또한, 도 77의 (B)에 도시된 바와 같이, 도전막(5404)으로 산화물 반도체막(5406b)이 전기적으로 둘러싸인 s-channel 구조를 갖는다. 즉, 도 72에 도시된 트랜지스터와 같은 구조를 갖는다. 따라서, 도 77의 (A) 및 (B)에 도시된 트랜지스터의 각 구성 요소에 대해서는 도 72에 도시된 트랜지스터에 대한 설명을 참조할 수 있다.
도 78의 (A), (B), 및 도 78의 (C)는, 도 77의 (A)에 도시된 일점쇄선 K1-K2에서의 밴드 다이어그램이다. 여기서는, 도전막(5416a)과 도전막(5416b) 사이에 드레인 전압(예를 들어 1V)을 인가하였다. 또한, 도 78의 (A)는 게이트 전압으로서 도전막(5404)과 도전막(5416a) 사이에 음의 전압(예를 들어 -3V)을 인가한 경우를 도시한 것이고, 도 78의 (B)는 게이트 전압으로서 전압을 인가하지 않은 경우를 도시한 것이고, 도 78의 (C)는 게이트 전압으로서 양의 전압(예를 들어 3V)을 인가한 경우를 도시한 것이다. 또한, 도면 중 Ec로 나타낸 실선은 전도대 하단의 에너지를 나타낸 것이고, Ev로 나타낸 실선은 가전자대 상단의 에너지를 나타낸 것이고, EFn로 나타낸 파선은 전자의 유사 페르미 준위의 에너지를 나타낸 것이다.
도 78의 (D), (E), 및 (F)는 도 77의 (B)에 도시된 일점쇄선 K3-K4에서의 밴드 다이어그램이다. 여기서는, 도전막(5416a)과 도전막(5416b) 사이에 드레인 전압(예를 들어 1V)을 인가하였다. 또한, 도 78의 (D)는 게이트 전압으로서 음의 전압(예를 들어 -3V)을 인가한 경우를 도시한 것이고, 도 78의 (E)는 게이트 전압으로서 전압을 인가하지 않은 경우를 도시한 것이고, 도 78의 (F)는 게이트 전압으로서 양의 전압(예를 들어 3V)을 인가한 경우를 도시한 것이다.
도 78의 (A)에 도시된 바와 같이, 음의 게이트 전압을 인가하면, 소스와 드레인 사이에 퍼텐셜의 장벽이 형성되어 드레인 전류가 흐르기 어렵다. 또한, 도 78의 (B)에 도시된 바와 같이, 게이트 전압을 인가하지 않으면, 소스와 드레인 사이의 퍼텐셜의 장벽이 작아져, 드레인 전류가 흐르기 시작한다. 또한, 도 78의 (C)에 도시된 바와 같이, 양의 게이트 전압을 인가하면, 소스와 드레인 사이의 퍼텐셜의 장벽이 없어져 드레인 전류가 흐른다.
도 78의 (D), (E), 및 (F)에 도시된 바와 같이, 산화물 반도체막(5406b)은 게이트 전압에 의하여 밴드가 휘어지는 일이 거의 없다. 즉, 인가된 게이트 전압에 의하여 전도대 하단의 에너지 및 가전자대 상단의 에너지가 일정한 값만 변동된다.
본 실시형태는 적어도 그 일부가 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시될 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 터치 패널과 IC를 포함하는 터치 패널 모듈의 구성예에 대하여 도면을 참조하여 설명한다.
도 79에 터치 패널 모듈(6500)의 블록 다이어그램을 도시하였다. 터치 패널 모듈(6500)은 터치 패널(6510)과 IC(6520)를 갖는다.
터치 패널(6510)은 표시부(6511), 입력부(6512), 및 주사선 구동 회로(6513)를 갖는다. 표시부(6511)는 복수의 화소, 복수의 신호선, 및 복수의 주사선을 갖고, 화상을 표시하는 기능을 갖는다. 입력부(6512)는 터치 패널(6510)에 대한 피검지체의 접촉 또는 근접을 검출하는 복수의 센서 소자를 갖고, 터치 센서로서의 기능을 갖는다. 주사선 구동 회로(6513)는 표시부(6511)가 갖는 주사선에 주사 신호를 출력하는 기능을 갖는다.
여기서는 설명을 용이하게 하기 위하여, 터치 패널(6510)의 구성으로서 표시부(6511)와 입력부(6512)를 나누어서 명시하였지만, 화상을 표시하는 기능과 터치 센서로서의 기능 양쪽을 갖는, 소위 인셀형 터치 패널로 하는 것이 바람직하다.
입력부(6512)로서 사용할 수 있는 터치 센서의 방식으로서는, 예를 들어, 정전 용량 방식을 적용할 수 있다. 정전 용량 방식으로서는, 표면형 정전 용량 방식과 투영형 정전 용량 방식 등이 있다. 또한, 투영형 정전 용량 방식으로서는, 자기 용량 방식 및 상호 용량 방식 등이 있다. 상호 용량 방식을 사용하면, 동시에 여러 지점을 검출할 수 있어 바람직하다.
또한, 이에 한정되지 않고, 손가락이나 스타일러스 등의 피검지체의 근접 또는 접촉을 검출할 수 있는 다양한 방식의 센서를 입력부(6512)에 적용할 수도 있다. 예를 들어, 센서의 방식으로서는 정전 용량 방식 외에도 저항막 방식, 표면 탄성파 방식, 적외선 방식, 및 광학 방식 등 다양한 방식을 사용할 수 있다.
인셀형 터치 패널로서는, 대표적으로는 하이브리드 인셀형과 풀 인셀형이 있다. 하이브리드 인셀형은 표시 소자를 지지하는 기판과 대향 기판 양쪽에 터치 센서를 구성하는 전극 등이 제공된 구성을 가리킨다. 한편, 풀 인셀형은 표시 소자를 지지하는 기판에 터치 센서를 구성하는 전극 등을 제공한 구성을 가리킨다. 풀 인셀형 터치 패널로 함으로써, 대향 기판의 구성을 간략화할 수 있어 바람직하다. 특히, 풀 인셀형으로서 표시 소자를 구성하는 전극이 터치 센서를 구성하는 전극을 겸하는 구성으로 하면, 제작 공정을 간략화할 수 있고, 제작 비용을 저감할 수 있어 바람직하다.
표시부(6511)는 HD(화소수 1280×720), FHD(화소수 1920×1080), WQHD(화소수 2560×1440), WQXGA(화소수 2560×1600), 4K(화소수 3840×2160), 8K(화소수 7680×4320)와 같이 해상도가 매우 높은 것이 바람직하다. 특히, 4K, 8K, 또는 그 이상의 해상도로 하는 것이 바람직하다. 또한, 표시부(6511)에 제공되는 화소의 화소 밀도(정세도)는 300ppi 이상, 바람직하게는 500ppi 이상, 더 바람직하게는 800ppi 이상, 더욱 바람직하게는 1000ppi 이상, 보다 바람직하게는 1200ppi 이상이다. 이와 같이, 해상도가 높으며 정세도가 높은 표시부(6511)에 의하여, 휴대형이나 가정용도 등의 개인적 용도에서는, 임장감이나 깊이감 등을 더 높일 수 있다.
IC(6520)는 회로 유닛(6501), 신호선 구동 회로(6502), 센서 구동 회로(6503), 및 검출 회로(6504)를 갖는다. 회로 유닛(6501)은 타이밍 컨트롤러(6505) 및 화상 처리 회로(6506) 등을 갖는다.
신호선 구동 회로(6502)는 표시부(6511)가 갖는 신호선에 아날로그 신호인 영상 신호(비디오 신호라고도 함)를 출력하는 기능을 갖는다. 예를 들어, 신호선 구동 회로(6502)는 시프트 레지스터 회로와 버퍼 회로를 조합한 구성을 가질 수 있다. 또한, 터치 패널(6510)은 신호선에 접속하는 디멀티플렉서 회로를 가져도 좋다.
센서 구동 회로(6503)는 입력부(6512)가 갖는 센서 소자를 구동하는 신호를 출력하는 기능을 갖는다. 센서 구동 회로(6503)로서는, 예를 들어, 시프트 레지스터 회로와 버퍼 회로를 조합한 구성을 사용할 수 있다.
검출 회로(6504)는 입력부(6512)가 갖는 센서 소자로부터의 출력 신호를 회로 유닛(6501)에 출력하는 기능을 갖는다. 예를 들어, 검출 회로(6504)로서, 증폭 회로와 아날로그-디지털 변환 회로(ADC: analog-digital convertor)를 갖는 구성을 사용할 수 있다. 이때, 검출 회로(6504)는 입력부(6512)로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 회로 유닛(6501)에 출력한다.
회로 유닛(6501)이 갖는 화상 처리 회로(6506)는 터치 패널(6510)의 표시부(6511)를 구동하는 신호를 생성하여 출력하는 기능과, 입력부(6512)를 구동하는 신호를 생성하여 출력하는 기능과, 입력부(6512)로부터 추력된 신호를 해석하여 CPU(6540)에 출력하는 기능을 갖는다.
더 구체적인 예로서는, 화상 처리 회로(6506)는 CPU(6540)로부터의 명령에 따라, 영상 신호를 생성하는 기능을 갖는다. 또한, 화상 처리 회로(6506)는 표시부(6511)의 사양에 따라, 상기 영상 신호에 신호 처리를 실시하고, 상기 영상 신호를 아날로그 영상 신호로 변환하고, 아날로그 신호를 신호선 구동 회로(6502)에 공급하는 기능을 갖는다. 또한, 화상 처리 회로(6506)는 CPU(6540)로부터의 명령에 따라 센서 구동 회로(6503)에 출력하는 구동 신호를 생성하는 기능을 갖는다. 또한, 화상 처리 회로(6506)는 검출 회로(6504)로부터 입력된 신호를 해석하여 위치 정보로서 CPU(6540)에 출력하는 기능을 갖는다.
또한, 타이밍 컨트롤러(6505)는 화상 처리 회로(6506)가 처리한 영상 신호 등에 포함되는 동기 신호에 기초하여, 주사선 구동 회로(6513) 및 센서 구동 회로(6503)에 출력하는 신호(클럭 신호 또는 스타트 펄스 신호 등의 신호)를 생성하여 출력하는 기능을 갖는다. 또한, 타이밍 컨트롤러(6505)는 검출 회로(6504)가 신호를 출력하는 타이밍을 규정하는 신호를 생성하고 출력하는 기능을 가져도 좋다. 여기서, 타이밍 컨트롤러(6505)는 주사선 구동 회로(6513)에 출력하는 신호와, 센서 구동 회로(6503)에 출력하는 신호 각각에 동기시킨 신호를 출력하는 것이 바람직하다. 특히, 표시부(6511)의 화소의 데이터를 재기록하는 기간과, 입력부(6512)에서 센싱하는 기간 각각으로 나누는 것이 바람직하다. 예를 들어, 1프레임 기간을 화소의 데이터를 재기록하는 기간과 센싱하는 기간으로 나누어 터치 패널(6510)을 구동할 수 있다. 또한, 예를 들어, 1프레임 기간 내에 2 이상의 센싱 기간을 제공함으로써, 검출 감도 및 검출 정도를 높일 수 있다.
화상 처리 회로(6506)로서는, 예를 들어 프로세서를 갖는 구성으로 할 수 있다. 예를 들어 DSP(digital signal processor) 또는 GPU(graphics processing unit) 등의 다른 마이크로프로세서를 사용할 수 있다. 또한, 이들 마이크로프로세서를 FPGA(field programmable gate array)나 FPAA(field programmable analog array)와 같은 PLD(programmable logic device)에 의하여 구현된 구성으로 하여도 좋다. 프로세서에 의하여 다양한 프로그램으로부터의 명령을 해석하여 실행함으로써, 각종 데이터 처리나 프로그램 제어를 수행한다. 프로세서에 의하여 실행될 수 있는 프로그램은, 프로세서가 갖는 메모리 영역에 저장되어도 좋고, 별도로 제공되는 기억 장치에 저장되어도 좋다.
또한, 터치 패널(6510)이 갖는 표시부(6511), 주사선 구동 회로(6513), IC(6520)가 갖는 회로 유닛(6501), 신호선 구동 회로(6502), 센서 구동 회로(6503), 검출 회로(6504), 또는 외부에 제공되는 CPU(6540) 등에, 채널 형성 영역에 산화물 반도체를 포함하고 오프 전류가 매우 낮은 트랜지스터를 이용할 수도 있다. 상기 트랜지스터는 오프 전류가 매우 낮기 때문에, 상기 트랜지스터를 기억 소자로서 기능하는 용량 소자에 유입된 전하(데이터)를 유지하기 위한 스위치로서 사용함으로써, 데이터의 유지 기간을 오랫동안 확보할 수 있다. 예를 들어, 이 특성을 화상 처리 회로(6506)의 레지스터나 캐시 메모리에 사용함으로써, 필요로 할 때만 화상 처리 회로(6506)를 동작시키고, 필요하지 않을 때는 직전의 처리의 정보를 상기 기억 소자에 유지시킴으로써, 노멀리 오프 컴퓨팅이 가능하게 되어, 터치 패널 모듈(6500), 및 이가 실장되는 전자 기기의 저소비 전력화를 도모할 수 있다.
또한, 여기서는 회로 유닛(6501)이 타이밍 컨트롤러(6505)와 화상 처리 회로(6506)를 갖는 구성으로 하였지만, 화상 처리 회로(6506) 자체 또는 화상 처리 회로(6506)의 일부의 기능을 갖는 회로를 외부에 제공하여도 좋다. 또는, 화상 처리 회로(6506)의 기능 또는 일부의 기능을 CPU(6540)가 가져도 좋다. 예를 들어, 회로 유닛(6501)이 신호선 구동 회로(6502), 센서 구동 회로(6503), 검출 회로(6504), 및 타이밍 컨트롤러(6505)를 갖는 구성으로 할 수도 있다.
또한, 여기서는 IC(6520)가 회로 유닛(6501)을 포함하는 예를 도시하였지만, 회로 유닛(6501)이 IC(6520)에 포함되지 않는 구성으로 할 수도 있다. 이때, IC(6520)는 신호선 구동 회로(6502), 센서 구동 회로(6503), 및 검출 회로(6504)를 갖는 구성으로 할 수 있다. 예를 들어, 터치 패널 모듈(6500)에 IC를 복수로 실장하는 경우에는, 회로 유닛(6501)을 별도로 제공하고, 회로 유닛(6501)을 갖지 않는 IC(6520)를 복수로 배치할 수도 있고, IC(6520)와 신호선 구동 회로(6502)만을 갖는 IC를 조합하여 배치할 수도 있다.
이와 같이, 터치 패널(6510)의 표시부(6511)를 구동하는 기능과, 입력부(6512)를 구동하는 기능이 하나의 IC에 포함된 구성으로 함으로써, 터치 패널 모듈(6500)에 실장하는 IC의 수를 줄일 수 있어 비용을 저감할 수 있다.
도 80의 (A), (B), 및 (C)는 IC(6520)를 실장한 터치 패널 모듈(6500)의 개략도이다.
도 80의 (A)에서는 터치 패널 모듈(6500)은 기판(6531), 대향 기판(6532), 복수의 FPC(6533), IC(6520), 및 IC(6530) 등을 갖는다. 또한, 기판(6531)과 대향 기판(6532) 사이에 표시부(6511), 입력부(6512), 및 주사선 구동 회로(6513)를 갖는다. IC(6520) 및 IC(6530)는 COG(Chip On Glass) 방식 등의 실장 방법에 의하여 기판(6531)에 실장되어 있다.
IC(6530)는 상술한 IC(6520)에서 신호선 구동 회로(6502)만을, 또는 신호선 구동 회로(6502) 및 회로 유닛(6501)을 갖는 IC이다. IC(6520)나 IC(6530)에는 FPC(6533)를 통하여 외부로부터 신호가 공급된다. 또한, FPC(6533)를 통하여 IC(6520)나 IC(6530)로부터 외부에 신호를 출력할 수 있다.
도 80의 (A)에는 표시부(6511)를 개재하도록 2개의 주사선 구동 회로(6513)를 제공하는 구성예를 도시하였다. 또한, IC(6520)에 더하여 IC(6530)를 갖는 구성을 도시하였다. 이와 같은 구성은, 표시부(6511)의 해상도가 매우 높은 경우에 적합하게 사용할 수 있다.
도 80의 (B)는 하나의 IC(6520)와 하나의 FPC(6533)를 실장한 예를 도시한 것이다. 이와 같이, 하나의 IC(6520)에 기능을 집약함으로써, 부품 수를 줄일 수 있어 바람직하다. 또한, 도 80의 (B)에는 주사선 구동 회로(6513)를 표시부(6511)의 2개의 짧은 변 중, FPC(6533)에 가까운 측의 변을 따라 배치한 예를 도시하였다.
도 80의 (C)는 화상 처리 회로(6506) 등이 실장된 PCB(printed circuit borad)(6534)를 갖는 구성예를 도시한 것이다. 기판(6531) 위의 IC(6520) 및 IC(6530)와, PCB(6534)는 FPC(6533)에 의하여 전기적으로 접속되어 있다. 여기서, IC(6520)에는 상술한 화상 처리 회로(6506)를 갖지 않는 구성을 적용할 수 있다.
또한, 도 80의 (A)~(C)에서, IC(6520)나 IC(6530)는 기판(6531)이 아니라 FPC(6533)에 실장되어도 좋다. 예를 들어, IC(6520)나 IC(6530)를 COF(chip on film) 방식이나 TAB(tape automated bonding) 방식 등의 실장 방식에 의하여 FPC(6533)에 실장하면 좋다.
도 80의 (A) 및 (B)에 도시된 바와 같이, 표시부(6511)의 짧은 변 측에 FPC(6533)나 IC(6520)(및 IC(6530)) 등을 배치하는 구성은 베젤 슬림화가 가능하기 때문에, 예를 들어, 스마트폰, 휴대 전화, 또는 태블릿 단말 등의 전자 기기에 적합하게 사용할 수 있다. 또한, 도 80의 (C)에 도시된 PCB(6534)를 사용하는 구성은, 예를 들어, 텔레비전 장치, 모니터 장치, 태블릿 단말, 또는 노트북형 퍼스널 컴퓨터 등에 적합하게 사용할 수 있다.
본 실시형태는 적어도 그 일부가 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시될 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 장치를 갖는 표시 모듈 및 전자 기기에 대하여 도 81~도 83을 참조하여 설명한다.
도 81에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8005)에 접속된 표시 패널(8006), 백 라이트(8007), 프레임(8009), 프린트 기판(8010), 및 배터리(8011)를 갖는다.
본 발명의 일 형태에 따른 표시 장치는, 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 표시 패널(8006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
표시 패널(8006)은 정전 용량 방식의 터치 센서를 갖는다.
백 라이트(8007)는 광원(8008)을 갖는다.
또한, 도 81에서 백 라이트(8007) 위에 광원(8008)을 배치하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 백 라이트(8007)의 단부에 광원(8008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 하여도 좋다.
또한, 유기 EL 소자 등의 자발광형 발광 소자를 사용하는 경우, 또는 반사형 패널 등을 채용하는 경우에는, 백 라이트(8007)를 제공하지 않는 구성으로 하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생되는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한, 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호, 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원을 사용하여도 좋고, 별도로 제공한 배터리(8011)에 의한 전원을 사용하여도 좋다. 상용 전원을 사용하는 경우에는, 배터리(8011)를 생략할 수 있다.
또한, 표시 모듈(8000)은, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
도 82의 (A)~(H) 및 도 83은 전자 기기를 도시한 도면이다. 이들 전자 기기는, 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기(磁氣), 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 향기, 또는 적외선을 측정하는 기능을 포함하는 것), 및 마이크로폰(5008) 등을 가질 수 있다.
도 82의 (A)는 모바일 컴퓨터이며, 상술한 것에 더하여, 스위치(5009) 및 적외선 포트(5010) 등을 가질 수 있다. 도 82의 (B)는 기록 매체를 구비한 휴대형 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것에 더하여 제 2 표시부(5002) 및 기록 매체 판독부(5011) 등을 가질 수 있다. 도 82의 (C)는 텔레비전 장치이며, 상술한 것에 더하여, 스탠드(5012) 등을 가질 수 있다. 또한, 텔레비전 장치는 하우징(5000)이 구비한 조작 스위치나, 별도로 제공된 리모트 컨트롤러(5013) 등에 의하여 조작될 수 있다. 리모트 컨트롤러(5013)가 구비한 조작 키에 의하여, 채널이나 음량을 조작할 수 있고, 표시부(5001)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(5013)에 이 리모트 컨트롤러(5013)로부터 출력되는 정보를 표시하는 표시부를 제공하는 구성으로 하여도 좋다. 도 82의 (D)는 휴대형 게임기이며, 상술한 것에 더하여, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 82의 (E)는 텔레비전 수상 기능을 갖는 디지털 카메라이며, 상술한 것에 더하여, 안테나(5014), 셔터 버튼(5015), 및 수상부(5016) 등을 가질 수 있다. 도 82의 (F)는 휴대형 게임기이며, 상술한 것에 더하여, 제 2 표시부(5002) 및 기록 매체 판독부(5011) 등을 가질 수 있다. 도 82의 (G)는 포터블 텔레비전 수상기이며, 상술한 것에 더하여, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다. 도 82의 (H)는 손목시계형 정보 단말이며, 상술한 것에 더하여, 밴드(5018) 및 버클(5019) 등을 가질 수 있다. 베젤 부분을 겸하는 하우징(5000)에 탑재된 표시부(5001)는, 비직사각형의 표시 영역을 갖는다. 표시부(5001)는 시각을 나타내는 아이콘(5020) 및 그 외의 아이콘(5021) 등을 표시할 수 있다. 도 83의 (A)는 디지털 사이니지(Digital Signage: 전자 간판)이다. 도 83의 (B)는 원기둥 형상의 기둥에 장착된 디지털 사이니지이다.
도 82의 (A)~(H) 및 도 83에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송수신을 수행하는 기능, 및 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기는, 하나의 표시부에 주로 화상 정보를 표시하고, 다른 하나의 표시부에 주로 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 갖는 전자 기기는 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장됨)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 82의 (A)~(H) 및 도 83에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에서 제시한 전자 기기는, 어떤 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 본 발명의 일 형태에 따른 표시 장치를 상기 표시부에 적용할 수 있다.
본 실시형태는 적어도 그 일부가 본 명세서 내에 기재되는 다른 실시형태와 적절히 조합하여 실시될 수 있다.
10: 표시 장치
11: 기판
12: 기판
13: FPC
14: 도전막
20a: 액정 소자
20b: 액정 소자
21a: 공통 전극
21a1: 공통 전극
21a2: 화소 전극
21b: 화소 전극
22a: 화소 전극
22b: 공통 전극
22b1: 공통 전극
22b2: 화소 전극
23: 액정
24: 절연막
25a: 개구
25b: 개구
26: 개구
28a: 도전막
28b: 도전막
31: 착색막
40a: 화소
40b: 화소
51a: 센서 전극
51a1: 센서 전극
52b: 센서 전극
52b1: 센서 전극
53: 배선
54: 배선
55: 개구
56: 개구
61: 배선
62: 배선
63: 트랜지스터
64: 액정 소자
65_1: 블록
65_2: 블록
67_1: 블록
67_4: 블록
71: 전극
71_1: 전극
71_2: 전극
72: 전극
72_1: 전극
72_4: 전극
102: 기판
108: 절연막
114: 절연막
118: 절연막
119: 절연막
150a: 트랜지스터
150b: 트랜지스터
151: 실란트
160a: 액정 소자
160b: 액정 소자
301: 트랜지스터
306: 접속부
310: 표시 장치
316: 스페이서
319: 접속층
321a: 도전막
321a1: 도전막
321a2: 도전막
321b: 도전막
322a: 도전막
322b: 도전막
322b1: 도전막
322b2: 도전막
325a: 개구
325b: 개구
328a: 도전막
328b: 도전막
331a: 착색막
331b: 착색막
332: 차광막
341: 게이트 전극
342: 게이트 전극
343: 게이트 전극
344: 게이트 전극
347: 영역
348: 영역
353: 액정
354: 절연막
355: 절연막
356: 개구
360: 영역
361a: 영역
361b: 영역
362: 영역
363: 교차부
364: 공간
365a: 화소
365a1: 부화소
365b: 화소
365b1: 부화소
365c: 화소
366a: 화소
366b: 화소
366c: 화소
367a: 화소
367a1: 부화소
367b: 화소
367b1: 부화소
367c: 화소
368a: 화소
368a1: 부화소
368b: 화소
368b1: 부화소
368c: 화소
369a: 화소
369b: 화소
369c: 화소
370a: 화소
370b: 화소
370c: 화소
372: 기판
373: FPC
374: IC
377: 영역
381: 표시부
382: 배선
383: 구동 회로
384: 구동 회로
386: 배선
389a: 도전막
389b: 도전막
601: 펄스 전압 출력 회로
602: 전류 검출 회로
603: 용량
621: 전극
622: 전극
723: 전극
725: 층
726: 절연층
727: 절연층
728: 절연층
729: 절연층
741: 절연층
742: 반도체층
742a: 반도체층
742b: 반도체층
742c: 반도체층
743: 전극
744a: 전극
744b: 전극
746: 전극
747a: 개구
747b: 개구
747c: 개구
747d: 개구
755: 불순물
771: 기판
772: 절연층
775: 절연층
810: 트랜지스터
811: 트랜지스터
820: 트랜지스터
821: 트랜지스터
822: 트랜지스터
825: 트랜지스터
826: 트랜지스터
830: 트랜지스터
831: 트랜지스터
840: 트랜지스터
841: 트랜지스터
842: 트랜지스터
843: 트랜지스터
844: 트랜지스터
845: 트랜지스터
846: 트랜지스터
847: 트랜지스터
848: 트랜지스터
850: 트랜지스터
851: 트랜지스터
852: 트랜지스터
5000: 하우징
5001: 표시부
5002: 표시부
5003: 스피커
5004: LED 램프
5005: 조작 키
5006: 접속 단자
5007: 센서
5008: 마이크로폰
5009: 스위치
5010: 적외선 포트
5011: 기록 매체 판독부
5012: 스탠드
5013: 리모트 컨트롤러
5014: 안테나
5015: 셔터 버튼
5016: 수상부
5017: 충전기
5018: 밴드
5019: 버클
5020: 아이콘
5021: 아이콘
5200: 펠릿
5201: 이온
5202: 가로 성장부
5203: 입자
5220: 기판
5230: 타깃
5240: 플라스마
5260: 가열 기구
5402: 절연막
5404: 도전막
5406a: 산화물 반도체막
5406b: 산화물 반도체막
5406c: 산화물 반도체막
5412: 절연막
5416a: 도전막
5416b: 도전막
6500: 터치 패널 모듈
6501: 회로 유닛
6502: 신호선 구동 회로
6503: 센서 구동 회로
6504: 검출 회로
6505: 타이밍 컨트롤러
6506: 화상 처리 회로
6510: 터치 패널
6511: 표시부
6512: 입력부
6513: 주사선 구동 회로
6520: IC
6530: IC
6531: 기판
6532: 대향 기판
6533: FPC
6534: PCB
6540: CPU
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8005: FPC
8006: 표시 패널
8007: 백 라이트
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리
11: 기판
12: 기판
13: FPC
14: 도전막
20a: 액정 소자
20b: 액정 소자
21a: 공통 전극
21a1: 공통 전극
21a2: 화소 전극
21b: 화소 전극
22a: 화소 전극
22b: 공통 전극
22b1: 공통 전극
22b2: 화소 전극
23: 액정
24: 절연막
25a: 개구
25b: 개구
26: 개구
28a: 도전막
28b: 도전막
31: 착색막
40a: 화소
40b: 화소
51a: 센서 전극
51a1: 센서 전극
52b: 센서 전극
52b1: 센서 전극
53: 배선
54: 배선
55: 개구
56: 개구
61: 배선
62: 배선
63: 트랜지스터
64: 액정 소자
65_1: 블록
65_2: 블록
67_1: 블록
67_4: 블록
71: 전극
71_1: 전극
71_2: 전극
72: 전극
72_1: 전극
72_4: 전극
102: 기판
108: 절연막
114: 절연막
118: 절연막
119: 절연막
150a: 트랜지스터
150b: 트랜지스터
151: 실란트
160a: 액정 소자
160b: 액정 소자
301: 트랜지스터
306: 접속부
310: 표시 장치
316: 스페이서
319: 접속층
321a: 도전막
321a1: 도전막
321a2: 도전막
321b: 도전막
322a: 도전막
322b: 도전막
322b1: 도전막
322b2: 도전막
325a: 개구
325b: 개구
328a: 도전막
328b: 도전막
331a: 착색막
331b: 착색막
332: 차광막
341: 게이트 전극
342: 게이트 전극
343: 게이트 전극
344: 게이트 전극
347: 영역
348: 영역
353: 액정
354: 절연막
355: 절연막
356: 개구
360: 영역
361a: 영역
361b: 영역
362: 영역
363: 교차부
364: 공간
365a: 화소
365a1: 부화소
365b: 화소
365b1: 부화소
365c: 화소
366a: 화소
366b: 화소
366c: 화소
367a: 화소
367a1: 부화소
367b: 화소
367b1: 부화소
367c: 화소
368a: 화소
368a1: 부화소
368b: 화소
368b1: 부화소
368c: 화소
369a: 화소
369b: 화소
369c: 화소
370a: 화소
370b: 화소
370c: 화소
372: 기판
373: FPC
374: IC
377: 영역
381: 표시부
382: 배선
383: 구동 회로
384: 구동 회로
386: 배선
389a: 도전막
389b: 도전막
601: 펄스 전압 출력 회로
602: 전류 검출 회로
603: 용량
621: 전극
622: 전극
723: 전극
725: 층
726: 절연층
727: 절연층
728: 절연층
729: 절연층
741: 절연층
742: 반도체층
742a: 반도체층
742b: 반도체층
742c: 반도체층
743: 전극
744a: 전극
744b: 전극
746: 전극
747a: 개구
747b: 개구
747c: 개구
747d: 개구
755: 불순물
771: 기판
772: 절연층
775: 절연층
810: 트랜지스터
811: 트랜지스터
820: 트랜지스터
821: 트랜지스터
822: 트랜지스터
825: 트랜지스터
826: 트랜지스터
830: 트랜지스터
831: 트랜지스터
840: 트랜지스터
841: 트랜지스터
842: 트랜지스터
843: 트랜지스터
844: 트랜지스터
845: 트랜지스터
846: 트랜지스터
847: 트랜지스터
848: 트랜지스터
850: 트랜지스터
851: 트랜지스터
852: 트랜지스터
5000: 하우징
5001: 표시부
5002: 표시부
5003: 스피커
5004: LED 램프
5005: 조작 키
5006: 접속 단자
5007: 센서
5008: 마이크로폰
5009: 스위치
5010: 적외선 포트
5011: 기록 매체 판독부
5012: 스탠드
5013: 리모트 컨트롤러
5014: 안테나
5015: 셔터 버튼
5016: 수상부
5017: 충전기
5018: 밴드
5019: 버클
5020: 아이콘
5021: 아이콘
5200: 펠릿
5201: 이온
5202: 가로 성장부
5203: 입자
5220: 기판
5230: 타깃
5240: 플라스마
5260: 가열 기구
5402: 절연막
5404: 도전막
5406a: 산화물 반도체막
5406b: 산화물 반도체막
5406c: 산화물 반도체막
5412: 절연막
5416a: 도전막
5416b: 도전막
6500: 터치 패널 모듈
6501: 회로 유닛
6502: 신호선 구동 회로
6503: 센서 구동 회로
6504: 검출 회로
6505: 타이밍 컨트롤러
6506: 화상 처리 회로
6510: 터치 패널
6511: 표시부
6512: 입력부
6513: 주사선 구동 회로
6520: IC
6530: IC
6531: 기판
6532: 대향 기판
6533: FPC
6534: PCB
6540: CPU
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8005: FPC
8006: 표시 패널
8007: 백 라이트
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리
Claims (16)
- 표시 장치에 있어서,
제 1 기판;
제 1 화소;
상기 제 1 화소는,
제 1 트랜지스터;
상기 제 1 트랜지스터와 전기적으로 접속되는 제 1 화소 전극; 및
공통 전극으로서 기능하는 영역을 포함하는 제 1 도전막을 포함하는 상기 제 1 화소;
제 2 화소;
상기 제 2 화소는,
제 2 트랜지스터;
상기 제 2 트랜지스터와 전기적으로 접속되는 제 2 화소 전극; 및
공통 전극으로서 기능하는 영역을 포함하는 제 2 도전막을 포함하는 상기 제 2 화소;
상기 제 1 도전막 및 상기 제 2 화소 전극 위의 제 1 절연막;
상기 제 1 절연막 위의 제 2 기판; 및
상기 제 2 기판 위의 제 3 도전막 및 제 4 도전막을 포함하고,
상기 제 1 화소 및 상기 제 2 화소는 상기 제 1 기판 위에 있고,
상기 제 1 도전막 및 상기 제 2 화소 전극은 동일면 위에 있고,
상기 제 1 화소 전극 및 상기 제 2 도전막은 상기 제 1 절연막 위에 있는, 표시 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각에서는 채널이 형성되는 반도체층이 다결정 실리콘을 포함하는, 표시 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각에서는 채널이 형성되는 반도체층이 산화물 반도체를 포함하는, 표시 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은,
게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 게이트 절연막 위의, 상기 게이트 전극과 중첩되는 위치에 있는 제 1 산화물 반도체막;
상기 제 1 산화물 반도체막과 전기적으로 접속되는 소스 전극 및 드레인 전극;
상기 제 1 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위의 제 2 절연막; 및
상기 제 2 절연막 위의, 상기 제 1 산화물 반도체막과 중첩되는 위치에 있는 제 2 산화물 반도체막을 포함하고,
상기 제 1 절연막은 상기 제 2 산화물 반도체막 위에 있고,
상기 제 1 도전막 및 상기 제 2 화소 전극 각각은 상기 제 2 산화물 반도체막을 포함하는, 표시 장치. - 제 4 항에 있어서,
상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 각각은 In, Zn, 및 산소를 포함하고,
상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 각각은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf를 포함하는, 표시 장치. - 제 4 항에 있어서,
상기 제 2 절연막은 산소를 포함하고,
상기 제 1 절연막은 수소를 포함하는, 표시 장치. - 제 1 항에 있어서,
상기 제 1 도전막은 터치 센서의 제 1 전극으로서 기능하고,
상기 제 2 도전막은 상기 터치 센서의 제 2 전극으로서 기능하고,
상기 제 1 도전막과 상기 제 2 도전막은 서로 교차되는, 표시 장치. - 전자 기기에 있어서,
제 1 항에 따른 표시 장치; 및
스위치, 스피커, 및 하우징 중 적어도 하나를 포함하는, 전자 기기. - 표시 장치에 있어서,
제 1 기판;
제 1 화소;
상기 제 1 화소는,
제 1 트랜지스터;
상기 제 1 트랜지스터와 전기적으로 접속되는 제 1 화소 전극; 및
제 1 도전막을 포함하는 상기 제 1 화소;
제 2 화소;
상기 제 2 화소는,
제 2 트랜지스터;
상기 제 2 트랜지스터와 전기적으로 접속되는 제 2 화소 전극; 및
제 2 도전막을 포함하는 상기 제 2 화소;
상기 제 1 도전막 및 상기 제 2 화소 전극 위의 제 1 절연막; 및
상기 제 1 절연막 위의 제 2 기판을 포함하고,
상기 제 1 화소 및 상기 제 2 화소는 상기 제 1 기판 위에 있고,
상기 제 1 도전막 및 상기 제 2 화소 전극은 동일면 위에 있고,
상기 제 1 화소 전극 및 상기 제 2 도전막은 상기 제 1 절연막 위에 있는, 표시 장치. - 제 9 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각에서는 채널이 형성되는 반도체층이 다결정 실리콘을 포함하는, 표시 장치. - 제 9 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각에서는 채널이 형성되는 반도체층이 산화물 반도체를 포함하는, 표시 장치. - 제 9 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은,
게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 게이트 절연막 위의, 상기 게이트 전극과 중첩되는 위치에 있는 제 1 산화물 반도체막;
상기 제 1 산화물 반도체막과 전기적으로 접속되는 소스 전극 및 드레인 전극;
상기 제 1 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위의 제 2 절연막; 및
상기 제 2 절연막 위의, 상기 제 1 산화물 반도체막과 중첩되는 위치에 있는 제 2 산화물 반도체막을 포함하고,
상기 제 1 절연막은 상기 제 2 산화물 반도체막 위에 있고,
상기 제 1 도전막 및 상기 제 2 화소 전극 각각은 상기 제 2 산화물 반도체막을 포함하는, 표시 장치. - 제 12 항에 있어서,
상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 각각은 In, Zn, 및 산소를 포함하고,
상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 각각은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf를 포함하는, 표시 장치. - 제 12 항에 있어서,
상기 제 2 절연막은 산소를 포함하고,
상기 제 1 절연막은 수소를 포함하는, 표시 장치. - 제 9 항에 있어서,
상기 제 1 도전막은 터치 센서의 제 1 전극으로서 기능하고,
상기 제 2 도전막은 상기 터치 센서의 제 2 전극으로서 기능하고,
상기 제 1 도전막과 상기 제 2 도전막은 서로 교차되는, 표시 장치. - 전자 기기에 있어서,
제 9 항에 따른 표시 장치; 및
스위치, 스피커, 및 하우징 중 적어도 하나를 포함하는, 전자 기기.
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