KR20160145797A - 크로스-포인트 메모리에서의 가열기로서의 열 디스터브 - Google Patents

크로스-포인트 메모리에서의 가열기로서의 열 디스터브 Download PDF

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KR20160145797A
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Abstract

본 개시내용은 크로스-포인트 메모리에서의 가열기로서의 열 디스터브에 관한 것이다. 장치는 메모리 제어기를 포함한다. 메모리 제어기는, 타겟 메모리 셀과 연관된 선택 실패 및 세트 페일 메모리 판독 에러 중 적어도 하나에 응답하여 타겟 메모리 셀을 식별하도록 구성된다. 메모리 제어기는 타겟 메모리 셀에 인접한 제1 개수의 선택된 인접 메모리 셀들에 복구 펄스들의 제1 시퀀스를 인가하도록 추가로 구성되고, 복구 펄스들의 제1 시퀀스는 타겟 메모리 셀에서의 가열을 유도하도록 구성된다.

Description

크로스-포인트 메모리에서의 가열기로서의 열 디스터브{THERMAL DISTURB AS HEATER IN CROSS-POINT MEMORY}
본 개시내용은 크로스-포인트 메모리에서 가열기로서 열 디스터브를 이용하는 것에 관한 것이다.
상변화 메모리는 메모리 요소들을 위해 칼코게나이드(chalcogenide) 재료를 전형적으로 이용하는 메모리 디바이스이다. 동작 시에, 상변화 메모리는 비정질 상(amorphous phase)과 결정질 상(crystalline phase) 사이에서 메모리 요소의 상을 변화시킴으로써 메모리 요소 상에 정보를 저장한다. 칼코게나이드 재료는 저 전도성 또는 고 전도성을 나타내는 결정질 상 또는 비정질 상을 나타낼 수 있다. 일반적으로, 비정질 상은 저 전도성(고 임피던스)을 가지며 리셋 상태(논리 0)와 연관되고, 결정질 상은 고 전도성(저 임피던스)을 가지며 세트 상태(논리 1)와 연관된다.
청구되는 발명 대상의 피처들 및 이점들은 그것과 부합하는 실시예들의 다음의 상세한 설명으로부터 명백할 것이며, 이 설명은 첨부 도면들을 참조하여 고려되어야 한다.
도 1은 본 개시내용의 수개의 실시예와 부합하는 시스템 블록도를 예시한다.
도 2는 본 개시내용의 일 실시예와 부합하는 타겟 셀 및 복수의 인접 셀을 포함하는 크로스-포인트 메모리 어레이의 예시적인 부분을 예시한다.
도 3은 본 개시내용의 다양한 실시예들과 부합하는 세트, 리셋 및/또는 오픈 페일(open fails)을 복구하기 위한 동작들의 플로우차트를 예시한다.
다음의 상세한 설명은 예시적인 실시예들에 대해 이루어진 참조로 진행될 것이지만, 그것의 많은 대안들, 수정들 및 변형들이 본 기술분야의 통상의 기술자에게 명백할 것이다.
상변화 메모리에서, 메모리 요소는 실제로 정보를 저장하는 유닛이다. 메모리 요소는 선택기, 즉 메모리 요소에 결합된 선택 디바이스를 또한 포함하는 메모리 셀에 포함될 수 있다. 선택 디바이스들은 복수의 메모리 요소를 어레이로 결합하는 것을 용이하게 하도록 구성된다.
상변화 메모리 셀들은, 그리드로 배열되는 행 어드레스 라인들과 열 어드레스 라인들을 포함하는 크로스-포인트 메모리 어레이에 배열될 수 있다. 워드 라인들(WL들) 및 비트 라인들(BL들)로 각각 지칭되는 행 어드레스 라인들 및 열 어드레스 라인들은 그리드의 형성 시에 교차하고, 각각의 메모리 셀은 WL과 BL 사이에 결합되며, 여기서 WL과 BL은 교차한다(즉, 크로스-포인트). 행 및 열은 크로스-포인트 메모리에서 WL들과 BL들의 배열의 정성적 설명을 제공하기 위해 이용되는 편의상 용어들이라는 점에 유의해야 한다.
동작 시에, 메모리 셀은 수회 선택, 판독 및/또는 기입(즉, 프로그래밍)될 수 있다. 시간에 따라, 선택, 판독 및/또는 기입과 연관된 임계 전압들은 부분적으로는 칼코게나이드 재료의 재료 특성들로 인해 변화될 수 있다. 결과적으로, 메모리 셀은 선택가능하지 않게 될 수 있고("페일 오픈(fail open)"), 세트 상태에 있는 메모리 요소는 리셋 상태로서 판독될 수 있고("세트 페일(set fail)"), 그리고/또는 리셋 상태에 있는 메모리 요소는 세트 상태로서 판독될 수 있다("리셋 페일(reset fail)"). 페일 오픈 및 세트 페일은 증가된 임계 전압에 대응하고, 리셋 페일은 감소된 임계 전압에 대응한다.
판독 동작에서, 소정 시간 간격 동안 타겟 메모리 셀에서 교차하는 WL 및 BL에 대한 제1 바이어스 전압 및 제2 바이어스 전압의 인가를 통해 타겟 메모리 셀이 선택된다. 메모리 셀에 걸친 결과적인 차분 바이어스 전압(differential bias voltage)(Vread)은 메모리 셀에 대해 최대 세트 전압보다 크고 최소 리셋 전압보다 작도록 구성된다. 세트 전압은 선택 디바이스의 임계 전압에 관련된다. 세트 전압은 선택 디바이스를 "턴 온"하기 위한, 즉 선택 디바이스를 고 임피던스 상태로부터 저 임피던스 상태로 전이하기 위한 임계 전압에 대응한다. 리셋 전압은 선택 디바이스의 임계 전압과 메모리 요소의 임계 전압의 합계에 관련된다. 리셋 전압은 선택 디바이스 및 메모리 요소 양쪽 모두를 저 임피던스 상태로 전이하도록 구성된다. 페일 오픈 상황에서, Vread에 응답하여, 선택 디바이스는 턴 온하지 않을 수 있으며, 다음에 메모리 셀은 선택되지 않을 수 있다. 페일 오픈은 선택 디바이스의 고 임피던스 및/또는 메모리 요소의 고 임피던스로 인한 것일 수 있다. 페일 오픈은 Vread의 인가 이후에 메모리 셀을 통하는 전류에서의 변화의 결여에 의해 검출될 수 있다. 메모리 셀이 페일 오픈이 아닌 경우, 선택 디바이스는 Vread에 응답하여 턴 온할 수 있고, 메모리 요소가 결정질 상태(세트)에 있는지 또는 비정질 상태(리셋)에 있는지에 종속하여, 타겟 메모리 요소는 스냅 백(snap back)할 수도 있고 스냅 백하지 않을 수도 있다. 스냅 백은, 전도성에서의 갑작스러운 변화 및 메모리 요소에 걸친 전압에서의 연관된 갑작스러운 변화를 초래하는 복합 메모리 요소(composite memory element)의 특성이다. 메모리 요소가 리셋 상태(즉, 상대적으로 고 임피던스)에 있는 경우, Vread의 인가에 응답하여, 스냅 백이 발생하지 않을 수 있다. 메모리 요소가 세트 상태(즉, 상대적으로 저 임피던스)에 있는 경우, 메모리 요소는 Vread의 인가에 응답하여 스냅 백할 수 있다. 메모리 셀에 결합된 감지 회로는 감지 시간 간격에서 스냅 백의 존재 또는 부재를 검출하도록 구성된다. 다음에, 스냅 백의 존재는 논리 1로서 해석되고, 스냅 백의 부재는 논리 0으로서 해석될 수 있다.
프로그래밍 동작 동안, 메모리 요소의 상은 메모리 셀에 걸친 차분 바이어스 전압의 인가 및 그 다음에 메모리 요소를 가열하도록 구성된 프로그래밍 전류의 인가에 의해 변화될 수 있다. 차분 바이어스 전압은 메모리 요소가 스냅 백하게 하기에 충분한 제1 시간 기간 동안 메모리 셀에 걸쳐 유지될 수 있고, 다음에 프로그래밍 전류는 메모리 요소의 상태를 변화시키기 위한 제2 시간 기간 동안 유지될 수 있다. 프로그래밍 전류는 메모리 요소를 세트하도록 구성될 수도 있고, 또는 메모리 요소를 리셋하도록 구성될 수도 있다. 세트 페일 상황에서, 프로그래밍 전류의 인가 이후의 메모리 셀의 임계 전압은 Vread보다 클 수 있다. 따라서, 메모리 셀의 프로그래밍된 상태는 세트이지만, Vread의 인가는 스냅 백을 초래하지 않을 수 있는데, 즉 판독 상태는 리셋에 대응한다. 리셋 페일 상황에서, 프로그래밍 전류의 인가 이후의 메모리 셀의 임계 전압은 Vread보다 작을 수 있다. 따라서, 메모리 셀의 프로그래밍된 상태는 리셋이지만, Vread의 인가는 스냅 백을 초래할 수 있는데, 즉 판독 상태는 세트에 대응한다.
일반적으로, 본 개시내용은 타겟 메모리 셀의 국부 가열을 제공하기 위해 열 디스터브를 이용하여 세트 페일 및/또는 페일 오픈 메모리 셀(타겟 메모리 셀)을 복구하도록 구성된 시스템 및 방법을 설명한다. 일반적으로, 열 디스터브는 이웃 메모리 셀을 프로그래밍할 때 발생되는 열 때문에 메모리 셀을 리셋 상태로부터 세트 상태로 의도적이지 않게 프로그래밍하는 것에 대응한다. 타겟 메모리 셀의 국부 가열은 타겟 메모리 셀에 인접한 복수의 메모리 셀에 복구 펄스들의 시퀀스를 인가함으로써 줄(Joule) 가열을 통해 의도적으로 생성될 수 있다. 복구 펄스들의 시퀀스는 타겟 셀의 국부 가열을 발생시키고, 그에 따라 이러한 가열의 결과로서 임계 전압에서의 감소를 발생시키도록 구성된다. 줄 가열은 저항성 가열로서 또한 알려져 있으며, 전도체를 통해 전류가 흐를 때 방출되는 열에 대응한다.
동작 시에, 타겟 메모리 셀(들)은 판독 동작에 후속하는 에러 정정 코드(ECC) 체크에 응답하여 그리고/또는 메모리 액세스 동작을 위해 타겟 메모리 셀을 선택하려는 시도에 응답하여 식별될 수 있다. ECC 체크의 결과로서, 페일 타입(예를 들어, 세트 페일, 리셋 페일) 및 에러 비트(들)에 대응하는 메모리 셀들의 어드레스(들)가 예를 들어 ECC 로직에 의해 식별될 수 있다. 메모리 셀을 선택하려는 시도의 실패에 응답하여, 각각의 선택가능하지 않은 메모리 셀의 어드레스가 예를 들어 메모리 제어기 로직에 의해 페일 식별자의 페일 오픈 타입과 함께 저장될 수 있다.
다음에, 본 개시내용과 부합하는 방법 및 시스템은 세트 페일 및/또는 페일 오픈에 대응하는 에러 상태를 갖는 각각의 메모리 셀에 대해 선택된 인접 메모리 셀들에 복구 펄스들의 시퀀스를 인가하도록 구성될 수 있다. 선택된 인접 메모리 셀들이 현재 데이터를 저장하는 경우, 이 데이터는 복구 펄스들의 인가 이전에 이동될(즉, 다른 메모리 셀들에 기입될) 수 있다. 이러한 방식으로, 관련 임계 전압을 감소시키도록 구성된 국부 가열이 타겟 메모리 셀(들)에서 유도될 수 있다. 따라서, 타겟 메모리 셀들을 포함하는 메모리 어레이의 동작이 개선될 수 있다.
도 1은 본 개시내용의 수개의 실시예와 부합하는 시스템 블록도(100)를 예시한다. 시스템(100)은, 서버, 워크스테이션 컴퓨터, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터(예를 들어, iPad®, GalaxyTab® 등), 울트라 휴대용 컴퓨터, 울트라 모바일 컴퓨터, 넷북 컴퓨터 및/또는 서브노트북 컴퓨터를 포함하지만 이에 제한되지는 않는 컴퓨팅 디바이스; 스마트 폰(예를 들어, iPhone®, Android® 기반 폰, Blackberry®, Symbian® 기반 폰, Palm® 기반 폰 등) 및/또는 피처 폰을 포함하지만 이에 제한되지는 않는 모바일 전화기에 대응할 수 있다.
시스템(100)은 프로세서(102), 메모리 제어기(104), 메모리 어레이(106) 및 칩셋(107)을 포함한다. 일부 실시예들에서, 시스템(100)은 칩셋(107)에 의해 시스템(100)에 결합되는 하나 이상의 주변 디바이스(들)(109)를 포함할 수 있다. 주변 디바이스(들)(109)는, 예를 들어, 디스플레이, 터치스크린 디스플레이, 프린터, 키패드, 키보드 등, 통신 로직, 유선 및/또는 무선, 하드 디스크 드라이브, 고체 상태 드라이브, 착탈식 저장 매체 등을 포함한 저장 디바이스(들)를 포함하는 사용자 인터페이스 디바이스(들)를 포함할 수 있다.
프로세서(102)는 버스(108)에 의해 메모리 제어기(104)에 결합된다. 프로세서(102)는 메모리 어드레스(들)를 포함한 판독 및/기입 요청들 및/또는 연관된 데이터를 메모리 제어기(104)에 제공할 수 있으며, 메모리 제어기(104)로부터 판독된 데이터를 수신할 수 있다. 예를 들어, 프로세서(102)는 주변 디바이스들(109) 중 하나 이상으로부터 하나 이상의 메모리 액세스 요청(들)을 수신할 수 있으며, 대응하는 판독 및/또는 기입 요청들을 메모리 제어기(104)에 제공할 수 있다. 메모리 제어기(104)는 메모리 액세스 동작들, 예를 들어 타겟 메모리 셀의 판독 및/또는 타겟 메모리 셀로의 기입, ECC 체크 동작들, 및 메모리 셀 복구 동작들을 수행하도록 구성된다. 시스템(100)은 예시 및 설명의 용이함을 위해 단순화된다는 점에 유의해야 한다.
메모리 어레이(106)는 상변화 크로스-포인트 메모리에 대응하고, 복수의 워드 라인(115), 복수의 비트 라인(117) 및 복수의 메모리 셀, 예를 들어 메모리 셀(107)을 포함한다. 각각의 메모리 셀은 워드 라인("WL")과 비트 라인("BL")의 크로스 포인트에서 WL과 BL 사이에 결합된다. 각각의 메모리 셀은 정보를 저장하도록 구성된 메모리 요소, 및 메모리 요소에 결합된 메모리 셀 선택 디바이스(즉, 선택기)를 포함한다. 선택 디바이스들은 오보닉 임계 스위치들(ovonic threshold switches), 다이오드들, 바이폴라 접합 트랜지스터들, 전계 효과 트랜지스터들 등을 포함할 수 있다. 메모리 어레이(106)는 이진 데이터를 저장하도록 구성되고, 기입(즉, 프로그래밍)되거나 판독될 수 있다. 메모리 어레이(106)는 메모리 셀들의 하나 이상의 층 및 연관된 WL들과 BL들을 포함할 수 있다. 메모리 어레이(106)는 연관된 밀도, 즉 단위 면적 또는 단위 체적당 메모리 셀들의 개수를 가질 수 있다.
메모리 제어기(104)는 메모리 제어기 로직(110), WL 제어 로직(114), BL 제어 로직(116), 감지 회로(118), ECC 로직(122), 복구 로직(124), 파라미터 저장소(126) 및 전류 소스(128)를 포함한다. 메모리 제어기 로직(110)은 에러 저장소(112)를 포함한다. 메모리 제어기 로직(110)은 메모리 제어기(104)와 연관된 동작들을 수행하도록 구성된다. 예를 들어, 메모리 제어기 로직(110)은 프로세서(102)와의 통신을 관리할 수 있다. 메모리 제어기 로직(110)은 각각의 수신된 메모리 어드레스와 연관된 하나 이상의 타겟 WL을 식별하도록 구성될 수 있다. 메모리 제어기 로직(110)은 타겟 WL 식별자들에 적어도 부분적으로 기초하여 WL 제어 로직(114) 및 BL 제어 로직(116)의 동작들을 관리하도록 구성될 수 있다.
WL 제어 로직(114)은 메모리 제어기 로직(110)으로부터 타겟 WL 어드레스(들)를 수신하고, 판독 및/또는 기입 동작들을 위해 하나 이상의 WL을 선택하도록 구성된다. 예를 들어, WL 제어 로직(114)은 WL 선택 바이어스 전압을 타겟 WL에 결합함으로써 타겟 WL을 선택하도록 구성될 수 있다. WL 제어 로직(114)은, WL 선택 바이어스 전압으로부터 타겟 WL을 결합해제(decoupling)하고/하거나 WL 선택해제 바이어스 전압(deselect bias voltage)을 WL에 결합함으로써 WL을 선택해제하도록 구성될 수 있다. WL 제어 로직(114)은 메모리 어레이(106)에 포함된 복수의 WL(115)에 결합될 수 있다. 각각의 WL은 다수의 BL(117)에 대응하는 다수의 메모리 셀에 결합될 수 있다.
BL 제어 로직(116)은 판독 및/또는 기입 동작들을 위해 하나 이상의 BL을 선택하도록 구성된다. BL 제어 로직(116)은 BL 선택 바이어스 전압을 타겟 BL에 결합함으로써 타겟 BL을 선택하도록 구성될 수 있다. BL 제어 로직(116)은, BL 선택 바이어스 전압으로부터 타겟 BL을 결합해제하고/하거나 BL 선택해제 바이어스 전압을 BL에 결합함으로써 BL을 선택해제하도록 구성될 수 있다.
메모리 제어기 로직(110)은 WL 제어 로직(114) 및 BL 제어 로직(116)의 선택, 판독 및 기입 동작들을 관리하고, 감지 회로(118)로부터 감지 데이터를 수신하도록 구성된다. 본 명세서에 설명된 바와 같이, 메모리 제어기 로직(110)은 메모리 셀 선택 실패(memory cell selection failures)(즉, 오픈 페일)를 검출하고, ECC 로직(122) 및 복구 로직(124)의 동작들을 용이하게 하도록 구성된다.
메모리 제어기 로직(110)은, 감지 회로(118)로부터의 출력에 적어도 부분적으로 기초하여 타겟 메모리 셀, 예를 들어 메모리 셀(107)이 선택되는지 여부를 결정하도록 구성될 수 있다. 메모리 셀이 선택될 때, 선택기 디바이스 임피던스는 상대적으로 고 임피던스로부터 상대적으로 저 임피던스로 전이한다. 선택 디바이스 메모리 셀의 임피던스가 상대적으로 낮을 때, 메모리 셀은 "선택"된다. 따라서, 메모리 제어기 로직(110)은, 메모리 셀(107)의 임피던스에 적어도 부분적으로 기초하여 메모리 셀(107)이 선택되었는지를 결정하도록 구성될 수 있다. 예를 들어, 감지 회로(118)는 메모리 셀(107)을 통하는 전류를 감지하고, 감지된 전류의 표시를 메모리 제어기 로직(110)에 제공하도록 구성될 수 있다. 따라서, 메모리 제어기 로직(110)은, 감지된 전류가 증가하는 경우에 - 임피던스가 (고정 공급 전압에 대해) 감소되었다고 표시함 - 셀이 선택된다고 결정할 수 있다. 메모리 셀(107)이 선택되었다고 메모리 제어기 로직(110)이 결정하는 경우, 메모리 셀(107)에 대한 메모리 액세스 동작(들)(예를 들어, 판독 및/또는 기입)이 진행될 수 있다. 선택 임계 전압을 인가한 이후에, 메모리 셀(107)이 선택되지 않았다고 메모리 제어기 로직(110)이 결정하는 경우, 메모리 제어기 로직(110)은 메모리 셀(107)과 연관된 메모리 셀 식별자 및 페일 오픈에 대응하는 페일 타입 표시자를 에러 저장소(112)에 저장하도록 구성된다.
메모리 셀(107)이 성공적으로 선택되는 경우, 감지 회로(118)는 감지 간격 동안, 예를 들어 판독 동작 동안 스냅 백 이벤트의 존재 또는 부재를 검출하도록 추가로 구성된다. 감지 회로(118)는 판독 동작의 결과에 관련된 논리 레벨 출력(logic level output)을 예를 들어 메모리 제어기 로직(110)으로 제공하도록 구성될 수 있다. 예를 들어, 메모리 제어기 로직(110)으로부터의 신호에 응답하여, WL 제어 로직(114) 및 BL 제어 로직(116)은, 예를 들어 WL(115a)을 WL 선택 바이어스 전압에 결합하고 예를 들어 BL(117a)을 BL 선택 바이어스 전압에 결합함으로써 판독 동작을 위해 메모리 셀, 예를 들어 메모리 셀(107)을 선택하도록 구성될 수 있다. 다음에, 메모리 셀(107)에 걸친 차분 바이어스 전압은 Vread에 대응할 수 있다. 다음에, 감지 회로(118)는 스냅 백 이벤트가 발생하는지 여부를 결정하기 위해서 메모리 셀(107)에 걸친 전압을 모니터링하도록 구성될 수 있다.
ECC 로직(122)은 메모리 제어기(104)에 대해 에러 체킹 기능성을 제공하도록 구성된다. 예를 들어, ECC 로직(122)은 메모리 어레이(106)에 저장되어 있는(즉, 기입 동작들 동안) 데이터에 패리티 정보, 예를 들어 ECC를 부가하도록 구성될 수 있다. 판독 동작의 일부로서 그리고/또는 이에 응답하여, ECC 로직(122)은 패리티 체크들(즉, 에러 신드롬들(error syndromes))을 결정하도록 추가로 구성될 수 있는데, 이들은 다음에 에러들을 검출하고, 에러들을 갖는 비트들을 식별하고, 그리고/또는 메모리 어레이(106)로부터 판독된 데이터를 정정하기 위해 이용될 수 있다. 에러 정정 및/또는 검출을 위해 하나 이상의 기술, 예를 들어 해밍 코드, 리드-솔로몬 코드, 저밀도 패리티 체크 코드(LDPC), BCH(Bose-Chaudhuri-Hocquenghem) 코드 등이 이용될 수 있다. 물론, 열거된 에러 정정 코드들은 예들일 뿐이며, 메모리 셀 에러들을 검출하고 에러 셀들을 식별하고 그리고/또는 다수의 검출된 에러를 정정하도록 구성된 다른 ECC들이 본 개시내용과 부합하여 이용될 수 있다.
ECC(122)는 정정될 수 있는 추가 에러들 및/또는 ECC(122)에 의해 식별되는 연관된 비트들을 검출할 수 있다. ECC(122)가 정정될 수 있는 추가 에러들 및/또는 식별되는 연관된 비트들을 검출하는 경우, ECC(122)는 메모리 제어기 로직(110)에 통지하도록 구성될 수 있다. 다음에, 메모리 제어기 로직(110)은 메모리 판독 실패(즉, 치명적 에러)를 프로세서(102)에 전달하도록 구성될 수 있다.
ECC(122)에 의해 검출되는 에러들의 개수가, 정정될 수 있는 에러들 및/또는 식별되는 연관된 비트들의 범위 내에 있는 경우, ECC(122)는 어드레스들 및 페일 타입(예를 들어, 세트 페일, 리셋 페일)을 메모리 제어기 로직(110)에 제공하도록 구성될 수 있다. 메모리 제어기 로직(110)은 어드레스들이 반복 에러들에 대응하는지를 결정하도록 구성될 수 있다. 다시 말하면, 일부 비트 판독 에러들은 연관된 메모리 셀들의 임계 전압들과 반드시 연관되지는 않는 랜덤 프로세스들로 인한 것일 수 있다. 식별된 메모리 셀의 에러들의 개수가 에러 임계치 미만인 경우, 메모리 제어기 로직(110)은 메모리 셀 식별자 및 페일 타입 표시자를 저장하고, 에러 저장소(112)에서 이 메모리 셀 식별자와 연관된 에러 카운터를 증분할 수 있다. 식별된 메모리 셀의 에러들의 개수가 에러 임계치 이상인 경우, 복구 로직(124)에는 세트 페일 에러들에 대해 통지될 수 있다. 통지는 메모리 셀 식별자(예를 들어, 어드레스 및/또는 WL 식별자 및 BL 식별자) 및 페일 타입을 포함할 수 있다. 리셋 페일들은 통상의 기술들을 이용하여 메모리 제어기 로직(110)에 의해 관리될 수 있다. 예를 들어, 통상의 기술들은, 데이터를 판독하고 다음에 이 데이터를 메모리 셀에 다시 기입하는 것에 의해 메모리 셀을 리프레시하는 것을 포함할 수 있다.
복구 로직(124)은, ECC(122) 및/또는 메모리 제어기 로직(110)에 의해 식별되는 연관된 메모리 셀들에 대한 페일 오픈들 및/또는 세트 페일들의 복구를 관리하도록 구성된다. 복구 로직(124)은 타겟 메모리 셀에 인접한 복수의 메모리 셀(인접 메모리 셀)에 복구 펄스들의 시퀀스를 인가하도록 구성된다. 선택될 인접 메모리 셀들의 개수 및 복구 펄스들의 시퀀스에 관련된 특정 파라미터들은 파라미터 저장소(126)에 저장될 수 있다.
복구 로직(124)은 세트 페일 또는 페일 오픈인 각각의 비트 에러에 대한 메모리 셀 식별자(들) 및 연관된 페일 타입 표시자(들)를 메모리 제어기 로직(110)으로부터 수신하도록 구성된다. 각각의 식별된 메모리 셀에 대해, 복구 로직(124)은 다수의 인접 메모리 셀을 선택하도록 구성된다. 예를 들어, 복구 로직(124)은 선택할 인접 메모리 셀들의 개수를 파라미터 저장소(126)로부터 검색하도록 구성될 수 있다. 선택된 인접 메모리 셀들에 복구 펄스들의 시퀀스를 인가하기 이전에, 복구 로직(124)은 연관되는 선택된 인접 메모리 셀 식별자들을 메모리 제어기 로직(110)에 제공하도록 구성된다. 다음에, 메모리 제어기 로직(110)은 임의의 프로그래밍된 식별되는 선택된 인접 메모리 셀로부터 데이터를 이동시킬 수 있다.
도 2는 본 개시내용의 일 실시예와 부합하는 크로스-포인트 메모리 어레이(200)의 예시적인 부분을 예시하는데, 이 크로스-포인트 메모리 어레이는 복수의 WL(집합적으로, 202), 복수의 BL(집합적으로, 204), 타겟 메모리 셀("T")(210) 및 복수의 인접 메모리 셀("C")(212A, 212B, 214A, 214B, 216A, ..., 216D)을 포함한다. 예를 들어, 크로스-포인트 메모리 어레이(200)의 부분은 도 1의 메모리 어레이(106)의 부분에 대응할 수 있다. 열 인접 메모리 셀들(212A, 212B)은 타겟 메모리 셀(210)과 BL(204A)을 공유하고, 행 인접 메모리 셀들(214A, 214B)은 타겟 메모리 셀(210)과 WL(202A)을 공유한다. 대각 인접 메모리 셀들(216A, ..., 216D)은 WL(202A)에 인접한 각각의 WL들(즉, WL(202B, 202C))과 BL(204A)에 인접한 각각의 BL들(즉, BL(204B, 204C)) 사이에 결합된다. 예를 들어, 대각 인접 메모리 셀(216A)은 WL(202B)과 BL(204B) 사이에 결합되고, 대각 인접 메모리 셀(216B)은 WL(202B)과 BL(204C) 사이에 결합되고, 대각 인접 메모리 셀(216C)은 WL(202C)과 BL(204B) 사이에 결합되고, 대각 인접 메모리 셀(216D)은 WL(202C)과 BL(204C) 사이에 결합된다. 대각 인접 메모리 셀들(216A, ..., 216D)은 동일하게 이격된 WL들 및 BL들에 대한 행 인접 메모리 셀들(214A, 214B) 또는 열 인접 메모리 셀들(212A, 212B)보다 예를 들어
Figure pct00001
의 팩터만큼 타겟 메모리 셀(210)로부터 상대적으로 더 떨어져 있다.
복구 펄스들의 시퀀스로부터 타겟 메모리 셀(210)에서 유도되는 가열 효과들은 복구 펄스들의 시퀀스를 수신하는 인접 메모리 셀들(212A, 212B, 214A, 214B, 216A, ... 및/또는 216D)과 타겟 메모리 셀(210) 사이의 거리에 관련될 수 있다. 이 거리는 메모리 셀 어레이, 예를 들어 메모리 셀 어레이(106)의 밀도, 및/또는 인접 메모리 셀들이 대각 인접인지 또는 행 및/또는 열 인접인지에 관련될 수 있다. 가열 효과들은 인접 메모리 셀들에 인가되는 전류의 양에 추가로 관련될 수 있다. 전류의 양은 예를 들어 전류 소스(128)의 최대 전류 능력에 의해 제한될 수 있다. 가열 효과들은 복구 펄스들의 시퀀스를 수신하도록 구성된 인접 메모리 셀들의 개수에 추가로 관련될 수 있다. 따라서, 타겟 메모리 셀(210)에서 유도되는 가열의 특성들은 본 명세서에 설명된 바와 같이 파라미터 저장소(126)에 저장된 복수의 파라미터의 선택을 통해 선택 및/또는 조정될 수 있다.
다시 도 1을 참조하면, 파라미터 저장소(126)는 복구 펄스들의 시퀀스와 연관된 파라미터들 및 선택할 인접 메모리 셀들의 개수를 저장하도록 구성된다. 선택할 인접 메모리 셀들의 개수는, 페일 타입이 세트 페일인지 페일 오픈인지, 메모리 어레이 밀도, 및/또는 전류 소스(128)로부터 이용가능한 최대 전류에 적어도 부분적으로 기초할 수 있다. 복구 펄스들의 시퀀스와 연관된 파라미터들은 이 시퀀스에서의 복구 펄스들의 개수(N), 펄스 폭(PW), 펄스 진폭(PA)을 포함할 수 있다. 일부 실시예들에서, 파라미터들은 복구 펄스들의 시퀀스에서의 각각의 펄스에 대한 듀티 팩터(duty factor)를 포함할 수 있다. 선택할 인접 메모리 셀들의 개수는 메모리 어레이(106)의 물리적 특성들에 관련될 수 있다. 선택되는 인접 메모리 셀들의 상대적으로 더 작은 개수는 메모리 셀들이 함께 상대적으로 더 가깝게 이격되는 상대적으로 더 조밀한 메모리 어레이에 대응할 수 있다. 예를 들어, 행 인접 메모리 셀들 또는 열 인접 메모리 셀들이 선택될 수 있다. 선택되는 인접 메모리 셀들의 상대적으로 더 큰 개수는 상대적으로 더 큰 메모리 셀 간격을 갖는 상대적으로 덜 조밀한 메모리 어레이에 대응할 수 있다. 예를 들어, 행 인접 및 열 인접 메모리 셀들이 선택될 수 있으며, 일부 경우에는 대각 인접 메모리 셀들이 또한 선택될 수 있다.
각각의 복구 펄스에 의해 생성되는 가열의 양은 N, PW 및/또는 PA에 관련될 수 있다. PA는 전류 소스(128)와 메모리 제어기(104)의 능력에 의해 제한될 수 있다. 예를 들어, 최대 PA는 전류 소스(128)의 최대 전류 공급 능력에 의해 제한될 수 있다. 더 긴 지속기간(PW), 상대적으로 더 높은 PA 및/또는 상대적으로 더 큰 N은 타겟 메모리 셀(107)에 대해 상대적으로 더 큰 줄 가열을 제공하도록 구성될 수 있다. 예를 들어, N은 일만(1E4)개 내지 일백만(1E6)개의 복구 펄스의 범위에 있을 수 있다. 다른 예에서, PW는 일십(10) 나노초(ns) 내지 오백(500) ns의 범위에 있을 수 있다. 다른 예에서, PA는 오십(50) 마이크로암페어(㎂) 내지 육백(600) ㎂의 범위에 있을 수 있다. 각각의 펄스의 듀티 팩터는 기입 사이클의 50% 내지 60% 정도일 수 있다. 기입 사이클은 타겟 메모리 셀을 선택하는 것(즉, 타겟 WL 및 타겟 BL을 선택하는 것), 차분 바이어스 전압을 인가하는 것 및 복구 펄스를 인가하는 것을 포함한다. 각각의 펄스의 듀티 팩터는 펄스 주기(PP)의 1/2의 PW에 대응하는 50% 정도일 수 있다. 따라서, 예를 들어, 기입 사이클 주기(write cycle period)는 50% 듀티 팩터에 대해 이십(20) ns 내지 1 마이크로초(㎲)의 범위에 있을 수 있다.
다음에, 복구 로직(124)은 선택된 인접 메모리 셀들에 복구 펄스들의 시퀀스를 인가할 수 있다. 복구 펄스들의 시퀀스가 인가된 이후에, 메모리 제어기 로직(110)은 복구가 성공적이었는지를 결정하도록 구성될 수 있다. 예를 들어, 메모리 제어기(110)는, 타겟 메모리 셀(107)을 선택하고 그리고/또는 타겟 메모리 셀(107)을 세트(즉, 프로그래밍)한 다음에 타겟 메모리 셀(107)을 판독하여 복구가 성공적이었는지를 결정하려고 시도하도록 구성될 수 있다. 복구가 성공적이지 않은 경우, 복구 로직(124)은 인접 메모리 셀들에 대한 복구 펄스들의 시퀀스의 인가를 반복하도록 구성될 수 있다. 복구 펄스들의 시퀀스와 연관된 파라미터들이 조정될 수 있고/있거나, 선택되는 인접 메모리 셀들의 개수가 증가될 수 있다. 복구 시도들의 개수가 제한될 수 있다. 예를 들어, 복구 시도들의 최대 개수는 파라미터 저장소(126)에 저장될 수 있다.
따라서, 타겟 메모리 셀은 판독 동작에 후속하는 ECC 체크에 응답하여 그리고/또는 메모리 액세스 동작을 위해 타겟 메모리 셀을 선택하려는 시도에 응답하여 식별될 수 있다. 다음에, 세트 페일 및/또는 페일 오픈에 대응하는 에러 상태를 갖는 각각의 메모리 셀에 대해 선택된 인접 메모리 셀들에 복구 펄스들의 시퀀스가 인가될 수 있다. 복구 펄스들의 시퀀스와 연관된 파라미터들은 조정가능 및/또는 선택가능할 수 있다. 선택된 인접 메모리 셀들이 현재 데이터를 저장하는 경우, 이 데이터는 복구 펄스들의 시퀀스의 인가 이전에 이동될(즉, 다른 메모리 셀들에 기입될) 수 있다. 따라서, 타겟 메모리 셀(들)에서 국부 가열이 유도될 수 있고, 이 가열은 타겟 메모리 셀의 임계 전압을 감소시키도록 구성된다. 따라서, 타겟 메모리 셀들을 포함하는 메모리 어레이의 동작이 개선될 수 있다.
도 3은 본 개시내용의 다양한 실시예들과 부합하는 세트 페일, 리셋 페일 및/또는 페일 오픈을 복구하기 위한 동작들의 플로우차트(300)를 예시한다. 동작들은, 예를 들어, 메모리 제어기 로직(110), WL 제어 로직(114), BL 제어 로직(116), 감지 회로(118), ECC 로직(122) 및/또는 복구 로직(124)을 포함하는 메모리 제어기, 예를 들어 메모리 제어기(104)에 의해 수행될 수 있다. 플로우차트(300)는, 상대적으로 고 임계 전압(들), 예를 들어 세트 페일 및/또는 페일 오픈을 갖는 메모리 셀(들)을 복구하고/하거나, 상대적으로 저 임계 전압, 예를 들어 리셋 페일을 갖는 메모리 셀(들)을 리프레시하도록 구성된 예시적인 동작들을 도시한다. 구체적으로, 플로우차트(300)는, 본 명세서에 설명된 바와 같이, 복구 펄스들의 시퀀스를 이용하여 인접 메모리 셀들을 사이클-프로그래밍(cycle-programming)하는 것에 의한 열 디스터브를 이용하고 그에 의해 타겟 메모리 셀을 가열하도록 구성된 예시적인 동작들을 도시한다.
플로우차트(300)의 동작들은 동작(302)에서 시작할 수 있다. 동작(304)에서, 복수의 메모리 셀이 판독될 수 있다. 동작(306)에서, ECC 체크가 수행될 수 있다. 동작(308)에서, 치명적 에러가 존재하는지가 결정될 수 있다. 예를 들어, ECC의 에러 정정 능력을 초과하는 메모리 판독 에러들의 개수는 치명적 에러에 대응한다. 에러가 치명적인 경우, 프로그램 흐름은 동작(310)에서 종료할 수 있다. 에러가 치명적이지 않은 경우, 동작(320)에서, 페일 카운트(fail count)가 페일 카운트 임계치보다 큰지가 결정될 수 있다. 페일 카운트가 페일 카운트 임계치보다 크지 않은 경우, 프로그램 흐름은 동작(322)에서 리턴할 수 있다. 예를 들어, 페일 카운트 임계치는 임계 전압에서의 증가로 인한 것이 아닐 수 있는 과도 랜덤 에러들(transient random errors)을 수용하도록 구성될 수 있다. 페일 카운트가 페일 카운트 임계치보다 큰 경우, 동작(324)에서, 에러 비트들이 식별될 수 있으며 페일 타입이 식별될 수 있다. 예를 들어, 에러 비트들과 연관된 메모리 셀들이 식별될 수 있다. 일부 실시예들에서, 동작(326)에서, 리셋 페일들이 리프레시될 수 있다. 일부 경우에, 동작(328)에서, 선택된 인접 셀(들)로부터의 데이터가 이동될 수 있다. 예를 들어, 데이터는, 복구 펄스들의 시퀀스의 인가 이전에, 식별되는 선택된 인접 메모리 셀들로부터 이동될 수 있다. 동작(330)에서, 복구 펄스들의 시퀀스가 선택된 인접 셀(들)에 인가될 수 있다. 동작(332)에서, 복구가 성공적이었는지가 결정될 수 있다. 예를 들어, 타겟 메모리 셀을 선택 및/또는 세트하려는 시도가 이루어질 수 있다. 복구가 성공적인 경우, 프로그램 흐름은 동작(334)에서 리턴할 수 있다. 복구가 성공적이지 않은 경우, 동작(336)에서, 타겟 메모리 셀을 복구하려는 시도들의 최대 개수가 경과되었는지가 결정될 수 있다. 타겟 메모리 셀을 복구하려는 시도들의 최대 개수가 경과되지 않은 경우, 프로그램 흐름은 동작(330)으로 진행할 수 있다. 복구하려는 시도들의 최대 개수가 경과된 경우, 프로그램 흐름은 동작(338)에서 종료할 수 있다. 따라서, 플로우차트(300)의 동작들은 세트 페일들 및/또는 페일 오픈들을 복구하기 위해 열 디스터브를 이용하도록 구성된다.
도 3은 일 실시예에 따른 다양한 동작들을 예시하지만, 도 3에 도시된 동작들 전부가 다른 실시예들에 필요하지는 않다는 점이 이해되어야 한다. 실제로, 본 개시내용의 다른 실시예들에서, 도 3에 도시된 동작들 및/또는 본 명세서에 설명된 다른 동작들은, 도면들 중 임의의 도면에서 구체적으로 도시되지 않지만 본 개시내용과 여전히 충분히 부합하는 방식으로 결합될 수 있다고 본 명세서에서 충분히 고려된다. 따라서, 하나의 도면에 정확히 도시되지 않은 피처들 및/또는 동작들에 관련된 청구항들은 본 개시내용의 범위 및 내용 내에 있는 것으로 간주된다.
본 명세서의 임의의 실시예에서 이용되는 바와 같이, "로직"이라는 용어는 전술한 동작들 중 임의의 동작을 수행하도록 구성된 앱, 소프트웨어, 펌웨어 및/또는 회로를 지칭할 수 있다. 소프트웨어는, 비일시적인 컴퓨터 판독가능 저장 매체 상에 기록된 소프트웨어 패키지, 코드, 명령어들, 명령어 세트들 및/또는 데이터로서 구현될 수 있다. 펌웨어는 메모리 디바이스들에 하드-코딩되는(예를 들어, 비휘발성) 코드, 명령어들 또는 명령어 세트들 및/또는 데이터로서 구현될 수 있다.
"회로"는, 본 명세서의 임의의 실시예에서 이용되는 바와 같이, 예를 들어, 하드와이어드 회로(hardwired circuitry), 하나 이상의 개별적인 명령어 처리 코어를 포함하는 컴퓨터 프로세서들과 같은 프로그래머블 회로, 상태 머신 회로, 및/또는 프로그래머블 회로에 의해 실행되는 명령어들을 저장하는 펌웨어를 단독으로 또는 임의의 조합으로 포함할 수 있다. 로직은, 집합적으로 또는 개별적으로, 더 큰 시스템, 예를 들어 집적 회로(IC), 주문형 집적 회로(ASIC), 시스템 온 칩(SoC), 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 서버, 스마트 폰 등의 일부를 형성하는 회로로서 구현될 수 있다.
일부 실시예들에서, 하드웨어 기술 언어는 본 명세서에 설명된 다양한 로직 및/또는 회로에 대한 회로 및/또는 로직 구현(들)을 특정하기 위해 이용될 수 있다. 예를 들어, 일 실시예에서, 하드웨어 기술 언어는, 본 명세서에 설명된 하나 이상의 회로 및/또는 로직의 반도체 제조를 가능하게 할 수 있는 초고속 집적 회로(VHSIC) 하드웨어 기술 언어(VHDL)를 따르거나 이러한 하드웨어 기술 언어와 호환될 수 있다. VHDL은 IEEE 표준 1076-1987, IEEE 표준 1076.2, IEEE 1076.1, VHDL-2006의 IEEE 드래프트 3.0, VHDL-2008의 IEEE 드래프트 4.0, 및/또는 다른 버전의 IEEE VHDL 표준들 및/또는 다른 하드웨어 기술 표준들을 따르거나 이들과 호환될 수 있다.
따라서, 타겟 메모리 셀의 국부 가열을 제공하기 위해 열 디스터브를 이용하여 세트 페일 및/또는 페일 오픈 메모리 셀을 복구하도록 구성된 시스템 및 방법이 설명되었다. 타겟 메모리 셀의 국부 가열은 타겟 메모리 셀에 인접한 복수의 메모리 셀에 복구 펄스들의 시퀀스를 인가함으로써 의도적으로 생성될 수 있다. 복구 펄스들의 시퀀스는 타겟 셀의 국부 가열을 발생시키고, 그에 따라 이러한 가열의 결과로서 임계 전압에서의 감소를 발생시키도록 구성된다.
동작 시에, 타겟 메모리 셀(들)은 판독 동작에 후속하는 에러 정정 코드(ECC) 체크에 응답하여 그리고/또는 메모리 액세스 동작을 위해 타겟 메모리 셀을 선택하려는 시도에 응답하여 식별될 수 있다. ECC 체크의 결과로서, 페일 타입(예를 들어, 세트 페일, 리셋 페일) 및 에러 비트(들)에 대응하는 메모리 셀들의 어드레스(들)가 예를 들어 ECC 로직에 의해 식별될 수 있다. 메모리 셀을 선택하려는 시도의 실패에 응답하여, 각각의 선택가능하지 않은 메모리 셀의 어드레스가 예를 들어 메모리 제어기 로직에 의해 페일 식별자의 세트 페일 및/또는 페일 오픈 타입과 함께 저장될 수 있다. 다음에, 본 개시내용과 부합하는 방법 및 시스템은 세트 페일 및/또는 페일 오픈에 대응하는 에러 상태를 갖는 각각의 메모리 셀에 대해 선택된 인접 메모리 셀들에 복구 펄스들의 시퀀스를 인가하도록 구성될 수 있다. 선택된 인접 메모리 셀들이 현재 데이터를 저장하는 경우, 이 데이터는 복구 펄스들의 시퀀스의 인가 이전에 이동될(즉, 다른 메모리 셀들에 기입될) 수 있다. 이러한 방식으로, 관련 임계 전압을 감소시키도록 구성된 국부 가열이 타겟 메모리 셀(들)에서 유도될 수 있다. 따라서, 타겟 메모리 셀들을 포함하는 메모리 어레이의 동작이 개선될 수 있다.
예들
본 개시내용의 예들은 아래에 논의되는 바와 같이 크로스-포인트 메모리에서 가열기로서 열 디스터브를 이용하는 것에 관련된 방법, 이 방법의 동작들을 수행하는 수단, 디바이스, 또는 장치나 시스템과 같은 발명 대상을 포함한다.
예 1
이 예에 따르면, 장치가 제공되는데, 이 장치는, 타겟 메모리 셀과 연관된 선택 실패 및 세트 페일 메모리 판독 에러(set fail memory read error) 중 적어도 하나에 응답하여 타겟 메모리 셀을 식별하도록 구성된 메모리 제어기를 포함한다. 메모리 제어기는 타겟 메모리 셀에 인접한 제1 개수의 선택된 인접 메모리 셀들에 복구 펄스들의 제1 시퀀스를 인가하도록 추가로 구성되고, 복구 펄스들의 제1 시퀀스는 타겟 메모리 셀에서의 가열을 유도하도록 구성된다.
예 2
이 예는 예 1의 요소들을 포함하고, 복구 펄스들의 제1 시퀀스는 다수(N개)의 복구 펄스를 포함하고, 각각의 복구 펄스는 펄스 진폭(PA) 및 펄스 폭(PW)을 갖는다.
예 3
이 예는 예 1의 요소들을 포함하고, 메모리 제어기는 에러 코드 정정(error code correction)(ECC) 로직을 포함하고, ECC 로직은 ECC 체크를 수행하도록 구성되고, 메모리 판독 에러는 ECC 체크에 관련된다.
예 4
이 예는 예 3의 요소들을 포함하고, ECC 로직은 판독 동작에 응답하여 ECC 체크를 수행하도록 구성된다.
예 5
이 예는 예 3의 요소들을 포함하고, ECC 로직은 다수의 메모리 판독 에러를 결정하고, 이러한 다수의 메모리 판독 에러가 치명적 에러에 대응하는 경우에 메모리 제어기에 통지하도록 구성된다.
예 6
이 예는 예 3의 요소들을 포함하고, ECC 로직은 세트 페일 또는 리셋 페일을 포함하는 그룹으로부터 메모리 판독 에러의 타입을 선택하도록 구성된다.
예 7
이 예는 예 3의 요소들을 포함하고, 메모리 제어기는 제2 메모리 셀에 대해 리프레시 동작을 수행하도록 구성되고, 제2 메모리 셀은 ECC 로직에 의해 리셋 페일 메모리 판독 에러(reset fail memory read error)로서 식별된다.
예 8
이 예는 예 1 내지 예 7 중 어느 하나의 요소들을 포함하고, 메모리 제어기는 타겟 메모리 셀과 연관된 세트 페일 메모리 판독 에러들의 카운트를 모니터링하도록 구성된다.
예 9
이 예는 예 1 내지 예 7 중 어느 하나의 요소들을 포함하고, 메모리 제어기는, 메모리 어레이 밀도 및 최대 이용가능 전류 중 하나 이상에 적어도 부분적으로 기초하여, 선택할 제1 개수의 인접 메모리 셀들을 결정하도록 구성된다.
예 10
이 예는 예 2의 요소들을 포함하고, 메모리 제어기는, 메모리 어레이 밀도 및 최대 이용가능 전류 중 하나 이상에 적어도 부분적으로 기초하여 N, PA 및 PW 중 하나 이상을 선택하도록 구성된다.
예 11
이 예는 예 1 내지 예 7 중 어느 하나의 요소들을 포함하고, 제1 개수의 선택된 인접 메모리 셀들은 열 인접 메모리 셀들, 행 인접 메모리 셀들 및 대각 인접 메모리 셀들 중 하나 이상을 포함한다.
예 12
이 예는 예 1 내지 예 7 중 어느 하나의 요소들을 포함하고, 메모리 제어기는, 복구 펄스들의 제1 시퀀스의 인가 이후에 타겟 메모리 셀과 연관된 임계 전압이 타겟 임계 전압 이하인지를 결정하도록 추가로 구성된다.
예 13
이 예는 예 12의 요소들을 포함하고, 메모리 제어기는, 결정된 임계 전압이 타겟 임계 전압 초과인 경우에, 복구 펄스들의 제1 시퀀스와 연관된 하나 이상의 파라미터를 조정하여 복구 펄스들의 제2 시퀀스를 발생시키고, 적어도 제1 개수의 선택된 인접 메모리 셀들에 복구 펄스들의 제2 시퀀스를 인가하도록 구성된다.
예 14
이 예는 예 13의 요소들을 포함하고, 메모리 제어기는, 결정된 임계 전압이 타겟 임계 전압 초과인 경우에 복구 시도들의 최대 개수까지 복구 펄스들의 제2 시퀀스의 인가를 반복하도록 추가로 구성된다.
예 15
이 예는 예 1 내지 예 7 중 어느 하나의 요소들을 포함하고, 메모리 제어기는 제1 개수의 선택된 인접 메모리 셀들을 식별하고, 복구 펄스들의 제1 시퀀스의 인가 이전에, 제1 개수의 선택된 인접 메모리 셀들 중 임의의 하나 이상에 저장된 데이터를 이동시키도록 추가로 구성된다.
예 16
이 예는 예 2의 요소들을 포함하고, N은 1만 내지 1백만이고, PA는 50 마이크로암페어(㎂) 내지 6백 ㎂이고, PW는 10 나노초 내지 5백 나노초이다.
예 17
이 예에 따르면, 방법이 제공되는데, 이 방법은, 메모리 제어기에 의해, 타겟 메모리 셀과 연관된 선택 실패 및 세트 페일 메모리 판독 에러 중 적어도 하나에 응답하여 타겟 메모리 셀을 식별하는 단계; 및 메모리 제어기에 의해, 타겟 메모리 셀에 인접한 제1 개수의 선택된 인접 메모리 셀들에 복구 펄스들의 제1 시퀀스를 인가하는 단계 - 복구 펄스들의 제1 시퀀스는 타겟 메모리 셀에서의 가열을 유도하도록 구성됨 - 를 포함한다.
예 18
이 예는 예 17의 요소들을 포함하고, 복구 펄스들의 제1 시퀀스는 다수(N개)의 복구 펄스를 포함하고, 각각의 복구 펄스는 펄스 진폭(PA) 및 펄스 폭(PW)을 갖는다.
예 19
이 예는 예 17의 요소들을 포함하고, 에러 코드 정정(ECC) 로직에 의해, ECC 체크를 수행하는 단계를 더 포함하고, 메모리 판독 에러는 ECC 체크에 관련된다.
예 20
이 예는 예 19의 요소들을 포함하고, ECC 로직은 판독 동작에 응답하여 ECC 체크를 수행하도록 구성된다.
예 21
이 예는 예 19의 요소들을 포함하고, ECC 로직에 의해, 다수의 메모리 판독 에러를 결정하는 단계; 및 ECC 로직에 의해, 이러한 다수의 메모리 판독 에러가 치명적 에러에 대응하는 경우에 메모리 제어기에 통지하는 단계를 더 포함한다.
예 22
이 예는 예 19의 요소들을 포함하고, ECC 로직에 의해, 세트 페일 또는 리셋 페일을 포함하는 그룹으로부터 메모리 판독 에러의 타입을 선택하는 단계를 더 포함한다.
예 23
이 예는 예 19의 요소들을 포함하고, ECC 로직에 의해, 제2 메모리 셀을 리셋 페일 메모리 판독 에러로서 식별하는 단계; 및 메모리 제어기에 의해, 제2 메모리 셀에 대해 리프레시 동작을 수행하는 단계를 더 포함한다.
예 24
이 예는 예 17의 요소들을 포함하고, 메모리 제어기에 의해, 타겟 메모리 셀과 연관된 세트 페일 메모리 판독 에러들의 카운트를 모니터링하는 단계를 더 포함한다.
예 25
이 예는 예 17의 요소들을 포함하고, 메모리 제어기에 의해, 메모리 어레이 밀도 및 최대 이용가능 전류 중 하나 이상에 적어도 부분적으로 기초하여, 선택할 제1 개수의 인접 메모리 셀들을 결정하는 단계를 더 포함한다.
예 26
이 예는 예 18의 요소들을 포함하고, 메모리 제어기에 의해, 메모리 어레이 밀도 및 최대 이용가능 전류 중 하나 이상에 적어도 부분적으로 기초하여 N, PA 및 PW 중 하나 이상을 선택하는 단계를 더 포함한다.
예 27
이 예는 예 17의 요소들을 포함하고, 제1 개수의 선택된 인접 메모리 셀들은 열 인접 메모리 셀들, 행 인접 메모리 셀들 및 대각 인접 메모리 셀들 중 하나 이상을 포함한다.
예 28
이 예는 예 17의 요소들을 포함하고, 메모리 제어기에 의해, 복구 펄스들의 제1 시퀀스의 인가 이후에 타겟 메모리 셀과 연관된 임계 전압이 타겟 임계 전압 이하인지를 결정하는 단계를 더 포함한다.
예 29
이 예는 예 28의 요소들을 포함하고, 메모리 제어기에 의해, 결정된 임계 전압이 타겟 임계 전압 초과인 경우에, 복구 펄스들의 제1 시퀀스와 연관된 하나 이상의 파라미터를 조정하여 복구 펄스들의 제2 시퀀스를 발생시키는 단계; 및 메모리 제어기에 의해, 적어도 제1 개수의 선택된 인접 메모리 셀들에 복구 펄스들의 제2 시퀀스를 인가하는 단계를 더 포함한다.
예 30
이 예는 예 29의 요소들을 포함하고, 메모리 제어기에 의해, 결정된 임계 전압이 타겟 임계 전압 초과인 경우에 복구 시도들의 최대 개수까지 복구 펄스들의 제2 시퀀스의 인가를 반복하는 단계를 더 포함한다.
예 31
이 예는 예 17의 요소들을 포함하고, 메모리 제어기에 의해, 제1 개수의 선택된 인접 메모리 셀들을 식별하는 단계; 및 메모리 제어기에 의해, 복구 펄스들의 제1 시퀀스의 인가 이전에, 제1 개수의 선택된 인접 메모리 셀들 중 임의의 하나 이상에 저장된 데이터를 이동시키는 단계를 더 포함한다.
예 32
이 예는 예 18의 요소들을 포함하고, N은 1만 내지 1백만이고, PA는 50 마이크로암페어(㎂) 내지 6백 ㎂이고, PW는 10 나노초 내지 5백 나노초이다.
예 33
이 예에 따르면, 시스템이 제공되는데, 이 시스템은 프로세서; 프로세서를 주변 디바이스에 결합하도록 구성된 칩셋; 복수의 메모리 셀을 포함하는 크로스-포인트 메모리 어레이; 및 메모리 제어기를 포함한다. 메모리 제어기는, 타겟 메모리 셀과 연관된 선택 실패 및 세트 페일 메모리 판독 에러 중 적어도 하나에 응답하여 타겟 메모리 셀을 식별하도록 구성된다. 메모리 제어기는 타겟 메모리 셀에 인접한 제1 개수의 선택된 인접 메모리 셀들에 복구 펄스들의 제1 시퀀스를 인가하도록 추가로 구성되고, 복구 펄스들의 제1 시퀀스는 타겟 메모리 셀에서의 가열을 유도하도록 구성된다.
예 34
이 예는 예 33의 요소들을 포함하고, 복구 펄스들의 제1 시퀀스는 다수(N개)의 복구 펄스를 포함하고, 각각의 복구 펄스는 펄스 진폭(PA) 및 펄스 폭(PW)을 갖는다.
예 35
이 예는 예 33의 요소들을 포함하고, 메모리 제어기는 에러 코드 정정(ECC) 로직을 포함하고, ECC 로직은 ECC 체크를 수행하도록 구성되고, 메모리 판독 에러는 ECC 체크에 관련된다.
예 36
이 예는 예 35의 요소들을 포함하고, ECC 로직은 판독 동작에 응답하여 ECC 체크를 수행하도록 구성된다.
예 37
이 예는 예 35의 요소들을 포함하고, ECC 로직은 다수의 메모리 판독 에러를 결정하고, 이러한 다수의 메모리 판독 에러가 치명적 에러에 대응하는 경우에 메모리 제어기에 통지하도록 구성된다.
예 38
이 예는 예 35의 요소들을 포함하고, ECC 로직은 세트 페일 또는 리셋 페일을 포함하는 그룹으로부터 메모리 판독 에러의 타입을 선택하도록 구성된다.
예 39
이 예는 예 35의 요소들을 포함하고, 메모리 제어기는 제2 메모리 셀에 대해 리프레시 동작을 수행하도록 구성되고, 제2 메모리 셀은 ECC 로직에 의해 리셋 페일 메모리 판독 에러로서 식별된다.
예 40
이 예는 예 33 내지 예 39 중 어느 하나의 요소들을 포함하고, 메모리 제어기는 타겟 메모리 셀과 연관된 세트 페일 메모리 판독 에러들의 카운트를 모니터링하도록 구성된다.
예 41
이 예는 예 33 내지 예 39 중 어느 하나의 요소들을 포함하고, 메모리 제어기는, 메모리 어레이 밀도 및 최대 이용가능 전류 중 하나 이상에 적어도 부분적으로 기초하여, 선택할 제1 개수의 인접 메모리 셀들을 결정하도록 구성된다.
예 42
이 예는 예 34의 요소들을 포함하고, 메모리 제어기는, 메모리 어레이 밀도 및 최대 이용가능 전류 중 하나 이상에 적어도 부분적으로 기초하여 N, PA 및 PW 중 하나 이상을 선택하도록 구성된다.
예 43
이 예는 예 33 내지 예 39 중 어느 하나의 요소들을 포함하고, 제1 개수의 선택된 인접 메모리 셀들은 열 인접 메모리 셀들, 행 인접 메모리 셀들 및 대각 인접 메모리 셀들 중 하나 이상을 포함한다.
예 44
이 예는 예 33 내지 예 39 중 어느 하나의 요소들을 포함하고, 메모리 제어기는, 복구 펄스들의 제1 시퀀스의 인가 이후에 타겟 메모리 셀과 연관된 임계 전압이 타겟 임계 전압 이하인지를 결정하도록 추가로 구성된다.
예 45
이 예는 예 44의 요소들을 포함하고, 메모리 제어기는, 결정된 임계 전압이 타겟 임계 전압 초과인 경우에, 복구 펄스들의 제1 시퀀스와 연관된 하나 이상의 파라미터를 조정하여 복구 펄스들의 제2 시퀀스를 발생시키고, 적어도 제1 개수의 선택된 인접 메모리 셀들에 복구 펄스들의 제2 시퀀스를 인가하도록 구성된다.
예 46
이 예는 예 45의 요소들을 포함하고, 메모리 제어기는, 결정된 임계 전압이 타겟 임계 전압 초과인 경우에 복구 시도들의 최대 개수까지 복구 펄스들의 제2 시퀀스의 인가를 반복하도록 추가로 구성된다.
예 47
이 예는 예 33 내지 예 39 중 어느 하나의 요소들을 포함하고, 메모리 제어기는 제1 개수의 선택된 인접 메모리 셀들을 식별하고, 복구 펄스들의 제1 시퀀스의 인가 이전에, 제1 개수의 선택된 인접 메모리 셀들 중 임의의 하나 이상에 저장된 데이터를 이동시키도록 추가로 구성된다.
예 48
이 예는 예 34의 요소들을 포함하고, N은 1만 내지 1백만이고, PA는 50 마이크로암페어(㎂) 내지 6백 ㎂이고, PW는 10 나노초 내지 5백 나노초이다.
예 49
본 개시내용의 다른 예는, 예 17 내지 예 32 중 어느 하나의 방법을 수행하도록 배열된 적어도 하나의 디바이스를 포함하는 시스템이다.
예 50
본 개시내용의 다른 예는, 예 17 내지 예 32 중 어느 하나의 방법을 수행하는 수단을 포함하는 디바이스이다.
다양한 피처들, 양태들 및 실시예들이 본 명세서에 설명되었다. 본 기술분야의 통상의 기술자에 의해 이해되는 바와 같이, 이러한 피처들, 양태들 및 실시예들은 서로와의 조합뿐만 아니라, 변형 및 수정이 가능하다. 그러므로, 본 개시내용은 이러한 조합, 변형 및 수정을 포괄하는 것으로 고려되어야 한다.

Claims (23)

  1. 장치로서,
    타겟 메모리 셀과 연관된 선택 실패(selection failure) 및 세트 페일 메모리 판독 에러(set fail memory read error) 중 적어도 하나에 응답하여 상기 타겟 메모리 셀을 식별하도록 구성된 메모리 제어기를 포함하고,
    상기 메모리 제어기는 상기 타겟 메모리 셀에 인접한 제1 개수의 선택된 인접 메모리 셀들에 복구 펄스들의 제1 시퀀스를 인가하도록 추가로 구성되고, 상기 복구 펄스들의 제1 시퀀스는 상기 타겟 메모리 셀에서의 가열(heating)을 유도하도록 구성되는 장치.
  2. 제1항에 있어서,
    상기 복구 펄스들의 제1 시퀀스는 다수(N개)의 복구 펄스를 포함하고, 각각의 복구 펄스는 펄스 진폭(PA) 및 펄스 폭(PW)을 갖는 장치.
  3. 제1항에 있어서,
    상기 메모리 제어기는 에러 코드 정정(error code correction; ECC) 로직을 포함하고, 상기 ECC 로직은 ECC 체크를 수행하도록 구성되고, 상기 메모리 판독 에러는 상기 ECC 체크에 관련되는 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 메모리 제어기는, 상기 복구 펄스들의 제1 시퀀스의 인가 이후에 상기 타겟 메모리 셀과 연관된 임계 전압이 타겟 임계 전압 이하인지를 결정하도록 추가로 구성되는 장치.
  5. 제4항에 있어서,
    상기 메모리 제어기는, 상기 결정된 임계 전압이 상기 타겟 임계 전압 초과인 경우에, 상기 복구 펄스들의 제1 시퀀스와 연관된 하나 이상의 파라미터를 조정하여 복구 펄스들의 제2 시퀀스를 발생시키고, 적어도 상기 제1 개수의 선택된 인접 메모리 셀들에 상기 복구 펄스들의 제2 시퀀스를 인가하도록 구성되는 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 메모리 제어기는 상기 제1 개수의 선택된 인접 메모리 셀들을 식별하고, 상기 복구 펄스들의 제1 시퀀스의 인가 이전에, 상기 제1 개수의 선택된 인접 메모리 셀들 중 임의의 하나 이상에 저장된 데이터를 이동시키도록 추가로 구성되는 장치.
  7. 제2항에 있어서,
    N은 1만 내지 1백만이고, PA는 50 마이크로암페어(㎂) 내지 6백 ㎂이고, PW는 10 나노초 내지 5백 나노초인 장치.
  8. 방법으로서,
    메모리 제어기에 의해, 타겟 메모리 셀과 연관된 선택 실패 및 세트 페일 메모리 판독 에러 중 적어도 하나에 응답하여 상기 타겟 메모리 셀을 식별하는 단계; 및
    상기 메모리 제어기에 의해, 상기 타겟 메모리 셀에 인접한 제1 개수의 선택된 인접 메모리 셀들에 복구 펄스들의 제1 시퀀스를 인가하는 단계 - 상기 복구 펄스들의 제1 시퀀스는 상기 타겟 메모리 셀에서의 가열을 유도하도록 구성됨 -
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 복구 펄스들의 제1 시퀀스는 다수(N개)의 복구 펄스를 포함하고, 각각의 복구 펄스는 펄스 진폭(PA) 및 펄스 폭(PW)을 갖는 방법.
  10. 제8항에 있어서,
    에러 코드 정정(ECC) 로직에 의해, ECC 체크를 수행하는 단계를 더 포함하고, 상기 메모리 판독 에러는 상기 ECC 체크에 관련되는 방법.
  11. 제8항에 있어서,
    상기 메모리 제어기에 의해, 상기 복구 펄스들의 제1 시퀀스의 인가 이후에 상기 타겟 메모리 셀과 연관된 임계 전압이 타겟 임계 전압 이하인지를 결정하는 단계를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 메모리 제어기에 의해, 상기 결정된 임계 전압이 상기 타겟 임계 전압 초과인 경우에, 상기 복구 펄스들의 제1 시퀀스와 연관된 하나 이상의 파라미터를 조정하여 복구 펄스들의 제2 시퀀스를 발생시키는 단계; 및
    상기 메모리 제어기에 의해, 적어도 상기 제1 개수의 선택된 인접 메모리 셀들에 상기 복구 펄스들의 제2 시퀀스를 인가하는 단계
    를 더 포함하는 방법.
  13. 제8항에 있어서,
    상기 메모리 제어기에 의해, 상기 제1 개수의 선택된 인접 메모리 셀들을 식별하는 단계; 및
    상기 메모리 제어기에 의해, 상기 복구 펄스들의 제1 시퀀스의 인가 이전에, 상기 제1 개수의 선택된 인접 메모리 셀들 중 임의의 하나 이상에 저장된 데이터를 이동시키는 단계
    를 더 포함하는 방법.
  14. 제9항에 있어서,
    N은 1만 내지 1백만이고, PA는 50 마이크로암페어(㎂) 내지 6백 ㎂이고, PW는 10 나노초 내지 5백 나노초인 방법.
  15. 시스템으로서,
    프로세서;
    상기 프로세서를 주변 디바이스에 결합하도록 구성된 칩셋;
    복수의 메모리 셀을 포함하는 크로스-포인트 메모리 어레이; 및
    타겟 메모리 셀과 연관된 선택 실패 및 세트 페일 메모리 판독 에러 중 적어도 하나에 응답하여 상기 타겟 메모리 셀을 식별하도록 구성된 메모리 제어기
    를 포함하고,
    상기 메모리 제어기는 상기 타겟 메모리 셀에 인접한 제1 개수의 선택된 인접 메모리 셀들에 복구 펄스들의 제1 시퀀스를 인가하도록 추가로 구성되고, 상기 복구 펄스들의 제1 시퀀스는 상기 타겟 메모리 셀에서의 가열을 유도하도록 구성되는 시스템.
  16. 제15항에 있어서,
    상기 복구 펄스들의 제1 시퀀스는 다수(N개)의 복구 펄스를 포함하고, 각각의 복구 펄스는 펄스 진폭(PA) 및 펄스 폭(PW)을 갖는 시스템.
  17. 제15항에 있어서,
    상기 메모리 제어기는 에러 코드 정정(ECC) 로직을 포함하고, 상기 ECC 로직은 ECC 체크를 수행하도록 구성되고, 상기 메모리 판독 에러는 상기 ECC 체크에 관련되는 시스템.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 메모리 제어기는, 상기 복구 펄스들의 제1 시퀀스의 인가 이후에 상기 타겟 메모리 셀과 연관된 임계 전압이 타겟 임계 전압 이하인지를 결정하도록 추가로 구성되는 시스템.
  19. 제18항에 있어서,
    상기 메모리 제어기는, 상기 결정된 임계 전압이 상기 타겟 임계 전압 초과인 경우에, 상기 복구 펄스들의 제1 시퀀스와 연관된 하나 이상의 파라미터를 조정하여 복구 펄스들의 제2 시퀀스를 발생시키고, 적어도 상기 제1 개수의 선택된 인접 메모리 셀들에 상기 복구 펄스들의 제2 시퀀스를 인가하도록 구성되는 시스템.
  20. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 메모리 제어기는 상기 제1 개수의 선택된 인접 메모리 셀들을 식별하고, 상기 복구 펄스들의 제1 시퀀스의 인가 이전에, 상기 제1 개수의 선택된 인접 메모리 셀들 중 임의의 하나 이상에 저장된 데이터를 이동시키도록 추가로 구성되는 시스템.
  21. 제16항에 있어서,
    N은 1만 내지 1백만이고, PA는 50 마이크로암페어(㎂) 내지 6백 ㎂이고, PW는 10 나노초 내지 5백 나노초인 시스템.
  22. 제8항 내지 제14항 중 어느 한 항의 방법을 수행하도록 구성된 적어도 하나의 디바이스를 포함하는 시스템.
  23. 제8항 내지 제14항 중 어느 한 항의 방법을 수행하는 수단을 포함하는 디바이스.
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