JP6293978B2 - クロスポイントメモリにおけるヒータとしての熱擾乱 - Google Patents

Description

本開示は、クロスポイントメモリにおけるヒータとして熱擾乱を用いることに関する。

相変化メモリは、メモリ素子に典型的にカルコゲニド材料を使用するメモリデバイスである。動作において、相変化メモリは、メモリ素子の相を非晶質相と結晶相との間で変化させることによって情報をメモリ素子上に格納する。カルコゲニド材料は、低い又は高い導電率を示す結晶相又は非晶質相の何れかを呈し得る。一般に、非晶質相は、低い導電率（高いインピーダンス）を有してリセット状態（論理０（ゼロ））に関連付けられ、結晶相は、高い導電率（低いインピーダンス）を有してセット状態（論理１）に関連付けられる。

特許請求される事項の特徴及び利点が、それに一致する実施形態の以下の詳細な説明から明らかになるが、該説明は、添付の図面を参照して検討されるべきものである。
本開示の幾つかの実施形態に一致するシステムブロック図を例示している。 本開示の一実施形態に一致するターゲットセル及び複数の隣接セルを含んだクロスポイントメモリアレイの一部の一例を示している。 本開示の様々な実施形態に一致するセット、リセット、及び／又はオープンの不可を正常に戻すための処理のフローチャートを例示している。 以下の詳細な説明は、例示的な実施形態を参照して進められるが、それの数多くの代替、変更、及び変形が当業者に明らかになる。

相変化メモリにおいて、メモリ素子は、実際に情報を格納する単位である。メモリ素子は、該メモリ素子に結合されたセレクタすなわち選択デバイスをも含むメモリセルに含められ得る。選択デバイスは、複数のメモリ素子を組み合わせてアレイとするのを容易にするように構成される。

複数の相変化メモリセルが、グリッド状に配列されたロウ（行）アドレスラインとカラム（列）アドレスラインとを含んだクロスポイントメモリアレイにて構成され得る。それぞれワードライン（ＷＬ）及びビットライン（ＢＬ）と呼ばれるロウアドレスライン及びカラムアドレスラインは、グリッドの隊形で交差し、各メモリセルが、ＷＬとＢＬとが交差するところ（すなわち、クロスポイント）で、ＷＬとＢＬとの間に結合される。なお、ロウ及びカラムは、クロスポイントメモリにおけるＷＬ及びＢＬの配置の定性的な記述を提供するのに使用される便宜上の用語である。

動作において、メモリセルは何度も選択されて読出し及び／又は書込み（すなわち、プログラム）を行われ得る。経時的に、カルコゲニド材料の材料特性に部分的に起因して、選択、読出し、及び／又は書込みに関する閾値電圧が変化し得る。結果として、メモリセルが選択不能（“オープン不可”）になったり、セット状態にあるメモリ素子がリセット状態として読み出されたり（“セット不可”）、及び／又はリセット状態にあるメモリ素子がセット状態として読み出されたり（“リセット不可”）してしまうことがある。オープン不可及びセット不可は、上昇した閾値電圧に対応し、リセット不可は、低下した閾値電圧に対応する。

読出し処理において、ターゲットのメモリセルは、そのターゲットメモリセルで交差するＷＬへの第１のバイアス電圧及びＢＬへの第２のバイアス電圧の或る期間にわたる印加によって選択される。メモリセルに結果として生じる差分バイアス電圧（Ｖｒｅａｄ）が、そのメモリセルに関する最大セット電圧よりも高く且つ最小リセット電圧よりも低くなるように設定される。セット電圧は、選択デバイスの閾値電圧に関係する。セット電圧は、選択デバイスを“ターンオン”させるための閾値電圧、すなわち、選択デバイスを高インピーダンス状態から低インピーダンス状態へと遷移させるための閾値電圧に対応する。リセット電圧は、選択デバイスの閾値電圧とメモリ素子の閾値電圧との和に関係する。リセット電圧は、選択デバイス及びメモリ素子の双方を低インピーダンス状態へと遷移させるように設定される。オープン不可の状況では、Ｖｒｅａｄに応答して選択デバイスがターンオンすることができないことがあり、また、メモリセルが選択されることができないことがある。オープン不可は、選択デバイスの高インピーダンス及び／又はメモリ素子の高インピーダンスに起因し得る。オープン不可は、Ｖｒｅａｄの印加後にもメモリ素子を通る電流に変化がないことによって検出され得る。メモリセルがオープン不可でない場合、Ｖｒｅａｄに応答して選択デバイスがターンオンすることができ、ターゲットメモリセルは、そのメモリ素子が結晶状態（セット）又は非晶質状態（リセット）の何れにあるかに応じて、スナップバックしたりしなかったりする。スナップバックは、メモリ素子の導電率の急峻な変化、及びそれに付随した、メモリ素子にかかる電圧の急峻な変化をもたらす複合メモリ素子の特性である。メモリ素子がリセット状態（すなわち、比較的高インピーダンス）にある場合、Ｖｒｅａｄの印加に応答しても、スナップバックは起こらないとし得る。メモリ素子がセット状態（すなわち、比較的低インピーダンス）にある場合には、Ｖｒｅａｄの印加に応答してメモリ素子がスナップバックし得る。センス回路が、メモリセルに結合されて、スナップバックの存在又は不存在をセンシング期間において検出するように構成される。そして、スナップバックの存在は論理１として解釈されることができ、スナップバックの不存在は論理０として解釈されることができる。

プログラミング処理において、メモリセルへの差分バイアス電圧の印加と、それに続く、メモリ素子を加熱するように設定されたプログラミング電流の印加とによって、メモリ素子の相が変化され得る。差分バイアス電圧は、メモリ素子をスナップバックさせるのに十分な第１の期間にわたってメモリセルにかかるよう維持され、そして、プログラミング電流が第２の期間にわたって維持されて、メモリ素子の状態が変化され得る。プログラミング電流は、メモリ素子をセットするように設定されることもあれば、メモリ素子をリセットするように設定されることもある。セット不可の状況では、プログラミング電流の印加後のメモリセルの閾値電圧が、Ｖｒｅａｄよりも高くなり得る。故に、メモリセルのプログラムされた状態がセットされるが、Ｖｒｅａｄの印加はスナップバックを生じさせることができず、すなわち、読み出された状態はリセットに相当する。リセット不可の状況では、プログラミング電流の印加後のメモリセルの閾値電圧が、Ｖｒｅａｄよりも低くなり得る。故に、メモリセルのプログラムされた状態がリセットされるが、Ｖｒｅａｄの印加はスナップバックを生じさせることができ、すなわち、読み出された状態はセットに相当する。

概して、この開示は、セット不可及び／又はオープン不可のメモリセル（ターゲットメモリセル）を、熱擾乱を利用してターゲットメモリセルの局所加熱を提供することによってリカバリする（正常に戻す）ように構成されるシステム及び方法を記述する。一般的には、熱擾乱は、或るメモリセルを、隣接メモリセルをプログラムするときに発生される熱のために、リセット状態からセット状態に意図せずプログラムしてしまうことに相当する。ターゲットメモリセルの局所加熱は、ターゲットメモリセルに隣接する複数のメモリセルに一連（シーケンス）のリカバリパルスを印加することによるジュール加熱を介して意図的に作り出され得る。リカバリパルスのシーケンスは、ターゲットセルの局所加熱、ひいては、加熱の結果としての閾値電圧の低下、を生成するように構成される。ジュール加熱は、抵抗加熱としても知られており、電流が導体を流れるときに放たれる熱に相当する。

動作において、読出し処理に続くエラー訂正符号（ＥＣＣ）チェックに応答して、及び／又はメモリアクセス処理に関してターゲットメモリセルを選択する試みに応答して、（１つ以上の）ターゲットメモリセルが特定され得る。ＥＣＣチェックの結果として、例えばＥＣＣロジックによって、（１つ以上の）エラービットに対応するメモリセルの（１つ以上の）アドレス及び不可タイプ（例えば、セット不可、リセット不可）が特定され得る。メモリセルを選択する試みが不可となったことに応答して、例えばメモリコントローラロジックによって、選択不能な各メモリセルのアドレスが、オープン不可タイプの不可識別子とともに保存され得る。

そして、本開示に一致する方法及びシステムは、そのエラー状態がセット不可及び／又はオープン不可に相当する各メモリセルに関し、選択された隣接メモリセルに一連のリカバリパルスを印加するように構成され得る。選択された隣接メモリセルが現時においてデータを格納している場合、そのデータは、リカバリパルスの印加に先立って移動され（すなわち、他のメモリセルに書き込まれ）得る。斯くして、関係する閾値電圧を低下させるように設定された局所加熱が（１つ以上の）ターゲットメモリセルに誘起され得る。こうして、そのターゲットメモリセルを含むメモリアレイの動作が改善され得る。

図１は、本開示の幾つかの実施形態に一致するシステムブロック図１００を例示している。システム１００は、以下に限られないがサーバ、ワークステーションコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ（例えば、ｉＰａｄ（登録商標）、ＧａｌａｘｙＴａｂ（登録商標）、及びこれらに類するもの）、ウルトラポータブルコンピュータ、ウルトラモバイルコンピュータ、ネットブックコンピュータ及び／又はサブノートコンピュータを含むコンピューティング装置や、以下に限られないがスマートフォン（例えば、ｉＰｈｏｎｅ（登録商標）、Ａｎｄｒｏｉｄ（登録商標）系フォン、Ｂｌａｃｋｂｅｒｒｙ（登録商標）、Ｓｙｍｂｉａｎ（登録商標）系フォン、Ｐａｌｍ（登録商標）系フォンなど）及び／又はフィーチャフォンを含むモバイル電話に相当し得る。

システム１００は、プロセッサ１０２、メモリコントローラ１０４、メモリアレイ１０６、及びチップセット１０７を含んでいる。一部の実施形態において、システム１００は、チップセット１０７によってシステム１００に結合された１つ以上の周辺装置１０９を含み得る。（１つ以上の）周辺装置１０９は、例えば、ディスプレイ、タッチスクリーンディスプレイ、プリンタ、キーパッド、キーボードなどを含む（１つ以上の）ユーザインタフェース装置や、有線及び／又は無線の通信ロジックや、ハードディスクドライブ、ソリッドステートドライブ、取り外し可能な記憶媒体などを含む（１つ以上の）ストレージ装置を含み得る。

プロセッサ１０２は、バス１０８によってメモリコントローラ１０４に結合されている。プロセッサ１０２は、（１つ以上の）メモリアドレス及び／又は付随するデータを含んだ読出し及び／又は書込み要求をメモリコントローラ１０４に提供し得るとともに、読み出されたデータをメモリコントローラ１０４から受け取り得る。例えば、プロセッサ１０２は、複数の周辺装置１０９のうちの１つ以上から１つ以上のメモリアクセス要求を受信し、対応する読出し及び／又は書込み要求をメモリコントローラ１０４に提供し得る。メモリコントローラ１０４は、例えばターゲットメモリセルを読み出すこと及び／又はターゲットメモリセルに書き込むことといったメモリアクセス処理、ＥＣＣチェック処理、及びメモリセルリカバリ処理を実行するように構成される。なお、システム１００は、図示及び説明の容易さのために単純化されている。

メモリアレイ１０６は、相変化クロスポイントメモリに相当し、複数のワードライン１１５と、複数のビットライン１１７と、例えばメモリセル１０７といった複数のメモリセルとを含んでいる。各メモリセルが、１つのワードライン（“ＷＬ”）と１つのビットライン（“ＢＬ”）との間に、該ＷＬと該ＢＬとの交点の位置で結合される。各メモリセルは、情報を格納するように構成されたメモリセルと、該メモリセルに結合されたメモリセル選択デバイス（すなわち、セレクタ）とを含む。選択デバイスは、オボニック（ovonic）閾値スイッチ、ダイオード、バイポーラ接合トランジスタ、電界効果トランジスタなどを含み得る。メモリアレイ１０６は、バイナリデータを格納するように構成され、自身に書き込まれ（すなわち、プログラムされ）又は自身から読み出され得る。メモリアレイ１０６は、一層又は複数層の、メモリセルと付随するＷＬ及びＢＬとを含み得る。メモリアレイ１０６は、関連する密度、すなわち、単位面積又は単位体積当たりのメモリセル数を有し得る。

メモリコントローラ１０４は、メモリコントローラロジック１１０、ＷＬ制御ロジック１１４、ＢＬ制御ロジック１１６、センス回路１１８、ＥＣＣロジック１２２、リカバリロジック１２４、パラメータ格納部１２６、及び電流源１２８を含んでいる。メモリコントローラロジック１１０は、エラー格納部１１２を含んでいる。メモリコントローラロジック１１０は、メモリコントローラ１０４に関連付けられた処理を実行するように構成される。例えば、メモリコントローラロジック１１０は、プロセッサ１０２との通信を管理し得る。メモリコントローラロジック１１０は、受け取られたメモリアドレス各々に関連する１つ以上のターゲットＷＬを特定するように構成され得る。メモリコントローラロジック１１０は、ターゲットＷＬ識別子に少なくとも部分的に基づいて、ＷＬ制御ロジック１１４及びＢＬ制御ロジック１１６の動作を管理するように構成され得る。

ＷＬ制御ロジック１１４は、メモリコントローラロジック１１０から（１つ以上の）ターゲットＷＬアドレスを受け取って、１つ以上のＷＬを読出し及び／又は書込み処理のために選択するように構成される。例えば、ＷＬ制御ロジック１１４は、ＷＬ選択バイアス電圧をターゲットＷＬに結合することによってターゲットＷＬを選択するように構成され得る。ＷＬ制御ロジック１１４は、ターゲットＷＬをＷＬ選択バイアス電圧から結合解除すること、及び／又はそのＷＬにＷＬ選択解除バイアス電圧を結合することによって、ＷＬの選択を解除するように構成され得る。ＷＬ制御ロジック１１４は、メモリアレイ１０６に含まれる複数のＷＬ１１５に結合され得る。各ＷＬが、多数のＢＬ１１７に対応する多数のメモリセルに結合され得る。

ＢＬ制御ロジック１１６は、１つ以上のＢＬを読出し及び／又は書込み処理のために選択するように構成される。ＢＬ制御ロジック１１６は、ＢＬ選択バイアス電圧をターゲットＢＬに結合することによってターゲットＢＬを選択するように構成され得る。ＢＬ制御ロジック１１６は、ターゲットＢＬをＢＬ選択バイアス電圧から結合解除すること、及び／又はそのＢＬにＢＬ選択解除バイアス電圧を結合することによって、ＢＬの選択を解除するように構成され得る。

メモリコントローラロジック１１０は、ＷＬ制御ロジック１１４及びＢＬ制御ロジック１１６の選択、読出し、及び書込みの処理を管理するように構成されるとともに、センス回路１１８からセンスデータを受け取るように構成される。メモリコントローラロジック１１０は、ここに記載されるように、メモリセル選択の失敗（すなわち、オープン不可）を検出し、ＥＣＣロジック１２２及びリカバリロジック１２４の動作を支援するように構成される。

メモリコントローラロジック１１０は、例えばメモリセル１０７といったターゲットメモリセルが選択されるか否かを、センス回路１１８からの出力に少なくとも部分的に基づいて決定するように構成され得る。メモリセルが選択されるとき、セレクタデバイスのインピーダンスが、比較的高いインピーダンスから比較的低いインピーダンスへと遷移する。選択デバイスのインピーダンスが比較的低いとき、そのメモリセルは“選択”されている。故に、メモリコントローラロジック１１０は、メモリセル１０７が選択されているかを、メモリセル１０７のインピーダンスに少なくとも部分的に基づいて決定するように構成され得る。例えば、センス回路１１８が、メモリセル１０７を通る電流を検知して、検知した電流を指し示すインジケーションをメモリコントローラロジック１１０に提供するように構成され得る。故に、メモリコントローラロジック１１０は、（一定の供給電圧で）検知電流が増加して、インピーダンスが低下したことを指し示す場合に、セルが選択されていることを決定し得る。メモリセル１０７が選択されていることをメモリコントローラロジック１１０が決定する場合、メモリセル１０７上での（１つ以上の）メモリアクセス処理（例えば、読出し及び／又は書込み）が進められ得る。選択閾値電圧を印加した後に、メモリセル１０７が選択されていないことをメモリコントローラロジック１１０が決定する場合には、メモリコントローラロジック１１０は、メモリセル１０７に関連付けられたメモリセル識別子と、オープン不可に対応する不可タイプインジケータとを、エラー格納部１１２に格納するように構成される。

メモリセル１０７が首尾よく選択される場合、センス回路１１８は更に、例えば読出し処理の間のといったセンス期間の間に、スナップバック事象の存在又は不存在を検出するように構成される。センス回路１１８は、読出し処理の結果に関する論理レベル出力を、例えばメモリコントローラロジック１１０に提供するように構成され得る。例えば、メモリコントローラロジック１１０からの信号に応答して、ＷＬ制御ロジック１１４及びＢＬ制御ロジック１１６が、例えばＷＬ１１５ａをＷＬ選択バイアス電圧に結合し且つ例えばＢＬ１１７ａをＢＬ選択バイアス電圧に結合することによって、例えばメモリセル１０７といったメモリセルを読出し処理のために選択するように構成され得る。そして、メモリセル１０７にかかる差分バイアス電圧がＶｒｅａｄに対応し得る。センス回路１１８は、スナップバック事象が起こるか否かを決定するために、メモリセル１０７にかかる電圧をモニタするように構成され得る。

ＥＣＣロジック１２２は、メモリコントローラ１０４に関するエラー検査機能を提供するように構成される。例えば、ＥＣＣロジック１２２は、メモリアレイ１０６に格納されようとしている（すなわち、書込み処理中の）データに、例えばＥＣＣといったパリティ情報を付与するように構成され得る。読出し処理に応答して、且つ／或いは読出し処理の一部として、ＥＣＣロジック１２２は更に、その後にエラーを検出するために利用され得るパリティチェック（すなわち、エラーシンドローム）を決定し、エラーのあるビットを特定し、且つ／或いはメモリアレイ１０６から読み出されたデータを補正するように構成され得る。エラーの補正及び／又は検出には、例えばハミング符号、リードソロモン符号、低密度パリティ検査符号（ＬＤＰＣ）、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号などといった、１つ以上の技術が使用され得る。当然ながら、ここに挙げたエラー訂正符号は単なる例であり、メモリセルエラーを検出し、エラーセルを特定し、且つ／或いは検出された或る数のエラーを補正するように構成されるその他のＥＣＣも、本開示に一致して利用され得る。

ＥＣＣ１２２は、補正されることが可能なものより多くのエラー及び／又はＥＣＣ１２２によって特定される関連ビットを検出してもよい。ＥＣＣ１２２が、補正されることが可能なものより多くのエラー及び／又は特定される関連ビットを検出する場合、ＥＣＣ１２２は、メモリコントローラロジック１１０に通知するように構成され得る。その場合、メモリコントローラロジック１１０は、メモリ読出しの失敗（すなわち、致命的なエラー）をプロセッサ１０２に信号伝達するように構成される。

ＥＣＣ１２２によって検出されたエラーの数が、補正されることが可能なエラー及び／又は特定される関連ビットの範囲内である場合、ＥＣＣ１２２は、それらのアドレス及び不可タイプ（例えば、セット不可、リセット不可）をメモリコントローラロジック１１０に提供するように構成され得る。メモリコントローラロジック１１０は、それらのアドレスが繰り返しエラーに相当するかを決定するように構成され得る。換言すれば、一部のビット読出しエラーは、関連するメモリセルの閾値電圧には必ずしも関連しないランダム過程に起因することがある。特定されたメモリセルに関するエラーの数が、エラー閾値未満である場合、メモリコントローラロジック１１０は、メモリセル識別子と不可タイプインジケータを格納して、エラー格納部１１２内のそのメモリセル識別子に関連付けられたエラーカウンタをインクリメントし得る。特定されたメモリセルに関するエラーの数が、エラー閾値以上である場合、セット不可エラーに関してリカバリロジック１２４に通知され得る。この通知は、メモリセル識別子（例えば、アドレス、及び／又はＷＬ識別子とＢＬ識別子）と不可タイプとを含み得る。リセット不可は、従来からの技術を用いてメモリコントローラロジック１１０によって管理され得る。例えば、従来からの技術は、データを読出した後に該データをメモリセルに書き込み戻すことによってメモリセルをリフレッシュすることを含み得る。

リカバリロジック１２４は、ＥＣＣ１２２及び／又はメモリコントローラロジック１１０によって特定された関連メモリセルについてのオープン不可及び／又はセット不可のリカバリを管理するように構成される。リカバリロジック１２４は、ターゲットメモリセルに隣接する複数のメモリセル（隣接メモリセル）に一連のリカバリパルスを印加するように構成される。このリカバリパルスのシーケンスに関する具体的なパラメータ及び選択されるべき隣接メモリセルの数は、パラメータ格納部１２６に格納され得る。

リカバリロジック１２４は、メモリコントローラロジック１１０から、セット不可又はオープン不可であるビットエラー各々についての（１つ以上の）メモリセル識別子及び関連付けられた（１つ以上の）不可タイプ識別子を受け取るように構成される。特定された各メモリセルについて、リカバリロジック１２４は、或る数の隣接メモリセルを選択するように構成される。例えば、リカバリロジック１２４は、パラメータ格納部１２６から、選択すべき隣接メモリセルの数を取り出すように構成され得る。選択された隣接メモリセルにリカバリパルスのシーケンスを印加するのに先立ち、リカバリロジック１２４は、関連する選択された隣接メモリセルの識別子をメモリコントローラロジック１１０に提供するように構成される。そして、メモリコントローラロジック１１０は、プログラムされている特定された選択隣接メモリセルからデータを移動し得る。

図２は、本開示の一実施形態に一致した、複数のＷＬ（集合的に２０２）と、複数のＢＬ（集合的に２０４）と、ターゲットメモリセル（“Ｔ”）２１０と、複数の隣接メモリセル（“Ｃ”）２１２Ａ、２１２Ｂ、２１４Ａ、２１４Ｂ、２１６Ａ、・・・、２１６Ｄと、を含んだクロスポイントメモリアレイ２００の一部の一例を示している。例えば、クロスポイントメモリアレイ２００のこの部分は、図１のメモリアレイ１０６の一部に相当し得る。カラム隣接メモリセル２１２Ａ、２１２Ｂが、ターゲットメモリセル２１０とＢＬ２０４Ａを共有し、ロウ隣接メモリセル２１４Ａ、２１４Ｂが、ターゲットメモリセル２１０とＷＬ２０２Ａを共有している。対角隣接メモリセル２１６Ａ、・・・、２１６Ｄが、ＷＬ２０２Ａに隣接するそれぞれのＷＬ（すなわち、ＷＬ２０２Ｂ、２０２Ｃ）と、ＢＬ２０４Ａに隣接するそれぞれのＢＬ（すなわち、ＢＬ２０４Ｂ、２０４Ｃ）との間に結合されている。例えば、対角隣接メモリセル２１６ＡがＷＬ２０２ＢとＢＬ２０４Ｂとの間に結合され、対角隣接メモリセル２１６ＢがＷＬ２０２ＢとＢＬ２０４Ｃとの間に結合され、対角隣接メモリセル２１６ＣがＷＬ２０２ＣとＢＬ２０４Ｂとの間に結合され、そして、対角隣接メモリセル２１６ＤがＷＬ２０２ＣとＢＬ２０４Ｃとの間に結合されている。対角隣接メモリセル２１６Ａ、・・・、２１６Ｄは、例えば等間隔のＷＬ及びＢＬの場合で√２倍だけ、ロウ隣接メモリセル２１４Ａ、２１４Ｂ又はカラム隣接メモリセル２１２Ａ、２１２Ｂよりも、ターゲットメモリセル２１０から相対的に離れている。

リカバリパルスのシーケンスからターゲットメモリセル２１０に誘起される加熱効果は、リカバリパルスのシーケンスを受ける隣接メモリセル２１２Ａ、２１２Ｂ、２１４Ａ、２１４Ｂ、２１６Ａ、・・・、及び／又は２１６Ｄとターゲットメモリセル２１０との間の距離に関係し得る。この距離は、例えばメモリセルアレイ１０６といったメモリセルアレイの密度に関係し、且つ／或いはその隣接メモリセルが対角で隣接しているのか、それともロウ及び／又はカラムで隣接しているのかに関係し得る。加熱効果は更に、隣接メモリセルに与えられる電流の量に関係し得る。電流の量は、例えば電流源１２８の最大電流能力によって制限され得る。加熱効果は更に、リカバリパルスのシーケンスを受けるように設定される隣接メモリセルの数に関係し得る。故に、ターゲットメモリセル２１０に誘起される加熱の特性は、ここに記載されるように、パラメータ格納部１２６に格納された複数のパラメータを介して選択及び／又は調節され得る。

再び図１に戻るに、パラメータ格納部１２６は、選択すべき隣接メモリセルの数と、リカバリパルスのシーケンスに関連するパラメータとを格納するように構成される。選択すべき隣接メモリセルの数は、少なくとも部分的に、不可タイプがセット不可であるのかオープン不可であるのかということ、メモリアレイ密度、及び／又は電流源１２８から利用可能な最大電流に基づき得る。リカバリパルスのシーケンスに関連するパラメータは、シーケンス内のリカバリパルスの個数Ｎ、パルス幅ＰＷ、パルス振幅ＰＡを含み得る。一部の実施形態において、パラメータは、リカバリパルスのシーケンス内の各パルスのデューティ比を含み得る。選択すべき隣接メモリセルの数は、メモリアレイ１０６の物理特性に関係し得る。メモリセルがともに比較的いっそう近い間隔にされた、比較的いっそう密なメモリアレイには、比較的少ない数の選択隣接メモリセルが対応し得る。例えば、ロウ隣接メモリセル又はカラム隣接メモリセルが選択され得る。比較的大きいメモリセル間隔を持った、比較的あまり密でないメモリアレイには、比較的多い数の選択隣接メモリセルが対応し得る。例えば、ロウ隣接メモリセルとカラム隣接メモリセルとが選択されてもよく、一部のケースでは、対角隣接メモリセルも選択され得る。

各リカバリパルスによって生成される加熱量は、Ｎ、ＰＷ、及び／又はＰＡに関係し得る。ＰＡは、メモリコントローラ１０４及び電流源１２８の能力によって制限され得る。例えば、最大のＰＡは、電流源１２８の最大電流供給能力によって制限され得る。比較的大きいジュール加熱をターゲットメモリセル１０７に供給するには、より長い時間のＰＷ、比較的高いＰＡ、及び／又は比較的大きいＮが設定され得る。例えば、Ｎは、一万（１Ｅ４）から百万（１Ｅ６）個の範囲内のリカバリパルスとし得る。他の一例において、ＰＷは、１０ナノ秒（ｎｓ）から５００ｎｓの範囲内とし得る。他の一例において、ＰＡは、５０マイクロアンペア（μＡ）から６００μＡの範囲内とし得る。各パルスのデューティ比は、書込みサイクルのうちの５０％から６０％の程度とし得る。書込みサイクルは、ターゲットメモリセルを選択すること（すなわち、ターゲットＷＬ及びターゲットＢＬを選択すること）と、差分バイアス電圧を印加することと、リカバリパルスの印加とを含む。各パルスのデューティ比は、パルス周期ＰＰの半分のＰＷに相当する５０％程度とし得る。故に、例えば、書込みサイクル周期は、５０％のデューティ比の場合に、２０ｎｓから１マイクロ秒（μｓ）の範囲内とし得る。

そして、リカバリロジック１２４が、選択された隣接メモリセルにリカバリパルスのシーケンスを印加し得る。リカバリパルスのシーケンスが印加された後に、リカバリが成功したかを決定するように、メモリコントローラロジック１１０が構成され得る。例えば、メモリコントローラロジック１１０は、リカバリが成功したかを決定するために、ターゲットメモリセル１０７を選択し且つ／或いはターゲットメモリセル１０７をセット（すなわち、プログラム）し、次いでターゲットメモリセル１０７を読み出すことを試みるように構成され得る。リカバリが成功していない場合、リカバリロジック１２４は、隣接メモリセルへのリカバリパルスのシーケンスの印加を繰り返すように構成され得る。リカバリパルスのシーケンスに関連するパラメータが調節されてもよく、且つ／或いは選択される隣接メモリセルの数が増加されてもよい。リカバリの試みの回数は制限されてもよい。例えば、リカバリの最大試み回数が、パラメータ格納部１２６に格納され得る。

故に、読出し処理に続くＥＣＣチェックに応答して、及び／又はメモリアクセス処理に関してターゲットメモリセルを選択する試みに応答して、ターゲットメモリセルが特定され得る。そして、そのエラー状態がセット不可及び／又はオープン不可に相当する各メモリセルに関し、選択された隣接メモリセルにリカバリパルスのシーケンスが印加され得る。リカバリパルスのシーケンスに関連するパラメータは、調節可能且つ／或いは選択可能とし得る。選択された隣接メモリセルが現時においてデータを格納している場合、そのデータは、リカバリパルスのシーケンスの印加に先立って移動され（すなわち、他のメモリセルに書き込まれ）得る。故に、ターゲットメモリセルの閾値電圧を低下させるように設定された局所加熱が（１つ以上の）ターゲットメモリセルに誘起され得る。故に、そのターゲットメモリセルを含むメモリアレイの動作が改善され得る。

図３は、本開示の様々な実施形態に一致するセット不可、リセット不可、及び／又はオープン不可をリカバリする（正常に戻す）ための処理のフローチャート３００を例示している。これらの処理は、例えば、メモリコントローラ（例えば、メモリコントローラロジック１１０、ＷＬ制御ロジック１１４、ＢＬ制御ロジック１１６、センス回路１１８、ＥＣＣロジック１２２、及び／又はリカバリロジック１２４を含むメモリコントローラ１０４）によって実行され得る。フローチャート３００は、例えばセット不可及び／又はオープン不可といった、（１つ以上の）比較的高い閾値電圧を持つ（１つ以上の）メモリセルをリカバリし、且つ／或いは例えばリセット不可といった、比較的低い閾値電圧を持つ（１つ以上の）メモリセルをリフレッシュするように構成された例示的な処理を描いている。特に、フローチャート３００は、ここに記載されるように、リカバリパルスのシーケンスを使用して隣接メモリセルをサイクルプログラムすることによる熱擾乱を利用し、それによりターゲットメモリセルを加熱するように構成された例示的な処理を描いている。

フローチャート３００の処理は、処理３０２で開始し得る。処理３０４にて、複数のメモリセルが読み出され得る。処理３０６にて、ＥＣＣチェックが実行され得る。処理３０８にて、致命的なエラーが存在するかが決定され得る。例えば、ＥＣＣのエラー訂正能力を超える数のメモリ読出しエラーが、致命的なエラーに相当する。エラーが致命的である場合、処理３１０にてプログラムフローが終了し得る。エラーが致命的でない場合、処理３２０にて、不可カウントが不可カウント閾値よりも大きいかが決定され得る。不可カウントが不可カウント閾値よりも大きくない場合、処理３２２にてプログラムフローが戻り得る。例えば、不可カウント閾値は、閾値電圧の上昇には起因しないことがある一時的なランダムエラーを受け入れるように設定され得る。不可カウントが不可カウント閾値よりも大きい場合、処理３２４にて、エラービットが特定され得るとともに、不可のタイプが特定され得る。例えば、エラービットに関連付けられたメモリセルが特定され得る。一部の実施形態において、処理３２６にて、リセット不可がリフレッシュされ得る。一部のケースにおいて、処理３２８にて、（１つ以上の）選択された隣接セルからデータが移動され得る。例えば、リカバリパルスのシーケンスの印加に先立って、特定された隣接メモリセルからデータが移動され得る。処理３３０にて、選択された隣接セルにリカバリパルスのシーケンスが印加され得る。処理３３２にて、リカバリが成功したかが決定され得る。例えば、ターゲットメモリセルを選択及び／又はセットする試みが為され得る。リカバリが成功した場合、処理３３４にてプログラムフローが戻り得る。リカバリが成功しなかった場合、処理３３６にて、ターゲットメモリセルをリカバリするために最大試み回数を経たかが決定され得る。ターゲットメモリセルをリカバリするために最大試み回数を経ている場合、処理３３８にてプログラムフローが終了し得る。故に、フローチャート３００の処理は、熱擾乱を利用してセット不可及び／又はオープン不可をリカバリするように構成される。

図３は一実施形態に従った様々な処理を示しているが、理解されるべきことには、他の実施形態では、図３に示された処理の全てが必要なわけではない。実際、ここで完全に企図されることには、本開示の他の実施形態においては、図３に示された処理及び／又はここに記載されたその他の処理が、何れの図にも具体的に示されていないが依然として本開示に十分に一致するやり方で組み合わされてもよい。故に、１つの図に必ずしも示されていない特徴及び／又は処理に向けられた請求項も、本開示の範囲及び内容の中にあると考えられる。

ここで何れかの実施形態にて使用されるとき、用語“ロジック”は、上述の処理のうちの何れかを実行するように構成されたアプリケーション、ソフトウェア、ファームウェア、及び／又は回路を指し得る。ソフトウェアは、非一時的なコンピュータ読み取り可能記憶媒体に記録されたソフトウェアパッケージ、コード、命令、命令セット、及び／又はデータとして具現化され得る。ファームウェアは、（例えば不揮発性）メモリデバイス内にハードコードされたコード、命令若しくは命令セット、又はデータとして具現化され得る。

“回路”は、ここで何れかの実施形態にて使用されるとき、例えば、単独又は何らかの組み合わせで、ハードワイヤード回路、例えば１つ以上の個別の命令プロセッシングコアを有するコンピュータプロセッサなどのプログラマブル回路、状態マシン回路、及び／又はプログラマブル回路によって実行される命令を格納したファームウェアを有し得る。ロジックは、集合的又は個別的に、例えば集積回路（ＩＣ）、特定用途向け集積回路（ＡＳＩＣ）、システム・オン・チップ（ＳｏＣ）、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、サーバ、スマートフォンなどの、より大きいシステムの一部を形成する回路として具現化されてもよい。

一部の実施形態において、ここに記載された様々なロジック及び／又は回路のための回路及び／又はロジック実装を記述するために、ハードウェア記述言語が使用され得る。例えば、一実施形態において、ハードウェア記述言語は、ここに記載された１つ以上の回路及び／又はロジックの半導体製造を可能にし得る超高速集積回路（ＶＨＳＩＣ）ハードウェア記述言語（ＶＨＤＬ）に準拠し、あるいは互換性を有し得る。ＶＨＤＬは、ＩＥＥＥ規格１０７６−１９８７、ＩＥＥＥ規格１０７６．２、ＩＥＥＥ１０７６．１、ＶＨＤＬ−２００６のＩＥＥＥドラフト３．０、ＶＨＤＬ−２００８のＩＥＥＥドラフト４．０、及び／又はＩＥＥＥ ＶＨＤＬ規格のその他のバージョン、及び／又はその他のハードウェア記述規格に準拠し、あるいは互換性を有し得る。

このように、ターゲットメモリセルの局所加熱を提供するように熱擾乱を利用して、セット不可及び／又はオープン不可のメモリセルをリカバリするように構成されたシステム及び方法を記述してきた。ターゲットメモリセルに隣接する複数のメモリセルにリカバリパルスのシーケンスを印加することによって、ターゲットメモリセルの局所加熱が意図的に生成され得る。リカバリパルスのシーケンスは、ターゲットメモリセルの局所加熱を生成し、ひいては、加熱の結果として閾値電圧の低下を生成するように構成される。

動作において、読出し処理に続くエラー訂正符号（ＥＣＣ）チェックに応答して、及び／又はメモリアクセス処理に関してターゲットメモリセルを選択する試みに応答して、（１つ以上の）ターゲットメモリセルが特定され得る。ＥＣＣチェックの結果として、例えばＥＣＣロジックによって、（１つ以上の）エラービットに対応するメモリセルの（１つ以上の）アドレス及び不可タイプ（例えば、セット不可、リセット不可）が特定され得る。メモリセルを選択する試みが不可となったことに応答して、例えばメモリコントローラロジックによって、選択不能な各メモリセルのアドレスが、セット不可タイプ及び／又はオープン不可タイプの不可識別子とともに保存され得る。そして、本開示に一致する方法及びシステムは、そのエラー状態がセット不可及び／又はオープン不可に相当する各メモリセルに関し、選択された隣接メモリセルに一連のリカバリパルスを印加するように構成され得る。選択された隣接メモリセルが現時においてデータを格納している場合、そのデータは、リカバリパルスのシーケンスの印加に先立って移動され（すなわち、他のメモリセルに書き込まれ）得る。斯くして、関係する閾値電圧を低下させるように設定された局所加熱が（１つ以上の）ターゲットメモリセルに誘起され得る。こうして、そのターゲットメモリセルを含むメモリアレイの動作が改善され得る。

例
本開示の例は、以下に記載されるように、クロスポイントメモリにおけるヒータとして熱擾乱を使用することに関係した、例えば方法、該方法のアクトを実行する手段、デバイス、装置、又はシステムなどの題材を含む。

例１
この例によれば、ターゲットメモリセルを該ターゲットメモリセルに関連する選択失敗及びセット不可の少なくとも一方のメモリ読出しエラーに応答して特定するように構成されたメモリコントローラを含む装置が提供される。前記メモリコントローラは更に、前記ターゲットメモリセルに隣接する第１の数の選択された隣接メモリセルに、前記ターゲットメモリセルに加熱を誘起するように構成された第１のリカバリパルスシーケンスを印加するように構成される。

例２
この例は、例１の要素を含み、前記第１のリカバリパルスシーケンスは、或る個数（Ｎ）のリカバリパルスを有し、各リカバリパルスは、パルス振幅（ＰＡ）及びパルス幅（ＰＷ）を有する。

例３
この例は、例１の要素を含み、前記メモリコントローラはエラー訂正符号（ＥＣＣ）ロジックを有し、前記ＥＣＣロジックはＥＣＣチェックを実行するように構成され、前記メモリ読出しエラーは前記ＥＣＣチェックに関係する。

例４
この例は、例３の要素を含み、前記ＥＣＣロジックは、読出し処理に応答して前記ＥＣＣチェックを実行するように構成される。

例５
この例は、例３の要素を含み、前記ＥＣＣロジックは、メモリ読出しエラー数を決定し、且つ前記メモリ読出しエラー数が致命的なエラーに相当するかどうかを前記メモリコントローラに通知するように構成される。

例６
この例は、例３の要素を含み、前記ＥＣＣロジックは、メモリ読出しエラーのタイプを、セット不可又はリセット不可を有する群から選択するように構成される。

例７
この例は、例３の要素を含み、前記メモリコントローラは、前記ＥＣＣロジックによってリセット不可のメモリ読出しエラーとして特定された第２のメモリセル上でリフレッシュ処理を実行するように構成される。

例８
この例は、例１乃至７の何れか一の要素を含み、前記メモリコントローラは、前記ターゲットメモリセルに関するセット不可のメモリ読出しエラーのカウントをモニタするように構成される。

例９
この例は、例１乃至７の何れか一の要素を含み、前記メモリコントローラは、メモリアレイ密度及び最大利用可能電流のうちの１つ以上に少なくとも部分的に基づいて、選択すべき隣接メモリセルの前記第１の数を決定するように構成される。

例１０
この例は、例２の要素を含み、前記メモリコントローラは、メモリアレイ密度及び最大利用可能電流のうちの１つ以上に少なくとも部分的に基づいて、Ｎ、ＰＡ、及びＰＷのうちの１つ以上を選定するように構成される。

例１１
この例は、例１乃至７の何れか一の要素を含み、前記第１の数の選択された隣接メモリセルは、カラム隣接メモリ、ロウ隣接メモリセル、及び対角隣接メモリセルのうちの１つ以上を有する。

例１２
この例は、例１乃至７の何れか一の要素を含み、前記メモリコントローラは更に、前記第１のリカバリパルスシーケンスの印加後に、前記ターゲットメモリセルに関する閾値電圧がターゲット閾値電圧以下であるかを決定するように構成される。

例１３
この例は、例１２の要素を含み、前記メモリコントローラは、前記閾値電圧が前記ターゲット閾値電圧よりも大きいと決定された場合に、前記第１のリカバリパルスシーケンスに関連する１つ以上のパラメータを調節して、第２のリカバリパルスシーケンスを生成し、且つ少なくとも前記第１の数の選択された隣接メモリセルに、前記第２のリカバリパルスシーケンスを印加するように構成される。

例１４
この例は、例１３の要素を含み、前記メモリコントローラは更に、前記閾値電圧が前記ターゲット閾値電圧よりも大きいと決定された場合に、前記第２のリカバリパルスシーケンスの印加を、最大で最大リカバリ試み回数まで繰り返すように構成される。

例１５
この例は、例１乃至７の何れか一の要素を含み、前記メモリコントローラは更に、前記第１の数の選択された隣接メモリセルを特定し、且つ前記第１のリカバリパルスシーケンスの印加に先立って、前記第１の数の選択された隣接メモリセルのうちの何れか１つ以上に格納されているデータを移動するように構成される。

例１６
この例は、例２の要素を含み、Ｎは、一万と百万との間であり、ＰＡは、５０マイクロアンペア（μＡ）と６００μＡとの間であり、ＰＷは、１０ナノ秒と５００ナノ秒との間である。

例１７
この例によれば、メモリコントローラにより、ターゲットメモリセルを、該ターゲットメモリセルに関連する選択失敗及びセット不可の少なくとも一方のメモリ読出しエラーに応答して特定することと、前記メモリコントローラにより、前記ターゲットメモリセルに隣接する第１の数の選択された隣接メモリセルに、前記ターゲットメモリセルに加熱を誘起するように構成された第１のリカバリパルスシーケンスを印加することと、を含む方法が提供される。

例１８
この例は、例１７の要素を含み、前記第１のリカバリパルスシーケンスは、或る個数（Ｎ）のリカバリパルスを有し、各リカバリパルスは、パルス振幅（ＰＡ）及びパルス幅（ＰＷ）を有する。

例１９
この例は、例１７の要素を含み、更に、エラー訂正符号（ＥＣＣ）ロジックにより、ＥＣＣチェックを実行することを含み、前記メモリ読出しエラーは前記ＥＣＣチェックに関係する。

例２０
この例は、例１９の要素を含み、前記ＥＣＣロジックは、読出し処理に応答して前記ＥＣＣチェックを実行するように構成される。

例２１
この例は、例１９の要素を含み、更に、前記ＥＣＣロジックにより、メモリ読出しエラー数を決定することと、前記ＥＣＣロジックにより、前記メモリ読出しエラー数が致命的なエラーに相当するかどうかを前記メモリコントローラに通知することとを含む。

例２２
この例は、例１９の要素を含み、更に、前記ＥＣＣロジックにより、メモリ読出しエラーのタイプを、セット不可又はリセット不可を有する群から選択することを含む。

例２３
この例は、例１９の要素を含み、更に、前記ＥＣＣロジックにより、第２のメモリセルをリセット不可のメモリ読出しエラーとして特定することと、前記メモリコントローラにより、前記第２のメモリセル上でリフレッシュ処理を実行することとを含む。

例２４
この例は、例１７の要素を含み、更に、前記メモリコントローラにより、前記ターゲットメモリセルに関するセット不可のメモリ読出しエラーのカウントをモニタすることを含む。

例２５
この例は、例１７の要素を含み、更に、前記メモリコントローラにより、メモリアレイ密度及び最大利用可能電流のうちの１つ以上に少なくとも部分的に基づいて、選択すべき隣接メモリセルの前記第１の数を決定することを含む。

例２６
この例は、例１８の要素を含み、更に、前記メモリコントローラにより、メモリアレイ密度及び最大利用可能電流のうちの１つ以上に少なくとも部分的に基づいて、Ｎ、ＰＡ、及びＰＷのうちの１つ以上を選定することを含む。

例２７
この例は、例１７の要素を含み、前記第１の数の選択された隣接メモリセルは、カラム隣接メモリ、ロウ隣接メモリセル、及び対角隣接メモリセルのうちの１つ以上を有する。

例２８
この例は、例１７の要素を含み、更に、前記メモリコントローラにより、前記第１のリカバリパルスシーケンスの印加後に、前記ターゲットメモリセルに関する閾値電圧がターゲット閾値電圧以下であるかを決定することを含む。

例２９
この例は、例２８の要素を含み、更に、前記メモリコントローラにより、前記閾値電圧が前記ターゲット閾値電圧よりも大きいと決定された場合に、前記第１のリカバリパルスシーケンスに関連する１つ以上のパラメータを調節して、第２のリカバリパルスシーケンスを生成することと、前記メモリコントローラにより、少なくとも前記第１の数の選択された隣接メモリセルに、前記第２のリカバリパルスシーケンスを印加することとを含む。

例３０
この例は、例２９の要素を含み、更に、前記メモリコントローラにより、前記閾値電圧が前記ターゲット閾値電圧よりも大きいと決定された場合に、前記第２のリカバリパルスシーケンスの印加を、最大で最大リカバリ試み回数まで繰り返すことを含む。

例３１
この例は、例１７の要素を含み、更に、前記メモリコントローラにより、前記第１の数の選択された隣接メモリセルを特定することと、前記メモリコントローラにより、前記第１のリカバリパルスシーケンスの印加に先立って、前記第１の数の選択された隣接メモリセルのうちの何れか１つ以上に格納されているデータを移動することとを含む。

例３２
この例は、例１８の要素を含み、Ｎは、一万と百万との間であり、ＰＡは、５０マイクロアンペア（μＡ）と６００μＡとの間であり、ＰＷは、１０ナノ秒と５００ナノ秒との間である。

例３３
この例によれば、プロセッサと、前記プロセッサを周辺装置に結合するように構成されたチップセットと、複数のメモリセルを有するクロスポイントメモリアレイと、メモリコントローラとを含んだシステムが提供される。前記メモリコントローラは、ターゲットメモリセルを、該ターゲットメモリセルに関連する選択失敗及びセット不可の少なくとも一方のメモリ読出しエラーに応答して特定するように構成される。前記メモリコントローラは更に、前記ターゲットメモリセルに隣接する第１の数の選択された隣接メモリセルに、前記ターゲットメモリセルに加熱を誘起するように構成された第１のリカバリパルスシーケンスを印加するように構成される。

例３４
この例は、例３３の要素を含み、前記第１のリカバリパルスシーケンスは、或る個数（Ｎ）のリカバリパルスを有し、各リカバリパルスは、パルス振幅（ＰＡ）及びパルス幅（ＰＷ）を有する。

例３５
この例は、例３３の要素を含み、前記メモリコントローラはエラー訂正符号（ＥＣＣ）ロジックを有し、前記ＥＣＣロジックはＥＣＣチェックを実行するように構成され、前記メモリ読出しエラーは前記ＥＣＣチェックに関係する。

例３６
この例は、例３５の要素を含み、前記ＥＣＣロジックは、読出し処理に応答して前記ＥＣＣチェックを実行するように構成される。

例３７
この例は、例３５の要素を含み、前記ＥＣＣロジックは、メモリ読出しエラー数を決定し、且つ前記メモリ読出しエラー数が致命的なエラーに相当するかどうかを前記メモリコントローラに通知するように構成される。

例３８
この例は、例３５の要素を含み、前記ＥＣＣロジックは、メモリ読出しエラーのタイプを、セット不可又はリセット不可を有する群から選択するように構成される。

例３９
この例は、例３５の要素を含み、前記メモリコントローラは、前記ＥＣＣロジックによってリセット不可のメモリ読出しエラーとして特定された第２のメモリセル上でリフレッシュ処理を実行するように構成される。

例４０
この例は、例３３乃至３９の何れか一の要素を含み、前記メモリコントローラは、前記ターゲットメモリセルに関するセット不可のメモリ読出しエラーのカウントをモニタするように構成される。

例４１
この例は、例３３乃至３９の何れか一の要素を含み、前記メモリコントローラは、メモリアレイ密度及び最大利用可能電流のうちの１つ以上に少なくとも部分的に基づいて、選択すべき隣接メモリセルの前記第１の数を決定するように構成される。

例４２
この例は、例３４の要素を含み、前記メモリコントローラは、メモリアレイ密度及び最大利用可能電流のうちの１つ以上に少なくとも部分的に基づいて、Ｎ、ＰＡ、及びＰＷのうちの１つ以上を選定するように構成される。

例４３
この例は、例３３乃至３９の何れか一の要素を含み、前記第１の数の選択された隣接メモリセルは、カラム隣接メモリ、ロウ隣接メモリセル、及び対角隣接メモリセルのうちの１つ以上を有する。

例４４
この例は、例３３乃至３９の何れか一の要素を含み、前記メモリコントローラは更に、前記第１のリカバリパルスシーケンスの印加後に、前記ターゲットメモリセルに関する閾値電圧がターゲット閾値電圧以下であるかを決定するように構成される。

例４５
この例は、例４４の要素を含み、前記メモリコントローラは、前記閾値電圧が前記ターゲット閾値電圧よりも大きいと決定された場合に、前記第１のリカバリパルスシーケンスに関連する１つ以上のパラメータを調節して、第２のリカバリパルスシーケンスを生成し、且つ少なくとも前記第１の数の選択された隣接メモリセルに、前記第２のリカバリパルスシーケンスを印加するように構成される。

例４６
この例は、例４５の要素を含み、前記メモリコントローラは更に、前記閾値電圧が前記ターゲット閾値電圧よりも大きいと決定された場合に、前記第２のリカバリパルスシーケンスの印加を、最大で最大リカバリ試み回数まで繰り返すように構成される。

例４７
この例は、例３３乃至３９の何れか一の要素を含み、前記メモリコントローラは更に、前記第１の数の選択された隣接メモリセルを特定し、且つ前記第１のリカバリパルスシーケンスの印加に先立って、前記第１の数の選択された隣接メモリセルのうちの何れか１つ以上に格納されているデータを移動するように構成される。

例４８
この例は、例３４の要素を含み、Ｎは、一万と百万との間であり、ＰＡは、５０マイクロアンペア（μＡ）と６００μＡとの間であり、ＰＷは、１０ナノ秒と５００ナノ秒との間である。

例４９
本開示の他の一例は、例１７乃至３２の何れか一の方法を実行するように構成された少なくとも１つの装置を含んだシステムである。

例５０
本開示の他の一例は、例１７乃至３２の何れか一の方法を実行する手段を含んだ装置である。

様々な特徴、態様、及び実施形態をここに記載してきた。これらの特徴、態様、及び実施形態は、当業者によって理解されることになるように、相互の組み合わせ並びに変形及び変更を受け入れ得る。本開示は、故に、そのような組み合わせ、変形、及び変更を包含するように考えられるべきである。

Claims (23)

1. ターゲットメモリセルを、該ターゲットメモリセルに関連する選択失敗及びセット不可の少なくとも一方のメモリ読出しエラーに応答して、特定するように構成されたメモリコントローラ
   を有し、
   前記メモリコントローラは更に、前記ターゲットメモリセルに隣接する第１の数の選択された隣接メモリセルに、前記ターゲットメモリセルに加熱を誘起するように構成された第１のリカバリパルスシーケンスを印加するように構成されている、
   装置。
2. 前記第１のリカバリパルスシーケンスは、或る個数（Ｎ）のリカバリパルスを有し、各リカバリパルスは、パルス振幅（ＰＡ）及びパルス幅（ＰＷ）を有する、請求項１に記載の装置。
3. 前記メモリコントローラはエラー訂正符号（ＥＣＣ）ロジックを有し、前記ＥＣＣロジックはＥＣＣチェックを実行するように構成され、前記メモリ読出しエラーは前記ＥＣＣチェックに関係する、請求項１に記載の装置。
4. 前記メモリコントローラは更に、前記第１のリカバリパルスシーケンスの印加後に、前記ターゲットメモリセルに関する閾値電圧がターゲット閾値電圧以下であるかを決定するように構成されている、請求項１乃至３の何れか一項に記載の装置。
5. 前記メモリコントローラは、前記閾値電圧が前記ターゲット閾値電圧よりも大きいと決定された場合に、前記第１のリカバリパルスシーケンスに関連する１つ以上のパラメータを調節して、第２のリカバリパルスシーケンスを生成し、且つ少なくとも前記第１の数の選択された隣接メモリセルに、前記第２のリカバリパルスシーケンスを印加するように構成されている、請求項４に記載の装置。
6. 前記メモリコントローラは更に、前記第１の数の選択された隣接メモリセルを特定し、且つ前記第１のリカバリパルスシーケンスの印加に先立って、前記第１の数の選択された隣接メモリセルのうちの何れか１つ以上に格納されているデータを移動するように構成されている、請求項１乃至３の何れか一項に記載の装置。
7. Ｎは、一万と百万との間であり、ＰＡは、５０マイクロアンペア（μＡ）と６００μＡとの間であり、ＰＷは、１０ナノ秒と５００ナノ秒との間である、請求項２に記載の装置。
8. メモリコントローラにより、ターゲットメモリセルを、該ターゲットメモリセルに関連する選択失敗及びセット不可の少なくとも一方のメモリ読出しエラーに応答して特定することと、
   前記メモリコントローラにより、前記ターゲットメモリセルに隣接する第１の数の選択された隣接メモリセルに、前記ターゲットメモリセルに加熱を誘起するように構成された第１のリカバリパルスシーケンスを印加することと、
   を有する方法。
9. 前記第１のリカバリパルスシーケンスは、或る個数（Ｎ）のリカバリパルスを有し、各リカバリパルスは、パルス振幅（ＰＡ）及びパルス幅（ＰＷ）を有する、請求項８に記載の方法。
10. 当該方法は更に、エラー訂正符号（ＥＣＣ）ロジックにより、ＥＣＣチェックを実行することを有し、前記メモリ読出しエラーは前記ＥＣＣチェックに関係する、請求項８に記載の方法。
11. 前記メモリコントローラにより、前記第１のリカバリパルスシーケンスの印加後に、前記ターゲットメモリセルに関する閾値電圧がターゲット閾値電圧以下であるかを決定すること、を更に有する請求項８に記載の方法。
12. 前記メモリコントローラにより、前記閾値電圧が前記ターゲット閾値電圧よりも大きいと決定された場合に、前記第１のリカバリパルスシーケンスに関連する１つ以上のパラメータを調節して、第２のリカバリパルスシーケンスを生成することと、
    前記メモリコントローラにより、少なくとも前記第１の数の選択された隣接メモリセルに、前記第２のリカバリパルスシーケンスを印加することと、
    を更に有する請求項１１に記載の方法。
13. 前記メモリコントローラにより、前記第１の数の選択された隣接メモリセルを特定することと、
    前記メモリコントローラにより、前記第１のリカバリパルスシーケンスの印加に先立って、前記第１の数の選択された隣接メモリセルのうちの何れか１つ以上に格納されているデータを移動することと、
    を更に有する請求項８に記載の方法。
14. Ｎは、一万と百万との間であり、ＰＡは、５０マイクロアンペア（μＡ）と６００μＡとの間であり、ＰＷは、１０ナノ秒と５００ナノ秒との間である、請求項９に記載の方法。
15. プロセッサと、
    前記プロセッサを周辺装置に結合するように構成されたチップセットと、
    複数のメモリセルを有するクロスポイントメモリアレイと、
    ターゲットメモリセルを、該ターゲットメモリセルに関連する選択失敗及びセット不可の少なくとも一方のメモリ読出しエラーに応答して、特定するように構成されたメモリコントローラであり、前記ターゲットメモリセルに隣接する第１の数の選択された隣接メモリセルに、前記ターゲットメモリセルに加熱を誘起するように構成された第１のリカバリパルスシーケンスを印加するように更に構成されたメモリコントローラと、
    を有するシステム。
16. 前記第１のリカバリパルスシーケンスは、或る個数（Ｎ）のリカバリパルスを有し、各リカバリパルスは、パルス振幅（ＰＡ）及びパルス幅（ＰＷ）を有する、請求項１５に記載のシステム。
17. 前記メモリコントローラはエラー訂正符号（ＥＣＣ）ロジックを有し、前記ＥＣＣロジックはＥＣＣチェックを実行するように構成され、前記メモリ読出しエラーは前記ＥＣＣチェックに関係する、請求項１５に記載のシステム。
18. 前記メモリコントローラは更に、前記第１のリカバリパルスシーケンスの印加後に、前記ターゲットメモリセルに関する閾値電圧がターゲット閾値電圧以下であるかを決定するように構成されている、請求項１５乃至１７の何れか一項に記載のシステム。
19. 前記メモリコントローラは、前記閾値電圧が前記ターゲット閾値電圧よりも大きいと決定された場合に、前記第１のリカバリパルスシーケンスに関連する１つ以上のパラメータを調節して、第２のリカバリパルスシーケンスを生成し、且つ少なくとも前記第１の数の選択された隣接メモリセルに、前記第２のリカバリパルスシーケンスを印加するように構成されている、請求項１８に記載のシステム。
20. 前記メモリコントローラは更に、前記第１の数の選択された隣接メモリセルを特定し、且つ前記第１のリカバリパルスシーケンスの印加に先立って、前記第１の数の選択された隣接メモリセルのうちの何れか１つ以上に格納されているデータを移動するように構成されている、請求項１５乃至１７の何れか一項に記載のシステム。
21. Ｎは、一万と百万との間であり、ＰＡは、５０マイクロアンペア（μＡ）と６００μＡとの間であり、ＰＷは、１０ナノ秒と５００ナノ秒との間である、請求項１６に記載のシステム。
22. 請求項８乃至１４の何れか一項に記載の方法を実行するように構成された少なくとも１つの装置を含んだシステム。
23. 請求項８乃至１４の何れか一項に記載の方法を実行する手段を有する装置。

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