KR20160139504A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 형성된 트렌치를 보이드 없이 갭필하기 위한 반도체 소자 제조 방법을 제공하는 것으로, 본 발명에 따른 반도체 소자의 제조 방법은 트렌치가 형성된 기판을 챔버 내부에 로딩하는 제 1 단계; 상기 챔버 내부의 온도를 상승시키는 제 2 단계; 박막 증착 물질을 상기 기판 상에 분사하는 제 3 단계; 반응가스를 상기 기판 상에 분사하여 상기 박막 증착 물질과 반응시키는 제 4 단계; 퍼지가스를 상기 기판 상에 분사하여 상기 제 3 단계 및 상기 제 4 단계에서 박막이 형성되고 남은 물질을 제거하는 제 5 단계; 및 기판 처리 가스를 상기 기판 상에 분사하여 형성된 상기 박막을 경화시키는 제 6 단계를 포함하여 상기 트렌치 및 상기 트렌치의 외부에 제 1 막을 형성한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는 반도체 소자에 형성된 트렌치(trench)에 유동성을 가지는 박막을 형성하여 트렌치에 보이드(void) 없이 효과적으로 갭필(gap fill)할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 향상됨에 따라 반도체 소자의 구성 요소들의 선폭과 간격이 점차 미세해지고 있다. 예를 들어 반도체 소자를 구성하는 금속 배선의 선폭과 간격이 점차 미세해지고 있으며, 소자 분리막 또한 폭 및 간격이 점차 미세해지고 있다. 따라서, 소자 분리막의 경우 종래의 LOCOS(LOCal Oxidation Silicon) 공정 대신에 반도체 기판에 좁고 깊은 트렌치(trench)를 형성한 후 이를 절연 물질로 갭필(gap fill)하는 STI(Shallow Trench Isolation) 기술이 주로 사용되고 있다.
소자 분리막을 형성하기 위한 트렌치 또는 금속 배선 사이 등의 갭필 공정은 트렌치의 바닥면에서부터 순차적으로 절연막이 증착되어 트렌치가 완전히 갭필되어야 한다. 그러나, 트렌치의 바닥면 뿐만 아니라 입구나 측벽에도 동시에 절연막이 증착됨으로써 발생하는 오버행(overhang) 현상 때문에 트렌치가 완전히 갭필되기 이전에 트렌치 상부가 막혀 트렌치 내부에 보이드(void)가 발생된다. 이러한 보이드는 트렌치의 종횡비(aspect ratio)가 커질수록 빈번하게 발생되고, 또한 보이드는 소자의 특성을 저하시키는 원인이 된다. 따라서, 트렌치 갭필 공정에서는 보이드의 발생을 억제하는 것이 중요한 공정 목표 중의 하나라고 할 수 있다.
갭필 공정은 일종의 증착 공정이기 때문에 화학기상증착(Chemical Vapor Deposition: 이하, "CVD"라 함) 방법을 주로 이용하는데, 반도체 소자의 집적도가 높아지고 트렌치의 종횡비가 커짐에 따라 일반적인 CVD 방법을 이용하는 데는 한계가 있다. 따라서, 최근에는 고밀도 플라즈마(High Density Plasma; HDP)를 이용하는 HDPCVD 방법(High Density Plasma Chemical Vapor Deposition: 이하, "HDPCVD"라 함)으로 트렌치를 갭필하고 있으며, 특히 저압 분위기에서 고밀도 플라즈마를 발생시키는 것이 갭필 공정의 핵심 요소로 알려져 있다.
그러나, HDPCVD 방법 역시 반도체 소자의 고집적화에 따라 갭필 능력의 한계가 야기되었다. 즉, 트렌치의 폭이 좁아지면서(예를 들면, 60㎚ 이하) HDPCVD 방법을 이용하여 트렌치 갭필 공정을 진행하여도 트렌치 입구에 오버행이 발생되고, 그로 인해 트렌치 내부에 보이드가 발생된다.
상기 문제를 극복하기 위해 HDPCVD 장비를 이용하여 증착과 식각을 반복하는 DED(Dep/Etch/Dep)공정이 제안되었다. 상기 DED 공정은 HDPCVD 방법에서 발생된 오버행을 식각하고 다시 HDPCVD 방법으로 증착하는 공정이다. DED 공정을 효과적으로 수행하기 위해서는 증착 균일성(Deposition Uniformity)과 에칭 균일성(Etching Uniformity)를 모두 만족하여야 한다. 특히, 에칭 균일성이 좋지 않으면 개구부 크기(Open Size)가 서로 달라져서 어떤 부분은 갭필을 만족하고 다른 어떤 부분은 갭필이 충족되지 않는 문제점이 있다. 또한, 갭필할 공간이 더욱 작아지면 3단계의 DED 공정으로는 불가능한 경우가 많아서 5단계 이상이 필요한 경우가 많다. 이는 처리량(throughput)에 막대한 영향을 주고 공정 튜닝(Tuning)도 패턴 프로파일에 따라 시행착오를 많이 거쳐야 하는 문제점이 있다. 또한, 갭필할 공간이 작아질수록 에칭 타임이 많이 줄어들고, 이로 인해서 원하는 프로파일을 얻을 수 없는 경우가 발생하는 문제점이 있다.
이상 설명한 배경기술의 내용은 본 출원의 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 발명은 전술한 문제점을 해결하고자 안출된 것으로, 트렌치에 보이드 없이 박막이 갭필되는 반도체 소자를 제조하는 방법을 제공하는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은 트렌치가 형성된 기판을 챔버 내부에 로딩하는 제 1 단계; 상기 챔버 내부의 온도를 상승시키는 제 2 단계; 박막 증착 물질을 상기 기판 상에 분사하는 제 3 단계; 반응가스를 상기 기판 상에 분사하여 상기 박막 증착 물질과 반응시키는 제 4 단계; 퍼지가스를 상기 기판 상에 분사하여 상기 제 3 단계 및 상기 제 4 단계에서 박막이 형성되고 남은 물질을 제거하는 제 5 단계; 및 기판 처리 가스를 상기 기판 상에 분사하여 형성된 상기 박막을 경화시키는 제 6 단계를 포함하여 상기 트렌치 및 상기 트렌치의 외부에 제 1 막을 형성할 수 있다. 또한, 상기 제 2 단계에서 챔버 내부의 온도는 10℃ 내지 90℃인 것을 포함할 수 있다.
또한, 상기 제 3 단계에서 상기 박막 증착 물질은 실리콘(Si)을 포함하는 화합물일 수 있고, 상기 박막 증착 물질은 산소(O2) 플라즈마와의 반응성이 낮을 수 있으며, HMDSO(Hexamethyldisiloxane), HMDS(hexamethyldisilazane), TMDS(tetramethyldisilazane), TEOS(tetraethoxysilane) 중 어느 하나일 수 있다.
뿐만 아니라, 상기 제 4 단계에서 상기 반응가스를 상기 기판 상에 분사하면서 플라즈마를 발생시키는 것을 포함할 수 있고, 상기 제 4 단계에서 상기 반응가스는 O2 또는 N2O 중 어느 하나인 것을 포함할 수 있다.
또한, 상기 반응가스와 상기 박막 증착 물질이 유량의 비는 1:3 내지 1:20인 것을 포함할 수 있고, 상기 트렌치 외부에 형성된 상기 제 1 막의 두께가 제 1 두께, 상기 트렌치 상에 형성된 상기 제 1 막의 두께가 제 2 두께인 경우 상기 제 2 두께가 상기 제 1 두께보다 두꺼운 것을 포함할 수 있으며, 상기 트렌치의 측벽에 형성된 상기 제 1 막의 두께가 제 3 두께인 경우 제 3 두께는 상기 트렌치의 하부로 갈수록 커지는 것을 포함할 수 있다.
또한, 상기 제 1 막에 포함된 탄소의 양이 30% 내지 80%인 것을 포함할 수 있고, 상기 제 1 막의 유전 상수가 1 내지 5인 것을 포함할 수 있으며, 상기 트렌치에 형성된 박막의 두께가 상기 트렌치 외부에 형성된 박막의 두께와 동일하게 되도록 상기 제 4 단계 내지 상기 제 6 단계를 반복할 수 있다.
또한, 상기 제 6 단계에서 상기 기판 처리 가스를 상기 기판 상에 분사하면서 플라즈마를 발생시키는 것을 포함할 수 있고, 상기 제 6 단계에서 상기 기판 처리 가스는 O2, O3, 또는 H2 중 어느 하나인 것을 포함할 수 있다.
상기 과제의 해결 수단에 의하면, 본 발명은 다음과 같은 효과가 있다.
첫째, 유동성을 가지는 박막을 형성하여 트렌치를 보이드 없이 갭필할 수 있다.
둘째, 유동성을 가지는 박막을 형성하고 기판 처리 가스를 기판 상에 분사하여 처리하여 상기 박막을 경화시키는 단계를 반복적으로 수행하여 트렌치 갭필 후 별도의 평탄화 공정을 수행하지 않을 수 있어 공정의 단계가 줄어들어 생산성을 향상시킬 수 있다.
도 1a는 종래 트렌치에 갭필할 때 형성되는 박막 증착 방법 설명하기 위한 도면이다.
도 1b는 종래 트렌치에 갭필할 때 형성되는 박막 증착 방법 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 순서도를 설명하기 위한 도면이다.
도 3a는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 3b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 3c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 3d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 3e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 4는 본 발명의 실시 예에 따른 박막의 유동성을 나타내는 도면이다.
도 5a는 종래 트랜치에 갭필 후 평탄화 공정을 수행하지 않았을 때 반도체 소자의 단면을 나타내는 도면이다.
도 5b는 본 발명의 실시 예에 따른 반도체 소자의 단면을 나타내는 도면이다.
본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. "포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다. "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우 뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
도 1a 및 1b는 종래 트렌치에 갭필할 때 형성되는 박막 증착 방법 설명하기 위한 도면이다.
이 때, 트렌치는 기판 상에 마스크 등을 사용하여 박막을 증착하는 경우 박막이 증착되지 않은 부분과 박막이 증착된 부분이 안으로 움푹 파진 형상으로 형성된 것으로 편의상 하나의 트렌치를 기준으로 서술하고, 트렌치 내부와 외부로 나누어 서술한다.
종래에는 트렌치에 갭필을 하는 경우 도 1a에서 도시한 바와 같이 트렌치의 내부와 외부에 동일한 두께의 박막을 증착 시키기 위한 방향으로 연구가 진행되었다. 이에 따라서 종래 트렌치의 외부에 증착된 박막의 두께를 제 1 두께(10), 종래 트렌치의 내부에 증착된 박막의 두께를 제 2 두께(20), 종래 트렌치의 사이드 벽에 증착된 박막의 두께를 제 3 두께(30)라고 하였을 때, 상기 제 1 두께(10)와 상기 제 2 두께(20)는 동일하거나 상기 제 1 두께(10)가 상기 제 2 두께(20)에 비해 두껍고, 상기 제 3 두께(30)는 상기 제 1 두께(10) 및 상기 제 2 두께(20)에 비해 얇게 증착 되었다.
도 1b를 참고하는 경우 종래 트렌치에 갭필하는 경우 종래 트렌치의 외부에 더 두껍게 박막이 형성되고, 트렌치의 내부에는 트렌치의 외부에 비해 박막이 더 적게 형성되 오버행 현상이나 보이드가 발생할 가능성이 매우 커지게 된다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 순서도를 설명하기 위한 도면이다.
도 2를 참고하여 설명하면, 우선 트렌치(1000)가 형성된 기판을 챔버 내부에 로딩하는 제 1 단계를 포함할 수 있다(S110). 그 후 상기 챔버 내부의 온도를 공정온도로 상승시키는 제 2 단계를 포함할 수 있다(S120). 다음으로, 박막 증착 물질을 상기 기판 상에 분사하는 제 3 단계를 포함할 수 있다(S130). 그 다음으로 상기 박막 증착 물질과 반응하여 박막을 형성시키기 위한 반응가스를 상기 기판 상에 분사하여 상기 트렌치(1000)가 형성된 기판 상에 화학반응이 일어나 박막을 증착시키는 제 4 단계를 포함할 수 있다(S140). 다음으로, 퍼지 가스를 상기 기판 상에 분사하여 상기 박막 증착 물질과 상기 반응가스가 반응하고 남은 가스를 제거하는 제 5 단계를 포함할 수 있다(S150). 마지막으로, 기판 처리 가스를 상기 기판 상에 분사하여 형성된 상기 박막을 경화시키는 제 6 단계를 포함할 수 있다(S160).
상기 S130 내지 S160 단계는 원하는 두께의 박막을 형성할 때까지 반복적으로 수행될 수 있다(S200).
상기 트렌치(1000)에 갭필하는데 있어서, 상기 제 2 단계에서 챔버 내부의 온도는 10℃ 내지 90℃인 것을 포함할 수 있다. 상기 챔버 내부의 온도는 박막 증착 물질과 반응가스가 반응할 수 있도록 하는 에너지를 공급하는데 중요한 요소로서 증착 온도가 높은 경우에는 충분한 에너지가 공급되어 박막 증착 물질과 반응가스가 충분히 반응할 수 있는 반면에 증착 온도가 낮은 경우에는 반응이 충분히 일어나지 않을 수 있다. 따라서 챔버 내부의 온도가 90℃ 이상인 경우에는 박막 증착 물질과 반응가스가 반응할 수 있는 에너지가 충분히 공급되어 형성된 박막에 유동성이 거의 없이 경화된 박막이 증착될 수 있고, 이에 따라 트렌치(1000)에 갭필이 용이하지 않을 수 있다. 또한, 챔버 내부의 온도가 10℃ 이하인 경우에는 박막 증착 물질과 반응가스가 거의 반응하지 않게 되어 형성된 박막이 매우 얇거나 박막이 거의 형성되지 않을 수 있다.
상기 제 3 단계에서 상기 박막 증착 물질은 실리콘(Si)을 포함하는 화합물일 수 있고, 더욱 구체적으로 산소(O2) 플라즈마와의 반응성이 낮은 특징을 가질 수 있으며, 상기 박막 증착 물질은 HMDSO(Hexamethyldisiloxane), HMDS(hexamethyldisilazane), TMDS(tetramethyldisilazane), TEOS(tetraethoxysilane) 중 어느 하나일 수 있다.
상기 박막 증착 물질은 실리콘(Si)를 포함하는 화합물일 수 있으나 이에 한정되지 아니하고, 다양한 물질을 증착할 수 있는 박막 증착 물질을 포함할 수 있다. 본 실시 예에 따라 상기 박막 증착 물질이 실리콘인 경우를 서술하면 상기 기판 상에 형성된 트렌치(1000)에 유전상수가 낮은 실리콘 포함 박막을 증착하여 절연물질로 사용할 수 있다. 상기 박막 증착 물질은 산소(O2) 플라즈마와의 반응성이 낮은 물질일 수 있다. 상기 박막 증착 물질을 상기 반응가스와 반응 시키는데 있어서 산소(O2)를 플라즈마 상태로 환원시켜 공급할 수 있다. 이 경우 산소(O2) 플라즈마와 반응성이 큰 물질인 경우에는 상술한 바와 같이 상기 박막 증착 물질과 상기 반응가스의 반응이 커져서 유동성이 매우 작은 박막이 형성될 수 있다. 이에 따라서 산소(O2) 플라즈마와의 반응성이 작은 물질인 경우 박막의 유동성을 확보하는데 용이할 수 있으나 이에 한정되지 아니하고, 상기 챔버의 온도와의 관계에 따라 다양한 박막 증착 물질이 선택될 수 있다.
상기 박막 증착 물질의 구체적인 실시 예로 HMDSO(Hexamethyldisiloxane), HMDS(hexamethyldisilazane), TMDS(tetramethyldisilazane), TEOS(tetraethoxysilane) 중 어느 하나로 선택할 수 있으나 이에 한정되지 아니함은 자명하다.
상기 트렌치(1000)에 갭필하는 공정에 있어서, 상기 박막 증착 물질과 상기 반응가스를 반응시키는데 있어서 플라즈마 상태의 가스를 공급하여 화학반응을 촉진시킬 수 있다. 상기 반응 가스는 O2 또는 N2O 가 사용될 수 있으나 이에 한정되지 아니한다.
또한, 상기 반응가스와 상기 박막 증착 물질이 유량의 비는 1:3 내지 1:20인 것을 포함할 수 있다. 상기 반응가스와 상기 박막 증착 물질의 유량 비는 역시 화학반응의 반응성을 결정하는데 큰 역할을 한다. 상기 반응가스와 상기 박막 증착 물질의 유량비가 1:3 이하인 경우에는 상기 반응가스의 공급량이 많아져서 유동성이 매우 작은 박막이 형성될 수 있고, 이에 반해 상기 반응가스와 상기 박막 증착 물질의 유량 비가 1:20 이상인 경우에는 상기 반응가스의 양이 작아서 제대로된 박막이 증착되지 않을 수 있다.
또한, 상기 트렌치(1000) 외부에 형성된 상기 제 1 막(210)의 두께를 제 1 두께(110), 상기 트렌치(1000) 내부에 형성된 상기 제 1 막(210)의 두께를 제 2 두께(120)라고 하는 경우 상기 제 2 두께(120)가 상기 제 1 두께(110)보다 두껍게 형성될 수 있다. 본 발명의 실시 예에 따라 형성된 박막은 유동성을 포함하고 있기 때문에, 상기 트렌치(1000) 내부에 형성된 상기 제 1 막(210)의 제 2 두께(120)가 상기 트렌치(1000) 외부에 형성된 상기 제 1 막(210)의 제 1 두께(110) 보다 두껍게 형성될 수 있다. 이렇게 상기 제 1 막(210)이 유동성을 가지고 상기 제 2 두께(120)가 상기 제 1 두께(110)보다 두껍게 되어 박막 형성 단계가 반복적으로 수행되는 경우 보이드 없는 막으로 상기 트렌치(1000)가 갭필될 수 있다.
상기 트렌치(1000)의 측벽에 형성된 상기 제 1 막(210)의 두께가 제 3 두께(130)인 경우 제 3 두께(130)는 상기 트렌치(1000)의 하부로 갈수록 커질 수 있다. 상술한 바와 마찬가지로 상기 제 1 막(210)은 유동성을 가지고 있기 때문에 중력의 영향으로 상기 트렌치(1000)의 내부쪽으로 갈수록 상기 제 1 막(210)의 두께가 두꺼워질 수 있다.
상기 제 1 막(210)이 상기 트렌치(1000) 상에 절연물질로 사용되는 경우 상기 제 1 막(210)에 포함된 탄소의 양이 30% 내지 80%인 것을 포함할 수 있고, 상기 제 1 막(210)의 유전 상수는 1 내지 5인 것을 포함할 수 있다. 탄소의 함량은 박막의 유동성 및 유전상수와 관련되어 있고, 탄소의 양이 30% 이하인 경우에는 박막의 유동성이 작아서 갭필이 제대로 되지 않을 수 있으며 탄소의 양이 80% 이상인 경우에는 박막이 형성되지 않을 수 있다. 상기 제 1 막(210)의 유전 상수도 5 보다 커지는 경우에는 절연 특성이 작아질 수 있으며 유전 상수가 1보다 작은 물질은 형성하기 힘들 수 있다.
상기 제 6 단계에서 기판 처리 가스를 형성된 상기 제 1 막(210)에 분사하여 상기 제 1 막(210)을 경화시킬 수 있다. 유동성을 가지는 상기 제 1 막(210)을 증착한 후 상기 제 6 단계에서 상기 제 1 막(210)을 경화시켜야 반복적인 박막 형성 공정이 진행될 수 있다. 상기 제 1 막(210)이 경화되는 경우 상기 트렌치(1000) 내부에 갭필 공정이 원활히 수행될 수 있다. 상기 제 6 단계는 반드시 상기 제 3 단계 내지 상기 제 5 단계의 수행과 일대일 대응되는 것이 아니고, 상기 제 3 단계 내지 상기 제 5 단계가 수차례 반복된 후 한 번씩 수행될 수 있다. 상술한 상기 제 4 단계와 마찬가지로 상기 기판 처리 가스는 플라즈마에 의해 해리되어 반응할 수 있으며 상기 기판 처리 가스는 O2, O3, 또는 H2 중 어느 하나가 사용될 수 있으나 이에 한정되지 아니한다.
상기 S130 내지 S160 단계는 원하는 두께의 박막을 형성할 때까지 반복적으로 수행될 수 있다. 또한, 상기 트렌치(1000)에 형성된 박막의 두께가 상기 트렌치(1000) 외부에 형성된 박막의 두께와 동일하게 되도록 상기 제 4 단계 내지 상기 제 6 단계를 반복하여 수행될 수 있고, 이를 통해 상기 트렌치(1000)를 갭필하는 공정 후 별도의 평탄화 공정이 필요하지 않을 수 있다.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 따라 트렌지에 박막이 형성되는 것을 나타내는 도면이다.
도 3a 내지 도 3e에 나타낸 바와 같이, 트렌치(1000)가 형성된 기판에 상술한 공정을 수행하여 박막을 형성할 수 있다. 구체적으로 설명하면, 트렌치(1000)가 형성된 기판 상에 상기 제 3 단계 내지 상기 제 5 단계의 공정을 수행하여 제 1 막(210)을 형성할 수 있다. 상기 제 1 막(210)의 경우, 상기 트렌치(1000)의 외부에 형성된 상기 제 1 막(210)의 두께가 제 1 두께(110), 상기 트렌치(1000)의 내부에 형성된 상기 제 1 막(210)의 두께가 제 2 두께(120)라고 할 때, 상기 제 2 두께(120)가 상기 제 1 두께(110)보다 두꺼울 수 있다. 이와 같이 형성된 박막을 상기 제 6 단계의 박막 경화 공정을 거쳐서 유동성 있는 박막을 경화시킨 후 상기 공정을 반복하여 제 2 막(220), 제 3 막(230), … 제 n 막(300)을 형성한다. 제 n 막(300)은 상기 트렌치(1000)의 내부와 외부에 형성된 박막의 높이가 동일하게 형성될 때까지 반복적으로 형성될 수 있다. 이렇게 상기 공정이 반복되어 상기 트렌치(1000)의 내부와 외부에 형성된 박막의 높이가 동일하게 되면 상기 제 6 단계의 박막 경화 공정이 수행되어 별도의 평탄화 공정이 필요하지 않게 되어 생산성 향상에도 도움이 될 수 있다.
도 4는 본 발명의 실시 예에 따른 박막의 유동성을 나타내는 도면이다.
도 4를 참고하여 설명하면, 좌측에 색이 다른 부분을 확인할 수 있는데, 이 부분이 증착된 박막의 유동성을 나타내는 것이다. 형성된 박막을 단순히 손가락이나 다른 도구를 사용하여 미는 것 만으로도 박막이 없어지는 것을 나타내는 것이고, 이를 통해 본 발명의 실시 예를 통해 증착된 박막이 유동성을 가지는 것을 설명할 수 있다.
도 5a는 종래 트랜치에 갭필 후 평탄화 공정을 수행하지 않았을 때 반도체 소자의 단면을 나타내는 도면이고, 도 5b는 본 발명의 실시 예에 따른 반도체 소자의 단면을 나타내는 도면이다.
도 5a 및 도 5b를 참고하여 설명하면, 두 사진 모두 별도의 평탄화 공정이 수행되지 않은 것을 나타낸 것으로서 종래의 경우에는 평탄화 공정이 수행되지 않아 트렌치(1000)의 내부와 외부에 형성된 박막의 높이가 크게 차이나고 매끄럽게 형성되지 않은 것을 확인할 수 있다. 반면에 본 발명의 실시 예에 따른 반도체 소자 제조 방법을 따르는 경우에는 별도의 평탄화 공정이 없이도 트렌치(1000)의 내부와 외부에 형성된 박막이 매끄럽게 형성된 것을 확인할 수 있다. 이에 따라서 본 발명의 실시 예에 따른 경우 별도의 평탄화 공정을 수행하지 않을 수 있어 생산성 향상에 기여할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1000 : 트렌치
110 : 제 1 두께
120 : 제 2 두께
130 : 제 3 두께
210 : 제 1 막
220 : 제 2 막
300 : 제 n 막

Claims (15)

  1. 트렌치가 형성된 기판을 챔버 내부에 로딩하는 제 1 단계;
    상기 챔버 내부의 온도를 상승시키는 제 2 단계;
    박막 증착 물질을 상기 기판 상에 분사하는 제 3 단계;
    반응가스를 상기 기판 상에 분사하여 상기 박막 증착 물질과 반응시키는 제 4 단계;
    퍼지가스를 상기 기판 상에 분사하여 상기 제 3 단계 및 상기 제 4 단계에서 박막이 형성되고 남은 물질을 제거하는 제 5 단계; 및
    기판 처리 가스를 상기 기판 상에 분사하여 형성된 상기 박막을 경화시키는 제 6 단계를 포함하여 상기 트렌치 및 상기 트렌치의 외부에 제 1 막을 형성하는, 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계에서 챔버 내부의 온도는 10℃ 내지 90℃인 것을 포함하는, 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 3 단계에서 상기 박막 증착 물질은 실리콘(Si)을 포함하는 화합물인, 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 박막 증착 물질은 산소(O2) 플라즈마와의 반응성이 낮은, 반도체 소자 제조 방법.
  5. 제 3 항에 있어서,
    상기 박막 증착 물질은 HMDSO(Hexamethyldisiloxane), HMDS(hexamethyldisilazane), TMDS(tetramethyldisilazane), 및 TEOS(tetraethoxysilane) 중 어느 하나인, 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 4 단계에서 상기 반응가스를 상기 기판 상에 분사하면서 플라즈마를 발생시키는, 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 4 단계에서 상기 반응가스는 O2 또는 N2O 중 어느 하나를 포함하는, 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 반응가스와 상기 박막 증착 물질이 유량의 비는 1:3 내지 1:20인 것을 포함하는, 반도체 소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 트렌치 외부에 형성된 상기 제 1 막의 두께가 제 1 두께, 상기 트렌치 상에 형성된 상기 제 1 막의 두께가 제 2 두께인 경우 상기 제 2 두께가 상기 제 1 두께보다 두꺼운 것을 포함하는, 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 트렌치의 측벽에 형성된 상기 제 1 막의 두께가 제 3 두께인 경우 제 3 두께는 상기 트렌치의 하부로 갈수록 커지는 것을 포함하는, 반도체 소자 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 1 막에 포함된 탄소의 양이 30% 내지 80%인 것을 포함하는, 반도체 소자 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 1 막의 유전 상수가 1 내지 5인 것을 포함하는, 반도체 소자 제조 방법.
  13. 제 1 항에 있어서,
    상기 트렌치에 형성된 박막의 두께가 상기 트렌치 외부에 형성된 박막의 두께와 동일하게 되도록 상기 제 4 단계 내지 상기 제 6 단계를 반복하는, 반도체 소자 제조 방법.
  14. 제 1 항에 있어서,
    상기 제 6 단계에서 상기 기판 처리 가스를 상기 기판 상에 분사하면서 플라즈마를 발생시키는 것을 포함하는, 반도체 소자 제조 방법.
  15. 제 1 항에 있어서,
    상기 제 6 단계에서 상기 기판 처리 가스는 O2, O3, 또는 H2 중 어느 하나를 포함하는, 반도체 소자 제조 방법.
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