KR20160126751A - 코일 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시형태는 내부에 코일부가 배치된 바디; 및 상기 코일부와 연결되는 외부전극; 을 포함하며, 상기 바디는 자성입자를 포함하며, 상기 자성입자는 제1 자성입자, 제2 자성입자 및 제3 자성입자를 포함하고, 상기 제1 자성입자의 입경은 8μm 내지 30μm, 상기 제2 자성입자의 입경은 2.5μm 내지 5.0μm, 상기 제3 자성입자의 입경은 1.5μm 이하인 코일 전자부품을 제공한다.

Description

코일 전자부품 및 그 제조방법{Coil electronic component and manufacturing method thereof}
본 발명은 코일 전자부품 및 그 제조방법에 관한 것이다.
전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 내부 코일부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 바디를 제조하고, 바디의 외측에 외부전극을 형성하여 제조할 수 있다.
일본공개특허 제2008-166455호
본 발명의 일 실시예의 목적은 코일 전자부품 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시형태는 내부에 코일부가 배치된 바디; 및 상기 코일부와 연결되는 외부전극; 을 포함하며, 상기 바디는 3 종류 이상의 입도 분포를 갖는 자성입자를 포함하는 코일 전자부품 및 그 제조방법을 제공한다.
본 발명의 다른 일 실시형태에 의하면, 내부에 코일부가 매설된 바디를 포함하는 전자부품에 있어서, 상기 바디는 복수의 자성입자를 포함하고, 상기 바디에 포함된 자성입자의 입경 분포에 관한 그래프는 3 이상의 피크를 포함하는 코일 전자부품 및 그 제조방법을 제공한다.
본 발명의 일 실시형태에 의하면 바디 내 자성 입자의 충진율이 높으며 투자율, 인덕턴스 및 Isat 값이 향상된 코일 전자부품 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 코일 전자부품에서 내부에 배치된 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1에 도시된 A-A'에 의한 단면도이다.
도 3은 도 2의 P 영역에 대한 확대도이다
도 4는 본 발명의 일 실시형태에 따른 바디에 포함된 자성입자의 입도 분포의 일 예를 나타내는 그래프이다.
도 5는 본 발명의 일 실시형태에 따른 코일 전자부품의 제조방법을 나타내는 흐름도이다.
도 6a 내지 도 6d는 본 발명의 일 실시형태에 따른 코일 전자부품의 제조방법을 순차적으로 나타내는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 본 발명의 일 실시형태에 따른 코일 전자부품을 설명하되, 특히 인덕터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 코일 전자부품에서 내부에 배치된 코일부가 나타나게 도시한 개략 사시도이며, 도 2는 도 1에 도시된 A-A' 선에 의한 단면도이다.
도 1 및 도 2을 참조하면, 코일 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 인덕터가 개시되지만 본 발명의 일 실시형태에 따른 코일 전자부품은 인덕터 이외에도 비즈(beads), 필터(filter) 등으로 적절하게 응용될 수 있다.
상기 코일 전자부품(100)은 바디(50) 및 외부전극(80)을 포함하고, 상기 바디(50)는 기재층(20)과 코일 패턴(41, 42)을 포함하는 코일부(40)를 포함한다.
상기 바디(50)는 대략적인 육면체 형상일 수 있으며, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
상기 바디(50)는 두께 방향으로 대향하는 제1면 및 제2면, 길이 방향으로 대향하는 제3면 및 제4면, 폭 방향으로 대향하는 제5면 및 제6면을 포함할 수 있다. 상기 바디(50)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직육면체의 형상을 가질 수 있다.
바디(50)는 코일 전자부품(100)의 외관을 이루며, 자기 특성을 나타내는 자성 재료가 충진되어 형성될 수 있다.
상기 자성 재료는 분말 형태로 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산되어 상기 바디(50)에 포함될 수 있다.
도 2에 도시된 바와 같이, 상기 바디(50)의 내부에는 코일부(40)가 배치될 수 있다. 상기 코일부(40)는 기재층(20) 및 상기 기재층(20)의 적어도 일면에 배치되는 코일 패턴(41, 42)을 포함할 수 있다.
상기 기재층(20)은 예를 들어, 폴리프로필렌글리콜(PPG), 페라이트 또는 금속계 연자성 재료 등을 포함할 수 있다.
상기 기재층(20)의 중앙부에는 관통 홀이 형성될 수 있으며, 상기 관통 홀은 바디(50)에 포함된 자성 재료로 충진되어 코어부(55)를 형성할 수 있다. 상기 관통 홀에 자성 재료를 충진하여 코어부(55)를 형성함에 따라 인덕터의 인덕턴스(L)를 향상시킬 수 있다.
상기 기재층(20)의 일면에는 코일 형상을 갖는 제1 코일 패턴(41)이 형성될 수 있으며, 상기 기재층(20)의 일면과 대향하는 상기 기재층(20)의 타면에는 코일 형상의 제2 코일 패턴(42)이 형성될 수 있다.
상기 코일 패턴(41, 42)은 스파이럴(spiral) 형상으로 형성될 수 있으며, 상기 기재층(20)의 일면과 타면에 각각 형성되는 제1 및 제2 코일 패턴(41, 42)은 상기 기재층(20)에 형성되는 비아 전극(미도시)을 통해 전기적으로 접속될 수 있다.
상기 기재층(20)의 일면에 배치되는 제1 코일 패턴(41)의 일 단부는 바디(50)의 길이 방향의 일 면으로 노출될 수 있으며, 기재층(20)의 타면에 배치되는 제2 코일 패턴(42)의 일 단부는 바디(50)의 길이 방향의 타 면으로 노출될 수 있다.
상기 바디(50)의 길이 방향의 양 면에는 상기 코일 패턴(41, 42)의 노출된 단부와 접속하도록 외부전극(80)이 형성될 수 있다. 상기 코일 패턴(41, 42), 비아 전극(미도시) 및 외부전극(80)은 전기 전도성이 뛰어난 금속으로 형성될 수 있으며, 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금 등으로 형성될 수 있다.
본 발명의 일 실시형태에 의하면 상기 코일 패턴(41, 42)은 절연층(30)으로 커버될 수 있다.
절연층(30)은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다. 코일 패턴(41, 42)은 절연층(30)으로 커버되어 바디(50)에 포함된 자성 재료와 직접 접촉되지 않을 수 있다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 2 및 도 3을 참조하면, 상기 바디(50)는 자기 특성을 나타내는 자성 재료를 포함하며, 도 3에 도시된 바와 같이, 상기 자성 재료는 복수의 자성 입자(51, 52, 53) 형태로 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열 경화성 수지(54)에 분산되어 포함될 수 있다.
본 발명의 일 실시형태에 의하면 상기 바디(50)는 제1 자성입자(51), 제2 자성입자(52) 및 제3 자성입자(53)를 포함하며, 상기 제1 자성입자(51)의 입경(D1)은 8μm 내지 30μm, 상기 제2 자성입자(52)의 입경(D2)은 2.5μm 내지 5.0μm, 상기 제3 자성입자(53)의 입경(D3)은 1.5μm 이하일 수 있다.
상기와 같은 입도 분포를 갖는 제1 내지 제3 자성입자(51, 52, 53)을 혼합하여 바디(50)를 형성함으로써 충진율을 향상시키는 효과가 있으며, 투자율이 향상되어 인덕턴스 및 Isat 값이 향상될 수 있다.
도 4는 본 발명의 일 실시형태에 따른 바디(50)에 포함된 자성입자(51, 52, 53)의 입도 분포의 일 예를 나타내는 그래프이다.
본 발명의 일 실시형태에 따른 바디는 복수의 자성 입자를 포함하고, 상기 바디에 포함된 자성입자의 입경 분포에 관한 그래프는, 예를 들어, 도 4에 도시된 바와 같이, 적어도 3개의 피크(P1, P2, P3)를 포함한다.
상기 바디에 포함된 자성입자의 입경 분포에 관한 그래프는 제1 피크(P1), 제2 피크(P2) 및 제3 피크(P3)를 포함하며, 상기 제1 피크에 해당하는 입도 사이즈는 상기 제2 피크에 해당하는 입도 사이즈의 4 내지 15 배이고, 상기 제2 피크에 해당하는 입도 사이즈는 상기 제3 피크에 해당하는 입도 사이즈의 2 내지 7 배일 수 있다.
제1 피크(P1), 제2 피크(P2) 및 제3 피크(P3)에 해당하는 입도 사이즈를 상기 범위로 조절하는 경우, 바디의 투자율 및 인덕턴스를 향상시킬 수 있다.
한편, 상기 그래프에 포함된 제1 피크는 8μm 내지 30μm의 입경 분포에서 나타나고, 제2 피크는 2.5μm 내지 5.0μm의 입경 분포에서 나타나며, 제3 피크는 1.5μm 이하의 입경 분포에서 나타날 수 있다.
상기 제1 피크는 제1 자성입자에 관한 피크일 수 있고, 상기 제2 피크는 제2 자성입자에 관한 피크일 수 있으며, 상기 제3 피크는 제3 자성입자에 관한 피크일 수 있다.
상기와 같이, 입도 분포가 상이한 제1 자성입자(51), 제2 자성입자(52) 및 제3 자성입자(53)를 혼합하여 바디(50)를 형성함으로써 바디 내 자성입자의 충진율을 향상시키는 효과가 있으며, 이에 따라 투자율이 현저히 향상되어 인덕턴스 및 Isat 값이 향상될 수 있다.
또한, 본 발명의 일 실시형태와 같이 입도 분포가 3 종류 이상으로 상이한 제1 내지 제3 자성입자로 바디를 형성하는 경우, 2 종류의 입도 분포를 갖는 자성입자로 바디를 형성한 경우보다 바디 내 자성입자의 충진율을 더욱 향상시킬 수 있다.
상기 제1 내지 제3 자성입자(51, 52, 53)는 철(Fe)을 포함하는 비정질 금속으로 형성될 수 있다.
비교적 큰 사이즈의 제1 자성입자(51) 뿐 아니라, 입자 사이즈가 작은 제2 자성입자(52) 및 제3 자성입자(53)까지 비정질 금속으로 형성되는 경우, 인덕턴스 등의 성능 향상에 유리한 효과가 있으며, 자성 입자의 형상을 구형으로 구현하기 용이해 충진율 향상에도 효과적일 수 있다.
본 발명의 일 실시형태에 의하면, 상기 제1 자성입자(51)는 Fe-Cr-Si-B-C계 비정질 금속 입자를 포함할 수 있다.
상기 Fe-Cr-Si-B-C계 비정질 금속은 철(Fe)을 72 내지 80 wt%, 크롬(Cr)을 0.5 내지 3.0 wt%, 실리콘(Si)을 4.5 내지 8.5wt%, 붕소(B)를 0.5 내지 2.0 wt% 및 탄소(C)를 0.5 내지 2.0 wt%로 포함할 수 있으며, Fe-Cr-Si-B-C계 금속이 상기 조성을 갖는 경우 비정질 및 결정질일 수 있다.
상기 제2 자성 입자는 상기 Fe-Cr-Si-B-C계 비정질 금속 입자 및 Fe 금속 입자 중 하나 이상을 포함할 수 있으며, 상기 제3 자성입자는 Fe-B-P계 비정질 금속 입자 및 니켈(Ni) 입자 중 하나 이상을 포함할 수 있다.
상기 Fe-B-P계 비정질 금속은 철(Fe)를 87 내지 93 wt%, 붕소(B)를 5 내지 11 wt% 및 인(P)을 1 내지 3 wt%로 포함할 수 있다.
상기 제2 및 제3 자성입자는 각각 Fe-B-P계 비정질 금속 입자 및 니켈(Ni) 입자가 혼합되어 형성될 수 있다.
제1 자성입자가 Fe-Cr-Si-B-C계 비정질 금속으로 형성되고, 제2 및 제3 자성입자가 Fe-B-P계 비정질 금속 및 니켈(Ni) 중 하나 이상을 포함하도록 형성되는 경우, 투자율 및 인덕턴스를 더욱 향상할 수 있다.
한편, 상기 제1 자성입자(51)의 입도 분포 D50은 제2 자성입자(52)의 입도 분포 D50의 4배 내지 15배일 수 있으며, 제2 자성입자(52)의 입도 분포 D50은 제3 자성입자(53)의 입도 분포 D50의 2 내지 7 배일 수 있다.
여기서, 입도 분포 D50은 바디의 단면을 1,000배로 촬영한 SEM(Scanning Eletron Microscope) 사진의 1 시야 당 면적을 12.5㎛2로 하였을 때, 50 시야분에 해당하는 자성 입자의 입도를 구하여 입도가 작은 순서대로 나열하고, 각 입도의 누계가 시야 전체의 50%에 달하는 순위의 입도를 그 시야에서의 입도 분포 D50으로 정의하였다.
제1 자성입자(51)의 입도 분포 D50이 제 2 자성입자(52)의 입도 분포 D50의 4 내지 15배이고, 제2 자성입자(52)의 입도 분포 D50이 제3 자성입자(52)의 입도 분포 D50의 2 내지 7 배일 때 충진율이 현저히 향상되고, 투자율이 증가하여 인덕턴스가 현저히 향상되는 효과가 있다.
본 발명의 일 실시형태에 의하면, 상기 바디를 파단하여 일 단면을 관찰할 때, 제1 자성 입자(51)가 차지하는 단면적의 합을 a, 제2 자성입자 및 제3 자성입자(52, 53)가 차지하는 단면적의 합을 b라고 할 때, 상기 제1 내지 제3 자성입자는 a : b 가 5 : 5 내지 9 : 1 을 만족하도록 바디에 포함될 수 있다.
상기 제1 내지 제3 자성입자(51, 52, 53)가 상기 범위의 혼합비로 바디에 포함되는 경우 충진율이 향상되고 고투자율을 나타낼 수 있다.
한편, 상기 바디를 파단하여 일 단면을 관찰할 때 상기 바디에 포함된 제2 자성입자(52)의 단면적의 합과 제3 자성입자(53)의 단면적의 합의 비는 5 : 5 내지 9 : 1을 만족할 수 있다.
예를 들어, 상기 바디를 파단하여 일 단면을 관찰하면, 상기 제1 자성입자가 차지하는 단면적 : 제2 자성입자가 차지하는 단면적 : 제3 자성입자가 차지하는 단면적의 비는 5 : 4.5 : 0.5 내지 9 : 0.9 :0.1 일 수 있으며, 상기 제1 내지 제3 자성입자가 상기 범위의 혼합비로 바디에 포함되는 경우 충진율이 향상되고 고투자율을 나타낼 수 있다.
본 발명의 일 실시형태에 따른 상기 자성체 본체(50)는 충진율(density)이 70% 이상을 만족할 수 있다.
코일 전자부품의 제조방법
도 5는 본 발명의 일 실시형태에 따른 코일 전자부품의 제조방법을 나타내는 흐름도이며, 도 6a 내지 도 6d는 본 발명의 일 실시형태에 따른 코일 전자부품의 제조방법을 순차적으로 나타내는 도면이다.
도 5를 참조하면, 본 발명의 일 실시형태에 따른 코일 전자부품의 제조 방법은 기재층의 적어도 일면에 코일 패턴을 형성하여 코일부를 마련하는 단계(S1) 및 상기 코일부의 상측 및 하측에 자성체를 적층하고 압착하여 바디를 형성하는 단계(S2)를 포함한다.
한편, 본 발명의 일 실시형태에 따른 코일 전자부품의 제조 방법은 바디를 형성하는 단계 이후, 상기 바디의 외면에 외부전극을 형성하는 단계(S3)을 더 포함할 수 있다.
도 6a를 참조하면, 상기 기재층(20)의 재료는 특별하게 제한되지 않으며 예를 들어, 폴리프로필렌글리콜(PPG), 페라이트 또는 금속계 연자성 재료 등을 포함할 수 있고, 40 내지 100 ㎛의 두께일 수 있다.
도시되지 않았으나, 상기 코일 패턴(41, 42)을 형성하는 단계는 기재층(20) 상에 코일 패턴 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계를 포함할 수 있다. 상기 도금 레지스트는 통상의 감광성 레지스트 필름으로서, 드라이 필름 레지스트 등을 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
코일 패턴 형성용 개구부에 전기 도금 등의 공정을 적용하여 전기 전도성 금속을 충진함으로써 코일 패턴(41, 42)을 형성할 수 있다.
상기 코일 패턴(41, 42)은 전기 전도성이 뛰어난 금속으로 형성할 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성할 수 있다.
도시되지 않았으나 코일 패턴(41, 42) 형성 후 화학적 에칭 등의 공정을 적용하여 도금 레지스트를 제거할 수 있다.
도금 레지스트를 제거하면, 도 6a에 도시된 바와 같이 기재층(20) 상에 코일 패턴(41, 42)형성된 코일부(40)를 형성할 수 있다.
상기 기재층(20)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(미도시)을 형성할 수 있으며, 상기 비아 전극을 통해 기재층(20)의 일면과 타면에 형성되는 코일 패턴(41, 42)을 전기적으로 접속시킬 수 있다.
상기 기재층(20)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 기재층을 관통하는 홀(55')을 형성할 수 있다.
도 6b에 도시된 바와 같이, 코일 패턴(41, 42)을 형성한 후 선택적으로 상기 코일 패턴(41, 42)을 커버하는 절연층(30)을 형성할 수 있다. 상기 절연층(30)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다.
다음으로, 도 6c에 도시된 바와 같이 코일 패턴(41, 42)이 형성된 기재층(20)의 상측 및 하측에 자성체를 배치하여 바디(50)를 형성한다.
상기 자성체는 자성체 층의 형태로 상기 기재층의 상측 및 하측에 배치될 수 있다.
자성체 층을 코일 패턴(41, 42)이 형성된 기재층(20)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 바디(50)를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부(55)를 형성할 수 있다.
이때, 상기 자성체 층은 코일 전자부품용 자성체 페이스트 조성물을 포함하여 형성될 수 있으며, 상기 코일 전자부품용 자성체 페이스트 조성물은 상술한 본 발명의 일 실시형태에 따른 코일 전자부품의 바디에 포함되는 자성 입자를 포함한다.
상기 자성체 층은 복수의 자성 입자를 포함하며, 상기 자성입자는 제1 자성입자, 제2 자성입자 및 제3 자성입자를 포함하고, 상기 제1 자성입자의 입경은 8μm 내지 30μm 이고, 상기 제2 자성입자의 입경은 2.5μm 내지 5.0μm 이며, 상기 제3 자성입자의 입경은 1.5μm 이하이다.
또한, 상기 자성체층에 포함된 자성입자의 입경 분포에 관한 그래프는 적어도 3개의 피크를 포함한다.
본 발명의 일 실시형태의 코일 전자부품의 제조방법에 대한 설명 중 상술한 코일 전자부품에 포함되는 자성 입자에 대한 설명은 동일하게 적용될 수 있으므로 설명을 중복을 피하기 위해 상세한 설명은 이하 생략하도록 한다.
다음으로, 도 6d에 도시된 바와 같이, 상기 바디(50)의 적어도 일 면으로 노출되는 코일 패턴(41, 42)의 단부와 접속되도록 외부전극(80)을 형성할 수 있다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(80)을 형성하는 방법은 외부 전극(80)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 코일 전자부품의 특징과 동일한 부분에 대해서는 설명의 중복을 피하기 위해 여기서 생략하도록 한다.
하기 표 1 및 표 2는 Fe-Si-B-Cr 계 비정질 금속인 제1 자성 입자, Fe-Cr-Si-B-C 계 비정질 금속인 제 2 자성 입자 및 Fe-B-P계 비정질 금속인 제3 자성입자의 혼합 부피비에 따른 박막형 인덕터의 충진율, 투자율 및 인덕턴스 값의 결과를 나타낸 표이다.

 혼합 부피비 충진율(%)
 투자율(μ)
제1자성입자
(D50 = 14㎛)		 제2자성입자
(D50 = 3㎛)		 제3자성입자
(D50 = 0.75㎛)
실시예 1 6.7 2.8 0.5 76.2 27.8
실시예 2 6.5 2.8 0.7 77.5 29.9
실시예 3 6.3 2.7 1 77.4 29.6
실시예 4 6.2 2.7 1.1 78.1 30.0

3MHz
Ls(uH) Q Rs
실시예1 0.73 51.7 265.71
실시예2 0.78 49.5 299.14
실시예3 0.79 49.5 298.80
실시예4 0.78 49.5 302.31
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 코일 전자부품
20 : 기재층
40 : 코일부
41 : 제 1 코일 패턴
42 : 제 2 코일 패턴
50 : 바디
55 : 코어부
80 : 외부전극

Claims (20)

  1. 내부에 코일부가 배치된 바디; 및
    상기 코일부와 연결되는 외부전극; 을 포함하며,
    상기 바디는 자성입자를 포함하며, 상기 자성입자는 제1 자성입자, 제2 자성입자 및 제3 자성입자를 포함하고,
    상기 제1 자성입자의 입경은 8μm 내지 30μm,
    상기 제2 자성입자의 입경은 2.5μm 내지 5.0μm,
    상기 제3 자성입자의 입경은 1.5μm 이하인 코일 전자부품.
  2. 제1항에 있어서,
    상기 바디의 일 파단면에서, 제1 자성 입자가 차지하는 단면적의 합을 a, 제2 자성입자 및 제3 자성입자가 차지하는 단면적의 합을 b라고 할 때, 상기 제1 내지 제3 자성입자는 a : b 가 5 : 5 내지 9 : 1 을 만족하도록 혼합되는 코일 전자부품.
  3. 제1항에 있어서,
    상기 바디의 일 파단면에서, 제2 자성 입자가 차지하는 단면적의 합과 제3 자성입자가 차지하는 단면적의 합의 비가 5 : 5 내지 9 : 1 을 만족하도록 혼합되는 코일 전자부품.
  4. 제1항에 있어서,
    상기 바디에 포함된 자성입자의 입경 분포에 관한 그래프는 적어도 3개의 피크를 포함하는 코일 전자부품.
  5. 제1항에 있어서,
    상기 제1 내지 제3 자성입자는 철(Fe)을 포함하는 코일 전자부품.
  6. 제1항에 있어서,
    상기 제1 자성입자는 Fe-Cr-Si-B-C계 비정질 금속 입자를 포함하는 코일 전자부품.
  7. 제1항에 있어서,
    상기 제2 자성 입자는 상기 Fe-Cr-Si-B-C계 비정질 금속 입자 및 Fe 금속 입자 중 하나 이상을 포함하며, 상기 제3 자성입자는 Fe-B-P계 비정질 금속 입자 및 니켈(Ni) 입자 중 하나 이상을 포함하는 코일 전자부품.
  8. 제 1항에 있어서,
    상기 바디의 일 단면을 관찰했을 때, 상기 제1 자성입자가 차지하는 단면적 : 제2 자성입자가 차지하는 단면적 : 제3 자성입자가 차지하는 단면적의 비는 5 : 4.5 : 0.5 내지 9 : 0.9 : 0.1인 코일 전자부품.
  9. 제1항에 있어서,
    상기 코일부는 기재층 및 상기 기재층의 적어도 일면에 형성된 코일 패턴을 포함하는 코일 전자부품.
  10. 제1항에 있어서,
    상기 바디는 열경화성 수지를 더 포함하는 코일 전자부품.
  11. 제1항에 있어서,
    상기 바디의 자성 입자 충진율은 70% 이상인 코일 전자부품.
  12. 내부에 코일부가 매설된 바디를 포함하는 전자부품에 있어서,
    상기 바디는 복수의 자성입자를 포함하고,
    상기 바디에 포함된 자성입자의 입경 분포에 관한 그래프는 제1 피크, 제2 피크 및 제3 피크를 포함하며,
    상기 제1 피크에 해당하는 자성 입자의 입경은 상기 제2 피크에 해당하는 자성 입자의 입경의 4 내지 15 배이고, 상기 제2 피크에 해당하는 자성 입자의 입경은 상기 제3 피크에 해당하는 자성 입자의 입경의 2 내지 7 배인 코일 전자부품.
  13. 제12항에 있어서,
    상기 제1 피크는 8μm 내지 30μm의 입경 분포에서,
    상기 제2 피크는 2.5μm 내지 6.0μm의 입경 분포에서,
    상기 제3 피크의 입경은 1.5μm 이하의 입경 분포에서 존재하는 코일 전자부품.
  14. 기재층의 적어도 일면에 코일 패턴을 형성하여 코일부를 마련하는 단계;
    상기 코일부의 상면 및 하면에 자성체를 적층하고 압착하여 바디를 형성하는 단계; 및
    상기 바디의 외면에 상기 코일 패턴과 접속하도록 외부전극을 형성하는 단계;를 포함하며,
    상기 바디는 자성입자를 포함하며, 상기 자성입자는 제1 자성입자, 제2 자성입자 및 제3 자성입자를 포함하고,
    상기 제1 자성입자의 입경은 8μm 내지 30μm 이고,
    상기 제2 자성입자의 입경은 2.5μm 내지 5.0μm 이며,
    상기 제3 자성입자의 입경은 1.5μm 이하인 코일 전자부품의 제조방법.
  15. 제14항에 있어서,
    상기 바디의 일 파단면에서, 제1 자성입자가 차지하는 단면적의 합을 a, 제2 자성입자 및 제3 자성입자가 차지하는 단면적의 합을 b라고 할 때, 상기 제1 내지 제3 자성입자는 a : b 가 5 : 5 내지 9 : 1 을 만족하도록 혼합되는 코일 전자부품의 제조방법.
  16. 제14항에 있어서,
    상기 바디의 일 파단면에서, 제2 자성입자가 차지하는 단면적의 합과 제3 자성입자가 차지하는 단면적의 합의 비가 5 : 5 내지 9 : 1 을 만족하도록 혼합되는 코일 전자부품의 제조방법.
  17. 제14항에 있어서,
    상기 바디에 포함된 자성입자의 입경 분포에 관한 그래프는 적어도 3개의 피크를 포함하는 코일 전자부품의 제조방법.
  18. 제14항에 있어서,
    상기 제1 자성입자는 Fe-Cr-Si-B-C계 비정질 금속 입자를 포함하는 코일 전자부품의 제조방법.
  19. 제14항에 있어서,
    상기 제2 자성 입자는 상기 Fe-Cr-Si-B-C계 비정질 금속 입자 및 Fe 금속 입자 중 하나 이상을 포함하며, 상기 제3 자성입자는 Fe-B-P계 비정질 금속 입자 및 니켈(Ni) 입자 중 하나 이상을 포함하는 코일 전자부품의 제조방법.
  20. 제14항에 있어서,
    상기 자성체 본체의 일 단면을 관찰했을 때, 상기 제1 자성입자가 차지하는 단면적 : 제2 자성입자가 차지하는 단면적 : 제3 자성입자가 차지하는 단면적의 비는 5 : 4.5 : 0.5 내지 9 : 0.9 : 0.1인 코일 전자부품의 제조방법.


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