KR20160121506A - 절연된 비아들을 갖는 금속 기판 - Google Patents

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스티븐 커티스
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Abstract

절연된 비아들을 갖는 금속 기판(MSIV: metal substrate with insulated vias)은 층의 두께를 통해 정의된 스루홀들을 갖는 금속 층, 금속 층의 표면의 일부분 상에 형성되고 스루홀의 내부 벽들을 커버하도록 확장하는 유전체 층, 절연된 비아를 형성하기 위해 절연된 스루홀을 통해 연장되는 전도성 물질, 및 전도성 비아와 열적 및/또는 전기적 접촉하는 유전체 층의 일부분 상에 형성된 전기 회로를 가진다. 유전체 층은 500 나노미터 또는 그보다 작은 평균 입자 크기, 0.1과 100 마이크로미터 사이의 두께, 20 KV mm-1보다 큰 절연 강도, 및 3 W/mK보다 큰 열전도율을 갖는 등축 결정질 구조를 갖는 유전체 나노세라믹 층이다. 그러한 MSIV는 전력, 마이크로웨이브, 광전자, 고체-상태 조명 및 열전 디바이스들과 같은 디바이스들을 지지하기 위한 전자 기판으로서 사용될 수 있다.

Description

절연된 비아들을 갖는 금속 기판{METAL SUBSTRATE WITH INSULATED VIAS}
본 발명은 금속 층, 및 금속 층을 통해 연장되는 전도성 비아(conductive via)를 포함하는 금속 기판들에 관한 것이다. 전도성 비아는 금속 기판으로부터 전기적으로 절연되고 금속 층의 반대 면들에 전기적 및/또는 열적 연결을 제공한다. 그러한 금속 기판들은 전력, 마이크로웨이브, 광전자(optoelectronic), 고체-상태 조명 및 열전(thermoelectric) 디바이스들을 지지하기 위한 기판들로서 사용될 수 있다.
비아들을 갖는 전자 기판들은 일반적으로 상이한 층들의 표면 영역들 사이의 전기적 및/또는 열적 연결을 갖는 다층 전자 보드(multi-layered electronic board)를 제공하도록 사용된다. 전도성 비아들은 전력 및 신호 공급을 조정하도록 사용될 수 있고, 전기적 구성요소들로부터 열을 제거하는 작용을 할 수 있다.
다층 보드들을 위한 가장 흔한 기저-층(base-layer) 물질들은 산화 알루미늄(Al2O3) 또는 질화 알루미늄(AlN) 세라믹 층들, 및 FR4 에폭시 수지(epoxy resin) 보드 층들이다. 그러한 기저-층 물질들에서의 비아들은 스루홀(through-hole)을 천공(drilling)한 다음, 전도성 물질 또는 금속 도금으로 이러한 스루홀들을 채우는 것(filling)에 의해 형성된다. 그러나, 이러한 흔한 기저 물질들 각각을 사용하는 데에 제한들이 있다. 예를 들어, 기저 물질로서의 FR4는 매우 낮은 열전도율(대략 0.1 W/mK)을 가지고, 그것은 높은 열 전달을 요구하는 응용들에 대하여 사용될 수 없다.
Al2O3는 FR4보다 더 높은 열전도율을 가지고(대략 20-30 W/mK), 비아들을 갖는 전자 기판들의 제조를 위해 현재 선호되는 기저-층 물질이다. AlN은 훨씬 더 높은 열전도율(대략 140-180 W/mK)을 가지므로, 열적 부담이 가장 큰 응용들을 위해 사용된다. AlN은 FR4 또는 Al2O3보다 상당히 더 비싼 물질이고, 이는 그것의 응용들을 제한한다. Al2O3 및 AlN 모두 (및 다른 세라믹 층들) 고유한 취성(brittleness)으로 인해 어려움을 겪는다. 이러한 취성은 세라믹의 매우 얇은 기저-층들의 형성을 방해하고(100 마이크로미터 보다 얇은 층들을 형성하기 어려움), 세라믹 기저-층들의 표면 면적을 수십 제곱 인치로 제한한다.
금속들은 높은 열전도율 및 높은 인성(toughness)을 가지므로, 기저-층으로서의 금속들의 사용은 전자 기판 응용들에 유리하다. 금속 층들을 사용하여 형성된 전자 기판들은(금속 기판들로 명명될 수 있음) 세라믹 층들로 형성된 것들과 동일한 치수적 제한들을 가지지 않고, 10 마이크로미터만큼 얇게 형성될 수 있다. 금속 기판에서 금속 층으로서 사용되는 가장 흔한 금속들 중 하나는 알루미늄(Al)이다. 알루미늄은 대략 150-200 W/mK의 열전도율을 가지고; 이는 AlN 기판들과 유사하지만, 이 물질은 상당히 더 저렴하다. 금속 기저-층들을 사용하는 다층 보드들의 형성은 금속 층들을 통한 전도성 비아들의 형성을 요구한다. 비아들의 전도성 코어들은 기저-층 금속으로부터 전기적으로 절연되어야만 한다. 이는 절연된 비아들을 갖는 금속 기판들(MSIV: metal substrates with insulated vias)을 구축하는 것에 의해 달성된다.
전도성 물질의 비아들과 MSIV의 금속 기저-층 사이의 전기적 절연을 제공하는 데에 많은 어려움들이 있다. 양면 MSIV(double-sided MSIV)를 실현하기 위한 표준 프로세스는 일반적으로 다음과 같다:
먼저 구리(Cu) 층들은 유전체 필름(dielectric film)을 사용하여 금속 층의 각 면에 본딩된다(bonded). 다음으로, 결과적인 패널(금속 층, 두 개의 유전체 필름 층 및 두 개의 구리 층으로 구성됨)은 패널을 통해 연장되는 스루홀을 제공하기 위해 천공된다. 이러한 스루홀은 금속 층의 물질을 노출시키는데, 이는 전도성 비아가 형성될 수 있기 전에 스루홀이 전기 절연성 물질(electrically insulating material)로 플러그될(plugged) 필요가 있음을 의미한다. 플러그되고 나면, 더 작은 드릴은 전기 절연성 플러깅 물질(electrically insulating plugging material)을 통해 천공하기 위해 사용된다. 다음으로, 이러한 제2 스루홀은 금속 층의 한 면에서부터 다른 면으로 연장하는 전기 전도성 비아를 생성하기 위해 전도성 물질로 채워질 수 있다. 전기적 연결은 젖은 화학적 시드 층(wet chemical seed layer) 및 도금 절차를 사용하여, 또는 전기 전도성 비아를 채우는 물질들을 사용하여, 또는 이들의 조합을 사용하여 만들어질 수 있다.
MSIV에서의 비아 형성의 프로세스가 많은 단계들을 포함하고, 따라서 고도의 복잡성을 가짐을 볼 수 있다. 그러나, 주요한 결점은 전기 절연성 홀-플러그(hole-plug)에 의해 제공되는 유전체가 아주 적은 경우, 비아 홀의 가장자리에서 전기적 파괴(electrical breakdown)의 위험이다.
다음으로, 표면에서 및 스루홀들의 내부 벽(inner wall)들에서 유전체 층(dielectric layer)을 제공하기 위해 양극 처리된(anodised) 미리 천공된 Al 패널들로부터 MSIV들을 형성하려는 시도들이 있었다. 그러한 MSIV들은 산업적인 응용을 발견하지 않았는데, 왜냐하면 양극 층(anodic layer)들이 충분히 일정하고 신뢰할 수 있는 전기적 절연을 제공할 수 없기 때문이다. 양극 처리된 유전체 층들의 이 문제는 양극 처리된 층들의 고유 구조에 의해 야기되는 스루홀 가장자리들에서의 균열(crack)들 및 양극 처리된 층들에서의 공극률(porosity)로 인한 것이다. 양극 처리된 유전체 층들은 또한 Al 층들의 평평한 표면 상에서 및 스루홀들 내에서 모두, 열적 순환 동안 균열이 생긴다.
본 발명은 이하에서 참조되어야만 하는 첨부된 독립 청구항들에서 정의되는 것처럼 MSIV(metal substrate with insulated vias) 및 MSIV를 형성하는 방법을 제공한다. 본 발명의 선호되거나 유리한 특징들은 다양한 종속 서브청구항들에서 명시된다.
따라서, 제1 양태에서, MSIV(metal substrate with insulated vias)는
금속 층의 제1 표면과 제2 표면 사이의 금속 층의 두께를 통해 정의된 스루홀을 갖는 금속 층,
적어도 부분적으로는 금속 층의 산화에 의해 형성된 유전체 층 - 유전체 층은 금속 층의 제1 표면 및 제2 표면 중 적어도 하나에서, 및 금속 층의 제1 표면 및 제2 표면 모두에서, 또는 스루홀의 내부 벽(internal wall)들 상에서 연속적인 층으로서 형성됨 -,
금속 층 내에서 정의된 스루홀을 통해 연장되는 전도성 금속 비아(conductive metallic via) - 전도성 금속 비아는 유전체 층에 의해 금속 층으로부터 전기적으로 절연됨 -, 및
유전체 층의 일부분에 형성된 전기 회로 - 전기 회로는 전도성 금속 비아와 전기적 및/또는 열적으로 접촉함 -
를 포함할 수 있다.
유전체 층은 500 나노미터 또는 그보다 작은 평균 입자 크기(grain size), 0.1과 100 마이크로미터 사이의 두께, 20 KV mm-1보다 큰 절연 강도(dielectric strength), 및 3 W/mK보다 큰 열전도율을 갖는 등축 결정질 구조(equiaxed crystalline structure)를 갖는 유전체 나노세라믹 층(dielectric nanoceramic layer)이다.
본 명세서에서 사용될 때, 금속 층은 그것의 두께 치수보다 실질적으로 더 큰 길이 및 폭 치수들을 가지는 층이다. 금속 층은 금속 기저-층 또는 금속 시트로 지칭될 수 있다. 바람직하게는, 금속 층은 5 마이크로미터와 5000 마이크로미터 사이의 두께, 바람직하게는 10 마이크로미터와 2000 마이크로미터 사이의 두께, 또는 20 마이크로미터와 500 마이크로미터 사이의 두께를 가진다. 몇몇 실시예들에서, 금속 층은 금속 포일(metallic foil)과 같은 플렉서블 구조일 수 있다. 몇몇 실시예들에서, 금속 층은 단단한 구조(rigid structure), 예를 들어 금속판일 수 있다. 몇몇 실시예들에서, 금속 층은 성형된(shaped) 구조 또는 구성요소일 수 있다.
금속 층은 그것의 두께를 통해 정의된 복수의 스루홀을 가질 수 있고, 복수의 스루홀의 각각의 내부 벽들은 유전체 나노세라믹 층의 일부분으로 코팅된다. 다수의 스루홀은 특별한 목적들을 위한 열적 및/또는 전기 전도성을 최적화하기 위해 금속 층의 상이한 부분들에서 패턴들로 정의될 수 있다.
본 명세서에서 사용될 때, 금속 기판이라는 용어는 금속 층의 한 면 또는 양쪽 면들 모두에서 유전체 층으로 절연된 금속 층 또는 시트로 형성된 전자 기판의 유형을 지칭한다.
유전체 나노세라믹 층은 적어도 부분적으로는 금속 층의 산화에 의해 형성되고, 또한 유전체 코팅 또는 나노세라믹 층 또는 나노세라믹 코팅으로 본 명세서에서 지칭될 수 있다.
본 발명의 임의의 양태에 따른 MSIV는 금속 층을 통해 형성되지만 금속 층으로부터 전기적으로 절연된 전도성 비아들을 포함한다. 스루홀들은 금속 층을 통해, 예를 들어 기계적 또는 레이저 천공에 의해 또는 금속 층의 펀칭에 의해 형성된다. 다음으로, 유전체 나노세라믹 층이 형성되고, 이 층은 금속 층의 표면의 적어도 일부분에 걸쳐 계속적으로 확장하고, 또한 절연된 스루홀 또는 홀들을 제공하기 위해 각각의 스루홀의 내부 벽들을 커버한다. 다음으로, 전도성 비아를 생성하기 위해, 금속과 같은 전도성 물질이 절연된 스루홀 내에 형성될 수 있다. 스루홀들은 20 마이크로미터만큼 작은 직경으로 형성될 수 있다. 상부 치수는 임의의 직경일 수 있지만, 많은 스루홀들은 20 마이크로미터부터 2000 마이크로미터까지의 범위 내에서 직경을 가질 것이다. 유리하게도, 유전체 나노세라믹 코팅은 10 또는 15 또는 20, 또는 그보다 높은 종횡비(aspect ratio)를 갖는 스루홀들의 내부 벽들 상에서 형성될 수 있다. 종횡비는 스루홀의 깊이를 스루홀의 직경으로 나눈 것으로서 정의된다. 바람직하게는, 스루홀의 종횡비는 0.1과 20 사이이다.
다수의 스루홀, 및 그에 따른 다수의 비아를 서로에 근접하여 형성할 수 있는 능력은 특히 유리한 특징일 수 있다. 선행 기술에서 MSIV들은 제조 문제들로 인하여 가까이 위치한 비아들을 가지지 못한다. 따라서, 금속 층이 20과 300 마이크로미터 사이의 직경, 또는 50과 200 마이크로미터 사이의 직경의 복수의 스루홀을 포함하는 것이 유리할 수 있고, 여기서 스루홀들 사이의 공간이 스루홀들의 직경과 동일한 수준, 예를 들어 20과 300 마이크로미터 사이 또는 50과 200 마이크로미터 사이이다.
코팅은 500 나노미터보다 작은 평균 입자 크기를 갖는 결정질 구조를 가진다. 그러한 나노결정질 구조는 스루홀(들)의 가장자리들 및 내부 표면들을 포함하여 금속 층의 표면에 균일한 조밀한(dense) 층을 제공한다. 유리하게도, 평균 입자 크기는 250 나노미터 또는 그보다 작거나, 100 나노미터 또는 그보다 작을 수 있다.
유전체 나노세라믹의 미세구조는 실질적으로 등축 입자들로 구성된다. 즉, 나노세라믹을 구성하는 입자들은 대략 동일한 길이의 x, y, 및 z축들을 가진다. 등축 입자들은 더 많은 수의 동작 가능한 슬립-면(operational slip-plane)을 가지고, 나노세라믹은 입자 구조가 비등방성(anisotropic)일 경우보다 더 큰 강도 및 연성(ductility)을 가진다. 작은 입자 크기 및 실질적으로 등축인 입자 구조(substantially equiaxed grain structure)는 스루홀들과 같은 복잡한 형상들에서의 유전체 층의 균일한 커버리지를 허용하는 중요한 매개변수들이다. 나노스케일의 입자 크기 및 등축 구조 덕분에, 유전체 나노세라믹 층은 20 미크론만큼 작은 내부 직경 및 20까지의 종횡비(기판의 두께를 홀의 직경 크기로 나눈 것과 동일함)를 갖는 스루홀들의 내부 표면들을 커버하도록 균일하게 적용될 수 있다.
유전체 나노세라믹 층의 두께는 0.1과 100 마이크로미터 사이이다. 이러한 두께 범위에서, 실질적으로 등축인 나노세라믹 층은 20 KV/mm보다 큰 높은 절연 강도 및 3 W/mK보다 큰 높은 열전도율을 가진다. 이러한 값들은 많은 전자 기판 응용들에서 선호된다. 몇몇 실시예들에서, 유전체 나노세라믹 층의 두께는 1 마이크로미터와 50 마이크로미터의 사이, 예를 들어 5 마이크로미터와 40 마이크로미터의 사이, 또는 10 마이크로미터와 30 마이크로미터의 사이일 수 있다.
유리하게도, 유전체 층은 금속 층의 제1 표면 및 제2 표면 모두에서, 및 스루홀의 내부 벽들 상에서 연속적인 층으로 형성될 수 있다. 다음으로, 제1 및 제2 전기 회로들은 금속 층의 제1 표면 및 제2 표면 모두에 각각 형성되는 유전체 층의 일부분들에 형성될 수 있고, 제1 및 제2 전기 회로들은 전도성 금속 비아에 의해 전기적으로 및/또는 열적으로 연결된다. 이러한 방식으로, 상이한 레벨들의 전기 회로들이 금속 기판 상에서 지지되고 금속 기판의 금속 층으로부터 절연된 비아들에 의해 연결되는 다층 구조(multi-layered structure)의 형성을 시작할 수 있다.
본 명세서에서 금속이라는 용어는 물질의 넓은 분류들을 설명하도록 사용된다. 따라서, 이 용어는 순수한 알루미늄과 같은 원소 금속들뿐만 아니라, 하나 이상의 원소의 합금, 및 금속간 화합물(intermetallic compound)들을 설명한다. 현실적으로, 본 명세서에서 설명된 MSIV들을 형성하도록 사용되는 금속 층들은 상업적으로 이용 가능한 금속 조성물들의 시트들일 가능성이 높다. 많은 금속들은 코팅이 형성되는 금속 층으로서 사용하기에 적합할 수 있다. 적절한 물질들은 밸브 메탈(valve metal)들로 분류되는 그러한 금속들을 포함할 수 있다. MSIV는 바람직하게는 알루미늄, 마그네슘, 티타늄, 지르코늄, 탄탈룸, 베릴륨, 또는 이러한 금속들 중 임의의 것의 합금 또는 금속간 물질(intermetallic)인 금속 층을 사용하여 형성될 수 있다.
전자 기판 응용들에 대하여, 절연 유전체 층의 절연 강도는 특히 중요하다. 본 명세서에서 설명된 나노세라믹 층은 유리하게도 20 kV/mm와 100 kV/mm 사이의 절연 강도를 제공할 수 있다.
전자 기판 응용들에 대하여, 유전체 층의 열전도율이 높은 것이 선호된다. 절연 유전체 층 또는 코팅은 작동하는 전자 구성요소와 그러한 구성요소를 지지하는 금속 층 사이에서 전기적 절연을 제공하고, 동시에 이 구성요소로부터 금속 층으로 열을 전도하도록 요구된다. 따라서, 본 명세서에서 설명된 임의의 태양에 따른 유전체 나노세라믹 층이 3 W/mK보다 큰, 예를 들어 3과 7 W/mK 사이의 열전도율을 가지는 것이 유리할 수 있다.
몇몇 전자 기판 응용들에 대하여, 유전체 층이 높은 유전율을 가지는 것이 선호될 수 있다. 높은 유전율은 특히 MSIV가 RF 또는 마이크로웨이브 응용들에서 사용되도록 의도되는 경우 선호될 수 있다. 바람직하게는, MSIV는 7보다 큰, 예를 들어 7.5와 10 사이의 유전율을 갖는 유전체 층을 포함한다.
금속 기판에 형성된 세라믹 코팅들의 많은 물리적 속성들은 세라믹 코팅의 결정자(crystallite) 크기 또는 입자 크기에 어느 정도 의존한다. 본 명세서에서 설명된 나노세라믹 층은 500 나노미터보다 작은, 특히 바람직하게는 100 나노미터보다 작은, 예를 들어 대략 50 나노미터 또는 40 나노미터 또는 30 나노미터의 평균 직경을 갖는 등축 입자들을 포함하는 결정질 세라믹 코팅이다. 입자들은 대안적으로 결정(crystal)들 또는 결정자들로 지칭될 수 있다. 입자 크기라는 용어는 물질, 예를 들어 유전체 층 내의 입자 또는 결정의 평균 치수에 걸친 거리를 지칭한다. 따라서, MSIV는 나노미터 스케일의 크기 또는 치수를 가지는 물리적 특징들을 가지므로, 나노세라믹 층 또는 나노구조 층으로 설명될 수 있는 층 또는 코팅을 포함한다. 미세한 입자 크기들은 비아들 내부 및 그것들의 경계들에서 유전체의 균일한 층들을 형성하는 능력과 같은 구조적 균질성(homogeneity) 및 속성들을 개선할 수 있다. 미세한 입자 크기들은 또한 세라믹 물질의 열전도율, 절연 강도 및 유전율을 증가시킬 수 있다. 더 매끄러운 표면 프로파일은 또한 미세한 입자 크기의 결과로서 전개될 수 있다.
몇몇 실시예들에서, MSIV가 플렉서블한 경우 유리할 수 있다. MSIV의 가요성(flexibility)은 굽힘 반경(bend radius)에 관하여 정의될 수 있다. 굽힘 반경은 와이어들, 케이블들, 및 시트들의 형태로 된 물질들을 특성화하기 위해 사용되는 가요성의 표준 측정이다. 굽힘 반경을 측정하기 위해 시트는 일반적으로 시트가 손상 없이 굽혀질 수 있는 최소 곡률을 결정하기 위해, 감소하는 직경의 막대들 또는 실린더들 둘레에 굽혀진다. MSIV는 물질의 시트의 형태로 되어 있을 가능성이 높다. 본 명세서에서 사용될 때, 굽힘 반경은 MSIV가 그것의 속성들을 손상시키지 않고서 반복적으로 굽혀질 수 있는 반경을 지칭한다. 최소 굽힘 반경은 MSIV가 그것의 속성들을 손상시키지 않고 굽혀질 수 있는 최소 곡률이다.
MSIV의 최소 굽힘 반경은 MSIV의 전체 두께에 어느 정도 의존한다. FES가 두꺼운 두께인 경우(예를 들어, 2 mm), 최소 굽힘 반경은 클 수 있다. 예를 들어, 최소 굽힘 반경은 바람직하게는 25 cm보다 작고, 특히 바람직하게는 15 cm보다 작거나, 10 cm보다 작다. 몇몇 실시예들에서, MSIV는 2 mm보다 더 작은 전체 두께를 가지고, MSIV의 가요성은 클 수 있다. MSIV의 최소 굽힘 반경이 20 mm보다 작고, 예를 들어 10 mm보다 작거나, 5 mm보다 작고, 예를 들어 2 mm와 5 mm 사이인 것이 선호될 수 있다.
MSIV의 선호되는 실시예는 금속 층, 적어도 부분적으로는 금속 층의 표면의 산화에 의해 형성되는 유전체 나노세라믹 층, 및 유전체 층의 표면에 형성되는 전기 회로를 포함할 수 있고, 여기서 유전체 나노세라믹 층은 100 나노미터 또는 그보다 작은 평균 입자 크기, 1 마이크로미터와 50 마이크로미터 사이의 두께, 20 KV mm-1보다 큰 절연 강도, 및 3 W/mK보다 큰 열전도율을 갖는 입자들로 구성된 결정질 구조를 가지고, 금속 층은 스루홀들을 정의하고, 스루홀들의 벽들은 유전체 나노세라믹 층과 동일한 조성이고 그것과 연속적인 유전체 나노세라믹 물질에 의해 코팅된다.
양극 처리 프로세스에 의해 금속 층 상에 형성된 층 또는 코팅은 고도로 다공성(porous)인 경향이 있다. 양극 처리된 코팅들은 또한 보통 비결정 구조(amorphous structure)(즉, 양극 처리된 코팅들은 드물게 결정질임) 및 개방된 기둥-유사 구조(open, column-like structure)를 가진다. 전형적인 양극 처리된 코팅의 규칙적인 기둥-유사 구조는 특히 코팅의 열적 순환 또는 굽힘 후에, 코팅이 균열들의 형성에 민감해지게 할 수 있다. 균열 형성에 대한 민감도는 전자 기판들에서 양극 처리된 코팅들의 응용을 제한한다.
본 발명의 임의의 양태에 따른 MSIV를 형성하기 위해, 원하는 속성들을 보유하는 나노세라믹 층은 금속 층의 적어도 일부분에 형성된다. 금속 층은 미리 천공된 비아들을 가진다. 나노세라믹 층은 임의의 적절한 방법을 사용하여 형성될 수 있다. 금속 층에 나노세라믹 층을 형성하는 선호되는 방법은 수성 전해질(aqueous electrolyte) 및 적어도 두 개의 전극을 포함하는 전기 분해 챔버(electrolysis chamber)에 금속 층을 위치시키는 단계를 포함한다. 그 위에 결정질 나노세라믹 코팅 및 전극들의 일부분을 형성하는 것이 바람직한 금속 층의 표면의 적어도 일부분은 수성 전해질과 접촉한다.
양의 펄스들 및 음의 펄스들을 독립하여 정전압적으로(potentiostatically) 또는 정전류적으로(galvanostatically) 제어하면서 부분과 전극들 사이에 교호 극성(alternating polarity)의 전기적 전압 펄스들의 시퀀스를 인가하는 것에 의해, 상당한 레벨들의 미세-방전(micro-discharge)을 유도하지 않고 높은 전압의 펄스들을 인가하는 것이 가능하다. 나노세라믹 코팅의 형성 동안 미세-방전 이벤트들을 최소화하거나 방지하는 것에 의해, 코팅 공극률의 크기 및 표면 거칠기(roughness)와 같은 코팅 매개변수들을 제어하는 것이 가능할 수 있다. 따라서, 이 프로세스를 제어하는 것에 의해, 나노세라믹 층은 원하는 경우 500 나노미터보다 작은 평균 구멍(pore) 크기를 갖도록 형성될 수 있다.
미세-방전은 또한 마이크로스파크 방전(microspark discharge) 또는 마이크로아킹(microarcing)으로도 명명될 수 있다. 미세-방전의 존재는 PEO 코팅 프로세스의 중요한 특징이지만, MSIV의 사용에 본질적으로 적절하지 않은 세라믹 층들을 생산한다. 따라서, 나노세라믹 코팅이 스파크 없는 프로세스를 사용하여 생산되는 것이 선호된다.
양의 전압 펄스들 및 음의 전압 펄스들은 각각의 전압 펄스 동안 전류 스파이크(current spike)들의 전개를 방지하도록 성형되는 것이 유리할 수 있다. 전류 스파이크들은 코팅의 파괴(breakdown) 및 미세-방전과 연관된다. 전류 스파이크들을 방지하기 위해 전압 펄스들을 성형하는 것에 의해, 미세-방전은 상당히 감소되거나 제거될 수 있다. 앞서 언급하였듯이, 미세-방전은 많은 코팅 속성들, 예를 들어 층의 평균 구멍 크기에 유해한 효과를 갖고, 결과적으로는 층의 절연 강도에 대하여 유해한 효과를 가진다.
양의 전압 펄스들 및 음의 전압 펄스들 중 하나 또는 모두의 형상이 실질적으로 사다리꼴(trapezoidal)의 형상인 경우 특히 유리할 수 있다.
나노세라믹 층을 형성하기 위한 금속 층에서의 물질의 변환은 금속 층이 전극에 대하여 양극으로(anodically) 바이어싱되는(biased) 양의 전압 펄스들 동안 발생한다. 나노세라믹 층은 수성 전해질 내의 산소 함유 종들(oxygen containing species)이 금속 물질 자체와 반응할 때 형성된다. 연속적인 양의 전압 펄스들 동안 나노세라믹 층은 두께가 증가한다. 층의 두께가 증가함에 따라, 층의 전기적 저항은 증가하고 인가된 전압에 대하여 더 적은 전류가 흐른다. 따라서, 양의 전압 펄스들 각각의 피크 전압이 미리 결정된 기간에 걸쳐 일정한 것이 선호되는 한편, 각각의 연속적인 전압 펄스의 전류 흐름은 미리 결정된 기간에 걸쳐 감소할 수 있다.
나노세라믹 층의 두께가 증가함에 따라, 층의 저항은 증가하고, 따라서 각각의 연속적인 음의 전압 펄스 동안 층을 통과하는 전류는 층의 저항 가열(resistive heating)을 야기한다. 음의 전압 펄스들 동안의 이러한 저항 가열은 층 내의 증가된 레벨들의 확산에 기여할 수 있고, 따라서 성장하는 층 내의 결정화 및 입자 형성의 프로세스들을 도울 수 있다.
바람직하게는 미세방전이 실질적으로 방지되는 이러한 방식으로 나노세라믹 코팅의 형성을 제어하는 것에 의해, 조밀한 코팅이 극히 미세한 스케일의 결정자 또는 입자 크기를 갖도록 형성될 수 있다. 바람직하게는, 형성된 나노세라믹 코팅의 입자 크기는 200 나노미터보다 작고, 특히 바람직하게는 100 나노미터보다 작고, 예를 들어 50 나노미터보다 작다.
나노세라믹 층이 알칼리성 수성 용액인 전해질, 바람직하게는 9 또는 그보다 큰 pH를 갖는 전해질에서 수행되는 전기 분해 프로세스를 사용하여 형성되는 것이 유리할 수 있다. 바람직하게는, 전해질은 1 mS cm-1보다 큰 전기 전도도를 가진다. 적절한 전해질들은 알칼리성 금속 수산화물들, 바람직하게는 수산화칼륨 또는 수산화나트륨을 포함하는 것들을 포함한다.
전해질이 콜로이드이고 수상(aqueous phase)에서 분산된(dispersed) 고체 입자들을 포함하는 것이 특히 유리할 수 있다. 특히, 바람직하게는 전해질은 100 나노미터보다 작은 입자 크기를 갖는 고체 입자들의 부분을 포함한다.
입자 크기는 입자의 가장 큰 치수의 길이를 지칭한다.
인가된 전압 펄스들 동안 생성된 전기장은 수상에서 분산된 정전기적으로(electrostatically) 대전된 고체 입자들이 비금속 나노세라믹 코팅이 성장하고 있는 금속층의 표면을 향해 이동되게 한다. 고체 입자들이 성장 중인 나노세라믹 코팅과 접촉함에 따라, 그들은 코팅과 반응하거나 코팅에 통합될 수 있다. 따라서, 콜로이드 전해질이 사용되는 경우, 나노세라믹 코팅은 금속 층의 표면의 일부분의 산화에 의해 형성된 나노세라믹 물질, 및 전해질로부터 파생된 콜로이드 입자들 모두를 포함할 수 있다.
금속 층 상에 형성되는 나노세라믹 코팅은 양의 양극의 전압 펄스들(positive, anodic, voltage pulses) 동안 생성된다. 나노세라믹 코팅이 성장하기 위해, 금속 층과 전해질 사이에 연결이 유지되는 것이 필요하다. 성장하는 나노세라믹 코팅은 완전히 조밀한 것이 아니라, 어느 정도의 공극률을 가진다. 금속 층 물질과 전해질 사이의 연결은 이러한 공극률을 통해 유지된다. 전해질이 콜로이드이고 고체 입자들을 포함하는 경우, 나노세라믹 코팅의 형성에 고유한 공극률은 실질적으로 수정될 것이다. 수상에서 분산된 비금속 고체 입자들은 전기장 하에서 성장 중인 코팅의 구멍들로 이주할 것이다. 고체 입자들은 일단 구멍들 내에 위치하면, 예를 들어 소결(sintering) 프로세스들에 의해 코팅, 및 구멍들로 이주한 다른 고체 입자들과 반응할 것이다. 이러한 방식으로, 구멍들의 치수들은 실질적으로 감소되고 코팅의 공극률은 나노공극률로 변경되고 발전한다. 예를 들어, 코팅 내의 구멍들의 최대 치수들은 1 마이크로미터 이상으로부터, 400 나노미터 미만으로 또는 300 나노미터 미만으로 감소될 것이다.
공극률을 감소시키는 것에 의해, 나노세라믹 코팅의 밀도는 증가한다. 추가로, 코팅을 통한 공극률의 치수들의 감소는 코팅의 절연 강도 및 열전도율을 실질적으로 증가시킬 것이다.
금속 층의 표면에 유전체 나노세라믹 코팅을 형성하는 데에 적절한 장치는 수성 전해질을 포함하기 위한 전기 분해 챔버, 전기 분해 챔버 내에 위치 가능한 적어도 두 개의 전극, 및 금속 층과 전극 사이의 교호 극성의 전압 펄스들의 시퀀스를 인가할 수 있는 전원 장치를 포함할 수 있다.
장치가 수상에서 분산된 고체 입자들을 포함하는 콜로이드 전해질을 더 포함하는 것이 특히 유리할 수 있다. 그러한 전해질에 분산된 고체 입자들은 장치를 사용하여 생성된 나노세라믹 코팅 내에 통합될 수 있다.
앞서 설명된 나노세라믹 코팅을 형성하는 예시적인 기술은 전해질 탱크(electrolytic tank)에 제공된 전기장이 금속 층의 양쪽 면들로부터 적용되기만 한다면, 스루홀 비아들 내부의 유전체 코팅의 균일성(uniformity)을 제공한다. 균일성은 두께 레벨링 효과(thickness levelling effect) 덕분에 달성되며, 이는 더 큰 나노세라믹 두께를 갖는 코팅된 영역들이 더 큰 전기적 저항을 가짐을 의미하고, 이는 더 작은 나노세라믹 두께의 영역들에서의 우선적인 나노세라믹 성장을 유도한다. 이러한 셀프레벨링(self-levelling) 메커니즘은 가장자리들 및 모퉁이들에서 나노세라믹의 일정한 두께 및 품질을 제공하는 능력을 설명할 수 있다.
특정 응용들에 대하여, 나노세라믹 코팅에 존재하는 임의의 구멍들을 채우는 것이 바람직할 수 있다. 따라서, 본 발명의 임의의 양태에 따른 MSIV는 코팅 내의 임의의 구멍들을 채우기 위해 적절한 유기 또는 무기 물질에 의해 실링되거나(sealed) 함침된(impregnated) 나노세라믹 코팅을 포함할 수 있다. 적절한 실링 물질은 예를 들어, 수지(resin), 불소 중합체(fluoropolymer), 폴리이미드(polyimide), 폴리에스테르(polyester), 물유리(water glass), 아크릴(acrylic) 또는 졸-겔 물질(sol-gel material)일 수 있다. 적절한 실링 물질들의 목록은 완전하지 않고, 통상의 기술자는 다른 적절한 물질들을 식별할 수 있을 것이다. 실링 물질들은 많은 알려진 방법들에 의해, 예를 들어 디핑(dipping), 스프레잉(spraying), 진공 함침(vacuum impregnation), 및 PVD 및 CVD 퇴적(deposition) 기술들에 의해 코팅에 적용될 수 있다.
본 발명의 임의의 양태에 따른 MSIV는 나노세라믹 층의 표면에 구축된 전기 회로 또는 회로들을 포함한다. 전기 회로들은 스크린 프린팅(screen printing), 전도성 잉크 프린팅(conductive ink printing), 무전해 금속화(electroless metallisation), 갈바닉 금속화(galvanic metallisation), 금속 포일의 접착제 본딩(adhesive bonding of metal foil), 사전제조된 플렉스 회로들의 본딩(bonding of pre-fabricated flex circuits), 금속 스퍼터링(metal sputtering), CVD(chemical vapour deposition) 및 PVD(physical vapour deposition) 금속화(metallisation)와 같은 임의의 종래 기술들에 의해 제공될 수 있다.
본 발명의 임의의 양태에 따른 MSIV는 절연된 스루홀들 내에 위치한 전도성 비아를 포함한다. 전도성 비아는 절연된 스루홀들을 통과하고, 그에 의해 절연된 비아들을 형성하는 금속과 같은 전도성 물질을 포함한다. 전도성 재료를 스루홀들 내에 통합하는 것은 스크린 프린팅, 무전해 및 갈바닉 금속화, CVD(chemical vapour deposition) 및 PVD(physical vapour deposition)에 의해 비아를 전도성 물질로 채우는 것과 같은 종래의 기술들에 의해 달성될 수 있다. 전도성 코어들을 갖는 절연된 비아들을 구축하는 것은 무전해 프로세스에 의해 금속 시드 층(metal seed layer)을 구축하는 것과 같은 앞선 기술들의 조합과, 그에 후속하는 전도성 비아 물질의 갈바닉 구축에 의해 달성될 수 있다.
고온 응용에 특히 적절한 MSIV의 선호되는 실시예는 예를 들어 금속 스퍼터링과, 그에 후속하는 무전해 또는 갈바닉 금속화에 의해, 금속 층 상에 형성된 나노세라믹 코팅, 및 전적으로 금속들과 같은 무기 물질들로 구축된 전기 회로를 갖는 금속 층을 포함할 수 있다. 그러한 MSIV들은 완전한 무기 조성을 가지고 200℃가 넘는 온도에서 동작할 수 있다. 그러한 MSIV들은 플라스틱 물질들에 내재된 열적 성능저하(thermal degradation)에 의해 영향받지 않는다. 무기 MSIV들은 예를 들어 반도체 패키징, 고온 전자공학(high temperature electronics), 집광식 광전지(concentrated photovoltaic)들, 열전기 에너지 하비스팅(thermoelectric energy harvesting), 상승된 주변 온도들에서 작동하는 고휘도(high brightness) LED들 또는 센서들에서 사용되는 디바이스들을 위한 기판들로서 사용되는 경우 특별한 관심이 될 수 있다. 이러한 응용들은 종종 보드의 상단면에서 하단면까지의 스루홀 비아 연결을 요구한다.
추가적인 양태는 앞서 설명된 MSIV(metal substrate with insulated vias)를 형성하는 방법을 제공할 수 있고, 방법은
금속 층을 제공하는 단계,
금속 층의 제1 표면과 제2 표면 사이의 금속 층의 두께를 통해 스루홀들을 정의하는 단계,
금속 층의 제1 표면 및 제2 표면 중 적어도 하나에서, 및 스루홀의 내부 벽들 상에서 유전체 층을 형성하는 단계 - 유전체 층은 적어도 부분적으로는 금속 층의 산화에 의해 형성됨 -,
전도성 비아를 형성하기 위해 전도성 물질로 스루홀을 채우는 단계, 및
유전체 층의 일부분 상에 전기 회로를 형성하는 단계 - 전기 회로는 전도성 비아와 전기적으로 및/또는 열적으로 접촉함 -
를 포함한다.
추가적인 양태는 앞선 임의의 양태에 따른 MSIV에 탑재되거나 MSIV를 포함하는 디바이스를 제공할 수 있다. 본 발명에 따른 MSIV는 선행 기술의 MSIV들에 비교하여 우수한 유전체 및 열전도율 속성들을 가지고, 이에 탑재되는 디바이스들은 디바이스의 구성요소들로부터 MSIV를 통한 열 전달의 개선으로 인하여 더 효율적으로 동작할 수 있다. 그러한 열 전달은 코팅이 전기적 절연을 제공하는 한편 더 얇아지도록 허용하는, MSIV 상의 코팅의 개선된 절연 강도, 및 물질의 개선된 열전도율의 조합에 의해 달성될 수 있다.
특정한 응용들에 대하여, 다층 구조(multilayered structure)를 갖는 MSIV는 유리함을 입증할 수 있다. 예를 들어, MSIV는 앞서 설명된 임의의 양태 또는 실시예에 따라 형성될 수 있고, 다음으로 이 MSIV는 다층 MSIV의 기저를 형성할 수 있다. 즉, 다층 구조를 형성하기 위해 추가적인 MSIV들이 MSIV의 표면에 적용될 수 있다.
이하에서 본 발명의 선호되는 실시예들은 도면들을 참고하여 설명될 것이다.
도 1은 절연된 비아들을 갖는 금속 시트를 포함하는, 본 발명을 구현하는 MSIV의 측면 단면도로서, 그것의 절연은 유전체 나노세라믹 층에 의해 제공된다. 절연된 금속 층의 양쪽 면들에 구축된 전기 회로들은 전도성 비아들을 통해 연결된다.
도 2는 스루홀 비아들을 갖는 금속 층 상에서 나노세라믹 유전체 코팅을 구축하기에 적절한 전해 장치(electrolytic apparatus)의 개략적 예시이다.
도 3은 두꺼운 필름 금속화 기술(thick film metallisation technique)을 사용한 MSIV의 구축을 예시하는 개략도이다.
도 4는 접착제 본딩된 구리 기술(adhesively bonded copper technique)을 사용한 MSIV의 구축을 예시하는 개략도이다.
도 5는 금속 시드 층의 스퍼터링 및 후속하는 갈바닉 패턴 도금을 통한 직접 금속화를 사용한 MSIV의 구축을 예시하는 개략도이다.
도 6은 절연된 스루홀 비아들을 갖는 금속 기판의 단면의 SEM 이미지이다.
도 7은 나노세라믹 및 양극 처리된 유전체 층들을 갖는 절연된 금속 기판들의 단면의 SEM 이미지이다.
도 8은 알루미늄 합금 상에 형성된 나노세라믹 코팅의 XRD(X-ray diffraction) 패턴이다.
도 1은 유전체 나노세라믹 층(12)에 의해 상단 및 하단 표면들에 절연된 금속 층 또는 시트(11)를 포함하는, 본 발명을 구현하는 MSIV(metal substrate with insulated vias)의 개략적인 측면도를 제공한다. MSIV는 금속 시트(11)의 반대 면들 상의 나노세라믹 층(12)의 표면들에 구축된 전기 회로들(13, 14)을 포함한다. 유전체 나노세라믹 층은 전기 회로들(13 및 14)의 영역들을 상호 연결하는 전도성 스루홀 비아들(15)의 표면의 전기적 절연을 제공한다.
금속 시트는 10과 30,000 마이크로미터 사이의 임의의 두께를 가질 수 있다. 두께는 열용량, 열저항, 기계적 강도(mechanical strength)와 같은 요건들의 범위에 의해 결정된다. 금속 층은 금속 층의 표면에 나노결정질 산화물 층을 형성하기 위해 전기화학적(electrochemical) 변환 기술에 의해 다루어질 수 있는 금속으로부터 형성되어야만 한다. 그러한 금속들의 예들은 알루미늄, 마그네슘, 티타늄, 지르코늄, 탄탈룸, 베릴륨, 또는 이 금속들 중 임의의 것의 합금 또는 금속간 물질을 포함한다.
나노세라믹 코팅(12)은 본 명세서에서 참조에 의해 통합된 내용들인, 영국 특허 GB2497063에 설명된 것과 같은 콜로이드 전해질 내에서의 금속으로부터 산화물로의 전기화학적 변환의 특허 기술을 사용하여 적용된다. 나노세라믹 층의 두께는 0.1부터 100 마이크로미터까지 변할 수 있고, 이 두께는 파괴 전압(breakdown voltage)과 같은 MSIV의 전기적 절연 요건들에 의해 결정된다.
전기 회로들(13 및 14)은 MSIV의 반대 면들 상의 나노세라믹 층의 표면에 구축된다. 전기 회로들은 스크린 프린팅, 전도성 잉크젯 프린팅, 무전해 금속화, 갈바닉 금속화, 금속 포일의 접착제 본딩, 사전제조된 플렉스 회로들의 본딩, 금속 스퍼터링, CVD(chemical vapour deposition) 및 PVD(physical vapour deposition) 금속화, 또는 그러한 방법들의 조합과 같은 종래 방법에 의해 형성된다. 비아들의 전도성 코어들은 높은 금속 함량을 갖는 인쇄된 Ag 또는 인쇄된 Cu 비아 충진 재료를 사용하여, 또는 Cu의 도금에 의해, 절연된 스루홀들 내에 구축될 수 있다.
도 2는 미리 천공된 스루홀들(21)을 갖는 금속 층에 나노세라믹 유전체 층을 형성하는 방법을 사용하기에 적절한 전형적인 전해 장치를 예시한다. 장치는 화학적 불활성 탱크(chemically inert tank)(22), 예를 들어 전해질 용액(23)을 포함하는 스테인리스강 합금으로부터 형성된 탱크를 포함한다. 전해질 용액(23)은 수성 알칼리성 전해질 용액, 예를 들어 수산화나트륨 또는 수산화칼륨의 수성 용액이고, 1 mScm-1보다 큰 전기 전도도를 가진다. 전해질은 고체 입자들을 포함하는 콜로이드 전해질일 수 있고, 그러한 입자들의 일부분은 100 나노미터보다 작은 입자 크기를 가진다.
그 위에 비금속 코팅을 형성하는 것이 바람직한 금속 층 또는 시트(21)는 펄스 전원 장치(24)의 제1 출력(27)에 전기적으로 연결된다. 전극들(25' 및 25'')은 펄스 전원 장치(24)의 제2 출력(28)에 연결된다. 2개의 전극들(25' 및 25'')은 금속 층의 표면에 걸쳐서 및 금속 층을 통해 정의된 스루홀들의 내부에 균일한 전기장을 생성하기 위하여 금속 층(21)의 어느 한 면에 배치된다. 전극들(25', 25'') 및 금속 층(21)은 탱크(22)에 포함된 전해질 용액(23)에 담그어진다. 펄스 전원 장치(24)는 전극들(25' 및 25'')에 대하여 금속 층(21)을 전기적으로 바이어싱하기 위하여 교호 극성의 전기적 펄스들을 공급할 수 있다.
두 개보다 많은 전극이 펄스 전원 장치(24)의 출력에 결합될 것이 요구된다면, 그렇게 될 수 있다는 것에 유의해야 한다. 유사하게, 하나보다 많은 금속 층이 어느 한 시점에 코팅될 수 있도록, 하나보다 많은 금속 층이 펄스 전원 장치(4)의 출력에 동시에 결합될 수 있다.
도 2의 장치는 전해질(23)이 순환하는 열 교환기(26)를 더 포함한다. 열 교환기(6)는 탱크(22) 내에서의 전해질(23)의 순환을 허용하고, 전해질의 온도를 제어하는 것을 더 허용한다.
예시 1
도 3a 내지 도 3c는 두꺼운 필름 금속화 기술을 사용하여 MSIV의 구체적인 실시예를 형성하는 데에 수반되는 단계들을 예시한다. 예를 들어, 그러한 MSIV들은 유리하게도 반도체 패키징을 위해 사용될 수 있다. 예를 들어, 그러한 MSIV들은 LED 표면 탑재 구성요소들을 위한 금속 기판들로서 사용될 수 있다.
도 3a는 상단 표면부터 하단 표면까지 시트를 통해 정의된 0.2 mm 직경의 스루홀들(35)을 갖는 0.5 mm 두께의 알루미늄 시트(6061 등급)인 기저 금속 층(31)을 예시한다. 알루미늄 시트는 양쪽 표면들 및 스루홀들(35)의 내부 벽들 상에서 나노세라믹 유전체 코팅(32)을 생성하기 위해 앞서 설명된 전기화학적 프로세스에 의해 처리된다. 이러한 절연된 기판의 SEM 단면 이미지는 도 6에 도시된다. 유전체 나노세라믹 층(32)은 균열들이나 결함 없이 스루홀(35)의 평평한 표면들 및 내부 벽들 모두를 균일하게 연속적으로 커버한다. 유전체 층의 두께는 20 미크론이고, 1300 V DC의 대응하는 전기적 절연을 제공한다.
비아들(36)은 도 3b에 도시된 것처럼 Ag 비아-충진 물질(via-fill material)로 절연된 스루홀을 채우는 것에 의해 형성된다. 다음으로, 전기 회로들(33 및 34)은 스크린 프린팅 및 후속하는 열적 또는 광자적(photonic) 경화(curing)에 의해 금속 층의 양쪽 면들 모두에 구축된다(도 3c). 금속 시트의 반대 면들에서의 회로들의 영역들은 유전체 나노세라믹 코팅 상에 형성되고, 금속 층을 통해 연장되지만 금속 층으로부터 전기적으로 절연된 전도성 비아들(36)에 의하여 전기적으로 및 열적으로 연결된다.
예시 2
도 4a 내지 도 4f는 접착제 본딩된 구리 기술을 사용하여 MSIV의 구체적인 실시예를 형성하는 것에 수반되는 단계들을 예시한다. 예를 들어, 그러한 MSIV들은 전력 전자 응용을 위한 기판들로서 특히 선호될 수 있다.
도 4a는 0.3 mm 직경의 스루홀들(45)을 갖는 1 mm 두께의 알루미늄 시트(6082 등급)인 기저 금속 층(41)을 예시한다. 알루미늄 시트는 양쪽 표면들 및 스루홀들(45)의 내부 벽들 상에서 나노세라믹 유전체 코팅(42)을 생성하기 위해 앞서 설명된 전기화학적 프로세스에 의해 처리된다. 유전체 나노세라믹 층의 두께는 35 마이크로미터이고, 이것은 2000 V DC의 전기적 절연을 제공한다.
4 마이크로미터 두께의 에폭시 수지로 프라이밍된(primed) 35 마이크로미터 두께의 구리 포일(47)은 도 4b에 도시된 것처럼 절연된 시트의 양쪽 면들에 접착제 본딩된다. 다음으로, 구리 포일은 스루홀들의 영역들로부터 에칭된다(etched)(도 4c). 포토레지스트 마스크(photoresist mask)는 금속 층의 다른 영역들로부터의 구리 포일의 에칭을 방지하도록 적용될 수 있다.
다음으로, 스루홀들은 도 4d에 도시된 것처럼 전도성 비아들을 형성하기 위해 도금 가능한 Cu 페이스트(paste)(46)로 채워진다. 그 후, 70 마이크로미터 두께의 구리 층은 금속 층의 양쪽 면들에 갈바닉적으로(galvanically) 적용되고, 따라서 금속 층의 각 면에서의 구리 층의 전체 두께가 105 마이크로미터가 되게한다(도 4e). 최종적으로, 전기 회로들(43 및 44)은 적절하게 위치한 포토레지스트 마스크를 통해 구리 층들을 에칭함으로써 기판의 양쪽 면들에 형성되어, 완전히 형성된 MSIV를 남긴다(도 4f).
예시 3
도 5a 내지 도 5f는 TiCu 시드 층의 스퍼터링 및 후속하는 갈바닉 패턴 도금에 의한 직접 금속화를 사용하여 MSIV의 구체적인 실시예를 형성하는 것에 수반되는 단계들을 예시한다. 예를 들어, 그러한 MSIV들은 반도체 패키징에 사용될 수 있다. 예를 들어, 그러한 MSIV들은 높은 전력 LED 다이(die) 어레이들을 위한 금속 기판들로서 유리하게 사용될 수 있다.
도 5a는 상단 표면부터 하단 표면까지 시트를 통해 정의된 0.15 mm 직경의 스루홀들을 갖는 0.5 mm 두께의 알루미늄 시트(Al 6061 등급)인 기저 금속 층(51)을 예시한다. 알루미늄 시트는 양쪽 표면들 및 스루홀들(55)의 내부 벽들 상에서 나노세라믹 유전체 코팅(52)을 생성하기 위해 앞서 설명된 전기화학적 프로세스에 의해 처리된다. 유전체 나노세라믹 층은 균열들이나 결함 없이, 양쪽의 평평한 표면들 및 스루홀들 내부의 벽들을 균일하게 연속적으로 커버한다. 유전체 나노세라믹 층의 두께는 15 마이크로미터이고, 이는 1000 V DC의 대응하는 전기적 절연을 제공한다. 다음으로, 시드 TiCu 층(57)은 스루홀들 내부의 표면들을 포함하는 유전체 층의 모든 표면에 적용된다. 시드 층은 TiCu의 스퍼터링을 사용하여 적용된다(도 5b). 시드 층은 2 마이크로미터의 두께로 퇴적된다. 다음으로, 포토레지스트 마스크(58)는 시드 층에 적용되고(도 5c) 성장하는 기판은 구리로 갈바닉적으로 도금된다. 구리는 금속 층의 양쪽 면들에 70 마이크로미터 두께의 층(59)을 형성하기 위해 도금된다(도 5d). 도금 프로세스는 전도성 패드(pad)들 및 트랙들의 영역들을 구축하고, 또한 구리로 스루홀들을 완전히 채우며, 그것에 의해 전도성 비아들(56)을 형성한다. 포토레지스트는 후속하여 제거되고(도 5e), 시드 층은 기판의 양쪽 면들에서 회로들(53 및 54)의 형성을 완료하도록 에칭된다(도 5f).
도 6은 절연된 비아들을 형성하기 위한 금속화 이전에(도 6a) 및 금속화 이후(도 6b)에서, 절연된 스루홀들을 형성하는 유전체 층을 갖는 금속 층의 단면을 보여주는 SEM 이미지이다. 금속 층은 시트를 통해 정의된 스루홀들(63)의 내부 벽들을 포함하는 금속 층(61)의 모든 표면에 걸쳐 전기적 절연을 제공하는 20 마이크로미터 나노세라믹 코팅(62)을 갖는 0.5 mm 두께의 Al 시트(61)이다. 도 6a는 나노세라믹 층이 금속 층(61)의 양쪽의 평평한 표면들 및 스루홀의 내부 표면들을 균일하게 연속적으로 커버하는 것을 보여준다. 도 6b는 전도성 비아를 형성하기 위해 금속화(64)가 스루홀을 완전히 채우고, 전기 회로들을 생성하기 위해 기판의 양쪽 면들의 요구되는 영역들을 35 마이크로미터 두께의 Cu 층으로 커버하는 것을 보여준다.
도 7a는 본 명세서에서 정의된 나노세라믹 코팅을 사용하여 절연된 스루홀의 단면의 SEM 이미지이다. 대조적으로, 도 7b는 금속 층의 양극 산화(anodisation)에 의해 절연된 스루홀의 동등한 부분을 보여주는 동일한 스케일의 SEM 이미지이다. 도 7a는 물리적 결점들이 전혀 없고 요구되는 전기적 절연을 제공하는 균일한 유전체 층(71)을 보여준다. 그러나, 도 7b는 기저 Al 금속 층(71)에 도달하는 박리(delamination)(74) 및 균열들(75)의 형태의 양극 처리된 절연 층(73)에서의 다수의 결점을 보여준다. 양극 처리된 코팅은 절연된 비아들을 갖는 금속 기판의 형성을 허용하기 위해 스루홀들 내부의 요구되는 전기적 절연을 제공할 수 없다.
도 8은 알루미늄 합금에 형성된 나노세라믹 코팅의 XRD(X-ray diffraction) 패턴이다. 코팅의 XRD 분석은 코팅의 조성이 산화 알루미늄(aluminium oxide)이었고 코팅이 40 nm의 평균 결정질 입자 크기를 가짐을 드러낸다. 회절 피크들의 확대의 분석은 결정들이 실질적으로 등축임을 증명한다. 평균 결정질 크기는 셰러(Scherrer) 방정식에 따라 XRD 데이터의 기반에서 계산되었다(B.D. Cullity & S.R. Stock, Elements of X-Ray Diffraction, 3rd Ed., Prentice-Hall Inc., 2001, p 167-171).

Claims (24)

  1. 절연된 비아들을 갖는 금속 기판(MSIV: metal substrate with insulated vias)으로서,
    금속 층 - 상기 금속 층은 상기 금속 층의 제1 표면과 제2 표면 사이의 상기 금속 층의 두께를 통해 정의된 스루홀(through-hole)을 가짐 -,
    적어도 부분적으로는 상기 금속 층의 산화에 의해 형성된 유전체 층(dielectric layer) - 상기 유전체 층은 상기 금속 층의 상기 제1 표면 및 상기 제2 표면 중 적어도 하나에서, 및 상기 스루홀의 내부 벽(internal wall)들 상에서 연속적인 층으로서 형성됨 -,
    상기 금속에서 정의된 상기 스루홀을 통해 연장되는 전도성 금속 비아(conductive metallic via) - 상기 전도성 금속 비아는 상기 유전체 층에 의해 상기 금속 층으로부터 전기적으로 절연됨 -, 및
    상기 유전체 층의 일부분 상에 형성된 전기 회로 - 상기 전기 회로는 상기 전도성 금속 비아와 전기적 및/또는 열적으로 접촉함 -
    를 포함하고,
    상기 유전체 층은 500 나노미터 또는 그보다 더 작은 평균 입자 크기(grain size), 0.1과 100 마이크로미터 사이의 두께, 20 KV mm-1보다 큰 절연 강도(dielectric strength), 및 3 W/mK보다 큰 열전도율을 갖는 등축 결정질 구조(equiaxed crystalline structure)를 갖는 유전체 나노세라믹 층(dielectric nanoceramic layer)인, MSIV.
  2. 제1항에 있어서,
    상기 유전체 나노세라믹 층은 100 나노미터 또는 그보다 작은 평균 입자 크기를 갖는 입자들을 포함하는, MSIV.
  3. 제1항 또는 제2항에 있어서,
    상기 유전체 나노세라믹 층은 1 마이크로미터와 50 마이크로미터 사이의 두께를 가지는, MSIV.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 금속 층은 5 마이크로미터와 5000 마이크로미터 사이의 두께를 가지는, MSIV.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 유전체 층은 상기 금속 층의 상기 제1 표면 및 상기 제2 표면 모두에서, 및 상기 스루홀의 내부 벽들 상에서 연속적인 층으로서 형성되고, 제1 및 제2 전기 회로들은 상기 금속 층의 상기 제1 표면 및 상기 제2 표면 모두의 각각에서 형성된 상기 유전체 층의 부분들 상에 형성되고, 상기 제1 및 제2 전기 회로들은 상기 전도성 금속 비아에 의해 전기적으로 및/또는 열적으로 연결되는, MSIV.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 금속 층은 그것의 두께를 통해 정의된 복수의 스루홀을 가지고, 상기 복수의 스루홀 각각의 내부 벽들은 상기 유전체 나노세라믹 층의 일부분으로 코팅된, MSIV.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 스루홀 또는 스루홀들은 20 마이크로미터와 2000 마이크로미터 사이의 직경을 가지는, MSIV.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    50과 200 마이크로미터 사이의 직경의 복수의 스루홀을 포함하고,
    상기 스루홀들 사이의 공간은 50과 200 마이크로미터 사이인, MSIV.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    하나보다 많은 금속 층을 포함하고,
    각각의 금속 층은 제1항에서 정의된 유전체 나노세라믹 물질에 의해 코팅된 내부 벽들을 갖는 적어도 하나의 스루홀을 갖는, MSIV.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    25 cm보다 작은 최소 굽힘 반경(minimum bend radius)을 갖는 플렉서블 전자 기판(FES: flexible electronic substrate)인 MSIV.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 금속 층은 알루미늄, 마그네슘, 티타늄, 지르코늄, 탄탈룸, 베릴륨, 또는 상기 금속들의 합금 또는 금속간 물질(intermetallic)을 포함하는 그룹으로부터 선택된 금속인, MSIV.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    완전히 무기 물질들로 만들어진 MSIV.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    200℃를 초과하는 최대 동작 온도를 갖는 MSIV.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 유전체 나노세라믹 층은 7보다 큰 유전율을 갖는, MSIV.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 유전체 나노세라믹 층은 알칼리성 콜로이드 전해질(alkaline colloidal electrolyte) 내에서의 상기 금속 층의 전기화학적 산화(electrochemical oxidation)에 의해 형성되는, MSIV.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 전기 회로는 스크린 프린팅(screen printing), 전도성 잉크젯 프린팅(conductive ink jet printing), 무전해 금속화(electroless metallisation), 갈바닉 금속화(galvanic metallisation), 금속 포일의 접착제 본딩(adhesive bonding of metal foil), 사전제조된 플렉스 회로들의 본딩(bonding of pre-fabricated flex circuits), 금속 스퍼터링(metal sputtering), CVD(chemical vapour deposition) 및 PVD(physical vapour deposition) 금속화(metallisation)로 구성되는 목록으로부터 선택된 프로세스에 의해 형성되는, MSIV.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 유전체 나노세라믹 층의 적어도 일부분은 유기 또는 무기 물질로 함침된(impregnated), 예를 들어 폴리이미드(polyimide), 메타크릴산염(methacrylate), 에폭시 수지(epoxy resin), 아크릴 수지(acrylic resin) 또는 졸-겔 물질(sol-gel material)들로 함침된, MSIV.
  18. 제1항 내지 제17항 중 어느 한 항에 따른 MSIV(metal substrate with insulated vias)를 형성하는 방법으로서,
    금속 층을 제공하는 단계,
    상기 금속 층의 제1 표면과 제2 표면 사이의 상기 금속 층의 두께를 통해 스루홀들을 정의하는 단계,
    상기 금속 층의 상기 제1 표면 및 상기 제2 표면 중 적어도 하나에서, 및 상기 스루홀의 내부 벽들 상에서 유전체 층을 형성하는 단계 - 상기 유전체 층은 적어도 부분적으로는 상기 금속 층의 산화에 의해 형성됨 -,
    전도성 비아를 형성하기 위해 전도성 물질로 상기 스루홀을 채우는(filling) 단계, 및
    상기 유전체 층의 일부분 상에 전기 회로를 형성하는 단계 - 상기 전기 회로는 상기 전도성 비아와 전기적으로 및/또는 열적으로 접촉함 -
    를 포함하는 방법.
  19. 제18항에 있어서,
    상기 유전체 층은 알칼리성 콜로이드 전해질 내에서의 상기 금속 층의 전기화학적 산화에 의해 형성되는, 방법.
  20. 제18항 또는 제19항에 있어서,
    상기 전기 회로는 스크린 프린팅, 전도성 잉크젯 프린팅, 무전해 금속화, 갈바닉 금속화, 금속 포일의 접착제 본딩, 사전제조된 플렉스 회로들의 본딩, 금속 스퍼터링, CVD(chemical vapour deposition) 및 PVD(physical vapour deposition) 금속화로 구성되는 목록으로부터 선택된 프로세스에 의해 형성되는, 방법.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서,
    상기 유전체 나노세라믹 층의 적어도 일부분은 유기 및 무기 물질로 함침된, 예를 들어 폴리이미드, 메타크릴산염, 에폭시 수지, 아크릴 수지 또는 졸-겔 물질들로 함침된, 방법.
  22. 제1항 내지 제17항 중 어느 한 항에 따른 MSIV를 포함하는 다층 기판(multilayered substrate).
  23. 제1항 내지 제17항 중 어느 한 항에 있어서,
    전자 칩(electronic chip) 또는 다이(die), 전자 디바이스, 디스플레이, 배터리, 광전자 디바이스(optoelectronic device), RF 디바이스, 마이크로웨이브 디바이스, 열전 디바이스(thermoelectric device), 또는 전기 디바이스로 구성되는 목록으로부터 선택된 하나 이상의 디바이스 또는 구성요소를 지지하기 위한 MSIV.
  24. 실질적으로 본 명세서에서 설명되고 도면들을 참조하는 MSIV.
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