KR20160114630A

KR20160114630A - 차동 지연 클록들을 통한 변조

Info

Publication number: KR20160114630A
Application number: KR1020167022859A
Authority: KR
Inventors: 니란잔 아나드 탈워커; 산제이 카스투리아
Original assignee: 퀄컴 인코포레이티드
Priority date: 2014-01-29
Filing date: 2015-01-28
Publication date: 2016-10-05
Also published as: US20150214939A1; EP3100352A1; JP6665100B2; CN105940604B; US9166577B2; CN105940604A; WO2015116655A1; JP2017507568A

Abstract

클록 변조기는 2개의 구성 가능 지연 유닛들을 포함하고, 기저대역 신호 및 클록 신호를 수신할 수 있다. 2개의 구성 가능 지연 유닛들은 각각이 상이한 지연량들을 갖는 2개의 지연된 클록 신호들을 생성할 수 있다. 지연량들은 기저대역 신호에 기초할 수 있다. 지연된 클록 신호들은 변조된 클록 신호를 생성하도록 결합될 수 있다. 직교 변조된 클록 신호는 제 1 클록 변조기가 제 1 기저대역 신호 및 제 1 클록 신호를 수신하고 제 2 클록 변조기가 제 2 기저대역 신호 및 제 2 클록 신호를 수신할 때 생성될 수 있다. 제 1 클록 신호는 제 2 클록 신호의 90도 위상 시프트된 버전일 수 있다. 제 1 클록 변조기로부터의 변조된 클록 신호는 직교 변조된 클록 신호를 생성하도록 제 2 클록 변조기로부터의 변조된 클록 신호와 결합될 수 있다.

Description

차동 지연 클록들을 통한 변조{MODULATION THROUGH DIFFERENTIALLY DELAYED CLOCKS}

관련 출원들

[0001] 이 출원은 2014년 1월 29일 출원된 미국 출원 일련번호 14/167,972의 우선권 이득을 주장한다.

[0002] 본 발명의 청구 대상의 실시예들은 일반적으로 통신 분야에 관한 것으로서, 보다 구체적으로는, 차동 지연된 클록 신호들을 이용하여 변조된 신호를 생성하는 것에 관한 것이다.

[0003] 변조 기술들은 통상적으로 기저대역 신호 및 캐리어 신호를 포함한다. 기저대역 신호는 매체를 통한 송신을 위해 의도된 정보를 포함할 수 있는 신호이다. 기저대역 신호는 캐리어 신호를 변조하고 변조된 신호를 생성하는데 이용될 수 있다. 기저대역 신호로부터의 정보를 포함하는 변조된 신호는 수신기에 송신될 수 있다. 다수의 변조 기술들이 기저대역 신호로 캐리어 신호를 변조하는데 이용될 수 있다. 예를 들어, 액세스 포인트와 같은 무선 디바이스는 IEEE 802.11 규격들에 따라 OFDM(Orthogonal Frequency-Division Multiplexing) 변조 기술들을 이용하여 신호를 변조할 수 있다. 무선 디바이스는 변조된 신호를 생성하기 위한 OFDM 변조기 및 매체를 통해 변조된 신호를 송신하기 위한 송신기를 포함할 수 있다.

[0004] 변조된 신호를 송신하는 것은, 특히 변조기와 함께 디바이스에 포함될 수 있는 다른 회로들 및 컴포넌트들에 비교하면 대량의 전력을 소비할 수 있다. 스위칭식 모드 송신기들과 같은 보다 전력 효율적인 송신기 설계들이 종종 전력 소비를 감소시키는데 이용된다. 그러나 스위칭식 모드 송신기의 스위칭 성질은 본질적으로 복잡하고, 그 자체로 통상적인 신호 변조 기술들을 이용한 구현을 용이하게 하는데 적합하지 않다.

[0005] 클록 변조기의 다양한 실시예들이 개시된다. 일부 실시예들에서, 클록 변조기는 제 1 클록 신호 및 제 1 기저대역 신호를 수신할 수 있다. 제 1 클록 신호는 제 1 지연된 클록 신호 및 제 2 지연된 클록 신호를 생성하도록 지연될 수 있다. 각각의 지연된 클록 신호에 대한 지연의 양은 제 1 기저대역 신호에 기초할 수 있다. 제 1 지연된 클록 신호 및 제 2 지연된 클록 신호는 변조된 클록 신호를 생성하도록 결합될 수 있다.

[0006] 일부 실시예들에서, 클록 변조기는 제 1 클록 신호, 제 2 클록 신호, 제 1 기저대역 신호 및 제 2 기저대역 신호를 수신할 수 있다. 제 2 클록 신호는 제 1 클록 신호의 위상 시프트된 버전일 수 있다. 제 1 클록 신호는 제 1 및 제 2 지연된 클록 신호들을 생성하도록 지연될 수 있는 반면에, 제 2 클록 신호는 제 3 지연된 클록 신호 및 제 4 지연된 클록 신호를 생성하도록 지연될 수 있다. 제 1 지연된 클록 신호, 제 2 지연된 클록 신호, 제 3 지연된 클록 신호 및 제 4 지연된 클록 신호는 직교 변조된 클록 신호를 생성하기 위해 결합될 수 있다.

[0007] 일부 실시예들에서, 디바이스는, 제 1 클록 신호 및 제 1 기저대역 신호를 수신하고 제 1 기저대역 신호에 적어도 부분적으로 기초하여 제 1 지연된 클록 신호를 생성하도록 구성된 제 1 구성 가능 지연 유닛; 제 1 클록 신호 및 제 1 기저대역 신호를 수신하고 제 1 기저대역 신호에 적어도 부분적으로 기초하여 제 2 지연된 클록 신호를 생성하도록 구성된 제 2 구성 가능 지연 유닛 ― 제 2 지연된 클록 신호는 제 1 지연된 클록 신호와 상이함 ― ; 및 변조된 클록 신호를 생성하기 위해 제 1 지연된 클록 신호 및 제 2 지연된 클록 신호를 결합하도록 구성된 결합기를 포함한다.

[0008] 일부 실시예들에서, 제 1 구성 가능 지연 유닛은 추가로, 제 1 지연된 클록 신호를 생성하도록 제 1 지연량만큼 제 1 클록 신호를 지연하도록 구성되고, 제 1 지연량은 제 1 기저대역 신호에 적어도 부분적으로 기초한다.

[0009] 일부 실시예들에서, 제 2 구성 가능 지연 유닛은 추가로, 제 2 지연된 클록 신호를 생성하도록 제 2 지연량만큼 제 1 클록 신호를 지연하도록 구성되고, 제 2 지연량은 제 1 기저대역 신호에 적어도 부분적으로 기초한다.

[0010] 일부 실시예들에서, 결합기는 추가로, 제 1 기저대역 신호에 적어도 부분적으로 기초한 펄스폭을 갖는 펄스로 변조된 클록 신호를 생성하도록 구성된다.

[0011] 일부 실시예들에서, 펄스폭은 제 1 지연량 및 제 2 지연량의 합에 적어도 부분적으로 기초하고, 제 1 지연량 및 제 2 지연량은 제 1 기저대역 신호에 적어도 부분적으로 기초한다.

[0012] 일부 실시예들에서, 디바이스는 제 1 지연된 클록 신호를 수신하고 제 1 증폭된 지연된 클록 신호를 생성하도록 구성된 제 1 구동기; 및 제 2 지연된 클록 신호를 수신하고 제 2 증폭된 지연된 클록 신호를 생성하도록 구성된 제 2 구동기를 더 포함하고, 결합기는 추가로, 변조된 클록 신호를 생성하기 위해 제 1 증폭된 지연된 클록 신호 및 제 2 증폭된 지연된 클록 신호를 결합하도록 구성된다.

[0013] 일부 실시예들에서, 제 1 구동기 및 제 2 구동기는 스위칭식 모드 구동기들이다.

[0014] 일부 실시예들에서, 디바이스는 제 1 구성 가능 지연 유닛에 커플링되는 디지털-투-아날로그 변환기를 더 포함하고, 디지털-투-아날로그 변환기는 제 1 기저대역 신호를 수신하고 아날로그 신호를 제 1 구성 가능 지연 유닛에 제공하도록 구성되고, 제 1 구성 가능 지연 유닛은 추가로, 아날로그 신호에 적어도 부분적으로 기초하여 제 1 지연된 클록 신호를 생성하도록 구성된다.

[0015] 일부 실시예들에서, 결합기는 추가로, 변조된 클록 신호를 생성하기 위해 제 2 지연된 클록 신호로부터 제 1 지연된 클록 신호를 차감함으로써 제 1 지연된 클록 신호 및 제 2 지연된 클록 신호를 결합하도록 구성된다.

[0016] 일부 실시예들에서, 디바이스는, 제 2 클록 신호 및 제 2 기저대역 신호를 수신하고 제 2 기저대역 신호에 적어도 부분적으로 기초하여 제 3 지연된 클록 신호를 생성하도록 구성된 제 3 구성 가능 지연 유닛; 및 제 2 클록 신호 및 제 2 기저대역 신호를 수신하고 제 2 기저대역 신호에 적어도 부분적으로 기초하여 제 4 지연된 클록 신호를 생성하도록 구성된 제 4 구성 가능 지연 유닛을 더 포함하고, 결합기는 추가로, 변조된 클록 신호를 생성하기 위해 제 1 지연된 클록 신호, 제 2 지연된 클록 신호, 제 3 지연된 클록 신호 및 제 4 지연된 클록 신호를 결합하도록 구성된다.

[0017] 일부 실시예들에서, 제 2 클록 신호는 위상 시프트에 의해 제 1 클록 신호와 관련된다.

[0018] 일부 실시예들에서, 방법은, 제1 클록 신호를 수신하는 단계; 제 1 기저대역 신호를 수신하는 단계; 제 1 기저대역 신호 및 제 1 클록 신호에 적어도 부분적으로 기초하여 제 1 지연된 클록 신호를 생성하는 단계; 제 1 기저대역 신호 및 제 1 클록 신호에 적어도 부분적으로 기초하여 제 2 지연된 클록 신호를 생성하는 단계 ― 제 1 지연된 클록 신호는 제 2 지연된 클록 신호와 상이함 ― ; 및 변조된 클록 신호를 생성하기 위해 제 1 지연된 클록 신호 및 제 2 지연된 클록 신호를 결합하는 단계를 포함한다.

[0019] 일부 실시예들에서, 제 1 지연된 클록 신호를 생성하는 단계는, 제 1 지연량만큼 제 1 클록 신호를 지연하는 단계를 더 포함하고, 제 1 지연량은 제 1 기저대역 신호에 적어도 부분적으로 기초한다.

[0020] 일부 실시예들에서, 제 2 지연된 클록 신호를 생성하는 단계는, 제 2 지연량만큼 제 1 클록 신호를 지연하는 단계를 더 포함하고, 제 2 지연량은 제 1 기저대역 신호에 적어도 부분적으로 기초한다.

[0021] 일부 실시예들에서, 변조된 클록 신호는 제 1 기저대역 신호에 적어도 부분적으로 기초한 펄스 폭을 갖는 펄스를 포함한다.

[0022] 일부 실시예들에서, 펄스폭은 제 1 지연량 및 제 2 지연량의 합에 적어도 부분적으로 기초하고, 제 1 지연량 및 제 2 지연량은 제 1 기저대역 신호에 적어도 부분적으로 기초한다.

[0023] 일부 실시예들에서, 방법은, 제 1 지연된 클록 신호를 증폭하는 단계; 및 제 2 지연된 클록 신호를 증폭하는 단계를 더 포함하고, 제 1 지연된 클록 신호 및 제 2 지연된 클록 신호를 결합하는 단계는, 변조된 클록 신호를 생성하기 위해 제 1 증폭된 지연된 클록 신호 및 제 2 증폭된 지연된 클록 신호를 결합하는 단계를 더 포함한다.

[0024] 일부 실시예들에서, 제 1 지연된 클록 신호를 증폭하는 단계는 스위칭식 모드 구동기를 통해 증폭하는 단계를 더 포함한다.

[0025] 일부 실시예들에서, 결합하는 단계는 변조된 클록 신호를 생성하도록 제 2 지연된 클록 신호로부터 제 1 지연된 클록 신호를 차감하는 단계를 더 포함한다.

[0026] 일부 실시예들에서, 방법은, 제 2 클록 신호를 수신하는 단계; 제 2 기저대역 신호를 수신하는 단계; 제 2 기저대역 신호 및 제 2 클록 신호에 적어도 부분적으로 기초하여 제 3 지연된 클록 신호를 생성하는 단계; 및 제 2 기저대역 신호 및 제 2 클록 신호에 적어도 부분적으로 기초하여 제 4 지연된 클록 신호를 생성하는 단계를 더 포함하고, 상기 결합하는 단계는, 변조된 클록 신호를 생성하기 위해 제 1 지연된 클록 신호, 제 2 지연된 클록 신호, 제 3 지연된 클록 신호 및 제 4 지연된 클록 신호를 결합하는 단계를 더 포함한다.

[0027] 일부 실시예들에서, 제 2 클록 신호는 위상 시프트에 의해 제 1 클록 신호와 관련된다.

[0028] 일부 실시예들에서, 시스템은 변조된 클록 신호를 생성하기 위한 변조기를 포함하며, 이 변조기는, 제1 클록 신호 및 제 1 기저대역 신호를 수신하고 제 1 기저대역 신호에 적어도 부분적으로 기초하여 제 1 지연된 클록 신호를 생성하도록 구성된 제 1 구성 가능 지연 유닛; 제 1 클록 신호 및 제 1 기저대역 신호를 수신하고 제 1 기저대역 신호에 적어도 부분적으로 기초하여 제 2 지연된 클록 신호를 생성하도록 구성된 제 2 구성 가능 지연 유닛 ― 제 2 지연된 클록 신호는 제 1 지연된 클록 신호와 상이함 ― ; 및 제 1 지연된 클록 신호 및 제 2 지연된 클록 신호에 적어도 부분적으로 기초하여 변조된 클록 신호를 생성하도록 구성된 결합기를 포함한다.

[0029] 일부 실시예들에서, 시스템은, 제 1 기저대역 신호를 수신하고 제 1 구성 가능 지연 유닛에 변형된 제 1 기저대역 신호를 제공하도록 구성된 프리-프로세서를 더 포함한다.

[0030] 일부 실시예들에서, 프리-프로세서는 제 1 기저대역 신호를 사전-왜곡하도록 구성된다.

[0031] 일부 실시예들에서, 시스템은 제 1 지연된 클록 신호를 수신하고 제 1 증폭된 지연된 클록 신호를 생성하도록 구성된 제 1 구동기; 및 제 2 지연된 클록 신호를 수신하고 제 2 증폭된 지연된 클록 신호를 생성하도록 구성된 제 2 구동기를 더 포함하고, 결합기는 추가로, 변조된 클록 신호를 생성하기 위해 제 1 증폭된 지연된 클록 신호 및 제 2 증폭된 지연된 클록 신호를 결합하도록 구성된다.

[0032] 일부 실시예들에서, 변조기는, 제 2 클록 신호 및 제 2 기저대역 신호를 수신하고 제 2 기저대역 신호에 적어도 부분적으로 기초하여 제 3 지연된 클록 신호를 생성하도록 구성된 제 3 구성 가능 지연 유닛; 및 제 2 클록 신호 및 제 2 기저대역 신호를 수신하고 제 2 기저대역 신호에 적어도 부분적으로 기초하여 제 4 지연된 클록 신호를 생성하도록 구성된 제 4 구성 가능 지연 유닛을 더 포함하고, 결합기는 추가로, 변조된 클록 신호를 생성하기 위해 제 1 지연된 클록 신호, 제 2 지연된 클록 신호, 제 3 지연된 클록 신호 및 제 4 지연된 클록 신호를 결합하도록 구성된다.

[0033] 일부 실시예들에서, 시스템은, 변조된 클록 신호를 송신하도록 구성된 안테나; 및 변조된 클록 신호를 안테나에 선택적으로 커플링하도록 구성된 스위치를 더 포함한다.

[0034] 일부 실시예들에서, 시스템은, 변조기로부터 변조된 클록 신호를 수신하고 필터링된 변조된 클록 신호를 스위치에 제공하도록 구성된 필터를 더 포함한다.

[0035] 일부 실시예들에서, 필터는 저역-통과, 대역-통과 및 고역-통과 필터 프로파일 중 적어도 하나를 갖는다.

[0036] 일부 실시예들에서, 비-일시적인 머신-판독 가능 저장 매체에는 머신 실행 가능 명령들이 저장되어 있고, 머신 실행 가능 명령들은, 제1 클록 신호를 수신하고; 제 1 기저대역 신호를 수신하고; 제 1 기저대역 신호 및 제 1 클록 신호에 적어도 부분적으로 기초하여 제 1 지연량을 갖는 제 1 지연된 클록 신호를 생성하고; 제 1 기저대역 신호 및 제 1 클록 신호에 적어도 부분적으로 기초하여 제 2 지연량을 갖는 제 2 지연된 클록 신호를 생성하고 ― 제 1 지연량은 제 2 지연량과 상이함 ― ; 및 변조된 클록 신호를 생성하기 위해 제 1 지연된 클록 신호 및 제 2 지연된 클록 신호를 결합하기 위한 명령들을 포함한다.

[0037] 본 실시예들은 첨부 도면들을 참조함으로써 더 잘 이해될 수 있고 다수의 목적들, 특징들 및 이점들은 당업자에게 명백해질 수 있다.
[0038] 도 1은 클록 변조기의 단순화된 도면이다.
[0039] 도 2는 직교 클록 변조기의 일 실시예의 블록도이다.
[0040] 도 3은 클록 신호들의 예시적인 파형 형상들 및 타이밍 관계들을 도시하는 파형도이다.
[0041] 도 4는 직교 클록 변조기를 포함하는 송신기의 일 실시예를 도시하는 블록도이다.
[0042] 도 5는 변조된 클록 신호를 제공하기 위한 예시적인 동작들을 예시하는 흐름도이다.
[0043] 도 6은 직교 클록 변조기를 포함하는 전자 디바이스의 예시적인 실시예의 블록도이다.

[0044] 이어지는 설명은 본 발명 청구 대상의 기술들을 구현하는 예시적인 시스템들, 방법들, 기술들, 명령 시퀀스들 및 컴퓨터 프로그램 물건들을 포함한다. 그러나 설명된 실시예들은 이러한 특정한 세부사항들 없이 실시될 수 있다는 것이 이해된다. 예를 들어, 예들이 IEEE 802.11 규격들에 따라 동작하는 디바이스들을 참조하지만, 다른 표준들 또는 규격들에 따라 동작하는 다른 무선, 유선(예를 들어, 이더넷, PLC(power line communications) 등) 또는 하이브리드 디바이스들이 이용될 수 있다. 하이브리드 디바이스는 무선 및 유선 양자의 시스템들에 대한 컴포넌트들을 포함할 수 있다. 예를 들어, 하이브리드 디바이스는 IEEE 802.11 규격들에 따라 통신하기 위한 무선 컴포넌트들 및 PLC 규격들에 따른 통신을 위한 유선 컴포넌트들을 포함할 수 있다. 다른 예들에서, 잘-알려진 명령 인스턴스들, 프로토콜들, 구조들 및 기술들은 설명을 모호하게 하지 않도록 상세히 도시되지 않는다.

[0045] 통신 네트워크의 제 1 디바이스는 변조기 및 송신기를 포함할 수 있다. 제 1 디바이스는 제 2 디바이스의 수신기에 변조된 신호를 송신함으로써 제 2 디바이스와 통신할 수 있다. 변조기에 의해 생성된 변조된 신호는 네트워크의 통신 매체를 통해 송신기로부터 수신기로 정보를 전달할 수 있다. 송신을 위한 정보는 기저대역 신호에 포함될 수 있다. 예를 들어, 일 변조 방식에서, 캐리어 신호는 변조된 신호를 생성하도록 기저대역 신호에 의해 변조된다. 변조된 신호는 증폭기에 커플링되고 송신되기 이전에 추가의 프로세싱(예컨대, 필터링)을 겪을 수 있다.

[0046] 증폭기는 통상적으로 송신 범위 및 신뢰도를 증가시키기 위해 변조된 캐리어 신호에 에너지를 부가(예를 들어, 증폭)한다. 변조된 캐리어 신호가 증폭될 때, 왜곡이 증폭기에 의해 유발될 수 있다. 위상 왜곡, 이득 왜곡 및 주파수 왜곡과 같은 공통 왜곡은 전송된 변조된 캐리어 신호를 수신 및 복조하는데 이용되는 프로세싱 단계들의 수를 증가시킬 수 있다. 선형 이득을 갖는 증폭기는 본질적으로 적은 양의 왜곡을 갖는다. 클래스 A 또는 클래스 A/B 증폭기 설계들은 선형 이득을 갖는 증폭기들의 예들이다. 그러나 클래스 A 또는 클래스 A/B 증폭기들은 전력 비효율적일 수 있다. 일부 경우들에서, 클래스 A 또는 클래스 A/B 증폭기들은 디바이스의 대량의 전력 소비를 담당할 수 있다. 클래스 D(스위칭 모드) 증폭기들은, 이들이 통상적으로 보다 전력 효율적이기 때문에 클래스 A 또는 클래스 A/B 증폭기들보다 선호될 수 있다. 그러나 클래스 D 증폭기들은 통상적으로 선형 이득을 갖지 않는다. 그 결과, 클래스 D 증폭기들로부터의 변조된 캐리어 신호들을 수신 및 복조하는 것은, 부분적으로는 증폭기로부터 부가된 왜곡으로 인해 보다 선형 증폭기에 비해 더 많은 프로세싱 단계들을 요구할 수 있다.

[0047] 일부 실시예들에서, 클록 변조기는 2개의 구성 가능 지연 유닛들 및 결합기를 포함할 수 있다. 각각의 구성 가능 지연 유닛은 기저대역 신호 및 클록 신호를 수신할 수 있다. 각각의 구성 기능 지연 유닛은 적어도 부분적으로 기저대역 신호에 기초한 지연량만큼 클록 신호를 지연할 수 있다. 각각의 구성 가능 지연 유닛에 의해 제공되는 지연량은 상이할 수 있다. 제 1 구성 가능 지연 유닛은 제 1 지연된 클록 신호를 생성하도록 제 1 지연량만큼 클록 신호를 지연할 수 있다. 제 2 구성 가능 지연 유닛은 제 2 지연된 클록 신호를 생성하도록 제 2 지연량만큼 클록 신호를 지연할 수 있다. 일 실시예에서, 전반적인 지연량은 제 1 지연된 클록 신호와 제 2 지연된 클록 신호 간의 시간 차이에 의해 결정된다. 제 1 지연된 클록 신호 및 제 2 지연된 클록 신호는 차동 지연된 클록 신호(differentially delayed clock signal)들로서 지칭된다. 차동 지연된 클록 신호들은 변조된 클록 신호를 생성하도록 결합될 수 있다.

[0048] 다른 실시예에서, 클록 변조기는 2개의 기저대역 신호 및 2개의 클록 신호들을 수신할 수 있다. 일 실시예에서, 클록 신호들은 대략 90도의 위상 시프트에 의해 서로 관련될 수 있다. 대략 90도의 위상 시프트 관계를 갖는 클록 신호들은 직교 클록들로서 지칭된다. 일 실시예들에서, 클록 변조기는 4개의 구성 가능 지연 유닛들 및 결합기를 포함할 수 있다. 제 1 클록 신호 및 제 1 기저대역 신호는 제 1 구성 가능 지연 유닛 및 제 2 구성 가능 지연 유닛에 커플링된다. 위에서 설명된 바와 같이, 구성 가능 지연 유닛들은 제 1 지연된 클록 신호 및 제 2 지연된 클록 신호를 생성한다. 제 2 클록 신호 및 제 2 기저대역 신호는 제 3 구성 가능 지연 유닛 및 제 4 구성 가능 지연 유닛에 커플링된다. 제 3 구성 가능 지연 유닛 및 제 4 구성 가능 지연 유닛은 위에서 설명된 다른 구성 가능 지연 유닛들과 유사하다. 제 3 구성 가능 지연 유닛 및 제 4 구성 가능 지연 유닛은 제 3 지연된 클록 신호 및 제 4 지연된 클록 신호를 각각 생성한다. 제 1, 제 2, 제 3 및 제 4 지연된 클록 신호들은 직교 변조된 클록 신호로서 또한 지칭되는 변조된 클록 신호를 생성하도록 결합기에 의해 결합된다.

[0049] 도 1은 클록 변조기(100)의 단순화된 도면이다. 단순화된 도면은 클록 변조기(100)의 개념적인 동작들을 강조한다. 클록 변조기(100)는 제 1 기저대역 신호, 제 2 기저대역 신호, 제 1 클록 신호 및 제 2 클록 신호를 수신할 수 있다. 2개의 클록 신호들은 위상 시프트에 의해 서로 관련될 수 있다. 위상 시프트가 대략 90도일 때, 클록 신호들은 직교 관계에 있는 것으로 여겨진다. 클록 신호들이 직교 관계에 있을 때, 클록 변조기(100)는 직교 클록 변조기이다.

[0050] 제 1 클록 신호는 I CLK 신호(130)(동위상 클록)으로서 지칭될 수 있고 제 2 클록 신호는 Q CLK 신호(132)(직교 클록)으로서 지칭될 수 있다. 일 실시예에서, I CLK 및 Q CLK 신호들(130 및 132)은 대략 2.4GHz일 수 있다. 다른 실시예들에서, 다른 주파수들이 이용될 수 있다. 예를 들어, I CLK 및 Q CLK 신호들(130 및 132)은 1.2GHz일 수 있거나, 또는, I CLK 및 Q CLK 신호들(130 및 132)은 5.4GHz일 수 있다. 제 1 및 제 2 기저대역 신호들은 데이터를 전달할 수 있다. 예를 들어, 기저대역 신호들은 데이터를 전달하도록 시변(time vary)될 수 있다. 시변하더라도, 기저대역 신호들은 미리 결정된 대역폭으로 제한될 수 있다. 예를 들어, 기저대역 신호들은 50MHz로 제한될 수 있다. 일 실시예들에서, I CLK 신호(130) 및 Q CLK 신호(132)의 주파수는 기저대역 신호의 대역폭보다 적어도 10배 더 클 수 있다. I CLK 신호(130) 및 Q CLK 신호(132)에 관하여 기저대역 신호의 대역폭을 제한하는 것은 I CLK 신호(130) 및 Q CLK 신호(132)의 비-선형 변조를 감소시킬 수 있다. 이들 클록 신호들의 변조는 아래에서 보다 상세히 설명된다. 제 1 기저대역 신호는 I 기저대역 신호(140)로서 지칭될 수 있고, 제 2 기저대역 신호는 Q 기저대역 신호(142)로서 지칭될 수 있다.

[0051] I CLK 신호(130) 및 I 기저대역 신호(140)는 믹서(102)에 커플링된다. 믹서(102)는 신호들을 함께 곱(또는 "믹싱")할 수 있다. 개념적으로, 2개의 신호들을 믹싱하는 것은 적어도 2개의 컴포넌트들("합" 컴포넌트 및 "차" 컴포넌트)을 갖는 신호를 생성한다. 예를 들어, 2개의 신호들(F1 및 F2)을 믹싱하는 결과는, F1+F2(합) 컴포넌트 및 F1-F2(차) 컴포넌트를 갖는 신호를 생성한다. 신호(F1)가 제 1 주파수를 갖는 신호이고, 신호(F2)가 제 2 주파수를 갖는 신호일 때, 신호들(F1 및 F2)을 믹싱하는 것은, 제 1 주파수 + 제 2 주파수에 기초한 주파수를 갖는 제 1 컴포넌트 및 제 1 주파수 ― 제 2 주파수에 기초한 제 2 컴포넌트를 갖는 신호를 생성한다. 종종, 믹서의 출력은 2개의 컴포넌트들 중 하나를 제거하도록 필터링된다. 믹싱 동작은 아날로그 곱셈기 또는 디지털 곱셈기들로 수행될 수 있다. 믹서에 제공되는 2개의 신호들이 가변 신호(예를 들어, 시변 또는 주파수 변화 신호)일 때, 믹서의 출력은 변조된 신호로 여겨진다. 가변 신호는 믹서를 통해 불변(non-varying) 신호를 변조하는 것으로 여겨진다. 불변 신호는 I CLK 신호(130)와 같은 클록 신호일 수 있다. I CLK 신호(130)의 주파수는 일정할 수 있다. 가변 신호는 I 기저대역 신호(140) 또는 Q 기저대역 신호(142)와 같은 시변 데이터 신호일 수 있다.

[0052] 기저대역 신호(140) 및 I CLK 신호(130)는 제 1 변조된 클록 신호(103)를 생성하도록 믹서(102)로 함께 믹싱될 수 있다. 즉, I CLK 신호(130)는 제 1 변조된 클록 신호(103)를 생성하도록 I 기저대역 신호 신호(140)에 의해 변조된다. 유사한 방식으로, 믹서(104)는 제 2 변조된 클록 신호(105)를 생성하도록 Q 기저대역 신호(142) 및 Q CLK 신호(132)를 함께 믹싱할 수 있다. 즉, Q CLK 신호(132)는 제 2 변조된 클록 신호(105)를 생성하도록 Q 기저대역 신호 신호(142)에 의해 변조된다. 일 실시예에서, I 기저대역 신호(140) 및 Q 기저대역 신호(142)는 가변 신호들(시변 또는 주파수 변화)이고, I CLK 신호(130) 및 Q CLK 신호(132)는 불변 신호들이다.

[0053] 믹서(102)는 스위칭식 모드 구동기(110)에 커플링된다. 스위칭식 모드 구동기(110)는 믹서(102)로부터 수신된 제 1 변조된 클록 신호(103)를 증폭할 수 있다. 유사하게, 믹서(104)는 믹서(104)로부터 수신된 제 2 변조된 클록 신호(105)를 증폭할 수 있는 스위칭식 모드 구동기(112)에 커플링된다. 스위칭식 모드 구동기들(110 및 112)의 출력들은 전력 결합기(120)에 커플링된다. 전력 결합기(120)는 스위칭식 모드 구동기(110)의 출력 및 스위칭식 모드 구동기(112)의 출력을 함께 합산(즉, 결합)할 수 있다. I CLK 신호(130) 및 Q CLK 신호(132)가 직교 관계를 갖기 때문에, 전력 결합기(120)의 출력은 제 2 변조된 클록 신호(105)(증폭됨)와 직교하는 제 1 변조된 클록 신호(103)(증폭됨)를 포함할 수 있다. 전력 결합기(120)의 출력은 직교 변조된 클록 신호로서 지칭될 수 있다.

[0054] 도 2는 직교 클록 변조기(200)의 일 실시예의 블록도이다. 직교 클록 변조기(200)는 I CLK 신호(130), Q CLK 신호(132), I 기저대역 신호(140) 및 Q 기저대역 신호(142)를 수신하고 직교 변조된 클록 신호(260)를 생성할 수 있다.

[0055] 일 실시예에서, 직교 클록 변조기(200)는 I CLK 신호(130) 및 I 기저대역 신호(140)를 프로세싱하도록 2개의 구성 가능 지연 유닛들을 포함한다. 이 실시예에서, 구성 가능 지연 유닛들은 가변 지연 라인들로서 구현된다. 다른 실시예들에서, 구성 가능 지연 유닛들은 태핑된 지연 라인들(tapped delay lines), 프로그래밍 가능 지연 라인들 또는 임의의 다른 기술적으로 실현 가능한 지연 유닛으로서 구현될 수 있다. 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212)은 I CLK 신호(130)를 각각 수신할 수 있다. 이 실시예에서, 기저대역 신호(140)는 제 1 디지털 투 아날로그 변환기(DAC)(220)를 통해 제 1 및 제 2 가변 지연 라인들(210 및 212)에 커플링된다. 제 1 DAC(220)는 디지털 신호로부터 아날로그 신호로 I 기저대역 신호(140)를 변환할 수 있다. 예를 들어, 제 1 DAC(220)는 아날로그 전압 신호 또는 아날로그 전류 신호를 생성할 수 있다. 제 1 DAC(220)는 제 1 및 제 2 가변 지연 라인들(210 및 212)을 커플링하도록 아날로그 신호로 I 기저대역 신호(140)를 변환할 수 있다.

[0056] 제 1 및 제 2 가변 지연 라인들(210 및 212)은 I CLK 신호(130)를 지연한다. 제 1 가변 지연 라인(210)은 제 1 지연량을 갖는 제 1 지연된 클록 신호(230)를 생성하도록 구성된다. 유사하게, 제 2 가변 지연 라인(212)은 제 2 지연량을 갖는 제 2 지연된 클록 신호(232)를 생성한다. 제 1 및 제 2 지연량들은, 제 1 지연된 클록 신호(230)가 지연량(δ)만큼 제 2 지연된 클록 신호(232)와 상이하게 되도록 결정된다.

[0057] 지연량(δ)은 I 기저대역 신호(140)에 적어도 부분적으로 기초할 수 있다. 일 실시예에서, 지연량(δ)은 I 기저대역 신호 값들에 기초할 수 있다. 예를 들어, I 기저대역 신호(140)는 임의의 데이터 스트림을 나타내도록 구성될 수 있다. I 기저대역 신호 신호(140)는 데이터 스트림 값을 나타내도록 숫자 값들과 같은 값들을 포함할 수 있다. I 기저대역 신호(140)의 다른 예들은, 정수 및 부동 소수점 숫자들, 알파벳-숫자 데이터, 심볼 데이터 또는 임의의 다른 기술적으로 실현 가능한 값들을 포함할 수 있다. I 기저대역 신호(140)의 값들이 증가하는 경우, 지연량(δ)은 비례적으로 증가할 수 있다. 역으로, I 기저대역 신호(140)의 값들이 감소하는 경우, 지연량(δ)은 비례적으로 감소할 수 있다. 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212)으로부터 제 1 및 제 2 지연된 클록 신호들(230 및 232)을 발생시키는 동작은 도 3과 함께 아래에서 보다 상세히 설명된다.

[0058] 지연량(δ)은 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212)에 의해 생성될 수 있다. 일 실시예에서, 지연량(δ)은 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212) 간에 분할될 수 있다. 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212)에 의해 생성된 지연량들은 결합기(250)에서 결합될 수 있다. 즉, 결합기(250)는 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212) 간에 분할된 지연량들을 결합할 수 있다. 지연량(δ)을 제공하도록 제 1 및 제 2 가변 지연 라인들(210 및 212)의 구성 및 결합기(250)의 동작에 관한 세부사항들은 도 3과 함께 아래에서 보다 상세히 설명된다. 일 실시예에서, 지연량(δ)은 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212) 간에 균등하게 분할된다. 다른 실시예에서, 지연량(δ)은 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212) 간에 균등하지 않게 분할될 수 있다.

[0059] 위에서 설명된 바와 같이, 지연량(δ)은 고정되는 것이 아니라, I 기저대역 신호(140)에 대한 응답으로 변동될 수 있다. 예를 들어, I 기저대역 신호(140)는 시변 데이터 스트림을 나타내도록 숫자값들을 포함할 수 있다. 지연량(δ)이 I 기저대역 신호(140)에 대한 응답으로 변동될 수 있기 때문에, 이 예에서, 지연량(δ)은 시변 지연량일 수 있다.

[0060] 제 1 지연된 클록 신호(230) 및 제 2 지연된 클록 신호(232)는 각각 제 1 스위칭식 모드 구동기(240) 및 제 2 스위칭식 모드 구동기(242)에 커플링된다. 제 1 및 제 2 스위칭식 모드 구동기들(240 및 242)은 제 1 및 제 2 지연된 클록 신호들(230 및 232)의 에너지를 증가시킬 수 있다. 일 실시예에서, 제 1 및 제 2 스위칭식 모드 구동기들(240 및 242)은 클래스 D 출력 구동기들일 수 있다. 다른 실시예에서, 제 1 및 제 2 스위칭식 모드 구동기들(240 및 242)은 높은 전류 출력들을 갖는 인버터들일 수 있다. 제 1 및 제 2 스위칭식 모드 구동기들(240 및 242)의 출력들은 결합기(250)에 커플링될 수 있다. 제 1 및 제 2 스위칭식 모드 구동기들(240 및 242)이 제 1 및 제 2 가변 지연 라인들(210 및 212)의 출력에 커플링되지만, 다른 실시예들에서, 상이한 컴포넌트들에 커플링되는 상이한 디바이스들에 의해 증폭이 제공될 수 있다. 예를 들어, 제 1 지연된 클록 신호(230) 및 제 2 지연된 클록 신호(232)는 결합기(250)의 출력에 커플링되는 증폭기에 의해 증폭될 수 있다.

[0061] 결합기(250)는 제 1 및 제 2 스위칭식 모드 구동기들(240 및 242)로부터의 출력들을 결합할 수 있다. 일 실시예에서, 결합기(250)는 제 1 스위칭식 모드 구동기(240)의 제 2 출력으로부터 제 2 스위칭식 모드 구동기(242)의 제 1 출력을 차감할 수 있다. 제 1 및 제 2 스위칭식 모드 구동기들(240 및 242)의 출력들을 결합하는 동작은 도 3과 함께 아래에서 보다 상세히 설명된다.

[0062] Q CLK 신호(132)는 제 3 및 제 4 가변 지연 라인들(214 및 216)에 각각 커플링된다. Q 기저대역 신호(142)는 제 2 DAC(222)를 통해 제 3 및 제 4 가변 지연 라인들(214 및 216)에 커플링된다. 제 3 가변 지연 라인(214)은 제 3 지연량을 갖는 제 3 지연된 클록 신호(234)를 생성한다. 유사하게, 제 4 가변 지연 라인(216)은 제 4 지연량을 갖는 제 4 지연된 클록 신호(236)를 생성한다. 제 3 및 제 4 지연량들은, 제 3 지연된 클록 신호(234)가 Q 기저대역 신호(142)에 적어도 부분적으로 기초한 지연량만큼 제 4 지연된 클록 신호(236)와 상이하게 되도록 결정된다. 예를 들어, Q 기저대역 신호(142)의 값들이 증가하거나 감소하는 경우, Q 기저대역 신호(142)에 기초한 지연량은 비례적으로 증가하거나 감소할 수 있다.

[0063] 제 3 지연된 클록 신호(234) 및 제 4 지연된 클록 신호(236)는 각각 제 3 스위칭식 모드 구동기(244) 및 제 4 스위칭식 모드 구동기(246)에 커플링된다. 제 3 및 제 4 스위칭식 모드 구동기들(244 및 246)은 제 3 및 제 4 지연된 클록 신호들(234 및 236)의 에너지를 증가시킬 수 있다. 결합기(250)는 제 3 스위칭식 모드 구동기(244) 및 제 4 스위칭식 모드 구동기(246)로부터 출력들을 수신할 수 있고 이 출력들을 제 1 스위칭식 모드 구동기(240) 및 제 2 스위칭식 모드 구동기(242)의 출력들과 결합할 수 있다. 결합기(250)의 출력은 직교 변조된 클록 신호(260)이다.

[0064] 위에서 설명된 바와 같이, Q CLK 신호(132)의 프로세싱은 I CLK 신호(130)의 프로세싱과 유사하다. 그러나 Q 기저대역 신호(142)는 I 기저대역 신호(140)에 독립적일 수 있다. 그러므로 Q 기저대역 신호(142)에 기초한 임의의 지연량들은 I 기저대역 신호(140)에 기초한 임의의 지연량으로부터 독립적일 수 있다. 일 실시예에서, 직교 클록 변조기(200)의 엘리먼트들은 대칭적일 수 있다. 즉, I CLK 신호(130) 및 I 기저대역 신호(140)를 프로세싱하는데 이용된 엘리먼트들은 Q CLK 신호(132) 및 Q 기저대역 신호(142)를 프로세싱하는데 이용되는 대응하는 엘리먼트들과 유사할 수 있다. 예를 들어, 제 1 스위칭식 모드 구동기(240)는, Q CLK 신호(132) 및 Q 기저대역 신호 신호(142)에 관련된 신호들을 증폭하는데 이용된 제 3 스위칭식 모드 구동기(244)에 의해 이용된 유사한 이득량으로 I CLK 신호(130) 및 I 기저대역 신호(140)에 관련된 신호들을 증폭(그의 에너지를 증가)할 수 있다. 다른 실시예에서, 직교 클록 변조기(200)의 엘리먼트들은 비-대칭적일 수 있다.

[0065] 도 3은 클록 신호들의 예시적인 파형 형상들 및 타이밍 관계들을 도시하는 파형도(300)이다. 특히, 파형도(300)는 도 2의 직교 클록 변조기(200)에서 발견될 수 있는 클록 신호들, 지연된 클록 신호들 및 지연된 클록 신호들의 결합 간의 관계를 도시한다. 부분적 클록 파형(301)은 파형도(300)의 상부에 도시된다. 클록 파형(301)은 기간(T)을 가질 수 있고 대략 50%의 듀티 사이클을 가질 수 있다. 따라서, 점선들 간에 도시된 클록 파형(301)의 부분은 클록 파형(301)의 기간(T)의 대략 1/2이다. I CLK 신호(130) 및 Q CLK 신호(132)는 클록 파형(301)과 유사한 파형을 가질 수 있다.

[0066] I CLK 신호(130)와 같은 클록 신호가 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212)에 의해 지연되기 때문에, 제 1 지연된 클록 신호(230) 및 제 2 지연된 클록 신호(232)가 각각 생성된다. 위에서 설명된 바와 같이, I 기저대역 신호(140)는 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212)에 커플링된다. 일 실시예에서, I 기저대역 신호(140)에 응답하는 지연량(δ)은 제 1 및 제 2 가변 지연 라인들(210 및 212) 간에 분배될 수 있다. 예를 들어, - (δ /2)의 지연은 제 1 가변 지연 라인(210)에 의해 제공될 수 있고, + (δ /2)의 지연은 제 2 가변 지연 라인(212)에 의해 제공될 수 있다. 음의 지연량들이 생성하는데 어려울 수 있으므로, 일 실시예에서, 고정된 시상수(C)가 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212) 둘 다에 의해 도입될 수 있다. 고정된 시상수(C)는 양의 지연량들을 생성하도록 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212)을 구성하는 것을 도울 수 있다. 예를 들어, 고정된 시상수(C)가 지연량(δ)보다 큰 경우, 지연량의 부분(예컨대, (δ /2))의 차감은 제 1 가변 지연 라인(210) 또는 제 2 가변 지연 라인(212) 중 어느 하나에 의해 생성되는 양의 지연량을 발생시킬 것이다.

[0067] 도 3을 다시 참조하여, 파형(302)은 제 1 가변 지연 라인(210)으로부터의 제 1 지연된 클록 신호(230)를 나타낼 수 있다. 이 예에서, 제 1 가변 지연 라인(210)은 C - (δ/2)의 지연량을 제공한다. 파형(302)의 음영진 영역은 C - (δ/2)의 지연량을 강조한다. 파형(303)은 제 2 가변 지연 라인(212)으로부터의 제 2 지연된 클록 신호(232)를 나타낼 수 있다. 도시된 바와 같이, 제 2 가변 지연 라인(212)은 C + (δ/2)의 지연량을 제공한다. 파형(303)의 음영진 영역은 C + (δ/2)의 지연량을 강조한다. 파형들(302 및 303)은 변조된 클록 신호를 형성하도록 결합될 수 있다. 일 실시예에서, 파형들(302 및 303)은 도 2의 결합기(250)에서 결합될 수 있다. 결합된 파형의 일 실시예가 파형(304)에서 도시된다. 파형(304)은 파형(302)으로부터 파형(303)을 차감함으로써 생성될 수 있다. 일 실시예에서, 결합된 파형(304)은 양의 펄스(310) 및 음의 펄스(312)를 포함할 수 있다는 것에 주의한다. 양의 펄스(310) 및 음의 펄스(312)는 각각 도시된 바와 같이 δ의 펄스폭을 갖는다.

[0068] 파형도(300)는 기저대역 신호에 응답하는 지연량(δ)을 구현하기 위한 하나의 접근법을 도시한다. 다른 실시예에서, 지연량(δ)은 제 1 가변 지연 라인(210) 및 제 2 가변 지연 라인(212) 간에 균등하게 분배될 필요가 없고, 그 대신, 지연량(δ)은 균등하기 않게 분할될 수 있다.

[0069] 파형(304)은 2개의 클록 신호들(파형들(302 및 303))의 결합을 도시한다. 파형(302)에서 도시된 클록 신호 및 파형(303)에서 도시된 클록 신호는 2개의 클록 신호들 간의 지연량이 δ되도록 각각 지연된다. 위에서 설명된 바와 같이, 지연량(δ)은 I 기저대역 신호(140) 또는 Q 기저대역 신호(142)와 같은 신호에 적어도 부분적으로 기초할 수 있다. 즉, 지연량(δ)은 I 기저대역 신호(140) 또는 Q 기저대역 신호(142)가 변동됨에 따라 변동될 수 있다.

[0070] 도 4는 직교 클록 변조기(410)를 포함하는 송신기(400)의 일 실시예를 도시하는 블록도이다. 직교 클록 변조기(410)는 도 2의 직교 클록 변조기(200)와 유사한 방식으로 동작할 수 있다. 송신기(400)는 I CLK 신호(130) 및 Q CLK 신호(132)를 생성할 수 있는 클록 오실레이터(406)를 포함할 수 있다. I CLK 신호(130) 및 Q CLK 신호(132)는 직교 클록 변조기(410)에 커플링될 수 있다. 일 실시예에서, Q CLK 신호(132)는 I CLK 신호(130)의 위상-시프트된 버전일 수 있다. 예를 들어, I CLK 신호(130)는 Q CLK 신호(132)에 관하여 대략 90도만큼 위상 시프트될 수 있다. 다른 실시예들에서, 다른 위상 시프트들이 가능하다. 예를 들어, I CLK 신호(130)는 180도만큼 Q CLK 신호(132)로부터 위상-시프트될 수 있다.

[0071] 송신기(400)는 I 기저대역 신호(140) 및 Q 기저대역 신호(142)를 수신할 수 있다. I 기저대역 신호(140)는 제 1 프리-프로세서(402)를 통해 직교 클록 변조기(410)에 커플링된다. 유사하게, Q 기저대역 신호(142)는 제 2 프리-프로세서(404)를 통해 직교 클록 변조기(410)에 커플링된다. 제 1 및 제 2 프리-프로세서들(402 및 404)은 송신기(400)의 동작에 대한 조정 또는 정정을 제공할 수 있다. 예를 들어, 제 1 및 제 2 프리-프로세서들(402 및 404)은 송신기(400)에서의 프로세싱에 의해 유발되는 왜곡을 정정하거나 보상하도록 I 기저대역 신호(140) 및/또는 Q 기저대역 신호(142)에 사전-왜곡을 적용할 수 있다. 일 실시예에서, 제 1 프리-프로세서(402) 및/또는 제 2 프리-프로세서(404)는 룩-업 테이블을 포함할 수 있다. 제 1 프리-프로세서(402) 및/또는 제 2 프리-프로세서(404)는 기저대역 신호를 수신하고 룩-업 테이블에 포함된 정보에 기초하여 정정된 기저대역 신호를 생성하도록 구성될 수 있다. 예를 들어, 룩-업 테이블의 정보는 사전-왜곡 또는 정정 기능을 설명할 수 있다.

[0072] 도 2의 위에서 설명된 바와 같이, 직교 클록 변조기(410)는 직교 변조된 클록 신호(420)를 생성할 수 있다. 직교 클록 변조기(410)는 제 1, 제 2, 제 3 및 제 4 스위칭식 모드 구동기들(240 내지 246)과 같은 하나 또는 그 초과의 구동기들을 포함할 수 있다. 제 1, 제 2, 제 3 및 제 4 스위칭식 모드 구동기들(240 내지 246)은 직교 클록 변조기(410) 내의 신호들에 에너지를 부가할 수 있으며, 이는 통신 매체를 통해 직교 변조된 클록 신호(420)의 송신을 인에이블할 수 있다.

[0073] 직교 변조된 클록 신호(420)는 필터(412)에 커플링된다. 필터(412)는 고역-통과, 저역-통과 또는 대역-통과 필터 프로파일을 가질 수 있다. 일부 실시예들에서, 필터(412)는 2개 또는 그 초과의 필터 프로파일들의 결합을 포함할 수 있다. 필터(412)의 출력은 스위치(414)에 커플링될 수 있다. 스위치(414)는 안테나(416)로부터 필터(412)의 출력을 연결해제하거나 이에 커플링할 수 있다. 일 실시예에서, 스위치(414)는 안테나(416)로부터 수신기(도시되지 않음)를 격리하는데 이용되는 송신/수신 스위치일 수 있다.

[0074] 도 5는 변조된 클록 신호를 제공하기 위한 예시적인 동작들을 예시하는 흐름도(500)이다. 예시적인 동작들은 직교 클록 변조기(200) 또는 송신기(400)의 하나 또는 그 초과의 컴포넌트들에 의해 수행될 수 있다. 흐름은 기저대역 신호가 수신될 때 블록(502)에서 시작한다. 일 실시예에서, 수신된 기저대역 신호는 I 기저대역 신호(140) 또는 Q 기저대역 신호(142)일 수 있다. 다른 실시예에서, 수신된 기저대역 신호는 I 기저대역 신호(140) 및 Q 기저대역 신호(142) 둘 다를 포함할 수 있다. 블록(504)으로 진행하여, 클록 신호가 수신된다. 일 실시예에서, 수신된 클록 신호는 I CLK 신호(130) 또는 Q CLK 신호(132)일 수 있다. 다른 실시예에서, 수신된 클록 신호는 I CLK 신호(130) 또는 Q CLK 신호(132) 둘 다를 포함할 수 있다.

[0075] 블록(506)으로 진행하여, 지연된 클록 신호가 결정된다. 일 실시예에서, 제 1 지연된 클록 신호(230) 및 제 2 지연된 클록 신호(232)가 결정된다. 다른 실시예에서, 제 1 및 제 2 지연된 클록 신호들(230 및 232) 외에도, 제 3 지연된 클록 신호(234), 및 제 4 지연된 클록 신호(236)가 결정될 수 있다. 위에서 설명된 바와 같이, 클록 신호들의 지연량은 기저대역 신호에 적어도 부분적으로 기초할 수 있다. 일 실시예에서, 제 1 지연된 클록 신호(230) 및 제 2 지연된 클록 신호(232)에 대한 지연량은 I 기저대역 신호(140)에 기초할 수 있고 제 3 지연된 클록 신호(234) 및 제 4 지연된 클록 신호(236)에 대한 지연량은 Q 기저대역 신호(142)에 기초할 수 있다. 제 1 지연된 클록 신호(230)의 지연량은 제 2 지연된 클록 신호(232)의 지연량과 상이할 수 있다. 제 3 지연된 클록 신호(234)에 대한 지연량은 제 4 지연된 클록 신호(236)에 대한 지연량과 상이할 수 있다.

[0076] 블록(508)으로 진행하여, 지연된 클록 신호들이 증폭될 수 있다. 일 실시예에서, 제 1 지연된 클록 신호(230) 및 제 2 지연된 클록 신호(232)가 증폭될 수 있다. 다른 실시예에서, 제 1 및 제 2 지연된 클록 신호들(230 및 232) 외에도, 제 3 지연된 클록 신호(234) 및 제 4 지연된 클록 신호(236)가 증폭될 수 있다. 일 실시예에서, 지연된 클록 신호들은 클래스 D 출력 구동기들과 같은 스위칭식 모드 구동기들을 통해 증폭될 수 있다. 다른 실시예들에서, 지연된 클록 신호들은 인버터로 증폭될 수 있다. 또 다른 실시예들에서, 임의의 기술적으로 실현 가능한 증폭기들이 이용될 수 있다.

[0077] 블록(510)으로 진행하여, 증폭된 지연된 클록 신호들이 변조된 클록 신호를 생성하도록 결합될 수 있고 흐름은 종료될 수 있다. 일 실시예에서, 결합기(250)는 제 1 스위칭식 모드 구동기(240) 및 제 2 스위칭식 모드 구동기(242)로부터의 증폭된 지연된 클록 신호들을 결합할 수 있다. 다른 실시예들에서, 결합기(250)는 제 1 스위칭식 모드 구동기(240), 제 2 스위칭식 모드 구동기(242), 제 3 스위칭식 모드 구동기(244) 및 제 4 스위칭식 모드 구동기(246)로부터의 증폭된 지연된 클록 신호들을 결합할 수 있다. 일 실시예에서, 증폭된 지연된 클록 신호들은 제 2 증폭된 지연된 클록 신호로부터 제 1 증폭된 지연된 클록 신호를 차감함으로써 결합될 수 있다. 다른 실시예에서, 증폭된 지연된 클록 신호들은 제 1 차이 신호를 생성하도록 제 2 증폭된 지연된 클록 신호로부터 제 1 증폭된 지연된 클록 신호를 차감함으로써 결합될 수 있다. 제 3 증폭된 지연된 클록 신호는 제 2 차이 신호를 생성하도록 제 4 증폭된 지연된 클록 신호로부터 차감될 수 있다. 제 1 차이 신호 및 제 2 차이 신호는 함께 결합될 수 있고, 그리하여 모든 4개의 증폭된 지연된 클록 신호들을 결합한다.

[0078] 도 1 내지 도 5 및 여기서 설명된 동작들은 실시예들의 이해를 돕도록 의도된 예들이며 실시예들 또는 청구항들의 범위를 제한하는데 이용되어선 안 된다. 실시예들은 부가적인 동작들, 더 적은 동작들, 상이한 순서의 동작들, 병렬의 동작들, 및 일부 동작들을 다르게 수행할 수 있다. 예를 들어, 클록 신호는 기저대역 신호가 블록(502)에서 수신되기 이전에 블록(504)에서 수신될 수 있다.

[0079] 당업자에 의해 이해될 수 있는 바와 같이, 본 발명의 청구 대상의 양상들은 시스템, 방법, 또는 컴퓨터 프로그램 물건으로서 구현될 수 있다. 이에 따라, 본 발명의 청구 대상의 양상들은 전체 하드웨어 실시예, (펌웨어, 상주 소프트웨어, 마이크로-코드 등을 포함하는) 소프트웨어 실시예 또는 소프트웨어와 결합 실시예 또는 대체로 "회로", "모듈" 또는 "시스템"으로서 지칭될 수 있는 소프트웨어 및 하드웨어 양상을 결합한 실시예의 형태를 취할 수 있다. 또한, 본 발명의 청구 대상의 양상들은 컴퓨터 판독 가능 프로그램 코드가 구현되어 있는 하나 또는 그 초과의 컴퓨터 판독 가능 매체(들)에 구현되는 컴퓨터 프로그램 물건의 형태를 취할 수 있다.

[0080] 하나 또는 그 초과의 컴퓨터 판독 가능 매체(들)의 임의의 결합이 이용될 수 있다. 컴퓨터 판독가능 매체는 컴퓨터 판독가능 저장 매체일 수 있다. 컴퓨터 판독가능 저장 매체는, 예를 들어, 전자, 자기, 광학, 전자기, 적외선 또는 반도체 시스템, 장치 또는 디바이스 또는 상기한 것들의 임의의 적합한 결합일 수 있다. 컴퓨터 판독가능 저장 매체의 보다 구체적 예들은, 휴대용 컴퓨터 디스켓, 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 소거 가능한 프로그래밍 가능 판독 전용 메모리(EPROM 또는 플래시 메모리), 휴대용 컴팩트 디스크 판독 전용 메모리(CD-ROM), 광학 저장 디바이스, 자기 저장 디바이스 또는 상기한 것들의 임의의 적합한 결합을 포함할 수 있다. 본 문헌의 문맥에서, 컴퓨터 판독가능 저장 매체는, 명령 실행 시스템, 장치 또는 디바이스에 의해 또는 이와 관련하여 이용하기 위한 프로그램을 포함 또는 저장할 수 있는 임의의 유형의(tangible) 매체일 수 있다.

[0081] 컴퓨터 판독 가능 매체 상에 실현되는 프로그램 코드는 무선, 유선, 광섬유 케이블, RF 등 또는 상기한 것들의 임의의 적합한 결합을 포함(그러나 이것으로 제한되지 않음)하는 임의의 적절한 매체를 이용하여 송신될 수 있다.

[0082] 컴퓨터 판독 가능 매체는 본 발명의 청구 대상의 양상들에 대한 동작들을 수행하기 위한 명령들을 포함할 수 있고 하나 또는 그 초과의 프로그래밍 언어들의 임의의 결합으로 작성될 수 있다. 프로그래밍 언어들의 예들은, Java, Smalltalk, C++ 등과 같은 객체 지향 프로그래밍 언어들 및 "C" 프로그래밍 언어와 같은 종래의 절차적 프로그래밍 언어들을 포함할 수 있다. 프로그램 코드는, 전체적으로 사용자의 컴퓨터 상에서, 부분적으로 사용자의 컴퓨터 상에서, 독립형 소프트웨어 패키지로서, 부분적으로는 사용자의 컴퓨터 상에서 그리고 부분적으로는 원격 컴퓨터 상에서, 또는 전체적으로 원격 컴퓨터 또는 서버 상에서 실행될 수 있다. 후자의 시나리오에서, 원격 컴퓨터는, 로컬 영역 네트워크(LAN) 또는 광역 네트워크(WAN)를 포함하는 임의의 타입의 네트워크를 통해 사용자의 컴퓨터에 접속될 수 있거나, 또는 외부 컴퓨터에 대해 (예를 들어, 인터넷 서비스 제공자를 이용한 인터넷을 통해) 접속이 행해질 수 있다.

[0083] 본 발명의 청구 대상의 양상들은, 방법들, 장치(시스템들) 및 컴퓨터 프로그램 물건들의 블록도들 및/또는 흐름도 예시들을 참조하여 설명된다. 흐름도 예시들 및/또는 블록도들에서 흐름도 예시들 및/또는 블록도들 및 블록들의 결합들의 각각의 블록은 컴퓨터 프로그램 명령들에 의해 구현될 수 있다는 것이 이해될 것이다. 이러한 컴퓨터 프로그램 명령들은 범용 컴퓨터, 특수 목적 컴퓨터 또는 실행될 다른 프로그래밍 가능 데이터 프로세싱 장치의 프로세서에 제공될 수 있다.

[0084] 컴퓨터 프로그램 명령들은 블록도 블록 또는 블록들 및/또는 흐름도에서 특정된 기능/작동을 구현하는 명령들을 포함하는 제조 물품을 생성하기 위해, 컴퓨터, 다른 프로그래밍 가능 데이터 프로세싱 장치, 또는 다른 디바이스들이 특정한 방식으로 기능하게 지시하도록 실행될 수 있다.

[0085] 컴퓨터 프로그램 명령들은 또한 컴퓨터, 다른 프로그래밍 가능 데이터 프로세싱 장치, 또는 다른 디바이스들 상에 로딩될 수 있다. 컴퓨터 프로그램 명령들은 컴퓨터 구현 프로세스를 생성하기 위해 일련의 동작 단계들이 수행되게 하도록 실행될 수 있어서, 실행된 명령들은 블록도 블록 또는 블록들 및/또는 흐름도에서 특징된 기능들/작동들을 구현하기 위한 프로세스들을 제공할 수 있게 된다.

[0086] 도 6은 직교 클록 변조기(612)를 포함하는 전자 디바이스(600)의 예시적인 실시예의 블록도이다. 일부 구현들에서, 전자 디바이스(600)는, 랩톱 컴퓨터, 태블릿 컴퓨터, 모바일 전화, 파워라인 통신 디바이스, 스마트 기기(PDA), 액세스 포인트, 무선 스테이션 또는 다른 전자 시스템들 중 하나일 수 있다. 전자 디바이스(600)는 (가능하게는, 다수의 프로세서들, 다수의 코어들, 다수의 노드들을 포함하고 그리고/또는 멀티-스레딩을 구현하는 등의) 프로세서 유닛(602)을 포함할 수 있다. 전자 디바이스(600)는 또한 메모리 유닛(606)을 포함할 수 있다. 메모리 유닛(606)는, 시스템 메모리(예를 들어, 캐시, SRAM, DRAM, 제로 커패시터 RAM, 트윈 트랜지스터 RAM, eDRAM, EDO RAM, DDR RAM, EEPROM, NRAM, RRAM, SONOS, PRAM 등 중 하나 또는 그 초과), 또는 머신-판독 가능 매체의 앞서 이미 설명된 가능한 실현들 중 임의의 하나 또는 그초과일 수 있다. 전자 디바이스(600)는 버스(610)(예를 들어, PCI, ISA, PCI-Express, HyperTransport®, InfiniBand®, NuBus, AHB, AXI 등)을 포함할 수 있다. 전자 디바이스(600)는 무선 네트워크 인터페이스(예를 들어, WLAN 인터페이스, BLUETOOTH® 인터페이스, WiMAX 인터페이스, ZigBee® 인터페이스, 무선 USB 인터페이스 등) 및 유선 네트워크 인터페이스(예를 들어, 이더넷 인터페이스, 파워라인 통신 인터페이스 등) 중 적어도 하나를 포함하는 네트워크 인터페이스(604)를 포함할 수 있다. 일부 구현들에서, 전자 디바이스(600)는 다수의 네트워크 인터페이스들 ― 이들 각각은 전자 디바이스(600)를 상이한 통신 네트워크에 커플링하도록 구성됨 ― 을 지원할 수 있다.

[0087] 전자 디바이스(600)는 통신 유닛(620)을 포함할 수 있다. 통신 유닛(620)은 유선 및 무선 네트워킹을 위한 송신기들 및 수신기들을 갖는 라디오 또는 하이브리드 라디오들을 포함할 수 있다. 예를 들어, 통신 유닛(620)은 송신기(608)를 포함할 수 있다. 송신기(608)는 위에서 설명된 바와 같은 송신기(400)와 유사할 수 있다. 송신기(608)는 클록 변조기(612)를 포함할 수 있다. 송신기(608)는 변조된 클록 신호를 송신할 수 있다. 클록 변조기(612)는 위에서 설명된 직교 클록 변조기(200)와 유사할 수 있다. 송신기(608)는 또한 하나 또는 그 초과의 프리-프로세서들(614)을 포함할 수 있다. 프리-프로세서(614)는 위에서 설명된 제 1 및 제 2 프리-프로세서들(402 및 404)과 유사할 수 있다. 프리-프로세서들(614)은 클록 변조기(612)에 의해 유발되는 왜곡을 보상하기 위해 기저대역 신호와 같은 신호들을 사전-왜곡 또는 정정할 수 있다. 일부 실시예들에서, 송신기(608)의 다른 부분들은 프로세서 유닛(602), 메모리 유닛(606) 및 버스(610) 내에 분배될 수 있다.

[0088] 메모리 유닛(606)은 위의 도 1 내지 도 5에서 설명된 실시예들을 구현하기 위한 기능성을 실현할 수 있다. 일 실시예에서, 메모리 유닛(606)은 2개 또는 그 초과의 지연된 클록 신호들의 제공을 용이하게 하는 하나 또는 그 초과의 기능성들을 포함할 수 있으며, 여기서 지연된 클록 신호들의 지연량은 적어도 부분적으로 기저대역 신호에 기초한다. 다른 실시예에서, 메모리 유닛(606)은 프리-프로세서들(614)의 기능성의 적어도 일부를 제공할 수 있는 룩-업 테이블을 구현하는데 이용될 수 있다.

[0089] 이들 기능성들 중 임의의 하나는 프로세서 유닛(602) 상에 및/또는 하드웨어에서 부분적으로 (또는 전체적으로) 구현될 수 있다. 예를 들어, 기능성은 프로세서 유닛(602)에 구현되는 로직에서 또는 주변 디바이스 또는 카드 상의 코(co)-프로세서 등에서 주문형 집적회로를 구현될 수 있다. 추가로, 실현들은, 더 적은 컴포넌트들 또는 도 6에 예시되지 않은 추가적인 컴포넌트들(예를 들어, 비디오 카드들, 오디오 카드들, 추가적인 네트워크 인터페이스들, 주변 디바이스들 등)을 포함할 수 있다. 프로세서 유닛(602), 메모리 유닛(606) 및 네트워크 인터페이스(604)는 버스(610)에 커플링된다. 버스(610)에 커플링되는 것으로 예시되지만, 메모리 유닛(606)은 프로세서 유닛(602)에 커플링될 수 있다.

[0090] 실시예들이 다양한 구현들 및 개발들을 참조하여 설명되었지만, 이들 실시예들은 예시적이며, 본 발명의 청구 대상의 범위는 이것으로 제한하지 않는다는 것이 이해될 것이다. 일반적으로, 본원에서 설명된 바와 같이 지연된 클록 신호들을 제공하고 지연된 클록 신호들을 결합하기 위한 기술들은 임의의 하드웨어 시스템 또는 하드웨어 시스템들에 부합하는 설비들로 구현될 수 있다. 많은 변화들, 변형들, 추가들 및 개선들이 가능하다.

[0091] 복수의 인스턴스들이 단일 인스턴스로서 여기서 설명되는 컴포넌트들, 동작들 또는 구조들에 대해 제공될 수 있다. 마지막으로, 다양한 컴포넌트들, 동작들 및 데이터 저장소들 사이의 경계들은 다소 임의적이며, 특정한 동작들은 특정한 예시적인 구성들의 맥락에서 예시된다. 기능성의 다른 할당들이 구상되고 본 발명의 청구 대상의 범위 내에 있을 수 있다. 일반적으로, 예시적인 구성에서 별개의 컴포넌트들로서 제시되는 구조들 및 기능성은 결합된 구조 또는 컴포넌트로서 구현될 수 있다. 유사하게, 단일 컴포넌트로서 제시된 구조들 및 기능성은 별개의 컴포넌트들로서 구현될 수 있다. 이들 및 다른 변동들, 수정들, 추가들 및 개선들이 본 발명의 청구 대상의 범위 내에 있을 수 있다.

Claims

디바이스로서,
제 1 클록 신호 및 제 1 기저대역 신호를 수신하고 상기 제 1 기저대역 신호에 적어도 부분적으로 기초하여 제 1 지연된 클록 신호를 생성하도록 구성된 제 1 구성 가능 지연 유닛;
제 1 클록 신호 및 제 1 기저대역 신호를 수신하고 상기 제 1 기저대역 신호에 적어도 부분적으로 기초하여 제 2 지연된 클록 신호를 생성하도록 구성된 제 2 구성 가능 지연 유닛 ― 상기 제 2 지연된 클록 신호는 상기 제 1 지연된 클록 신호와 상이함 ― ; 및
변조된 클록 신호를 생성하기 위해 상기 제 1 지연된 클록 신호 및 상기 제 2 지연된 클록 신호를 결합하도록 구성된 결합기
를 포함하는, 디바이스.
제 1 항에 있어서,
상기 제 1 구성 가능 지연 유닛은 추가로, 상기 제 1 지연된 클록 신호를 생성하도록 제 1 지연량만큼 상기 제 1 클록 신호를 지연하도록 구성되고,
상기 제 1 지연량은 상기 제 1 기저대역 신호에 적어도 부분적으로 기초하는,
디바이스.
제 2 항에 있어서,
상기 제 2 구성 가능 지연 유닛은 추가로, 상기 제 2 지연된 클록 신호를 생성하도록 제 2 지연량만큼 상기 제 1 클록 신호를 지연하도록 구성되고,
상기 제 2 지연량은 상기 제 1 기저대역 신호에 적어도 부분적으로 기초하는,
디바이스.
제 1 항에 있어서,
상기 결합기는 추가로, 상기 제 1 기저대역 신호에 적어도 부분적으로 기초한 펄스폭을 갖는 펄스로 변조된 클록 신호를 생성하도록 구성되는,
디바이스.
제 4 항에 있어서,
상기 펄스폭은 제 1 지연량 및 제 2 지연량의 합에 적어도 부분적으로 기초하고, 상기 제 1 지연량 및 상기 제 2 지연량은 상기 제 1 기저대역 신호에 적어도 부분적으로 기초하는,
디바이스.
제 1 항에 있어서,
상기 제 1 지연된 클록 신호를 수신하고 제 1 증폭된 지연된 클록 신호를 생성하도록 구성된 제 1 구동기; 및
상기 제 2 지연된 클록 신호를 수신하고 제 2 증폭된 지연된 클록 신호를 생성하도록 구성된 제 2 구동기
를 더 포함하고,
상기 결합기는 추가로, 상기 변조된 클록 신호를 생성하기 위해 상기 제 1 증폭된 지연된 클록 신호 및 상기 제 2 증폭된 지연된 클록 신호를 결합하도록 구성되는,
디바이스.
제 6 항에 있어서,
상기 제 1 구동기 및 상기 제 2 구동기는 스위칭식 모드 구동기들인,
디바이스.
제 1 항에 있어서,
상기 제 1 구성 가능 지연 유닛에 커플링되는 디지털-투-아날로그 변환기
를 더 포함하고,
상기 디지털-투-아날로그 변환기는 상기 제 1 기저대역 신호를 수신하고 아날로그 신호를 상기 제 1 구성 가능 지연 유닛에 제공하도록 구성되고,
상기 제 1 구성 가능 지연 유닛은 추가로, 상기 아날로그 신호에 적어도 부분적으로 기초하여 상기 제 1 지연된 클록 신호를 생성하도록 구성되는,
디바이스.
제 1 항에 있어서,
상기 결합기는 추가로, 상기 변조된 클록 신호를 생성하기 위해 상기 제 2 지연된 클록 신호로부터 상기 제 1 지연된 클록 신호를 차감함으로써 상기 제 1 지연된 클록 신호 및 상기 제 2 지연된 클록 신호를 결합하도록 구성되는,
디바이스.
제 1 항에 있어서,
제 2 클록 신호 및 제 2 기저대역 신호를 수신하고 상기 제 2 기저대역 신호에 적어도 부분적으로 기초하여 제 3 지연된 클록 신호를 생성하도록 구성된 제 3 구성 가능 지연 유닛; 및
제 2 클록 신호 및 제 2 기저대역 신호를 수신하고 상기 제 2 기저대역 신호에 적어도 부분적으로 기초하여 제 4 지연된 클록 신호를 생성하도록 구성된 제 4 구성 가능 지연 유닛
을 더 포함하고,
상기 결합기는 추가로, 상기 변조된 클록 신호를 생성하기 위해 상기 제 1 지연된 클록 신호, 상기 제 2 지연된 클록 신호, 상기 제 3 지연된 클록 신호 및 상기 제 4 지연된 클록 신호를 결합하도록 구성되는,
디바이스.
제 10 항에 있어서,
상기 제 2 클록 신호는 위상 시프트에 의해 상기 제 1 클록 신호와 관련되는,
디바이스.
방법으로서,
제 1 클록 신호를 수신하는 단계;
제 1 기저대역 신호를 수신하는 단계;
상기 제 1 기저대역 신호 및 상기 제 1 클록 신호에 적어도 부분적으로 기초하여 제 1 지연된 클록 신호를 생성하는 단계;
상기 제 1 기저대역 신호 및 상기 제 1 클록 신호에 적어도 부분적으로 기초하여 제 2 지연된 클록 신호를 생성하는 단계 ― 상기 제 1 지연된 클록 신호는 상기 제 2 지연된 클록 신호와 상이함 ― ; 및
변조된 클록 신호를 생성하기 위해 상기 제 1 지연된 클록 신호 및 상기 제 2 지연된 클록 신호를 결합하는 단계
를 포함하는, 방법.
제 12 항에 있어서,
상기 제 1 지연된 클록 신호를 생성하는 단계는,
제 1 지연량만큼 상기 제 1 클록 신호를 지연하는 단계
를 더 포함하고,
상기 제 1 지연량은 상기 제 1 기저대역 신호에 적어도 부분적으로 기초하는,
방법.
제 13 항에 있어서,
상기 제 2 지연된 클록 신호를 생성하는 단계는,
제 2 지연량만큼 상기 제 1 클록 신호를 지연하는 단계
를 더 포함하고,
상기 제 2 지연량은 상기 제 1 기저대역 신호에 적어도 부분적으로 기초하는,
방법.
제 12 항에 있어서,
상기 변조된 클록 신호는 상기 제 1 기저대역 신호에 적어도 부분적으로 기초한 펄스 폭을 갖는 펄스를 포함하는,
방법.
제 15 항에 있어서,
상기 펄스폭은 제 1 지연량 및 제 2 지연량의 합에 적어도 부분적으로 기초하고, 상기 제 1 지연량 및 상기 제 2 지연량은 상기 제 1 기저대역 신호에 적어도 부분적으로 기초하는,
방법.
제 12 항에 있어서,
상기 제 1 지연된 클록 신호를 증폭하는 단계; 및
상기 제 2 지연된 클록 신호를 증폭하는 단계
를 더 포함하고,
상기 제 1 지연된 클록 신호 및 상기 제 2 지연된 클록 신호를 결합하는 단계는,
상기 변조된 클록 신호를 생성하기 위해 제 1 증폭된 지연된 클록 신호 및 제 2 증폭된 지연된 클록 신호를 결합하는 단계
를 더 포함하는,
방법.
제 17 항에 있어서,
상기 제 1 지연된 클록 신호를 증폭하는 단계는,
스위칭식 모드 구동기를 통해 증폭하는 단계
를 더 포함하는,
방법.
제 12 항에 있어서,
상기 결합하는 단계는,
상기 변조된 클록 신호를 생성하도록 상기 제 2 지연된 클록 신호로부터 상기 제 1 지연된 클록 신호를 차감하는 단계
를 더 포함하는,
방법.
제 12 항에 있어서,
제 2 클록 신호를 수신하는 단계;
제 2 기저대역 신호를 수신하는 단계;
상기 제 2 기저대역 신호 및 상기 제 2 클록 신호에 적어도 부분적으로 기초하여 제 3 지연된 클록 신호를 생성하는 단계; 및
상기 제 2 기저대역 신호 및 상기 제 2 클록 신호에 적어도 부분적으로 기초하여 제 4 지연된 클록 신호를 생성하는 단계
를 더 포함하고,
상기 결합하는 단계는,
상기 변조된 클록 신호를 생성하기 위해 상기 제 1 지연된 클록 신호, 상기 제 2 지연된 클록 신호, 상기 제 3 지연된 클록 신호 및 상기 제 4 지연된 클록 신호를 결합하는 단계
를 더 포함하는,
방법.
제 20 항에 있어서,
상기 제 2 클록 신호는 위상 시프트에 의해 상기 제 1 클록 신호와 관련되는,
방법.
시스템으로서,
변조된 클록 신호를 생성하기 위한 변조기
를 포함하고, 상기 변조기는,
제 1 클록 신호 및 제 1 기저대역 신호를 수신하고 상기 제 1 기저대역 신호에 적어도 부분적으로 기초하여 제 1 지연된 클록 신호를 생성하도록 구성된 제 1 구성 가능 지연 유닛;
제 1 클록 신호 및 제 1 기저대역 신호를 수신하고 상기 제 1 기저대역 신호에 적어도 부분적으로 기초하여 제 2 지연된 클록 신호를 생성하도록 구성된 제 2 구성 가능 지연 유닛 ― 상기 제 2 지연된 클록 신호는 상기 제 1 지연된 클록 신호와 상이함 ― ; 및
상기 제 1 지연된 클록 신호 및 상기 제 2 지연된 클록 신호에 적어도 부분적으로 기초하여 변조된 클록 신호를 생성하도록 구성된 결합기를 포함하는,
시스템.
제 22 항에 있어서,
상기 제 1 기저대역 신호를 수신하고 상기 제 1 구성 가능 지연 유닛에 변형된 제 1 기저대역 신호를 제공하도록 구성된 프리-프로세서
를 더 포함하는,
시스템.
제 23 항에 있어서,
상기 프리-프로세서는 상기 제 1 기저대역 신호를 사전-왜곡하도록 구성되는,
시스템.
제 22 항에 있어서,
상기 제 1 지연된 클록 신호를 수신하고 제 1 증폭된 지연된 클록 신호를 생성하도록 구성된 제 1 구동기; 및
상기 제 2 지연된 클록 신호를 수신하고 제 2 증폭된 지연된 클록 신호를 생성하도록 구성된 제 2 구동기
를 더 포함하고,
상기 결합기는 추가로, 상기 변조된 클록 신호를 생성하기 위해 상기 제 1 증폭된 지연된 클록 신호 및 상기 제 2 증폭된 지연된 클록 신호를 결합하도록 구성되는,
시스템.
제 22 항에 있어서,
상기 변조기는,
제 2 클록 신호 및 제 2 기저대역 신호를 수신하고 상기 제 2 기저대역 신호에 적어도 부분적으로 기초하여 제 3 지연된 클록 신호를 생성하도록 구성된 제 3 구성 가능 지연 유닛; 및
제 2 클록 신호 및 제 2 기저대역 신호를 수신하고 상기 제 2 기저대역 신호에 적어도 부분적으로 기초하여 제 4 지연된 클록 신호를 생성하도록 구성된 제 4 구성 가능 지연 유닛
을 더 포함하고,
상기 결합기는 추가로, 상기 변조된 클록 신호를 생성하기 위해 상기 제 1 지연된 클록 신호, 상기 제 2 지연된 클록 신호, 상기 제 3 지연된 클록 신호 및 상기 제 4 지연된 클록 신호를 결합하도록 구성되는,
시스템.
제 22 항에 있어서,
상기 변조된 클록 신호를 송신하도록 구성된 안테나; 및
상기 변조된 클록 신호를 상기 안테나에 선택적으로 커플링하도록 구성된 스위치
를 더 포함하는,
시스템.
제 27 항에 있어서,
상기 변조기로부터 변조된 클록 신호를 수신하고 필터링된 변조된 클록 신호를 상기 스위치에 제공하도록 구성된 필터
를 더 포함하는,
시스템.
제 28 항에 있어서,
상기 필터는 저역-통과, 대역-통과 및 고역-통과 필터 프로파일 중 적어도 하나를 갖는,
시스템.
머신 실행 가능 명령들이 저장되어 있는 비-일시적인 머신-판독 가능 저장 매체로서,
상기 머신 실행 가능 명령들은,
제 1 클록 신호를 수신하고;
제 1 기저대역 신호를 수신하고;
상기 제 1 기저대역 신호 및 상기 제 1 클록 신호에 적어도 부분적으로 기초하여 제 1 지연량을 갖는 제 1 지연된 클록 신호를 생성하고;
상기 제 1 기저대역 신호 및 상기 제 1 클록 신호에 적어도 부분적으로 기초하여 제 2 지연량을 갖는 제 2 지연된 클록 신호를 생성하고 ― 상기 제 1 지연량은 상기 제 2 지연량과 상이함 ― ; 및
변조된 클록 신호를 생성하기 위해 상기 제 1 지연된 클록 신호 및 상기 제 2 지연된 클록 신호를 결합하기 위한 명령들을 포함하는,
머신-판독 가능 저장 매체.