KR20160113983A - 전원 시스템, 플라즈마 처리 장치 및 전원 제어 방법 - Google Patents

전원 시스템, 플라즈마 처리 장치 및 전원 제어 방법 Download PDF

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Abstract

하부 전극에의 고주파 전력의 공급에 수반하여 피처리체 상에서 발생하는 플라즈마 시스에 대한 전자의 튕김에 기인하는, 상부 전극측에서의 방전을 억제하는 것이다. 전원 시스템은, 피처리체를 배치하기 위한 하부 전극에 플라즈마 생성용의 고주파 전력을 공급하는 고주파 전원과, 하부 전극에 대향하도록 배치된 상부 전극에 음의 제 1 직류 전압 또는 제 1 직류 전압보다 절대값이 큰 음의 제 2 직류 전압을 공급하는 직류 전원과, 고주파 전력의 공급과 이 공급의 정지를 교호로 반복하고, 고주파 전력이 공급되고 있는 기간 중, 고주파 전력의 공급의 개시 시부터의 제 1 기간에, 제 1 직류 전압 및 제 2 직류 전압의 공급을 정지하고, 당해 기간 중, 제 1 기간을 제외한 제 2 기간에, 제 1 직류 전압을 공급하고, 고주파 전력의 공급이 정지되어 있는 기간에, 제 2 직류 전압을 공급하는 전원 제어 처리를 실행하는 제어부를 구비한다.

Description

전원 시스템, 플라즈마 처리 장치 및 전원 제어 방법{POWER SUPPLY SYSTEM, PLASMA PROCESSING APPARATUS AND POWER SUPPLY CONTROL METHOD}
본 발명의 다양한 측면 및 실시 형태는, 전원 시스템, 플라즈마 처리 장치 및 전원 제어 방법에 관한 것이다.
반도체 디바이스의 제조 공정에 있어서, 반도체 웨이퍼 등의 피처리체를 가공하는 플라즈마 처리 장치로서, 플라즈마를 피처리체에 조사함으로써, 피처리체에 에칭을 행하는 플라즈마 에칭 장치가 있다. 플라즈마 에칭 장치로서는, 예를 들면 용량 결합형 평행 평판 플라즈마 에칭 장치가 널리 이용되고 있다.
용량 결합형 평행 평판 플라즈마 에칭 장치에서는, 예를 들면 처리 용기 내에 한 쌍의 평행 평판 전극, 즉 상부 전극 및 하부 전극이 마련되어 있다. 하부 전극 상에는 피처리체가 배치된다. 그리고, 처리 용기 내에 처리 가스가 공급되고, 상부 전극 또는 하부 전극에 고주파 전력이 공급됨으로써, 상부 전극과 하부 전극 사이의 공간에 플라즈마가 생성되고, 생성된 플라즈마에 의해 하부 전극 상의 피처리체에 대하여 에칭이 실시된다.
최근, 반도체 디바이스의 제조 공정에 있어서, 피처리체를 가공하여 보다 높은 애스펙트비의 홀을 실현하는 것이 요망되고 있다. 애스펙트비가 높아지면, 홀의 저부에 양이온이 모이고, 홀 내에서의 양이온의 직진성이 저하되는 것이 알려져 있다. 그 결과, 양호한 에칭 형상을 얻는 것이 곤란해진다.
이에 대하여, 홀의 저부에 모인 양이온을 전기적으로 중화하기 위하여, 상부 전극에 음의 직류 전압을 공급함으로써, 상부 전극으로부터 방출되는 전자를 피처리체의 방향으로 가속시키고, 가속된 전자를 홀의 저부에 공급하는 방법이 제안되고 있다.
그러나, 전자의 공급에 의한 양이온의 중화는, 피처리체 상에 발생하는 플라즈마 시스에 의해 저해되는 경우가 있다. 즉, 하부 전극에의 고주파 전력의 공급에 수반하여, 피처리체 상에 플라즈마 시스가 발생하므로, 전자가 플라즈마 시스에서 튕겨 홀의 저부에 도달하는 것이 곤란해진다. 그 결과, 전자의 공급에 의해 양이온이 충분히 중화되지 않을 우려가 있다.
따라서, 공급되는 전자를 더 증가시킨 플라즈마 에칭 장치가 제안되고 있다. 이 플라즈마 에칭 장치는, 고주파 전원을 소정의 주기로 온/오프시킴으로써, 하부 전극에 대한 플라즈마 생성용의 고주파 전력의 공급과 공급의 정지를 교호로 반복한다.
그리고 플라즈마 에칭 장치는, 고주파 전력이 공급되고 있는 기간에, 상대적으로 절대값이 작은 음의 직류 전압을 상부 전극에 공급하고, 고주파 전력의 공급이 정지되어 있는 기간에, 상대적으로 절대값이 큰 음의 직류 전압을 상부 전극에 공급한다. 여기서, 고주파 전력의 공급이 정지되어 있는 기간에서는, 플라즈마가 소실되어, 피처리체 상의 플라즈마 시스가 감축 또는 소멸된다. 이 기간에서는, 상부 전극에 상대적으로 절대값이 큰 음의 직류 전압이 공급되므로, 피처리체 상의 플라즈마 시스가 감축 또는 소멸된 상태에서, 보다 많은 전자가 홀의 저부에 공급되게 된다. 이에 의해, 홀 저부에 모인 양이온이 효율적으로 중화된다.
일본특허공개공보 2010-219491호
그러나 종래 기술에서는, 하부 전극에의 고주파 전력의 공급에 수반하여 피처리체 상에서 발생하는 플라즈마 시스에 대한 전자의 튕김에 기인하는, 상부 전극측에서의 방전을 억제하는 것까지는 고려되어 있지 않다.
즉, 종래 기술에서는, 고주파 전력의 공급이 정지되어 있는 기간에, 상대적으로 절대값이 큰 음의 직류 전압을 상부 전극에 공급하고, 고주파 전력의 공급이 다시 개시되면, 고주파 전력의 공급의 개시와 동시에 상대적으로 절대값이 작은 음의 직류 전압을 상부 전극에 공급한다. 이 때문에, 종래 기술에서는, 하부 전극에의 고주파 전력의 공급에 수반하여 피처리체 상에서 발생하는 플라즈마 시스가 아직 완전히 성장되어 있지 않은 상태에서, 상부 전극에 음의 직류 전압을 공급함으로써, 상부 전극으로부터 방출되는 전자를 피처리체의 방향으로 가속시키게 된다. 그러면, 가속된 전자가, 피처리체로부터 멀어지는 방향, 즉, 상부 전극에 가까워지는 방향으로 성장하는 플라즈마 시스에 의해, 상부 전극에 가까워지는 방향으로 튕긴다. 결과적으로, 종래 기술에서는, 튕긴 전자에 의해 상부 전극측에서 방전이 발생할 우려가 있다.
본 발명의 일측면에 따른 전원 시스템은, 피처리체를 배치하기 위한 하부 전극에 플라즈마 생성용의 고주파 전력을 공급하는 고주파 전원과, 상기 하부 전극에 대향하도록 배치된 상부 전극에 음의 제 1 직류 전압 또는 상기 제 1 직류 전압보다 절대값이 큰 음의 제 2 직류 전압을 공급하는 직류 전원과, 상기 고주파 전력의 공급과 상기 공급의 정지를 교호로 반복하고, 상기 고주파 전력이 공급되고 있는 기간 중, 상기 고주파 전력의 공급의 개시 시부터의 제 1 기간에, 상기 제 1 직류 전압 및 상기 제 2 직류 전압의 공급을 정지하고, 상기 기간 중, 상기 제 1 기간을 제외한 제 2 기간에, 상기 제 1 직류 전압을 공급하고, 상기 고주파 전력의 공급이 정지되어 있는 기간에, 상기 제 2 직류 전압을 공급하는 전원 제어 처리를 실행하는 제어부를 구비한다.
본 발명의 다양한 측면 및 실시 형태에 따르면, 하부 전극에의 고주파 전력의 공급에 수반하여 피처리체 상에서 발생하는 플라즈마 시스에 대한 전자의 튕김에 기인하는, 상부 전극측에서의 방전을 억제할 수 있는 전원 시스템, 플라즈마 처리 장치 및 전원 제어 방법이 실현된다.
도 1은 일실시 형태에 따른 전원 시스템을 구비한 플라즈마 에칭 장치를 개략적으로 나타내는 단면도이다.
도 2는 일실시 형태에 따른 전원 시스템의 구성을 나타내는 도이다.
도 3은 일실시 형태에 따른 직류 전원의 구성을 나타내는 회로도이다.
도 4는 일실시 형태에 따른 전원 제어 처리의 타임 차트의 일례를 나타내는 도이다.
도 5는 종래의 전원 제어 처리를 설명하기 위한 도이다.
도 6은 일실시 형태에 따른 전원 제어 처리에 의한 방전의 억제의 메커니즘을 설명하기 위한 도이다.
도 7은 전압 정지 기간(A1a)의 후보가 되는 복수의 후보 기간과, 각 후보 기간에 대응하는 Vpp 변동률과의 관계의 실험 결과의 일례를 나타내는 도이다.
도 8a는 전압 정지 기간(A1a)의 후보가 되는 복수의 후보 기간과, 각 후보 기간에 대응하는 에칭 레이트 저하율과의 관계의 실험 결과의 일례를 나타내는 도이다.
도 8b는 도 8a에 나타낸 전압 정지 점유율과 에칭 레이트와의 관계를 설명하기 위한 설명도이다.
도 8c는 도 8a에 나타낸 전압 정지 점유율과 에칭 레이트 저하율과의 관계를 설명하기 위한 설명도이다.
도 9는 일실시 형태에서의 전원 제어 처리에 있어서 제 2 고주파 전력을 변화시킨 경우에서의 방전의 유무의 일례를 나타내는 도이다.
도 10은 일실시 형태에 따른 전원 제어 처리의 흐름의 일례를 나타내는 순서도이다.
도 11은 일실시 형태에 따른 제 1 캘리브레이션 처리의 흐름의 일례를 나타내는 순서도이다.
도 12는 일실시 형태에 따른 제 2 캘리브레이션 처리의 흐름의 일례를 나타내는 순서도이다.
이하, 첨부 도면을 참조하여 본 발명의 다양한 실시 형태에 대하여 상세하게 설명한다. 또한, 각 도면에서 동일 또는 상당한 부분에 대해서는 동일한 부호를 부여하는 것으로 한다.
도 1은 일실시 형태에 따른 전원 시스템을 구비한 플라즈마 에칭 장치를 개략적으로 나타내는 단면도이다. 도 1에 나타내는 플라즈마 에칭 장치(1)는, 용량 결합형 평행 평판 플라즈마 에칭 장치이며, 대략 원통 형상의 처리 용기(10)를 구비하고 있다. 처리 용기(10)는, 예를 들면 그 표면은 양극 산화 처리된 알루미늄으로 구성되어 있다. 이 처리 용기(10)는 보안 접지되어 있다.
처리 용기(10)의 저부 상에는, 세라믹스 등에 의해 구성된 절연판(12)이 마련되어 있고, 당해 절연판(12) 상에는 원기둥 형상의 서셉터 지지대(14)가 배치되어 있다. 이 서셉터 지지대(14) 상에는, 예를 들면 알루미늄제의 서셉터인 하부 전극(16)이 마련되어 있다. 일실시 형태에 있어서는, 하부 전극(16)은, 그 위에 피처리체인 반도체 웨이퍼(W)가 배치되는 배치대를 구성하고 있다. 플라즈마 에칭 장치(1)에서는, 이들 서셉터 지지대(14)의 측면 및 하부 전극(16)의 측면을 따르도록, 통 형상의 내벽 부재(26)가 마련되어 있다. 내벽 부재(26)는 예를 들면 석영제이다.
하부 전극(16)의 상면에는, 정전력에 의해 반도체 웨이퍼(W)를 흡착 유지하는 정전 척(18)이 마련되어 있다. 이 정전 척(18)은, 도전막인 전극(20)을 한 쌍의 절연층 또는 절연 시트 간에 배치한 구조를 가지고 있다. 전극(20)에는 직류 전원(22)이 전기적으로 접속되어 있다. 이 정전 척(18)은, 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱력 등의 정전력에 의해 반도체 웨이퍼(W)를 흡착 유지할 수 있다.
하부 전극(16)의 상면으로서, 정전 척(18)의 주위에는, 포커스 링(보정 링)(24)이 배치되어 있다. 포커스 링(24)은 도전성을 가지는 것이며, 예를 들면 실리콘으로 구성될 수 있다. 이 포커스 링(24)은 에칭의 균일성을 향상시킬 수 있다.
서셉터 지지대(14)의 내부에는 냉매실(28)이 마련되어 있다. 냉매실(28)에는, 외부에 마련된 칠러 유닛으로부터 배관(30a, 30b)을 거쳐 정해진 온도의 냉매, 예를 들면 냉각수가 순환 공급된다. 이와 같이 순환되는 냉매의 온도를 제어함으로써, 하부 전극(16) 상에 배치된 반도체 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 에칭 장치(1)에는 가스 공급 라인(32)이 마련되어 있다. 가스 공급 라인(32)은 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를, 정전 척(18)의 상면과 반도체 웨이퍼(W)의 이면과의 사이로 공급한다.
하부 전극(16)의 상방에는, 하부 전극(16)과 대면하도록 상부 전극(34)이 마련되어 있다. 하부 전극(16)과 상부 전극(34)은 서로 대략 평행하게 배치되어 있다. 이들 상부 전극(34)과 하부 전극(16)의 사이에는, 피처리체인 반도체 웨이퍼(W)에 플라즈마 에칭을 행하기 위한 처리 공간(E)이 구획 형성되어 있다. 상부 전극(34)은 하부 전극(16) 상의 반도체 웨이퍼(W)와 대면하여 플라즈마 생성 공간인 처리 공간(E)과 접하는 면, 즉 대향면을 형성한다.
상부 전극(34)은, 절연성 차폐 부재(42)를 개재하여 처리 용기(10)의 상부에 지지되어 있다. 상부 전극(34)은 전극판(36) 및 전극 지지체(38)를 포함할 수 있다. 전극판(36)은 하부 전극(16)과의 대향면을 구성하고, 복수의 가스 토출홀(37)을 구획 형성하고 있다. 전극판(36)은, 줄열이 적은 저저항의 도전체 또는 반도체로 구성될 수 있다. 후술하는 바와 같이 레지스트를 강화하는 관점으로부터는, 전극판(36)은 실리콘 또는 SiC와 같은 실리콘 함유 물질로 구성되어 있어도 된다.
전극 지지체(38)는 전극판(36)을 착탈 가능하게 지지하는 것이며, 예를 들면 알루미늄과 같은 도전성 재료로 구성되어 있다. 이 전극 지지체(38)는 수냉 구조를 가질 수 있다. 전극 지지체(38)의 내부에는 가스 확산실(40)이 마련되어 있다. 이 가스 확산실(40)로부터는, 가스 토출홀(37)에 연통하는 복수의 가스 통류홀(41)이 하방으로 연장되어 있다. 또한, 전극 지지체(38)에는 가스 확산실(40)로 처리 가스를 유도하는 가스 도입구(62)가 형성되어 있고, 이 가스 도입구(62)에는 가스 공급관(64)이 접속되어 있다.
가스 공급관(64)에는 처리 가스 공급부(66)가 접속되어 있다. 가스 공급관(64)에는, 상류측으로부터 차례로 매스 플로우 컨트롤러(MFC)(68) 및 개폐 밸브(70)가 마련되어 있다. 또한, MFC 대신에 FCS가 마련되어 있어도 된다. 처리 가스 공급부(66)는 에칭을 위한 처리 가스로서, 예를 들면 C4F8 가스와 같은 플루오르 카본 가스(CxFy)를 포함하는 가스를 공급한다. 처리 가스 공급부(66)로부터의 처리 가스는, 가스 공급관(64)으로부터 가스 확산실(40)에 이르러, 가스 통류홀(41) 및 가스 토출홀(37)을 거쳐 처리 공간(E)에 토출된다. 즉, 상부 전극(34)은 처리 가스를 공급하기 위한 샤워 헤드로서 기능한다.
또한, 플라즈마 에칭 장치(1)는 접지 도체(10a)를 더 구비할 수 있다. 접지 도체(10a)는 대략 원통 형상의 접지 도체이며, 처리 용기(10)의 측벽으로부터 상부 전극(34)의 높이 위치보다 상방으로 연장되도록 마련되어 있다.
이 플라즈마 에칭 장치(1)는 일실시 형태에 따른 전원 시스템(90)을 구비하고 있다. 전원 시스템(90)은 하부 전극(16)에 고주파 전력을 인가하고, 상부 전극(34)에 직류 전압을 인가한다. 이 전원 시스템(90)의 상세에 대해서는 후술한다.
또한 플라즈마 에칭 장치(1)에서는, 처리 용기(10)의 내벽을 따라 퇴적물 실드(11)가 착탈 가능하게 마련되어 있다. 또한, 퇴적물 실드(11)는 내벽 부재(26)의 외주에도 마련되어 있다. 퇴적물 실드(11)는, 처리 용기(10)에 에칭 부산물(퇴적물)이 부착하는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다.
처리 용기(10)의 저부측에 있어서는, 내벽 부재(26)와 처리 용기(10)의 내벽과의 사이에 배기 플레이트(83)가 마련되어 있다. 배기 플레이트(83)는 예를 들면 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 이 배기 플레이트(83)의 하방에 있어서 처리 용기(10)에는, 배기구(80)가 마련되어 있다. 배기구(80)에는 배기관(82)을 개재하여 배기 장치(84)가 접속되어 있다. 배기 장치(84)는 터보 분자 펌프 등의 진공 펌프를 가지고 있어, 처리 용기(10) 내를 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(10)의 측벽에는 반도체 웨이퍼(W)의 반입반출구(85)가 마련되어 있고, 이 반입반출구(85)는 게이트 밸브(86)에 의해 개폐 가능하게 되어 있다.
또한, 처리 용기(10)의 내벽에는 도전성 부재(GND 블록)(88)가 마련되어 있다. 도전성 부재(88)는, 높이 방향에 있어서 반도체 웨이퍼(W)와 대략 동일한 높이에 위치하도록, 처리 용기(10)의 내벽에 장착되어 있다. 이 도전성 부재(88)는 그라운드에 직류적으로 접속되어 있고, 이상 방전 방지 효과를 발휘한다. 또한, 도전성 부재(88)는 플라즈마 생성 영역에 마련되어 있으면 되고, 그 설치 위치는 도 1에 나타내는 위치에 한정되지 않는다. 예를 들면, 도전성 부재(88)는 하부 전극(16)의 주위에 마련되는 등, 하부 전극(16)측에 마련되어도 되고, 또한 상부 전극(34)의 외측에 링 형상으로 마련되는 등, 상부 전극(34) 근방에 마련되어도 된다.
플라즈마 에칭 장치(1)의 각 구성부, 예를 들면 전원계 또는 가스 공급계, 구동계 및 전원 시스템(90) 등은, 마이크로 프로세서(컴퓨터)를 포함하는 주제어 장치(100)에 접속되어 제어되는 구성으로 되어 있다. 또한 주제어 장치(100)에는, 오퍼레이터가 플라즈마 에칭 장치(1)를 관리하기 위하여 커멘드의 입력 조작 등을 행하는 키보드, 및 플라즈마 에칭 장치(1)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(100a)가 접속되어 있다.
또한 주제어 장치(100)에는, 플라즈마 에칭 장치(1)에서 실행되는 각종 처리를 주제어 장치(100)의 제어로 실현하기 위한 제어 프로그램, 또는 처리 조건에 따라 플라즈마 에칭 장치(1)의 각 구성부에 처리를 실행시키기 위한 프로그램 즉 처리 레시피가 저장된 기억부(100b)가 접속되어 있다. 처리 레시피는 기억부(100b) 내의 기억 매체에 기억되어 있다. 기억 매체는 하드 디스크 또는 반도체 메모리여도 되고, CD ROM, DVD, 플래시 메모리 등의 가반성인 것이어도 된다. 또한, 다른 장치로부터, 예를 들면 전용 회선을 개재하여 레시피를 적절히 전송시키도록 해도 된다.
그리고 필요에 따라, 유저 인터페이스(100a)로부터의 지시 등으로 임의의 처리 레시피를 기억부(100b)로부터 호출하여 주제어 장치(100)에 실행시킴으로써, 주제어 장치(100)의 제어 하에서, 플라즈마 에칭 장치(1)에서의 원하는 처리가 행해진다.
이하, 도 2를 참조하여, 전원 시스템(90)에 대하여 상세하게 설명한다. 도 2는 일실시 형태에 따른 전원 시스템의 구성을 나타내는 도이다. 도 2에 나타내는 바와 같이, 전원 시스템(90)은 직류 전원(91), 제 1 고주파 전원(92), 제 2 고주파 전원(93), 및 제어부(94)를 구비하고 있다. 또한, 전원 시스템(90)은 로우 패스 필터(LPF)(96), 제 1 정합기(97) 및 제 2 정합기(98)를 구비하고 있다. 또한, 전원 시스템(90)은 Vpp 측정부(99) 및 에칭 레이트(E/R ; Etching Rate) 취득부(110)를 구비하고 있다.
제 1 고주파 전원(92)은, 플라즈마 생성용의 제 1 고주파 전력을 발생하고, 당해 제 1 고주파 전력을 배선(L1)을 개재하여 제 1 정합기(97)에 출력한다. 제 1 고주파 전원(92)은 27 ~ 100 MHz의 주파수, 일례에 있어서는 40 MHz의 제 1 고주파 전력을 출력한다. 제 1 고주파 전원(92)은 제 1 정합기(97)를 개재하여 하부 전극(16)에 접속되어 있다. 제 1 정합기(97)는 제 1 고주파 전원(92)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시키는 것이다. 제 1 정합기(97)는, 처리 용기(10) 내에 플라즈마가 생성되어 있을 때 제 1 고주파 전원(92)의 출력 임피던스와 부하 임피던스를 일치시키고, 제 1 고주파 전력을 배선(L2)을 개재하여 하부 전극(16)에 출력한다. 제 1 고주파 전원(92)은 하부 전극(16)에 플라즈마 생성용의 고주파 전력을 공급하는 고주파 전원의 일례이다.
제 2 고주파 전원(93)은, 반도체 웨이퍼(W)에 바이어스를 인가하여, 반도체 웨이퍼(W)에 이온을 인입하기 위한 제 2 고주파 전력을 발생하고, 당해 제 2 고주파 전력을 배선(L3)을 개재하여 제 2 정합기(98)에 출력한다. 제 2 고주파 전원(93)은 400 kHz ~ 13.56 MHz의 범위 내의 주파수, 일례에 있어서는 3 MHz의 제 2 고주파 전력을 출력한다. 제 2 고주파 전원(93)은 제 2 정합기(98)를 개재하여 하부 전극(16)에 접속되어 있다. 제 2 정합기(98)는 제 2 고주파 전원(93)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시키기 위한 것이다. 제 2 정합기(98)는, 처리 용기(10) 내에 플라즈마가 생성되어 있을 때 제 2 고주파 전원(93)의 출력 임피던스와 부하 임피던스를 일치시키고, 제 2 고주파 전력을 배선(L4)을 개재하여 하부 전극(16)에 출력한다. 제 2 고주파 전원(93)은, 하부 전극(16)에 이온 인입용의 고주파 전력을 공급하는 다른 고주파 전원의 일례이다.
직류 전원(91), 고주파 전원(92, 93) 및 정합기(97, 98)는 제어부(94)에 접속되어 있고, 당해 제어부(94)에 의해 제어된다. 제어부(94)는, 도시하지 않은 중앙 처리 장치(CPU) 및 메모리와 같은 기억 장치를 구비하고, 주제어 장치(100)로부터 입력된 제어 신호에 기초하여, 기억 장치에 기억된 프로그램을 독출하여 실행함으로써, 전원 시스템(90)에서 원하는 처리를 실행한다. 예를 들면, 제어부(94)는 하부 전극(16)에 고주파 전력을 인가하고, 상부 전극(34)에 직류 전압을 공급하기 위한 전원 제어 처리를 실행한다. 또한, 예를 들면 제어부(94)는, 상부 전극(34)에의 직류 전압의 공급을 정지하기 위한 기간을 수정하는 제 1 캘리브레이션 처리 및 제 2 캘리브레이션 처리를 실행한다. 또한, 제어부(94)에 의해 실행되는 전원 제어 처리, 제 1 캘리브레이션 처리 및 제 2 캘리브레이션 처리의 상세는 각각 후술한다.
제어부(94)는 시스템 제어부(94a)와 펄스 발생부(94b)를 구비하고 있다. 시스템 제어부(94a)는 펄스 발생부(94b)에 접속되어 있다. 시스템 제어부(94a)는 주제어 장치(100)로부터 입력된 제어 신호에 기초하여, 펄스 발생부(94b)에 대하여, 펄스 신호를 발생시키기 위한 신호를 출력한다.
펄스 발생부(94b)는 제 1 고주파 전원(92), 제 2 고주파 전원(93), 제 1 정합기(97) 및 제 2 정합기(98)에 접속되어 있다. 펄스 발생부(94b)는 시스템 제어부(94a)로부터 입력된 신호에 기초하여, 소정의 주파수와 듀티비를 가지는 몇 개의 펄스 신호를 출력한다. 여기서, 펄스 신호는, 그 진폭에 있어서 제 1 레벨과 제 2 레벨을 교호로 취하는 신호이다. 이하, 제 1 레벨이 제 2 레벨보다 높은 레벨인 것으로서 설명을 계속하지만, 제 2 레벨이 제 1 레벨보다 높은 레벨이어도 된다. 또한 이하에서는, 제 1 레벨을 'H 레벨', 제 2 레벨을 'L 레벨'이라고 표기하는 경우가 있는 것으로 한다.
제어부(94)는 제 1 고주파 전원(92)의 온/오프를 제어한다. 이 때문에, 제어부(94)는, 펄스 발생부(94b)로부터 출력되는 펄스 신호 중 하나를, 제어 신호(C1)로서, 배선(L5)을 개재하여 제 1 고주파 전원(92)에 공급한다. 이 제어 신호(C1)는 일실시 형태의 제 1 제어 신호일 수 있다. 제 1 고주파 전원(92)은 제어 신호(C1)의 레벨에 따라, 제 1 고주파 전력의 출력과 당해 출력의 정지를 행한다. 예를 들면, 제 1 고주파 전원(92)은, 제어 신호(C1)가 H 레벨에 있을 때 제 1 고주파 전력을 출력하고, 제어 신호(C1)가 L 레벨에 있을 때 제 1 고주파 전력의 출력을 정지한다. 이에 의해, 처리 용기(10) 내에서 플라즈마가 존재하고 있는 상태와 플라즈마가 소멸된 상태가 교호로 형성된다.
또한, 제어부(94)는 제 2 고주파 전원(93)의 온/오프를 제어한다. 구체적으로, 제어부(94)는 제 1 고주파 전원(92)이 제 1 고주파 전력을 출력하고 있는 기간에 있어서 제 2 고주파 전원(93)에 의해 제 2 고주파 전력이 출력되고, 제 1 고주파 전원(92)이 제 1 고주파 전력의 출력을 정지하고 있는 기간에 있어서, 제 2 고주파 전원(93)에 의한 제 2 고주파 전력의 출력이 정지되도록, 제 2 고주파 전원(93)의 온/오프를 제어한다. 이 때문에, 제어부(94)는, 펄스 발생부(94b)로부터 출력되는 펄스 신호 중 하나를, 제어 신호(C2)로서 배선(L6)을 개재하여 제 2 고주파 전원(93)에 공급한다. 제 2 고주파 전원(93)은, 제어 신호(C2)의 레벨에 따라, 제 2 고주파 전력의 출력과 당해 출력의 정지를 행한다. 예를 들면, 제 2 고주파 전원(93)은, 제어 신호(C2)가 H 레벨에 있을 때 제 2 고주파 전력을 출력하고, 제어 신호(C2)가 L 레벨에 있을 때 제 2 고주파 전력의 출력을 정지한다.
또한, 제 1 고주파 전원(92)에 공급되는 제어 신호(C1)와 제 2 고주파 전원(93)에 공급되는 제어 신호(C2)는 동기되어 있어도 된다. 즉, 제어 신호(C1)의 위상과 제어 신호(C2)의 위상이 일치되어 있어도 된다. 또한, 제어 신호(C1)와 제어 신호(C2)로서 동일한 펄스 신호가 이용되어도 된다. 이와는 달리, 제어 신호(C1)와 제어 신호(C2) 간에는 정해진 위상차가 설정되어 있어도 된다. 즉, 제 1 고주파 전원(92)이 제 1 고주파 전력을 출력하고 있는 기간 중의 일부 기간에 있어서 제 2 고주파 전원(93)에 의해 제 2 고주파 전력이 출력되고, 제 1 고주파 전원(92)이 제 1 고주파 전력의 출력을 정지하고 있는 기간 중의 일부 기간에 있어서, 제 2 고주파 전원(93)에 의한 제 2 고주파 전력의 출력이 정지되도록, 제어 신호(C1)와 제어 신호(C2) 간에는 정해진 위상차가 설정되어 있어도 된다.
또한 제어부(94)는, 제 1 고주파 전원(92)의 온/오프에, 제 1 정합기(97)의 정합 동작이 동기하도록 제 1 정합기(97)를 제어한다. 이 때문에, 제어부(94)는 펄스 발생부(94b)로부터 출력되는 펄스 신호 중 하나를, 제어 신호(C3)로서 배선(L7)을 개재하여 제 1 정합기(97)에 공급한다. 또한 제어부(94)는, 제 2 고주파 전원(93)의 온/오프에, 제 2 정합기(98)의 정합 동작이 동기하도록 제 2 정합기(98)를 제어한다. 이 때문에, 제어부(94)는, 펄스 발생부(94b)로부터 출력되는 펄스 신호 중 하나를, 제어 신호(C4)로서 배선(L8)을 개재하여 제 2 정합기(98)에 공급한다.
제 1 정합기(97)가 제 1 고주파 전원(92)의 온/오프에 추종할 수 없는 경우에는, 제어부(94)는, 제 1 정합기(97)가 동작하지 않도록 제어할 수 있다. 즉, 제어부(94)는, 제 1 고주파 전원(92)이 온일 때의 정합 상태를, 제 1 고주파 전원(92)이 오프일 때도 유지하도록 제 1 정합기(97)를 제어해도 된다. 또한, 제 2 정합기(98)가 제 2 고주파 전원(93)의 온/오프에 추종할 수 없는 경우에는, 제어부(94)는, 제 2 정합기(98)가 동작하지 않도록 제어할 수 있다. 즉, 제어부(94)는, 제 2 고주파 전원(93)이 온일 때의 정합 상태를, 제 2 고주파 전원(93)이 오프일 때도 유지하도록 제 2 정합기(98)를 제어해도 된다. 단, 제 1 정합기(97) 및 제 2 정합기(98)의 동작이 충분히 빠른 경우에는, 제 1 고주파 전원(92)의 내부 임피던스와 처리 용기(10) 내의 플라즈마를 포함하는 부하 임피던스가 일치하도록, 제 1 정합기(97)가 제어되어도 된다. 마찬가지로, 제 2 고주파 전원(93)의 내부 임피던스와 처리 용기(10) 내의 플라즈마를 포함한 부하 임피던스가 일치하도록, 제 2 정합기(98)가 제어되어도 된다.
도 2에 나타내는 바와 같이, 직류 전원(91)은, 상부 전극(34)에 음의 직류 전압인 출력 전압을 부여한다. 직류 전원(91)은 배선(L9a, L9b)을 개재하여 제어부(94)에 접속되어 있고, 또한 배선(L10)을 개재하여 LPF(96)에 접속되어 있다. 그리고, LPF(96)는 배선(L11)을 개재하여 상부 전극(34)에 접속되어 있다. 이하, 도 2와 함께 도 3을 참조하여, 직류 전원(91)에 대하여 더 설명한다. 도 3은 일실시 형태에 따른 직류 전원의 구성을 나타내는 회로도이다. 도 3에 나타내는 직류 전원(91)은, 제 1 직류 전원부(101), 제 2 직류 전원부(102), 선택 회로(103) 및 방전 회로(104)를 구비하고 있다.
제 1 직류 전원부(101)는 선택 회로(103)에 전기적으로 접속되어 있고, 음의 직류 전압인 제 1 직류 전압을 발생한다. 제 1 직류 전압은 예를 들면 0 ~ -800 V의 사이로 설정된다. 일실시 형태에 있어서는, 제 1 직류 전원부(101)와 선택 회로(103)의 사이에는, 제 1 직류 전압의 값을 안정시키기 위한 회로부(106)가 마련되어 있다. 이 회로부(106)는 콘덴서(106a) 및 저항 소자(106b)를 가지고 있다. 저항 소자(106b)의 일단은 제 1 직류 전원부(101)에 접속되어 있고, 당해 저항 소자(106b)의 타단은 선택 회로(103)에 접속되어 있다. 또한, 콘덴서(106a)의 일단은 접지 전위에 접속되어 있고, 콘덴서(106a)의 타단은, 제 1 직류 전원부(101)와 저항 소자(106b) 사이의 접속점에 접속하고 있다. 콘덴서(106a)는 예를 들면 1 μF의 용량을 가지고, 저항 소자(106b)는 예를 들면 50 Ω의 저항값을 가진다.
제 2 직류 전원부(102)는 선택 회로(103)에 전기적으로 접속되어 있고, 제 2 직류 전압을 발생한다. 제 2 직류 전압은 음의 직류 전압이며, 그 절대값은 제 1 직류 전압의 절대값보다 크다. 제 2 직류 전압은 절대값이 클수록 좋고, 상한은 존재하지 않는다. 단, 플라즈마 에칭 장치(1)의 내성을 고려하면, 제 2 직류 전압은, 절대값이 2000 V보다 작은 전압으로서 설정될 수 있다. 제 2 직류 전원부(102)와 선택 회로(103)의 사이에는, 제 2 직류 전압의 값을 안정시키기 위한 회로부(107)가 마련되어 있다. 이 회로부(107)는 콘덴서(107a) 및 저항 소자(107b)를 가지고 있다. 저항 소자(107b)의 일단은 제 2 직류 전원부(102)에 접속되어 있고, 당해 저항 소자(107b)의 타단은 선택 회로(103)에 접속되어 있다. 또한, 콘덴서(107a)의 일단은 접지 전위에 접속되어 있고, 콘덴서(107a)의 타단은, 제 2 직류 전원부(102)와 저항 소자(107b) 사이의 접속점에 접속하고 있다. 콘덴서(107a)는 예를 들면 1 μF의 용량을 가지고, 저항 소자(107b)는 예를 들면 50 Ω의 저항값을 가진다.
선택 회로(103)는 제 1 직류 전원부(101)와 제 2 직류 전원부(102)를 선택적으로 상부 전극(34)에 접속한다. 일실시 형태에 있어서는, 선택 회로(103)는 스위치 소자(103a), 스위치 소자(103b) 및 스위치 소자(103c)를 가지고 있다. 스위치 소자(103a), 스위치 소자(103b) 및 스위치 소자(103c)는 각각, 제 1 단자, 제 2 단자 및 제어 단자를 가지고 있다. 스위치 소자(103c)의 제 1 단자는, 제 1 직류 전원부(101)에 전기적으로 접속되어 있다. 스위치 소자(103b)의 제 1 단자는 스위치 소자(103c)의 제 2 단자에 전기적으로 접속되어 있다. 스위치 소자(103a)의 제 1 단자는 제 2 직류 전원부(102)에 전기적으로 접속되어 있다. 스위치 소자(103a)의 제 2 단자 및 스위치 소자(103b)의 제 2 단자는 서로 전기적으로 접속되어 있고, 이들 출력 단자 사이의 접속점은, LPF(96)를 개재하여 상부 전극(34)에 접속하고 있다. 또한 LPF(96)는, 후술하는 제 1 고주파 전원(92) 및 제 2 고주파 전원(93)으로부터의 고주파를 트랩하는 것이며, 예를 들면 LR 필터 또는 LC 필터로 구성될 수 있다. 또한, 스위치 소자(103a), 스위치 소자(103b) 및 스위치 소자(103c)에는 각각, 정류 소자(103d), 정류 소자(103e) 및 정류 소자(103f)가 병렬로 접속되어 있다.
스위치 소자(103a)의 제어 단자, 스위치 소자(103b)의 제어 단자 및 스위치 소자(103c)의 제어 단자는, 회로부(108)를 개재하여 제어부(94)의 펄스 발생부(94b)에 접속되어 있다. 회로부(108)는 반전 회로(108a), 비반전 회로(108b), 반전 회로(108c) 및 AND 게이트(108d)를 가진다. 반전 회로(108a)는 스위치 소자(103a)에 접속되어 있다. 비반전 회로(108b)는 AND 게이트(108d)의 2 개의 입력 단자 중, 일방의 입력 단자에 접속되어 있다. 반전 회로(108c)는 AND 게이트(108d)의 2 개의 입력 단자 중 타방의 입력 단자에 접속되어 있다. AND 게이트(108d)는 비반전 회로(108b)로부터 입력되는 제어 신호의 레벨이 H 레벨이며, 또한 반전 회로(108c)로부터 입력되는 제어 신호의 레벨이 H 레벨인 경우에만, 진폭의 레벨이 H 레벨인 제어 신호를 스위치 소자(103b, 103c)에 출력한다. 제어부(94)의 펄스 발생부(94b)로부터 출력되는 펄스 신호 중 하나는, 제어 신호(C5)로서 직류 전원(91)에 공급되고, 제어부(94)의 펄스 발생부(94b)로부터 출력되는 펄스 신호 중 다른 하나는, 제어 신호(C6)로서 직류 전원(91)에 공급된다. 제어 신호(C6)의 주파수는 제어 신호(C5)의 주파수와 동일하며, 또한 제어 신호(C6)의 듀티비는 제어 신호(C5)의 듀티비보다 작다. 또한, 제어 신호(C5)의 주파수 및 제어 신호(C6)의 주파수는, 제 1 고주파 전원(92)에 공급되는 제어 신호(C1)의 주파수 및 제 2 고주파 전원(93)에 공급되는 제어 신호(C2)의 주파수와 동일하다.
2 개의 제어 신호 중, 제어 신호(C6)는, 제 1 고주파 전원(92)으로부터 제 1 고주파 전력이 공급되고 있는 기간 중, 제 1 고주파 전력의 공급의 개시 시부터의 정해진 기간에, 제 1 직류 전원부(101) 및 제 2 직류 전원부(102)와의 접속을 차단하고, 또한, 방전 회로(104)를 선택 회로(103)와 상부 전극(34)과의 접속점(109)에 접속시키도록, 스위치 소자(103b, 103c) 및 후술하는 스위치 회로(105)를 제어한다. 이하에서는, 제 1 고주파 전력의 공급의 개시 시부터의 정해진 기간을 '전압 정지 기간'이라 부른다. 전압 정지 기간은 제 1 기간의 일례이다. 전압 정지 기간은 제어 신호(C6)의 듀티비에 따라 증감한다. 환언하면, 전압 정지 기간은, 제어 신호(C6)의 펄스 폭의 증감에 따라 증감한다. 제어 신호(C5)는, 제 1 고주파 전원(92)으로부터 제 1 고주파 전력이 공급되고 있는 기간 중, 전압 정지 기간을 제외한 기간에, 제 1 직류 전원부(101)를 상부 전극(34)에 접속시키고, 제 1 고주파 전원(92)으로부터의 제 1 고주파 전력의 공급이 정지되어 있는 기간에, 제 2 직류 전원부(102)를 상부 전극(34)에 접속시키도록, 제어 신호(C6)와 협동하여 스위치 소자(103a, 103b, 103c)를 제어한다. 전압 정지 기간을 제외한 기간은 제 2 기간의 일례이다. 예를 들면, 제어 신호(C6)가 H 레벨을 취할 때, 스위치 회로(105)가 닫혀 방전 회로(104)가 접속점(109)에 접속되고, 제어 신호(C5)가 H 레벨 또는 L 레벨 중 어느 것을 취할지 여부에 관계없이, 스위치 소자(103a, 103b, 103c)가 열린다. 또한 예를 들면, 제어 신호(C6)가 L 레벨을 취하고, 또한 제어 신호(C5)가 H 레벨을 취할 때, 스위치 소자(103b, 103c)가 닫혀 제 1 직류 전원부(101)가 상부 전극(34)에 접속된다. 또한 예를 들면, 제어 신호(C6)가 L 레벨을 취하고, 또한 제어 신호(C5)가 L 레벨을 취할 때, 스위치 소자(103a)가 닫혀 제 2 직류 전원부(102)가 상부 전극(34)에 접속된다. 이러한 제어 신호(C5, C6)가 직류 전원(91)에 공급되면, 반전 회로(108a)로부터 제어 신호(C5)의 반전 펄스 신호가 스위치 소자(103a)의 제어 단자에 공급된다. 또한, 비반전 회로(108b)로부터 제어 신호(C5)의 비반전 펄스 신호가, AND 게이트(108d)를 개재하여, 스위치 소자(103b, 103c)의 제어 단자에 공급된다. 또한, 반전 회로(108c)로부터 제어 신호(C6)의 반전 펄스 신호가, AND 게이트(108d)를 개재하여, 스위치 소자(103b, 103c)의 제어 단자에 공급된다. 또한, 제어 신호(C6) 자체가 스위치 회로(105)에 공급된다.
방전 회로(104)는, 선택 회로(103)와 상부 전극(34)의 접속점(109)에 스위치 회로(105)를 개재하여 접속되어 있다. 방전 회로(104)는, 제 1 직류 전원부(101) 및 제 2 직류 전원부(102)와 상부 전극(34)과의 접속이 차단될 시, 상부 전극(34)의 전계를 접지 전위에 대하여 방전함으로써, 상부 전극(34)의 전압을 0으로 설정한다. 일실시 형태에 있어서는, 방전 회로(104)는 저항 소자(104a)를 포함하고 있다. 이 저항 소자(104a)의 일단은 접지 전위에 접속되어 있고, 그 타단은 접속점(109)에 접속된다. 저항 소자(104a)는 50 Ω의 저항값을 가질 수 있다. 스위치 회로(105)는 방전 회로(104)와 접속점(109)의 사이에 마련되어 있다. 스위치 회로(105)에는 정류 소자(105a)가 병렬로 접속되어 있다. 스위치 회로(105)는 방전 회로(104)를 접속점(109)을 개재하여 상부 전극(34)에 선택적으로 접속할 수 있다. 구체적으로, 제 1 직류 전원부(101) 또는 제 2 직류 전원부(102)와 상부 전극(34)이 접속되는 경우에는, 스위치 회로(105)는 방전 회로(104)와 접속점(109)의 접속을 차단한다. 한편, 제 1 직류 전원부(101) 및 제 2 직류 전원부(102)와 상부 전극(34)과의 접속이 차단되는 경우에는, 스위치 회로(105)는 방전 회로(104)와 접속점(109)을 접속한다. 이러한 스위치 회로(105)의 제어는 제어부(94)로부터의 제어 신호(C6)에 의해 실시될 수 있다.
도 2의 설명으로 돌아온다. Vpp 측정부(99)는 제 2 정합기(98)에 접속되어 있고, 이온 인입용의 제 2 고주파 전력에 대응하는 전압의 진폭값인 Vpp(Volt peak to peak)값을 측정한다. Vpp 측정부(99)는 측정한 Vpp값을 제어부(94)에 출력한다.
E/R 취득부(110)는 피처리체인 반도체 웨이퍼(W)의 에칭 레이트를 취득한다. 예를 들면 E/R 취득부(110)는, 플라즈마 에칭 장치(1)의 사용자에 의해 유저 인터페이스(100a)에 입력되는 반도체 웨이퍼(W)의 에칭 레이트를 취득한다. E/R 취득부(110)는 취득한 에칭 레이트를 제어부(94)에 출력한다.
이어서, 도 2에 나타낸 제어부(94)에 의해 실행되는 전원 제어 처리에 대하여 설명한다. 도 4는 일실시 형태에 따른 전원 제어 처리의 타임 차트의 일례를 나타내는 도이다.
도 4에 있어서, 'HF'는 제 1 고주파 전원(92)에 공급되는 제어 신호(C1)의 파형을 나타내는 타임 차트이다. 'LF'는 제 2 고주파 전원(93)에 공급되는 제어 신호(C2)의 파형을 나타내는 타임 차트이다. 'Top DC(-)'는 직류 전원(91)으로부터 상부 전극(34)에 공급되는 직류 전압의 파형을 나타내는 타임 차트이다. 'SW1, 4'는 스위치 소자(103b) 및 스위치 소자(103c)의 개폐를 제어하는 제어 신호의 파형을 나타내는 타임 차트이다. 'SW2'는 스위치 소자(103a)의 개폐를 제어하는 제어 신호의 파형을 나타내는 타임 차트이다. 'SW3'는, 스위치 회로(105)의 개폐를 제어하는 제어 신호의 파형을 나타내는 타임 차트이다. 'C5'는 직류 전원(91)에 공급되는 제어 신호(C5)의 파형을 나타내는 타임 차트이다. 'C6'는 직류 전원(91)에 공급되는 제어 신호(C6)의 파형을 나타내는 타임 차트이다.
도 4에 나타내는 바와 같이, 제어부(94)는 하부 전극(16)에의 고주파 전력의 공급과 공급의 정지를 교호로 반복한다.
구체적으로, 제어부(94)는, 기간(A1)에, H 레벨을 취하는 제어 신호(C1)를 이용하여, 제 1 고주파 전원(92)으로부터 하부 전극(16)에 플라즈마 생성용의 제 1 고주파 전력을 공급하고, H 레벨을 취하는 제어 신호(C2)를 이용하여, 제 2 고주파 전원(93)으로부터 하부 전극(16)에 이온 인입용의 제 2 고주파 전력을 공급한다. 이에 의해, 상부 전극(34)과 하부 전극(16) 사이의 처리 공간(E)에 공급된 처리 가스의 플라즈마가 생성되고, 반도체 웨이퍼(W) 상에서 플라즈마 시스의 성장이 개시된다. 한편, 제어부(94)는, 기간(A2)에, L 레벨을 취하는 제어 신호(C1)를 이용하여, 제 1 고주파 전원(92)으로부터의 플라즈마 생성용의 제 1 고주파 전력의 공급을 정지하고, L 레벨을 취하는 제어 신호(C2)를 이용하여, 제 2 고주파 전원(93)으로부터의 이온 인입용의 제 2 고주파 전력의 공급을 정지한다. 이에 의해, 플라즈마가 소실되어, 반도체 웨이퍼(W) 상의 플라즈마 시스가 감축 또는 소멸된다.
그리고 제어부(94)는, 고주파 전력이 공급되고 있는 기간(A1) 중, 고주파 전력의 공급의 개시 시부터의 정해진 기간인 전압 정지 기간(A1a)에, 상부 전극(34)에의 제 1 직류 전압(V1) 및 제 2 직류 전압(V2)의 공급을 정지한다. 여기서, 전압 정지 기간(A1a)은, 반도체 웨이퍼(W) 상에서 플라즈마 시스의 성장이 개시되고 나서 완료되기까지 요하는 정해진 기간이다.
구체적으로, 제어부(94)는, H 레벨을 취하는 제어 신호(C6)를 이용하여, 전압 정지 기간(A1a)에, 제 1 직류 전원부(101) 및 제 2 직류 전원부(102)와, 상부 전극(34)과의 접속을 차단하도록 선택 회로(103)(스위치 소자(103a, 103b, 103c))를 제어하고, 또한, 방전 회로(104)를 접속점(109)에 접속시키도록 스위치 회로(105)를 제어한다. 이에 의해, 반도체 웨이퍼(W) 상에서 발생하는 플라즈마 시스가 아직 완전하게 성장되어 있지 않은 상태에서, 상부 전극(34)의 전압이 0으로 설정된다.
또한 제어부(94)는, 고주파 전력이 공급되고 있는 기간(A1) 중, 전압 정지 기간(A1a)을 제외한 기간(A1b)에, 상부 전극(34)에 제 1 직류 전압(V1)을 공급한다.
구체적으로, 제어부(94)는, L 레벨을 취하는 제어 신호(C6)와 H 레벨을 취하는 제어 신호(C5)를 이용하여, 전압 정지 기간(A1a)을 제외한 기간(A1b)에, 제 1 직류 전원부(101)를 상부 전극(34)에 접속시키도록 선택 회로(103)(스위치 소자(103a, 103b, 103c))를 제어한다. 이에 의해, 반도체 웨이퍼(W) 상에서 발생하는 플라즈마 시스의 성장이 완료된 상태에서, 상부 전극(34)에 제 1 직류 전압(V1)이 공급되고, 상부 전극(34)에 대하여 양이온이 충돌함으로써 방출되는 전자가, 반도체 웨이퍼(W)의 방향으로 가속된다.
또한 제어부(94)는, 고주파 전력의 공급이 정지되어 있는 기간(A2)에, 상부 전극(34)에 제 2 직류 전압(V2)을 공급한다.
구체적으로, 제어부(94)는, L 레벨을 취하는 제어 신호(C6)와 L 레벨을 취하는 제어 신호(C5)를 이용하여, 기간(A2)에, 제 2 직류 전원부(102)를 상부 전극(34)에 접속시키도록 선택 회로(103)(스위치 소자(103a, 103b, 103c))를 제어한다. 이에 의해, 반도체 웨이퍼(W) 상의 플라즈마 시스가 감축 또는 소멸된 상태에서, 상부 전극(34)에 대하여 양이온이 충돌함으로써 방출된 전자가, 하부 전극(16) 상의 반도체 웨이퍼(W)의 방향으로 가속된다.
이와 같이, 일실시 형태의 플라즈마 에칭 장치(1)에서는, 고주파 전력의 공급과 이 공급의 정지를 교호로 반복하고, 고주파 전력이 공급되고 있는 기간(A1) 중, 고주파 전력의 공급의 개시 시부터의 정해진 기간인 전압 정지 기간(A1a)에, 제 1 직류 전압(V1) 및 제 2 직류 전압(V2)의 공급을 정지하고, 당해 기간(A1) 중, 전압 정지 기간(A1a)을 제외한 기간(A1b)에 제 1 직류 전압(V1)을 공급하고, 고주파 전력의 공급이 정지되어 있는 기간(A2)에 제 2 직류 전압(V2)을 공급하는 전원 제어 처리를 실행한다. 이에 의해, 하부 전극(16)에의 고주파 전력의 공급에 수반하여 반도체 웨이퍼(W) 상에서 발생하는 플라즈마 시스에 대한 전자의 튕김을 억제할 수 있다. 그 결과, 일실시 형태의 플라즈마 에칭 장치(1)에 의하면, 상부 전극(34)측에서의 방전을 억제할 수 있다.
또한, 도 4에 나타낸 각 타임 차트의 관계로부터, 제어 신호(C5)의 듀티비는, (전압 정지 기간(A1a) ＋ 기간(A1b)) / (고주파 전력이 공급되고 있는 기간(A1) ＋ 고주파 전력의 공급이 정지되어 있는 기간(A2))에 의해 정의된다. 또한, 제어 신호(C6)의 듀티비는, (전압 정지 기간(A1a)) / (고주파 전력이 공급되고 있는 기간(A1) ＋ 고주파 전력의 공급이 정지되어 있는 기간(A2))에 의해 정의된다. 즉, 제어 신호(C6)의 듀티비는 제어 신호(C5)의 듀티비보다 작다.
여기서, 일실시 형태에 따른 전원 제어 처리에 의한 방전의 억제의 메커니즘에 대하여 상세하게 설명한다. 일실시 형태에 따른 전원 제어 처리에 의한 방전의 억제의 메커니즘을 설명하기 전에, 그 전제로서 종래의 전원 제어 처리를 설명한다. 도 5는 종래의 전원 제어 처리를 설명하기 위한 도이다. 도 5에서는, 전자는 'e'로 나타내고, 양이온은 '＋'으로 나타내는 것으로 한다.
제어부(94)는, 하부 전극(16)에의 고주파 전력의 공급이 정지되어 있는 기간(A2)에, 상부 전극(34)에 제 2 직류 전압(V2)을 공급한다. 그러면, 도 5의 (1)에 나타내는 바와 같이, 반도체 웨이퍼(W) 상의 플라즈마 시스가 감축 또는 소멸된 상태에서, 상부 전극(34)에 대하여 양이온이 충돌함으로써 방출된 전자가, 하부 전극(16) 상의 반도체 웨이퍼(W)의 방향으로 가속된다. 여기서 기간(A2)에서는, 제 1 직류 전압(V1)과 비교하여 절대값이 큰 음의 제 2 직류 전압(V2)이 상부 전극(34)에 공급되므로, 기간(A1)과 비교하여 다량의 전자가 반도체 웨이퍼(W)에 공급된다. 그 결과, 반도체 웨이퍼(W)의 홀의 저부에 모인 양이온이 효율적으로 중화된다. 또한, 도 5의 (1)에 있어서, 양이온의 화살표의 크기는, 양이온이 상부 전극(34)에 도달하고 있는 것을 나타내고, 전자의 화살표의 크기는, 전자가 하부 전극(16) 상의 반도체 웨이퍼(W)에 도달하고 있는 것을 나타낸다.
제어부(94)는, 하부 전극(16)에의 고주파 전력의 공급이 다시 개시되면, 고주파 전력의 공급과 동시에 제 1 직류 전압(V1)을 상부 전극(34)에 공급한다. 그러면, 도 5의 (2)에 나타내는 바와 같이, 하부 전극(16)에 고주파 전력이 공급되고 있는 기간(A1)에, 하부 전극(16)에의 고주파 전력의 공급에 수반하여 반도체 웨이퍼(W) 상에서 발생하는 플라즈마 시스(S)가 아직 완전히 성장되어 있지 않은 상태에서, 상부 전극(34)에 대한 양이온의 충돌이 가속된다. 이 때, 상부 전극(34)에 대하여 양이온이 충돌함으로써 방출된 전자가 반도체 웨이퍼(W)의 방향으로 가속된다. 그러면, 가속된 전자가, 반도체 웨이퍼(W)로부터 멀어지는 방향, 즉, 상부 전극(34)에 가까워지는 방향(S1)으로 성장하는 플라즈마 시스(S)에 의해, 상부 전극(34)에 가까워지는 방향(S1)으로 튕긴다. 상부 전극(34)에 가까워지는 방향(S1)으로 성장하는 플라즈마 시스(S)에 의해, 상부 전극(34)에 가까워지는 방향(S1)으로 튕긴 전자는, 비교적 큰 운동 에너지를 받아 가속된다. 그 결과, 종래의 전원 제어 처리에서는, 튕긴 고에너지 전자에 의해 상부 전극(34)측에서 방전이 발생할 우려가 있다. 또한 도 5의 (2)에 있어서, 양이온의 화살표의 크기는, 양이온이 상부 전극(34)에 도달하고 있는 것을 나타내고, 전자의 화살표의 크기는, 전자가 플라즈마 시스(S) 표면에서 튕겨 있는 것을 나타낸다.
이에 대하여, 일실시 형태에 따른 전원 제어 처리에 의한 방전의 억제의 메커니즘을 설명한다. 도 6은 일실시 형태에 따른 전원 제어 처리에 의한 방전의 억제의 메커니즘을 설명하기 위한 도이다. 도 6에서는 전자는 'e'로 나타내고, 양이온은 '＋'로 나타내는 것으로 한다. 또한 도 6의 (1) ~ (3)에 있어서, 전자의 화살표의 크기와 양이온의 화살표의 크기는, 모두, 가속 시에 전자 또는 양이온에 부여되는 운동 에너지의 양을 나타낸다.
제어부(94)는, 하부 전극(16)에의 고주파 전력의 공급이 정지되어 있는 기간(A2)에, 상부 전극(34)에 제 2 직류 전압(V2)을 공급한다. 이에 의해, 도 6의 (1)에 나타내는 바와 같이, 반도체 웨이퍼(W) 상의 플라즈마 시스가 감축 또는 소멸된 상태에서, 상부 전극(34)에 대하여 양이온이 충돌함으로써 방출된 전자가, 하부 전극(16) 상의 반도체 웨이퍼(W)의 방향으로 가속된다. 여기서 기간(A2)에서는, 제 1 직류 전압(V1)과 비교하여 절대값이 큰 음의 제 2 직류 전압(V2)이 상부 전극(34)에 공급되므로, 기간(A1)과 비교하여 다량의 전자가 반도체 웨이퍼(W)에 공급된다. 그 결과, 반도체 웨이퍼(W)의 홀의 저부에 모인 양이온이 효율적으로 중화된다.
제어부(94)는, 하부 전극(16)에의 고주파 전력의 공급이 다시 개시되면, 고주파 전력의 공급의 개시 시부터의 정해진 기간인 전압 정지 기간(A1a)에, 상부 전극(34)에의 제 1 직류 전압(V1) 및 제 2 직류 전압(V2)의 공급을 정지한다. 이에 의해, 도 6의 (2)에 나타내는 바와 같이, 반도체 웨이퍼(W) 상에서 발생하는 플라즈마 시스(S)가 아직 완전히 성장되어 있지 않은 상태에서, 상부 전극(34)의 전압이 0으로 설정되므로, 상부 전극(34)에 대한 양이온의 충돌이 억제된다. 그러면, 전압 정지 기간(A1a)에, 상부 전극(34)으로부터의 전자의 방출도 억제된다. 이 때문에, 전압 정지 기간(A1a)에, 반도체 웨이퍼(W) 상에서 상부 전극(34)에 가까워지는 방향(S1)으로 성장하는 플라즈마 시스(S)에 의해, 전자가 튕기는 사태가 회피된다. 그 결과, 전압 정지 기간(A1a)에 상부 전극(34)측에서의 방전이 억제된다.
제어부(94)는, 고주파 전력이 공급되고 있는 기간(A1) 중, 전압 정지 기간(A1a)을 제외한 기간(A1b)에, 상부 전극(34)에 제 1 직류 전압(V1)을 공급한다. 이에 의해, 도 6의 (3)에 나타내는 바와 같이, 상부 전극(34)에 대하여 양이온이 충돌함으로써 방출되는 전자가, 반도체 웨이퍼(W)의 방향으로 가속된다. 가속된 전자의 일부는, 상부 전극(34)에 가까워지는 방향(S1)으로의 성장이 완료된 플라즈마 시스(S)에 의해, 상부 전극(34)에 가까워지는 방향(S1)으로 튕긴다. 여기서 기간(A1b)에서는, 반도체 웨이퍼(W) 상에서 발생하는 플라즈마 시스(S)의 성장이 완료되어 있다. 이 때문에, 기간(A1b)에서는, 상부 전극(34)에 가까워지는 방향(S1)으로 튕긴 전자는, 가속되지 않는다. 그 결과, 전압 정지 기간(A1a)을 제외한 기간(A1b)에 상부 전극(34)측에서의 방전이 억제된다.
이어서, 도 2에 나타낸 제어부(94)에 의해 실행되는 제 1 캘리브레이션 처리에 대하여 설명한다. 전원 제어 처리에 적용되는 전압 정지 기간(A1a)은, 상술한 바와 같이, 반도체 웨이퍼(W) 상에서 플라즈마 시스의 성장이 개시되고 나서 완료되기까지 요하는 정해진 기간이다. 반도체 웨이퍼(W) 상에서의 플라즈마 시스의 성장의 속도는, 이온 인입용의 제 2 고주파 전력에 대응하는 전압의 진폭값인 Vpp값의 변동에 따라 변동한다. 한편, 이상 방전의 발생 시에 Vpp값이 뛰어오르는 것이 확인되고 있으므로, Vpp값의 변동의 정도를 확인함으로써, 이상 방전을 발생시키지 않는 전압 정지 기간(A1a)의 적정 기간을 선택하는 것이 가능하다. 따라서, 일실시 형태의 플라즈마 에칭 장치(1)에서는, Vpp값을 이용하여, 이상 방전을 발생시키지 않는 적정 기간으로 전압 정지 기간(A1a)을 수정하는 제 1 캘리브레이션 처리를 실행한다.
제어부(94)는, 먼저, 전압 정지 기간(A1a)을 전압 정지 기간(A1a)의 후보가 되는 복수의 후보 기간으로 전환하면서 전원 제어 처리를 실행한다. 제어부(94)는 Vpp값의 입력을 Vpp 측정부(99)로부터 받는다. 제어부(94)는, 후보 기간마다 Vpp값의 변동의 정도를 나타내는 Vpp 변동률을 산출한다. Vpp 변동률은 이상 방전의 발생 빈도에 의해 커지는 파라미터이다. Vpp 변동률은, 예를 들면 이하의 식 (1)을 이용하여 산출된다. 산출된 Vpp 변동률이 각 후보 기간에 대응됨으로써, Vpp 변동률과 후보 기간과의 대응 관계를 나타내는 데이터가 생성된다.
Vpp 변동률 = 100 × (Vpp_max - Vpp_ave) / Vpp_ave ··· (1)
단, Vpp_max는 정해진 시간(T)에 있어서의 Vpp값의 최대값을 나타내고, Vpp_ave는 정해진 시간(T)에 있어서의 Vpp값의 평균값을 나타낸다.
이어서, 제어부(94)는, Vpp 변동률과 후보 기간과의 대응 관계를 나타내는 데이터를 참조하여, Vpp 변동률이 미리 정해진 허용값 이하가 되는 후보 기간을 특정하고, 특정한 후보 기간으로 전압 정지 기간(A1a)을 수정한다. 제어부(94)는, Vpp 변동률이 미리 정해진 허용값 이하가 되는 후보 기간이 복수 존재할 경우에는, Vpp 변동률이 가장 낮은 후보 기간으로 전압 정지 기간(A1a)을 수정한다.
이와 같이, 일실시 형태의 플라즈마 에칭 장치(1)에서는, Vpp값의 변동의 정도를 나타내는 Vpp 변동률이 미리 정해진 허용값 이하가 되는 후보 기간으로 전압 정지 기간(A1a)을 수정하는 제 1 캘리브레이션 처리를 실행한다. 이에 의해, 반도체 웨이퍼(W) 상에서 플라즈마 시스의 성장이 완료되는 적정 기간으로 전압 정지 기간(A1a)을 수정할 수 있다. 이 때문에, 전압 정지 기간(A1a)에, 반도체 웨이퍼(W) 상에서 상부 전극(34)에 가까워지는 방향으로 성장하는 플라즈마 시스에 의해, 전자가 튕기는 사태가 확실히 회피된다. 그 결과, 전압 정지 기간(A1a)에 상부 전극(34)측에서의 방전이 확실히 억제된다.
도 7은, 전압 정지 기간(A1a)의 후보가 되는 복수의 후보 기간과, 각 후보 기간에 대응하는 Vpp 변동률과의 관계의 실험 결과의 일례를 나타내는 도이다. 도 7에 예시한 각 그래프에 있어서, 횡축은 시간(sec)을 나타내고, 종축은 Vpp 변동률(%)을 나타내고 있다. 또한 도 7에서, 'Delay 시간'은, 전압 정지 기간(A1a)의 후보가 되는 복수의 후보 기간(μsec)을 나타내고, '압력'은, 처리 용기(10) 내의 압력(mTorr)을 나타내고 있다.
또한 도 7에서, 그 외의 조건으로서는, 처리 가스 : C4F6 / C4F8 / O2 / Ar / C4F6 = 85 / 88 / 170 / 400 / 5 sccm, 제 1 고주파 전원(92)으로부터의 제 1 고주파 전력 : 2000 W, 제 2 고주파 전원(93)으로부터의 제 2 고주파 전력 : 14 kW, 제 1 및 제 2 고주파 전력의 주파수 : 5 kHz, 제 1 및 제 2 고주파 전력의 듀티비 : 20 %, 상부 전극(34)에의 직류 전압 : (제 1 직류 전압(V1)) / ( 제 2 직류 전압(V2)) = -500 / -1000 V 및 처리 시간 : 60 sec가 이용된 것으로 한다. 또한 이하의 설명에서는, Vpp 변동률이란, 제 1 고주파 전원(92) 및 제 2 고주파 전원(93)의 온/오프의 전환의 타이밍에 대응하는 Vpp 변동률을 제외한 Vpp 변동률을 가리킨다.
도 7의 실험 결과로부터 명백한 바와 같이, 후보 기간이 0인 경우(즉, 전압 정지 기간(A1a)이 설정되지 않은 경우), Vpp 변동률이 가장 크고, 후보 기간이 0부터 증가함에 따라, Vpp 변동률이 저하된다. 이 실험 결과를 기초로, 발명자는 예의 검토를 더 거듭했다. 그 결과, 도 7의 파선의 프레임(501)에 나타내는 바와 같이, 후보 기간이 5 μsec 미만이면, Vpp 변동률이 대략 2.0 %를 초과하고, 도 7의 실선의 프레임(502)에 나타내는 바와 같이, 후보 기간이 5 μsec 이상이면, Vpp 변동률이, 대략 2.0 % 이하로 억제되는 것을 알았다. 그리고, Vpp 변동률이 2.0 % 이하이면, 상부 전극(34)측에서의 방전이 억제되는 것을 알았다. 이 때문에, 전압 정지 기간(A1a)은, 도 7의 실선의 프레임(502)에 대응하는 5 μsec 이상의 기간인 것이 바람직하다. 따라서 일실시 형태에서는, 제어부(94)는, Vpp 변동률이 미리 정해진 허용값(예를 들면 2.0 %) 이하가 되는 후보 기간(예를 들면, 5 μsec 이상의 기간)을 특정하고, 특정한 후보 기간으로 전압 정지 기간(A1a)을 수정한다. 이에 의해, 전압 정지 기간(A1a)에 상부 전극(34)측에서의 방전이 확실히 억제된다.
이어서, 도 2에 나타낸 제어부(94)에 의해 실행되는 제 2 캘리브레이션 처리에 대하여 설명한다. 전원 제어 처리에 적용되는 전압 정지 기간(A1a)은, 상부 전극(34)측에서의 방전을 억제하는 관점으로부터, 예를 들면 5 μsec 이상의 기간인 것이 바람직하고, 특별히 상한을 갖지 않아도 된다. 그러나, 전압 정지 기간(A1a)이 과도하게 증가하면, 상부 전극(34)으로부터 방출되어 반도체 웨이퍼(W)의 방향으로 가속되는 전자의 양이 감소한다. 반도체 웨이퍼(W)의 방향으로 가속되는 전자의 양이 감소하면, 플라즈마 밀도가 감소하므로, 반도체 웨이퍼(W)의 에칭 레이트의 저하의 정도가 증대되는 것이 염려된다. 따라서, 일실시 형태의 플라즈마 에칭 장치(1)에서는, 전압 정지 기간(A1a)의 상한을 규정하는 관점으로부터, 반도체 웨이퍼(W)의 에칭 레이트를 이용하여, 전압 정지 기간(A1a)을 수정하는 제 2 캘리브레이션 처리를 실행한다.
제어부(94)는, 먼저 전압 정지 기간(A1a)을 전압 정지 기간(A1a)의 후보가 되는 복수의 후보 기간으로 전환하면서 전원 제어 처리를 실행한다. 제어부(94)는 에칭 레이트의 입력을 E/R 취득부(110)로부터 받는다. 제어부(94)는 후보 기간마다 에칭 레이트의 변동의 정도를 나타내는 에칭 레이트 저하율을 산출한다. 에칭 레이트 저하율은, 예를 들면 이하의 식 (2)를 이용하여 산출된다. 산출된 에칭 레이트 저하율이 각 후보 기간에 대응됨으로써, 에칭 레이트 저하율과 후보 기간과의 대응 관계를 나타내는 데이터가 생성된다.
에칭 레이트 저하율 = 100 × (ER0 - ER) / ER0 ··· (2)
단, ER0는 후보 기간(즉, 전압 정지 기간(A1a))이 0인 경우의 반도체 웨이퍼(W)의 에칭 레이트를 나타내고, ER는 후보 기간(즉, 전압 정지 기간(A1a))이 0 이외인 경우의 반도체 웨이퍼(W)의 에칭 레이트를 나타낸다.
이어서, 제어부(94)는, 에칭 레이트 저하율과 후보 기간과의 대응 관계를 나타내는 데이터를 참조하여, 에칭 레이트 저하율이 미리 정해진 허용값 이하가 되는 후보 기간을 특정하고, 특정한 후보 기간으로 전압 정지 기간(A1a)을 수정한다.
이와 같이, 일실시 형태의 플라즈마 에칭 장치(1)에서는, 에칭 레이트 저하율이 미리 정해진 허용값 이하가 되는 후보 기간으로 전압 정지 기간(A1a)을 수정하는 제 2 캘리브레이션 처리를 실행한다. 이에 의해, 에칭 레이트의 저하의 정도가 억제되도록, 전압 정지 기간(A1a)의 상한을 규정할 수 있다. 그 결과, 상부 전극(34)측에서의 방전을 억제하면서, 원하는 에칭 레이트를 유지할 수 있다.
또한 일실시 형태에서는, 제어부(94)가 제 2 캘리브레이션 처리를 실행하는 예를 나타냈지만, 플라즈마 에칭 장치(1)의 사용자가, 제 2 캘리브레이션 처리의 일부 또는 전부를 실행해도 된다.
도 8a는, 전압 정지 기간(A1a)의 후보가 되는 복수의 후보 기간과, 각 후보 기간에 대응하는 에칭 레이트 저하율과의 관계의 실험 결과의 일례를 나타내는 도이다. 도 8a에 있어서, '막 종류'는 에칭되는 반도체 웨이퍼(W) 상의 막의 종류를 나타내고, 'Poly'는 폴리 실리콘막에 상당하고, 'Ox'는 SiO2막에 상당한다. 또한, 'ON 시간'은 하부 전극(16)에 고주파 전력이 공급되고 있는 기간(A1)(μsec)을 나타내고 있다. 또한, 'Delay 시간'은 전압 정지 기간(A1a)의 후보가 되는 복수의 후보 기간(μsec)을 나타내고 있다. 또한, '전압 정지 점유율'은 기간(A1)에 대하여 전압 정지 기간(A1a)이 차지하는 비율(%)을 나타내고 있다. 또한, 'E/R'는 반도체 웨이퍼(W)의 에칭 레이트(nm/min)를 나타내고 있다. 또한, 'E/R저하율'은 각 후보 기간에 대응하는 에칭 레이트 저하율(%)을 나타내고 있다.
또한 도 8a에서는, 실험 조건으로서, 제 1 및 제 2 고주파 전력의 주파수 : 10 kHz, 제 1 및 제 2 고주파 전력의 듀티비 : 60 %가 이용된 것으로 한다.
도 8b는, 도 8a에 나타낸 전압 정지 점유율과 에칭 레이트와의 관계를 설명하기 위한 설명도이며, 도 8c는, 도 8a에 나타낸 전압 정지 점유율과 에칭 레이트 저하율과의 관계를 설명하기 위한 설명도이다. 도 8b 및 도 8c에 있어서, 횡축은 전압 정지 점유율(%)을 나타낸다. 또한 도 8b에 있어서, 좌측의 종축은 반도체 웨이퍼(W) 상의 SiO2막의 에칭 레이트(nm/min)를 나타내고 있고, 우측의 종축은 반도체 웨이퍼(W) 상의 폴리 실리콘막의 에칭 레이트(nm/min)를 나타내고 있다. 또한 도 8c에 있어서, 좌측의 종축은 반도체 웨이퍼(W) 상의 SiO2막의 에칭 레이트 저하율(%)을 나타내고 있고, 우측의 종축은 반도체 웨이퍼(W) 상의 폴리 실리콘막의 에칭 레이트 저하율(%)을 나타내고 있다.
또한 도 8b에 있어서, 그래프(601)는 반도체 웨이퍼(W) 상의 폴리 실리콘막의 에칭 레이트의 그래프이며, 그래프(602)는 반도체 웨이퍼(W) 상의 SiO2막의 에칭 레이트의 그래프이다. 또한 도 8c에 있어서, 그래프(701)는 반도체 웨이퍼(W) 상의 폴리 실리콘막의 에칭 레이트 저하율의 그래프이며, 그래프(702)는 반도체 웨이퍼(W) 상의 SiO2막의 에칭 레이트 저하율의 그래프이다.
도 8a 및 도 8b에 나타내는 바와 같이, 전압 정지 점유율이 0인 경우(즉, 전압 정지 기간(A1a)이 설정되지 않는 경우), 폴리 실리콘막 및 SiO2막의 에칭 레이트가 모두 가장 크고, 전압 정지 점유율이 0부터 증가함에 따라, 폴리 실리콘막 및 SiO2막의 에칭 레이트가 모두 저하된다.
도 8a 및 도 8c에 나타내는 바와 같이, 전압 정지 점유율이 0부터 증가함에 따라, 폴리 실리콘막 및 SiO2막의 에칭 레이트 저하율이 모두 증대된다. 또한, 폴리 실리콘막 및 SiO2막의 에칭 레이트 저하율은 거의 동일한 값이 된다.
도 8a ~ 도 8c의 실험 결과로부터, 전압 정지 점유율이 40 % 이하이면, 폴리 실리콘막 및 SiO2막의 에칭 레이트 저하율이, 모두 대략 6 % 이하로 억제되는 것을 알았다. 이 때문에, 전압 정지 점유율, 즉, 하부 전극(16)에 고주파 전력이 공급되고 있는 기간(A1)에 대하여 전압 정지 기간(A1a)이 차지하는 비율은 40 % 이하인 것이 바람직하다. 따라서 일실시 형태에서는, 제어부(94)는, 에칭 레이트 저하율이 미리 정해진 허용값인 6 % 이하가 되는 후보 기간을 특정하고, 특정한 후보 기간으로 전압 정지 기간(A1a)을 수정한다. 이에 의해, 상부 전극(34)측에서의 방전을 억제하면서, 원하는 에칭 레이트를 유지할 수 있다.
이어서, 일실시 형태에서의 전원 제어 처리에 있어서 제 2 고주파 전력을 변화시킨 경우에서의 방전의 유무에 대하여 설명한다. 도 9는 일실시 형태에서의 전원 제어 처리에 있어서 제 2 고주파 전력을 변화시킨 경우에서의 방전의 유무의 일례를 나타내는 도이다. 도 9에 있어서, 'DC On delay 15μs'는, 일실시 형태에서의 전원 제어 처리에 있어서 제 2 고주파 전력을 12 kW에서 15 kW로 변화시킨 경우에서의 방전의 유무의 결과를 나타내고 있다. 또한 'STD DC 전원'은, 비교예에서의 전원 제어 처리에 있어서 제 2 고주파 전력을 12 kW에서 15 kW로 변화시킨 경우에서의 방전의 유무의 결과를 나타내고 있다. 또한 'DC On delay 15μs'에서는, 전압 정지 기간(A1a)으로서 15 μsec가 이용되고, 'STD DC 전원'에서는 전압 정지 기간(A1a)이 설정되지 않았다. 또한 'DC On delay 15μs' 및 'STD DC 전원'에 있어서, '×'는 Vpp 변동률이 미리 정해진 허용값인 2.0 %를 초과하고 있는 것, 즉, 방전이 있는 것을 나타낸다. 또한 '○'은, Vpp 변동률이 미리 정해진 허용값인 2.0 % 이하인 것, 즉, 방전이 없는 것을 나타낸다.
또한 도 9에서는, 그 외의 조건으로서 처리 가스 : C4F6 / C4F8 / O2 / Ar / C4F6 = 85 / 88 / 170 / 400 / 5 sccm, 제 1 고주파 전원(92)으로부터의 제 1 고주파 전력 : 2000 W, 제 1 및 제 2 고주파 전력의 주파수 : 4 ~ 10 kHz, 제 1 및 제 2 고주파 전력의 듀티비 : 20 ~ 60 %, 상부 전극(34)에의 직류 전압 : (제 1 직류 전압(V1)) / ( 제 2 직류 전압(V2)) = -500 / -1000 V 및 처리 시간 : 60 sec가 이용된 것으로 한다.
도 9에 나타내는 바와 같이, 'DC On delay 15μs'에서는, 'STD DC 전원'과 비교하여 방전의 발생이 억제되었다. 즉, 도 9의 결과로부터, 일실시 형태에서의 전원 제어 처리에서는, 전압 정지 기간(A1a)을 이용함으로써, 제 2 고주파 전력을 증대시키는 것이 가능해지는 것을 알았다.
이어서, 도 1에 나타낸 플라즈마 에칭 장치(1)를 이용한 전원 제어 처리의 흐름의 일례를 설명한다. 도 10은 일실시 형태에 따른 전원 제어 처리의 흐름의 일례를 나타내는 순서도이다.
도 10에 나타내는 바와 같이, 처리 개시 타이밍이 도래하면(단계(S101); Yes), 예를 들면, 반도체 웨이퍼(W)가 처리 용기(10) 내로 반입되고, 하부 전극(16) 상에 배치되고, 배기 장치(84)의 진공 펌프에 의해 처리 용기(10) 내가 배기되고, 처리 가스 공급부(66)로부터 처리 용기(10) 내로 처리 가스가 공급되면, 제어부(94)는, 하부 전극(16)에 플라즈마 생성용의 제 1 고주파 전력을 공급한다(단계(S102)). 또한, 제어부(94)는 하부 전극(16)에 이온 인입용의 제 2 고주파 전력을 공급한다.
제어부(94)는 고주파 전력이 공급되고 있는 기간(A1) 중, 전압 정지 기간(A1a)에, 상부 전극(34)에의 제 1 직류 전압(V1) 및 제 2 직류 전압(V2)의 공급을 정지한다(단계(S103)).
제어부(94)는 고주파 전력의 공급의 개시 시부터 전압 정지 기간(A1a)이 경과되어 있지 않는 경우(단계(S104); No), 처리를 단계(S103)로 되돌린다.
한편, 제어부(94)는, 고주파 전력의 공급의 개시 시부터 전압 정지 기간(A1a)이 경과된 경우(단계(S104); Yes), 전압 정지 기간(A1a)을 제외한 기간(A1b)에, 상부 전극(34)에 제 1 직류 전압(V1)을 공급한다(단계(S105)).
제어부(94)는 하부 전극(16)에의 플라즈마 생성용의 제 1 고주파 전력의 공급을 정지한다(단계(S106)). 또한, 제어부(94)는 하부 전극(16)에의 이온 인입용의 제 2 고주파 전력의 공급을 정지한다.
제어부(94)는 고주파 전력의 공급이 정지되어 있는 기간(A2)에, 상부 전극(34)에 제 2 직류 전압(V2)을 공급한다(단계(S107)).
제어부(94)는, 처리 종료 타이밍이 도래하고 있지 않은 경우(단계(S108); No), 처리를 단계(S102)로 되돌리고, 처리 종료 타이밍이 도래하면(단계(S108); Yes), 전원 제어 처리를 종료한다.
이어서, 도 1에 나타낸 플라즈마 에칭 장치(1)를 이용한 제 1 캘리브레이션 처리의 흐름의 일례를 설명한다. 도 11은 일실시 형태에 따른 제 1 캘리브레이션 처리의 흐름의 일례를 나타내는 순서도이다. 또한, 도 11에 나타내는 제 1 캘리브레이션 처리는, 예를 들면 도 10에 나타낸 전원 제어 처리의 개시 전에, 반도체 웨이퍼(W) 대신에, 더미 웨이퍼를 이용하여 실행된다.
도 11에 나타내는 바와 같이, 처리 개시 타이밍이 도래하면(단계(S111); Yes), 제어부(94)는 전압 정지 기간(A1a)을 후보 기간의 초기값으로 설정한다(단계(S112)). 제어부(94)는 도 10에 나타낸 전원 제어 처리를 실행한다(단계(S113)).
제어부(94)는 Vpp 변동률을 산출한다(단계(S114)). 제어부(94)는 전압 정지 기간(A1a)을 모든 후보 기간으로 전환하지 않은 경우(단계(S115); No), 전압 정지 기간(A1a)을 다음의 후보 기간으로 전환하고(단계(S116)), 처리를 단계(S113)로 되돌린다.
한편, 제어부(94)는 전압 정지 기간(A1a)을 모든 후보 기간으로 전환한 경우(단계(S115); Yes), Vpp 변동률이 미리 정해진 허용값 이하가 되는 후보 기간을 특정하고, 특정한 후보 기간으로 전압 정지 기간(A1a)을 수정한다(단계(S117)).
이어서, 도 1에 나타낸 플라즈마 에칭 장치(1)를 이용한 제 2 캘리브레이션 처리의 흐름의 일례를 설명한다. 도 12는 일실시 형태에 따른 제 2 캘리브레이션 처리의 흐름의 일례를 나타내는 순서도이다. 또한, 도 12에 나타내는 제 2 캘리브레이션 처리는, 예를 들면 도 10에 나타낸 전원 제어 처리의 개시 전에 실행된다.
도 12에 나타내는 바와 같이, 처리 개시 타이밍이 도래하면(단계(S121); Yes), 제어부(94)는 전압 정지 기간(A1a)을 후보 기간의 초기값으로 설정한다(단계(S122)). 제어부(94)는 도 10에 나타낸 전원 제어 처리를 실행한다(단계(S123)).
제어부(94)는 에칭 레이트 저하율을 산출한다(단계(S124)). 제어부(94)는 전압 정지 기간(A1a)을 모든 후보 기간으로 전환하지 않은 경우(단계(S125); No), 전압 정지 기간(A1a)을 다음의 후보 기간으로 전환하고(단계(S126)), 처리를 단계(S123)로 되돌린다.
한편, 제어부(94)는 전압 정지 기간(A1a)을 모든 후보 기간으로 전환한 경우(단계(S125); Yes), 에칭 레이트 저하율이 미리 정해진 허용값 이하가 되는 후보 기간을 특정하고, 특정한 후보 기간으로 전압 정지 기간(A1a)을 수정한다(단계(S127)).
또한, 도 12에 나타낸 제 2 캘리브레이션 처리의 일부 또는 전부는, 플라즈마 에칭 장치(1)의 사용자에 의해 실행되어도 된다.
이상과 같이, 일실시 형태의 플라즈마 에칭 장치(1)에서는, 고주파 전력의 공급과 이 공급의 정지를 교호로 반복하고, 고주파 전력이 공급되고 있는 기간(A1) 중, 고주파 전력의 공급의 개시 시부터의 정해진 기간인 전압 정지 기간(A1a)에, 제 1 직류 전압(V1) 및 제 2 직류 전압(V2)의 공급을 정지하고, 당해 기간(A1) 중, 전압 정지 기간(A1a)을 제외한 기간(A1b)에, 제 1 직류 전압(V1)을 공급하고, 고주파 전력의 공급이 정지되어 있는 기간(A2)에, 제 2 직류 전압(V2)을 공급하는 전원 제어 처리를 실행한다. 이에 의해, 하부 전극(16)에의 고주파 전력의 공급에 수반하여 반도체 웨이퍼(W) 상에서 발생하는 플라즈마 시스에 대한 전자의 튕김을 억제할 수 있다. 그 결과, 일실시 형태의 플라즈마 에칭 장치(1)에 의하면, 상부 전극(34)측에서의 방전을 억제할 수 있다.
또한 일실시 형태의 플라즈마 에칭 장치(1)에서는, Vpp값의 변동의 정도를 나타내는 Vpp 변동률이 미리 정해진 허용값 이하가 되는 후보 기간으로 전압 정지 기간(A1a)을 수정하는 제 1 캘리브레이션 처리를 실행한다. 이에 의해, 반도체 웨이퍼(W) 상에서 플라즈마 시스의 성장이 완료되는 적정 기간으로 전압 정지 기간(A1a)을 수정할 수 있다. 이 때문에, 전압 정지 기간(A1a)에, 반도체 웨이퍼(W) 상에서 상부 전극(34)에 가까워지는 방향으로 성장하는 플라즈마 시스에 의해, 전자가 튕기는 사태가 확실히 회피된다. 그 결과, 전압 정지 기간(A1a)에 상부 전극(34)측에서의 방전이 확실히 억제된다.
또한 일실시 형태의 플라즈마 에칭 장치(1)에서는, 에칭 레이트 저하율이 미리 정해진 허용값 이하가 되는 후보 기간으로 전압 정지 기간(A1a)을 수정하는 제 2 캘리브레이션 처리를 실행한다. 이에 의해, 에칭 레이트의 저하의 정도가 억제되도록, 전압 정지 기간(A1a)의 상한을 규정할 수 있다. 그 결과, 상부 전극(34)측에서의 방전을 억제하면서, 원하는 에칭 레이트를 유지할 수 있다.
1 : 플라즈마 에칭 장치
10 : 처리 용기
16 : 하부 전극
34 : 상부 전극
66 : 처리 가스 공급부
90 : 전원 시스템
91 : 직류 전원
92 : 제 1 고주파 전원
93 : 제 2 고주파 전원
94 : 제어부
101 : 제 1 직류 전원부
102 : 제 2 직류 전원부
103 : 선택 회로
104 : 방전 회로
105 : 스위치 회로
109 : 접속점
C1 ~ C6 : 제어 신호
V1 : 제 1 직류 전압
V2 : 제 2 직류 전압
W : 반도체 웨이퍼

Claims (9)

  1. 피처리체를 배치하기 위한 하부 전극에 플라즈마 생성용의 고주파 전력을 공급하는 고주파 전원과,
    상기 하부 전극에 대향하도록 배치된 상부 전극에 음의 제 1 직류 전압 또는 상기 제 1 직류 전압보다 절대값이 큰 음의 제 2 직류 전압을 공급하는 직류 전원과,
    상기 고주파 전력의 공급과 상기 공급의 정지를 교호로 반복하고, 상기 고주파 전력이 공급되고 있는 기간 중, 상기 고주파 전력의 공급의 개시 시부터의 제 1 기간에, 상기 제 1 직류 전압 및 상기 제 2 직류 전압의 공급을 정지하고, 상기 기간 중, 상기 제 1 기간을 제외한 제 2 기간에, 상기 제 1 직류 전압을 공급하고, 상기 고주파 전력의 공급이 정지되어 있는 기간에, 상기 제 2 직류 전압을 공급하는 전원 제어 처리를 실행하는 제어부
    를 구비하는 것을 특징으로 하는 전원 시스템.
  2. 제 1 항에 있어서,
    상기 하부 전극에 상기 고주파 전력과는 상이한 이온 인입용의 고주파 전력을 공급하는 다른 고주파 전원과,
    상기 이온 인입용의 고주파 전력에 대응하는 전압의 진폭값인 Vpp값을 측정하는 Vpp 측정부
    를 더 구비하고,
    상기 제어부는, 상기 제 1 기간을 상기 제 1 기간의 후보가 되는 복수의 후보 기간으로 전환하면서 상기 전원 제어 처리를 실행하고, 상기 후보 기간마다 상기 Vpp값의 변동의 정도를 나타내는 Vpp 변동률을 산출하고, 상기 복수의 후보 기간 중, 상기 Vpp 변동률이 미리 정해진 허용값 이하가 되는 상기 후보 기간을 특정하고, 특정한 상기 후보 기간으로 상기 제 1 기간을 수정하는 제 1 캘리브레이션 처리를 실행하는 것을 특징으로 하는 전원 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 피처리체의 에칭 레이트를 취득하는 에칭 레이트 취득부를 더 구비하고,
    상기 제어부는, 상기 제 1 기간을 상기 제 1 기간의 후보가 되는 복수의 후보 기간으로 전환하면서 상기 전원 제어 처리를 실행하고, 상기 후보 기간마다 상기 에칭 레이트의 저하의 정도를 나타내는 에칭 레이트 저하율을 산출하고, 상기 에칭 레이트 저하율이 미리 정해진 허용값 이하가 되는 상기 후보 기간을 특정하고, 특정한 상기 후보 기간으로 상기 제 1 기간을 수정하는 제 2 캘리브레이션 처리를 실행하는 것을 특징으로 하는 전원 시스템.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 고주파 전력이 공급되고 있는 기간에 대하여 상기 제 1 기간이 차지하는 비율은 40 % 이하인 것을 특징으로 하는 전원 시스템.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 기간은 5 μsec 이상의 기간인 것을 특징으로 하는 전원 시스템.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 직류 전원은,
    상기 제 1 직류 전압을 발생하는 제 1 직류 전원부와,
    상기 제 2 직류 전압을 발생하는 제 2 직류 전원부와,
    상기 제 1 직류 전원부와 상기 제 2 직류 전원부를 선택적으로 상기 상부 전극에 접속하는 선택 회로와,
    상기 선택 회로와 상기 상부 전극과의 접속점에 스위치 회로를 개재하여 접속된 방전 회로
    를 가지고,
    상기 제어부는, 상기 전원 제어 처리를 실행하는 경우에, 상기 고주파 전력이 공급되고 있는 기간 중, 상기 제 1 기간에, 상기 제 1 직류 전원부 및 상기 제 2 직류 전원부와, 상기 상부 전극과의 접속을 차단하도록 상기 선택 회로를 제어하고, 또한, 상기 방전 회로를 상기 접속점에 접속시키도록 상기 스위치 회로를 제어하고, 상기 제 2 기간에, 상기 제 1 직류 전원부를 상기 상부 전극에 접속시키도록 상기 선택 회로를 제어하고, 상기 고주파 전력의 공급이 정지되어 있는 기간에, 상기 제 2 직류 전원부를 상기 상부 전극에 접속시키도록 상기 선택 회로를 제어하는 것을 특징으로 하는 전원 시스템.
  7. 처리 용기와,
    상기 처리 용기 내에 처리 가스를 공급하는 가스 공급부와,
    상기 처리 용기 내에 배치되고, 피처리체를 배치하기 위한 하부 전극과,
    상기 하부 전극에 대향하도록 상기 처리 용기 내에 배치된 상부 전극과,
    상기 하부 전극에 플라즈마 생성용의 고주파 전력을 공급하는 고주파 전원과, 상기 상부 전극에 음의 제 1 직류 전압 또는 상기 제 1 직류 전압보다 절대값이 큰 음의 제 2 직류 전압을 공급하는 직류 전원과, 상기 고주파 전력의 공급과 상기 공급의 정지를 교호로 반복하고, 상기 고주파 전력이 공급되고 있는 기간 중, 상기 고주파 전력의 공급의 개시 시부터의 제 1 기간에, 상기 제 1 직류 전압 및 상기 제 2 직류 전압의 공급을 정지하고, 상기 기간 중, 상기 제 1 기간을 제외한 제 2 기간에, 상기 제 1 직류 전압을 공급하고, 상기 고주파 전력의 공급이 정지되어 있는 기간에, 상기 제 2 직류 전압을 공급하는 전원 제어 처리를 실행하는 제어부를 구비하는 전원 시스템
    을 구비하는 것을 특징으로 하는 플라즈마 처리 장치.
  8. 피처리체를 배치하기 위한 하부 전극에 플라즈마 생성용의 고주파 전력을 공급하는 고주파 전원과,
    상기 하부 전극에 대향하도록 배치된 상부 전극에 음의 제 1 직류 전압 또는 상기 제 1 직류 전압보다 절대값이 큰 음의 제 2 직류 전압을 공급하는 직류 전원
    을 구비하는 전원 시스템을 이용한 전원 제어 방법으로서,
    상기 고주파 전력의 공급과 상기 공급의 정지를 교호로 반복하고, 상기 고주파 전력이 공급되고 있는 기간 중, 상기 고주파 전력의 공급의 개시 시부터의 제 1 기간에, 상기 제 1 직류 전압 및 상기 제 2 직류 전압의 공급을 정지하고, 상기 기간 중, 상기 제 1 기간을 제외한 제 2 기간에, 상기 제 1 직류 전압을 공급하고, 상기 고주파 전력의 공급이 정지되어 있는 기간에, 상기 제 2 직류 전압을 공급하는 전원 제어 처리를 실행하는
    것을 특징으로 하는 전원 제어 방법.
  9. 제 8 항에 있어서,
    상기 피처리체의 에칭 레이트를 취득하고,
    상기 제 1 기간을 상기 제 1 기간의 후보가 되는 복수의 후보 기간으로 전환하면서 상기 전원 제어 처리를 실행하고, 상기 후보 기간마다 상기 에칭 레이트의 저하의 정도를 나타내는 에칭 레이트 저하율을 산출하고, 상기 에칭 레이트 저하율이 미리 정해진 허용값 이하가 되는 상기 후보 기간을 특정하고, 특정한 상기 후보 기간으로 상기 제 1 기간을 수정하는 캘리브레이션 처리를 실행하는 것을 특징으로 하는 전원 제어 방법.
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