KR20160113150A - 포트-투-포트 루프백들을 이용한 동적 랜덤 액세스 메모리 (ｄｒａｍ) 시스템들의 메모리 훈련의 제공, 및 관련 방법들, 시스템들, 및 장치들 - Google Patents

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바이시나브 스리니바스
마이클 조셉 브루놀리
덱스터 타미오 춘
데이비드 이안 웨스트
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퀄컴 인코포레이티드
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Abstract

포트-투-포트 루프백들을 이용한 동적 랜덤 액세스 메모리 (DRAM) 시스템들의 메모리 훈련의 제공, 및 관련 방법들, 시스템들, 및 장치들이 개시된다. 하나의 양태에서, DRAM 시스템 내의 제 1 포트는 루프백 커넥션을 통해 제 2 포트에 커플링된다. 훈련 신호는 시스템-온-칩 (SoC) 으로부터 제 1 포트로 전송되고, 루프백 커넥션을 통하여 제 2 포트에 전달된다. 훈련 신호는 그 후 SoC 로 리턴되고, 여기서 그 신호는 SoC 의 폐루프 훈련 엔진에 의해 검토될 수도 있다. 하드웨어 파라미터에 대응하는 훈련 결과가 레코딩될 수도 있고, 폐루프 훈련 엔진에서 하드웨어 파라미터에 대한 최적의 결과가 달성될 때까지 프로세스는 반복될 수도 있다. 포트-투-포트 루프백 구성을 이용함으로써, 타이밍, 전력에 관한 DRAM 시스템 파라미터들, 및 그 DRAM 시스템과 연관된 다른 파라미터들이 보다 신속히 그리고 더 낮은 부트 메모리 사용으로 훈련될 수도 있다.

Description

포트-투-포트 루프백들을 이용한 동적 랜덤 액세스 메모리 (ＤＲＡＭ) 시스템들의 메모리 훈련의 제공, 및 관련 방법들, 시스템들, 및 장치들{PROVIDING MEMORY TRAINING OF DYNAMIC RANDOM ACCESS MEMORY (DRAM) SYSTEMS USING PORT-TO-PORT LOOPBACKS, AND RELATED METHODS, SYSTEMS, AND APPARATUSES}
우선권 주장들
본 출원은 "SYSTEMS AND METHODS FOR TRAINING MEMORY" 라는 명칭으로 2014년 1월 24일자로 출원된 미국 가특허출원 제61/930,980호에 대해 우선권을 주장하고, 이는 본 명세서에 완전히 참조에 의해 통합된다.
본 출원은 또한, "PROVIDING MEMORY TRAINING OF DYNAMIC RANDOM ACCESS MEMORY (DRAM) SYSTEMS USING PORT-TO-PORT LOOPBACKS, AND RELATED METHODS, SYSTEMS, AND APPARATUSES" 라는 명칭으로 2015년 1월 5일자로 출원된 미국 특허출원 제14/589,145호에 대해 우선권을 주장하고, 이는 본 명세서에 완전히 참조에 의해 통합된다.
기술 분야
본 개시의 기술은 일반적으로 메모리 시스템들에 관한 것이다.
컴퓨팅 시스템들은 저장 및 동작 양자를 위해 메모리에 의존한다. 컴퓨팅 시스템들이 동작을 위해 이용하는 하나의 공통 타입의 메모리는 랜덤 액세스 메모리 (RAM) 이다. RAM 은 2 개의 별개의 타입들 - 정적 RAM (SRAM) 및 동적 RAM (DRAM) 을 갖는다. DRAM 은 비트 값을 표시하기 위해 메모리 어레이에서의 커패시터 상의 전하의 존재 또는 부재에 의존한다. 예를 들어, 커패시터가 충전되면, 비트 값은 논리 1 인 것으로 간주된다. 커패시터가 충전되지 않으면, 비트 값은 논리 0 인 것으로 간주된다. 커패시터들은 전하를 천천히 소실하기 때문에, 주기적 리프레시가 적용된다. 전력이 터미네이팅 (terminating) 되는 경우에, 모든 커패시터들은 방전하고, 메모리는 DRAM 에 존재했던 모든 데이터를 소실한다.
제조 프로세스들의 변화들은, DRAM 모듈에서의 모든 엘리먼트가 의도한 대로 작동하는 것은 아닐 수도 있다는 점에서, 불완전한 DRAM 을 생산하는 변화들을 초래할 수도 있다. 그러나, 이러한 변화들에 관한 지식을 제공했을 때, 컴퓨팅 시스템들은 그 변화들을 쉽게 보상할 수도 있다. 예를 들어, 컴퓨팅 시스템은 커패시터들을 충전하기 위해 더 큰 또는 더 적은 전압들을 생성할 수도 있거나, 레이턴시에 대한 보상을 제공할 수도 있거나, 또는 심지어는 완전 결함 비트 셀에 기록하거나 그로부터 판독하려는 어떤 시도들도 회피할 수도 있다. 그러나, 컴퓨팅 시스템이 이러한 교정 단계들을 취할 수도 있기 전에는, 컴퓨팅 시스템은 어느 DRAM 메모리 어레이 엘리먼트들 (예를 들어, 개개의 비트 셀) 이 동작적인지를, 그리고 어떤 특이점 (idiosyncrasy) 들이 특정한 DRAM 메모리 어레이 엘리먼트와 및/또는 DRAM 메모리 어레이 엘리먼트들과 통신하기 위한 경로들과 연관될 수도 있는지를 결정할 필요가 있다. 이에 따라, 컴퓨팅 시스템은 비제한적 예들로서, 타이밍 및 성능을 위해 DRAM 메모리 어레이 엘리먼트에 대한 링크를 최적화하기 위한 훈련 (training) 동작들을 수행할 수도 있다.
종래의 훈련 방법들은 DRAM 메모리 어레이 엘리먼트들의 시리얼 테스팅에 의존한다. 예를 들어, 종래의 기록 테스팅에서는, DRAM 메모리 어레이 엘리먼트에 대한 기록 커맨드가 개시되고, 데이터는 DRAM 메모리 어레이 엘리먼트에 기록되고, 그리고 그 후 데이터는 DRAM 메모리 어레이 엘리먼트로부터 판독된다. 훈련 상태 머신 (또는 소프트웨어) 은 그 후 기록 데이터와 판독 데이터를 비교하고, 훈련되고 있는 파라미터를 수정 (예를 들어, 증분 또는 감분) 할지 여부를 결정할 수도 있다. 이 프로세스는, 효과적이기는 하지만, 구현하기에 상당한 부트 메모리를 요구할 수도 있고, 비교가 이루어질 수도 있기 전에 이슈되어야 하는 DRAM 메모리 액세스 기록 커맨드 및 판독 커맨드로 인해 시간-소비적일 수도 있다. 더욱이, 그 비교 단계는 최종 최적값이 결정될 수도 있기 전에는 다수 회 반복될 수도 있다. 따라서, 메모리를 훈련하기 위한 개선된 기법이 바람직할 수도 있다.
본 명세서에서 개시된 양태들은 포트-투-포트 루프백들을 이용하여 동적 랜덤 액세스 메모리 (DRAM) 시스템들의 메모리 훈련을 제공하는 것을 가능하게 한다. 관련 방법들, 시스템들, 및 장치들이 또한 개시된다. 일 예시적인 양태에서, DRAM 시스템 내의 제 1 포트는 루프백 커넥션을 통해 제 2 포트에 커플링된다. 훈련 신호는 시스템-온-칩 (System-on-Chip; SoC) 으로부터 제 1 포트로 전송되고 DRAM 시스템의 메모리 어레이에 기록되거나 또는 그로부터 판독될 필요 없이 루프백 커넥션을 통하여 제 2 포트로 전달된다. 훈련 신호는 그 후 SoC 로 리턴되고, 여기서 그 신호는 SoC 의 폐루프 훈련 엔진에 의해 검토될 (examined) 수도 있다. 하드웨어 파라미터에 대응하는 훈련 결과가 레코딩될 수도 있고, 폐루프 훈련 엔진에서 하드웨어 파라미터에 대한 최적의 결과가 달성될 때까지 프로세스는 반복될 수도 있다. 포트-투-포트 루프백 구성을 이용함으로써, 타이밍, 전력에 관한 DRAM 시스템 파라미터들, 및 그 DRAM 시스템과 연관된 다른 파라미터들이 보다 신속히 그리고 더 낮은 부트 메모리 사용으로 훈련될 수도 있다.
또 다른 양태에서, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법이 제공된다. 방법은 DRAM 시스템의 제 1 포트에 의해, SoC 로부터 훈련 신호를 수신하는 단계를 포함한다. 방법은 DRAM 시스템의 제 1 포트에 의해, 루프백 커넥션을 통해 DRAM 시스템의 제 2 포트에 훈련 신호를 제공하는 단계를 더 포함한다. 방법은 또한, DRAM 시스템의 제 2 포트에 의해, SoC 에 훈련 신호를 제공하는 단계를 포함한다.
또 다른 양태에서, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템이 제공된다. 시스템은 DRAM 시스템에 통신가능하게 커플링된 SoC 를 포함한다. DRAM 시스템은 루프백 커넥션을 통해 통신가능하게 커플링된 제 1 포트 및 제 2 포트를 포함한다. DRAM 시스템은 DRAM 시스템의 제 1 포트에 의해, SoC 로부터 훈련 신호를 수신하도록 구성된다. DRAM 시스템은 또한, DRAM 시스템의 제 1 포트에 의해, 루프백 커넥션을 통해 DRAM 시스템의 제 2 포트에 훈련 신호를 제공하도록 구성된다. DRAM 시스템은 또한, DRAM 시스템의 제 2 포트에 의해, SoC 에 훈련 신호를 제공하도록 구성된다.
또 다른 양태에서, DRAM 시스템을 포함하는 장치가 제공된다. DRAM 시스템은 DRAM 시스템의 제 1 포트에 의해, SoC 로부터 훈련 신호를 수신하도록 구성된다. DRAM 시스템은 또한, DRAM 시스템의 제 1 포트에 의해, 루프백 커넥션을 통해 제 2 포트에 훈련 신호를 제공하도록 구성된다. DRAM 시스템은 또한, DRAM 시스템의 제 2 포트에 의해, SoC 에 훈련 신호를 제공하도록 구성된다.
도 1 은 당업계에 알려져 있는 바와 같이, 시스템-온-칩 (SoC) 에 통신가능하게 커플링된 종래의 동적 랜덤 액세스 메모리 (DRAM) 시스템의 블록 다이어그램이다.
도 2 는 도 1 의 DRAM 시스템 및 SoC 와 연관된 일 예시적인 훈련 프로세스에 대한 단순화된 플로우차트이다.
도 3 은 포트-투-포트 루프백 커넥션을 이용하여 메모리 훈련을 제공하기 위한 본 명세서에서 개시된 일 예시적인 SoC 및 DRAM 시스템의 블록 다이어그램이다.
도 4 는 도 3 의 SoC 및 DRAM 시스템의 일 예시적인 구현의 상세한 회로 다이어그램이다.
도 5 는 포트-투-포트 루프백 커넥션을 이용하여 메모리 훈련을 제공하기 위한 예시적인 동작들을 예시하는 플로우차트이다.
도 6 은 포트-투-포트 루프백 커넥션을 이용하여 메모리 훈련을 제공하기 위한 도 3 및 도 4 의 SoC 및/또는 DRAM 시스템을 포함할 수도 있는 일 예시적인 프로세서-기반 시스템의 블록 다이어그램이다.
이제 그려진 도면들을 참조하여, 본 개시의 여러 예시적인 양태들이 설명된다. 단어 "예시적인" 은 본 명세서에서 "일 예, 인스턴스, 또는 예시로서 기능하는 것" 을 의미하는데 사용된다. 본 명세서에서 "예시적인" 으로서 설명된 임의의 양태가 반드시 다른 양태들에 비해 선호되거나 또는 유리한 것으로서 해석될 필요는 없다.
본 명세서에서 개시된 양태들은 포트-투-포트 루프백들을 이용하여 동적 랜덤 액세스 메모리 (DRAM) 시스템들의 메모리 훈련 (memory training) 을 제공하는 것을 가능하게 한다. 관련 방법들, 시스템들, 및 장치들이 또한 개시된다. 일 예시적인 양태에서, DRAM 시스템 내의 제 1 포트는 루프백 커넥션을 통해 제 2 포트에 커플링된다. 훈련 신호는 시스템-온-칩 (SoC) 으로부터 제 1 포트로 전송되고 DRAM 시스템의 메모리 어레이에 기록되거나 또는 그로부터 판독될 필요 없이 루프백 커넥션을 통하여 제 2 포트로 전달된다. 훈련 신호는 그 후 SoC 로 리턴되고, 여기서 그 신호는 SoC 의 폐루프 훈련 엔진에 의해 검토될 수도 있다. 하드웨어 파라미터에 대응하는 훈련 결과가 레코딩될 수도 있고, 폐루프 훈련 엔진에서 하드웨어 파라미터에 대한 최적의 결과가 달성될 때까지 프로세스는 반복될 수도 있다. 포트-투-포트 루프백 구성을 이용함으로써, 타이밍, 전력에 관한 DRAM 시스템 파라미터들, 및 그 DRAM 시스템과 연관된 다른 파라미터들이 보다 신속히 그리고 더 낮은 부트 메모리 사용으로 훈련될 수도 있다.
포트-투-포트 루프백들을 이용하여 DRAM 시스템들의 메모리 훈련을 제공하기 위한 본 명세서에서 개시된 방법들, 시스템들, 및 장치들의 예시적인 양태들을 다루기 전에, 종래의 훈련 기법들의 간단한 리뷰가 도 1 및 도 2 를 참조하여 제공된다. 포트-투-포트 루프백들을 이용하여 DRAM 시스템들의 훈련을 위한 방법들, 시스템들, 및 장치들과 연관된 예시적인 하드웨어 및 동작들의 논의는 아래에 도 3 을 참조하여 시작된다.
이것과 관련하여, 도 1 은 당업계에 알려져 있는 바와 같이, SoC (102) 에 통신가능하게 커플링된 DRAM 시스템 (100) 에 대한 종래의 훈련 스킴의 블록 다이어그램이다. 예시한 바와 같이, SoC (102) 는 포트들 (104(0)-104(X)) 을 제공하고, 그 포트들 각각은 DRAM 시스템 (100) 에 의해 제공되는 대응하는 포트 (106(0)-106(X)) 에 커플링된다. 본 명세서에서 사용한 바와 같이, "포트" 는 수신기 (예를 들어, DRAM 시스템 (100)) 에서의 공통 스트로브 또는 클록 (미도시) 을 이용하여 리타이밍될 (retimed) 수도 있는 셀프-타임드 유닛 (self-timed unit) 을 지칭한다. 일부 양태들에서, 포트들 (104(0)-104(X) 및 106(0)-106(X)) 의 각각은 한번에 특정 수의 비트들의 정보를 전송하도록 구성된다. 비제한적 예로서, 포트들 (104(0)-104(X) 및 106(0)-106(X)) 은 한번에 8 비트들의 정보를 전송하도록 구성될 수도 있으며, 이 경우에 포트들 (104(0)-104(X) 및 106(0)-106(X)) 의 각각은 "바이트 레인 (byte lane)" 으로 지칭될 수도 있다.
SoC (102) 및 DRAM 시스템 (100) 은 또한, 커맨드 및 클록 ("CA/CK") 라인 (108) 에 의해 커플링되고, 그 CA/CK 라인 (108) 은 CA/CK 엘리먼트들 (110 및 112) 을 각각 연결한다. CA/CK 라인 (108) 은 SoC (102) 와 DRAM 시스템 (100) 사이에 커맨드 및 프로세서 클록 신호들을 통신하는데 이용될 수도 있다. DRAM 시스템 (100) 에서의 포트들 (106(0)-106(X)) 은 DRAM 시스템 (100) 내의 메모리 어레이 (114) 에 통신가능하게 커플링된다. 일부 양태들에서, 메모리 어레이 (114) 는 논리 값들을 표시하기 위해 커패시터들 (미도시) 또는 다른 엘리먼트들을 포함할 수도 있다. 본 명세서에서 제공되는 일부 양태들은 더 많거나 또는 더 적은 포트들 (104(0)-104(X) 및/또는 106(0)-106(X)) 을 제공할 수도 있다는 것이 이해될 것이다. 일부 양태들에서, SoC (102) 및/또는 DRAM 시스템 (100) 은 명료성을 위해 도 1 에 도시되지 않은 추가적인 엘리먼트들을 포함할 수도 있다.
상기 언급한 바와 같이, SoC (102) 는 예를 들어, 제조 변동들 또는 특이점들로 인해 DRAM 시스템 (100) 의 엘리먼트들에 액세스할 때 임의의 교정 또는 보상 액션들이 취해질 필요가 있는지 여부를 스타트업 시간에 결정할 필요가 있을 수도 있다. 예를 들어, SoC (102) 는 임의의 타이밍 또는 성능 이슈들이 DRAM 시스템 (100) 의 포트들 (106(0)-106(X)) 또는 그에 대한 통신 경로들과 연관되는지 여부를 결정할 필요가 있을 수도 있다. 이에 따라, SoC (102) 는 비제한적 예들로서, 타이밍 및/또는 성능을 최적화하기 위해 DRAM 시스템 (100) 의 포트들 (106(0)-106(X)) 을 최적화하기 위한 훈련 동작들을 수행할 수도 있다.
도 2 는 도 1 의 SoC (102) 및 DRAM 시스템 (100) 과 연관된 종래의 훈련 프로세스의 단순화된 플로우차트를 제공한다. 명료성을 위해, 도 1 의 엘리먼트들이 도 2 의 동작들을 설명하는데 있어서 참조된다. 본 명세서에서 설명된 훈련 프로세스는 예를 들어, DRAM 시스템 (100) 과 통신하는데 있어서 SoC (102) 에 의해 이용되는 타이밍 및/또는 전압과 연관되는 하드웨어 파라미터 (미도시) 를 설정하는데 이용될 수도 있다.
종래의 훈련 프로세스는 DRAM 시스템 (100) 으로부터 SoC (102) 로의 역판독 (read back) 을 이용하여, "의사 개루프" 프로세스로서 수행될 수도 있다. 도 2 에서 알 수 있는 바와 같이, 셋업 커맨드 (CMD) (200) 는 SoC (102) 로부터, DRAM 시스템 (100), 포트들 (106(0)-106(X)) 중 선택된 하나의 포트에 통신될 수도 있다. 기록 커맨드 (WRITE CMD) (202) 는 그 후 포트들 (106(0)-106(X)) 중 선택된 하나의 포트로 훈련 신호 (미도시) 를 전송하기 위해 DRAM 시스템 (100) 에 제공된다. 다음에, 판독 커맨드 (READ CMD) (204) 가 DRAM 시스템 (100) 에 제공되고, 훈련 신호가 DRAM 시스템 (100) 의 포트들 (106(0)-106(X)) 중 선택된 하나의 포트로부터 SoC (102) 로 역판독될 때 역판독 (read back) (206) 이 발생한다. SoC (102) 의 훈련 모듈 (미도시) 은 그 후 포트들 (106(0) 내지 106(X)) 중 선택된 하나의 포트로부터 역판독된 훈련 신호를 평가한다. 그 평가에 기초하여, 훈련 신호는 (TRAINING INC/DEC (208) 에 의해 나타내진 바와 같이) 증분 (INC) 또는 감분 (DEC) 되거나, 또는 다르게는 수정될 수도 있고, 최적의 결과가 달성될 때까지 프로세스는 반복된다. 포트들 (106(0)-106(X)) 중 선택된 하나의 포트에 대한 하드웨어 파라미터는 그 후 최적의 결과에 기초하여 포트들 (106(0)-106(X)) 중 선택된 하나의 포트의 장래의 사용을 위해 설정될 수도 있다.
도 1 및 도 2 에 의해 예시된 양태들은 DRAM 시스템 (100) 의 효과적인 훈련을 제공할 수도 있지만, 훈련을 위한 프로세스는, 훈련 신호가 DRAM 시스템 (100) 에 의해 수신되고, 메모리 어레이 (114) 에 기록되고 그 후에 메모리 어레이 (114) 로부터 판독되고 그리고 DRAM 시스템 (100) 에 의해 송신되어야 하기 때문에, 느릴 수도 있다. 더욱이, 도 2 의 훈련 프로세스는 일반적으로 SoC (102) 의 스타트업 동안 일어나기 때문에, 프로세스는 상당한 부트 메모리를 요구할 수도 있고, 이는 소프트웨어로 하여금 추가적인 오버헤드를 발생시키게 할 수도 있다.
이것과 관련하여, 도 3 은 포트-투-포트 루프백 커넥션을 이용하여 메모리 훈련을 제공하여, 그 결과 훈련 동안 도 1 의 DRAM 시스템 (100) 의 메모리 어레이 (114) 에 액세스할 필요성을 회피하기 위한 본 명세서에서 개시된 일 예시적인 SoC (300) 및 DRAM 시스템 (302) 을 예시한다. 도 3 에서 알 수 있는 바와 같이, SoC (300) 및 DRAM 시스템 (302) 은 SoC (300) 의 포트들 (304(0)-304(X)) 및 DRAM 시스템 (302) 의 포트들 (306(0)-306(X)) 및 메모리 어레이 (308) 를 포함하여, 도 1 의 SoC (102) 및 DRAM 시스템 (100) 의 엘리먼트들에 대응하는 엘리먼트들을 제공한다. DRAM 시스템 (302) 은 또한, 루프백 커넥션들 (310(0)-310(1)) 을 제공하는데, 이 루프백 커넥션들은 인접한 포트들 (306(0)-306(1) 및 306(2)-306(X)) 을 각각 커플링한다. SoC (300) 는, 도 5 에 대하여 이하 더 상세히 논의되는 바와 같이, 일부 양태들에서 훈련 신호들 (314) 을 DRAM 시스템 (302) 으로 전송하고 DRAM 시스템 (302) 으로부터 수신된 훈련 신호들 (314) 을 평가할 수도 있는 폐루프 훈련 엔진 (312) 을 또한 포함한다.
일부 양태들에서, 도 3 의 SoC (300) 및 DRAM 시스템 (302) 을 이용하여 훈련하는 것은 DRAM 시스템 (302) 의 제 1 포트 (예를 들어, 포트 306(0)) 로 훈련 신호 (314) 를 전송하는 것을 포함한다. 훈련 신호 (314) 는 그 후 루프백 커넥션 (예를 들어, 루프백 커넥션 (310(0)) 을 통해 DRAM 시스템 (302) 의 제 2 포트 (예를 들어, 포트 (306(1)) 로 중계되고, SoC (300) 로 되전송된다. 제 2 포트 (306(1)) 로부터 수신된 훈련 신호 (314) 는 그 후 훈련 평가를 위해 제 1 포트 (306(0)) 로 전송된 훈련 신호 (314) 와 비교된다. 훈련 신호 (314) 는 메모리 어레이 (308) 에 기록될 필요가 없기 때문에, 도 3 의 포트-투-포트 훈련은 도 2 의 종래의 훈련 프로세스와는 대조적으로 "폐루프" 인 것으로 간주될 수도 있다. 일부 양태들에서, 루프백 커넥션들 (310(0)-310(1)) 은 양방향적일 수도 있다. 예를 들어, 제 1 훈련 페이즈에서, 훈련 신호 (314) 는 SoC (300) 로부터 포트 (306(0)) 로 전송되고 포트 (306(1)) 로부터 수신될 수도 있는 동시에, 제 2 훈련 페이즈에서, 훈련 신호 (314) 는 포트 (306(1)) 로 전송되고 포트 (306(0)) 로부터 수신될 수도 있다.
도 3 의 루프백 커넥션들 (310(0)-310(1)) 의 일 예시적인 구현이 도 4 에서 예시된다. 도 4 에서, SoC (402) 의 포트들 (400(0)-400(1)) 은 DRAM 시스템 (406) 의 포트들 (404(0)-404(1)) 에 연결된다. DRAM 시스템 (406) 의 포트들 (404(0) 및 404(1)) 의 각각은 멀티플렉서 (408(0) 및 408(1)) 를 각각 포함한다. SoC (402) 의 폐루프 훈련 엔진 (410) 은 DRAM 시스템 (406) 을 루프백 모드에 둘 수도 있고, 그 루프백 모드에서, 멀티플렉서들 (408(0)-408(1)) 은 DRAM 시스템 (406) 의 메모리 어레이 (412) 로부터 데이터를 취출하는 대신에 인접한 포트 (404(0), 404(1)) 로부터 데이터를 선택한다. 이 방식으로, SoC (402) 는 메모리 어레이 (412) 로부터의 데이터 대신에 루프백을 통한 훈련 신호 (미도시) 를 수신할 수도 있다. 일 예시적인 양태에서, 그리고 예시한 바와 같이, 멀티플렉서 (408(0)) 는 포트 (404(1)) 로부터 포트 (404(0)) 로의 루프백을 위해 값 "1" 로 설정될 수도 있고, 멀티플렉서 (408(1)) 는 포트 (404(0)) 로부터 포트 (404(1)) 로의 루프백을 위해 값 "1" 로 설정될 수도 있다. 다른 회로부가 본 개시의 범위로부터 벗어남 없이 루프백 커넥션을 유발하기 위해 일부 양태들에서 제공될 수도 있다는 것이 이해될 것이다.
도 5 는 포트-투-포트 루프백 커넥션을 이용하여 메모리 훈련을 제공하기 위한 도 3 의 SoC (300) 및 DRAM 시스템 (302) 의 예시적인 동작들을 예시하는 플로우차트이다. 도 5 를 설명하는데 있어서는, 도 3 의 엘리먼트들이 명료성을 위해 참조된다. 도 5 에서, 동작들은 SoC (300) 가 제 1 포트 (306(0)) 및 제 2 포트 (306(1)) 상의 메모리 동작들 (미도시) 를 옵션적으로 디스에이블하는 것으로 시작한다 (블록 500). SoC (300) 는 그 후 루프백 커넥션 (310(0)) 을 통해 통신하도록 DRAM 시스템 (302) 의 제 1 포트 (306(0)) 및 제 2 포트 (306(1)) 를 구성할 수도 있다 (블록 502). 이 방식으로, 제 1 및 제 2 포트들 (306(0) 및 (306(1)) 이 훈련을 위해 이용될 수도 있는 동시에, 포트들 (306(2)-306(X)) 은 SoC (300) 와 DRAM 시스템 (302) 사이의 미션-모드 통신을 위해 계속 이용될 수도 있다.
SoC (300) 는 그 후 폐루프 훈련 엔진 (312) 에 의해 제공된 훈련 신호 (314) 를 증분 또는 감분할 수도 있다 (블록 504). 일부 양태들에서, 훈련 신호 (314) 는 하나 이상의 증분적 훈련 신호 (314) 값들의 범위에 대하여 낮은 값 또는 높은 값을 초기에 표현할 수도 있다. 훈련 신호 (314) 는 비제한적 예들로서, 타이밍 훈련 파라미터 또는 전압 훈련 파라미터 중 하나 이상에 대응할 수도 있다. 제 1 포트 (306(0)) 는 그 후 SoC (300) (예를 들어, 폐루프 훈련 엔진 (312)) 로부터 훈련 신호 (314) 를 수신한다 (블록 506). 제 1 포트 (306(0)) 는 차례로 훈련 신호 (314) 를 루프백 커넥션 (310(0)) 을 통해 제 2 포트 (306(1)) 에 제공한다 (블록 508). 제 2 포트 (306(1)) 는 그 후 훈련 신호 (314) 를 SoC (300) 에 (예를 들어, 폐루프 훈련 엔진 (312) 에) 제공한다 (블록 510). 이 방식으로, 폐루프 훈련 엔진 (312) 은 일부 양태들에서는, DRAM 시스템 (302) 성능의 속성 (attribute) 들을 측정하는 동안에 루프백을 통해 훈련 신호 (314) 를 송신할 수도 있다. 일부 양태들에서, 훈련 신호 (314) 는 제 2 포트 (306(1)) 에 의해 수신되고, 루프백 커넥션 (310(0)) 을 통해 제 1 포트 (306(0)) 에 제공되고, 그리고 제 1 포트 (306(0)) 에 의해 SoC (300) 에 제공될 수도 있다. 이 교대의 루프백 경로가 상기 설명된 루프백 경로 대신에 또는 그에 더하여 채용될 수도 있다.
제 2 포트 (306(1)) 로부터 훈련 신호 (314) 를 수신 시에, 폐루프 훈련 엔진 (312) 은 훈련 신호 (314) 에 대응하는 하나 이상의 훈련 결과들을 결정할 수도 있다 (블록 512). 훈련 결과(들)는 비제한적 예들로서, 폐루프 훈련 엔진 (312) 에 의한 훈련 신호 (314) 의 송신 및 수신 동안 경과된 클록 사이클들의 수 및/또는 그 동안 검출된 에러들의 수를 포함할 수도 있다. SoC (300) 는 그 후 훈련 신호 (314) 가 추가로 증분 또는 감분되어야 하는지 여부를 결정할 수도 있다 (블록 514). 예를 들어, SoC (300) 는 일련의 가능한 훈련 신호들 (314) 이 반복적으로 테스팅되는 "파라미터 스윕 (parameter sweep)" 을 수행하는 과정에 있을 수도 있다. 따라서, SoC (300) 가 판정 블록 514 에서 훈련 신호 (314) 가 추가로 증분 또는 감분되어야 한다 (즉, 파라미터 스윕이 완료되지 않는다) 고 결정하면, 프로세싱은 블록 504 로 리턴하고, 프로세스는 훈련 신호 (314) 의 증분된 또는 감분된 값에 대해 반복한다. 이 방식으로, 훈련 신호 (314) 는 초기의 낮은 값으로부터 점점 더 높은 값들로 반복적으로 수정되거나, 또는 그 역도 또한 마찬가지이고, 훈련 결과가 각각의 훈련 신호 (314) 를 위해 레코딩될 수도 있다.
그러나, SoC (300) 가 판정 블록 514 에서 훈련 신호 (314) 가 추가로 증분 또는 감분되어서는 안된다고 결정하면, SoC (300) 는 하나 이상의 훈련 결과들에 기초하여 DRAM 시스템 (302) 에 대한 하드웨어 파라미터를 결정할 수도 있다 (블록 516). 일부 양태들에서, DRAM 시스템 (302) 에 대한 하드웨어 파라미터를 결정하는 것은 SoC (300) 가 타이밍 예외 또는 에러 메시지를 리턴하기 위한 일련의 하나 이상의 증분적 훈련 신호들 중에서 처음이었던 훈련 신호 (314) (즉, 처음-결함 (first-failing) 증분적 훈련 신호) 를 식별하는 것을 포함할 수도 있다. SoC (300) 는 또한, 타이밍 예외 또는 에러 메시지를 리턴하기 위한 일련의 하나 이상의 증분적 훈련 신호들 중에서 마지막이었던 훈련 신호 (314) (즉, 마지막-결함 (last-failing) 증분적 훈련 신호) 를 식별할 수도 있다. SoC (300) 는 일부 양태들에서, 그 후 처음-결함 증분적 훈련 신호와 마지막-결함 증분적 훈련 신호 사이의 중앙값 또는 중점에 기초하여 하드웨어 파라미터를 결정할 수도 있다.
도 5 에 대하여 상기 설명된 동작들은 포트들 (306(0)-306(X)) 의 전부 또는 서브세트에 대해 반복될 수도 있다는 것이 이해될 것이다. 하드웨어 파라미터 (즉, 비제한적 예들로서, 타이밍 파라미터 또는 전압 파라미터) 가 포트들 (306(0)-306(X)) 중 하나에 대해 결정된 후에, 상기 설명된 동작들이 상이한 하드웨어 파라미터에 대하여 포트들 (306(0)-306(X)) 중 동일한 포트에 대해 반복될 수도 있다는 것이 추가로 이해될 것이다.
본 명세서에서 개시된 양태들에 따른 포트-투-포트 루프백들을 이용하여 DRAM 시스템들의 메모리 훈련을 제공하는 것은 임의의 프로세서-기반 디바이스에 제공되거나 또는 그에 통합될 수도 있다. 예들은, 제한 없이, 셋 톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 로케이션 데이터 유닛, 모바일 로케이션 데이터 유닛, 모바일 폰, 셀룰러 폰, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 개인 휴대 정보 단말기 (PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, 디지털 비디오 디스크 (DVD) 플레이어, 및 휴대용 디지털 비디오 플레이어를 포함한다.
이것과 관련하여, 도 6 은 도 3 에서의 양태들에 따른 SoC (300) 및/또는 DRAM 시스템 (302) 을 제공할 수도 있는 프로세서-기반 시스템 (600) 의 일 예를 예시한다. 일부 양태들에서, 프로세서-기반 시스템 (600) 은 도 3 의 SoC (300) 를 포함할 수도 있다. 도 6 의 예에서, 프로세서-기반 시스템 (600) 은 하나 이상의 중앙 프로세싱 유닛들 (CPU들) (602) 을 포함하고, 그 각각은 하나 이상의 프로세서들 (604) 을 포함한다. CPU(들) (602) 는 일시적으로 저장된 데이터에 대한 고속 액세스를 위해 프로세서(들)에 커플링된 캐시 메모리 (606) 를 가질 수도 있다. CPU(들) (602) 는 시스템 버스 (608) 에 커플링되고 프로세서-기반 시스템 (600) 에 포함된 디바이스들을 인터커플링할 수 있다. 잘 알려진 바와 같이, CPU(들) (602) 는 시스템 버스 (608) 를 통해 어드레스, 제어, 및 데이터 정보를 교환하는 것에 의해 이들 다른 디바이스들과 통신한다.
다른 디바이스들이 시스템 버스 (608) 에 연결될 수 있다. 도 6 에서 예시한 바와 같이, 이들 디바이스들은 예들로서, 메모리 시스템 (610), 하나 이상의 입력 디바이스들 (612), 하나 이상의 출력 디바이스들 (614), 하나 이상의 네트워크 인터페이스 디바이스들 (616), 및 하나 이상의 디스플레이 제어기들 (618) 을 포함할 수 있다. 입력 디바이스(들) (612) 는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이들에 제한되지는 않는, 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들) (614) 는 오디오, 비디오, 다른 시각적 표시자들 등을 포함하지만 이들에 제한되지는 않는, 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들) (616) 는 네트워크 (620) 로의 및 로부터의 데이터의 교환을 허용하도록 구성된 임의의 디바이스일 수 있다. 네트워크 (620) 는 유선 또는 무선 네트워크, 사설 또는 공중 네트워크, 로컬 영역 네트워크 (LAN), WLAN (wide local area network), 또는 인터넷을 포함하지만 이들에 제한되지는 않는 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들) (616) 는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템 (610) 은 메모리 제어기 (622) 및 하나 이상의 메모리 유닛들 (624(0)-624(N)) 을 포함할 수 있다. 일부 양태들에서, 메모리 시스템 (610) 은 도 3 의 예시적인 양태들에 따른 DRAM 시스템 (302) 을 포함할 수도 있다.
CPU(들) (602) 는 하나 이상의 디스플레이들 (626) 로 전송되는 정보를 제어하기 위해 시스템 버스 (608) 를 통해 디스플레이 제어기(들) (618) 에 액세스하도록 또한 구성될 수도 있다. 디스플레이 제어기(들) (618) 는 하나 이상의 비디오 프로세서들 (628) 을 통해 디스플레이될 정보를 디스플레이(들) (626) 로 전송하고, 하나 이상의 비디오 프로세서들은 디스플레이(들) (626) 에 적합한 포맷으로 디스플레이될 정보를 프로세싱한다. 디스플레이(들) (626) 는 음극선관 (CRT), 액정 디스플레이 (LCD), 플라즈마 디스플레이 등을 포함하지만 이들에 제한되지는 않는 임의의 타입의 디스플레이를 포함할 수 있다.
당업자들은 본 명세서에서 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리에 또는 또 다른 컴퓨터 판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 양자의 조합들로서 구현될 수도 있다는 것을 또한 인식할 것이다. 본 명세서에서 설명된 디바이스들은 예들로서, 임의의 회로, 하드웨어 컴포넌트, 집적 회로 (IC), 또는 IC 칩에서 채용될 수도 있다. 본 명세서에서 개시된 메모리는 임의의 타입 및 사이즈의 메모리일 수도 있고 원하는 임의의 타입의 정보를 저장하도록 구성될 수도 있다. 이 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능성의 관점에서 일반적으로 상기 설명되었다. 이러한 기능성이 구현되는 방법은 전체 시스템에 부과된 특정한 애플리케이션, 설계 선택들, 및/또는 설계 제약들에 의존한다. 당업자들은 설명된 기능들을 각각의 특정한 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 이러한 구현 판정들이 본 개시의 범위로부터 벗어남을 야기하는 것으로서 해석되지 않아야 한다.
본 명세서에서 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 본 명세서에서 설명된 기능들을 수행하도록 설계된 프로세서, 디지털 신호 프로세서 (DSP), 애플리케이션 특정 집적 회로 (ASIC), 필드 프로그램가능 게이트 어레이 (FPGA) 또는 다른 프로그램가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 그 임의의 조합으로 구현 또는 수행될 수도 있다. 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수도 있다.
본 명세서에서 개시된 양태들은 하드웨어에서 그리고 하드웨어에 저장되는 명령들에서 구현될 수도 있고, 예를 들어, 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적으로 프로그램가능한 ROM (EPROM), 전기적으로 소거가능한 프로그램가능한 ROM (EEPROM), 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수도 있다. 일 예시적인 저장 매체는 프로세서에 커플링되어 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 은 원격국에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 원격국, 기지국, 또는 서버에 이산 컴포넌트들로서 상주할 수도 있다.
또한, 본 명세서의 예시적인 양태들 중 임의의 양태에서 설명된 동작 단계들이 예들 및 논의를 제공하도록 설명된다는 것이 주목된다. 설명된 동작들은 예시된 시퀀스들과는 다른 다수의 상이한 시퀀스들에서 수행될 수도 있다. 더욱이, 단일의 동작 단계에서 설명된 동작들은 실제로는 다수의 상이한 단계들에서 수행될 수도 있다. 추가적으로, 예시적인 양태들에서 논의된 하나 이상의 동작 단계들은 조합될 수도 있다. 플로우차트 다이어그램들에서 예시된 동작 단계들에는, 당업자에게 쉽게 명백할 바와 같이 다수의 상이한 수정들이 행해질 수도 있다는 것이 이해될 것이다. 당업자들은 또한, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수도 있다는 것을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학장들 또는 광학 입자들, 또는 그 임의의 조합에 의해 표현될 수도 있다.
본 개시의 이전의 설명은 임의의 당업자가 본 개시를 제조 또는 이용하는 것을 가능하게 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 당업자들에게 쉽게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 사상 또는 범위로부터 벗어남 없이 다른 변화들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 설명된 예들 및 설계들에 제한되도록 의도되지 않고, 본 명세서에서 개시된 원리들 및 신규한 특징들에 부합하는 최광의 범위를 부여받게 될 것이다.

Claims (21)

  1. 동적 랜덤 액세스 메모리 (DRAM) 시스템에 대한 메모리 훈련 (memory training) 을 제공하기 위한 방법으로서,
    DRAM 시스템의 제 1 포트에 의해, 시스템-온-칩 (System-on-Chip; SoC) 으로부터 훈련 신호를 수신하는 단계;
    상기 DRAM 시스템의 상기 제 1 포트에 의해, 루프백 커넥션을 통해 상기 DRAM 시스템의 제 2 포트에 상기 훈련 신호를 제공하는 단계; 및
    상기 DRAM 시스템의 상기 제 2 포트에 의해, 상기 SoC 에 상기 훈련 신호를 제공하는 단계
    를 포함하는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 제 1 포트 및 상기 제 2 포트는 복수의 포트들의 서브세트를 포함하고;
    상기 DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법은,
    상기 제 1 포트 및 상기 제 2 포트 상의 메모리 동작들을 디스에이블하는 단계; 및
    상기 루프백 커넥션을 통해 통신하도록 상기 제 1 포트 및 상기 제 2 포트를 구성하는 단계
    를 더 포함하는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 훈련 신호를 수신하는 단계는 상기 SoC 의 폐루프 훈련 엔진으로부터 상기 훈련 신호를 수신하는 단계를 포함하고; 그리고
    상기 SoC 에 상기 훈련 신호를 제공하는 단계는 상기 SoC 의 상기 폐루프 훈련 엔진에 상기 훈련 신호를 제공하는 단계를 포함하는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법.
  4. 제 3 항에 있어서,
    상기 훈련 신호는 상기 폐루프 훈련 엔진에 의해 제공되는 하나 이상의 증분적 훈련 신호들 중 하나이고;
    상기 DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법은,
    상기 하나 이상의 증분적 훈련 신호들에 대응하는 하나 이상의 훈련 결과들을 결정하는 단계; 및
    상기 하나 이상의 훈련 결과들에 기초하여 상기 DRAM 시스템에 대한 하드웨어 파라미터를 결정하는 단계
    를 더 포함하는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법.
  5. 제 4 항에 있어서,
    상기 하드웨어 파라미터를 결정하는 단계는 상기 하나 이상의 증분적 훈련 신호들 중의 처음-결함 (first-failing) 증분적 훈련 신호와 상기 하나 이상의 증분적 훈련 신호들 중의 마지막-결함 (last-failing) 증분적 훈련 신호 사이의 중앙값을 결정하는 단계를 포함하는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법.
  6. 제 4 항에 있어서,
    상기 하나 이상의 증분적 훈련 신호들에 대응하는 하나 이상의 훈련 결과들을 결정하는 단계는 파라미터 스윕을 수행하는 단계를 포함하는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 훈련 신호는 타이밍 훈련 파라미터 및 전압 훈련 파라미터 중 하나 이상을 포함하는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 제 1 포트 및 상기 제 2 포트는 상기 DRAM 시스템 내에서 인접한, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 루프백 커넥션은 양방향적인, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 제 1 포트 및 상기 제 2 포트의 각각은 상기 루프백 커넥션을 선택하도록 동작하는 멀티플렉서 (MUX) 를 포함하는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 방법.
  11. 동적 랜덤 액세스 메모리 (DRAM) 시스템에 대한 메모리 훈련 (memory training) 을 제공하기 위한 시스템으로서,
    DRAM 시스템에 통신가능하게 커플링된 시스템-온-칩 (System-on-Chip; SoC); 및
    루프백 커넥션을 통해 통신가능하게 커플링된 제 1 포트 및 제 2 포트를 포함하는 상기 DRAM 시스템
    을 포함하고;
    상기 DRAM 시스템은,
    상기 DRAM 시스템의 상기 제 1 포트에 의해, 상기 SoC 로부터 훈련 신호를 수신하고;
    상기 DRAM 시스템의 상기 제 1 포트에 의해, 상기 루프백 커넥션을 통해 상기 DRAM 시스템의 상기 제 2 포트에 상기 훈련 신호를 제공하고; 그리고
    상기 DRAM 시스템의 상기 제 2 포트에 의해, 상기 SoC 에 상기 훈련 신호를 제공하도록
    구성되는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템.
  12. 제 11 항에 있어서,
    상기 SoC 는 상기 제 1 포트 및 상기 제 2 포트를 포함하는 복수의 포트들을 통해 상기 DRAM 시스템에 통신가능하게 커플링되고;
    상기 SoC 는,
    상기 제 1 포트 및 상기 제 2 포트 상의 메모리 동작들을 디스에이블하고; 그리고
    상기 루프백 커넥션을 통해 통신하도록 상기 제 1 포트 및 상기 제 2 포트를 구성하도록
    구성되는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템.
  13. 제 11 항에 있어서,
    상기 SoC 는 폐루프 훈련 엔진을 포함하고;
    상기 DRAM 시스템은 또한,
    상기 SoC 의 상기 폐루프 훈련 엔진으로부터 상기 훈련 신호를 수신하고; 그리고
    상기 SoC 의 상기 폐루프 훈련 엔진에 상기 훈련 신호를 제공하도록
    구성되는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템.
  14. 제 13 항에 있어서,
    상기 폐루프 훈련 엔진은,
    상기 훈련 신호를 포함하는 하나 이상의 증분적 훈련 신호들을 제공하고;
    상기 하나 이상의 증분적 훈련 신호들에 대응하는 하나 이상의 훈련 결과들을 결정하고; 그리고
    상기 하나 이상의 훈련 결과들에 기초하여 상기 DRAM 시스템에 대한 하드웨어 파라미터를 결정하도록
    구성되는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템.
  15. 제 14 항에 있어서,
    상기 폐루프 훈련 엔진은 상기 하나 이상의 증분적 훈련 신호들 중의 처음-결함 (first-failing) 증분적 훈련 신호와 상기 하나 이상의 증분적 훈련 신호들 중의 마지막-결함 (last-failing) 증분적 훈련 신호 사이의 중앙값을 결정하는 것에 의해 상기 하드웨어 파라미터를 결정하도록 구성되는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템.
  16. 제 14 항에 있어서,
    상기 폐루프 훈련 엔진은 파라미터 스윕을 수행하는 것에 의해 상기 하나 이상의 증분적 훈련 신호들에 대응하는 하나 이상의 훈련 결과들을 결정하도록 구성되는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템.
  17. 제 11 항에 있어서,
    상기 DRAM 시스템은 타이밍 훈련 파라미터 및 전압 훈련 파라미터 중 하나 이상을 포함하는 상기 훈련 신호를 수신하도록 구성되는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템.
  18. 제 11 항에 있어서,
    상기 제 1 포트 및 상기 제 2 포트는 상기 DRAM 시스템 내에서 인접한, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템.
  19. 제 11 항에 있어서,
    상기 루프백 커넥션은 양방향적인, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템.
  20. 제 11 항에 있어서,
    상기 제 1 포트 및 상기 제 2 포트의 각각은 상기 루프백 커넥션을 선택하도록 구성된 멀티플렉서 (MUX) 를 포함하는, DRAM 시스템에 대한 메모리 훈련을 제공하기 위한 시스템.
  21. 동적 랜덤 액세스 메모리 (DRAM) 시스템을 포함하는 장치로서,
    DRAM 시스템의 제 1 포트에 의해, 시스템-온-칩 (System-on-Chip; SoC) 으로부터 훈련 (training) 신호를 수신하고;
    상기 DRAM 시스템의 상기 제 1 포트에 의해, 루프백 커넥션을 통해 제 2 포트에 상기 훈련 신호를 제공하고; 그리고
    상기 DRAM 시스템의 상기 제 2 포트에 의해, 상기 SoC 에 상기 훈련 신호를 제공하도록
    구성되는, DRAM 시스템을 포함하는 장치.
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