KR20160111863A

KR20160111863A - 전송기 회로, 반도체 장치 및 데이터 전송 방법

Info

Publication number: KR20160111863A
Application number: KR1020160031038A
Authority: KR
Inventors: 고이찌 다께다; 히로까즈 나가세; 신뻬이 와따나베
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2015-03-17
Filing date: 2016-03-15
Publication date: 2016-09-27
Also published as: JP2016174346A; CN105991115B; TWI692226B; TW201705730A; JP6557562B2; CN105991115A

Abstract

한 실시예에 따른 전송기 회로는, 입력 데이터의 엣지들에 기초하여 펄스 신호를 생성하는 펄스 생성 회로; 펄스 신호에 기초하여, 엣지들 중 하나의 엣지에 따라 제1 출력 펄스 신호를 외부 절연 결합 요소의 제1 단에 출력하는 제1 출력 드라이버; 펄스 신호에 기초하여, 엣지들 중 다른 하나의 엣지에 따라 제2 출력 펄스 신호를 절연 결합 요소의 제2 단에 출력하는 제2 출력 드라이버; 및 전원 전압이 턴온될 때로부터 규정된 기간 동안 제1 출력 펄스 신호 및 제2 출력 펄스 신호가 출력되는 것을 중단시키는 출력 중단 회로를 포함한다.

Description

전송기 회로, 반도체 장치 및 데이터 전송 방법{TRANSMITTER CIRCUIT, SEMICONDUCTOR APPARATUS AND DATA TRANSMISSION METHOD}

본 발명은, 전송기 회로, 반도체 장치, 및 데이터 전송 방법에 관한 것이다.

전원 전압이 서로 상이한 복수의 반도체 칩들간에 신호가 교환되는 경우, 반도체 칩들은 신호를 교환하는데 있어서 절연 결합 요소들에 의해 기본적으로 전기적으로 서로 절연되어야 한다. 공지된 절연 결합 요소로서는, 커패시터, 코일 등을 이용한 AC 결합 요소, 및 광학적 결합 요소(포토커플러)가 포함된다. 일본 무심사 특허 출원 공개(Japanese Unexamined Patent Application Publication) 제2013-229812호는, 마이크로-격리자(micro-isolator)라 불리는, 절연 결합 요소로서 코일을 이용하여 신호를 교환하는 반도체 장치를 개시한다.

일본 무심사 특허 출원 공개 제2013-229812호의 개시내용에서, 데이터 신호의 엣지에 의해 트리거되는 펄스 신호가 전송기 회로로부터 전송된다. 여기서, 전송기 회로로부터, 데이터 신호의 상승 엣지와 하강 엣지를 구분할 수 있는 펄스 신호가 전송된다. 따라서, 데이터 신호는 수신기 회로에서 재구성될 수 있다.

한편, 일본 무심사 특허 출원 공개 제2005-045100호 및 2012-253241호와 일본 특허 제4750746호 각각은, 전원과 접지 사이에 제공되는 정전 방전 보호 회로를 개시한다. 정전 방전 보호 회로는, 반도체 장치의 내부 회로를 정전 방전에 의해 발생된 고전압 펄스로부터 보호하기 위해 탑재된다. 일본 무심사 특허 출원 공개 제2005-045100호 및 2012-253241호에 개시된 정전 방전 보호 회로는, 전원에서의 갑작스런 증가를 감지하면 NMOS 트랜지스터를 턴온시킨다. 일본 무심사 특허 제4750746호에 개시된 정전 방전 보호 회로(GGNMOS: Gate Grounded NMOS)는 소정 레벨의 전원 전위에 도달하면 NMOS 트랜지스터의 기생 바이폴라를 턴온시킨다. 상기 동작들에 의해, 각각의 정전 방전 보호 회로는 전원 전위가 내부 회로의 브레이크다운 전압(breakdown voltage)에 도달하기 이전에 동작한다. 따라서, 전원 전압에서의 증가가 억제되고 내부 회로가 보호된다.

발명자들은 다음과 같은 문제를 발견했다.

예를 들어, 정전 방전 손상 테스트 중 하나인 HBM(Human Body Model) 테스트가 일본 무심사 특허 출원 공개 제2013-229812호에 개시된 바와 같은 마이크로-격리자에 의해 수행될 때, 전송기 회로의 브레이크다운 또는 절연 결합 요소의 파손 등의 고장이 발생할 수 있다는 것이 드러났다. 써지 전류(surge current)의 인가는 전원 전압이 명시된 전압을 초과하고 전송기 회로가 잘못된 펄스를 출력하게 하여, 궁극적으로 상기와 같은 고장을 유도한다는 것이 드러났다.

고속의 동작성, 낮은 전력 소비, 작은 면적 점유, 및 잡음 배제성(noise immunity)은 마이크로-격리자의 중요한 성능 지표이다. 이들을 향상시키기 위한 한 방식은, 전송기 회로로부터 절연 결합 요소인 변압기로 단시간에 큰 전류가 흐르게 하는 것이다. 예를 들어, 일본 무심사 특허 출원 공개 제2013-229812호에 개시된 마이크로-격리자 내의 전송기 회로는 짧은 펄스를 출력하는 펄스 생성 유닛과 높은 구동 성능을 갖는 출력 드라이버 유닛에 의해 구성된다. 반면, 펄스 생성 유닛은, 전원이 턴온된 직후에, 펄스 생성 유닛을 구성하는 지연 요소 내의 내부 노드들의 상태가 불안정함으로써, 펄스 생성 유닛이 잘못된 펄스를 출력하는 경향이 있다는 문제와 관련되어 있다. 또한, 출력 드라이버 유닛은, 보통, 예를 들어, 100 mA의 전류가 명시된 전압(예를 들어, 5V)에서 변압기를 통해 흐르게 하도록 설계되어 있다. 여기서, 출력 드라이버 유닛은, 명시된 전압보다 대체로 높은 전원 전압이 인가될 때, 허용가능한 값보다 큰 전류가 동작시에 드라이버나 변압기를 통해 흐른다는 문제와 관련되어 있다.

구성 요소들이 문제점들과 각각 관련되어 있지만, 보통 2개의 문제점은 동시에 발생하지 않으므로 해결과제가 있는 것은 아니다. 그러나, 전원과 접지 사이에 HBM 테스트가 수행될 때, 전원이 명시된 전압(예를 들어, 약 10V)보다 대체로 높은 전압에서 턴온되는 상태에 진입한다. 그 다음, 펄스 생성 유닛이 잘못된 펄스를 생성하는 동안, 허용가능한 값(예를 들어, 수 백 mA)보다 큰 전류가 드라이버나 변압기를 통해 흘러, 전송기 회로의 브레이크다운이나 절연 결합 요소의 파손 등의 고장을 초래한다.

일본 무심사 특허 출원 공개 제2005-045100호 및 2012-25324호1와 일본 특허 제4750746호에 개시된 정전 방전 보호 회로에서, 써지 전류의 인가에 기인한 전원 전압에서의 증가는 브레이크다운 전압(예를 들어, 10V 남짓)보다 낮게 억제될 수 있지만, 명시된 전압(예를 들어, 5V)에 가깝게 써지 전류를 억제하는 것은 어렵다. 또한, 전송기 회로를 구성하는 펄스 생성 유닛이 잘못된 펄스를 출력하는 것을 방지하는 것이 가능하지 않다. 따라서, 결과적으로, 명시된 전압보다 높은 전원 전압이 잘못된 펄스에 의해 드라이버와 변압기로 전송되어, 전술된 바와 같은 고장을 초래한다.

전술된 바와 같이, 종래의 정전 방전 보호 회로는 정전 방전 손상 테스트에서 고장을 효과적으로 억제할 수 없다.

명세서의 상세한 설명과 첨부된 도면으로부터 다른 문제점들과 신규한 특성들이 명백해질 것이다.

한 실시예에 따른 전송기 회로는, 전원 전압이 턴온될 때로부터 규정된 기간 동안에 제1 및 제2 출력 펄스 신호의 출력을 중단하는 출력 중단 회로를 포함한다.

한 실시예에 따르면, 정전 방전 손상 테스트에서의 고장이 억제될 수 있다.

상기 및 다른 양태들, 이점들, 및 특징들은, 첨부된 도면들과 연계하여 취해지는 소정 실시예들에 대한 이하의 설명으로부터 더욱 명백해질 것이다.
도 1은 제1 실시예에 따른 반도체 장치의 구조를 도시하는 블록도이다.
도 2는 제1 실시예에 따른 반도체 장치의 탑재예를 도시하는 도면이다.
도 3은 제1 실시예에 따른 전송기 회로(TX1)의 구체적인 회로 구조의 예를 도시하는 회로도이다.
도 4는 제1 실시예에 따른 전송기 회로(TX1)의 동작의 한 예를 도시하는 타이밍도이다.
도 5는 제1 실시예에 따른 수신기 회로(RX1)의 구체적인 회로 구조의 예를 도시하는 회로도이다.
도 6은 제1 실시예에 따른 수신기 회로(RX1)의 동작의 한 예를 도시하는 타이밍도이다.
도 7은 제1 실시예의 비교예에 따른 전송기 회로(TX10)의 구체적인 회로 구조의 한 예를 도시하는 회로도이다.
도 8은 비교예에 따른 전송기 회로(TX10)와의 HBM 테스트에서의 고장 발생 메커니즘을 기술하기 위한 타이밍도이다.
도 9는 전송기 회로(TX1)와의 HBM 테스트에서의 고장을 억제하는 메커니즘을 기술하기 위한 타이밍도이다.
도 10은 제1 실시예에 따른 출력 중단 회로(10)의 구체적인 회로 구조의 한 예를 도시하는 회로도이다.
도 11은 전원 전압이 턴온될 때 제1 실시예에 따른 출력 중단 회로(10)의 동작을 기술하기 위한 타이밍도이다.
도 12는 제1 실시예에 따른 전송기 회로(TX1)의 변형을 도시하는 회로도이다.
도 13은 제1 실시예에 따른 전송기 회로(TX1)의 변형을 도시하는 회로도이다.
도 14는 제1 실시예에 따른 펄스 생성 회로(PGC; pulse generating circuit)의 변형을 도시하는 회로도이다.
도 15는 제2 실시예에 따른 출력 중단 회로(20)의 구체적인 회로 구조의 한 예를 도시하는 회로도이다.
도 16은 전원 전압이 턴온될 때 제2 실시예에 따른 출력 중단 회로(20)의 동작을 기술하기 위한 타이밍도이다.
도 17은 제3 실시예에 따른 출력 중단 회로(30)의 구체적인 회로 구조의 한 예를 도시하는 회로도이다.
도 18은 전원 전압이 턴온될 때 제3 실시예에 따른 출력 중단 회로(30)의 동작을 기술하기 위한 타이밍도이다.
도 19는 제3 실시예에 따른 반도체 장치 시스템(2)의 구조를 도시하는 블록도이다.
도 20은 반도체 장치 시스템(2)이 적용되는 인버터 장치를 도시하는 도면이다.
도 21은 반도체 장치 시스템(2)이 적용되는 인버터 장치의 동작을 도시하는 타이밍도이다.
도 22는 커패시터가 절연 결합 요소로서 이용되는 경우의 반도체 장치의 탑재 예이다.
도 23은 GMR 요소가 절연 결합 요소로서 이용되는 반도체 장치의 탑재 예이다.

이하에서, 도면을 참조하여, 특정한 실시예의 상세한 설명이 주어질 것이다. 설명의 명료성을 위해, 이하의 설명과 참조되는 도면은 적절하다면 생략되거나 간소될 것임에 유의한다. 또한, 도면에서 다양한 프로세스를 실행하는 기능 블록으로서 도시된 요소는, CPU, 메모리, 및 기타의 회로에 의해 하드웨어로서 구현될 수 있고, 메모리 등에 로딩된 프로그램에 의해 소프트웨어로서 구현될 수 있다. 따라서, 본 기술분야의 통상의 기술자라면, 이들 기능 블록들은, 하드웨어만으로, 소프트웨어만으로, 또는 이들의 조합에 의해 다양한 방식으로 구현될 수 있고, 본 발명은 이들 중 하나로 제한되지 않는다는 것을 이해할 것이다. 도면에서, 동일한 참조 문자들은 동일한 요소들에 할당되고, 필요하다면 반복적 설명은 생략된다는 점에 유의한다.

(제1 실시예)

<반도체 장치(1)의 구조>

우선, 도 1을 참조하여, 제1 실시예에 따른 반도체 장치의 설명이 주어질 것이다. 도 1은 제1 실시예에 따른 반도체 장치(1)의 구조를 도시하는 블록도이다. 제1 실시예에 따른 반도체 장치(1)는, 전송기 회로(TX1), 1차 코일(L11), 2차 코일(L12), 및 수신기 회로(RX1)를 포함하고, 마이크로-격리자를 구성한다.

전송기 회로(TX1)는 반도체 칩(CHP1)에 형성된다. 반도체 칩(CHP1)은 제1 전원 시스템에 속하는 제1 전원(전원 전압(VDD1), 접지 전압(GND1); 전위차 VDD1 - GND1은, 예를 들어, 5V이다)에 의해 구동된다는 점에 유의한다.

1차 코일(L11), 2차 코일(L12), 및 수신기 회로(RX1)는 반도체 칩(CHP2)에 형성된다. 반도체 칩(CHP2)은 제1 전원 시스템과는 상이한 제2 전원 시스템에 속하는 제2 전원(전원 전압(VDD2), 접지 전압(GND2); 전위차(VDD2-GND2)는, 예를 들어, 5V임)에 의해 구동된다는 점에 유의한다.

1차 코일(L11)과 2차 코일(L12)은, 서로 전원 전압이 상이한 2개의 반도체 칩(CHP1, CHP2)을, 자기장 또는 전기장을 통해 결합하면서 반도체 칩(CHP1, CHP2)을 서로 전기적으로 절연시키는 절연 결합 요소를 구성한다. 절연 결합 요소에 의해, 데이터 신호가 반도체 칩(CHP1) 상의 전송기 회로(TX1)로부터 상이한 전원 전압의 반도체 칩(CHP2) 상의 수신기 회로(RX1)에 전송될 수 있다(전위차 VDD1 - VDD2는, 예를 들어, 마이너스 수백 V 내지 수백 V이다).

우선, 도 2를 참조하여, 반도체 장치(1)의 탑재 예의 설명이 주어질 것이다. 도 2는 반도체 장치(1)의 탑재예를 도시하는 도면이다. 도 2는, 전송기 회로(TX1), 수신기 회로(RX1), 및 전송기 회로(TX1)과 수신기 회로(RX1) 사이에 제공된 1차 코일(L11) 및 2차 코일(L12)의 탑재 예를 주로 설명하기 위한 것임에 유의한다.

도 2에 도시된 탑재 예에서, 2개의 반도체 칩(CHP1, CHP2)은 반도체 팩키지(PKG) 상에 탑재된다. 반도체 칩(CHP1, CHP2) 각각은 패드(Pd)를 가진다. 그 다음, 반도체 칩(CHP1, CHP2)의 패드(Pd)들은 반도체 팩키지(PKG)에 제공된 복수의 리드 단자(외부 단자)(T)에 도시되지 않은 본딩 와이어를 통해 접속된다.

도 2에 도시된 바와 같이, 전송기 회로(TX1)는 반도체 칩(CHP1)에 형성된다. 반도체 칩(CHP2)에서, 수신기 회로(RX1), 1차 코일(L11), 및 2차 코일(L12)이 형성된다. 또한, 반도체 칩(CHP1)에서, 전송기 회로(TX1)의 출력에 접속된 패드가 형성된다. 반도체 칩(CHP2)에서, 1차 코일(L11)의 대향단(opposite end)에 각각 접속된 패드가 형성된다. 그 다음, 전송기 회로(TX1)는 반도체 칩(CHP2)에 형성된 1차 코일(L11)에 패드와 본딩 와이어(BW)를 통해 접속된다.

도 2에 도시된 예에서, 1차 코일(L11)과 2차 코일(L12)은 각각, 한 반도체 칩(CHP2)에서 상부-하부 방향으로 적층된 제1 상호접속층과 제2 상호접속층에서 형성된다는 점에 유의한다. 또한, 1차 코일(L11)과 2차 코일(L12)은 전송기 회로(TX1)와 함께 반도체 칩(CHP1)에 형성될 수 있다. 대안으로서, 1차 코일(L11)과 2차 코일(L12)은, 전송기 회로(TX1)가 형성되는 반도체 칩(CHP1)과 수신기 회로(RX1)가 형성되는 반도체 칩(CHP2) 사이에 형성된 제3 반도체 칩에 형성될 수도 있다.

또한, 1차 코일(L11)과 전송기 회로(TX1)는 반도체 칩(CHP1)에 형성될 수 있고, 2차 코일(L12)과 수신기 회로(RX1)는 반도체 칩(CHP2)에 형성될 수도 있다. 그 다음, 반도체 칩(CHP1)과 반도체 칩(CHP2)은 서로 접합(bond)될 수 있다.

대안으로서, 전송기 회로(TX1), 수신기 회로(RX1), 1차 코일(L11), 및 2차 코일(L12)은 하나의 반도체 칩 상에 형성될 수도 있다. 이 경우에, 전송기 회로(TX1)가 배치되는 영역과 수신기 회로(RX1)가 배치되는 영역은 반도체 칩에 형성된 절연층에 의해 서로 절연된다.

도 1을 참조하여, 반도체 장치(1)의 예시적 구조의 설명이 주어질 것이다. 전송기 회로(TX1)는 제1 전원 시스템에 속하는 제1 전원에 기초하여 동작한다. 반면, 수신기 회로(RX1)는 제2 전원 시스템에 속하는 제2 전원에 기초하여 동작한다.

전송기 회로(TX1)는, 펄스 생성 회로(PGC), 출력 드라이버(OD1, OD2), 및 출력 중단 회로(10)를 포함한다.

펄스 생성 회로(PGC)는 입력 데이터 신호(Din1)의 엣지에 따라 펄스 신호(P10)를 생성한다.

출력 드라이버(OD1)는 펄스 신호(P10)에 기초하여 출력 펄스 신호(P11)를 1차 코일(L11)의 제1 단부에 출력한다. 출력 펄스 신호(P11)는 입력 데이터 신호(Din1)의 상승 엣지를 전송하기 위한 펄스 신호이다.

출력 드라이버(OD2)는 펄스 신호(P10)에 기초하여 출력 펄스 신호(P12)를 1차 코일(L11)의 제2 단부에 출력한다. 출력 펄스 신호(P12)는 입력 데이터 신호(Din1)의 하강 엣지를 전송하기 위한 펄스 신호이다.

출력 중단 회로(10)는 전원 전압이 턴온될 때로부터 규정된 기간 동안 출력 펄스 신호(P11, P12)의 출력을 중단시킨다. 도 1의 예에서, 출력 중단 회로(10)로부터 출력된 중단 신호(STP)는 출력 드라이버(OD1, OD2)에 입력된다. 즉, 출력 중단 회로(10)로부터 출력된 중단 신호(STP)에 의해, 출력 드라이버(OD1, OD2)로부터의 출력 펄스 신호(P11, P12)의 출력이 중단된다.

1차 코일(L11)과 2차 코일(L12)은, 전송기 회로(TX1)로부터 출력된 출력 펄스 신호(P11, P12)를 수신 신호(VR)로 변환하고, 수신 신호(VR)를 수신기 회로(RX1)에 전송한다. 구체적으로는, 출력 펄스 신호(P11, P12)의 천이에 의해, 1차 코일(L11)을 통해 흐르는 전류가 변한다. 이에 따라, 2차 코일(L12)의 대향단들 양단의 전압인 수신 신호(VR)가 변한다.

수신기 회로(RX1)는 2차 코일(L12)의 수신 신호(VR)에 기초하여 입력 데이터 신호(Din1)를 재구성하고, 재구성된 신호를 출력 데이터 신호(Dout1)로서 출력한다.

제1 실시예에 따른 전송기 회로(TX1)는, 전원 전압(VDD1)이 턴온될 때로부터 규정된 기간 동안에 출력 펄스 신호(P11)와 출력 펄스 신호(P12)의 출력을 중단시키는 출력 중단 회로(10)를 포함한다. 따라서, 전원 전압(VDD1)의 턴온과 연관된 잘못된 펄스의 출력을 억제하는 것이 가능하게 된다. 정전 방전 손상 테스트에서 전원 전압(VDD1)의 증가는 전원 전압(VDD1)의 턴온과 유사한 물리적 현상이다. 따라서, 제1 실시예에 따른 전송기 회로(TX1)의 경우, 정전 방전 손상 테스트에서도, 출력 중단 회로(10)가 활성화되고 전원 전압(VDD1)에서의 증가와 연관된 잘못된 펄스에 기인한 임의의 고장이 억제될 수 있다.

<전송기 회로(TX1)의 구체적인 회로 구조>

다음으로, 도 3을 참조하여, 전송기 회로(TX1)의 구체적인 회로 구조의 설명이 주어질 것이다. 이하에 도시된 회로 구조는 단지 예일 뿐이다. 도 3은 제1 실시예에 따른 전송기 회로(TX1)의 구체적인 회로 구조의 예를 도시하는 회로도이다. 도 1 및 도 3에 도시된 바와 같이, 전송기 회로(TX1)는, 펄스 생성 회로(PGC), 출력 드라이버(OD1, OD2), 및 출력 중단 회로(10)를 포함한다.

도 3에 도시된 바와 같이, 펄스 생성 회로(PGC)는, 하나의 인버터(IN10), 2개의 상승 엣지 검출 회로(RED1, RED2), 및 하나의 OR 게이트(OR1)를 포함한다. 여기서, 상승 엣지 검출 회로(RED1, RED2)는 회로 구조가 서로 유사하다. 상승 엣지 검출 회로(RED1)는, 지연 회로(DC1), 인버터(IN11), 및 AND 게이트(AN11)를 포함한다. 상승 엣지 검출 회로(RED2)는, 지연 회로(DC2), 인버터(IN12), 및 AND 게이트(AN12)를 포함한다.

도 3에 도시된 바와 같이, 출력 드라이버(OD1, OD2)는 회로 구조가 서로 실질적으로 유사하다. 출력 드라이버(OD1)는, AND 게이트(AN1), 버퍼 회로(B1), 및 인버터(IN1)를 포함한다. 출력 드라이버(OD2)는, AND 게이트(AN2), 버퍼 회로(B2), 및 인버터(IN2)를 포함한다.

도 3에 도시된 바와 같이, 출력 드라이버(OD1, OD2) 사이의 차이는, 입력 데이터 신호(Din1)가 출력 드라이버(OD1)에 입력되는 반면, 입력 데이터 신호(Din1)의 반전된 신호가 출력 드라이버(OD2)에 입력된다는데 있다는 점에 유의한다. 즉, AND 게이트(AN2)는 입력 데이터 신호(Din1)에 대한 입력 단자에서 인버터를 포함한다.

이하에서, 접속 관계가 설명될 것이다.

상승 엣지 검출 회로(RED1)에는, 입력 데이터 신호(Din1)가 입력된다. 상승 엣지 검출 회로(RED1)는 입력 데이터 신호(Din1)의 상승 엣지에서 엣지 펄스 신호(EP1)를 출력한다. 구체적으로는, 입력 데이터 신호(Din1)는 지연 회로(DC1)에 의해 지연되고, 인버터(IN11)에 의해 반전된다. 인버터(IN11)로부터 출력된 반전되어진 지연된 데이터 신호(DDB)는 입력 데이터 신호(Din1)와 함께 AND 게이트(AN11)에 입력된다. 그 다음, AND 게이트(AN11)는 엣지 펄스 신호(EP1)를 출력한다.

반면, 상승 엣지 검출 회로(RED2)에는, 인버터(IN10)를 통해 입력 데이터 신호(Din1)의 반전된 신호(이하에서는 반전된 데이터 신호 DB라고 함)가 입력된다. 상승 엣지 검출 회로(RED2)는, 반전된 데이터 신호(DB)의 상승 엣지에서, 즉, 입력 데이터 신호(Din1)의 하강 엣지에서, 엣지 펄스 신호(EP2)를 출력한다. 구체적으로는, 반전된 데이터 신호(DB)는 지연 회로(DC2)에 의해 지연되고, 인버터(IN12)에 의해 반전되어 보통의 지연된 데이터 신호(normal delayed data signal)(DD)가 된다. 인버터(IN12)로부터 출력된 보통의 지연된 데이터 신호(DD)는 반전된 데이터 신호(DB)와 함께 AND 게이트(AN12)에 입력된다. 그 다음, AND 게이트(AN12)는 엣지 펄스 신호(EP2)를 출력한다.

2개의 상승 엣지 검출 회로(RED1, RED2)로부터 출력된 엣지 펄스 신호(EP1, EP2)는 양쪽 모두 OR 게이트(OR1)에 입력된다. OR 게이트(OR1)는 입력 데이터 신호(Din1)의 상승 엣지와 하강 엣지를 펄스 생성 회로(PGC)의 출력 신호로서 전송하는 펄스 신호(P10)를 출력한다.

펄스 신호(P10)는 출력 드라이버(OD1, OD2)를 각각 구성하는 AND 게이트(AN1, AN2)에 입력된다. 또한, AND 게이트(AN1)에는, 입력 데이터 신호(Din1)가 입력된다. 반면, AND 게이트(AN2)에는, 입력 데이터 신호(Din1)의 반전된 신호가 입력된다.

그 결과, AND 게이트(AN1)는 입력 데이터 신호(Din1)의 상승 엣지를 전송하기 위한 H(하이)-활성 펄스 신호를 출력한다. 이 펄스 신호는 버퍼 회로(B1)를 통해 인버터(IN1)에 입력된다. 그 다음, 인버터(IN1)는, 입력 데이터 신호(Din1)의 상승 엣지를 전송하기 위한 L(로우)-활성 출력 펄스 신호(P11)를 출력 드라이버(OD1)의 출력 신호로서 출력한다.

반면, AND 게이트(AN2)는 입력 데이터 신호(Din1)의 하강 엣지를 전송하기 위한 H-활성 펄스 신호를 출력한다. 이 펄스 신호는 버퍼 회로(B2)를 통해 인버터(IN2)에 입력된다. 그 다음, 인버터(IN2)는, 입력 데이터 신호(Din1)의 하강 엣지를 전송하기 위한 L-활성 출력 펄스 신호(P12)를 출력 드라이버(OD2)의 출력 신호로서 출력한다.

여기서, 출력 드라이버(OD1, OD2)를 각각 구성하는 AND 게이트(AN1, AN2)에는, 출력 중단 회로(10)로부터 출력된 중단 신호(STP)가 입력된다. 중단 신호(STP)가 L 레벨인 기간 동안에, 출력 드라이버(OD1, OD2)로부터 각각 출력된 출력 펄스 신호(P11, P12)의 출력은 항상 H 레벨을 달성한다. 즉, 중단 신호(STP)가 L 레벨인 기간 동안에, 펄스 생성 회로(PGC)로부터의 펄스 신호(P10)의 출력에도 불구하고, 출력 펄스 신호(P11, P12)는 출력 드라이버(OD1, OD2)로부터 출력되지 않는다.

펄스 생성 회로(PGC)는 OR 게이트(OR1)를 포함하지 않을 수도 있다는 점에 유의한다. 이 경우, 엣지 펄스 신호(EP1, EP2)는 각각 AND 게이트(AN1, AN2)에 직접 입력된다. AND 게이트(AN1)에는, 엣지 펄스 신호(EP1)와 중단 신호(STP)만이 입력되어야 하고, 입력 데이터 신호(Din1)는 입력될 것이 요구되지 않는다. 또한, AND 게이트(AN2)에는, 엣지 펄스 신호(EP2)와 중단 신호(STP)만이 입력되어야 하고, 입력 데이터 신호(Din1)의 반전된 신호는 입력될 것이 요구되지 않는다.

<전송기 회로(TX1)의 동작>

다음으로, 도 4를 참조하여, 전송기 회로(TX1)의 정상 동작에 대한 설명이 주어질 것이다. 도 4는 제1 실시예에 따른 전송기 회로(TX1)의 정상 동작의 한 예를 도시하는 타이밍도이다. 도 4에 도시된 정상 동작 모드에서, 출력 중단 회로(10)는 작동되지 않는다는 점에 유의한다.

도 4는, 상부로부터 순서대로, 입력 데이터 신호(Din1), 반전되어진 지연된 데이터 신호(DDB), 엣지 펄스 신호(EP1), 반전된 데이터 신호(DB), 보통의 지연된 데이터 신호(DD), 엣지 펄스 신호(EP2), 펄스 신호(P10), 출력 펄스 신호(P11), 및 출력 펄스 신호(P12)를 도시한다.

제2 레벨에 도시된 반전되어진 지연된 데이터 신호(DDB)는, 상부 레벨에 도시된 입력 데이터 신호(Din1)를 반전시키고 지연 시간(Td)만큼 지연시킴으로써 얻어지는 신호이다.

제3 레벨에 도시된 엣지 펄스 신호(EP1)는 폭(Td)을 가지며 상부 레벨에 도시된 입력 데이터 신호(Din1)의 상승 엣지를 나타내는 펄스 신호이다. 엣지 펄스 신호(EP1)는, 상부 레벨에 도시된 입력 데이터 신호(Din1)와 제2 레벨에 도시된 반전되어진 지연된 데이터 신호(DDB)의 AND 로직에 의해 얻어진다.

제4 레벨에 도시된 반전된 데이터 신호(DB)는 상부 레벨에 도시된 입력 데이터 신호(Din1)의 반전된 신호이다.

제5 레벨에 도시된 보통의 지연된 데이터 신호(DD)는, 상부 레벨에 도시된 입력 데이터 신호(Din1)를 지연 시간(Td)만큼 지연시킴으로써 얻어지는 신호이다.

제6 레벨에 도시된 엣지 펄스 신호(EP2)는 폭(Td)을 가지며 상부 레벨에 도시된 입력 데이터 신호(Din1)의 하강 엣지를 나타내는 펄스 신호이다. 엣지 펄스 신호(EP2)는, 제4 레벨에 도시된 반전된 데이터 신호(DB)와 제5 레벨에 도시된 보통의 지연된 데이터 신호(DD)의 AND 로직에 의해 얻어진다.

제7 레벨에 도시된 펄스 신호(P10)는 상부 레벨에 도시된 입력 데이터 신호(Din1)의 상승 엣지와 하강 엣지를 나타내는 펄스 신호이다. 펄스 신호(P10)는, 제3 레벨에 도시된 엣지 펄스 신호(EP1)와 제6 레벨에 도시된 엣지 펄스 신호(EP2)의 OR 로직에 의해 얻어진다.

제8 레벨에 도시된 출력 펄스 신호(P11)는 상부 레벨에 도시된 입력 데이터 신호(Din1)의 상승 엣지를 나타내는 L-활성 펄스 신호이다. 출력 펄스 신호(P11)는, 상부 레벨에 도시된 입력 데이터 신호(Din1)와 제7 레벨에 도시된 펄스 신호(P10)의 AND 로직에 의해 얻어진 신호를 반전시킴으로써 얻어지는 신호이다.

하부 레벨에 도시된 출력 펄스 신호(P12)는 상부 레벨에 도시된 입력 데이터 신호(Din1)의 하강 엣지를 나타내는 L-활성 펄스 신호이다. 출력 펄스 신호(P12)는, 제4 레벨에 도시된 반전된 데이터 신호(DB)와 제7 레벨에 도시된 펄스 신호(P10)의 AND 로직에 의해 얻어진 신호를 반전시킴으로써 얻어지는 신호이다.

그 다음, 시간 순서로 설명이 주어질 것이다.

시점(t1)에서, 상부 레벨에 도시된 입력 데이터 신호(Din1)는 L 레벨로부터 H 레벨로 전환한다(즉, 상승 엣지). 따라서, 제3 레벨에 도시된 엣지 펄스 신호(EP1)와 제7 레벨에 도시된 펄스 신호(P10)는 L 레벨로부터 H 레벨로 전환되고, 제8 레벨에 도시된 출력 펄스 신호(P11)는 H 레벨로부터 L 레벨로 전환된다.

시점(t2)에서, 제2 레벨에 도시된 반전되어진 지연된 데이터 신호(DDB)는 H 레벨로부터 L 레벨로 전환된다. 따라서, 제3 레벨에 도시된 엣지 펄스 신호(EP1)와 제7 레벨에 도시된 펄스 신호(P10)는 H 레벨로부터 L 레벨로 전환되고, 제8 레벨에 도시된 출력 펄스 신호(P11)는 L 레벨로부터 H 레벨로 전환된다.

시점(t3)에서, 상부 레벨에 도시된 입력 데이터 신호(Din1)는 H 레벨로부터 L 레벨로 전환되고(즉, 하강 엣지), 제4 레벨에 도시된 반전된 데이터 신호(DB)는 L 레벨로부터 H 레벨로 전환된다. 따라서, 제6 레벨에 도시된 엣지 펄스 신호(EP2)와 제7 레벨에 도시된 펄스 신호(P10)는 L 레벨로부터 H 레벨로 전환되고, 하부 레벨에 도시된 출력 펄스 신호(P12)는 H 레벨로부터 L 레벨로 전환된다.

시점(t4)에서, 제5 레벨에 도시된 보통의 지연된 데이터 신호(DD)는 H 레벨로부터 L 레벨로 전환된다. 따라서, 제6 레벨에 도시된 엣지 펄스 신호(EP2)와 제7 레벨에 도시된 펄스 신호(P10)는 H 레벨로부터 L 레벨로 전환되고, 하부 레벨에 도시된 출력 펄스 신호(P12)는 L 레벨로부터 H 레벨로 전환된다.

<수신기 회로(RX1)의 구체적인 회로 구조>

그 다음, 도 5를 참조하여, 수신기 회로(RX1)의 구체적인 회로 구조의 설명이 주어질 것이다. 이하에 도시된 회로 구조는 단지 예일 뿐이다. 도 5는 제1 실시예에 따른 수신기 회로(RX1)의 구체적인 회로 구조의 예를 도시하는 회로도이다. 도 5에 도시된 바와 같이, 수신기 회로(RX1)는, 펄스 검출 회로(PDC), 2개의 펄스 확장 회로(pulse widening circuit)(PWC1, PWC2), 순차적 로직 회로(SLC), 및 OR 게이트(OR2)를 포함한다.

이하에서, 접속 관계가 설명될 것이다.

전송기 회로(TX1)로부터 출력된 출력 펄스 신호(P11, P12)에 응답하여 2차 코일(L12)의 대향단들 양단에 생성된 수신 신호(VR)는 펄스 검출 회로(PDC)에 입력된다. 펄스 검출 회로(PDC)는 양의 펄스의 검출시에 양의 펄스 검출 신호(PPD1)를 출력하고, 음의 펄스의 검출시에 음의 펄스 검출 신호(NPD1)를 출력한다. 구체적으로는, 출력 펄스 신호(P11, P12)가 전송기 회로(TX1)로부터 출력될 때, 어느 신호가 출력되더라도, 한 쌍의 양의 펄스 검출 신호(PPD1)와 음의 펄스 검출 신호(NPD1)가 출력된다. 그러나, 출력 펄스 신호(P11)와 출력 펄스 신호(P12) 사이에서, 양의 펄스 검출 신호(PPD1)와 음의 펄스 검출 신호(NPD1)의 출력 순서는 역전된다. 본 실시예에서, 출력 펄스 신호(P11)가 출력될 때, 양의 펄스 검출 신호(PPD1)가 먼저 출력되고; 출력 펄스 신호(P12)가 출력될 때, 음의 펄스 검출 신호(NPD1)가 먼저 출력된다.

양의 펄스 검출 신호(PPD1)는 펄스 확장 회로(PWC1)에 입력되고, 음의 펄스 검출 신호(NPD1)는 펄스 확장 회로(PWC2)에 입력된다. 펄스 확장 회로(PWC1, PWC2)는 수신된 양의 펄스 검출 신호(PPD1)와 음의 펄스 검출 신호(NPD1)를 각각 확장시키고, 양의 펄스 검출 신호(PPD2)와 음의 펄스 검출 신호(NPD2)를 출력한다. 여기서, 펄스 확장 회로(PWC1, PWC2)는, 양의 펄스 검출 신호(PPD1)와 음의 펄스 검출 신호(NPD1) 각각의 하강 엣지만을, 상승 엣지의 변경 없이, 지연시킨다. 따라서, 양의 펄스 검출 신호(PPD2)의 H 레벨 기간과 음의 펄스 검출 신호(NPD2)의 H 레벨 기간은 부분적으로 서로 중첩된다.

양의 펄스 검출 신호(PPD2)와 음의 펄스 검출 신호(NPD2)는 순차적 로직 회로(SLC)에 입력된다. 순차적 로직 회로(SLC)는 수신된 양의 펄스 검출 신호(PPD2)와 음의 펄스 검출 신호(NPD2)의 순서를 인식하고, 출력 데이터 신호(Dout1)를 출력한다. 구체적으로는, 양의 펄스 검출 신호(PPD2)가 먼저 수신되면, 순차적 로직 회로(SLC)는 출력 데이터 신호(Dout1)로서 H 레벨을 출력한다. 반면, 음의 펄스 검출 신호(NPD2)가 먼저 수신되면, 순차적 로직 회로(SLC)는 출력 데이터 신호(Dout1)로서 L 레벨을 출력한다.

또한, 양의 펄스 검출 신호(PPD2)와 음의 펄스 검출 신호(NPD2)는 OR 게이트(OR2)에 입력된다. OR 게이트(OR2)는 펄스 검출 신호(PD1)를 출력한다. 이후에 제3 실시예에서 설명되는 바와 같이, 펄스 검출 신호(PD1)는, 예를 들어, 펄스 검출 신호(PD1)가 출력될 때부터의 기간을 측정하기 위한 타이머의 리셋 신호로서 이용될 수 있다. 도 5로부터 알 수 있는 바와 같이, OR 게이트(OR2)는 출력 데이터 신호(Dout1)를 생성하는데 있어서 필수가 아니라는 점에 유의한다.

<수신기 회로(RX1)의 동작>

다음으로, 도 6을 참조하여, 수신기 회로(RX1)의 동작에 대한 설명이 주어질 것이다. 도 6은 제1 실시예에 따른 수신기 회로(RX1)의 동작의 한 예를 도시하는 타이밍도이다. 도 6은, 상부로부터 순서대로, 전송기 회로(TX1)의 입력 데이터 신호(Din1), 전송기 회로(TX1)로부터 출력된 출력 펄스 신호(P11, P12), 2차 코일(L12)의 수신 신호(VR), 양의 펄스 검출 신호(PPD1), 음의 펄스 검출 신호(NPD1), 양의 펄스 검출 신호(PPD2), 음의 펄스 검출 신호(NPD2), 출력 데이터 신호(Dout1), 및 펄스 검출 신호(PD1)를 도시한다.

제4 레벨에 도시된 2차 코일(L12)의 수신 신호(VR)에서, 제2 레벨에 도시된 출력 펄스 신호(P11)와 제3 레벨에 도시된 출력 펄스 신호(P12)에 따라, 그래프에서 상방으로 돌출된 양의 펄스 또는 그래프에서 하방으로 돌출된 음의 펄스가 생성된다. 구체적으로는, 출력 펄스 신호(P11)의 하강 엣지와 출력 펄스 신호(P12)의 상승 엣지에서, 양의 펄스들이 생성된다. 반면, 출력 펄스 신호(P11)의 상승 엣지와 출력 펄스 신호(P12)의 하강 엣지에서, 음의 펄스들이 생성된다.

제5 레벨에 도시된 양의 펄스 검출 신호(PPD1)는, 수신 신호(VR)에서의 양의 펄스가 생성되는 타이밍에 출력된다.

제6 레벨에 도시된 음의 펄스 검출 신호(NPD1)는, 수신 신호(VR)에서의 음의 펄스가 생성되는 타이밍에 출력된다.

제7 레벨에 도시된 양의 펄스 검출 신호(PPD2)는, 펄스 확장 회로(PWC1)에서 양의 펄스 검출 신호(PPD1)의 하강 엣지를 지연시킴으로써 확장된 신호이다.

제8 레벨에 도시된 음의 펄스 검출 신호(NPD2)는, 펄스 확장 회로(PWC2)에서 음의 펄스 검출 신호(NPD1)의 하강 엣지를 지연시킴으로써 확장된 신호이다.

하부 레벨에 도시된 펄스 검출 신호(PD1)는, 출력 펄스 신호(P11)와 출력 펄스 신호(P12) 중 하나가 출력되는 때마다 출력된다. 전술된 바와 같이, 펄스 검출 신호(PD1)는 양의 펄스 검출 신호(PPD2)와 음의 펄스 검출 신호(NPD2)로부터 생성된다.

그 다음, 시간 순서로 설명이 주어질 것이다.

시점(t1)에서, 출력 펄스 신호(P11)가 H 레벨로부터 L 레벨로 전환되기 때문에, 수신 신호(VR)에서 양의 펄스가 생성된다. 따라서, 시점(t1)에서, 양의 펄스 검출 신호(PPD1, PPD2)가 L 레벨로부터 H 레벨로 전환된다. L 레벨로부터 H 레벨로 전환되는 양의 펄스 검출 신호(PPD2)의 결과로서, H 레벨이 출력 데이터 신호(Dout1)로서 출력된다.

시점(t2)에서, 출력 펄스 신호(P11)가 L 레벨로부터 H 레벨로 전환되기 때문에, 수신 신호(VR)에서 음의 펄스가 생성된다. 따라서, 시점(t2)에서, 음의 펄스 검출 신호(NPD1, NPD2)가 L 레벨로부터 H 레벨로 전환된다. 즉, 시점(t2)에서, 음의 펄스 검출 신호(NPD2)가 L 레벨로부터 H 레벨로 전환되고, 양의 펄스 검출 신호(PPD2)는 H 레벨에 머문다. 따라서, L 레벨은 출력 데이터 신호(Dout1)로서 출력되지 않고, H 레벨이 유지된다. 즉, 양의 펄스 검출 신호(PPD2)가 H 레벨인 동안 음의 펄스 검출 신호(NPD2)이 L 레벨로부터 H 레벨로 천이할 때, 출력 데이터 신호(Dout1)는 변하지 않는다.

시점(t3)에서, 출력 펄스 신호(P12)가 H 레벨로부터 L 레벨로 전환되기 때문에, 수신 신호(VR)에서 음의 펄스가 생성된다. 따라서, 시점(t3)에서, 음의 펄스 검출 신호(NPD1, NPD2)가 L 레벨로부터 H 레벨로 전환된다. L 레벨로부터 H 레벨로 전환되는 음의 펄스 검출 신호(NPD2)의 결과로서, L 레벨이 출력 데이터 신호(Dout1)로서 출력된다.

시점(t4)에서, 출력 펄스 신호(P12)가 L 레벨로부터 H 레벨로 전환되기 때문에, 수신 신호(VR)에서 양의 펄스가 생성된다. 따라서, 시점(t4)에서, 양의 펄스 검출 신호(PPD1, PPD2)가 L 레벨로부터 H 레벨로 전환된다. 즉, 시점(t4)에서, 양의 펄스 검출 신호(PPD2)가 L 레벨로부터 H 레벨로 전환되는 동안, 음의 펄스 검출 신호(NPD2)는 H 레벨에 머문다. 따라서, H 레벨은 출력 데이터 신호(Dout1)로서 출력되지 않고, L 레벨이 유지된다. 즉, 음의 펄스 검출 신호(NPD2)가 H 레벨인 동안 양의 펄스 검출 신호(PPD2)가 L 레벨로부터 H 레벨로 천이할 때, 출력 데이터 신호(Dout1)는 변하지 않는다.

<비교예에 따른 전송기 회로(TX10)의 회로 구조>

그 다음, 도 7을 참조하여, 제1 실시예의 비교예에 따른 전송기 회로(TX10)의 설명이 주어질 것이다. 도 7은 제1 실시예의 비교예에 따른 전송기 회로(TX10)의 구체적인 회로 구조의 한 예를 도시하는 회로도이다. 도 7에 도시된 바와 같이, 전송기 회로(TX10)는 아무런 출력 중단 회로(10)도 포함하지 않는다는 점에서 도 3에 도시된 제1 실시예에 따른 전송기 회로(TX1)와는 상이하다. 다른 구조는 도 3에 도시된 제1 실시예에 따른 전송기 회로(TX1)의 구조와 유사하다.

<비교예에 따른 전송기 회로(TX10)에서의 고장 발생의 메커니즘>

그 다음, 도 8을 참조하여, 비교예에 따른 전송기 회로(TX10)와의 HBM 테스트에서의 고장 발생 메커니즘의 설명이 주어질 것이다. 도 8은 비교예에 따른 전송기 회로(TX10)와의 HBM 테스트에서의 고장 발생 메커니즘을 기술하기 위한 타이밍도이다. 도 8은, 상부로부터 순서대로, 전원 전압(VDD1), 입력 데이터 신호(Din1), 펄스 신호(P10), 출력 펄스 신호(P1), 및 출력 펄스 신호(P2)를 도시한다.

상부 레벨에 도시된 바와 같이, 써지 전류의 인가에 의해, 전원 전압(VDD1)은 명시된 전압을 초과하여 지속적으로 증가한다. 도 8에 도시된 예에서, 전원 전압(VDD1)이 상한 전압을 초과하지 않도록 제한기(미도시)가 제공된다. 따라서, 써지 전류의 인가 후에, 당분간, 전원 전압(VDD1)은 상한 전압에서 일정하게 된다.

제2 레벨에 도시된 바와 같이, 입력 데이터 신호(Din1)는 L 레벨에 머문다.

제3 레벨에 도시된 바와 같이, 전원 전압(VDD1)에서의 증가에 따라, 펄스 생성 회로(PGC)로부터 출력된 펄스 신호(P10)에서 잘못된 펄스가 생성될 수 있다. 도 8의 예에서, 2개의 잘못된 펄스가 생성된다. 전원 전압(VDD1)의 턴온 모드(turn-on mode)와 유사하게, 지연 회로(DC1, DC2)의 출력 신호들과 펄스 생성 회로(PGC) 내의 내부 노드들의 신호 레벨의 불안정한 상태는 이러한 잘못된 펄스를 야기한다. 도 8에 도시된 잘못된 펄스는 단지 예일 뿐이고, 단일의 잘못된 펄스가 고장을 야기할 수도 있다는 점에 유의한다.

그 결과, 제5 레벨에 도시된 출력 펄스 신호(P2)에서 잘못된 펄스가 생성된다. 반면, 제4 레벨에 도시된 출력 펄스 신호(P1)에서는 잘못된 펄스가 생성되지 않는다. 즉, 출력 펄스 신호(P1, P2) 사이에는 전위차가 발생하고, 큰 전류가 1차 코일(L11)을 통해 흐른다. 그 결과, 출력 드라이버(OD1, OD2)의 브레이크다운이나 1차 코일(L11)의 파손 등의 고장이 발생할 수 있다.

<전송기 회로(TX1)에서의 고장 억제의 메커니즘>

그 다음, 도 9를 참조하여, 도 3에 도시된 본 실시예에 따른 전송기 회로(TX1)와의 HBM 테스트에서 고장을 억제하는 메커니즘의 설명이 주어질 것이다. 도 9는 전송기 회로(TX1)와의 HBM 테스트에서 고장을 억제하는 메커니즘을 기술하기 위한 타이밍도이다.

도 9는, 상부로부터 순서대로, 전원 전압(VDD1), 입력 데이터 신호(Din1), 펄스 신호(P10), 중단 신호(STP), 및 출력 펄스 신호(P11, P12)를 도시한다. 상부 레벨에 도시된 전원 전압(VDD1), 제2 레벨에 도시된 입력 데이터 신호(Din1), 및 제3 레벨에 도시된 펄스 신호(P10)는 도 8의 경우와 동일하다.

도 3에 도시된 바와 같이, 본 실시예에 따른 전송기 회로(TX1)는, 전원 전압(VDD1)이 턴온될 때로부터 규정된 기간 동안에 출력 펄스 신호(P11, P12)의 출력을 중단시키는 출력 중단 회로(10)를 포함한다. 출력 중단 회로(10)로부터 출력된 중단 신호(STP)는 출력 드라이버(OD1, OD2)의 AND 게이트(AN1, AN2)에 입력된다. 따라서, 중단 신호(STP)가 L 레벨인 기간 동안에, 출력 펄스 신호(P11, P12) 양쪽 모두는 H 레벨에 유지된다. 즉, 중단 신호(STP)가 L 레벨인 기간 동안에, 출력 펄스 신호(P11, P12)의 출력이 중단된다.

도 9의 제4 레벨에 도시된 바와 같이, 전원 전압(VDD1)의 턴온 모드와 유사하게, 중단 신호(STP)는, 전원 전압(VDD1)이 HBM 테스트에 의해 증가하기 시작할 때로부터 규정된 기간 동안 L 레벨이 된다.

따라서, 제5 레벨에 도시된 바와 같이, 출력 펄스 신호(P11, P12)는 파형이 서로 동일해지고, 출력 펄스 신호(P11, P12)의 양쪽 모두에서 어떠한 잘못된 펄스도 생성되지 않는다. 즉, 출력 펄스 신호(P11, P12)는 동일한 전위를 달성하고, 1차 코일(L11)을 통해 어떠한 전류도 흐르지 않는다. 그 결과, 출력 드라이버(OD1, OD2)의 브레이크다운이나 1차 코일(L11)의 파손 등의 고장이 억제될 수 있다.

전술된 바와 같이, 제1 실시예에 따른 전송기 회로(TX1)는, 전원 전압(VDD1)이 턴온될 때로부터 규정된 기간 동안에 출력 펄스 신호(P11)와 출력 펄스 신호(P12)의 출력을 중단시키는 출력 중단 회로(10)를 포함한다. 따라서, 전원 전압(VDD1)의 턴온과 연관된 잘못된 펄스가 출력되는 것이 억제될 수 있다. 정전 방전 손상 테스트에서 전원 전압(VDD1)에서의 증가는 전원 전압(VDD1)의 턴온과 유사한 물리적 현상이다. 따라서, 제1 실시예에 따른 전송기 회로(TX1)의 경우, 정전 방전 손상 테스트에서, 출력 중단 회로(10)가 활성화되고 전원 전압(VDD1)에서의 증가와 연관된 잘못된 펄스에 기인한 임의의 고장이 억제될 수 있다.

<출력 중단 회로(10)의 구체적인 회로 구조>

그 다음, 도 10을 참조하여, 제1 실시예에 따른 출력 중단 회로(10)의 구체적인 회로 구조의 설명이 주어질 것이다. 이하에 도시된 회로 구조는 단지 예일 뿐이다. 도 10은 제1 실시예에 따른 출력 중단 회로(10)의 구체적인 회로 구조의 한 예를 도시하는 회로도이다. 도 10에 도시된 바와 같이, 출력 중단 회로(10)는, 저항기 요소(R1), 커패시터 요소(C1), 및 인버터(IN21)를 포함한다.

인버터(IN21)의 입력(N1)은 커패시터 요소(C1)를 통해 전원에 접속된다. 또한, 인버터(IN21)의 입력(N1)은 저항기 요소(R1)를 통해 접지(접지에 접속)된다. 즉, 인버터(IN21)의 입력(N1)은 커패시터 요소(C1)와 저항기 요소(R1) 사이에 접속 노드이다. 그 다음, 중단 신호(STP)가 인버터(IN21)로부터 출력된다.

중단 신호(STP)는 또한, 커패시터 요소(C1)를 접지시키고 저항기 요소(R1)를 전원에 접속함으로써 생성될 수 있다는 점에 유의한다. 이 경우에, 또 다른 인버터가 인버터(IN21)의 출력에 부가되어야 한다.

<출력 중단 회로(10)의 동작>

그 다음, 도 11을 참조하여, 전원 전압이 턴온될 때 제1 실시예에 따른 출력 중단 회로(10)의 동작에 대한 설명이 주어질 것이다. 도 11은 전원 전압이 턴온될 때 제1 실시예에 따른 출력 중단 회로(10)의 동작을 기술하기 위한 타이밍도이다. 도 11은, 상부로부터 순서대로, 전원 전압(VDD1), 인버터(IN21)의 입력(N1)의 전압, 및 중단 신호(STP)를 도시한다.

상부 레벨에 도시된 바와 같이, 전원 전압(VDD1)이 턴온됨으로써 접지 전압(GND)으로부터 명시된 전압(VDD)으로 증가할 때, 제2 레벨에 도시된 바와 같이, 커패시터 요소(C1)를 통해 전원에 접속된 인버터(IN21)의 입력(N1)의 전압도 역시 증가하여 명시된 전압(VDD)을 따른다. 따라서, 제3 레벨에 도시된 바와 같이, 인버터(IN21)의 출력인 중단 신호(STP)는 전원 전압(VDD1)의 턴온시에 L 레벨이 된다.

제2 레벨에 도시된 바와 같이, 인버터(IN21)의 입력(N1)의 전압은 저항기 요소(R1)를 통해 방전됨으로써 점진적으로 감소한다. 인버터(IN21)의 입력(N1)의 전압이 인버터(IN21)의 논리 임계 전압(Vth)에 도달하면, 인버터(IN21)의 출력은 L 레벨로부터 H 레벨로 천이한다. 이에 따라, 제3 레벨에 도시된 바와 같이, 중단 신호(STP)는 L 레벨로부터 H 레벨로 천이한다. 중단 신호(STP)가 L 레벨인 기간 동안에, 출력 펄스 신호(P11, P12)의 출력이 중단된다.

중단 기간은, 저항기 요소(R1)와 커패시터 요소(C1)의 시상수(time constant)에 의해 결정된다.

<전송기 회로(TX1)의 변형>

도 12 및 도 13은 제1 실시예에 따른 전송기 회로(TX1)의 변형을 도시하는 회로도이다.

도 3에 도시된 전송기 회로(TX1)에서, 중단 신호(STP)는 각각 출력 드라이버(OD1, OD2)를 구성하는 AND 게이트(AN1, AN2)에 입력된다.

반면, 도 12에 도시된 전송기 회로(TX1)에서, AND 게이트(AN21, AN22)는 각각 출력 드라이버(OD1, OD2)를 구성하는 인버터(IN1, IN2)의 정면 스테이지에 제공되고, 중단 신호(STP)는 AND 게이트(AN21, AN22)에 입력된다.

또한, 도 13에 도시된 전송기 회로(TX1)에서, 중단 신호(STP)는 각각 상승 엣지 검출 회로(RED1, RED2)를 구성하는 AND 게이트(AN11, AN12)에 입력된다.

또한 도 12 및 도 13에 도시된 회로 구조의 경우, 도 3에 도시된 회로 구조와 유사하게, 출력 펄스 신호(P11) 및 출력 펄스 신호(P12)의 출력은, 전원 전압(VDD1)이 턴온될 때로부터 규정된 기간 동안 중단될 수 있다.

도 13에 도시된 회로 구조의 경우, 펄스 생성 회로(PGC)로부터 출력된 펄스 신호(P10)에서의 임의의 잘못된 펄스 자체의 생성이 억제된다는 점에 유의한다.

<펄스 생성 회로(PGC)의 변형>

도 14는 제1 실시예에 따른 펄스 생성 회로(PGC)의 변형을 도시하는 회로도이다. 도 14에 도시된 펄스 생성 회로(PGC)에서, 지연 회로(DC1, DC2)의 출력은 각각 커패시터 요소(C11, C21)를 통해 전원에 접속된다. 또한, 인버터(IN11, IN12)의 출력은 각각 커패시터 요소(C12, C22)를 통해 접지된다.

전원 전압이 턴온될 때 입력 데이터 신호(Din1)가 L 레벨이면, AND 게이트(AN11)의 출력이 L 레벨이 된다.

이 경우에, AND 게이트(AN12)의 한 입력은 반전된 데이터 신호(DB)이므로 H 레벨이 달성된다. 그러나, 지연 회로(DC2)의 출력이 커패시터 요소(C21)를 통해 전원에 접속되고, 인버터(IN12)의 출력은 커패시터 요소(C22)를 통해 접지된다. 따라서, AND 게이트(AN12)의 다른 입력인 인버터(IN12)의 출력은 일정하게 L 레벨이 된다. 따라서, AND 게이트(AN12)의 출력도 역시 L 레벨이 된다.

전원 전압이 턴온될 때 입력 데이터 신호(Din1)가 H 레벨이면, AND 게이트(AN11)의 한 출력이 H 레벨이 된다. 그러나, 지연 회로(DC1)의 출력이 커패시터 요소(C11)를 통해 전원에 접속되고, 인버터(IN11)의 출력은 커패시터 요소(C12)를 통해 접지된다. 따라서, AND 게이트(AN11)의 다른 입력인 인버터(IN11)의 출력은 안정적으로 L 레벨이 된다. 따라서, AND 게이트(AN11)의 출력은 L 레벨이 된다.

이 경우에, AND 게이트(AN12)의 한 입력은 반전된 데이터 신호(DB)이므로 L 레벨이고, AND 게이트(AN12)의 출력도 역시 L 레벨이 된다.

이런 방식으로, 도 14에 도시된 펄스 생성 회로(PGC)에 의해, 펄스 신호(P10) 자체 내의 잘못된 펄스의 생성이 억제될 수 있다. 따라서, 출력 중단 회로(10)와 조합하여 이러한 펄스 생성 회로(PGC)를 이용함으로써, 정전 방전 손상 테스트에서 생성된 잘못된 펄스에 기인한 고장이 더욱 효과적으로 억제될 수 있다.

지연 회로(DC1, DC2)가 복수의 인버터에 의해 구성되는 경우에, 각각의 인버터의 출력이 전원과 접지에 커패시터 요소를 통해 교대로 접속되는 것이 바람직하다는 점에 유의한다.

(제2 실시예)

<출력 중단 회로(20)의 구조>

그 다음, 도 15를 참조하여, 제2 실시예에 따른 전송기 회로(TX1)의 설명이 주어질 것이다. 도 15는 제2 실시예에 따른 출력 중단 회로(20)의 구체적인 회로 구조의 한 예를 도시하는 회로도이다. 도 15에 도시된 바와 같이, 출력 중단 회로(20)는, NMOS 트랜지스터(NM1), PMOS 트랜지스터(PM1), 커패시터 요소(C1, C2), 및 인버터(IN21)를 포함한다. 전송기 회로(TX1)의 구조는 출력 중단 회로(20)를 제외하고는 제1 실시예에 따른 전송기 회로(TX1)의 구조와 유사하다.

출력 중단 회로(20)에서, 도 10에 도시된 출력 중단 회로(10) 내의 저항기 요소(R1) 대신에, NMOS 트랜지스터(NM1)의 오프 저항(off resistance)이 이용된다. 소스가 접지되어 있는 NMOS 트랜지스터(NM1)의 드레인은 커패시터 요소(C1)를 통해 전원에 접속된다. NMOS 트랜지스터(NM1)의 드레인은 인버터(IN21)의 입력(N1)에 접속된다.

반면, 소스가 전원에 접속되어 있는 PMOS 트랜지스터(PM1)의 드레인은 커패시터 요소(C2)를 통해 접지된다. 즉, PMOS 트랜지스터(PM1)와 커패시터 요소(C2) 사이의 접속 관계는, 극성의 관점에서, NMOS 트랜지스터(NM1)와 커패시터 요소(C1) 사이의 접속 관계의 역이다. NMOS 트랜지스터(NM1)의 게이트(N2)는 PMOS 트랜지스터(PM1)의 드레인에 접속된다. 또한, PMOS 트랜지스터(PM1)의 게이트는 NMOS 트랜지스터(NM1)의 드레인(즉, 인버터(IN21)의 입력(N1))에 접속된다.

그 다음, 중단 신호(STP)가 인버터(IN21)로부터 출력된다.

<출력 중단 회로(20)의 동작>

그 다음, 도 16을 참조하여, 전원 전압이 턴온될 때 제2 실시예에 따른 출력 중단 회로(20)의 동작에 대한 설명이 주어질 것이다. 도 16은 전원 전압이 턴온될 때 제2 실시예에 따른 출력 중단 회로(20)의 동작을 기술하기 위한 타이밍도이다. 도 16은, 상부로부터 순서대로, 전원 전압(VDD1), 인버터(IN21)의 입력(N1)(즉, PMOS 트랜지스터(PM1)의 게이트)과 NMOS 트랜지스터(NM1)의 게이트(N2)의 전압들, 및 중단 신호(STP)를 도시한다.

상부 레벨에 도시된 바와 같이, 전원 전압(VDD1)이 턴온됨에 따라 전원 전압(VDD1)이 접지 전압(GND)으로부터 명시된 전압(VDD)으로 증가할 때, 제2 레벨에서 실선으로 표시된 바와 같이, 커패시터 요소(C1)를 통해 전원에 접속된 인버터(IN21)의 입력(N1)의 전압도 역시 명시된 전압(VDD)으로 증가한다. 따라서, 제3 레벨에 도시된 바와 같이, 인버터(IN21)의 출력인 중단 신호(STP)는 전원 전압(VDD1)이 턴온될 때 L 레벨이 된다.

전원 전압(VDD1)이 턴온되면, 인버터(IN21)의 입력(N1)(즉, PMOS 트랜지스터(PM1)의 게이트)의 전압은 H 레벨이므로, PMOS 트랜지스터(PM1)는 오프 상태에 있다. 또한, NMOS 트랜지스터(NM1)의 게이트(N2)의 전압이 L 레벨이므로, NMOS 트랜지스터(NM1)도 역시 오프 상태에 있다.

제2 레벨에서 실선으로 표시된 바와 같이, 인버터(IN21)의 입력(N1)의 전압은 NMOS 트랜지스터(NM1)의 오프-누설 전류(off-leakage current)에 의해 점진적으로 감소한다. 반면, 제2 레벨에서 쇄선(dot-and-dash line)으로 표시된 바와 같이, NMOS 트랜지스터(NM1)의 게이트(N2)의 전압은 PMOS 트랜지스터(PM1)의 오프-누설 전류에 의해 점진적으로 증가한다.

인버터(IN21)의 입력(N1)(즉, PMOS 트랜지스터(PM1)의 게이트) 또는 NMOS 트랜지스터(NM1)의 게이트(N2)의 전압이 임계 전압에 도달하면, NMOS 트랜지스터(NM1)와 PMOS 트랜지스터(PM1)는 온 상태에 진입한다. 그 다음, 인버터(IN21)의 입력(N1)의 전압이 L 레벨에 래칭(latch)되고, NMOS 트랜지스터(NM1)의 게이트(N2)의 전압은 H 레벨에 래칭된다.

이에 따라, 제3 레벨에 도시된 바와 같이, 중단 신호(STP)는 L 레벨로부터 H 레벨로 천이한다. 중단 신호(STP)가 L 레벨인 기간 동안에, 출력 펄스 신호(P11, P12)의 출력이 중단된다.

제1 실시예에 따른 전송기 회로(TX1)와 유사하게, 제2 실시예에 따른 전송기 회로(TX1)는, 전원 전압(VDD1)이 턴온될 때로부터 규정된 기간 동안에 출력 펄스 신호(P11)와 출력 펄스 신호(P12)의 출력을 중단시키는 출력 중단 회로(20)를 포함한다. 따라서, 전원 전압(VDD1)의 턴온과 연관된 잘못된 펄스의 출력이 억제될 수 있다. 정전 방전 손상 테스트에서 전원 전압(VDD1)에서의 증가는 전원 전압(VDD1)의 턴온과 유사한 물리적 현상이다. 따라서, 정전 방전 손상 테스트에서도, 출력 중단 회로(20)가 활성화되고 전원 전압(VDD1)에서의 증가와 연관된 잘못된 펄스에 기인한 임의의 고장이 억제될 수 있다.

한편, 제1 실시예에 따른 출력 중단 회로(10)에서, 중단 기간은 저항기 요소(R1)와 커패시터 요소(C1)의 시상수에 의해 결정된다. 따라서, 수 μs의 중단 기간을 확보하기 위하여, 저항기 요소(R1)와 커패시터 요소(C1)는 크기가 커야만 하고, 칩 면적에서의 증가가 야기된다.

반면, 제2 실시예에 따른 출력 중단 회로(20)에서, NMOS 트랜지스터(NM1)의 오프 저항은 저항기 요소(R1) 대신에 이용된다. 따라서, 저항값은 NMOS 트랜지스터(NM1)의 크기가 작음에 따라 증가될 수 있고, 커패시터 요소(C1)도 역시 크기가 감소될 수 있다. 유사하게, PMOS 트랜지스터(PM1)와 커패시터 요소(C2)도 역시 크기가 감소될 수 있다. 따라서, 제1 실시예에 따른 출력 중단 회로(10)에 비해, 요소들의 개수가 증가하는 반면, 칩 면적은 전체적으로 감소될 수 있다.

또한, 제2 실시예에 따른 출력 중단 회로(20)에서, 출력 중단이 해제된 이후에, 중단 신호(STP)는 NMOS 트랜지스터(NM1)와 PMOS 트랜지스터(PM1)의 온 저항(on resistance)에 의해 H 레벨에 유지될 수 있다. 따라서, 정상 동작에서의 잡음 배제성()이 개선된다.

(제3 실시예)

<출력 중단 회로(30)의 구조>

그 다음, 도 17을 참조하여, 제3 실시예에 따른 전송기 회로(TX1)의 설명이 주어질 것이다. 도 17은 제3 실시예에 따른 출력 중단 회로(30)의 구체적인 회로 구조의 한 예를 도시하는 회로도이다. 도 17에 도시된 바와 같이, 출력 중단 회로(30)는, NAND 게이트(ND), 커패시터 요소(C1, C2), 인버터(IN21, IN22), 및 카운터(CTR1)를 포함한다. 전송기 회로(TX1)의 구조는 출력 중단 회로(30)를 제외하고는 제1 실시예에 따른 전송기 회로(TX1)와 유사하다.

인버터(IN22)의 입력(N2)은 커패시터 요소(C2)를 통해 접지된다. 인버터(IN22)의 출력은 커패시터 요소(C1)를 통해 전원에 접속된다. 인버터(IN22)의 출력은 인버터(IN21)의 입력(N1)에 접속된다.

또한, 인버터(IN22)의 출력(즉, 인버터(IN21)의 입력(N1))은 NAND 게이트(ND)에 입력된다. NAND 게이트(ND)의 출력은 인버터(IN22)의 입력(N2)에 접속된다. 즉, 인버터(IN22)와 NAND 게이트(ND)에 의해, 래치 회로가 구성된다.

즉, 래치 회로의 저장 노드(N1)는 커패시터 요소(C1)를 통해 전원에 접속되고, 저장 노드(N2)는 커패시터 요소(C2)를 통해 접지된다. 래치 회로의 저장 노드(N1, N2)는 각각 서로 반전된 전압을 유지한다.

NAND 게이트(ND)에는, 카운터(CTR1)로부터 출력된 정기 요청 신호(RT12)의 반전된 신호가 입력된다.

그 다음, 중단 신호(STP)가 인버터(IN21)로부터 출력된다.

정기 요청 신호(RT12)는, 예를 들어, 전원 전압(VDD1)이 턴온된 후에 정기적으로 출력되는 H-활성 펄스 신호라는 점에 유의한다. 그러나, 카운터(CTR1)로부터 출력된 신호는, 전원 전압(VDD1)이 턴온된 때로부터 규정된 시간의 경과 이후에 단 한번 출력되는 H-활성 펄스 신호이거나, L 레벨로부터 H 레벨로 천이하여 H 레벨을 유지하는 인에이블 신호일 수 있다. 또한, 인에이블 신호의 논리(logic)는 중단 신호(STP)와 유사하지만, 예를 들어, 온도 변화에 의해 의도하지 않게 L 레벨로 변할 수도 있다. 이후에 상세히 설명되는 바와 같이, 이러한 경우에도, 중단 신호(STP)의 값은 래치 회로에 의해 H 레벨에 안정적으로 유지된다.

<출력 중단 회로(30)의 동작>

그 다음, 도 18을 참조하여, 전원 전압이 턴온될 때 제3 실시예에 따른 출력 중단 회로(30)의 동작에 대한 설명이 주어질 것이다. 도 18은 전원 전압이 턴온될 때 제3 실시예에 따른 출력 중단 회로(30)의 동작을 기술하기 위한 타이밍도이다. 도 18은, 상부로부터 순서대로, 전원 전압(VDD1), 저장 노드(N1, N2)의 전압들, 정기 요청 신호(RT12), 및 중단 신호(STP)를 도시한다.

상부 레벨에 도시된 바와 같이, 전원 전압(VDD1)의 턴온에 따라 전원 전압(VDD1)이 접지 전압(GND)으로부터 명시된 전압(VDD)으로 증가할 때, 제2 레벨에서 실선으로 표시된 바와 같이, 커패시터 요소(C1)를 통해 전원에 접속된 저장 노드(N1)의 전압도 역시 명시된 전압(VDD)으로 증가한다. 따라서, 제3 레벨에 도시된 바와 같이, 인버터(IN21)의 출력인 중단 신호(STP)는 전원 전압(VDD1)이 턴온될 때 L 레벨이 된다.

전원 전압(VDD1)이 턴온된 후에, 제2 레벨에서 실선으로 표시된 바와 같이, 인버터(IN22)와 NAND 게이트(ND)에 의해 구성된 래치 회로의 저장 노드(N1)의 전압은 H 레벨에 유지된다. 반면, 제2 레벨에서 쇄선으로 표시된 바와 같이, 래치 회로의 저장 노드(N2)의 전압은 L 레벨에 유지된다.

제3 레벨에 도시된 바와 같이, 전원 전압(VDD1)이 턴온된 때로부터 규정된 기간의 경과 이후에, 정기 요청 신호(RT12)가 일시적으로 H 레벨이 되면, 저장 노드(N2)의 전압은 H 레벨로 천이한다. 따라서, 저장 노드(N1)의 전압은 L 레벨로 천이한다. 그 다음, 인버터(IN22)와 NAND 게이트(ND)에 의해, 저장 노드(N1)의 전압은 L 레벨에서 래칭되고, 저장 노드(N2)의 전압은 H 레벨에서 래칭된다. 이 상태는, 정기 요청 신호(RT12)의 신호 레벨에 관계없이 유지된다.

이에 따라, 제4 레벨에 도시된 바와 같이, 중단 신호(STP)는 L 레벨로부터 H 레벨로 천이한다. 중단 신호(STP)가 L 레벨인 기간 동안에, 출력 펄스 신호(P11, P12)의 출력이 중단된다. 중단 신호(STP)가 H 레벨로 전환되면, 출력 펄스 신호(P11, P12)의 출력 중단이 해제된다.

이런 방식으로, 인버터(IN22)와 NAND 게이트(ND)에 의해 구성된 래치 회로는 전원 전압의 활성화를 감지하고, 중단 신호(STP)를 L 레벨에 유지한다. 그 다음, 래치 회로는, 타이머인 카운터(CTR1)로부터 출력된 정기 요청 신호(RT12)에 따라 중단 신호(STP)를 H 레벨로 전환한다.

제1 실시예에 따른 전송기 회로(TX1)와 유사하게, 제3 실시예에 따른 전송기 회로(TX1)는, 전원 전압(VDD1)이 턴온될 때로부터 규정된 기간 동안에 출력 펄스 신호(P11)와 출력 펄스 신호(P12)의 출력을 중단시키는 출력 중단 회로(30)를 포함한다. 따라서, 전원 전압(VDD1)의 턴온과 연관된 잘못된 펄스의 출력이 억제될 수 있다. 정전 방전 손상 테스트에서 전원 전압(VDD1)에서의 증가는 전원 전압(VDD1)의 턴온과 유사한 물리적 현상이다. 따라서, 정전 방전 손상 테스트에서도, 출력 중단 회로(30)가 활성화되고 전원 전압(VDD1)에서의 증가와 연관된 잘못된 펄스에 기인한 임의의 고장이 억제될 수 있다.

제3 실시예에 따른 출력 중단 회로(30)에서, 중단 기간은 타이머인 카운터(CTR1)에 의해 결정되기 때문에, 중단 기간에서의 변동이 감소될 수 있다. 또한, 커패시터 요소(C1, C2)는 중단 기간에 기여하지 않기 때문에, 크기 감소가 달성될 수 있다. 예를 들어, 커패시터 요소(C1, C2)로서 트랜지스터들의 게이트 용량을 이용함으로써 크기가 더욱 감소될 수 있다. 또한, 새로이 타이머를 제공할 필요가 없고 기존의 요소가 이용될 수 있다. 따라서, 칩 면적이 전체적으로 감소될 수 있다.

또한, 중단 신호(STP)는 출력-중단이 해제된 이후에 인버터(IN22)와 NAND 게이트(ND)에 의해 H 레벨에 래칭되기 때문에, 정상 동작에서 훌륭한 잡음 배제성을 보인다.

<반도체 장치 시스템(2)의 구조>

그 다음, 도 19를 참조하여, 제3 실시예에 따른 전송기 회로(TX1)를 이용한 반도체 장치 시스템(2)의 설명이 주어질 것이다. 도 19는 제3 실시예에 따른 반도체 장치 시스템(2)의 구조를 도시하는 블록도이다. 제3 실시예에 따른 반도체 장치 시스템(2)은, 2개의 전송기 회로(TX1, TX2), 1차 코일(L11, L12), 2차 코일(L12, L21), 2개의 수신기 회로(RX1, RX2), 2개의 발진기 회로(OSC1, OSC2), 2개의 카운터(CTR1, CTR2), 2개의 타이머(TM1, TM2), 2개의 미달 전압 로크아웃(UVLO; under voltage lockout) 회로(UVLO1, UVLO2), 2개의 AND 게이트(A1, A2), 및 6개의 OR 게이트(O1 내지 O6)를 포함한다.

여기서, 전송기 회로(TX1, TX2)는 도 3을 참조하여 설명된 제1 실시예에 따른 전송기 회로(TX1)와 유사하게 구성된다. 여기서, 전송기 회로(TX1, TX2) 각각은 도 17에 도시된 제3 실시예에 따른 출력 중단 회로(30)를 포함한다. 또한, 수신기 회로(RX1, RX2)는 도 5를 참조하여 설명된 제1 실시예에 따른 수신기 회로(RX1)와 유사하게 구성된다. 제3 실시예에 따른 반도체 장치 시스템(2)은 전력 트랜지스터의 제어 시스템에 적용된 마이크로-격리자의 예이다.

우선, 신호의 실질적 구조와 흐름이 설명될 것이다.

마이크로컴퓨터(MCU)로부터 출력된 제어 신호(CNT1)가 전송기 회로(TX1)에 입력 데이터 신호(Din1)로서 입력된다. 또한, 전송기 회로(TX1)에는, UVLO 회로(UVLO1)로부터 출력된 비정기 요청 신호(RT11)와 카운터(CTR1)로부터 출력된 정기 요청 신호(RT12)도 역시 입력된다.

전송기 회로(TX1)로부터 출력된 출력 펄스 신호(P11, P12)는 1차 코일(L11) 및 2차 코일(L12)을 통해 수신기 회로(RX1)에 전송된다. 수신기 회로(RX1)는 수신된 신호로부터 데이터 신호를 재구성하고, 출력 데이터 신호(Dout1)로서 출력한다. 출력 데이터 신호(Dout1)는 제어 신호(CNT2)로서 전력 트랜지스터 드라이버(PTD)에 입력된다.

즉, 마이크로컴퓨터(MCU)로부터 출력된 제어 신호(CNT1)는 전송기 회로(TX1)와 수신기 회로(RX1)를 통해 제어 신호(CNT2)로서 전력 트랜지스터 드라이버(PTD)에 입력된다.

반면, 에러 검출 회로(EDC)로부터 출력된 에러 검출 신호(ED1)는 입력 데이터 신호(Din2)로서 전송기 회로(TX2)에 입력된다. 또한, 전송기 회로(TX2)에는, UVLO 회로(UVLO2)로부터 출력된 비정기 요청 신호(RT21)와 카운터(CTR2)로부터 출력된 정기 요청 신호(RT22)도 역시 입력된다.

전송기 회로(TX2)로부터 출력된 출력 펄스 신호(P21, P22)는 1차 코일(L21) 및 2차 코일(L22)을 통해 수신기 회로(RX2)에 전송된다. 수신기 회로(RX2)는 수신된 신호로부터 데이터 신호를 재구성하고, 출력 데이터 신호(Dout2)로서 출력한다. 출력 데이터 신호(Dout2)는 마이크로컴퓨터(MCU)에 에러 검출 신호(ED2)로서 입력된다.

즉, 에러 검출 회로(EDC)로부터 출력된 에러 검출 신호(ED1)는, 전송기 회로(TX2)와 수신기 회로(RX2)를 통해 마이크로컴퓨터(MCU)에 에러 검출 신호(ED2)로서 입력된다.

<반도체 장치 시스템(2)의 상세사항>

이하에서, 신호의 상세한 구조와 흐름이 설명될 것이다.

마이크로컴퓨터(MCU)로부터 출력된 제어 신호(CNT1)가 AND 게이트(A1)를 통해 입력 데이터 신호(Din1)로서 전송기 회로(TX1)에 입력된다. 여기서, AND 게이트(A1)에는, UVLO 회로(UVLO1)로부터 출력된 비정기 요청 신호(RT11)의 반전된 신호도 역시 입력된다.

비정기 요청 신호(RT11)는 정상 상태에서 L 레벨이고, 전원 전압이 감소되는 비정상 상태에서 H 레벨이 된다. 즉, 비정기 요청 신호(RT11)가 L 레벨인 정상 상태에서, 마이크로컴퓨터(MCU)로부터 출력된 제어 신호(CNT1)는 입력 데이터 신호(Din1)로서 전송기 회로(TX1)에 입력된다. 반면, 비정기 요청 신호(RT11)가 H 레벨인 비정상 상태에서, AND 게이트(A1)에 의해, 마이크로컴퓨터(MCU)로부터 출력된 제어 신호(CNT1)의 전송기 회로(TX1)로의 입력이 차단된다.

또한, 비정기 요청 신호(RT11)도 역시 전송기 회로(TX1)에 입력된다. 비정기 요청 신호(RT11)가 L 레벨로부터 H 레벨로 또는 H 레벨로부터 L 레벨로 천이하는 타이밍에서, 입력 데이터 신호(Din1)(제어 신호(CNT1))의 값은 전송기 회로(TX1)로부터 수신기 회로(RX1)로 재전송된다. 즉, 전원 전압이 감소할 때 뿐만 아니라, 전원 전압이 턴온됨에 의해 증가하고 정상 값으로 천이하는 타이밍에서도, 전송측 상의 데이터 신호의 값과 수신측 상의 데이터 신호의 값은 동기화된다.

카운터(CTR1)로부터 출력된 정기 요청 신호(RT12)는 전송기 회로(TX1)에 입력된다. 정기 요청 신호(RT12)는, 예를 들어, 발진기 회로(OSC1)로부터 출력된 클록 신호의 매 10 카운트마다 H 레벨이 되는 신호이다. 예를 들어, 10 MHz의 클록 신호가 발진기 회로(OSC1)로부터 출력되면, 카운터(CTR1)는 1μs-사이클(1 MHz)의 정기 요청 신호(RT12)를 생성한다. 정기 요청 신호(RT12)에 의해, 데이터 값에서 아무런 변화가 없는 때에도, 데이터 값은 매 10 카운트마다 재전송된다. 따라서, 수신기 회로(RX1)에 의해 재구성된 데이터 값이 잡음 등에 의해 반전될 때에도, 올바른 값이 신속하게 회복될 수 있다.

또한, 전술된 바와 같이, 카운터(CTR1)로부터 출력된 정기 요청 신호(RT12)는 도 17에 도시된 제3 실시예에 따른 출력 중단 회로(30)의 NAND 게이트(ND)에 입력된다.

카운터(CTR1)는 UVLO 회로(UVLO1)로부터 출력된 비정기 요청 신호(RT11) 또는 펄스 신호(P10)에 의해 리셋된다. 즉, 카운터(CTR1)는 입력들이 펄스 신호(P10)와 비정기 요청 신호(RT11)인 OR 게이트(O1)로부터 출력된 리셋 신호(RST1)에 의해 리셋된다.

전송기 회로(TX1)는 입력 데이터 신호(Din1)에 기초하여 출력 펄스 신호(P11, P12)를 출력한다. 출력 펄스 신호(P11, P12)는 1차 코일(L11) 및 2차 코일(L12)을 통해 수신기 회로(RX1)에 입력된다. 수신기 회로(RX1)는 데이터 신호를 재구성하고, 출력 데이터 신호(Dout1)로서 출력한다. 상세사항은 제1 실시예에서 설명된 바와 같다는 점에 유의한다.

출력 데이터 신호(Dout1)는 AND 게이트(A2)를 통해 전력 트랜지스터 드라이버(PTD)에 입력된다. 여기서, AND 게이트(A2)에는, UVLO 회로(UVLO2)로부터 출력된 비정기 요청 신호(RT21)의 반전된 신호가 입력된다. 또한, AND 게이트(A2)에는, 타이머(TM1)로부터 출력된 타임아웃 신호(TO1)의 반전된 신호가 입력된다.

비정기 요청 신호(RT21)는 정상 상태에서 L 레벨이고, 전원 전압이 감소할 때 H 레벨이 된다. 또한, 타임아웃 신호(TO1)는 또한 정상 상태에서 L 레벨이고, 규정된 카운트(예를 들어, 40 카운트)의 경과 이후에 펄스 검출 신호(PD1)가 검출되지 않을 때 H 레벨이 된다. 즉, 비정기 요청 신호(RT21)와 타임아웃 신호(TO1)가 L 레벨인 정상 상태에서, 출력 데이터 신호(Dout1)가 전력 트랜지스터 드라이버(PTD)에 입력된다. 반면, 비정기 요청 신호(RT21) 또는 타임아웃 신호(TO1)가 H 레벨로 전환되면, AND 게이트(A2)에 의해, 출력 데이터 신호(Dout1)의 전력 트랜지스터 드라이버(PTD)로의 입력이 차단된다. 또한, 타임아웃 신호(TO1)는 수신기 회로(RX1)를 리셋한다. 정상 동작 모드에서, 데이터 값은 정기 요청 신호(RT12)에 의해 전송기 회로(TX1)로부터 매 10 카운트마다 재전송되고, 펄스 검출 신호(PD1)가 수신기 회로(RX1)로부터 출력된다는 점에 유의한다. 따라서, 타이머(TM1)는 40 카운트에 도달하지 않을 것이다. 반면, 전송기 회로(TX1)가 정지하는 등의 경우에, 타임아웃 신호(TO1)가 출력된다. 정기 요청 신호(RT12)에 의해, 전송기 회로(TX1)의 동작에서의 비정상이 검출될 수 있다.

여기서, 타이머(TM1)는 발진기 회로(OSC2)로부터 출력된 클록 신호를 카운팅한다. 또한, 타이머(TM1)는 수신기 회로(RX1)로부터 출력된 펄스 검출 신호(PD1) 또는 UVLO 회로(UVLO2)로부터 출력된 비정기 요청 신호(RT21)에 의해 리셋된다. 즉, 타이머(TM1)는 입력들이 펄스 검출 신호(PD1)와 비정기 요청 신호(RT21)인 OR 게이트(O2)로부터 출력된 리셋 신호(RST2)에 의해 리셋된다.

반면, 에러 검출 회로(EDC)로부터 출력된 에러 검출 신호(ED1)는 OR 게이트(O5)를 통해 입력 데이터 신호(Din2)로서 전송기 회로(TX2)에 입력된다. 에러 검출 신호(ED1)는 정상 상태에서 L 레벨이고, 에러가 검출되는 비정상 상태에서 H 레벨이 된다. 여기서, OR 게이트(O5)에는, UVLO 회로(UVLO2)로부터 출력된 비정기 요청 신호(RT21)도 역시 입력된다. 비정기 요청 신호(RT21)는 정상 상태에서 L 레벨이고, 전원 전압이 감소되는 비정상 상태에서 H 레벨이 된다. 즉, 비정기 요청 신호(RT21)도 역시 에러 신호로서 에러 검출 신호(ED1)와 함께 전송기 회로(TX2)에 입력된다.

또한, 비정기 요청 신호(RT21)도 역시 전송기 회로(TX2)에 입력된다. 비정기 요청 신호(RT21)가 L 레벨로부터 H 레벨로 또는 H 레벨로부터 L 레벨로 천이하는 타이밍에서, 입력 데이터 신호(Din2)의 값은 전송기 회로(TX2)로부터 수신기 회로(RX2)로 재전송된다. 즉, 전원 전압이 감소할 때 뿐만 아니라, 전원 전압이 턴온됨에 의해 증가하고 정상 값으로 천이하는 타이밍에서도, 전송측 상의 데이터 신호의 값과 수신측 상의 데이터 신호의 값은 동기화된다.

또한, 카운터(CTR2)로부터 출력된 정기 요청 신호(RT22)는 전송기 회로(TX2)에 입력된다. 정기 요청 신호(RT22)는, 예를 들어, 발진기 회로(OSC2)로부터 출력된 클록 신호의 매 10 카운트마다 H 레벨이 되는 신호이다. 정기 요청 신호(RT22)에 의해, 데이터 값에서 아무런 변화가 없는 때에도, 데이터 값은 매 10 카운트마다 재전송된다. 따라서, 수신기 회로(RX2)에 의해 구성된 데이터 값이 잡음 등에 의해 반전될 때에도, 올바른 값이 신속하게 회복될 수 있다.

또한, 카운터(CTR2)는 UVLO 회로(UVLO2)로부터 출력된 비정기 요청 신호(RT21) 또는 펄스 신호(P20)에 의해 리셋된다. 즉, 카운터(CTR2)는 입력들이 펄스 신호(P20)와 비정기 요청 신호(RT21)인 OR 게이트(O3)로부터 출력된 리셋 신호(RST3)에 의해 리셋된다.

전송기 회로(TX2)는 입력 데이터 신호(Din2)에 기초하여 출력 펄스 신호(P21, P22)를 출력한다. 출력 펄스 신호(P21, P22)는 1차 코일(L21) 및 2차 코일(L22)을 통해 수신기 회로(RX2)에 입력된다. 수신기 회로(RX2)는 데이터 신호를 재구성하고, 출력 데이터 신호(Dout2)로서 출력한다.

출력 데이터 신호(Dout2)는 OR 게이트(O6)로서 마이크로컴퓨터(MCU)에 입력된다. 여기서, OR 게이트(O6)에는, UVLO 회로(UVLO1)로부터 출력된 비정기 요청 신호(RT11)이 입력된다. 또한, OR 게이트(O6)에는, 타이머(TM2)로부터 출력된 타임아웃 신호(TO2)가 입력된다. 즉, 비정기 요청 신호(RT11)와 타임아웃 신호(TO2)가 출력 데이터 신호(Dout2)와 함께 마이크로컴퓨터(MCU)에 에러 검출 신호(ED2)로서 입력된다.

여기서, 타임아웃 신호(TO2)는 정상 상태에서 L 레벨이고, 규정된 카운트(예를 들어, 40 카운트)의 경과 이후에 펄스 검출 신호(PD2)가 검출되지 않을 때 H 레벨이 된다. 또한, 타임아웃 신호(TO2)는 수신기 회로(RX2)를 리셋한다. 정상 동작 모드에서, 데이터 값은 정기 요청 신호(RT22)에 의해 전송기 회로(TX2)로부터 매 10 카운트마다 재전송되고, 펄스 검출 신호(PD2)가 수신기 회로(RX2)로부터 출력된다는 점에 유의한다. 따라서, 타이머(TM2)는 40 카운트에 도달하지 않을 것이다. 반면, 전송기 회로(TX2)가 정지하는 등의 경우에, 타임아웃 신호(TO2)가 출력된다. 정기 요청 신호(RT22)에 의해, 전송기 회로(TX2)의 동작에서의 비정상이 검출될 수 있다.

여기서, 타이머(TM2)는 발진기 회로(OSC1)로부터 출력된 클록 신호를 카운팅한다. 또한, 타이머(TM2)는 수신기 회로(RX2)로부터 출력된 펄스 검출 신호(PD2) 또는 UVLO 회로(UVLO1)로부터 출력된 비정기 요청 신호(RT11)에 의해 리셋된다. 즉, 타이머(TM2)는 입력들이 펄스 검출 신호(PD2)와 비정기 요청 신호(RT11)인 OR 게이트(O4)로부터 출력된 리셋 신호(RST4)에 의해 리셋된다.

<반도체 장치 시스템(2)의 예시적 응용>

반도체 장치 시스템(2)의 제어 타겟은, 예를 들어, 절연된 게이트 바이폴라 트랜지스터(IGBT; insulated gate bipolar transistor)로 표현된 전력 트랜지스터이다. 이 경우에, 반도체 장치 시스템(2)은, 수신기 회로(RX1)에 의해 생성된 출력 데이터 신호(Dout1)에 따라 전력 트랜지스터의 온/오프를 제어하여 전원과 부하 사이의 도전 상태를 제어한다.

구체적으로는, 제3 실시예에 따른 반도체 장치 시스템(2)은, 예를 들어, 도 20에 도시된 3상 모터(부하)를 구동하는 인버터 장치에 적용된다. 도 20은 반도체 장치 시스템(2)이 적용되는 인버터 장치를 도시하는 도면이다. 도 20에 도시된 인버터 장치는, 상위측과 하위측 각각에, u-위상, v-위상, 및 w-위상에 각각 대응하는 3개의 전력 트랜지스터 드라이버(PTD)와 3개의 에러 검출 회로(EDC)(총 6개)를 포함한다.

마이크로컴퓨터(MCU)로부터 출력된 제어 신호(예를 들어, UH, UL)는, 전송기 회로(TX1), 코일, 및 수신기 회로(RX1)를 통해 전력 트랜지스터 드라이버(PTD)에 전송되고, 제어 타겟인 IGBT의 온/오프가 제어된다. 반면, 에러 검출 회로(EDC)에 의해 검출된 에러 신호는, 전송기 회로(TX2), 코일, 및 수신기 회로(RX2)를 통해 마이크로컴퓨터(MCU)에 전송된다.

여기서, 도 21은 반도체 장치 시스템(2)이 적용되는 인버터 장치의 동작을 도시하는 타이밍도이다. 도 21의 그래프에 도시된 바와 같이, 마이크로컴퓨터(MCU)로부터 출력된 제어 신호(예를 들어, UH, UL)는 PWM 제어 신호이고, 모터를 통해 흐르는 전류(예를 들어, IU)는 아날로그 방식으로 제어된다. 여기서, 제어 신호(예를 들어, UH, UL)는 입력 데이터 신호(Din1)에 대응한다.

(다른 실시예)

반도체 장치의 탑재 예는 도 2에 도시된 것으로 제한되지 않는다. 이하에서, 도 22와 도 23을 참조하여, 반도체 장치의 다른 대표적인 탑재 예들이 설명된다. 도 22는, 커패시터가 절연 결합 요소로서 이용되는 경우의 반도체 장치의 탑재 예이다. 도 23은, GMR(Giant Magneto Resistive) 요소가 절연 결합 요소로서 이용되는 반도체 장치의 탑재 예를 도시한다.

도 22에서, 도 2에 도시된 탑재 예에서 절연 결합 요소로서 이용되는 코일은 커패시터로 대체된다. 더 구체적으로는, 1차 코일(L11)은 커패시터의 한 전극(PL1)으로 대체되고, 2차 코일(L12)은 커패시터의 다른 전극(PL2)으로 대체된다.

도 23에서, 도 2에 도시된 탑재 예에서 절연 결합 요소로서 이용되는 코일은 GMR(Giant Magneto Resistive) 요소로 대체된다. 더 구체적으로는, 1차 코일(L11)이 온전히 남아 있는 반면, 2차 코일(L12)은 GMR 요소(R12)로 대체된다. 이 탑재 예에서도, 전송기 회로(TX1)의 출력에 접속된 패드는 반도체 칩(CHP1)에 형성되고, 1차 코일(L11)의 대향단들에 각각 접속된 패드는 반도체 칩(CHP2)에 형성된다. 그 다음, 전송기 회로(TX1)는 반도체 칩(CHP2)에 형성된 1차 코일(L11)에 패드와 본딩 와이어(BW)를 통해 접속된다.

전술된 바와 같이, 절연 결합 요소들의 유형과 배열은 특별히 제한되지 않는다. 절연 결합 요소들이 반도체 칩 상에 형성되는 것으로 설명되었지만, 절연 결합 요소들은 외부적으로 부착된 컴포넌트로서 형성될 수도 있다는 점에 유의한다.

상기에서, 본 발명자에 의해 이루어진 본 발명은 실시예들에 기초하여 구체적으로 설명되었지만, 본 발명은 전술된 실시예들로 제한되지 않고, 본 발명의 사상으로부터 벗어나지 않는 범위 내에서 다양한 변경이 이루어질 수 있다는 것을 말할 필요가 없다.

예를 들어, 실시예들에 따른 반도체 장치에서, 반도체 기판, 반도체층, 확산층(확산 영역) 등의 도전형(p형 또는 n형)은 반전될 수도 있다. 따라서, n형과 p형 중 한 도전형이 제1 도전형이고 다른 도전형은 제2 도전형인 경우에, 제1 도전형은 p형일 수 있고, 제2 도전형은 n형일 수 있다. 대조적으로서, 제1 불순물 유형은 n형이고 제2 불순물 유형은 p형일 수 있다.

제1 내지 제3 및 다른 실시예들은 본 기술분야의 통상의 기술자에 의해 바람직하다면 결합될 수 있다.

본 발명의 수 개의 실시예들의 관점에서 설명되었지만, 본 기술분야의 통상의 기술자라면 본 발명은 첨부된 청구항들의 사상과 범위 내에서 다양한 수정과 함께 실시될 수 있고 본 발명은 전술된 예들로 제한되지 않는다는 것을 이해할 것이다.

또한, 청구항들의 범위는 전술된 실시예들에 의해 제한되지 않는다.

또한, 출원인의 의도는, 출원 과정 동안 이후에 보정되더라도, 모든 청구항 요소들의 균등물들을 포괄하는 것임에 유의한다.

Claims

전송기 회로로서,
입력 데이터의 엣지들에 기초하여 펄스 신호를 생성하는 펄스 생성 회로;
상기 펄스 신호에 기초하여, 상기 엣지들 중 하나의 엣지에 따라 제1 출력 펄스 신호를 외부 절연 결합 요소(external insulating coupling element)의 제1 단에 출력하는 제1 출력 드라이버;
상기 펄스 신호에 기초하여, 상기 엣지들 중 다른 하나의 엣지에 따라 제2 출력 펄스 신호를 상기 절연 결합 요소의 제2 단에 출력하는 제2 출력 드라이버; 및
전원 전압(power supply voltage)이 턴온(turn on)될 때로부터 규정된 기간 동안 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호가 출력되는 것을 중단시키는 출력 중단 회로
를 포함하는 전송기 회로.
제1항에 있어서, 상기 출력 중단 회로는:
상기 전원 전압의 턴온을 감지하고 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단을 유지하는 래치 회로(latch circuit); 및
타이머를 포함하고,
상기 래치 회로는 상기 타이머로부터 출력된 신호에 응답하여 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단을 해제하는, 전송기 회로.
제2항에 있어서, 상기 출력 중단 회로는 제1 커패시터 요소 및 제2 커패시터 요소를 더 포함하고,
상기 래치 회로는 상기 제1 커패시터 요소를 통해 전원에 접속된 제1 저장 노드를 가지며, 상기 제2 커패시터 요소를 통해 접지에 접속된 제2 저장 노드를 가지고,
상기 래치 회로는 각각 상기 제1 저장 노드 및 제2 저장 노드에서 서로 반전된 전압들을 유지하며,
상기 래치 회로는 상기 타이머로부터 출력된 신호에 응답하여 천이하는 상기 제1 저장 노드 및 제2 저장 노드에서 유지되는 전압들에 의해 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단을 해제하는, 전송기 회로.
제1항에 있어서, 상기 출력 중단 회로는,
제1 커패시터 요소 및 제2 커패시터 요소;
소스가 접지에 접속되고 드레인이 상기 제1 커패시터 요소를 통해 전원에 접속된 N형 트랜지스터; 및
소스가 상기 전원에 접속되고 드레인이 상기 제2 커패시터 요소를 통해 상기 접지에 접속된 P형 트랜지스터
를 포함하고,
상기 N형 트랜지스터는 그 게이트가 상기 P형 트랜지스터의 드레인에 접속되고, 상기 P형 트랜지스터는 그 게이트가 상기 N형 트랜지스터의 드레인에 접속되며,
상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단은 상기 N형 트랜지스터의 게이트 전압과 상기 P형 트랜지스터의 게이트 전압에 따라 해제되는, 전송기 회로.
제1항에 있어서, 상기 출력 중단 회로는,
전원과 접지 중 하나에 접속된 커패시터 요소; 및
상기 전원과 상기 접지 중 다른 하나에 접속된 저항기 요소
를 포함하고,
상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단은, 상기 커패시터 요소와 상기 저항기 요소 사이의 접속 노드의 전압에 따라 해제되는, 전송기 회로.
제1항에 있어서, 상기 출력 중단 회로는, 상기 전원 전압이 턴온될 때로부터 규정된 기간 동안 상기 펄스 생성 회로가 상기 펄스 신호를 생성하는 것을 중단시킴으로써, 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호가 출력되는 것을 중단시키는, 전송기 회로.
반도체 장치로서,
입력 데이터에 기초하여 제1 출력 펄스 신호 및 제2 출력 펄스 신호를 전송하는 전송기 회로;
상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호를 수신하고 상기 입력 데이터를 재구성하는 수신기 회로; 및
상기 전송기 회로와 상기 수신기 회로를 서로 전자기적으로 결합하는 1차 절연 결합 요소와 2차 절연 결합 요소
를 포함하고, 상기 전송기 회로는,
상기 입력 데이터의 엣지들에 기초하여 펄스 신호를 생성하는 펄스 생성 회로;
상기 펄스 신호에 기초하여, 상기 엣지들 중 하나의 엣지에 따라 상기 제1 출력 펄스 신호를 상기 1차 절연 결합 요소의 제1 단에 출력하는 제1 출력 드라이버;
상기 펄스 신호에 기초하여, 상기 엣지들 중 다른 하나의 엣지에 따라 상기 제2 출력 펄스 신호를 상기 1차 절연 결합 요소의 제2 단에 출력하는 제2 출력 드라이버; 및
전원 전압이 턴온될 때로부터 규정된 기간 동안 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호가 출력되는 것을 중단시키는 출력 중단 회로
를 포함하는, 반도체 장치.
제7항에 있어서, 상기 출력 중단 회로는,
상기 전원 전압의 턴온을 감지하고 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단을 유지하는 래치 회로; 및
타이머를 포함하고,
상기 래치 회로는 상기 타이머로부터 출력된 신호에 응답하여 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단을 해제하는, 반도체 장치.
제8항에 있어서, 상기 출력 중단 회로는 제1 커패시터 요소 및 제2 커패시터 요소를 더 포함하고,
상기 래치 회로는 상기 제1 커패시터 요소를 통해 전원에 접속된 제1 저장 노드를 가지며, 상기 제2 커패시터 요소를 통해 접지에 접속된 제2 저장 노드를 가지고,
상기 래치 회로는 각각 상기 제1 저장 노드 및 제2 저장 노드에서 서로 반전된 전압들을 유지하며,
상기 래치 회로는 상기 타이머로부터 출력된 신호에 응답하여 천이하는 상기 제1 저장 노드 및 제2 저장 노드에서 유지되는 전압들에 의해 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단을 해제하는, 반도체 장치.
제7항에 있어서, 상기 출력 중단 회로는,
제1 커패시터 요소 및 제2 커패시터 요소;
소스가 접지에 접속되고 드레인이 상기 제1 커패시터 요소를 통해 전원에 접속된 N형 트랜지스터; 및
소스가 상기 전원에 접속되고 드레인이 상기 제2 커패시터 요소를 통해 상기 접지에 접속된 P형 트랜지스터
를 포함하고,
상기 N형 트랜지스터는 그 게이트가 상기 P형 트랜지스터의 드레인에 접속되고, 상기 P형 트랜지스터는 그 게이트가 상기 N형 트랜지스터의 드레인에 접속되며,
상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단은, 상기 N형 트랜지스터의 게이트 전압과 상기 P형 트랜지스터의 게이트 전압에 따라 해제되는, 반도체 장치.
제7항에 있어서, 상기 출력 중단 회로는,
전원과 접지 중 하나에 접속된 커패시터 요소; 및
상기 전원과 상기 접지 중 다른 하나에 접속된 저항기 요소
를 포함하고,
상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단은, 상기 커패시터 요소와 상기 저항기 요소 사이의 접속 노드의 전압에 따라 해제되는, 반도체 장치.
제7항에 있어서,
상기 출력 중단 회로는, 상기 전원 전압이 턴온될 때로부터 규정된 기간 동안 상기 펄스 생성 회로가 상기 펄스 신호를 생성하는 것을 중단시킴으로써, 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호가 출력되는 것을 중단시키는, 반도체 장치.
제7항에 있어서,
상기 1차 절연 결합 요소와 상기 2차 절연 결합 요소는, 반도체 칩에서 상부-하부 방향으로 적층된 2개의 상호접속층에 각각 형성된 코일들인, 반도체 장치.
데이터 전송 방법으로서,
입력 데이터의 엣지들에 기초하여 펄스 신호를 생성하는 단계;
상기 펄스 신호에 기초하여, 상기 엣지에 따라 제1 출력 펄스 신호를 절연 결합 요소의 제1 단에 출력하고, 상기 엣지들 중 다른 하나의 엣지에 따라 제2 출력 펄스 신호를 상기 절연 결합 요소의 제2 단에 출력하는 단계; 및
전원 전압이 턴온될 때로부터 규정된 기간 동안 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호가 출력되는 것을 중단시키는 단계
를 포함하는, 데이터 전송 방법.
제14항에 있어서,
상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호가 출력되는 것을 중단시키는 단계에서,
상기 전원 전압의 턴온을 감지하고 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단을 유지하고,
타이머로부터 출력된 신호에 응답하여 상기 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 출력의 중단을 해제하는, 데이터 전송 방법.