KR20160110198A - 제어가능 온-상태 전압을 가진 전력 반도체 정류기 - Google Patents

제어가능 온-상태 전압을 가진 전력 반도체 정류기 Download PDF

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Abstract

제어가능 온-상태 전압을 가진 전력 반도체 정류기
본 발명의 목적은 낮은 온-상태 전압과 높은 차단 능력을 갖는 전력 반도체 정류기를 제공하는 것을 목적으로 한다. 본 목적은 제 1 도전형을 갖는 드리프트 층 (32); 및 상기 드리프트 층 (32) 과 쇼트키 콘택을 형성하는 전극 층 (35) 을 포함하는 전력 반도체 정류기에 의해 얻어지며, 상기 드리프트 층 (32) 은 1·1016 cm-3 미만의 피크 순 도핑 농도를 갖는 베이스 층 (321), 및 적어도 상기 쇼트키 콘택의 부분을 형성하기 위해 상기 전극 층 (35) 과 직접 콘택하는 배리어 변조 층 (322) 을 포함하고, 상기 배리어 변조 층 (322) 의 순 도핑 농도는 1·1016 cm-3 과 1·1019 cm-3 사이의 범위에 있고, 상기 배리어 변조 층 (322) 은 상기 전극 층 (35) 과 상기 배리어 변조 층 (322) 사이의 계면에 대하여 수직인 방향으로 적어도 1 nm 이고 0.2 ㎛ 미만의 층 두께를 갖는다.

Description

제어가능 온-상태 전압을 가진 전력 반도체 정류기{POWER SEMICONDUCTOR RECTIFIER WITH CONTROLLABLE ON-STATE VOLTAGE}
본 발명은 청구항 1 의 전제부에 따른 전력 반도체 정류기에 관한 것이고, 이러한 전력 반도체 정류기를 제조하는 방법에 관한 것이다.
일반적인 실리콘 카본 (SiC) 계 전력 반도체 정류기가 그 단면도로서 도 1 에 도시되어 있다. 이는 고농도 도핑된 n-형 SiC로 이루어진 기판 층 (1) 및 기판 층 (1) 상에 형성된 저농도 도핑된 n-형 SiC로 이루어진 드리프트 층 (2) 을 포함하는 SiC 웨이퍼를 포함한다. SiC 웨이퍼는 제 1 주면 (3), 및 제 1 주면 (3) 에 평행한 제 2 주면 (4) 을 갖는다. 디바이스의 애노드측인 SiC 웨이퍼의 제 1 주면 (3) 은 드리프트 층 (2) 과 쇼트키 콘택을 형성하는 제 1 금속 콘택층 (5) 으로 덮여 있다. 디바이스의 캐소드측인 제 2 주면 (4) 상에는, 제 2 금속 콘택층 (6) 이 형성된다. 통상적으로, 드리프트 층 (2) 은 기판 층 (1) 으로서 이용된 고농도 도핑된 n-형 SiC 기판 상에서 에픽택셜하게 성장된다.
애노드와 캐소드 사이의 전압의 전기극성에 의존하여, 쇼트키 콘택은 전류 흐름을 차단하거나 또는 (n-도핑된 반도체 재료에서 전자들인) 다수 캐리어들의 통과를 허용한다. 이들 2 개의 모드들은 전력 반도체 정류기의 차단 동작 및 온-상태 동작으로 대응한다.
도 2a 및 도 2b 에서, 다른 일반적인 SiC 계 전력 반도체 정류기인 SiC 계 접합 배리어 쇼트키 (JBS; junction barrier Schottky) 가 도시되어 있다. JBS 정류기는 하나의 디바이스에 쇼트키 구조와 핀 다이오드 구조를 결합하여 구조들 양쪽 모두의 이점들을 이용하는 하이브리드 전력 디바이스이다. 이는 낮은 온-상태 저항과 높은 차단 능력을 갖는다. 실리콘 탄화물 (SiC) 계 JBS 정류기들은 높은 차단 전압들을 위한 실리콘 (Si) 계 핀 다이오드들을 대체하는 후보들이다. SiC 재료 특성들은 Si 에 비해 더 높은 전압 레이팅 및 더 높은 동작 온도들을 갖는 디바이스들을 허용한다.
도 2a 는 디바이스의 제 1 주면 (3) 에 수직인 수직 횡단면을 나타내는 한편, 도 2b 는 제 1 주면 (3) 에 평행하고 도 2a 의 선 AA'를 따른 수평 횡단면을 나타낸다. 도 1 에 도시된 전력 반도체 정류기와 마찬가지로, 도 2a 및 도 2b 에 도시된 JBS 정류기는 고농도 도핑된 n-형 SiC 로 이루어진 기판층 (1), 및 기판층 (1) 상에서 저농도로 도핑된 n-형 SiC로 이루어진 드리프트 층 (2) 을 포함하는 SiC 웨이퍼를 포함한다. SiC 웨이퍼는 디바이스의 제 1 주면인 제 1 주면 (3) 및 제 1 주면 (3) 에 평행한 제 2 주면 (4) 을 갖는다. 드리프트 층 (2) 의 표면에 인접하여, 기판층 (1) 에 반대되는 제 1 주면 (3) 상에는, 복수의 p-형 이미터 영역들 (7) 이 형성되어 있다. 디바이스의 애노드 측인 SiC 웨이퍼의 제 1 주면 (3) 은, 제 1 금속 콘택층 (5) 이 n-형 드리프트 층 (2) 을 콘택하는 위치들에 쇼트키 콘택을 형성하고, 제 1 금속 콘택층 (5) 이 p-형 이미터 영역들 (7) 을 콘택하는 위치들에 p-형 이미터 영역들 (7) 과 오믹 콘택을 형성하는 제 1 금속 콘택층 (5) 으로 덮여 있다. 본 명세서 전반에 걸쳐 용어 오믹 콘택은 선형 전류-전압 특성들을 갖는, 2 개의 재료들 사이의 비정류 접합을 지칭한다. 이와 대조적으로, 본 명세서 전반에 걸쳐, 용어 쇼트키 콘택은 비선형 전류-전압 특성들을 갖는, 반도체와 금속 사이의 정류 접합을 지칭한다.
위에서 전력 반도체 정류기들로서 알려진 차단 능력은 n-형 도핑된 드리프트 층 (2) 의 두께 및 도핑 밀도에 의해 주로 주어진다. 그러나, 쇼트키 콘택의 특성의 결과로서, 고 차단 전압들에서 상승된 전기장 레벨들로 낮추어진 이미지력은 전자들이 줄어드는 배리어를 야기한다. p-도핑된 이미터 영역들 (7) 없이 순수 쇼트키 배리어 다이오드인, 도 1 에 도시된 전력 반도체 정류기는 높은 역 바이어스에서 누설 전류들의 레벨들을 증가시키기 쉽다. 비교적 많은 수의 캐리어들이 충돌 전리 (impact ionization) 동안에 강화된 전자-정공 쌍 생성을 수반한다. 그 결과, 도 1 에 도시된 전력 반도체 정류기는 비교적 높은 누설 전류 및 낮은 항복 전압을 나타낸다. 도 2a 및 2b 에 도시된 JBS 정류기에서, p-형 이미터 영역들 (7) 은 이 상황을 개선시키는 것을 돕는다. 역 바이어스 하에서, 공핍층은 이것이 핀 (pin) 다이오드에서 행하는 것과 동일한 방식으로, p-형 이미터 영역들 (7) 과 n-형 드리프트 층 (2) 사이에서 pn-접합들을 가로질러 전개한다. p-도핑된 이미터 영역들 (7) 주변의 개별적인 공핍 구역들은 최종적으로 서로 접속하여, 쇼트키 콘택 아래의 2 개의 인접하는 이미터 영역들 (7) 사이에 인접한다. 이러한 방식으로, 쇼트키 콘택은 높은 전기장 피크로부터 효과적으로 보호된다. 따라서, 쇼트키 콘택들과 p-도핑된 이미터 영역들 (7) 과의 결합은 누설 전류들을 감소시키고, 도 1 에 도시된 전력 반도체 정류기와 같은 순수 쇼트키 배리어 다이오드들에 비해, 훨씬 더 높은 항복 전압들에 도달하는 것을 허용한다.
위에 설명된 전력 반도체 정류기들에서, 제 1 금속 콘택층 (5) 에 이용된 금속의 일함수와 드리프트 층 (2) 의 전도대 에지 사이의 에너지 차이는 온-상태 전압을 정의하는 쇼트키 배리어 높이를 정의한다. 이는 결국 금속의 선택에 의해 기본적으로 속박된다. 그 결과, 알려진 전력 반도체 정류기들의 온-상태 전압은 프로세스 양립가능성 요건들을 충족시켜야 하는 금속의 유형에 의해 제한된다. 따라서, 위에 알려진 전력 반도체 정류기들에서의 제 1 금속 콘택층 (5) 에 이용되는 금속들의 수는 매우 제한된다.
온-상태 전압은 순방향 바이어스 조건들 하에서 손실들을 최소화하기 위해 가능한 낮아야 한다. 차단 능력을 유지하면서 온-상태 전압을 낮추는 알려진 접근 방식은, 제 1 금속 콘택층에 대해 2 개의 상이한 금속들을 이용하여 듀얼 쇼트키 배리어 높이 (SBH; Schottky barrier height) 정류기를 제조하는 것이다. 이러한 듀얼 SBH 정류기는 예를 들어, US 6 362 495 B1 에 설명되어 있다. 그러나, 제 1 금속 콘택층에 대하여 2 개의 상이한 금속들을 이용하는 것은 디바이스의 제조 동안에 추가적인 프로세스 단계들을 요하며, 이는 더 높은 비용을 수반한다.
종래 기술의 위에 설명된 단점들의 관점에서, 본 발명의 목적은 낮은 온-상태 전압 및 높은 차단 능력을 갖는 전력 반도체 정류기를 제공하고 이러한 전력 반도체 정류기를 제조하는 쉽고 신뢰성있고 효율적인 제조 방법을 제공하는 것이다.
본 목적은 청구항 1 에 따른 전력 반도체 정류기에 의해 얻어진다.
본 발명의 전력 반도체 정류기에서, 나머지 드리프트 층 (즉, 베이스 층) 보다 더 높은 도핑 농도를 갖는 얇은 배리어 변조 층 (modulation layer) 은 드리프트 층과 전극 층 사이의 콘택의 쇼트키 배리어 높이를 낮추어, 차단 능력에 손상을 주지 않고도 디바이스의 온-상태 전압을 감소시킨다. 보다 낮은 쇼트키 배리어 높이는 밴드 벤딩 및 터널링을 통한 캐리어 주입을 증가시킨다. 0.2 ㎛ 미만의 두께를 갖고 전극 층과 쇼트키 콘택을 형성할 만큼 충분히 낮은 도핑 레벨을 갖는 배리어 변조층을 이용함으로써, 차단 능력의 어떠한 현저한 손상도 회피할 수 있다.
본 발명의 전력 반도체 정류기의 예시적인 실시형태에서, 베이스 층은 8·1014 cm-3 과 6·1015 cm-3 사이의 범위에서 피크 순 도핑 농도를 갖는다. 본 명세서 전반에 걸쳐, 층의 피크 순 도핑 농도는 이 층의 최대 순 도핑 농도를 의미한다. 이러한 도핑 농도에서, 낮은 온-상태 전압과 높은 차단 능력 사이의 양호한 절충안이 실현될 수 있다.
본 발명의 전력 반도체 정류기의 예시적인 실시형태에서, 배리어 변조 층의 순 도핑 농도는 5·1016 cm-3 과 1·1019 cm-3 사이의 범위이며, 즉, 배리어 변조 층의 최대 순 도핑 농도는 5·1016 cm-3 초과인 한편, 배리어 변조 층의 최대 순 도핑 농도는 1·1019 cm-3 미만이다. 순 도핑 농도에 대한 이러한 값은 쇼트키 콘택이 피크 순 도핑 농도 1·1016 cm- 3 를 갖는 배리어 층으로 직접 형성될 때의 쇼트키 배리어 높이에 비해 쇼트키 배리어 높이의 현저한 낮아짐을 보장할 수 있다.
본 발명의 전력 반도체 정류기의 예시적인 실시형태에서, 배리어 변조 층의 순 도핑 농도는 1·1017 cm-3 과 5·1018 cm-3 사이의 범위에 있다. 이러한 예시적인 실시형태에서, 낮은 온-상태 전압과 높은 차단 능력 사이의 개선된 절충안이 실현될 수 있다.
본 발명의 전력 반도체 정류기의 예시적인 실시형태에서, 전극 층은 베이스 층과 직접 콘택하도록 배리어 변조 층을 관통하며, 여기에서, 전극 층과 베이스 층 사이의 콘택은 제 1 배리어 쇼트키 콘택이고, 전극 층과 배리어 변조 층 사이의 콘택은 제 2 배리어 쇼트키 콘택이고, 제 1 배리어 쇼트 콘택의 쇼트키 배리어 높이는 제 2 배리어 쇼트키 콘택의 쇼트키 배리어 높이보다 더 높다. 이 예시적인 실시형태에서, 듀얼 배리어 높이 정류기는 제 1 배리어 쇼트키 콘택에 대하여 그리고 제 1 배리어 쇼트키 콘택에 대하여 동일한 오직 하나의 단일 전극 층 재료로 실현될 수 있다.
본 발명의 전력 반도체 정류기의 예시적인 실시형태에서, 드리프트 층은 제 1 주면, 및 이 제 1 주면에 평행한 제 2 주면을 가지며, 여기에서, 제 1 배리어 쇼트키 콘택은 복수의 제 1 배리어 쇼트키 콘택 섹션들을 포함하고, 제 2 배리어 쇼트키 콘택은 복수의 제 2 배리어 쇼트키 콘택 섹션을 포함하며, 제 1 배리어 쇼트키 콘택 섹션들은 제 1 주면에 평행한 적어도 하나의 측방향으로 제 2 배리어 쇼트키 콘택 섹션들과 교번한다. 여기에서, 제 1 배리어 쇼트키 콘택 섹션들은 그리드 또는 허니콤보 구조체를 형성할 수도 있다. 이 예시적인 실시형태에서, 차단 능력이 추가로 개선될 수 있다.
예시적인 실시형태에서, 본 발명의 전력 반도체 정류기는 복수의 이미터 영역들을 포함하며, 여기에서 각각의 이미터 영역은 제 1 도전형과는 상이한 제 2 도전형을 가지며, 상기 전극 층은 이미터 영역들의 각각의 영역과 오믹 콘택을 형성하고, 각각의 이미터 영역은 베이스 층과 pn-접합을 형성한다. 이 예시적인 실시형태에서, 전력 반도체 정류기는 개선된 차단 능력을 나타내는 JBS 정류기이다.
본 발명의 전력 반도체 정류기에서, 드리프트 층은 실리콘 카바이드 또는 실리콘으로 이루어질 수도 있다. 실리콘 카바이드는 전력 반도체 디바이스들에 대하여 바람직한 재료 특성들을 갖는다.
본 발명의 목적은 또한, 청구항 10 에 따른 이러한 전력 반도체 정류기를 제조하는 방법에 의해 달성된다.
본 발명의 예시적인 실시형태에서, 본 방법은, 전극 층을 형성하는 단계 전에, 드리프트 층 내에 적어도 하나의 트렌치 또는 홀을 형성하는 단계를 포함하며, 트렌치 또는 홀은 배리어 변조 층을 관통하여 베이스 층 내에 연장된다. 전극 층은 베이스 층과 쇼트키 콘택을 형성하도록 적어도 하나의 트렌치 또는 홀에 형성될 수 있다. 이러한 예시적인 실시형태는 간단하고 효율적인 방식으로 오직 하나의 단일 전극 층을 갖는 듀얼 SBH 정류기를 제조하는 것을 허용한다.
예시적인 실시형태에서, 본 방법은 전극 층을 형성하는 단계 전에 적어도 하나의 트렌치 또는 홀의 하부 부분에서 적어도 이미터 영역을 형성하는 단계를 포함하며, 상기 이미터 영역은 제 1 도전형과는 상이한 제 2 도전형을 가지며, 드리프트 층과 pn-접합을 형성하고, 전극 층은 이미터 영역과 오믹 콘택을 형성한다. 여기에서, 이미터 영역은 제 2 도전형의 반도체 층을 적어도 하나의 트렌치 또는 홀에 퇴적함으로써 형성될 수도 있거나, 또는 이미터 영역은 적어도 하나의 트렌치 또는 홀의 하부 부분에서 적어도 드리프트 층 내에 제 2 도전형의 도펀트를 주입함으로써 형성될 수도 있다. 이러한 예시적인 실시형태에서, 낮은 온-상태 전압 및 비교적 높은 차단 능력을 갖는 JBS 정류기가 단순하고 효율적인 방식으로 제조될 수 있다.
본 발명의 상세한 실시형태들은 첨부한 도면들을 참조로 아래 설명될 것이다.
도 1 은 종래 기술의 쇼트키 배리어 다이오드의 수직 단면도를 나타낸다.
도 2a 는 종래 기술의 접합 배리어 쇼트키 (JBS; junction barrier Schottky) 다이오드의 수직 단면도를 나타낸다.
도 2b 는 도 2a 의 종래 기술의 접합 배리어 쇼트키 (JBS) 의 수평 단면도이고, 그 단면은 도 2a 의 선 AA'을 따라 절단한 것이다.
도 3 은 제 1 실시형태에 따라 전력 반도체 정류기의 수직 단면도를 나타낸다.
도 4a 는 제 2 실시형태에 따라 전력 반도체 정류기의 수직 단면도를 나타낸다.
도 4b 는 제 2 실시형태에 따른 전력 반도체 정류기의 수평 단면도를 나타내며, 그 단면은 도 4a 의 선 AA'을 따라 절단한 것이다.
도 5a 는 제 3 실시형태에 따라 전력 반도체 정류기의 수직 단면도를 나타낸다.
도 5b 는 제 3 실시형태에 따른 전력 반도체 정류기의 수평 단면도를 나타내며, 그 단면은 도 5a 의 선 AA'을 따라 절단한 것이다.
도 6a 는 제 4 실시형태에 따라 전력 반도체 정류기의 수직 단면도를 나타낸다.
도 6b 는 제 4 실시형태에 따른 전력 반도체 정류기의 수평 단면도를 나타내며, 그 단면은 도 6a 의 선 AA'을 따라 절단한 것이다.
도 7a 는 제 5 실시형태에 따라 전력 반도체 정류기의 수직 단면도를 나타낸다.
도 7b 는 제 5 실시형태에 따른 전력 반도체 정류기의 수평 단면도를 나타내며, 그 단면은 도 7a 의 선 AA'을 따라 절단한 것이다.
도 8a 내지 도 8d 는 제 1 내지 제 5 실시형태에 따른 전력 반도체 정류기들을 제조하는 제조 방법들에서의 상이한 단계들을 예시한다.
도면들 및 이들의 의미들에 이용되는 참조 부호들은 부호의 설명의 리스트에서 요약된다. 일반적으로 유사한 엘리먼트들은 명세서 전반에 걸쳐 동일한 참조 부호들을 갖는다. 설명된 실시형태들은 예들로서 의미되며, 본 발명의 범위를 제한하지 않는다.
도 3 에서, 제 1 실시형태에 따른 전력 반도체 정류기의 수직 단면도가 도시된다. 제 1 실시형태에 따른 전력 반도체 정류기는 4H-SiC계 전력 반도체 정류기이다. 이는 제 1 주면 (33), 및 제 1 주면 (33) 에 평행한 제 2 주면 (34) 을 갖는 4H-SiC 웨이퍼를 포함한다. 제 1 주면 (33) 에서부터 제 2 주면 (34) 까지, 4H-SiC 웨이퍼는 배리어 변조 층 (322), 베이스 층 (321) 및 기판 층 (31) 을 포함한다. 기판 층 (31) 은 1·1016 cm-3 미만의 피크 순 도핑 농도를 갖는, 예시적으로는 8·1014 cm-3 과 6·1015 cm-3 사이의 범위에서의 피크 순 도핑 농도를 갖는 저농도 도핑된 n-형 4H-SiC 로 형성된 베이스 층 (321) 의 피크 순 도핑 농도 (즉, 최대 순 도핑 농도) 보다 더 높은 순 도핑 농도를 갖는 고농도 도핑된 n-형 4H-SiC 로 형성된다. 제 2 주면 (34) 에 인접하는 기판 층 (31) 의 순 도핑 농도는 예시적으로 1·1019 cm-3 이상이다. 배리어 변조 층 (322) 은 1·1016 cm-3 과 1·1019 cm-3 사이의 범위, 예시적으로 5·1016 cm-3 과 1·1019 cm-3 사이의 범위, 그리고 보다 예시적으로 1·1017 cm-3 과 5·1018 cm-3 사이의 범위에서 순 도핑 농도를 갖는 n-형 4H-SiC 로 형성된다. 베이스 층 (321) 및 배리어 변조 층 (322) 은 제 1 실시형태에 따른 전력 반도체 정류기에서 드리프트 층 (32) 을 형성한다.
4H-SiC 웨이퍼의 제 1 주면 (33) 에는, 제 1 전극 층 (35) 과 배리어 변조 층 (322) 사이에 쇼트키 콘택을 형성하기 위해 배리어 변조 층 (322) 과 직접 콘택하고 있는 제 1 전극 층 (35) 이 형성되어 있다. 제 1 전극 층 (35) 은 금속 층, 이를 테면, 티탄 (Ti), 코발트 (Co), 탄탈 (Ta), 텅스텐 (W), 백금 (Pt), 니켈 (Ni), 몰리브덴 (Mo), 팔라듐 (Pd), 또는 이들 금속들의 임의의 조합이다. 제 1 전극 층 (35) 은 또한 실리사이드 또는 카바이드 화합물들, 이를 테면, NiSi, TiC, 또는 TaC 를 포함할 수 있다. 제 1 전극 층 (35) 은 또한 금속 층들의 스택, 예를 들어, Al/Ti, Al/Ni, Al/W, Al/Pt, Al/Ni/Ti, Al/Mo, Al/Pd, Al/WC, 또는 Al/TaC 일 수 있으며, 여기에서 TaSiN 과 같은 확산 배리어 층은 상부 Al 과 제 1 금속 층 사이에 형성될 수 있다.
4H-SiC 웨이퍼의 제 2 주면 (34) 에는, 기판 층 (31) 과 오믹 콘택을 형성하는 제 2 전극 층 (36) 이 형성되어 있다.
배리어 변조 층 (322) 의 두께는 제 1 주면 (33) 에 직교하는 방향으로 적어도 1 nm 이고 0.2 ㎛ 미만이며, 이 방향은 제 1 전극 층 (35) 과 배리어 변조 층 (322) 사이의 계면에 대하여 수직인 방향이다. 베이스 층 (321) 의 두께는 요구되는 차단 능력에 의존한다. 예시적으로, 제 1 주면 (33) 에 수직인 방향으로 베이스 층의 두께는 5 ㎛ 와 600 ㎛ 사이의 범위에 있다.
제 1 실시형태에 따른 전력 반도체 정류기를 제조하는 방법의 예시적인 실시형태에 따르면, 제 1 주면 (33) 과 제 2 주면 (34) 을 갖는 저농도 도핑된 n-형 4H-SiC 웨이퍼가 제공된다. 저농도 도핑된 n-형 4H-SiC 웨이퍼는 최종 디바이스에서의 베이스 층 (321) 의 것과 일치하는 순 도핑 농도를 갖는다. n-형 도펀트가 주입되고/되거나 4H-SiC 웨이퍼 내에 그 제 2 주면 (34) 으로부터 확산되어, 위에 설명된 바와 같은 두께 및 순 도핑 농도를 갖는 기판 층 (31) 이 형성된다. 다음 단계에서, 4H-SiC 웨이퍼 내에 그 제 1 주면 (33) 으로부터 n-형 도펀트를 확산시킴으로써, 배리어 변조 층 (322) 이 제 1 주면 (33) 에 인접하여 형성된다. 이러한 방식으로 형성된 배리어 변조 층 (322) 은 제 1 실시형태에 따른 전력 반도체 정류기에 대하여 위에 설명된 두께 및 순 도핑 농도를 갖는다. 따라서, 드리프트 층 (32) 은 베이스 층 (321) 과 배리어 변조 층 (322) 의 스택을 형성함으로써 형성되고, 여기에서 베이스 층 (321) 은 1·1016 cm-3 미만의 피크 순 도핑 농도를 갖고 제 1 도전형을 가지며, 배리어 변조 층은 제 1 도전형을 갖고, 1·1016 cm-3 과 1·1019 cm-3 사이의 범위에 있는 순 도핑 농도를 가지며, 적어도 1 nm 그리고 0.2 ㎛ 미만의 층 두께를 갖는다.
대안으로서, 베이스 층 (321) 및 배리어 변조 층 (322) 을 포함하는 드리프트 층 (32) 은 기판 층 (1) 으로서 이용된 고농도 도핑된 n-형 4H-SiC 기판 상에 에픽택셜하게 성장될 수도 있다.
이후, 제 2 전극 층 (36) 은 제 2 전극 층 (36) 과 기판 층 (31) 사이에 오믹 콘택을 형성하기 위해 제 2 주면 (34) 상에 퇴적된다. 제 2 전극 층 (36) 의 퇴적 후의 디바이스가 4H-SiC 웨이퍼 의 제 1 주면 (33) 에 직교하는 수직 단면도로 도 8a 에 도시되어 있다.
제 1 실시형태에 따른 전력 반도체 정류기를 획득하는 최종 프로세스 단계로서, 배리어 변조 층 (322) 상에 제 1 전극 층 (35) 을 형성하는 단계가 수행되어, 제 1 전극 층 (35) 과 배리어 변조 층 (322) 사이에 쇼트키 콘택이 형성된다.
다음, 제 2 실시형태에 따른 전력 반도체 정류기가 설명된다. 도 4a 는 제 2 실시형태에 따른 전력 반도체 정류기의 수직 단면도를 나타내고 도 4b 는 제 2 실시형태에 따른 전력 반도체 정류기의 수평 단면도를 나타내며, 여기에서 수평 단면도는 도 4a 의 선 AA' 을 따라 절단한 것이다. 제 2 실시형태에 따른 전력 반도체 정류기는 듀얼 쇼트키 배리어 높이 (SBH; Schottky barrier height) 정류기이다. 제 1 실시형태에 따른 전력 반도체 정류기와 다수의 유사성으로 인하여, 제 1 실시형태에 비해 제 2 실시형태의 주요 차이점들이 설명될 것이다. 동일한 참조 부호들이 상이한 실시형태들에서의 엘리먼트들에 이용될 때, 이는 명세서 전반에 걸쳐, 이들 엘리먼트들이 동일 또는 유사한 물리적 특성들을 가질 수도 있음을 의미한다.
제 1 실시형태에 따른 전력 반도체 정류기와 동일하게, 제 2 실시형태에 따른 전력 반도체 정류기는 4H-SiC 계 전력 반도체 정류기이다. 이는 제 1 주면 (33), 및 제 1 주면 (33) 에 평행한 제 2 주면 (34) 을 갖는 4H-SiC 웨이퍼를 포함한다. 제 1 주면 (33) 에서부터 제 2 주면 (34) 까지, 4H-SiC 웨이퍼는 배리어 변조 층 (422), 베이스 층 (421), 및 제 1 실시형태에서의 기판 층 (31) 과 동일한 기판 층 (31) 을 포함한다. 배리어 변조 층 (422) 은 제 1 실시형태에서의 배리어 변조 층 (322) 과 유사하다. 이는 1·1016 cm-3 과 1·1019 cm-3 사이의 범위, 예시적으로 5·1016 cm-3 과 1·1019 cm-3 사이의 범위, 그리고 보다 예시적으로 1·1017 cm-3 과 5·1018 cm-3 사이의 범위에서 순 도핑 농도를 갖는 n-형 4H-SiC 로 형성된다. 제 1 실시형태와 유사하게, 베이스 층 (421) 및 배리어 변조 층 (422) 은 제 2 실시형태에 따른 전력 반도체 정류기에서 드리프트 층 (42) 을 형성한다.
제 1 주면 (33) 에 수직인 방향에서의 배리어 변조 층 (422) 의 두께 및 베이스 층 (421) 의 두께는 제 1 실시형태에서의 배리어 변조 층 (322) 의 두께 및 베이스 층 (321) 의 두께와 동일하다.
4H-SiC 웨이퍼의 제 1 주면 (33) 에는, 제 1 전극 층 (45) 과 배리어 변조 층 (422) 사이에 복수의 제 1 배리어 쇼트키 콘택 섹션들을 형성하기 위해 배리어 변조 층 (422) 과 직접 콘택하고 있는 제 1 전극 층 (45) 이 형성되어 있다. 제 1 실시형태에서와 마찬가지로, 제 1 전극 층 (45) 은 금속 층, 이를 테면, 티탄 (Ti), 코발트 (Co), 탄탈 (Ta), 텅스텐 (W), 백금 (Pt), 니켈 (Ni), 몰리브덴 (Mo), 팔라듐 (Pd), 또는 이들 금속들의 임의의 조합이다. 제 1 전극 층 (45) 은 또한 실리사이드 또는 카바이드 화합물들, 이를 테면, NiSi, TiC, 또는 TaC 를 포함할 수 있다. 제 1 전극 층 (45) 은 또한 금속 층들의 스택, 예를 들어, Al/Ti, Al/Ni, Al/W, Al/Pt, Al/Ni/Ti, Al/Mo, Al/Pd, Al/WC, 또는 Al/TaC 일 수 있으며, 여기에서 TaSiN 과 같은 확산 배리어 층은 상부 Al 과 제 1 금속 층 사이에 형성될 수 있다.
제 2 실시형태에서, 제 1 전극 층 (45) 은 배리어 변조 층 (422) 을 관통하여 베이스 층 (421) 내에 연장되어, 4H-SiC 웨이퍼의 내부에서 서로에 대하여, 즉, 제 1 주면 (33) 과 제 2 주면 (34) 사이에서, 평행하게 연장되는 스트립상 전극 섹션들 (45a, 45b, 45c) 이 형성된다. 스트립상 전극 섹션들 (45a, 45b 및 45c) 은 베이스 층 (421) 과 복수의 제 2 배리어 쇼트키 콘택 섹션들을 형성하기 위해 베이스 층 (421) 과 직접 콘택하고 있다. 제 1 배리어 쇼트키 콘택 섹션들은 모두 동일한 제 1 배리어 높이를 가지며, 제 2 배리어 쇼트키 콘택 섹션들은 모두 동일한 제 2 배리어 높이를 갖는다. 베이스 층 (421) 과 배리어 변조 층 (422) 에서의 상이한 도핑 농도로 인하여, 제 1 배리어 높이는 제 2 배리어 높이보다 더 낮다.
제 1 주면 (33) 에 평행하고 스트립상 전극 섹션들 (45a, 45b 및 45c) 의 길이방향 축에 직교하는 측방향으로는, 2 개의 이웃하는 제 2 배리어 쇼트키 콘택 섹션들의 각각의 쌍 사이에, 제 1 배리어 쇼트키 콘택 섹션이 형성되어 있고, 2 개의 이웃하는 제 1 배리어 쇼트키 콘택 섹션들의 각각의 쌍 사이에, 제 2 배리어 쇼트키 콘택 섹션이 형성되어 있도록 하는 방식으로, 제 1 배리어 쇼트키 콘택 섹션들은 제 2 배리어 쇼트키 콘택 섹션들과 교번한다.
4H-SiC 웨이퍼의 제 2 주면 (34) 에는, 제 1 실시형태에서와 마찬가지로 기판 층 (31) 과 오믹 콘택을 형성하는 제 2 전극 층 (36) 이 형성되어 있다.
다음, 제 2 실시형태에 따른 전력 반도체 정류기를 제조하는 방법이 도 8a 및 도 8b 로 설명된다. 먼저, 도 8a 에 도시된 바와 같은 구조체가 위에 설명된 제 1 실시형태에 따른 전력 반도체 정류기에 대한 제조 방법과 동일한 방식으로 제조된다. 다음 단계에서, 스트립상 트렌치들 (451a, 451b 및 451c) 이 드라이 또는 웨트 에칭 프로세스에 의해 4H-SiC 웨이퍼에서 그 주면 (33) 으로부터 형성된다. 트렌치들 (451a, 451b 및 451c) 은 도 8b 에 도시된 바와 마찬가지로, 배리어 변조 층 (322) 을 관통하여 관통된 배리어 변조 층 (422) 을 형성하고 베이스 층 (421) 내에 연장된다. 제 1 주면 (33) 으로부터의 트렌치들 (451a, 451b 및 451c) 의 깊이는 예시적으로 0.1 ㎛ 와 10 ㎛ 사이의 범위에 있으며 보다 예시적으로, 0.2 ㎛ 와 5 ㎛ 사이의 범위에 있지만, 드리프트 층 (42) 의 두께보다 작다. 예시적으로, 트렌치들 (451a, 451b 및 451c) 은 모두 동일한 깊이를 갖는다. 다음 단계에서, 위에 설명된 바와 같은 제 1 전극 층 (45) 이 도 8b 에 도시된 구조체의 제 1 주면 (33) 상에 형성되어, 도 4a 에 도시된 바와 마찬가지로 제 2 실시형태에 따른 전력 반도체 정류기가 획득된다.
도 5a 및 도 5b 는 제 3 실시형태에 따른 전력 반도체 정류기를 예시한다. 여기에서, 도 5a 는 제 3 실시형태에 따른 전력 반도체 정류기의 수직 단면도를 나타내고 도 5b 는 제 3 실시형태에 따른 전력 반도체 정류기의 수평 단면도를 나타내며, 여기에서 수평 단면도는 도 5a 의 선 AA' 을 따라 절단한 것이다.
제 3 실시형태에 따른 전력 반도체 정류기는 트렌치 접합 배리어 쇼트키 (JBS; junction barrier Schottky) 정류기이다. 제 2 실시형태에 따른 전력 반도체 정류기와 다수의 유사성으로 인하여, 제 2 실시형태에 비해 제 3 실시형태의 주요 차이점들이 설명될 것이다.
제 2 실시형태에 따른 전력 반도체 정류기와 마찬가지로, 제 3 실시형태에 따른 전력 반도체 정류기는 4H-SiC 계 전력 반도체 정류기이다. 이는 제 1 주면 (33), 및 제 1 주면 (33) 에 평행한 제 2 주면 (34) 을 갖는 4H-SiC 웨이퍼를 포함한다. 제 1 주면 (33) 에서부터 제 2 주면 (34) 까지, 4H-SiC 웨이퍼는 제 2 실시형태에서의 배리어 변조 층 (422) 과 동일한 배리어 변조 층 (422), 제 2 실시형태에서의 베이스 층 (421) 과 동일한 베이스 층 (421), 및 제 1 및 제 2 실시형태에서의 기판 층 (31) 과 동일한 기판 층 (31) 을 각각 포함한다.
4H-SiC 웨이퍼의 제 1 주면 (33) 에는, 제 2 실시형태에서와 마찬가지로 제 1 전극 층 (45) 과 배리어 변조 층 (422) 사이에 복수의 제 1 배리어 쇼트키 콘택 섹션들을 형성하기 위해 배리어 변조 층 (422) 과 직접 콘택하고 있는 제 1 전극 층 (45) 이 형성되어 있다. 제 3 실시형태에서의 제 1 전극 (45) 은 제 2 실시형태에서의 제 1 전극 (45) 과 동일하다.
제 2 실시형태에서와 마찬가지로 제 3 실시형태도 또한, 제 1 전극 층 (45) 은 배리어 변조 층 (422) 을 관통하여 베이스 층 (421) 내에 연장되어, 4H-SiC 웨이퍼의 내부에서 서로에 대하여, 즉, 제 1 주면 (33) 과 제 2 주면 (34) 사이에서, 평행하게 연장되는 스트립상 전극 섹션들 (45a, 45b, 45c) 이 형성된다. 스트립상 전극 섹션들 (45a, 45b 및 45c) 은 베이스 층 (421) 과 복수의 제 2 배리어 쇼트키 콘택 섹션들을 형성하기 위해 베이스 층 (421) 과 직접 콘택하고 있다. 제 1 배리어 쇼트키 콘택 섹션들은 모두 동일한 제 1 배리어 높이를 가지며, 제 2 배리어 쇼트키 콘택 섹션들은 모두 동일한 제 2 배리어 높이를 갖는다. 베이스 층 (421) 과 배리어 변조 층 (422) 에서의 상이한 도핑 농도로 인하여, 제 2 실시형태에서와 마찬가지로, 제 1 배리어 높이는 제 2 배리어 높이보다 더 낮다.
각각, p-형 이미터 영역들 (57a, 57b 및 57c) 과 n 형 베이스 층 (421) 사이에 복수의 pn 접합을 형성하기 위해 베이스 층 (421) 의 내부에 p-형 이미터 영역들 (57a, 57b 및 57c) 이 매립되어 있다는 점에서, 제 3 실시형태에 따른 전력 반도체 정류기는 제 2 실시형태에 따른 전력 반도체 정류기와 상이하다. 이미터 영역들 (57a, 57b 및 57c) 은 각각 전극 섹션들 (45a, 45b 및 45c) 과 직접 콘택하여, 제 1 전극 층 (45) 과 이미터 영역들 (57a, 57b 및 57c) 사이에 오믹 콘택을 형성한다. 이미터 영역들 (57a, 57b 및 57c) 은 스트립상 전극 섹션들 (45a, 45b 및 45c) 에 평행하게 연장되는 스트립상 영역들이다.
제 1 주면 (33) 에 직교하는 프로젝션에서는, 2 개의 이웃하는 pn 접합들의 각각의 쌍 사이에, 제 1 배리어 쇼트키 콘택 섹션이 형성되어 있도록 하는 방식으로, 제 1 배리어 쇼트키 콘택 섹션들은 제 1 주면 (33) 에 평행하고 스트립상 전극 섹션들 (45a, 45b 및 45c) 의 길이방향 축에 직교하는 측방향을 따라 pn-접합들과 교번한다.
4H-SiC 웨이퍼의 제 2 주면 (34) 에는, 제 1 및 제 2 실시형태에서와 마찬가지로 기판 층 (31) 과 오믹 콘택을 형성하는 제 2 전극 층 (36) 이 형성되어 있다.
다음, 제 3 실시형태에 따른 전력 반도체 정류기를 제조하는 방법이 도 8b 및 도 8c 를 참조하여 설명된다. 먼저, 도 8b 에 도시된 바와 같은 구조체가 위에 설명된 제 2 실시형태에 따른 전력 반도체 정류기에 대한 제조 방법과 동일한 방식으로 제조된다. 다음 단계로서, 트렌치들 (451a, 451b 및 451c) 의 하부 부분으로 p-형 도펀트가 각각 주입되어, 트렌치들 (451a, 451b 및 451c) 의 하부 부분에 각각 p-형 이미터 영역들 (57a, 57b 및 57c) 이 형성된다. 대안으로서, 트렌치들 (451a, 451b 및 451c) 에 각각 p-형 4H-SiC 를 퇴적함으로써 트렌치들 (451a, 451b 및 451c) 의 하부 부분에 또한 p-형 이미터 영역들 (57a, 57b 및 57c) 이 형성될 수 있다. 다음 단계로서, 전극 층이 제 1 주면 (33) 으로부터 도 8c 에 도시된 구조체 상에 퇴적되어 도 5a 에 도시된 바와 마찬가지로 제 3 실시형태에 따른 전력 반도체 정류기가 획득된다.
도 6a 및 도 6b 는 제 4 실시형태에 따른 전력 반도체 정류기를 예시한다. 여기에서, 도 6a 는 제 4 실시형태에 따른 전력 반도체 정류기의 수직 단면도를 나타내고 도 6b 는 제 4 실시형태에 따른 전력 반도체 정류기의 수평 단면도를 나타내며, 여기에서 수평 단면도는 도 6a 의 선 AA' 을 따라 절단한 것이다.
제 4 실시형태에 따른 전력 반도체 정류기는 트렌치 접합 배리어 쇼트키 (JBS; junction barrier Schottky) 정류기이다. 제 3 실시형태에 따른 전력 반도체 정류기와 다수의 유사성으로 인하여, 제 3 실시형태에 비해 제 4 실시형태의 주요 차이점들이 설명될 것이다.
제 3 실시형태에 따른 전력 반도체 정류기와 마찬가지로, 제 4 실시형태에 따른 전력 반도체 정류기는 4H-SiC 계 전력 반도체 정류기이다. 이는 제 1 주면 (33), 및 제 1 주면 (33) 에 평행한 제 2 주면 (34) 을 갖는 4H-SiC 웨이퍼를 포함한다. 제 1 주면 (33) 에서부터 제 2 주면 (34) 까지, 4H-SiC 웨이퍼는 제 2 또는 제 3 실시형태에서의 배리어 변조 층 (422) 과 동일한 배리어 변조 층 (422), 제 2 또는 제 3 실시형태에서의 베이스 층 (421) 과 동일한 베이스 층 (421), 및 제 1 내지 제 3 실시형태에서의 기판 층 (31) 과 동일한 기판 층 (31) 을 각각 포함한다.
4H-SiC 웨이퍼의 제 1 주면 (33) 에는, 제 2 또는 제 3 실시형태에서와 마찬가지로 제 1 전극 층 (45) 과 배리어 변조 층 (422) 사이에 복수의 쇼트키 콘택 섹션들을 형성하기 위해 배리어 변조 층 (422) 과 직접 콘택하고 있는 제 1 전극 층 (45) 이 형성되어 있다. 제 4 실시형태에서의 제 1 전극 (45) 은 제 2 또는 제 3 실시형태에서의 제 1 전극 (45) 과 동일하다.
제 2 또는 제 3 실시형태에서와 마찬가지로 제 4 실시형태도 또한, 제 1 전극 층 (45) 은 배리어 변조 층 (422) 을 관통하여 베이스 층 (421) 내에 연장되어, 4H-SiC 웨이퍼의 내부에서 서로에 대하여, 즉, 제 1 주면 (33) 과 제 2 주면 (34) 사이에서, 평행하게 연장되는 스트립상 전극 섹션들 (45a, 45b, 45c) 이 형성된다.
제 3 실시형태에 따른 전력 반도체 정류기와 마찬가지로, 제 4 실시형태에 따른 전력 반도체 정류기는 p-형 이미터 영역들 (67a, 67b 및 67c) 과 n 형 베이스 층 (421) 사이에 각각 복수의 pn 접합을 형성하기 위해 드리프트 층 (42) 의 내부에, 즉, 제 1 주면 (33) 과 제 2 주면 (34) 사이에, p-형 이미터 영역들 (67a, 67b 및 67c) 을 갖는다. 각각의 이미터 영역 (67a, 67b 또는 67c) 은 각각의 전극 섹션 (45a, 45b 또는 45c) 과 직접 접촉하여, 제 1 전극 층 (45) 과 개별적인 이미터 영역 (67a, 67b 또는 67c) 사이에 오믹 콘택을 형성한다. p-형 이미터 영역들 (67a, 67b 및 67c) 이 제 1 주면 (33) 에 인접하여 위치되고 드리프트 층 (42) 으로부터 전극 섹션들 (45a, 45b, 및 45c) 을 분리시킨 점에서, 제 4 실시형태에 따른 전력 반도체 정류기는 제 3 실시형태에 따른 전력 반도체 정류기와 상이하다. 따라서, 제 2 및 제 3 실시형태들과 대조적으로, 스트립상 전극 섹션들 (45a, 45b 및 45c) 의 측벽들은 베이스 층 (421) 과 직접 콘택하지 않고 p-형 이미터 영역들 (67a, 67b 및 67c) 각각에 의해 드리프트 층으로부터 분리된다.
이미터 영역들 (67a, 67b 및 67c) 은 스트립상 전극 섹션들 (45a, 45b 및 45c) 에 평행하게 연장되는 평행의 스트립상 영역들이다. 스트립상 전극 섹션들 (45a, 45b 및 45c) 의 길이방향 주축에 직교하는 평면에서, 이미터 영역들 (67a, 67b 및 67c) 은 도 6a 에 도시된 바와 같이 U자형 단면을 갖는다.
제 1 주면 (33) 에 직교하는 프로젝션에서는, 2 개의 이웃하는 pn 접합들의 각각의 쌍 사이에, 쇼트키 콘택 섹션이 위치되도록, 제 1 전극 층 (45) 과 배리어 변조 층 (422) 사이의 쇼트키 콘택 섹션들은 제 1 주면 (33) 에 평행하고 스트립상 전극 섹션들 (45a, 45b 및 45c) 의 길이방향 축에 직교하는 측방향을 따라 이미터 영역들 (67a, 67b 및 67c) 사이의 pn-접합들과 교번한다.
다음, 제 4 실시형태에 따른 전력 반도체 정류기를 제조하는 방법이 설명된다. 이 방법에서, 제 2 또는 제 3 실시형태를 제조하는 방법에서 설명된 바와 같이 프로세스 단계들에 의해 도 8b 에 도시된 바와 같은 구조체들이 먼저 형성된다. 다음 단계로서, 이미터 영역들 (67a, 67b 및 67c) 은 도 8d 에 도시된 바와 같은 구조체를 얻기 위하여, 트렌치들 (451a, 451b 및 451c) 의 측벽들 및 하부 부분들에 각각 인접하여 형성된다. 도 8d 에 도시된 바와 같은 구조체를 얻기 위하여 트렌치들 (451a, 451b 및 451c) 의 측벽들 내의 그리고 하부 부분 내의 p-형 도펀트의 주입 또는 확산에 의해 이미터 영역들 (67a, 67b 및 67c) 이 형성된다. 대안으로서, 이미터 영역들은 각각 트렌치들 (451a, 451b 및 451c) 내의 p-형 4H-SiC 재료의 퇴적에 의해 형성되어 p-형 4H-SiC 재료에 의해 트렌치들 (451a, 451b 및 451c) 의 측벽들 및 하부 부분 각각이 덮여질 수도 있다. 후자의 대안의 방법에서, 이미터 영역들이 트렌치들 (451a, 451b 및 451c) 은 p-형 도펀트의 주입 또는 확산에 의해 형성되는 경우에서와 마찬가지로, 전극 섹션들 (45a, 45b, 45c) 의 동일한 치수를 얻기 위해 보다 넓고 깊어야 한다. 다음 단계에서, 도 6a 에 도시된 바와 같이 제 4 실시형태에 따른 전력 반도체 정류기를 얻기 위하여 제 1 전극 층 (45) 이 도 8d 에 도시된 구조체 상에 형성된다.
도 7a 및 도 7b 는 제 5 실시형태에 따른 전력 반도체 정류기를 예시한다. 여기에서, 도 7a 는 제 5 실시형태에 따른 전력 반도체 정류기의 수직 단면도를 나타내고 도 7b 는 제 5 실시형태에 따른 전력 반도체 정류기의 수평 단면도를 나타내며, 여기에서 수평 단면도는 도 7a 의 선 AA' 을 따라 절단한 것이다.
제 5 실시형태에 따른 전력 반도체 정류기는 트렌치 접합 배리어 쇼트키 (JBS; junction barrier Schottky) 정류기이다. 제 4 실시형태에 따른 전력 반도체 정류기와 다수의 유사성으로 인하여, 제 4 실시형태에 비해 제 5 실시형태의 주요 차이점들이 설명될 것이다.
제 4 실시형태에 따른 전력 반도체 정류기와 마찬가지로, 제 5 실시형태에 따른 전력 반도체 정류기는 4H-SiC 계 전력 반도체 정류기이다. 이는 제 1 주면 (33), 및 제 1 주면 (33) 에 평행한 제 2 주면 (34) 을 갖는 4H-SiC 웨이퍼를 포함한다. 제 1 주면 (33) 에서부터 제 2 주면 (34) 까지, 4H-SiC 웨이퍼는 제 2 내지 제 4 실시형태에서의 배리어 변조 층 (422) 과 동일한 배리어 변조 층 (422), 제 2 내지 제 4 실시형태에서의 베이스 층 (421) 과 동일한 베이스 층 (421), 및 제 1 내지 제 4 실시형태에서의 기판 층 (31) 과 동일한 기판 층 (31) 을 각각 포함한다.
4H-SiC 웨이퍼의 제 1 주면 (33) 에는, 제 4 실시형태에서와 마찬가지로 제 1 전극 층 (35) 과 배리어 변조 층 (422) 사이에 복수의 쇼트키 콘택 섹션들을 형성하기 위해 배리어 변조 층 (422) 과 직접 콘택하고 있는 제 1 전극 층 (35) 이 형성되어 있다. 제 5 실시형태에서의 제 1 전극 층 (35) 은 제 1 실시형태에서의 제 1 전극 층 (35) 과 동일한 것이며, 이것이 배리어 변조 층 (422) 을 관통하지 않는다는 점에서 제 4 실시형태의 제 1 전극 층 (45) 과 상이하다.
제 5 실시형태에 따른 전력 반도체 정류기에서는, p-형 이미터 영역들 (77a, 77b 및 77c) 과 n 형 베이스 층 (421) 사이에 각각 복수의 pn-접합들을 형성하기 위해 드리프트 층 (42) 내부에 p-형 이미터 영역들 (77a, 77b 및 77c) 이 형성되어 있다. 이미터 영역들 (77a, 77b 및 77c) 은 제 1 전극 층 (45) 과 직접 콘택하여, 제 1 전극 층 (45) 과 이미터 영역들 (77a, 77b 및 77c) 사이에 오믹 콘택을 형성한다. 이미터 영역들 (77a, 77b 및 77c) 은 제 2 실시형태에서의 스트립상 전극 섹션들 (45a, 45b 및 45c) 과 동일한 기하 구조를 갖는 평행의 스트립상 영역들이다.
제 1 주면 (33) 에 직교하는 프로젝션에서는, 2 개의 이웃하는 pn 접합들의 각각의 쌍 사이에, 쇼트키 콘택 섹션이 위치되도록, 스트립상 이미터 영역들 (77a, 77b 및 77c) 의 길이방향 축에 직교하고 제 1 주면 (33) 에 평행한 측방향을 따라 pn-접합들과 교번한다.
다음, 제 5 실시형태에 따른 전력 반도체 정류기를 제조하는 방법이 설명된다. 먼저, 도 8a 에 도시된 바와 같은 구조체가 위에 설명된 제 1 실시형태에 따른 전력 반도체 정류기를 제조하는 방법에서와 동일한 방법 단계들로 그리고 동일한 방식으로 형성된다. 다음 단계로서, 배리어 변조 층 (322) 을 관통하고, 제 1 주면 (33) 으로부터 드리프트 층 (32) 내의 p-형 도펀트의 선택적 주입 및/또는 확산에 의해 베이스 층 (321) 내에 연장되도록 이미터 영역들 (77a, 77b 및 77c) 이 드리프트 층 (32) 에 형성된다. 대안으로서, 먼저, 도 8b 에 도시된 바와 같은 구조체가 제 2 실시형태에 따른 전력 반도체 정류기를 제조하는 방법에서와 마찬가지로 형성될 수도 있고, 트렌치들 (451a, 451b 및 451c) 이 이들 트렌치들 내의 p-형 4H-SiC 재료의 퇴적에 의해 충전될 수도 있다. 다음, 도 7a 에 도시된 바와 같이 제 5 실시형태에 따른 전력 반도체 정류기를 얻기 위해 제 1 전극 층 (35) 이 제 1 주면 상에 형성된다.
위에 설명된 실시형태의 다른 변경들이 첨부된 청구항들에 의해 정의되는 본 발명의 사상으로부터 벗어남이 없이 가능하게 이루어지는 것은 당해 기술 분야의 당업자에게 자명할 것이다.
위에 설명된 실시형태들에서, 드리프트 층 (32, 42), 기판 층 (31) 및 이미터 영역들 (57a, 57b, 57c, 67a, 67b, 67c, 77a, 77b, 77c) 에 대한 반도체 재료로서 4H-SiC 가 이용되었다. 그러나, 다른 SiC 폴리타입들, 이를 테면, 6H-SiC, 15R-SiC 또는 3C-SiC 가 이용될 수도 있다. 또한, 다른 반도체 재료, 이를 테면, III족 질화 화합물 반도체 재료들 (예를 들어, GaN, AlN 또는 AlGaN), 또는 실리콘 (Si) 이 본 발명의 전력 반도체 정류기로서 이용될 수도 있다. 단일 반도체 재료를 이용하는 것이 가능할 뿐만 아니라 실리콘과 게르마늄의 조합과 같은 상이한 반도체들의 조합도 또한 채택될 수도 있다.
위에 설명된 제 4 실시형태에서, 배리어 변조 층 (422) 은 p-형 이미터 영역들 (67a, 67b 및 67c) 과 직접 콘택하는 것으로 도 6a 에 도시되었다. 그러나, 변경된 실시형태에서, 배리어 변조 층 (422) 은 예시적으로 50 nm 내지 100 nm 의 거리에서 p-형 이미터 영역들 (67a, 67b 및 67c) 로부터 이격될 수도 있다. 배리어 변조 층 (422) 은 4H-SiC 웨이퍼의 제 1 주면 (33) 에서 제 1 전극 층 (45) 과 쇼트키 콘택을 형성하는 베이스 층 (421) 에 의해 p-형 이미터 영역들 (67a, 67b 및 67c) 로부터 분리될 수도 있다.
위에 설명된 제 5 실시형태에서와 마찬가지로, 배리어 변조 층 (422) 은 p-형 이미터 영역들 (77a, 77b 및 77c) 과 직접 콘택하는 것으로 도 7a 에 도시되었다. 그러나, 배리어 변조 층 (422) 은 예시적으로 50 nm 내지 100 nm 의 거리에서 p-형 이미터 영역들 (77a, 77b 및 77c) 로부터 이격될 수도 있다. 배리어 변조 층 (422) 은 4H-SiC 웨이퍼의 제 1 주면 (33) 에서 제 1 전극 층 (35) 과 쇼트키 콘택을 형성하는 베이스 층 (421) 에 의해 p-형 이미터 영역들 (77a, 77b 및 77c) 로부터 분리될 수도 있다.
모든 위의 실시형태들에서, 배리어 변조 층 (322, 422) 은 균일한 도핑 농도를 가질 수도 있거나, 또는 순 도핑 농도가 1·1016 cm-3 과 1·1019 cm-3 사이의 범위에 있는 한, 그레이드된 도핑 프로파일 또는 임의의 다른 도핑 프로파일을 가질 수도 있다.
본 발명의 제 2 내지 제 4 실시형태에 따른 위에 설명된 전력 반도체 정류기들에서, 전극 섹션들 (45a, 45b 및 45c) 은 서로에 대해 평행하게 스트립상인 것으로 설명되어 있다. 그러나, 다른 기하구조들 및 구조체들이 가능하다. 예를 들어, 전극 섹션들은 제 1 주면 (33) 에 평행한 평면 상에 프로젝션으로 아일랜드들, 그리드 구조 또는 허니콤 구조의 패턴을 형성할 수도 있다. 동일한 것을 제 3 내지 제 5 실시형태에 따른 전력 반도체 정류기에서의 이미터 영역들 (57a, 57b, 57c, 67a, 67b, 67c, 77a, 77b, 77c) 에 적용한다. 따라서, 이는 이러한 전력 반도체 정류기에 대한 방법에서, 트렌치들 대신에 홀들을 형성하기 위해 필수적일 수도 있다.
위의 실시형태들은 특정 도전형들로 설명되었다. 위에 설명된 실시형태들에서의 반도체 층들의 도전형들이 전환될 수도 있어, p-형 층들로서 설명되었던 모든 층들이 n-형 층일 수도 있고 n-형 층들로서 설명되었던 모든 층들이 p-형 층일 수도 있다. 예를 들어, 변경된 제 3 실시형태에서, 기판 층 (31), 및 베이스 층 (421) 과 배리어 변조 층 (422) 을 포함하는 드리프트 층 (42) 은 p-형 층일 수도 있고, 이미터 영역들 (57a, 57b, 57c) 은 모든 이미터 영역들이 동일한 전력 반도체 정류기에서의 기판 층 및 드리프트 층과는 다른 도전형을 갖는 한, n-형 층들일 수도 있다.
용어 "포함하는" 은 다른 엘리먼트들 또는 단계들을 배제하지 않으며 부정 관사 "하나 (a)" 또는 "한 (an)" 은 복수를 배제하지 않음을 주지해야 한다. 또한, 여러 실시형태들과 연관되어 설명된 엘리먼트들은 결합될 수도 있다.
1: 기판 층
2: 드리프트 층
3: 제 1 주면
4: 제 2 주면
5: 제 1 금속 콘택 층
6: 제 2 금속 콘택 층
7: 이미터 영역
31: 기판 층
32: 드리프트 층
33: 제 1 주면
34: 제 2 주면
35: 제 1 전극 층
36: 제 2 전극 층
42: 드리프트 층
45a : 스트립상 전극 섹션
45b : 스트립상 전극 섹션
45c : 스트립상 전극 섹션
67a: 이미터 영역
67b: 이미터 영역
67c: 이미터 영역
57a: 이미터 영역
57b: 이미터 영역
57c: 이미터 영역
77a: 이미터 영역
77b: 이미터 영역
77c: 이미터 영역
321: 베이스 층
322 : 배리어 변조 층
421: 베이스 층
422 : 배리어 변조 층
451a : 트렌치
451b : 트렌치
451c : 트렌치

Claims (15)

  1. 전력 반도체 정류기로서,
    제 1 도전형을 갖는 드리프트 층 (32; 42); 및
    상기 드리프트 층 (32; 42) 과 쇼트키 콘택을 형성하는 전극 층 (35; 45) 을 포함하고,
    상기 드리프트 층 (32; 42) 은 1·1016 cm-3 미만의 피크 순 (net) 도핑 농도를 갖는 베이스 층 (321; 421) 을 포함하고,
    상기 드리프트 층 (32; 42) 은 적어도 상기 쇼트키 콘택의 부분을 형성하기 위해 상기 전극 층 (35; 45) 과 직접 콘택하는 배리어 변조 층 (322) 을 포함하고, 상기 배리어 변조 층 (322; 422) 의 순 도핑 농도는 1·1016 cm-3 과 1·1019 cm-3 사이의 범위에 있고,
    상기 배리어 변조 층 (322; 422) 은 상기 전극 층 (35; 45) 과 상기 배리어 변조 층 (322; 422) 사이의 계면에 대하여 수직인 방향으로 적어도 1 nm 이고 0.2 ㎛ 미만의 층 두께를 갖는 것을 특징으로 하는 전력 반도체 정류기.
  2. 제 1 항에 있어서,
    상기 베이스 층 (321; 421) 은 8·1014 cm-3 과 6·1015 cm-3 사이의 범위에 있는 피크 순 도핑 농도를 갖는, 전력 반도체 정류기.
  3. 제 1 항에 있어서,
    상기 배리어 변조 층 (322; 422) 의 순 도핑 농도는 5·1016 cm-3 과 1·1019 cm-3 사이의 범위에 있는, 전력 반도체 정류기.
  4. 제 3 항에 있어서,
    상기 배리어 변조 층 (322; 422) 의 순 도핑 농도는 1·1017 cm-3 과 5·1018 cm-3 사이의 범위에 있는, 전력 반도체 정류기.
  5. 제 1 항에 있어서,
    상기 전극 층 (45) 은 상기 베이스 층 (421) 과 직접 콘택하도록 상기 배리어 변조 층 (422) 을 관통하고,
    상기 전극 층 (45) 과 상기 베이스 층 (421) 사이의 콘택은 제 1 배리어 쇼트키 콘택이고, 상기 전극 층 (45) 과 상기 배리어 변조 층 (422) 사이의 콘택은 제 2 배리어 쇼트키 콘택이고, 상기 제 1 배리어 쇼트키 콘택의 쇼트키 배리어 높이는 상기 제 2 배리어 쇼트키 콘택의 쇼트키 배리어 높이보다 더 높은, 전력 반도체 정류기.
  6. 제 5 항에 있어서,
    상기 드리프트 층 (32) 은 제 1 주면 (33), 및 상기 제 1 주면 (33) 에 평행한 제 2 주면을 갖고, 상기 제 1 배리어 쇼트키 콘택은 복수의 제 1 배리어 쇼트키 콘택 섹션들을 포함하고, 상기 제 2 배리어 쇼트키 콘택은 복수의 제 2 배리어 쇼트키 콘택 섹션들을 포함하고, 상기 제 1 배리어 쇼트키 콘택 섹션들은 상기 제 1 주면 (33) 에 평행한 적어도 하나의 측방향으로 상기 제 2 배리어 쇼트키 콘택 섹션들과 교번하는, 전력 반도체 정류기.
  7. 제 6 항에 있어서,
    상기 제 1 배리어 쇼트키 콘택 섹션들은 그리드 또는 허니콤 구조를 형성하는, 전력 반도체 정류기.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 전력 반도체 정류기는 복수의 이미터 영역들 (57a, 57b, 57c; 67a, 67b, 67c; 77a, 77b, 77c) 을 포함하고,
    각각의 이미터 영역 (57a, 57b, 57c; 67a, 67b, 67c; 77a, 77b, 77c) 은 상기 제 1 도전형과는 상이한 제 2 도전형을 가지며,
    상기 전극 층 (35; 45) 은 상기 이미터 영역들 (57a, 57b, 57c; 67a, 67b, 67c; 77a, 77b, 77c) 중 각각의 이미터 영역과 오믹 콘택을 형성하고,
    각각의 이미터 영역 (57a, 57b, 57c; 67a, 67b, 67c; 77a, 77b, 77c) 은 상기 베이스 층 (421) 과 pn-접합을 형성하는, 전력 반도체 정류기.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 드리프트 층 (32; 42) 은 실리콘 카바이드 또는 실리콘으로 형성되는, 전력 반도체 정류기.
  10. 전력 반도체 정류기를 제조하는 방법으로서,
    베이스 층 (321; 421) 과 배리어 변조 층 (322; 422) 의 스택을 형성함으로써 드리프트 층 (32; 42) 을 형성하는 단계로서, 상기 베이스 층 (321; 421) 은 제 1 도전형을 갖고 1·1016 cm-3 미만의 피크 순 도핑 농도를 가지며, 상기 배리어 변조 층 (322; 422) 은 상기 제 1 도전형을 갖고, 1·1016 cm-3 과 1·1019 cm-3 사이의 범위에 있는 순 도핑 농도를 가지며 적어도 1 nm 이고 0.2 ㎛ 미만의 층 두께를 갖는, 상기 드리프트 층 (32; 42) 을 형성하는 단계; 및
    상기 배리어 변조 층 (322; 422) 과 쇼트키 콘택을 형성하기 위해 상기 배리어 변조 층 (322; 422) 상에 전극 층 (35; 45) 을 형성하는 단계를 포함하는, 전력 반도체 정류기를 제조하는 방법.
  11. 제 10 항에 있어서,
    상기 방법은, 상기 전극 층을 형성하는 단계 전에, 상기 드리프트 층 (42) 내에 적어도 하나의 트렌치 (451a, 451b, 451c) 또는 홀을 형성하는 단계를 포함하며, 상기 트렌치 (451a, 451b, 451c) 또는 홀은 상기 배리어 변조 층 (422) 을 관통하여 상기 베이스 층 (421) 내에 연장되는, 전력 반도체 정류기를 제조하는 방법.
  12. 제 11 항에 있어서,
    상기 방법은 상기 전극 층 (45) 을 형성하는 단계 전에, 적어도 하나의 트렌치 (451a, 451b, 451c) 또는 홀의 하부 부분에서 적어도 이미터 영역 (57a, 57b, 57c; 67a, 67b, 67c; 77a, 77b, 77c) 을 형성하는 단계를 포함하며, 상기 이미터 영역 (57a, 57b, 57c; 67a, 67b, 67c; 77a, 77b, 77c) 은 상기 제 1 도전형과는 상이한 제 2 도전형을 가지며, 상기 드리프트 층 (42) 과 pn-접합을 형성하고, 상기 전극 층 (45) 은 상기 이미터 영역 (57a, 57b, 57c; 67a, 67b, 67c; 77a, 77b, 77c) 과 오믹 콘택을 형성하는, 전력 반도체 정류기를 제조하는 방법.
  13. 제 12 항에 있어서,
    상기 이미터 영역 (57a, 57b, 57c; 67a, 67b, 67c; 77a, 77b, 77c) 은 상기 적어도 하나의 트렌치 (451a, 451b, 451c) 또는 홀 내에 상기 제 2 도전형의 반도체 층을 퇴적함으로써 형성되는, 전력 반도체 정류기를 제조하는 방법.
  14. 제 12 항에 있어서,
    상기 이미터 영역 (57a, 57b, 57c; 67a, 67b, 67c; 77a, 77b, 77c) 은 상기 적어도 하나의 트렌치 (451a, 451b, 451c) 또는 홀의 하부 부분에서 적어도 상기 드리프트 층 (42) 내에 상기 제 2 도전형의 도펀트를 주입함으로써 형성되는, 전력 반도체 정류기를 제조하는 방법.
  15. 제 11 항에 있어서,
    상기 전극 층 (45) 은 상기 베이스 층 (421) 과 쇼트키 콘택을 형성하도록 상기 적어도 하나의 트렌치 (451a, 451b, 451c) 또는 홀에 형성되는, 전력 반도체 정류기를 제조하는 방법.
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