KR20160099433A - 리텐션 회로를 갖는 반도체 장치 - Google Patents

리텐션 회로를 갖는 반도체 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 장치는, 제 1 전원 라인들; 제 1 전원 라인들에 의해 정의되는 복수의 그리드 영역들, 제 2 전원 라인들을 포함한다. 복수의 그리드 영역들 각각은, 노멀 모드 시에 제 1 전원 라인들 중 적어도 하나로부터 제 1 전원을 수신하여 동작하는 논리 회로, 제 2 전원 라인들 중 적어도 하나로부터 제 2 전원을 수신하여 동작하되 노멀 모드로부터 슬립 모드로의 천이 시에 논리 회로로부터 데이터를 수신하고 슬립 모드 동안 상기 데이터를 유지하도록 구성되는 리텐션 회로를 포함한다. 이때, 논리 회로는 제 2 전원 라인들과 전기적으로 분리된다.

Description

리텐션 회로를 갖는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING RETENTION CIRCUIT}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 리텐션 회로를 갖는 반도체 장치에 관한 것이다.
집적 회로에서 전원(power)의 소모를 감소시키는 것은 중요한 과제이며, 전원의 소모를 감소시키기 위한 많은 방법들이 소개되고 있다.
전원의 소모를 감소시키기 위하여, 집적 회로는 슬립 모드로 동작할 수 있다. 예를 들면 사용자가 일정한 시간 동안 집적 회로를 사용하지 않는 경우 집적 회로는 이를 감지하여 집적 회로 내 필요한 구성들에만 전원을 공급함으로써 전원의 소모를 감소시킬 수 있다. 전원의 소모를 감소시키는 것은, 예를 들면 집적 회로가 휴대용 기기에서 사용될 때 휴대용 기기의 소모 전력을 줄이는 데에 큰 영향을 미친다.
집적 회로가 슬립 모드를 지원하기 위해, 노멀 모드 시 집적 회로 내에 남아있던 데이터를 보존하기 위한 회로가 요구된다.
본 발명의 실시 예는 감소된 전력을 소모하는 반도체 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 장치는 제 1 전원 라인들; 상기 제 1 전원 라인들에 의해 정의되는 복수의 그리드 영역들; 및 제 2 전원 라인들을 포함하되, 상기 복수의 그리드 영역들 각각은, 노멀 모드 시에, 상기 제 1 전원 라인들 중 적어도 하나로부터 제 1 전원을 수신하여 동작하는 논리 회로; 상기 제 2 전원 라인들 중 적어도 하나로부터 제 2 전원을 수신하여 동작하되, 상기 노멀 모드로부터 슬립 모드로의 천이 시에 상기 논리 회로로부터 데이터를 수신하고, 상기 슬립 모드 동안 상기 데이터를 유지하도록 구성되는 리텐션 회로를 포함한다. 이때, 상기 논리 회로는 상기 제 2 전원 라인들과 전기적으로 분리된다.
실시 예로서, 상기 슬립 모드 시에 상기 제 1 전원은 차단되고 상기 제 2 전원은 유지될 수 있다. 상기 제 2 전원은 상기 노멀 모드 및 상기 슬립 모드 시에 상기 리텐션 회로에 제공될 수 있다.
실시 예로서, 상기 리텐션 회로는 해당 그리드 영역 내에서, 상기 논리 회로가 제공된 영역으로부터 구분된 영역에 제공될 수 있다.
실시 예로서, 상기 논리 회로는 상기 제 1 전원을 수신하는 복수의 로직들 및 복수의 노멀 플립 플롭들을 포함하고, 상기 리텐션 회로는 상기 제 2 전원을 수신하는 복수의 리텐션 플립 플롭들을 포함할 수 있다. 상기 복수의 리텐션 플립 플롭들은 상기 노멀 모드로부터 상기 슬립 모드로의 천이 시에 상기 복수의 노멀 플립 플롭들에 래치된 상기 데이터를 수신하고, 상기 데이터를 유지할 수 있다.
실시 예로서, 상기 복수의 노멀 플립 플롭들 및 상기 복수의 리텐션 플립 플롭들은 스캔 체인(scan chain)을 구성할 수 있다.
실시 예로서, 제 1 및 제 2 클럭들을 생성하도록 구성되는 클럭 생성 블록을 더 포함할 수 있다.
실시 예로서, 상기 복수의 그리드 영역들 중 제 1 그리드 영역의 논리 회로는 상기 제 1 클럭에 동기하여 동작하는 제 1 로직들 및 제 1 노멀 플립 플롭을 포함할 수 있다. 이때, 상기 제 1 그리드 영역의 리텐션 회로는, 상기 노멀 모드로부터 상기 슬립 모드로의 천이 시에 상기 제 1 클럭에 동기하여 상기 제 1 노멀 플립 플롭들로부터 데이터를 수신하고, 상기 제 1 노멀 플립 플롭들로부터의 데이터를 유지하는 제 1 리텐션 플립 플롭들을 포함할 수 있다.
실시 예로서, 상기 제 1 노멀 플립 플롭 및 상기 제 1 리텐션 플립 플롭들은 스캔 체인을 구성할 수 있다.
실시 예로서, 상기 복수의 그리드 영역들 중 제 2 그리드 영역의 논리 회로는, 상기 제 1 클럭에 동기하여 동작하는 제 2 로직들 및 제 2 노멀 플립 플롭들; 및 상기 제 2 클럭에 동기하여 동작하는 제 3 로직들 및 제 3 노멀 플립 플롭들을 포함할 수 있다. 이때, 상기 제 2 그리드 영역의 리텐션 회로는, 상기 노멀 모드로부터 상기 슬립 모드로의 천이 시에 상기 제 1 클럭에 동기하여 상기 제 2 노멀 플립 플롭들로부터 데이터를 수신하고, 상기 제 2 노멀 플립 플롭들로부터의 데이터를 유지하는 제 2 리텐션 플립 플롭들; 및 상기 노멀 모드로부터 상기 슬립 모드로의 천이 시에 상기 제 2 클럭에 동기하여 상기 제 3 노멀 플립 플롭들로부터 데이터를 수신하고, 상기 제 3 노멀 플립 플롭들로부터의 데이터를 유지하는 제 3 리텐션 플립 플롭들을 포함할 수 있다.
실시 예로서, 상기 제 2 노멀 플립 플롭들 및 상기 제 2 리텐션 플립 플롭들은 하나의 스캔 체인을 구성하고, 상기 제 3 노멀 플립 플롭들 및 상기 제 3 리텐션 플립 플롭들은 다른 하나의 스캔 체인을 구성할 수 있다.
본 발명의 실시 예에 따르면 감소된 전력을 소모하는 반도체 장치가 제공된다.
도 1은 기능 블록을 보여주는 개념도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 기능 블록을 보여주는 블록도이다.
도 4는 제 1, 제 2 및 제 4 그리드 영역들 중 어느 하나를 보여주는 블록도이다.
도 5는 노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시 제 1 내지 제 3 노멀 플립 플롭들 및 제 1 리텐션 회로의 전기적 연결 관계를 설명하기 위한 도면이다.
도 6은 2 이상의 클럭들을 수신하는 그리드 영역을 보여주는 블록도이다.
도 7는 노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시 제 4 내지 제 7 노멀 플립 플롭들과 제 3 및 제 4 리텐션 회로들 사이의 전기적 연결 관계를 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 기능 블록(10)을 보여주는 개념도이다.
기능 블록(10)은 제 1 전원 라인들(PWL1) 및 제 2 전원 라인들(PWL2)을 포함한다. 인식의 편의를 위해, 제 1 전원 라인들(PWL1)은 굵은 실선으로서 표시되고, 제 2 전원 라인들(PWL2)은 굵은 점선으로서 표시된다. 제 1 전원 라인들(PWL1)을 통해 제 1 전원(power)이 제공되고, 제 2 전원 라인들(PWL2)을 통해 제 2 전원이 제공된다.
노멀 모드 시에 제 1 전원 라인들(PWL1)을 통해 제 1 전원이 제공된다. 슬립 모드 시에 제 1 전원은 차단된다. 노멀 모드 및 슬립 모드 시에, 제 2 전원 라인(PWL1)을 통해 제 2 전원이 제공된다.
제 1 전원 라인들(PWL1)은 복수의 그리드(grid) 영역들(20~50)을 정의한다. 제 1 내지 제 4 그리드 영역들(20~50)은 각각 제 1 내지 제 4 논리 회로들(21~51)을 포함한다. 제 1 내지 제 4 논리 회로들(21~51) 각각은 제 1 전원 라인들(PWL1) 및 제 2 전원 라인들(PWL2)로부터 제 1 및 제 2 전원들을 제공받는다.
제 1 내지 제 4 논리 회로들(21~51)의 동작에 의해, 기능 블록(10)은 칩 입력 신호(CINP)를 수신하고, 이에 대한 칩 출력 신호들(COUT)을 생성한다. 제 1 내지 제 4 논리 회로들(21~51) 각각은 입력에 대한 논리 연산을 수행하고 출력을 제공할 것이다. 제 1 내지 제 4 논리 회로들(21~51) 각각은, 그것의 동작을 위한 클럭을 수신할 것이다. 도 1에서, 제 1, 제 2 및 제 4 논리 회로들(21, 31, 51)은 제 1 클럭(CLK1)에 동기하여 동작한다. 제 3 논리 회로(41)는 제 1 및 제 2 클럭들(CLK1, CLK2)에 동기하여 동작한다.
노멀 모드 시에, 제 1 내지 제 4 논리 회로들(21~51)은 제 1 전원 라인들(PWL1)을 통해 제 1 전원을 수신하여 동작한다. 슬립 모드 시에, 제 1 내지 제 4 논리 회로들(21~51)은 제 1 전원을 수신하지 않는다. 이에 따라 슬립 모드 시 기능 블록(10)이 소모하는 전원은 절약된다. 제 1 내지 제 4 스위치들(22~52)은 노멀 모드 시에 턴온되고, 슬립 모드 시에 턴오프되도록 제어될 수 있다.
제 1 내지 제 4 논리 회로들(21~51)은 제 2 전원 라인들(PWL2)을 통해 제 2 전원을 수신한다. 각 논리 회로는 리텐션 플립 플롭들을 더 포함할 것이다. 제 2 전원 라인들(PWL2)은 리텐션 플립 플롭들에 연결될 것이다. 리텐션 플립 플롭들은 제 2 전원 라인들(PWL2)로부터 제 2 전원을 수신하여 동작할 것이다.
리텐션 플립 플롭 각각은 해당 논리 회로의 하나의 노멀 플립 플롭에 대응할 것이다. 예를 들면, 리텐션 플립 플롭은 해당 노멀 플립 플롭과 하나의 쌍을 이루어, 해당 노멀 플립 플롭과 인접하게 배치될 수 있다. 각 리텐션 플립 플롭은 노멀 모드로부터 슬립 모드로의 천이 시에 해당 노멀 플립 플롭에 래치된 데이터를 수신 및 저장할 것이다. 슬립 모드 시에, 리텐션 플립 플롭들은 저장된 데이터를 유지할 것이다. 이러한 방법으로, 노멀 플립 플롭에 남아있던 데이터는 슬립 모드 시 해당 리텐션 플립 플롭에 의해 보존된다.
노멀 플립 플롭들 및 해당 리텐션 플립 플롭들은 각 논리 회로 내에서 산개되어 있다. 각 논리 회로 내에서, 산개되어 있는 리텐션 플립 플롭들에 제 2 전원을 라우팅(routing)하기 위해 많은 전원 라인들이 제공되고, 제공된 전원 라인들이 제 2 전원 라인들(PWL2)에 연결될 것이다. 따라서 제공된 전원 라인들에 제 2 전원을 라우팅하는 데에는 많은 전류가 소모될 것이다. 이러한 전류 소모는 각 논리 회로의 집적도가 향상될수록, 그리고 각 논리 회로의 면적이 증가할수록 증가할 것이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치(100)를 보여주는 블록도이다.
도 2를 참조하면, 반도체 장치(100)는 제어 블록(110), 기능 블록(120), 전원 생성 블록(130) 및 클럭 생성 블록(140)을 포함한다.
제어 블록(110)은 기능 블록(120), 전원 생성 블록(130) 및 클럭 생성 블록(140)을 제어하도록 구성된다. 제어 블록(110)은 노멀 모드 시 기능 블록(120)에 칩 입력 신호(CINP)를 전송하고, 기능 블록(120)으로부터 칩 입력 신호(CINP)에 대한 연산 결과로서 칩 출력 신호(COUT)를 제공받을 수 있다.
노멀 모드 시에, 제어 블록(110)은 블록 인에이블 신호들(BE)을 인에이블한다. 블록 인에이블 신호들(BE)에 따라, 기능 블록(120)은 활성화될 수 있다. 활성화된 기능 블록(120)은 칩 입력 신호(CINP)를 처리하고, 처리 결과로서 칩 출력 신호(COUT)를 제어 블록(110)에 제공할 것이다.
슬립(sleep) 요청이 발생될 수 있다. 예를 들면, 일정 시간 동안 기능 블록(120)이 사용되지 않는 경우, 제어 블록(110)은 슬립 요청을 발생할 수 있다. 다른 예로서, 사용자에 의해 제공된 소정의 신호에 따라 슬립 요청이 발생될 수 있다. 또 다른 예로서 일정 시간 동안 기능 블록(120)이 액세스되지 않는 경우, 제어 블록(110)은 슬립 요청을 발생할 수 있다. 이밖에도 다양한 방식들로 슬립 요청이 발생될 수 있음이 이해될 것이다.
이러한 슬립 요청에 따라, 제어 블록(110)은 기능 블록(120)이 노멀 모드로부터 슬립 모드로 진입하도록 기능 블록(120), 전원 생성 블록(130) 및 클럭 생성 블록(140)을 제어한다.
제어 블록(110)은 노멀 모드 시 슬립 인에이블 신호들(SE)을 디스에이블할 것이다. 반도체 장치(100)가 노멀 모드로부터 슬립 모드로 진입할 때 제어 블록(110)은 슬립 인에이블 신호들(SE)을 인에이블할 것이다. 슬립 인에이블 신호들(SE)에 따라, 기능 블록(120)은 내부의 노멀 플립 플롭들에 래치된 데이터를 내부의 리텐션 회로에 저장할 것이다. 반도체 장치(100)가 슬립 모드로부터 노멀 모드로 진입할 때, 제어 블록(110)은 슬립 인에이블 신호들(SE)을 인에이블할 것이다. 슬립 인에이블 신호들(SE)에 따라, 리텐션 회로에 저장된 데이터는 노멀 플립 플롭들에 다시 래치될 것이다.
전원 생성 블록(130)은 제 1 및 제 2 전원 라인들(PWL1, PWL2)을 통해 기능 블록(120)에 연결된다. 전원 생성 블록(130)은 제어 블록(110)의 제어에 응답하여 동작한다. 노멀 모드 시에, 전원 생성 블록(130)은 제어 블록(110)의 제어에 응답하여 제 1 및 제 2 전원 라인들(PWL1, PWL2)에 각각 제 1 및 제 2 전원들을 제공한다. 노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시 전원 생성 블록(130)은 제 1 및 제 2 전원 라인들(PWL1, PWL2)에 각각 제 1 및 제 2 전원들을 제공한다. 슬립 모드 시에, 전원 생성 블록(130)은 제어 블록(110)의 제어에 응답하여 제 1 전원 라인들(PWL1)의 제 1 전원을 차단하고, 제 2 전원 라인들(PWL2)을 통해 제 2 전원을 제공한다.
제 1 전원은 노멀 플립 플롭들에 제공되고 제 2 전원은 리텐션 회로에 제공된다. 그리고 노멀 모드로부터 슬립 모드로의 천이 시에, 기능 블록(120) 내부의 노멀 플립 플롭들에 남아있던 데이터는 리텐션 회로에 저장된다. 따라서 슬립 모드 시 제 1 전원이 차단되더라도, 노멀 플립 플롭들에 래치되었던 데이터는 리텐션 회로에 의해 보존될 수 있다.
클럭 생성 블록(140)은 복수의 클럭들(CLK1, CLK2)을 제공한다. 도 2에서, 클럭 생성 블록(140)은 2개의 클럭들(CLK1, CLK2)을 제공하는 것이 도시된다. 클럭 생성 블록(140)은 제어 블록(110)의 제어에 응답하여 동작한다. 슬립 모드 시에, 제 1 및 제 2 클럭들(CLK1, CLK2)은 차단될 것이다.
도 3은 본 발명의 실시 예에 따른 기능 블록(120)을 보여주는 블록도이다.
도 3을 참조하면, 기능 블록(120)은 제 1 전원 라인들(PWL1)에 의해 정의되는 복수의 그리드 영역들(210~240)을 포함한다. 도 3에서, 기능 블록(120)에 4개의 그리드 영역들(210~240)이 제공되는 것으로 예시적으로 도시된다. 제 1 전원 라인들(PWL1)을 통해 전원 생성 블록(130, 도 2 참조)으로부터 제 1 전원이 제공된다. 제 1 전원 라인들(PWL1)을 통해 그리드 영역들(210~240)의 논리 회로들(211~241)에 제 1 전원이 공급될 것이다. 제 2 전원 라인들(PWL2)을 통해 전원 생성 블록(130)으로부터 제 2 전원이 제공된다.
제 1 내지 제 4 그리드 영역들(210~240)은 각각 제 1 내지 제 4 논리 회로들(211~221)을 포함한다. 제 1 내지 제 4 논리 회로들(211~241) 각각은 노멀 모드 시 해당 입력에 대한 논리 연산을 수행하고 출력을 제공한다. 예를 들면, 각 논리 회로는 덧셈, 곱셈, 조건문의 처리 등을 수행하기 위한 회로들을 포함한다. 예를 들면, 각 논리 회로는 덧셈기(ADDER), 곱셈기(Multiplier), 앤드(NAND) 게이트, 노어(NOR) 게이트, 멀티 플렉서(Multiplexer; MUX), 그리고 데이터를 래치하기 위한 노멀 플립 플롭들과 같은 구성 요소들을 포함할 수 있다.
제 1 내지 제 4 그리드 영역들(210~240)은 각각 제 1 내지 제 4 스위치들(SW1~SW4)을 포함한다. 제 1 스위치(SW1)는 제 1 전원 라인들(PWL1) 중 어느 하나와 제 1 논리 회로(211) 사이에 연결된다. 제 2 스위치(SW2)는 제 1 전원 라인들(PWL1) 중 어느 하나와 제 2 논리 회로(221) 사이에 연결된다. 제 3 스위치(SW3)는 제 1 전원 라인들(PWL1) 중 어느 하나와 제 3 논리 회로(231) 사이에 연결된다. 제 4 스위치(SW4)는 제 1 전원 라인들(PWL1) 중 어느 하나와 제 4 논리 회로(241) 사이에 연결된다. 각 스위치가 턴온될 때 해당 논리 회로는 제 1 전원 라인들(PWL1)과 전기적으로 연결된다.
제 1 내지 제 4 스위치들(SW1~SW4)은 각각 제 1 내지 제 4 블록 인에이블 신호들(BE1~BE4)에 응답하여 턴온된다. 제 1 내지 제 4 블록 인에이블 신호들(BE1~BE4)은 제어 블록(110, 도 2 참조)으로부터 제공된다. 제 1 내지 제 4 블록 인에이블 신호들(BE1~BE4) 각각이 인에이블될 때, 해당 스위치는 턴온된다. 제 1 내지 제 4 블록 인에이블 신호들(BE1~BE4) 각각이 디스에이블될 때, 해당 스위치는 턴오프된다.
노멀 모드 시에, 제 1 내지 제 4 논리 회로들(211~241)은 제 1 전원 라인들(PWL1)을 통해 제 1 전원을 수신하여 동작한다. 노멀 모드 시에, 제 1 내지 제 4 논리 회로들(211~241)은 클럭 생성 블록(140)으로부터의 제 1 및 제 2 클럭들(CLK1, CLK2)을 수신할 것이다. 각 논리 회로는 수신되는 클럭에 동기하여 동작할 것이다. 도 3에서, 제 1, 제 2 및 제 4 논리 회로들(211, 221, 241)은 제 1 클럭(CLK1)을 사용하고, 제 3 논리 회로(231)는 제 1 및 제 2 클럭들(CLK1, CLK2)를 사용하는 것으로 예시적으로 도시된다.
노멀 모드 시에, 각 논리 회로는 수신되는 적어도 하나의 클럭에 동기하여 입력 신호를 연산하고, 출력 신호를 생성할 것이다. 제 1 내지 제 4 논리 회로들(211~241)은 다양한 방법들로 서로 연결될 수 있음이 이해될 것이다. 도 3에서, 제 1 논리 회로(211)는 제 1 클럭(CLK1)에 동기하여 칩 입력 신호(CINP)를 연산하고 제 1 출력 신호(OUT1)를 생성한다. 제 2 논리 회로(221)는 제 1 클럭(CLK1)에 동기하여 제 1 출력 신호(OUT1)를 연산하고 제 2 출력 신호(OUT2)를 생성한다. 제 3 논리 회로(231)는 제 1 및 제 2 클럭들(CLK1, CLK2)에 동기하여 제 2 출력 신호(OUT2)를 연산하고 제 3 및 제 4 출력 신호들(OUT3, OUT4)을 생성한다. 제 4 논리 회로(241)는 제 1 클럭(CLK1)에 동기하여 제 3 및 제 4 출력 신호들(OUT3, OUT4)을 연산하고 제 5 출력 신호(OUT5)를 생성한다. 제 5 출력 신호(OUT5)는 칩 출력 신호(OUT)로서 제공될 것이다.
슬립 모드 시, 전원의 절약을 위해 제 1 내지 제 4 논리 회로들(211~241)에 제공되는 제 1 전원은 차단된다. 제 1 내지 제 4 논리 회로들(211~241)에 포함된 노멀 플립 플롭들에 래치된 데이터는 슬립 모드 시에 잃어버릴 것이다. 슬립 모드 시, 노멀 플립 프롭들에 래치된 데이터를 보존하기 위한 구성이 요구된다.
그럼에도 불구하고, 각 논리 회로는 슬립 모드 시 노멀 플립 플롭들의 데이터를 보존하기 위한 리텐션 플립 플롭들을 포함하지 않는다. 따라서 슬립 모드 시 전원을 공급하기 위한 제 2 전원 라인들(PWL2)은 논리 회로들(211~241)에 연결되지 않는다.
본 발명의 실시 예에 따르면, 제 1 내지 제 4 그리드 영역들(210~240) 각각은 해당 논리 회로와는 별도로 적어도 하나의 리텐션 회로를 포함한다. 각 리텐션 회로는 해당 그리드 영역의 논리 회로가 위치한 영역과 구분된 영역에 제공된다. 각 리텐션 회로는 제 2 전원 라인들(PWL2) 중 어느 하나에 연결되고, 제 2 전원 라인들(PWL2)로부터 제 2 전원을 수신할 것이다. 제 2 전원을 이용하여, 각 리텐션 회로는 슬립 모드 시 데이터를 래치한다.
제 1 그리드 영역(210)은 제 1 리텐션 회로(212) 및 제 1 리텐션 회로(212)와 제 1 논리 회로(211) 사이에 연결되는 제 1 디먹스(DEMUltipleXer; DEMUX, DM1)를 포함한다.
제 1 디먹스(DM1)는 제어 블록(110, 도 2 참조)으로부터의 제 1 슬립 인에이블 신호(SE1)가 디스에이블될 때 제 1 출력 신호(OUT1)를 제 2 논리 회로(221)에 전달한다. 즉 제 1 디먹스(DM1)는 노멀 모드 시 제 1 출력 신호(OUT1)를 제 2 논리 회로(221)에 전달한다. 제 1 디먹스(DM1)는 제 1 슬립 인에이블 신호(SE1)가 인에이블될 때 제 1 출력 신호(OUT1)를 제 1 리텐션 회로(212)로 전달한다. 즉 제 1 디먹스(DM1)는 노멀 모드로부터 슬립 모드로의 천이 시에 제 1 출력 신호(OUT1)를 제 1 리텐션 회로(212)에 전달한다.
제 1 리텐션 회로(212)는 제 2 전원 라인들(PWL2) 중 어느 하나에 연결된다. 제 1 리텐션 회로(212)는 제 2 전원을 수신하여 동작할 것이다. 제 1 리텐션 회로(212)는 제 1 디먹스(DM1)를 통해 수신되는 제 1 출력 신호(OUT1)를 수신 및 저장한다. 제 1 논리 회로(211)의 노멀 플립 플롭들 및 제 1 리텐션 회로(212)는 스캔 체인(scan chain)을 구성하고, 노멀 모드로부터 슬립 모드로의 천이 시에 노멀 플립 플롭들에 남아있는 데이터는 순차적으로 제 1 출력 신호(OUT1)로서 출력될 것이다. 이에 대해 도 4 및 도 5를 참조하여 더 상세히 설명된다.
실시 예로서, 제 1 리텐션 회로(212)는 제 1 논리 회로(211)와 동일하게 제 1 클럭(CLK1)을 수신하고, 제 1 클럭(CLK1)에 동기하여 제 1 출력 신호(OUT1)를 수신 및 저장할 수 있다.
제 2 그리드 영역(220)은 제 2 리텐션 회로(222) 및 제 2 디먹스(DM2)를 포함한다. 제 2 디먹스(DM2)는 제어 블록(110)으로부터의 제 2 슬립 인에이블 신호(SE2)가 디스에이블될 때 제 2 출력 신호(OUT2)를 제 3 논리 회로(231)에 전달한다. 그리고 제 2 디먹스(DM2)는 제 2 슬립 인에이블 신호(SE2)가 인에이블될 때 제 2 출력 신호(OUT2)를 제 2 리텐션 회로(222)로 전달한다.
제 2 리텐션 회로(222)는 제 2 전원 라인들(PWL2) 중 어느 하나를 통해 제 2 전원을 수신하여 동작한다. 제 2 리텐션 회로(222)는 제 2 디먹스(DM2)를 통해 수신되는 제 2 출력 신호(OUT2)를 수신 및 저장한다. 제 2 논리 회로(221)의 노멀 플립 플롭들 및 제 2 리텐션 회로(222)는 스캔 체인을 구성하고, 노멀 모드로부터 슬립 모드로의 천이 시에 노멀 플립 플롭들에 남아있는 데이터는 순차적으로 제 2 출력 신호(OUT2)로서 전송될 것이다.
실시 예로서, 제 2 리텐션 회로(222)는 제 2 논리 회로(221)와 동일하게 제 1 클럭(CLK1)을 수신하고 제 1 클럭(CLK1)에 동기하여 제 2 출력 신호(OUT2)를 수신 및 저장할 수 있다.
제 3 그리드 영역(230)은 제 3 및 제 4 리텐션 회로들(232, 233), 그리고 제 3 및 제 4 디먹스들(DM3, DM4)을 포함한다. 제 3 디먹스(DM3)는 제어 블록(110)으로부터의 제 3 슬립 인에이블 신호(SE3)가 디스에이블될 때 제 3 출력 신호(OUT3)를 제 4 논리 회로(241)에 전달한다. 제 3 디먹스(DM3)는 제 3 슬립 인에이블 신호(SE3)가 인에이블될 때 제 3 출력 신호(OUT3)를 제 3 리텐션 회로(232)로 전달한다. 제 4 디먹스(DM4)는 제어 블록(110)으로부터의 제 4 슬립 인에이블 신호(SE4)가 디스에이블될 때 제 4 출력 신호(OUT4)를 제 4 논리 회로(241)로 전달한다. 제 4 디먹스(DM4)는 제 4 슬립 인에이블 신호(SE4)가 인에이블될 때 제 4 출력 신호(OUT4)를 제 4 리텐션 회로(233)에 전달한다.
본 발명의 실시 예에 따르면, 해당 그리드 영역에서 사용되는 클럭들의 수만큼 리텐션 회로들이 제공될 수 있다. 하나의 리텐션 회로는 하나의 클럭에 대응할 것이다. 도 3에서, 제 3 그리드 영역(230)은 2개의 클럭들(CLK1, CLK2)을 사용하고, 2개의 리텐션 회로들(232, 233)을 포함한다. 제 3 및 제 4 리텐션 회로들(232, 233)은 제 2 전원 라인들(PWL2) 중 어느 하나를 통해 제 2 전원을 수신하여 동작한다. 제 3 및 제 4 리텐션 회로들(232, 233)은 각각 노멀 모드로부터 슬립 모드로의 천이 시에 제 3 및 제 4 출력 신호들(OUT3, OUT4)을 수신 및 저장할 것이다.
제 3 리텐션 회로(232)는 제 1 클럭(CLK1)을 수신하여 동작한다. 제 3 논리 회로(231) 내의 제 1 클럭(CLK1)을 사용하는 노멀 플립 플롭들, 그리고 제 3 리텐션 회로(232)는 스캔 체인을 구성할 것이다. 노멀 모드로부터 슬립 모드로의 천이 시에, 제 3 논리 회로(231) 내 제 1 클럭(CLK1)을 사용하는 노멀 플립 플롭들의 데이터는 순차적으로 제 3 출력 신호(OUT3)로서 출력될 것이다.
제 4 리텐션 회로(233)는 제 2 클럭(CLK2)을 수신하여 동작한다. 제 3 논리 회로(231) 내의 제 2 클럭(CLK2)을 수신하는 노멀 플립 플롭들, 그리고 제 4 리텐션 회로(233)는 스캔 체인을 구성할 것이다. 노멀 모드로부터 슬립 모드로의 천이 시에, 제 3 논리 회로(231) 내 제 2 클럭(CLK2)을 사용하는 노멀 플립 플롭들의 데이터는 순차적으로 제 4 출력 신호(OUT4)로서 출력될 것이다.
제 4 그리드 영역(240)은 제 5 리텐션 회로(242) 및 제 5 디먹스(DM5)를 포함한다. 제어 블록(110)으로부터의 제 5 슬립 인에이블 신호(SE5)가 디스에이블될 때 제 5 디먹스(DM5)는 제 5 출력 신호(OUT5)를 칩 출력 신호(COUT)로서 전송할 것이다. 제 5 슬립 인에이블 신호(SE5)가 인에이블될 때 제 5 디먹스(DM5)는 제 5 출력 신호(OUT5)를 제 5 리텐션 회로(242)로 전달한다.
제 5 리텐션 회로(242)는 제 2 전원 라인들(PWL2) 중 어느 하나를 통해 제 2 전원을 수신하여 동작한다. 제 5 리텐션 회로(242)는 제 5 디먹스(DM5)를 통해 수신되는 제 5 출력 신호(OUT5)를 수신 및 저장한다. 제 4 논리 회로(241)의 노멀 플립 플롭들 및 제 5 리텐션 회로(242)는 스캔 체인(scan chain)을 구성하고, 노멀 모드로부터 슬립 모드로의 천이 시에 노멀 플립 플롭들에 래치된 데이터는 순차적으로 제 5 리텐션 회로(242)로 출력될 것이다.
실시 예로서, 제 5 리텐션 회로(242)는 제 4 논리 회로(241)와 동일하게 제 1 클럭(CLK1)을 수신하고 제 1 클럭(CLK1)에 동기하여 제 5 출력 신호(OUT5)를 수신 및 저장할 것이다.
실시 예로서, 리텐션 회로들(212, 222, 232, 233, 242) 각각은 데이터를 저장하기 위한 메모리 유닛을 포함할 수 있다. 예를 들면, 리텐션 회로들(212, 222, 232, 233, 242) 각각은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 메모리 유닛을 포함할 수 있다.
실시 예로서, 리텐션 회로들(212, 222, 232, 233, 242) 각각은 데이터를 저장하기 위한 복수의 리텐션 플립 플롭들을 포함할 수 있다.
도 4는 제 1, 제 2 및 제 4 그리드 영역들(210, 220, 240) 중 어느 하나(210)를 보여주는 블록도이다. 도 5는 노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시 제 1 내지 제 3 노멀 플립 플롭들(NFF1~NFF3) 및 제 1 리텐션 회로(212)의 전기적 연결 관계를 설명하기 위한 도면이다.
도 4를 참조하면, 제 1 그리드 영역(210)은 제 1 스위치(SW1), 제 1 논리 회로(211), 제 1 디먹스(DM1) 및 제 1 리텐션 회로(212)를 포함한다.
제 1 논리 회로(211)는 복수의 로직들(310~330), 제 1 내지 제 4 먹스들(M1~M4), 그리고 복수의 노멀 플립 플롭들(NFF1~NFF3)을 포함한다.
제 1 내지 제 3 로직들(310) 및 제 1 내지 제 3 노멀 플립 플롭들(NFF1~NFF3)은 제 1 전원을 수신하여 동작한다. 제 1 내지 제 3 로직들(310) 및 제 1 내지 제 3 노멀 플립 플롭들(NFF1~NFF3)은 제 1 클럭(CLK1)을 수신하고, 그것에 동기하여 동작한다. 제 1 내지 제 3 로직들(310) 각각은 입력에 대해 특정 연산을 수행하도록 구성될 것이다. 예를 들면, 각 로직은 덧셈기(ADDER), 곱셈기(Multiplier), 앤드(NAND) 게이트, 노어(NOR) 게이트 및 멀티 플렉서(Multiplexer; MUX) 등을 포함할 수 있다.
노멀 모드 시에, 제 1 로직(310)은 칩 입력 신호(CINP)를 수신하고, 정해진 연산을 수행하여 출력 신호를 제 1 먹스(M1)에 전송한다. 제 1 로직(310)의 출력 신호는 제 1 먹스(M1) 및 제 1 노멀 플립 플롭(NFF1)을 통해 제 2 및 제 3 로직들(320, 330)에 전달된다. 노멀 모드 시에, 제 2 로직(320)은 제 1 로직(310)의 출력 신호를 입력으로 연산을 수행하여 출력 신호를 제 2 먹스(M2)에 전송한다. 제 2 로직(320)의 출력 신호는 제 2 먹스(M2) 및 제 2 노멀 플립 플롭(NFF2)을 거쳐 제 3 로직(330)에 전달된다. 노멀 모드 시에, 제 3 로직(330)은 제 1 로직(310)의 출력 신호 및 제 2 로직(320)의 출력 신호를 입력으로서 연산을 수행하여 출력 신호를 제 3 먹스(M3)에 전송한다. 제 3 로직(330)의 출력 신호는 제 3 먹스(M3) 및 제 3 노멀 플립 플롭(NFF3)을 거쳐 제 1 출력 신호(OUT1)로서 전송될 것이다. 제 1 출력 신호(OUT1)는 노멀 모드 시 제 1 디먹스(DM1)를 통해 제 2 논리 회로(221, 도 3 참조)로 출력될 것이다.
제 1 논리 회로(211)에, 로직들(310~330) 각각에 대응하는 먹스 및 적어도 하나의 노멀 플립 플롭이 제공된다.
제 1 먹스(M1)는 제 1 로직(310)의 출력 신호와 제 4 먹스(M4)의 출력 신호를 수신한다. 제 1 먹스(M1)는 제 1 슬립 인에이블 신호(SE1)에 응답하여 제 1 로직(310)의 출력 신호와 제 4 먹스(M4)의 출력 신호 중 어느 하나를 제 1 노멀 플립 플롭(NFF1)으로 출력한다. 노멀 모드 시에, 제 1 슬립 인에이블 신호(SE1)는 디스에이블된다. 제 1 슬립 인에이블 신호(SE1)가 디스에이블될 때 제 1 먹스(M1)는 제 1 로직(310)의 출력 신호를 제 1 노멀 플립 플롭(NFF1)에 전송한다. 노멀 모드로부터 슬립 모드로의 천이 시에, 제 1 슬립 인에이블 신호(SE1)는 인에이블된다. 슬립 모드로부터 노멀 모드로의 천이 시에 제 1 슬립 인에이블 신호(SE1)는 인에이블된다. 제 1 슬립 인에이블 신호(SE1)가 인에이블될 때 제 1 먹스(M1)는 제 4 먹스(M4)의 출력 신호를 제 1 노멀 플립 플롭(NFF1)에 전송한다.
제 1 노멀 플립 플롭(NFF1)은 제 1 클럭(CLK1)을 수신한다. 제 1 노멀 플립 플롭(NFF1)은 제 1 클럭(CLK1)에 동기하여 제 1 먹스(M1)의 출력 신호를 래치하고, 래치된 데이터를 출력할 것이다.
제 2 먹스(M2)는 제 2 로직(320)의 출력 신호와 제 1 노멀 플립 플롭(NFF1)의 출력 신호를 수신한다. 제 1 슬립 인에이블 신호(SE1)가 디스에이블될 때 제 2 먹스(M2)는 제 2 로직(320)의 출력 신호를 제 2 노멀 플립 플롭(NFF2)에 출력할 것이다. 제 2 슬립 인에이블 신호(SE2)가 인에이블될 때 제 2 먹스(M2)는 제 1 노멀 플립 플롭(NFF1)의 출력 신호를 제 2 노멀 플립 플롭(NFF2)에 출력할 것이다. 즉 제 2 먹스(M2)는 노멀 모드 시에 제 2 로직(320)의 출력 신호를 제 2 먹스(M2)에 전달한다. 제 2 먹스(M2)는 노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시 제 1 노멀 플립 플롭(NFF1)의 출력 신호를 제 2 노멀 플립 플롭(NFF2)에 출력할 것이다.
제 2 노멀 플립 플롭(NFF2)은 제 1 클럭(CLK1)에 동기하여 제 2 먹스(M2)의 출력 신호를 래치하고, 래치된 데이터를 출력할 것이다.
제 3 먹스(M3)는 제 3 로직(330)의 출력 신호와 제 2 노멀 플립 플롭(NFF2)의 출력 신호를 수신한다. 제 1 슬립 인에이블 신호(SE1)가 디스에이블될 때 제 3 먹스(M3)는 제 3 로직(330)의 출력 신호를 제 3 노멀 플립 플롭(NFF3)에 출력할 것이다. 제 1 슬립 인에이블 신호(SE1)가 인에이블될 때 제 3 먹스(M3)는 제 2 노멀 플립 플롭(NFF2)의 출력 신호를 제 3 노멀 플립 플롭(NFF3)에 출력할 것이다.
제 3 노멀 플립 플롭(NFF3)은 제 1 클럭(CLK1)에 동기하여 제 3 먹스(M3)의 출력 신호를 래치하고, 래치된 데이터를 제 1 출력 신호(OUT1)로서 출력할 것이다.
즉, 제 1 내지 제 3 먹스들(M1~M3) 각각은 노멀 모드 시 해당 로직의 출력 신호를 해당 노멀 플립 플롭에 전달할 것이다. 제 1 내지 제 3 먹스들(M1~M3) 각각은 노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시, 제 1 및 제 2 입력 단자들 중 해당 로직의 출력 신호가 수신되는 제 1 입력 단자가 아닌 제 2 입력 단자로 수신되는 신호를 해당 노멀 플립 플롭에 전달할 것이다.
제 1 리텐션 회로(212)는 제 1 논리 회로(211)와 분리되어 있다. 제 1 리텐션 회로(212)는 제 1 디먹스(DM1)를 통해 제 1 출력 신호(OUT1)를 수신한다.
실시 예로서, 제 1 리텐션 회로(212)는 도 4와 같이 제 1 클럭(CLK1)을 수신함 없이 제 1 출력 신호(OUT1)를 수신할 수 있다. 다른 예로서, 제 1 리텐션 회로(212)는 제 1 논리 회로(211)와 동일하게 제 1 클럭(CLK1)을 수신하고, 제 1 클럭(CLK1)에 동기하여 제 1 출력 신호(OUT1)를 수신 및 저장할 수 있다. 예를 들면, 제 1 리텐션 회로(212)는 동기식(synchronous) 혹은 비동기식(asynchronous)으로 동작할 수 있다.
실시 예로서, 논리 회로들(211~241, 도 3 참조) 각각에 스캔 체인 데이터가 입력될 수 있다. 각 논리 회로의 노멀 플립 플롭들에 스캔 체인 데이터를 입력함으로써 그것들에 래치된 데이터가 변경될 수 있다. 이에 따라 논리 회로들(211~241) 각각은 선택적으로 제어될 수 있다.
제 4 먹스(M4)는 제 1 스캔 체인 데이터(SCD1) 및 제 1 리텐션 회로(212)의 출력 신호를 수신한다. 한편, 논리 회로들(211~241) 각각에 복구 신호가 입력될 수 있다. 복구 신호는 제어 블록(110)으로부터 제공될 수 있다. 제 4 먹스(M4)는 제 1 복구 신호(RS1)에 응답하여 제 1 스캔 체인 데이터(SCD1) 및 제 1 리텐션 회로(212)의 출력 신호 중 어느 하나를 제 1 먹스(M1)에 출력한다. 제 1 복구 신호(RS1)는 슬립 모드로부터 노멀 모드로의 천이 시에 인에이블된다. 추가적으로, 제 1 복구 신호(RS1)는 노멀 모드로부터 슬립 모드로의 천이 시에도 인에이블될 수 있다. 제 4 먹스(M4)는 제 1 복구 신호(RS1)가 인에이블될 때 제 1 리텐션 회로(212)로부터의 출력 신호를 제 1 먹스(M1)에 전달할 것이다. 제 4 먹스(M4)는 제 1 복구 신호(RS1)가 디스에이블될 때 제 1 스캔 체인 데이터(SCD1)를 제 1 먹스(M1)에 전달한다.
제 1 내지 제 3 노멀 플립 플롭들(NFF1~NFF3) 및 제 1 리텐션 회로(212)는 제 1 내지 제 4 먹스들(M1~M4) 및 제 1 디먹스(DM1)을 통해 스캔 체인을 구성한다. 제 1 노멀 플립 플롭(NFF1)은 제 1 및 제 4 먹스들(M1, M4)을 통해 제 1 리텐션 회로(212)의 출력 라인에 연결된다. 제 2 노멀 플립 플롭(NFF2)은 제 2 먹스(M2)를 통해 제 1 노멀 플립 플롭(NFF2)의 출력 라인에 연결된다. 제 3 노멀 플립 플롭(NFF3)은 제 3 먹스(M3)를 통해 제 2 노멀 플립 플롭(NFF2)의 출력 라인에 연결된다. 제 1 리텐션 회로(212)는 제 1 디먹스(DM1)를 통해 제 3 노멀 플립 플롭(NFF3)의 출력 라인에 연결된다.
노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시 제 1 슬립 인에이블 신호(SE1) 및 제 1 복구 신호(RS1)는 인에이블될 것이다. 도 5를 참조하면, 노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시 제 1 내지 제 3 노멀 플립 플롭들(NFF1~NFF3) 및 제 1 리텐션 회로(212)는 순환적으로(circularly) 연결된다.
실시 예로서, 도 5에 도시된 바와 같이 제 1 리텐션 회로(212)는 복수의 리텐션 플립 플롭들(RFF11~RFF1n)을 포함할 수 있다. 제 1 내지 제 n 리텐션 플립 플롭들(RFF11~RFF1n)은 제 2 전원 라인들(PWL2)에 연결될 것이다. 제 1 내지 제 n 리텐션 플립 플롭들(RFF11~RFF1n)은 노멀 플립 플롭들(NFF1~NFF3)과 함께 스캔 체인을 구성하고 제 1 클럭(CLK1)에 동기하여 동작할 것이다.
실시 예로서, 제 1 내지 제 n 리텐션 플립 플롭들(RFF11~RFF1n)의 개수는 노멀 플립 플롭들(NFF1~NFF3)의 개수보다 같거나 클 수 있다.
노멀 모드로부터 슬립 모드로의 천이 시 제 1 내지 제 3 노멀 플립 플롭들(NFF1~NFF3)에 래치된 데이터는 제 1 클럭(CLK1)에 동기하여 순차적으로 제 1 리텐션 회로(212)로 쉬프트되고, 제 1 내지 제 n 리텐션 플립 플롭들(RFF11~RFF1n) 중 전부 또는 일부에 래치될 것이다. 그리고 슬립 모드 시, 제 1 전원은 차단될 것이다.
슬립 모드로부터 노멀 모드로의 천이 시, 제 1 내지 제 n 리텐션 플립 플롭들(RFF11~RFF1n) 중 전부 또는 일부에 래치된 데이터는 제 1 클럭(CLK1)에 동기하여 순차적으로 제 1 내지 제 3 노멀 플립 플롭들(NFF1~NFF3)로 쉬프트되고, 제 1 내지 제 3 노멀 플립 플롭들(NFF1~NFF3)에 래치될 것이다. 그리고 노멀 모드 시, 제 1 전원은 제공될 것이다.
만약, 도 4에 도시된 바와 다르게, 리텐션 플립 플롭들 각각이 해당 노멀 플립 플롭과 하나의 쌍을 이루어, 제 1 논리 회로(211) 내에 배치된다고 가정한다. 리텐션 플립 플롭들 각각은, 예를 들면 해당 노멀 플립 플롭과 인접하게 배치되어, 슬립 모드 시 해당 노멀 플립 플롭에 래치된 데이터를 저장할 것이다. 한편, 슬립 모드 시 리텐션 플립 플롭들의 동작을 위해 제 2 전원이 제공되어야 한다. 이러한 경우, 논리 회로 내 리텐션 플립 플롭들에 제 2 전원을 라우팅하기 위한 많은 전원 라인들이 요구될 것이다. 이러한 전원 라인들에 의해 라우팅되는 제 2 전원에 의해, 많은 전류가 소모될 것이다. 이러한 전류 소모는 각 논리 회로의 집적도가 향상될수록, 그리고 각 논리 회로의 면적이 증가할수록 증가할 것이다.
본 발명의 실시 예에 따르면, 제 1 논리 회로(211)가 제공된 영역과 분리된 영역에 제 1 리텐션 회로(212)가 제공된다. 이에 따라, 제 2 전원을 위한 전원 라인들이 제 1 논리 회로(211) 내부에 라우팅되는 것 없이, 제 1 리텐션 회로(212)에 연결된다. 따라서 제 1 논리 회로(211) 내부에 제 2 전원을 라우팅하는 데에 소모되는 전류는 없을 것이다. 더불어, 제 1 논리 회로(211)에 제 2 전원을 라우팅하기 위한 전원 라인들이 제거되므로, 제 1 논리 회로(211)는 좀 더 효율적으로 디자인될 수 있다.
본 발명의 실시 예에 따르면, 제 1 논리 회로(211)의 노멀 플립 플롭들(NFF1~NFF3) 및 제 1 리텐션 회로(212)는 스캔 체인을 구성한다. 이에 따라, 제 1 논리 회로(211)가 제공된 영역과 분리된 영역에 제 1 리텐션 회로(212)가 제공되더라도, 제 1 논리 회로(211)의 노멀 플립 플롭들(NFF1~NFF3)에 래치된 데이터는 슬립 모드 시 제 1 리텐션 회로(212)에 의해 보존될 수 있다.
도 6은 2 이상의 클럭들(CLK1, CLK2)을 수신하는 그리드 영역(230)을 보여주는 블록도이다.
도 6을 참조하면, 제 3 그리드 영역(230)은 제 3 스위치(SW3), 제 3 논리 회로(231), 제 3 및 제 4 디먹스들(DM3, DM5), 그리고 제 3 및 제 4 리텐션 회로들(232, 233)을 포함한다.
제 3 논리 회로(231)는 복수의 로직들(410~440), 복수의 먹스들(M5~M9), 그리고 복수의 노멀 플립 플롭들(NFF4~NFF7)을 포함한다.
제 4 내지 제 7 로직들(410~440) 및 제 4 내지 제 7 노멀 플립 플롭들(NFF4~NFF7)은 제 1 전원을 수신하여 동작한다. 제 4 및 제 5 로직들(410, 420) 및 해당 노멀 플립 플롭들(NFF4, NFF5)은 제 1 클럭(CLK1)을 수신하여 동작한다. 제 6 및 제 7 로직들(430, 440) 및 해당 노멀 플립 플롭들(NFF6, NFF7)은 제 2 클럭(CLK2)을 수신하여 동작한다.
제 4 내지 제 7 로직들(410~440)은 다양한 방법들로 연결될 수 있음이 이해될 것이다. 노멀 모드 시에, 제 4 로직(410)은 제 2 논리 회로(221)로부터의 출력 신호를 수신하고, 정해진 연산을 수행하여 제 5 먹스(M5)에 전송한다. 제 4 로직(410)의 출력 신호는 제 5 먹스(M5) 및 제 4 노멀 플립 플롭(NFF4)을 거쳐 제 5 로직(420) 및 제 6 로직(430)에 전달될 것이다. 노멀 모드 시에, 제 5 로직(420)은 제 4 로직(410)의 출력 신호를 입력으로서 연산하여 출력 신호를 제 6 먹스(M6)에 전송할 것이다. 제 5 로직(420)의 출력 신호는 제 6 먹스(M6) 및 제 5 노멀 플립 플롭(NFF5)을 거쳐 제 3 출력 신호(OUT3)로서 전송될 것이다. 제 3 출력 신호(OUT3)는 도 3을 참조하여 설명된 바와 같이 제 3 디먹스(DM3)를 거쳐 제 4 논리 회로(241)로 전달될 것이다. 노멀 모드 시에, 제 6 로직(430)은 제 4 로직(410)의 출력 신호를 입력으로서 연산하여 출력 신호를 제 8 먹스(M8)로 전송할 것이다. 제 6 로직(430)의 출력 신호는 제 8 먹스(M8) 및 제 6 노멀 플립 플롭(NFF6)을 거쳐 제 7 로직(440)에 전달될 것이다. 노멀 모드 시에, 제 7 로직(440)은 제 6 로직(430)의 출력 신호를 입력으로서 연산하여 제 9 먹스(M9)에 출력 신호를 전송한다. 제 7 로직(440)의 출력 신호는 제 9 먹스(M9) 및 제 7 노멀 플립 플롭(NFF7)을 거쳐 제 4 출력 신호(OUT4)로서 전송된다. 제 4 출력 신호(OUT4)는, 도 3을 참조하여 설명된 바와 마찬가지로 제 4 디먹스(DM4)를 통해 제 4 논리 회로(241)로 전달될 것이다.
제 4 내지 제 7 로직들(410~440) 각각에 대응하는 먹스 및 적어도 하나의 노멀 플립 플롭이 제공된다.
제 5 먹스(M5)는 제 4 로직(410)의 출력 신호와 제 7 먹스(M7)의 출력 신호를 수신한다. 제 5 먹스(M5)는 제 3 슬립 인에이블 신호(SE3)에 응답하여 동작한다. 노멀 모드 시에, 제 3 슬립 인에이블 신호(SE3)는 디스에이블된다. 노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시, 제 3 슬립 인에이블 신호(SE3)는 인에이블된다. 제 3 슬립 인에이블 신호(SE3)가 디스에이블될 때 제 5 먹스(M5)는 제 4 로직(410)의 출력 신호를 제 4 노멀 플립 플롭(NFF4)에 전달한다. 제 3 슬립 인에이블 신호(SE3)가 인에이블될 때 제 5 먹스(M5)는 제 7 먹스(M7)의 출력 신호를 제 4 노멀 플립 플롭(NFF4)로 전달한다.
제 4 노멀 플립 플롭(NFF4)은 제 1 클럭(CLK1)에 동기하여 제 5 먹스(M5)의 출력 신호를 래치하고, 래치된 데이터를 출력할 것이다.
제 6 먹스(M6)는 제 5 로직(420)의 출력 신호와 제 4 노멀 플립 플롭(NFF4)의 출력 신호를 수신한다. 제 6 먹스(M6)는 제 3 슬립 인에이블 신호(SE3)가 디스에이블될 때 제 5 로직(420)의 출력 신호를 제 5 노멀 플립 플롭(NFF5)에 전달한다. 제 6 먹스(M6)는 제 3 슬립 인에이블 신호(SE3)가 인에이블될 때 제 4 노멀 플립 플롭(NFF4)의 출력 신호를 제 5 노멀 플립 플롭(NFF5)에 전달한다.
제 5 노멀 플립 플롭(NFF5)은 제 1 클럭(CLK1)에 동기하여 제 6 먹스(M6)의 출력 신호를 래치하고 래치된 데이터를 제 3 출력 신호(OUT3)로서 전송한다.
제 1 클럭(CLK1)을 사용하는 노멀 플립 플롭들(NFF4, NFF5)에 대응하는 리텐션 회로(232)가 제공된다. 제 리텐션 회로(232)는 제 3 논리 회로(231)의 외부에 위치한다. 제 3 리텐션 회로(232)는 제 3 디먹스(DM3)를 통해 제 5 노멀 플립 플롭(NFF5)와 연결되어 있다. 제 3 리텐션 회로(232)의 출력 라인은 제 7 먹스(M7)의 입력에 연결되어 있다.
실시 예로서, 제 2 스캔 체인 데이터(SCD2) 및 제 3 리텐션 회로(232)의 출력 신호를 수신하고, 제 2 복구 신호(RS2)에 응답하여 제 2 스캔 체인 데이터(SCD2) 및 제 3 리텐션 회로(232)의 출력 신호 중 어느 하나를 제 5 먹스(M5)에 전달하는 제 7 먹스(M7)가 제공될 수 있다. 제 2 복구 신호(RS2)는 제 1 복구 신호(RS1)와 마찬가지로 슬립 모드로부터 노멀 모드로의 천이 시에 인에이블될 수 있다. 추가적으로, 제 2 복구 신호(RS2)는 노멀 모드로부터 슬립 모드로의 천이 시에도 인에이블될 수 있다. 제 7 먹스(M7)는 제 2 복구 신호(RS2)가 인에이블될 때 제 3 리텐션 회로(232)의 출력 신호를 제 5 먹스(M5)에 전달할 것이다.
제 4 및 제 5 노멀 플립 플롭들(NFF4, NFF5), 그리고 제 3 리텐션 회로(232)는 제 5 내지 제 7 먹스들(M5~M7) 및 제 3 디먹스(DM3)를 통해 스캔 체인을 구성한다. 제 4 노멀 플립 플롭(NFF4)은 제 5 및 제 7 먹스들(M5, M7)를 통해 제 3 리텐션 회로(232)의 출력 라인에 연결된다. 제 5 노멀 플립 플롭(NFF5)은 제 6 먹스(M6)를 통해 제 4 노멀 플립 플롭(NFF4)의 출력 라인에 연결된다. 제 3 리텐션 회로(232)는 제 3 디먹스(DM3)를 통해 제 5 노멀 플립 플롭(NFF5)에 연결된다.
제 8 먹스(M8)는 제 6 로직(430)의 출력 신호 및 제 10 먹스(M10)의 출력 신호를 수신한다. 제 8 먹스(M8)는 제 4 슬립 인에이블 신호(SE4)에 응답하여 동작한다. 제 4 슬립 인에이블 신호(SE4)는 노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시 인에이블될 것이다. 제 8 먹스(M8)는 제 4 슬립 인에이블 신호(SE5)가 인에이블될 때 제 10 먹스(M10)의 출력 신호를 제 6 노멀 플립 플롭(NFF6)에 전송한다.
제 6 노멀 플립 플롭(NFF6)은 제 2 클럭(CLK2)에 동기하여 제 8 먹스(M8)의 출력 신호를 래치하고, 래치된 데이터를 출력할 것이다.
제 9 먹스(M9)는 제 7 로직(440)의 출력 신호 및 제 6 노멀 플립 플롭(NFF6)의 출력 신호를 수신한다. 제 9 먹스(M9)는 제 4 슬립 인에이블 신호(SE4)가 인에이블될 때 제 6 노멀 플립 플롭(NFF6)의 출력 신호를 제 7 노멀 플립 플롭(NFF7)으로 전달할 것이다.
제 7 노멀 플립 플롭(NFF7)은 제 2 클럭(CLK2)에 동기하여 제 9 먹스(M9)의 출력 신호를 래치하고, 래치된 데이터를 제 4 출력 신호(OUT4)로서 전송할 것이다.
제 2 클럭(CLK2)을 사용하는 노멀 플립 플롭들(NFF6, NFF7)에 대응하는 리텐션 회로(233)가 제공된다. 제 4 리텐션 회로(233)는 제 3 논리 회로(231)의 외부에 위치한다. 제 4 리텐션 회로(233)는 제 4 슬립 인에이블 신호(SE4)가 인에이블될 때 제 4 디먹스(DM4)를 통해 제 4 출력 신호(OUT4)를 수신할 것이다. 제 4 리텐션 회로(233)는 제 4 출력 신호(OUT4)를 데이터로서 저장할 것이다. 제 4 리텐션 회로(233)의 출력 라인은 제 10 먹스(M10)의 입력에 연결된다.
실시 예로서, 제 3 스캔 체인 데이터(SDC3) 및 제 4 리텐션 회로(233)의 출력 신호를 수신하고, 제 3 복구 신호(RS3)에 응답하여 동작하는 제 10 먹스(M10)가 제공될 수 있다. 제 3 복구 신호(RS3)는 제 2 복구 신호(RS3)와 마찬가지로 슬립 모드로부터 노멀 모드로의 천이 시에 인에이블될 수 있다. 제 10 먹스(M10)는 제 3 복구 신호(RS3)가 인에이블될 때 제 4 리텐션 회로(233)의 출력 신호를 제 8 먹스(M8)에 전달할 것이다.
제 6 및 제 7 노멀 플립 플롭들(NFF6, NFF7) 및 제 4 리텐션 회로(233)는 제 8 내지 제 10 먹스들(M8~M10) 및 제 4 디먹스(DM4)를 통해 다른 하나의 스캔 체인을 구성한다. 제 6 노멀 플립 플롭(NFF6)은 제 8 및 제 10 먹스들(M8, M10)를 통해 제 4 리텐션 회로(233)의 출력 라인에 연결된다. 제 7 노멀 플립 플롭(NFF7)은 제 9 먹스(M9)를 통해 제 6 노멀 플립 플롭(NFF6)의 출력 라인에 연결된다. 제 4 리텐션 회로(233)는 제 4 디먹스(DM4)를 통해 제 7 노멀 플립 플롭(NFF7)의 출력 라인에 연결된다.
도 7는 노멀 모드로부터 슬립 모드로의 천이 시 및 슬립 모드로부터 노멀 모드로의 천이 시 제 4 내지 제 7 노멀 플립 플롭들(NFF4~NFF7)과 제 3 및 제 4 리텐션 회로들(232, 233) 사이의 전기적 연결 관계를 설명하기 위한 도면이다.
도 6 및 도 7을 참조하면, 제 3 슬립 인에이블 신호(SE3)가 인에이블될 때 제 4 및 제 5 노멀 플립 플롭들(NFF4, NFF5), 그리고 제 3 리텐션 회로(232)는 순환적으로 연결될 수 있다. 실시 예로서, 제 3 리텐션 회로(232)는 복수의 리텐션 플립 플롭들(RFF21~RFF2m)을 포함할 수 있다. 제 1 내지 제 m 리텐션 플립 플롭들(RFF21~RFF2m)은 제 2 전원 라인들(PWL2)에 연결되고, 슬립 모드 시에도 동작할 수 있다. 제 1 내지 제 m 리텐션 플립 플롭들(RFF21~RFF2m)은 제 4 및 제 5 노멀 플립 플롭들(NFF4, NFF5)과 마찬가지로 제 1 클럭(CLK1)에 동기하여 동작할 것이다.
노멀 모드로부터 슬립 모드로의 천이 시 제 4 및 제 5 노멀 플립 플롭들(NFF4, NFF5)에 래치된 데이터는 제 1 클럭(CLK1)에 동기하여 순차적으로 제 3 리텐션 회로(232)로 쉬프트되고, 제 1 내지 제 m 리텐션 플립 플롭들(RFF21~RFF2m) 중 전부 또는 일부에 래치될 것이다.
슬립 모드로부터 노멀 모드로의 천이 시 제 1 내지 제 m 리텐션 플립 플롭들(RFF21~RFF2m) 중 전부 또는 일부에 래치된 데이터는 제 1 클럭(CLK1)에 동기하여 순차적으로 제 4 및 제 5 노멀 플립 플롭들(NFF4, NFF5)로 쉬프트될 것이다.
제 6 및 제 7 노멀 플립 플롭들(NFF6, NFF7)과 제 4 리텐션 회로(233)는 제 4 슬립 인에이블 신호(SE4)가 인에이블될 때 순환적으로 연결될 것이다. 실시 예로서, 제 4 리텐션 회로(233)는 복수의 리텐션 플립 플롭들(RFF31~RFF3k)을 포함할 수 있다. 제 1 내지 제 k 리텐션 플립 플롭들(RFF31~RFF3k)은 제 2 전원 라인들(PWL2)에 연결되고, 슬립 모드 시에도 동작할 수 있다. 제 1 내지 제 k 리텐션 플립 플롭들(RFF31~RFF3k)은 제 6 및 제 7 노멀 플립 플롭들(NFF6, NFF7)과 마찬가지로 제 2 클럭(CLK2)에 동기하여 동작할 것이다.
노멀 모드로부터 슬립 모드로의 천이 시 제 6 및 제 7 노멀 플립 플롭들(NFF6, NFF7)에 래치된 데이터는 제 2 클럭(CLK2)에 동기하여 순차적으로 제 4 리텐션 회로(233)로 쉬프트되고, 제 1 내지 제 k 리텐션 플립 플롭들(RFF31~RFF3k) 중 전부 또는 일부에 래치될 것이다.
슬립 모드로부터 노멀 모드로의 천이 시 제 1 내지 제 k 리텐션 플립 플롭들(RFF31~RFF3k) 중 전부 또는 일부에 래치된 데이터는 제 2 클럭(CLK2)에 동기하여 순차적으로 제 6 및 제 7 노멀 플립 플롭들(NFF6, NFF7)로 쉬프트되고, 제 6 및 제 7 노멀 플립 플롭들(NFF6, NFF7)에 래치될 것이다.
본 발명의 실시 예에 따르면, 사용되는 클럭들의 수만큼, 해당 그리드 영역은 리텐션 회로들을 포함할 수 있다. 그리고, 해당 그리드 영역 내 리텐션 회로들은 논리 회로가 제공되는 영역과 구분된 영역에 제공될 것이다. 이에 따라, 슬립 모드 시 전원을 제공하기 위한 전원 라인들은 논리 회로 내에 라우팅되는 것 없이 리텐션 회로들에 연결될 수 있다. 따라서 반도체 장치가 소모하는 전원은 감소된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
PWL1: 제 1 전원 라인들
PWL2: 제 2 전원 라인들
210~240: 제 1 내지 제 4 그리드 영역들
211~241: 제 1 내지 제 4 논리 회로들
212, 222, 232, 233, 242: 제 1 내지 제 5 리텐션 회로들

Claims (16)

  1. 제 1 전원 라인들;
    상기 제 1 전원 라인들에 의해 정의되는 복수의 그리드 영역들; 및
    제 2 전원 라인들을 포함하되,
    상기 복수의 그리드 영역들 각각은,
    노멀 모드 시에, 상기 제 1 전원 라인들 중 적어도 하나로부터 제 1 전원을 수신하여 동작하는 논리 회로;
    상기 제 2 전원 라인들 중 적어도 하나로부터 제 2 전원을 수신하여 동작하되, 상기 노멀 모드로부터 슬립 모드로의 천이 시에 상기 논리 회로로부터 데이터를 수신하고, 상기 슬립 모드 동안 상기 데이터를 유지하도록 구성되는 리텐션 회로를 포함하되,
    상기 논리 회로는 상기 제 2 전원 라인들과 전기적으로 분리되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 슬립 모드 시에 상기 제 1 전원은 차단되고 상기 제 2 전원은 유지되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 전원은 상기 노멀 모드 및 상기 슬립 모드 시에 상기 리텐션 회로에 제공되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 리텐션 회로는 해당 그리드 영역 내에서, 상기 논리 회로가 제공된 영역으로부터 구분된 영역에 제공되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 리텐션 회로는 상기 슬립 모드 동안 상기 데이터를 저장하기 위한 메모리 유닛을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 리텐션 회로는 상기 슬립 모드 동안 상기 데이터를 저장하기 위한 복수의 리텐션 플립 플롭들을 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 논리 회로는 상기 제 1 전원을 수신하는 복수의 로직들 및 복수의 노멀 플립 플롭들을 포함하고,
    상기 리텐션 회로는 상기 제 2 전원을 수신하는 복수의 리텐션 플립 플롭들을 포함하되,
    상기 복수의 리텐션 플립 플롭들은 상기 노멀 모드로부터 상기 슬립 모드로의 천이 시에 상기 복수의 노멀 플립 플롭들에 래치된 상기 데이터를 수신하고, 상기 데이터를 유지하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 복수의 노멀 플립 플롭들 및 상기 복수의 리텐션 플립 플롭들은 스캔 체인(scan chain)을 구성하는 반도체 장치.
  9. 제 1 항에 있어서,
    제 1 및 제 2 클럭들을 생성하도록 구성되는 클럭 생성 블록을 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 복수의 그리드 영역들 중 제 1 그리드 영역의 논리 회로는 상기 제 1 클럭에 동기하여 동작하는 제 1 로직들 및 제 1 노멀 플립 플롭들을 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 그리드 영역의 리텐션 회로는,
    상기 노멀 모드로부터 상기 슬립 모드로의 천이 시에, 상기 제 1 클럭에 동기하여 상기 제 1 노멀 플립 플롭들로부터 데이터를 수신하고, 상기 제 1 노멀 플립 플롭들로부터의 데이터를 유지하는 제 1 리텐션 플립 플롭들을 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 노멀 플립 플롭 및 상기 제 1 리텐션 플립 플롭들은 스캔 체인을 구성하는 반도체 장치.
  13. 제 9 항에 있어서,
    상기 복수의 그리드 영역들 중 제 2 그리드 영역의 논리 회로는,
    상기 제 1 클럭에 동기하여 동작하는 제 2 로직들 및 제 2 노멀 플립 플롭들; 및
    상기 제 2 클럭에 동기하여 동작하는 제 3 로직들 및 제 3 노멀 플립 플롭들을 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 2 그리드 영역의 리텐션 회로는,
    상기 노멀 모드로부터 상기 슬립 모드로의 천이 시에 상기 제 1 클럭에 동기하여 상기 제 2 노멀 플립 플롭들로부터 데이터를 수신하고, 상기 제 2 노멀 플립 플롭들로부터의 데이터를 유지하는 제 2 리텐션 플립 플롭들; 및
    상기 노멀 모드로부터 상기 슬립 모드로의 천이 시에 상기 제 2 클럭에 동기하여 상기 제 3 노멀 플립 플롭들로부터 데이터를 수신하고, 상기 제 3 노멀 플립 플롭들로부터의 데이터를 유지하는 제 3 리텐션 플립 플롭들을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 2 노멀 플립 플롭들 및 상기 제 2 리텐션 플립 플롭들은 하나의 스캔 체인을 구성하고,
    상기 제 3 노멀 플립 플롭들 및 상기 제 3 리텐션 플립 플롭들은 다른 하나의 스캔 체인을 구성하는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 제 1 그리드 영역은 상기 제 1 노멀 플립 플롭들로부터 상기 데이터를 수신하는 디먹스를 포함하되,
    상기 디먹스는, 상기 노멀 모드 시에 상기 복수의 그리드 영역들 중 제 2 그리드 영역에 상기 수신된 데이터를 전송하고, 상기 노멀 모드로부터 상기 슬립 모드로의 천이 시에 상기 제 1 그리드 영역의 상기 리텐션 회로에 상기 수신된 데이터를 전송하는 반도체 장치.
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