KR20160098202A - 헤테로지니어스 반도체 재료 통합 기술들 - Google Patents

헤테로지니어스 반도체 재료 통합 기술들 Download PDF

Info

Publication number
KR20160098202A
KR20160098202A KR1020167013762A KR20167013762A KR20160098202A KR 20160098202 A KR20160098202 A KR 20160098202A KR 1020167013762 A KR1020167013762 A KR 1020167013762A KR 20167013762 A KR20167013762 A KR 20167013762A KR 20160098202 A KR20160098202 A KR 20160098202A
Authority
KR
South Korea
Prior art keywords
substrate
layer
semiconductor layer
semiconductor
oxide
Prior art date
Application number
KR1020167013762A
Other languages
English (en)
Other versions
KR102355273B1 (ko
Inventor
알레잔드로 엑스. 레반더
기민 전
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160098202A publication Critical patent/KR20160098202A/ko
Application granted granted Critical
Publication of KR102355273B1 publication Critical patent/KR102355273B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

초기 기판 상의 격자-부정합된 반도체 재료의 층의 헤테로에피택셜 성장, 및 통합을 위한 핸들 웨이퍼 또는 다른 적합한 기판에의 그 층의 무결함 부분의 전사를 위한 기술들이 개시된다. 일부 실시예들에 따라, 전사는 각각이 그 상부 표면 내에 매립된 격자-부정합된 반도체 재료의 무결함 아일랜드를 갖는, 핸들 웨이퍼/기판 상에 아일랜드형 산화물 구조체들의 존재를 야기할 수 있다. 각각의 무결함 반도체 아일랜드는 하나 이상의 결정면체의 에지를 가질 수 있고, 그것의 수반하는 산화물 구조체와 함께, 통합을 위한 평면의 표면을 제공할 수 있다. 일부 경우들에서, 제2의 상이한 반도체 재료의 층이 전사된 아일랜드들 주위의 영역들을 채우기 위해 핸들 웨이퍼/기판 위에 헤테로에피택셜 성장할 수 있다. 일부 다른 경우들에서, 핸들 웨이퍼/기판 자체는 전사된 아일랜드들 주위의 영역들을 채우기 위해 호모에피택셜 성장할 수 있다.

Description

헤테로지니어스 반도체 재료 통합 기술들{HETEROGENEOUS SEMICONDUCTOR MATERIAL INTEGRATION TECHNIQUES}
딥-서브미크론 공정 노드들(deep-submicron process nodes)(예를 들어, 32㎚ 이하)에서의 집적 회로 설계는 사소하지 않은 많은 도전 과제들과 관련되고 헤테로지니어스(heterogeneous) 반도체 재료들의 통합과 관련하여 특정한 문제들에 직면하고 있다.
도 1은 본 개시내용의 실시예에 따른, 기판 및 패터닝된 유전체 층을 포함하는 집적 회로의 단면도.
도 2는 본 개시내용의 실시예에 따른, 반도체 층의 형성 후의 도 1의 IC의 단면도.
도 2a는 반도체 층의 예시적인 구성 성분 반도체 구조체를 도시한 도 2의 IC의 부분의 확대도.
도 3은 본 개시내용의 실시예에 따른, 그 평탄화 후의 도 2의 IC의 단면도.
도 4는 본 개시내용의 실시예에 따른, 산화물 층의 형성 후의 도 3의 IC의 단면도.
도 5는 본 개시내용의 실시예에 따른, 수소 이온 주입 동안이나 후의 도 4의 IC의 단면도.
도 6은 본 개시내용의 실시예에 따른, 또 하나의 IC를 형성하기 위해 전사(transfer) 구조와의 그것의 본딩 후의 도 5의 IC의 단면도.
도 7은 본 개시내용의 실시예에 따른, 그 평탄화 후의 도 6의 결과적인 IC의 단면도.
도 8은 본 개시내용의 실시예에 따른, 그 에칭 후의 도 7의 IC의 단면도.
도 9a는 본 개시내용의 실시예에 따른, 추가의 상이한 반도체 층을 포함하는 도 8의 IC의 단면도.
도 9aa는 도 9a의 IC의 부분의 확대도.
도 9b는 본 개시내용의 실시예에 따른, 연장된 기판을 포함하는 도 8의 IC의 단면도.
도 9bb는 도 9b의 IC의 부분의 확대도.
도 10은 예시적인 실시예에 따른 개시된 기술들을 사용하여 형성된 집적 회로 구조들 또는 디바이스들로 구현된 컴퓨팅 시스템을 도시한 도면.
본 실시예들의 이들 및 다른 특징들은 여기에 설명된 도면들과 함께 취해진 다음의 상세한 설명을 읽음으로써 더욱 잘 이해될 것이다. 도면에서, 여러 도면에 도시된 각각의 동일한 또는 거의 동일한 컴포넌트는 유사한 번호로 표시될 수 있다. 명료성의 목적들을 위해, 모든 컴포넌트가 모든 도면에서 표시되지 않을 수 있다. 또한, 아는 바와 같이, 도면들은 반드시 축척에 맞게 도시되지 않거나 설명된 실시예들을 도시한 특정한 구성들로 제한하려는 것은 아니다. 예를 들어, 일부 도면은 일반적으로 직선들, 직각들, 및 매끄러운 표면들을 표시하지만, 개시된 기술들의 실제 구현은 완전한 직선들, 직각들 등이 아닐 수 있고, 일부 특징들은 표면 토포그래피 또는 그렇지 않은 경우 매끄럽지 않을 수 있고, 제조 공정들의 실세계 제한들이 주어진다. 요컨대, 도면은 단지 예시적인 구조들을 도시하기 위해 제공된다.
초기 기판 상의 격자-부정합된 반도체 재료의 층의 헤테로에피택셜 성장, 및 통합을 위한 핸들 웨이퍼 또는 다른 적합한 기판에의 그 층의 무결함 부분의 전사를 위한 기술들이 개시된다. 일부 실시예들에 따라, 전사는 각각이 그 상부 표면 내에 매립된 격자-부정합된 반도체 재료의 무결함 아일랜드(defect-free island)를 갖는, 핸들 웨이퍼/기판 상에 아일랜드형 산화물 구조체들의 존재를 야기할 수 있다. 각각의 무결함 반도체 아일랜드는 하나 이상의 결정면체의 에지를 가질 수 있고, 그것의 수반하는 산화물 구조체와 함께, (예를 들어, 그 위에 추가 층 및/또는 컴포넌트가 파퓰레이트될(populated) 수 있는) 통합을 위한 평면의 표면을 제공할 수 있다. 일부 경우들에서, 제2의 상이한 반도체 재료의 층이 전사된 아일랜드들 주위의 영역들을 채우기 위해 핸들 웨이퍼/기판 위에 헤테로에피택셜 성장할 수 있다. 일부 다른 경우들에서, 핸들 웨이퍼/기판 자체는 전사된 아일랜드들 주위의 영역들을 채우기 위해 호모에피택셜 성장할 수 있다. 많은 구성들 및 변화들이 본 개시내용에 비추어서 분명해질 것이다.
일반적인 개관
보다 높은 이동도 p형 및 n형 금속-산화물-반도체(PMOS 및 NMOS) 디바이스들을 위해 사용될 수 있는 많은 재료들은 실리콘과 격자-부정합된다. 결과적으로, 실리콘 바로 위의 이러한 재료들의 헤테로에피택셜 성장은 보통은 부정합된 재료 계면에서 응집하는 고밀도의 전위(dislocation) 결함들을 야기한다. 헤테로지니어스 반도체 통합을 위해 이러한 결함들을 감소시키는 기존의 방식들은 두꺼운 버퍼 층 상의 격자-부정합된 반도체 재료의 헤테로에피택셜 성장을 이용한다. 그러나, 이 버퍼 층은 의도된 디바이스 층 전에 성장하여야 하고, 필요한 두께로 성장하기 위해서 연장된 시간량이 더 걸리고, 빈번한 챔버/툴 세정 보수를 필요로 하여, 통합하기 위해 문제가 생기고 비용이 증가한다. 또한, 버퍼 층이 웨이퍼의 상부 위에 성장하면, 결과적인 토포그래피 부정합이 리소그래피 문제들을 야기할 수 있다. 게다가, 버퍼 층은 높은 애스펙트 비의 에칭된 트렌치들로 사용하기 위해 쉽게 스케일되지 않는다.
그러므로, 그리고 본 개시내용의 일부 실시예들에 따라, 초기 기판 상의 격자-부정합된 반도체 재료의 층의 헤테로에피택셜 성장, 및 통합을 위한 핸들 웨이퍼 또는 다른 적합한 기판에의 그 층의 무결함 부분의 전사를 위한 기술들이 개시된다. 일부 실시예들에 따라, 전사는 각각이 그 상부 표면 내에 매립된 격자-부정합된 반도체 재료의 무결함 아일랜드를 갖는, 핸들 웨이퍼/기판 상에 하나 이상의 아일랜드형 산화물 구조체들의 존재를 야기할 수 있다. 일부 경우들에서, 주어진 무결함 반도체 아일랜드는 하나 이상의 결정면체의 에지를 가질 수 있다. 또한, 일부 경우들에서, 산화물 구조체 및 그것의 대응하는 반도체 아일랜드는 (예를 들어, 그 위에 추가 층 및/또는 컴포넌트가 파퓰레이트될 수 있는) 통합을 위한 평면의 표면을 총체적으로 제공할 수 있다. 일부 예들에서, 제2의 상이한 반도체 재료의 층이 하나 이상의 전사된 아일랜드들 주위의 영역들을 채우기 위해 핸들 웨이퍼/기판 위에 헤테로에피택셜 성장할 수 있다. 일부 다른 경우들에서, 핸들 웨이퍼/기판 자체는 하나 이상의 전사된 아일랜드들 주위의 영역들을 채우기 위해 호모에피택셜 성장할 수 있다.
여기에 설명된 바와 같이, 격자-부정합된 반도체 재료는 일부 실시예들에 따라, 초기 기판 상에 패터닝된 하나 이상의 웰 내에 그것의 에피택셜 성장을 시작할 수 있다. 패터닝된 웰들 밖으로의 격자-부정합된 반도체 층의 계속된 성장은, 예를 들어, 에피택셜 측면 과성장(ELO)을 사용하여 제공될 수 있다. 일부 실시예들에 따라, 웰들은 예를 들어, 그 안의 전위 결함들의 애스펙트 비 트랩핑(ART)을 제공하기 위해 충분한 애스펙트 비로 될 수 있다. 그러므로, 웰들 밖으로 연장한 격자-부정합된 반도체 층의 부분들은 완전히 또는 그렇지 않으면 충분히 무결함일 수 있고, 여기에 설명된 바와 같이, 통합을 위한 핸들 웨이퍼/기판에 적어도 부분적으로 전사될 수 있다. 여기에 사용되는 바와 같이, 무결함이란 결함들을 갖지 않거나 그렇지 않으면 주어진 목표 응용 또는 최종 사용을 위해 허용할 수 있는 레벨의 결함들을 갖는 반도체 재료의 층을 말한다는 점에 주목하여야 한다.
그 다음에, 격자-부정합된 반도체 층은 평탄한 표면을 형성하기 위해 평탄화될 수 있고, 산화물 층은 핸들 웨이퍼/기판에의 본딩 및 전사에 사용하기 위해 결과적인 토포그래피 위에 퇴적될 수 있다. 이러한 전사를 용이하게 하기 위해서, 격자-부정합된 반도체 재료는 핸들 웨이퍼/기판에 원하는 무결함 부분들을 전사하기 위해 수소(H+) 이온 주입 및 후속하는 수소-기반 층 박리를 겪을 수 있다. 박리 후에, 전사된 무결함 부분 및 산화물 층은 평탄한 표면을 형성하기 위해 평탄화될 수 있고, 산화물 층은 예를 들어, 하부의 핸들 웨이퍼/기판을 노출시키기 위해, 에칭될 수 있다.
일부 실시예들에 따라, 결과적인 집적 회로(IC)는 하부 핸들 웨이퍼/기판 위에 형성된 대응하는 양의 산화물 구조체들의 상부 표면 내에, 적어도 부분적으로 매립된 격자-부정합된 반도체 재료의 하나 이상의 아일랜드를 포함할 수 있다. 앞서 주목된 바와 같이, 각각의 반도체 아일랜드는 하나 이상의 결정면체의 에지를 나타낼 수 있고, 반도체 및 산화물은 통합을 위해 실질적으로 평면의 표면을 총체적으로 제공할 수 있다. 일부 경우들에서, 하부 핸들 웨이퍼/기판을 노출시키기 위해 산화물 층을 에칭한 후에, 상이한 반도체 재료의 층이 전사된 아일랜드들 주위의 영역들을 채우기 위해 핸들 웨이퍼/기판 위에 헤테로에피택셜 성장할 수 있다. 본 개시내용에 비추어서 아는 바와 같이, 이것은 동일한 핸들 웨이퍼/기판 상에 PMOS 및 NMOS 디바이스들의 통합을 가능하게 할 수 있다. 그러나, 본 개시내용은 그렇게 제한되지 않고, 일부 다른 경우들에서와 같이, 핸들 웨이퍼/기판 자체는 하부 핸들 웨이퍼/기판을 노출시키기 위해 산화물 층을 에칭한 후에, 전사된 아일랜드들 주위의 영역들을 채우기 위해 호모에피택셜 성장할 수 있다. 어떤 통합 옵션이 추구되든지 간에, 결과적인 IC는 일부 실시예들에 따라, 실질적으로 평면의 상부 표면을 가질 수 있고 하나 이상의 결정면체의 에지를 갖는 매립된 부정합된 반도체 층을 포함할 수 있다.
일부 실시예들은 예를 들어, 기존의 방식들의 맥락에서 이전에 논의된 것과 같이, 두꺼운 버퍼 층을 형성할 필요성을 없애거나 그렇지 않으면 감소시킬 수 있다. 일부 실시예들은 실리콘과의 광범위하게 다양한 격자-부정합된 반도체 재료들의 통합을 위해 제공할 수 있음으로써, NMOS/PMOS 디바이스들의 기능성을 추가하고/하거나 그 성능을 개선시킨다. 또한, 일부 실시예들에 따라, 개시된 기술들의 사용은 예를 들어, 여기에 설명된 바와 같이, 결정면체의 에지들을 포함하는 3차원(예를 들어, 아일랜드형) 반도체 구조체들을 갖는 주어진 집적 회로 또는 다른 디바이스의 시각적 또는 다른 검사(예를 들어, 투과 전자 현미경, 또는 TEM 등)에 의해 검출될 수 있다.
방법론들
도 1-8은 본 개시내용의 일부 실시예들에 따른, 집적 회로(IC) 제조 공정 흐름을 도시하고, 도 9a-9b는 일부 예시적인 다운스트림 헤테로지니어스 통합 옵션들을 도시한다. 여기에 설명된 바와 같이, 개시된 공정들은 예를 들어, 도 9a의 IC(300a) 및 도 9b의 IC(300b)와 같은, 광범위하게 다양한 IC 구조들 중 어느 것을 형성하는 데 사용될 수 있다. 개시된 기술들을 사용하여 형성될 수 있는 다른 IC 구조들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
공정은 본 개시내용의 실시예에 따른, 기판(102) 및 패터닝된 유전체 층(104)을 포함하는 집적 회로(100)의 단면도인 도 1에서와 같이 시작할 수 있다. 기판(102)은 실리콘(Si) 및/또는 실리콘 게르마늄(SiGe)과 같은, 임의의 적합한 재료(또는 재료들의 조합)로부터 형성될 수 있다. 또한, 기판(102)은 예를 들어, 벌크 기판; 실리콘-온-절연체(SOI) 구조; 웨이퍼; 및/또는 다층 구조를 포함하는, 광범위한 구성들 중 어느 것을 가질 수 있다. 게다가, 기판(102)의 치수들은 주어진 목표 응용 또는 최종 사용을 위해 주문 제작될 수 있다. 기판(102)을 위한 다른 적합한 재료들, 구성들, 및 치수들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
기판(102) 위에 형성된 유전체 층(104)은 임의의 적합한 절연체 또는 유전체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우들에서, 유전체 층(104)은 실리콘 질화물(Si3N4)과 같은 질화물; 실리콘 이산화물(SiO2) 또는 알루미늄 산화물(Al2O3)과 같은 산화물; 및/또는 위에 언급된 재료들 중 어느 하나 이상의 조합으로부터 형성될 수 있다. 일부 경우들에서, 유전체 층(104)은 층간 유전체(ILD)일 수 있다. 본 개시내용에 비추어서 아는 바와 같이, 일부 예들에서, 그 위의 반도체 층(108)의 성장의 가능성을 방지하거나 그렇지 않으면 감소시키기 위해 (예를 들어, 그 위의 반도체 층(108)의 응집의 기회를 최소화하기 위해) 유전체 층(104)의 재료(들)를 선택하는 것이 바람직할 수 있다. 유전체 층(104)을 위한 다른 적합한 재료들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
또한, 유전체 층(104)은 임의의 적합한 기술(또는 기술들의 조합)을 사용하여 기판(102) 위에 형성될 수 있다. 예를 들어, 일부 경우들에서, 유전체 층(104)은 화학 증착(CVD) 공정; 및/또는 스핀-온 퇴적(SOD) 공정을 사용하여 IC(100) 위에 형성될 수 있다. 유전체 층(104)을 형성하기 위한 다른 적합한 기술들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
게다가, 유전체 층(104)의 치수들은 주문 제작될 수 있다. 예를 들어, 일부 경우들에서, 유전체 층(104)은 약 100-500㎚의 범위(예를 들어, 약 250±50㎚, 또는 약 100-500㎚의 범위 내의 기타 하위 범위)의 두께를 가질 수 있다. 일부 예들에서, 유전체 층(104)은 하부 기판(102)에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 유전체 층(104)을 위한 다른 적합한 치수들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
더 알 수 있는 바와 같이, 유전체 층(104)은 하나 이상의 개구(106)로 패터닝될 수 있다. 유전체 층(104)의 하나 이상의 개구(106)는 임의의 적합한 기술(또는 기술들의 조합)을 사용하여 형성될 수 있다. 예를 들어, 일부 경우들에서, 유전체 층(104)의 하나 이상의 개구(106)는 임의의 적합한 리소그래피 기술들(예를 들어, 전형적으로 행해지는 바와 같은, 비아/트렌치 패턴, 에칭, 연마, 세정 등)을 사용하여 패터닝될 수 있다. 일부 경우들에서, 예를 들어, 원하는 정도의 이방성을 보장하기 위해, 하나 이상의 개구(106)를 형성하는 데 드라이 에칭 공정을 이용하는 것이 바람직할 수 있다. 유전체 층(104) 내에 하나 이상의 개구(106)를 형성하기 위한 다른 적합한 기술들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
또한, 유전체 층(104)의 하나 이상의 개구(106)의 기하 구조 및 간격은 주문 제작될 수 있다. 예를 들어, 일부 경우들에서, 주어진 개구(106)는 (예를 들어, 도 1로부터 일반적으로 알 수 있는 바와 같이) 실질적으로 직사각형 단면 프로필을 갖는 일반적으로 웰형 또는 트렌치형 구성을 가질 수 있다. 일부 경우들에서, 주어진 개구(106)는 (예를 들어, 하부 기판(102)의 표면에 실질적으로 수직인) 실질적으로 수직 측벽들을 가질 수 있다. 일부 다른 경우들에서, 주어진 개구(106)는 만곡된(예를 들어, U자형) 단면 기하 구조 또는 6각형 단면 기하 구조를 가질 수 있다. 일부 예들에서, 인접하는 개구들(106)은 서로 실질적으로 등거리로 이격될 수 있다(예를 들어, 유전체 층(104) 내에서 실질적으로 일정한 간격을 나타낼 수 있다). 그러나, 일부 다른 예들에서, 유전체 층(104) 내의 하나 이상의 개구(106)의 간격은 원하는 대로 변화될 수 있다. 유전체 층(104)의 하나 이상의 개구(106)를 위한 다른 적합한 기하 구조들 및 간격은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
게다가, 주어진 개구(106)의 치수들은 주문 제작될 수 있다. 예를 들어, 일부 경우들에서, 유전체 층(104)의 주어진 개구(106)는 약 100-500㎚의 범위(예를 들어, 약 250±50㎚, 또는 약 100-500㎚의 범위 내의 기타 하위 범위)의 높이 'H'를 가질 수 있다. 알 수 있는 바와 같이, 주어진 개구(106)는 유전체 층(104)의 전체 두께를 횡단하도록 구성될 수 있어서, 기판(102)(또는 다른 하부 층)은 일부 실시예들에 따라, 그 영역에서 노출된다. 일부 경우들에서, 주어진 개구(106)는 약 50-300㎚의 범위(예를 들어, 약 100-150㎚, 또는 약 50-300㎚의 범위 내의 기타 하위 범위)의 폭 'W'를 가질 수 있다. 일부 예들에서, 주어진 개구(106)의 폭 'W'는 그것의 단면 프로필 전체에 걸쳐 실질적으로 일정할 수 있고; 즉 주어진 개구(106)는 그 개구(106)의 경계들을 정하는 데 기여하는 관련된 측벽들이 실질적으로 기판(102)(또는 다른 하부 층)의 표면에 실질적으로 수직이도록 유전체 층(104) 내에 형성될 수 있다. 더욱 일반적인 의미에서, 유전체 층(104) 내에 형성된 주어진 개구(106)가 여기에 설명된 바와 같이, 반도체 층(108)의 결함들(110)의 원하는 정도의 애스펙트 비 트랩핑(ART)을 제공하기에 충분한 애스펙트 비를 갖는 것을 보장하는 것이 바람직할 수 있다. 그 목적을 위해, 일부 경우들에서, 주어진 개구(106)는 약 2:1 내지 5:1의 범위(예를 들어, 약 3:1 내지 4:1, 또는 약 2:1 내지 5:1의 범위 내의 기타 하위 범위)의 높이 대 폭(H/W) 애스펙트 비를 가질 수 있다. 일부 다른 예들에서, 약 5:1보다 큰 H/W 애스펙트 비들이 원하는 대로 제공될 수 있다. 유전체 층(104)의 하나 이상의 개구(106)를 위한 다른 적합한 치수들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
공정은 본 개시내용의 실시예에 따른, 반도체 층(108)의 형성 후의 도 1의 IC(100)의 단면도인 도 2에서와 같이 계속될 수 있다. 반도체 층(108)은 임의의 적합한 반도체 재료(또는 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예들에서, 반도체 층(108)은 하부 기판(102)과 격자-부정합된 반도체 재료로부터 형성될 수 있다. 즉, 기판(102)이 예를 들어, 실리콘(Si)으로부터 형성되면, 반도체 층(108)은 게르마늄(Ge); 및/또는 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 갈륨 질화물(GaN), 또는 인듐 인화물화물(InP)과 같은 Ⅲ-Ⅴ 화합물로부터 형성될 수 있다. 반도체 층(108)을 위한 다른 적합한 재료들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
반도체 층(108)은 임의의 적합한 기술(또는 기술들의 조합)을 사용하여 IC(100) 위에 형성될 수 있다. 예를 들어, 일부 실시예들에 따라, 반도체 층(108)은 애스펙트 비 트랩핑(ART); 및/또는 에피택셜 측면 과성장(ELO) 공정을 포함하는 에피택시 공정을 사용하여 IC(100) 위에 형성될 수 있다. 반도체 층(108)을 형성하기 위한 다른 적합한 기술들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
반도체 층(108)이 IC(100) 위에 형성됨에 따라, 그것은 유전체 층(104)의 하나 이상의 개구(106) 내에, 적어도 부분적으로, 그것의 성장/퇴적을 시작할 수 있다. 예를 들어, 반도체 층(108)의 예시적인 구성 성분 반도체 구조체를 도시한 도 2의 IC(100)의 부분의 확대도인 도 2a를 고려해 보자. 알 수 있는 바와 같이, 그것의 형성이 진행함에 따라, 반도체 층(108)은 유전체 층(104)의 하나 이상의 개구(106)를 실질적으로 채우도록 들어올 수 있고 궁극적으로 적어도 부분적으로, 유전체 층(104)과 중첩하도록 그로부터 연장할 수 있다. 그러므로, 그리고 일부 실시예들에 따라, 반도체 층(108)은 예를 들어, 전체로서 반도체 층(108)을 정하는 하나 이상의 3차원 아일랜드형 반도체 구조체로서, IC(100) 위에 형성될 수 있다. 그러나, 아일랜드형 구조체들은 일부 실시예들에 따라, 유전체 층(104) 및 기판(102)(및 선택적으로 포함된 기타 중간 층들)의 하부 토포그래피 위에 연속하는 층을 형성하지 않도록 서로 구별되게 남을 수 있다.
반도체 층(108)의 주어진 구성 성분 구조체의 기하 구조 및 간격은 주어진 목표 응용 또는 최종 사용을 위해 주문 제작될 수 있고 적어도 부분적으로, 그것의 관련된 개구(106)의 기하 구조 및 간격에 의존할 수 있다. 그러므로, 그리고 일부 실시예들에 따라, 반도체 층(108)의 주어진 구성 성분 구조체는 예를 들어, 하부 부분(108a)(예를 들어, 일반적으로 도 2a의 파선 α 아래에 있는 층(108)의 그 부분); 및 상부 부분(108b)(예를 들어, 일반적으로 도 2a의 파선 α 위에 있는 층(108)의 그 부분)을 포함할 수 있다. 일부 경우들에서, 주어진 구조체의 하부 부분(108a)은 그것의 수반하는 개구(106)의 기하 구조/프로필에 실질적으로 따르도록 형성될 수 있다. 예를 들어, 주어진 개구(106)가 (예를 들어, 도 1로부터 일반적으로 알 수 있는 바와 같이) 실질적으로 직사각형 단면 프로필을 갖는 일반적으로 웰형 또는 트렌치형 구성을 가지면, (예를 들어, 도 2a로부터 일반적으로 알 수 있는 바와 같이) 반도체 층(108)의 하부 부분(108a)은 역시 실질적으로 직사각형 단면 프로필을 나타낼 수 있다. 일부 예들에서, 반도체 층(108)의 주어진 구성 성분 구조체의 상부 부분(108b)은 실질적으로 삼각형 단면 프로필을 나타낼 수 있다. 그러나, 일부 다른 예들에서, 상부 부분(108b)은 일반적으로 사다리꼴 단면 프로필을 나타낼 수 있다. 또한, 일부 실시예들에서, 반도체 층(108)의 인접하는 구조들은 실질적으로 서로 등거리로 이격될 수 있다(예를 들어, 실질적으로 일정한 간격을 나타낼 수 있다). 그러나, 일부 다른 실시예들에서, 반도체 층(108)의 하나 이상의 구성 성분 구조체들의 간격은 원하는 대로 변화될 수 있다. 반도체 층(108)의 하나 이상의 구성 성분 구조체들을 위한 다른 적합한 기하 구조들 및 간격은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
또한, 반도체 층(108)의 주어진 구성 성분 구조체의 치수들은 주어진 목표 응용 또는 최종 사용을 위해 주문 제작될 수 있고 유전체 층(104) 내로 패터닝된 그것의 수반하는 개구(106)의 치수들에 적어도 부분적으로 의존할 수 있다. 예를 들어, 일부 실시예들에서, 반도체 층(108)의 주어진 구조체의 하부 부분(108a)은 수반하는 개구(106)의 높이 'H'와 실질적으로 동일한 높이; 및/또는 수반하는 개구(106)의 폭 'W'와 실질적으로 동일한 폭을 가질 수 있다. 일부 실시예들에서, 반도체 층(108)의 주어진 구조의 상부 부분(108b)의 높이는 약 200-500㎚의 범위(예를 들어, 약 400-500㎚, 또는 약 200-500㎚의 범위 내의 임의의 다른 적합한 하위 범위)에 있을 수 있다. 일부 실시예들에서, 상부 부분(108b)의 폭은 그것의 높이와 거의 동일할 수 있으므로 약 200-500㎚의 범위(예를 들어, 약 400-500㎚, 또는 약 200-500㎚의 범위 내의 임의의 다른 적합한 하위 범위)에 있을 수 있다. 일부 예들에서, 반도체 층(108)의 주어진 구조의 상부 부분(108b)의 높이 및/또는 폭은 그것의 단면 프로필을 따라 변화할 수 있다(예를 들어, 반도체 층(108)의 주어진 구조체의 상부 부분(108b)이 도 2a에 일반적으로 도시한 바와 같이, 삼각형 단면 프로필을 나타내는 경우 등). 반도체 층(108)의 하나 이상의 구성 성분 구조체를 위한 다른 적합한 치수들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
예를 들어, 도 2a로부터 더 알 수 있는 바와 같이, IC(100) 위의 반도체 층(108)의 형성 중에, 하나 이상의 결함(110)(예를 들어, 전위 결함들)은 그 층(108)에서 나타나기 시작할 수 있다. 일부 경우들에서, 이러한 결함들(110)은 예를 들어, 반도체 층(108)과 하부 기판(102) 사이의 격자 부정합으로부터 야기할 수 있다. 그러나, 유전체 층(104)에 애스펙트 비 트랩핑(ART)에 맞는 애스펙트 비를 갖는 하나 이상의 개구(106)를 제공한 결과로서, 이러한 결함들(110)은 일부 실시예들에 따라, 예를 들어, 반도체 층(108)의 주어진 구성 성분 구조체의 하부 부분(108a) 내에 트랩될 수 있다. 즉, 하나 이상의 결함(110)은 반도체 층(108)의 하부 부분(108a) 내에서, 예를 들어, 유전체 층(104)의 상부 표면 아래의(예를 들어, 파선 α로 일반적으로 나타낸 바와 같이, 높이 'H'나 그 아래의), 수반하는 개구(106)의 경계들 내에서 ART를 겪을 수 있다. 알 수 있는 바와 같이, 결함들(110)은 예를 들어, 반도체 층(108)의 계면 및 유전체 층(104)의 주어진 개구(106)의 측벽들에서, 종료될 수 있거나 그렇지 않으면 축소될 수 있다. 더욱 일반적인 의미에서, 반도체 층(108)이 하나 이상의 개구(106)로부터 연장하도록 어떻게 형성될 수 있는지에 의해, 유전체 층(104)은 개구들(106) 및/또는 가까운 기판(102)의 경계들 내에서 결함들(110)을 포획/트랩하는 역할을 할 수 있음으로써, 이러한 결함들(110)이 IC(100)를 통해 그것의 상부/활성 층(들)으로 이동하는 능력을 방지하거나 그렇지 않으면 감소시킨다. 하나 이상의 결함(110)을 표시하기 위해 도면에 포함된 실선들은 일반적으로 이러한 결함들을 일반적으로 나타내려고 하는 것이지 여기에 설명된 바와 같이, IC(100) 위의 반도체 층(108)의 형성 중에 발생할 수 있거나 ART를 겪을 수 있는 결함들의 유형들 및/또는 특성들을 제한하려는 것은 아니라는 점에 주목하여야 한다.
ART를 사용하여 하부 부분(108a) 내의 하나 이상의 결함(110)을 축소한 결과로서, 예를 들어, ELO 공정을 사용하는, IC(100) 위의 반도체 층(108)의 계속된 형성은 결함이 없는(예를 들어, 결함이 완전히 없거나 그렇지 않으면 실질적으로 가능한 허용 범위 내에서 결함들이 없는) 결정체 상부 부분(108b)을 발생할 수 있다. 일부 실시예들에 따라, 이 결함 없는 상부 부분(108b)은 주어진 개구(106)를 지나, 유전체 층(104)의 상부 부분 위로(예를 들어, 파선 α로 일반적으로 나타낸 바와 같이, 높이 'H'나 그 위에), 및 유전체 층(104)의 상부 표면의 하나 이상의 인접한 영역 위에, 연장할 수 있다. 그러므로, 예를 들어, 도 2a로부터, 알 수 있는 바와 같이, 반도체 층(108)의 주어진 구성 성분 반도체 구조체의 상부 부분(108b)은 일부 실시예들에 따라, 유전체 층(104)의 하나 이상의 인접한 영역 위에, 적어도 부분적으로 연장하는 하나 이상의 결정면체의 에지(112)를 포함할 수 있다.
공정은 본 개시내용의 실시예에 따른, 그 평탄화 후의 도 2의 IC(100)의 단면도인 도 3에서와 같이 계속될 수 있다. 여기서 알 수 있는 바와 같이, IC(100)는 반도체 층(108)의 두께를 감소시키기 위해(예를 들어, 반도체 층(108)의 구성 성분 반도체 구조체들의 치수들을 감소시키기 위해), 적어도 부분적으로, 평탄화를 겪을 수 있다. 특히, 평탄화는 반도체 층(108)의 주어진 구성 성분 반도체 구조체의 상부 부분(108b)의 치수들을 감소시킬 수 있다. 그 목적을 위해, 그리고 일부 실시예들에 따라, IC(100)는 예를 들어, 본 개시내용에 비추어서 분명한 바와 같이, 화학-기계적 평탄화(CMP) 공정, 에칭 및 세정 공정, 또는 기타 적합한 평탄화/연마 공정을 겪을 수 있다. 결과적인 반도체 층(108')은 하부 유전체 층(104)의 상부 표면 위에 온전하게 남는, 그들의 하나 이상의 결정면체의 에지(112')(비록 감소된 치수들일지라도)를 유지하면서, 일반적으로 평면의/평탄한 상부 표면을 나타내는 하나 이상의 구성 성분 반도체 구조체를 포함할 수 있다. 반도체 층(108)이 반도체 층(108')을 제공하기 위해 감소될 수 있는 양은 주어진 목표 응용 또는 최종 사용을 위해 원하는 대로 주문 제작될 수 있다. 예를 들어, 일부 경우들에서, 주어진 구성 성분 구조체의 상부 부분(108b)은 약 200-400㎚의 범위(예를 들어, 약 300±50㎚, 또는 약 200-400㎚의 범위 내의 기타 하위 범위)의 높이로 감소될 수 있다. 반도체 층(108')을 제공하기 위해 반도체 층(108)을 평탄화하기 위한 다른 적합한 기술들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
공정은 본 개시내용의 실시예에 따른, 산화물 층(114)의 형성 후의 도 3의 IC(100)의 단면도인 도 4에서와 같이 계속될 수 있다. 산화물 층(114)은 임의의 적합한 산화물 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예들에서, 산화물 층(114)은 실리콘 이산화물(SiO2); 알루미늄 산화물(Al2O3); 및/또는 이들 중 어느 하나 이상의 조합으로부터 형성될 수 있다. 산화물 층(114)을 위한 다른 적합한 재료들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
또한, 산화물 층(114)은 임의의 적합한 기술(또는 기술들의 조합)을 사용하여 IC(100) 위에 형성될 수 있다. 예를 들어, 일부 실시예들에서, 산화물 층(114)은 스퍼터링과 같은 물리 증착(PVD); PECVD(plasma-enhanced CVD)와 같은 화학 증착(CVD) 공정; 및/또는 스핀-온 퇴적(spin-on deposition)(SOD) 공정을 사용하여 IC(100) 위에 형성될 수 있다. 산화물 층(114)을 형성하기 위한 다른 적합한 기술들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
게다가, 산화물 층(114)의 치수들은 주문 제작될 수 있다. 예를 들어, 일부 실시예들에서, 산화물 층(114)은 약 30-100㎚의 범위(예를 들어, 약 50±10㎚, 또는 약 30-100㎚의 범위 내의 기타 하위 범위)의 두께를 가질 수 있다. 일부 예들에서, 산화물 층(114)은 예를 들어, 하부 반도체 층(108') 및 유전체 층(104)에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 예들에서, 산화물 층(114)은 이러한 토포그래피 위에 실질적으로 컨포멀한 층으로서 제공될 수 있다. 산화물 층(114)을 위한 다른 적합한 치수들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
공정은 본 개시내용의 실시예에 따른, 수소 이온 주입 동안이나 후의 도 4의 IC(100)의 단면도인 도 5에서와 같이 계속될 수 있다. IC(100) 내의 수소 이온들(H+ 이온들)의 매립은 임의의 적합한 이온 주입 기술(또는 기술들의 조합)을 사용하여 수행될 수 있다. 주입 공정의 결과로서, H+ 이온들은 예를 들어, 점선들(118)로 일반적으로 표시된 바와 같이, 반도체 층(108')의 상부 부분(108b) 내에; 및/또는 점선들(116)로 일반적으로 표시된 바와 같이, 유전체 층(104) 내에(예를 들어, 유전체 층(104)의 상부 표면 가까이에) 매립될 수 있다. 본 개시내용에 비추어서 아는 바와 같이, IC(100)에 의해 나타난 결과적인 주입은 선량, 주입 에너지, 및/또는 주입의 기간에 적어도 부분적으로 의존하는데, 이들 각각은 주어진 목표 응용 또는 최종 사용을 위해 주문 제작될 수 있다. 예를 들어, 일부 경우들에서, 주입 선량은 약 5×1016- 3×1017 H+ 이온들/㎠의 범위에 있을 수 있다. 일부 경우들에서, 주입 에너지는 약 30-100keV의 범위(예를 들어 약 80±10keV, 또는 약 30-100keV의 범위 내의 기타 하위 범위)에 있을 수 있다. 수소 이온 주입을 위한 다른 적합한 선량 범위들 및 주입 에너지 범위들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
공정은 본 개시내용의 실시예에 따른, IC(300)를 형성하기 위해 전사 구조(200)와의 그것의 본딩 후의 도 5의 IC(100)의 단면도인 도 6에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, IC(100)가 본딩될 수 있는 전사 구조(200)는 예를 들어, 기판(202); 및 기판(202) 위에 형성된 산화물 층(204)을 포함할 수 있다. 기판(202)은 임의의 적합한 재료(또는 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예들에서, 기판(202)은 실리콘(Si); 게르마늄(Ge); 사파이어(Al2O3)와 같은 산화물; 유전체 재료; 및/또는 이들 중 어느 하나 이상의 조합으로부터 형성될 수 있다. 또한, 기판(202)은 예를 들어, 벌크 기판; 실리콘-온-절연체(SOI) 구조; 웨이퍼; 및/또는 다층 구조를 포함하는, 광범위한 구성들 중 어느 것을 가질 수 있다. 게다가, 기판(202)의 치수들은 주어진 목표 응용 또는 최종 사용을 위해 주문 제작될 수 있다. 기판(202)을 위한 다른 적합한 재료들, 구성들, 및 치수들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
산화물 층(204)은 임의의 적합한 재료(또는 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예들에서, 산화물 층(204)은 실리콘 이산화물(SiO2); 알루미늄 산화물(Al2O3); 및/또는 이들 중 어느 하나 이상의 조합으로부터 형성될 수 있다. 산화물 층(204)을 위한 다른 적합한 재료들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
또한, 산화물 층(204)은 임의의 적합한 기술(또는 기술들의 조합)을 사용하여 IC(100) 위에 형성될 수 있다. 예를 들어, 일부 실시예들에서, 산화물 층(204)은 스퍼터링과 같은 물리 증착(PVD); PECVD(plasma-enhanced CVD)와 같은 화학 증착(CVD) 공정; 및/또는 스핀-온 퇴적(SOD) 공정을 사용하여 IC(100) 위에 형성될 수 있다. 산화물 층(204)을 형성하기 위한 다른 적합한 기술들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
게다가, 산화물 층(204)은 임의의 원하는 두께를 가질 수 있다. 예를 들어, 일부 실시예들에서, 산화물 층(204)은 약 30-100㎚의 범위(예를 들어, 약 50±10㎚, 또는 약 30-100㎚의 범위 내의 기타 하위 범위)의 두께를 가질 수 있다. 일부 예들에서, 산화물 층(204)은 예를 들어, 하부 기판(202)에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 예들에서, 산화물 층(204)은 이러한 토포그래피 위에 실질적으로 컨포멀한 층으로서 제공될 수 있다. 산화물 층(204)을 위한 다른 적합한 치수들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
본딩 공정 중에, IC(100)의 산화물 층(204) 및 전사 구조(200)의 산화물 층(204)은 예를 들어, 일부 실시예들에 따라, 그 사이의 물리적 계면(physical interfacing)의 하나 이상의 점에서(예를 들어, 도 6에 포함된 간격이 긴 파선들(206)로 일반적으로 나타내진 바와 같이) 서로 산화물 융합 본딩을 겪을 수 있다. 본딩 공정의 결과로서, 전사 구조(200)는 일부 실시예들에 따라, 일반적인 의미에서, IC(100)을 위한 핸들 웨이퍼로 될 수 있다.
전사 구조(200)와의 IC(100)의 본딩 후에, 결과적인 IC(300)는 일부 실시예들에 따라, 예를 들어, 수소-유도 층 박리에 의해 이온 클리빙을 발생하기 위해, 열 처리를 받을 수 있다. 이러한 이온 클리빙은 예를 들어, H+ 이온들이 유전체 층(104) 내에 및 반도체 층(108') 내에 (예를 들어, 도 6의 점선들(116)과 점선들(118)의 조합에 의해 일반적으로 표시된 윤곽을 따라) 매립되는 영역들 내에서 발생할 수 있다. 이온 클리빙의 결과로서, 반도체 층(108')의 부분(이후, 반도체 층(108"))은 IC(100)로부터 IC(300)의 전사 구조(200)로 효과적으로 전사될 수 있다. 또한, 이온 클리빙의 결과로서, 유전체 층(104)의 부분(이후, 유전체 층(104'))은 IC(100)로부터 IC(300)의 전사 구조(200)로 효과적으로 전사될 수 있다. IC(300)의 분리 시에, 전사 구조(200)와 본딩되지 않은 IC(100)의 나머지는 폐기되거나 그렇지 않으면 제거/한쪽으로 치워질 수 있다.
수소-유도 층 박리에 의해 이온 클리빙을 발생하기 위한 열 처리의 온도 범위 및/또는 기간은 주어진 목표 응용 또는 최종 사용을 위해 주문 제작될 수 있다. 예를 들어, 일부 실시예들에 따라, 열 처리를 받는 동안, IC(300)는 약 1시간 동안 약 350-400℃의 범위의 온도에 노출될 수 있다. 일부 이러한 경우들에서, 노출 온도는 실질적으로 일정하게 남을 수 있다. IC(300)의 열 처리를 위한 다른 적합한 온도 범위들 및 기간 범위들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
공정은 본 개시내용의 실시예에 따른, 그 평탄화 후의 도 6의 결과적인 IC(300)의 단면도인 도 7에서와 같이 계속될 수 있다. 본 개시내용에 비추어서 아는 바와 같이, 위에 주목된 수소-유도 층 박리는 일반적으로 들쭉날쭉한 표면 토포그래피를 (예를 들어, 도 6의 점선들(116)과 점선들(118)의 조합에 의해 일반적으로 표시된 윤곽을 따라) 갖는 IC(300)를 생성할 수 있다. 그러나, 후속 처리를 위해, 일부 예들에서 보다 매끄러운 표면 토포그래피를 갖는 IC(300)를 제공하는 것이 바람직할 수 있다. 그 목적을 위해, 그리고 일부 실시예들에 따라, IC(300)는 예를 들어, 본 개시내용에 비추어서 분명한 바와 같이, 화학-기계적 평탄화(CMP) 공정, 에칭 및 세정 공정, 또는 기타 적합한 평탄화/연마 공정을 겪을 수 있다. IC(300)를 평탄화하기 위한 다른 적합한 기술들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
실시예에 따라, IC(300)의 평탄화는 반도체 층(108")의 두께를 감소(예를 들어, 반도체 층(108")의 하나 이상의 구성 성분 반도체 구조체들의 상부 부분들(108b)의 나머지의 치수들을 감소)시키고/시키거나; 조합된 산화물 층들(208)의 두께를 감소시키면서 그것의 표면 토포그래피의 들쭉날쭉함을 감소시킬 수 있다. 일부 경우들에서, IC(300)의 결과적인 반도체 층(108")은 산화물 층(208) 내에 온전하게 남는, 그들의 하나 이상의 결정면체의 에지(112")(비록 감소된 치수들일지라도)를 유지하면서, 일반적으로 평면의/평탄한 상부 표면을 나타내는 하나 이상의 구성 성분 아일랜드형 반도체 구조체를 포함할 수 있다. 반도체 층(108")의 주어진 구성 성분 아일랜드형 반도체 구조체의 치수들은 주어진 목표 응용 또는 최종 사용을 위해 원하는 대로 주문 제작될 수 있다. 예를 들어, 일부 경우들에서, 반도체 층(108")의 주어진 구성 성분 아일랜드형 반도체 구조체는 약 100-250㎚의 범위(예를 들어, 약 200±25㎚, 또는 약 100-250㎚의 범위 내의 기타 하위 범위)의 두께를 가질 수 있다. 반도체 층(108")의 하나 이상의 구성 성분 아일랜드형 반도체 구조체를 위한 다른 적합한 치수들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
공정은 본 개시내용의 실시예에 따른, 그 에칭 후의 도 7의 IC(300)의 단면도인 도 8에서와 같이 계속될 수 있다. 일부 경우들에서, 예를 들어, 후속 처리를 위해, 기판(202)의 상부 표면을 적어도 부분적으로 노출시키는 것이 바람직할 수 있다. 그 목적을 위해, 그리고 일부 실시예들에 따라, IC(300)는 웨트 에칭 공정 및/또는 드라이 에칭 공정을 겪을 수 있다. 에칭 화학은 주어진 목표 응용 또는 최종 사용을 위해 주문 제작될 수 있고, 일부 경우들에서, 예를 들어, 산화물 층(208)에서 이용된 재료 또는 재료들을 에칭 제거하는 데 선택적일 수 있다. 예를 들어, 산화물 층(208)이 실리콘 이산화물(SiO2) 또는 알루미늄 산화물(Al2O3), 플루오르(F)-기반 에칭 화학을 포함하는 일부 예들이 이용될 수 있다. 산화물 층(208)을 에칭하기 위한 다른 적합한 기술들 및 에칭 화학들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
산화물 층(208')을 에칭한 후에, 그것의 주어진 구성 성분 산화물 구조체(예를 들어, 반도체 층(108")의 주어진 구성 성분 반도체 구조체 아래)는 예를 들어 약 50-200㎚의 범위(예를 들어, 약 100±30㎚, 또는 약 50-200㎚ 범위 내의 기타 하위 범위)의 높이를 가질 수 있다. 또한, 산화물 층(208')을 에칭한 후에, 그것의 주어진 구성 성분 산화물 구조체는 (도 8에 일반적으로 표시된 바와 같이) 하나 이상의 테이퍼된 측벽을 갖는 일반적으로 아일랜드형 단면 프로필을 가질 수 있다. 에칭된 산화물 층(208')의 주어진 구성 성분 산화물 구조체를 위한 다른 적합한 치수들 및 구성들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
일부 실시예들에 따라, 산화물 층(208')을 제공하기 위한 산화물 층(208)의 에칭 후에, 도 8의 IC(300)는 거기 위에 반도체 층(210)의 형성 공정을 겪을 수 있고, 결국 도 9a에 표시된 것과 같이, IC(300a)를 생성한다. 반도체 층(210)은 광범위하게 다양한 반도체 재료들 중 어느 것으로부터 형성될 수 있고 일부 경우들에서 예를 들어, 기판(202), 산화물 층(208'), 및/또는 반도체 층(108")과 조성이 상이할 수 있다. 예를 들어, 일부 경우들에서, 반도체 층(210)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 본 개시내용에 비추어서 아는 바와 같이, 일부 예들에서, 반도체 층(210)이 기판(202)과 비교적 가깝게 격자-정합된 하나 이상의 재료로부터 형성되는 것을 보장하는 것이 바람직할 수 있다. 그러므로, 일부 경우들에서, 반도체 층(210)은 IC(300) 위에 형성된 헤테로에피택셜 층으로 고려될 수 있어서, 결국 IC(300a)를 생성한다. 반도체 층(210)을 위한 다른 적합한 재료들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
또한, 반도체 층(210)은 임의의 적합한 기술(또는 기술들의 조합)을 사용하여 IC(300) 위에 형성될 수 있다. 예를 들어, 일부 실시예들에 따라, 반도체 층(210)은 금속 유기 화학 증착(MOCVD)과 같은 화학 증착(CVD) 공정; 및/또는 분자 빔 에피택시(MBE) 또는 금속 유기 기상 에피택시(MOVPE)와 같은 에피택시 공정을 사용하여 IC(300) 위에 형성될 수 있다. 반도체 층(210)을 형성하기 위한 다른 적합한 기술들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
게다가, 반도체 층(210)은 임의의 원하는 두께를 가질 수 있다. 예를 들어, 일부 경우들에서, 반도체 층(210)은 약 50-200㎚의 범위(예를 들어, 약 100±30㎚, 또는 약 50-200㎚의 범위 내의 기타 하위 범위)의 두께를 가질 수 있다. 일부 경우들에서, 반도체 층(210)은 산화물 층(208')의 두께(예를 들어, 산화물 층(204)과 산화물 층(114')의 조합된 두께)와 실질적으로 동일한 두께를 가질 수 있다. 일부 예들에서, 반도체 층(210)의 상부 표면은 반도체 층(108")의 상부 표면의 높이나 그 아래에 있을 수 있다. 일부 경우들에서, 반도체 층(210)은 예를 들어, 하부 기판(202)에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 예들에서, 반도체 층(210)은 이러한 토포그래피 위에 실질적으로 컨포멀한 층으로서 제공될 수 있다. 반도체 층(210)을 위한 다른 적합한 치수들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
예를 들어, 도 9a의 IC(300a)의 부분의 확대도인 도 9aa로부터 알 수 있는 바와 같이, 결과적인 IC(300a)는 실질적으로 평면의 상부 표면을 나타내고 일부 실시예들에 따라, 결국 반도체 층(210) 내에 매립되는, 산화물 층(208') 내에 매립된 결정면체의 에지들(112")을 갖는 부정합된 반도체 층(108")을 포함할 수 있다. 하나 이상의 추가 층 및/또는 컴포넌트가 일부 실시예들에 따라, 부정합된 반도체 층(108"), 산화물 층(208'), 및/또는 반도체 층(210)에 의해 총체적으로 제공된 평면의 표면 상에 파퓰레이트될 수 있다.
일부 다른 실시예들에 따라, 산화물 층(208')을 제공하기 위한 산화물 층(208)의 에칭 후에, 도 8의 IC(300)은 기판(202)이 추가 형성 공정을 겪을 수 있고, 결국 도 9b에서 표시된 것과 같은, IC(300b)를 생성한다. 기판(202)은 임의의 적합한 기술(또는 기술들의 조합)을 사용하여 기판(202')을 제공하기 위해 추가 형성 공정(예를 들어, 호모에피택셜 성장)을 겪을 수 있다. 예를 들어, 일부 실시예들에 따라, 기판(202')은 화학 증착(CVD) 공정; 및/또는 분자 빔 에피택시(MBE) 공정을 사용하여 형성될 수 있다. 기판(202')을 제공하기 위한 기판(202)의 추가 형성을 위한 다른 적합한 기술들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
기판(202')은 임의의 원하는 두께로 형성될 수 있다. 예를 들어, 일부 실시예들에서, 기판(202')은 산화물 층(208')의 두께(예를 들어, 산화물 층(204)과 산화물 층(114')의 조합된 두께)와 실질적으로 동일한 두께를 가질 수 있다. 일부 예들에서, 기판(202')의 상부 표면은 반도체 층(108")의 상부 표면의 높이나 그 아래에 있을 수 있다. 일부 예들에서, 기판(202')은 실질적으로 균일한 두께를 가질 수 있다. 기판(202')을 위한 다른 적합한 치수들은 주어진 응용에 의존할 것이고 본 개시내용에 비추어서 분명해질 것이다.
예를 들어, 도 9b의 IC(300b)의 부분의 확대도인 도 9bb로부터 알 수 있는 바와 같이, 결과적인 IC(300b)는 실질적으로 평면의 상부 표면을 나타내고 일부 실시예들에 따라, 결국 기판(202') 내에 매립되는, 산화물 층(208') 내에 매립된 결정면체의 에지들(112")을 갖는 부정합된 반도체 층(108")을 포함할 수 있다. 하나 이상의 추가 층 및/또는 컴포넌트가 일부 실시예들에 따라, 부정합된 반도체 층(108"), 산화물 층(208'), 및/또는 기판(202')에 의해 총체적으로 제공된 평면의 표면 상에 파퓰레이트될 수 있다.
예시적인 시스템
도 10은 예시적인 실시예에 따른 개시된 기술들을 사용하여 형성된 집적 회로 구조들 또는 디바이스들로 구현된 컴퓨팅 시스템(1000)을 도시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 각각이 마더보드(1002)에 물리적으로 및 전기적으로 결합될 수 있거나, 그렇지 않으면 그 안에 통합된 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만, 이들로 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 아는 바와 같이, 마더보드(1002)는 예를 들어, 시스템(1000)의 메인 보드, 메인 보드 상에 장착된 도터보드, 또는 유일한 보드 등의 임의의 인쇄 회로 보드일 수 있다. 그것의 응용들에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 및 전기적으로 결합되거나 되지 않을 수 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이들 다른 컴포넌트는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 전지구 위치 파악 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대량 저장 디바이스(하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함할 수 있지만, 이들로 제한되지 않는다. 컴퓨팅 시스템(1000) 내에 포함된 컴포넌트들 중 어느 것은 예시적인 실시예에 따른 개시된 기술들을 사용하여 형성된 하나 이상의 집적 회로 구조들 또는 디바이스들을 포함할 수 있다. 일부 실시예들에서, 다중 기능들이 하나 이상의 칩 내로 통합될 수 있다(예를 들어, 예컨대, 통신 칩(1006)은 프로세서(1004)의 일부이거나 그렇지 않으면 그 안에 통합될 수 있다는 점에 주목한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)에 및 컴퓨팅 시스템(1000)으로부터의 데이터의 전달을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은 비고체 매체를 통해 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는 관련된 디바이스들이 어떤 유선들을 포함하지 않는다는 것을 함축하지 않지만, 일부 실시예들에서는 그렇지 않을 수 있다. 통신 칩(1006)은 와이파이(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정된 기타 무선 프로토콜들을 포함하지만, 이들로 제한되지 않는 많은 무선 표준들 및 프로토콜들 중 어느 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 와이파이 및 블루투스와 같은 근거리 무선 통신에 전용될 수 있고 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 원거리 무선 통신들에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키지된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 여기에 다양하게 설명된 바와 같이, 개시된 기술들을 사용하여 형성된 하나 이상의 집적 회로 구조들 또는 디바이스들로 구현된 온보드 회로를 포함한다. "프로세서"라는 용어는 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 어떤 디바이스 또는 디바이스의 부분을 말한다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키지된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적인 실시예들에 따라, 통신 칩의 집적 회로 다이는 여기에 설명된 것과 같은 개시된 기술들을 사용하여 형성된 하나 이상의 집적 회로 구조들 또는 디바이스들을 포함한다. 본 개시내용에 비추어서 아는 바와 같이, 멀티-스탠다드 무선 능력은 프로세서(1004) 내로 직접 통합될 수 있다(예를 들어, 임의의 칩들(1006)의 기능성이 별도의 통신 칩들을 갖기보다는, 프로세서(1004) 내로 통합됨)는 점에 주목한다. 프로세서(1004)는 이러한 무선 능력을 갖는 칩셋일 수 있다는 점에 더 주목한다. 요컨대, 임의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 마찬가지로, 어느 하나의 칩 또는 칩셋은 그 안에 통합된 다중 기능들을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 시스템(1000)은 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라-모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 오락 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더, 또는 데이터를 처리하거나 여기에 다양하게 설명된 것과 같은, 개시된 기술들을 사용하여 형성된 하나 이상의 집적 회로 구조들 또는 디바이스들을 이용하는 기타 전자 디바이스일 수 있다.
추가 예시적인 실시예들
다음의 예들은 많은 순열들 및 구성들이 분명해지는 추가 실시예들에 관한 것이다.
예 1은 기판; 상기 기판의 부분 위에 형성된 산화물 구조체; 및 상기 산화물 구조체 상에 형성되고 그 상부 표면 내에 매립된 격자-부정합된 반도체 구조체를 포함하고, 상기 격자-부정합된 반도체 구조체는 결정면체의 에지들을 포함하는 집적 회로이다.
예 2는 예들 1 및 3-13 중 어느 하나의 주제를 포함하고, 여기서, 상기 반도체 구조체 및 상기 산화물 구조체는 추가 층 및/또는 컴포넌트가 그 위에 파퓰레이트될 수 있는 평면의 표면을 총체적으로 제공한다.
예 3은 예들 1-2, 4-6, 및 9-13 중 어느 하나의 주제를 포함하고, 상기 기판 상에 형성되고 상기 산화물 구조체의 하나 이상의 측벽을 적어도 부분적으로 덮는 반도체 재료의 층을 더 포함한다.
예 4는 예 3의 주제를 포함하고, 여기서, 상기 반도체 층은 실리콘 게르마늄(SiGe)을 포함한다.
예 5는 예 3의 주제를 포함하고, 여기서, 상기 반도체 층은 약 50-200㎚의 범위의 두께를 갖는다.
예 6은 예 3의 주제를 포함하고, 여기서, 상기 반도체 구조체, 상기 산화물 구조체, 및 반도체 층은 추가 층 및/또는 컴포넌트가 그 위에 파퓰레이트될 수 있는 평면의 표면을 총체적으로 제공한다.
예 7은 예들 1-2 및 8-13 중 어느 하나의 주제를 포함하고, 여기서, 상기 기판은 상기 산화물 구조체의 하나 이상의 측벽을 적어도 부분적으로 덮는다.
예 8은 예 7의 주제를 포함하고, 여기서, 상기 반도체 구조체, 상기 산화물 구조체, 및 상기 기판은 추가 층 및/또는 컴포넌트가 그 위에 파퓰레이트될 수 있는 평면의 표면을 총체적으로 제공한다.
예 9는 예들 1-8 및 10-13 중 어느 하나의 주제를 포함하고, 여기서, 상기 반도체 구조체는 약 100-250㎚의 범위의 두께를 갖고, 상기 산화물 구조체는 약 50-200㎚의 범위의 높이를 갖는다.
예 10은 예들 1-9 및 11-13 중 어느 하나의 주제를 포함하고, 여기서, 상기 반도체 구조체는 전위 결함들이 완전히 없다.
예 11은 예들 1-10 및 12-13 중 어느 하나의 주제를 포함하고, 여기서, 상기 기판은 실리콘(Si), 게르마늄(Ge), 사파이어(Al2O3), 및/또는 유전체 재료 중 적어도 하나를 포함한다.
예 12는 예들 1-11 및 13 중 어느 하나의 주제를 포함하고, 여기서, 상기 반도체 구조체는 게르마늄(Ge), 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 갈륨 질화물(GaN), 및/또는 인듐 인화물(InP) 중 적어도 하나를 포함한다.
예 13은 예들 1-12 중 어느 하나의 주제를 포함하고, 여기서, 상기 산화물 구조체는 실리콘 이산화물(SiO2) 및/또는 알루미늄 산화물(Al2O3) 중 적어도 하나를 포함한다.
예 14는 집적 회로를 형성하는 방법이고, 상기 방법은, 제1 기판 위에 제1 반도체 층을 형성하는 단계 - 상기 제1 반도체 층은 상기 제1 기판과 격자-부정합됨 -; 및 상기 제1 반도체 층의 부분을 상기 제1 기판으로부터 제2 기판으로 전사하는 단계를 포함하고, 상기 제1 반도체 층의 상기 전사된 부분은 결정면체의 에지들을 포함한다.
예 15는 예들 14 및 16-22 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 반도체 층의 상기 전사된 부분은 상기 제2 기판의 부분 위에 형성된 대응하는 양의 산화물 구조체 내에 매립된 하나 이상의 아일랜드형 반도체 구조체를 포함한다.
예 16은 예 15의 주제를 포함하고, 여기서, 상기 아일랜드형 반도체 구조체들 및 그것의 대응하는 산화물 구조체 중 적어도 하나는 추가 층 및/또는 컴포넌트가 그 위에 파퓰레이트될 수 있는 평면의 표면을 총체적으로 제공한다.
예 17은 예들 14-16 및 18-22 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 기판 위에 상기 제1 반도체 층을 형성하는 단계는 헤테로에피택시 공정을 사용하여, 상기 제1 기판 위에 형성된 유전체 층 내로 패터닝된 하나 이상의 개구 내의 상기 제1 기판 상에 상기 제1 반도체 층을 성장시키는 단계; 및 에피택셜 측면 과성장(ELO) 공정을 사용하여, 상기 유전체 층의 상부 표면의 적어도 일부 위에 상기 제1 반도체 층을 더 성장시키는 단계를 포함한다.
예 18은 예 17의 주제를 포함하고, 여기서, 상기 유전체 층 내로 패터닝된 상기 하나 이상의 개구는 상기 격자-부정합된 제1 반도체 층과 상기 제1 기판의 계면으로부터 비롯되는 전위 결함들의 애스펙트 비 트랩핑(ART)을 제공하는 높이 대 폭 애스펙트 비를 갖는다.
예 19는 예들 14-18 및 20-22 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 반도체 층의 상기 부분을 상기 제1 기판으로부터 상기 제2 기판으로 전사하는 단계는 수소(H)-기반 층 박리를 수행하는 단계를 포함한다.
예 20은 예들 14-19 및 22 중 어느 하나의 주제를 포함하고, 헤테로에피택시 공정을 사용하여, 상기 제2 기판 상에 제2 반도체 층을 형성하는 단계를 더 포함한다.
예 21은 예들 14-19 및 22 중 어느 하나의 주제를 포함하고, 호모에피택시 공정을 사용하여, 상기 제2 기판을 더 형성하는 단계를 더 포함한다.
예 22는 예들 14-21 중 어느 하나의 주제를 포함하는 방법을 사용하여 형성된 집적 회로이다.
예 23은 집적 회로를 형성하는 방법이고, 상기 방법은, 제1 기판 위에 유전체 층을 형성하고 상기 유전체 층 내로 하나 이상의 개구를 패터닝하는 단계; 상기 제1 기판 및 패터닝된 유전체 층 위에 제1 반도체 층을 형성하는 단계 - 상기 제1 반도체 층은 상기 제1 기판과 격자-부정합됨 -; 상기 제1 반도체 층을 평탄화하는 단계; 상기 평탄화된 제1 반도체 층 및 패터닝된 유전체 층에 의해 제공된 토포그래피 위에 제1 산화물 층을 형성하는 단계; 제2 기판 위에 형성된 제2 산화물 층과 상기 제1 산화물 층을 본딩하는 단계; 그 결과로 생긴 본딩된 산화물 층 및 평탄화된 제1 반도체 층 각각의 적어도 일부를 상기 제2 기판으로 전사하는 단계; 상기 본딩된 산화물 층 및 제1 반도체 층의 상기 전사된 부분들을 평탄화하는 단계; 및 하부의 제2 기판의 상부 표면을 노출시키기 위해 그 결과로 생긴 평탄화된 본딩된 산화물 층을 에칭하는 단계를 포함한다.
예 24는 예들 23 및 25-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 유전체 층은 실리콘 질화물(Si3N4), 실리콘 이산화물(SiO2), 및/또는 알루미늄 산화물(Al2O3) 중 적어도 하나를 포함한다.
예 25는 예들 23-24 및 26-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 유전체 층은 약 100-500㎚의 범위의 두께를 갖는다.
예 26은 예들 23-25 및 27-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 유전체 층 내로 패터닝된 상기 하나 이상의 개구는 상기 격자-부정합된 제1 반도체 층과 상기 제1 기판의 계면으로부터 비롯되는 전위 결함들의 애스펙트 비 트랩핑(ART)을 제공하는 높이 대 폭 애스펙트 비를 갖는다.
예 27은 예들 23-26 및 28-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 유전체 층 내로 패터닝된 상기 하나 이상의 개구는 약 2:1 내지 5:1의 범위의 높이 대 폭 애스펙트 비를 갖는다.
예 28은 예들 23-27 및 29-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 기판은 실리콘(Si) 및/또는 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함한다.
예 29는 예들 23-28 및 30-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 반도체 층은 게르마늄(Ge), 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 갈륨 질화물(GaN), 및/또는 인듐 인화물(InP) 중 적어도 하나를 포함한다.
예 30은 예들 23-29 및 31-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 기판 및 패터닝된 유전체 층 위에 상기 제1 반도체 층을 형성하는 단계는 헤테로에피택시 공정을 사용하여, 상기 유전체 층 내로 패터닝된 상기 하나 이상의 개구 내의 상기 제1 기판 상에 상기 제1 반도체 층을 성장시키는 단계; 및 에피택셜 측면 과성장(ELO) 공정을 사용하여, 상기 패터닝된 유전체 층의 상부 표면의 적어도 일부 위에 상기 제1 반도체 층을 더 성장시키는 단계를 포함한다.
예 31은 예들 23-30 및 32-42 중 어느 하나의 주제를 포함하고, 여기서, 평탄화 후에, 상기 제1 반도체 층의 상기 전사된 부분은 약 100-250㎚의 범위의 두께를 갖는다.
예 32는 예들 23-31 및 33-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 산화물 층 및/또는 상기 제2 산화물 층 중 적어도 하나는 실리콘 이산화물(SiO2) 및/또는 알루미늄 산화물(Al2O3) 중 적어도 하나를 포함한다.
예 33은 예들 23-32 및 34-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 제2 산화물 층과의 상기 제1 산화물 층의 본딩은 상기 집적 회로를 약 350-400℃의 범위의 온도에서 열 처리하는 것을 포함한다.
예 34는 예들 23-33 및 35-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 본딩된 산화물 층 및 평탄화된 제1 반도체 층 각각의 적어도 일부를 상기 제2 기판에 전사하는 단계는 상기 평탄화된 제1 반도체 층 내에 수소(H+) 이온들을 주입하는 단계; 및 약 350-400℃의 범위의 온도에서 수소-기반 층 박리를 수행하는 단계를 포함한다.
예 35는 예 34의 주제를 포함하고, 여기서, 상기 H+ 이온들을 주입하는 단계는 약 5×1016 H+ 이온들/㎠ 내지 3×1017 H+ 이온들/㎠의 범위의 주입 선량을 사용하여 수행된다.
예 36은 예 34의 주제를 포함하고, 여기서, 상기 H+ 이온들을 주입하는 단계는 약 30-100keV의 범위의 주입 에너지를 사용하여 수행된다.
예 37은 예들 23-36, 38, 및 40-42 중 어느 하나의 주제를 포함하고, 상기 제2 기판 상에 제2 반도체 층을 헤테로에피택셜 성장시키는 단계를 더 포함한다.
예 38은 예 37의 주제를 포함하고, 여기서, 상기 제2 반도체 층은 실리콘 게르마늄(SiGe)을 포함한다.
예 39는 예들 23-36 및 40-42 중 어느 하나의 주제를 포함하고, 상기 제2 기판을 호모에피택셜 성장시키는 단계를 더 포함한다.
예 40은 예들 23-39 및 41-42 중 어느 하나의 주제를 포함하고, 여기서, 상기 제2 기판은 실리콘(Si), 게르마늄(Ge), 사파이어(Al2O3), 및/또는 유전체 재료 중 적어도 하나를 포함한다.
예 41은 예들 23-40 중 어느 하나의 주제를 포함하는 방법을 사용하여 형성된 p형 금속-산화물-반도체(PMOS) 디바이스이다.
예 42는 예들 23-40 중 어느 하나의 주제를 포함하는 방법을 사용하여 형성된 n형 금속-산화물-반도체(NMOS) 디바이스이다.
예시적인 실시예들의 전술한 설명은 예시 및 설명의 목적들을 위해 제시되었다. 본 개시내용을 개시된 정확한 형태들로 한정하거나 제한하려는 의도는 아니다. 많은 수정들 및 변형들이 본 개시내용에 비추어서 가능하다. 본 개시내용의 범위는 본 상세한 설명에 의해 제한되는 것이 아니라 첨부된 청구 범위에 의해 제한되는 것이다. 본원을 우선권 주장하여 앞으로 출원되는 출원들은 개시된 주제를 상이한 방식으로 청구할 수 있고 일반적으로 다양하게 개시되거나 그렇지 않으면 여기에 제시된 것과 같이 하나 이상의 제한들의 어느 집합들을 포함할 수 있다.

Claims (25)

  1. 집적 회로로서,
    기판;
    상기 기판의 부분 위에 형성된 산화물 구조체; 및
    상기 산화물 구조체 상에 형성되고 그 상부 표면 내에 매립된 격자-부정합된 반도체 구조체(lattice-mismatched semiconductor structure)
    를 포함하고, 상기 격자-부정합된 반도체 구조체는 결정면체의 에지들(crystalline faceted edges)을 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 반도체 구조체 및 상기 산화물 구조체는 추가 층 및/또는 컴포넌트가 그 위에 파퓰레이트될(populated) 수 있는 평면의 표면을 총체적으로 제공하는 집적 회로.
  3. 제1항에 있어서, 상기 기판 상에 형성되고 상기 산화물 구조체의 하나 이상의 측벽을 적어도 부분적으로 덮는 반도체 재료의 층을 더 포함하는 집적 회로.
  4. 제3항에 있어서, 상기 반도체 구조체, 상기 산화물 구조체, 및 상기 반도체 층은 추가 층 및/또는 컴포넌트가 그 위에 파퓰레이트될 수 있는 평면의 표면을 총체적으로 제공하는 집적 회로.
  5. 제1항에 있어서, 상기 기판은 상기 산화물 구조체의 하나 이상의 측벽을 적어도 부분적으로 덮는 집적 회로.
  6. 제5항에 있어서, 상기 반도체 구조체, 상기 산화물 구조체, 및 상기 기판은 추가 층 및/또는 컴포넌트가 그 위에 파퓰레이트될 수 있는 평면의 표면을 총체적으로 제공하는 집적 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 반도체 구조체는 전위 결함들(dislocation defects)이 완전히 없는 집적 회로.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 기판은 실리콘(Si), 게르마늄(Ge), 사파이어(Al2O3), 및/또는 유전체 재료 중 적어도 하나를 포함하는 집적 회로.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 반도체 구조체는 게르마늄(Ge), 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 갈륨 질화물(GaN), 및/또는 인듐 인화물(InP) 중 적어도 하나를 포함하는 집적 회로.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 산화물 구조체는 실리콘 이산화물(SiO2) 및/또는 알루미늄 산화물(Al2O3) 중 적어도 하나를 포함하는 집적 회로.
  11. 집적 회로를 형성하는 방법으로서,
    제1 기판 위에 제1 반도체 층을 형성하는 단계 - 상기 제1 반도체 층은 상기 제1 기판과 격자-부정합됨 -; 및
    상기 제1 반도체 층의 부분을 상기 제1 기판으로부터 제2 기판으로 전사(transferring)하는 단계
    를 포함하고, 상기 제1 반도체 층의 상기 전사된 부분은 결정면체의 에지들을 포함하는 방법.
  12. 제11항에 있어서, 상기 제1 기판 위에 상기 제1 반도체 층을 형성하는 단계는
    헤테로에피택시 공정을 사용하여, 상기 제1 기판 위에 형성된 유전체 층 내로 패터닝된 하나 이상의 개구 내의 상기 제1 기판 상에 상기 제1 반도체 층을 성장시키는 단계; 및
    에피택셜 측면 과성장(epitaxial lateral overgrowth)(ELO) 공정을 사용하여, 상기 유전체 층의 상부 표면의 적어도 일부 위에 상기 제1 반도체 층을 더 성장시키는 단계를 포함하는 방법.
  13. 제12항에 있어서, 상기 유전체 층 내로 패터닝된 상기 하나 이상의 개구는 상기 격자-부정합된 제1 반도체 층과 상기 제1 기판의 계면(interfacing)으로부터 비롯되는 전위 결함들의 애스펙트 비 트랩핑(aspect ratio trapping)(ART)을 제공하는 높이 대 폭 애스펙트 비(height-to-width aspect ratio)를 갖는 방법.
  14. 제11항에 있어서, 헤테로에피택시 공정(heteroepitaxy process)을 사용하여, 상기 제2 기판 상에 제2 반도체 층을 형성하는 단계를 더 포함하는 방법.
  15. 제11항에 있어서, 호모에피택시 공정(homoepitaxy process)을 사용하여, 상기 제2 기판을 더 형성하는 단계를 더 포함하는 방법.
  16. 집적 회로를 형성하는 방법으로서,
    제1 기판 위에 유전체 층을 형성하고 상기 유전체 층 내로 하나 이상의 개구를 패터닝하는 단계;
    상기 제1 기판 및 패터닝된 유전체 층 위에 제1 반도체 층을 형성하는 단계 - 상기 제1 반도체 층은 상기 제1 기판과 격자-부정합됨 -;
    상기 제1 반도체 층을 평탄화하는 단계;
    상기 평탄화된 제1 반도체 층 및 패터닝된 유전체 층에 의해 제공된 토포그래피(topography) 위에 제1 산화물 층을 형성하는 단계;
    제2 기판 위에 형성된 제2 산화물 층과 상기 제1 산화물 층을 본딩(bonding)하는 단계;
    그 결과로 생긴 본딩된 산화물 층 및 평탄화된 제1 반도체 층 각각의 적어도 일부를 상기 제2 기판으로 전사하는 단계;
    상기 본딩된 산화물 층 및 제1 반도체 층의 상기 전사된 부분들을 평탄화하는 단계; 및
    그 결과로 생긴 평탄화된 본딩된 산화물 층을 에칭하여 하부의 제2 기판의 상부 표면을 노출시키는 단계
    를 포함하는 방법.
  17. 제16항에 있어서, 상기 유전체 층 내로 패터닝된 상기 하나 이상의 개구는 약 2:1 내지 5:1의 범위의 높이 대 폭 애스펙트 비를 갖는 방법.
  18. 제16항에 있어서, 상기 제1 기판 및 패터닝된 유전체 층 위에 상기 제1 반도체 층을 형성하는 단계는
    헤테로에피택시 공정을 사용하여, 상기 유전체 층 내로 패터닝된 상기 하나 이상의 개구 내의 상기 제1 기판 상에 상기 제1 반도체 층을 성장시키는 단계; 및
    에피택셜 측면 과성장(ELO) 공정을 사용하여, 상기 패터닝된 유전체 층의 상부 표면의 적어도 일부 위에 상기 제1 반도체 층을 더 성장시키는 단계를 포함하는 방법.
  19. 제16항에 있어서, 상기 본딩된 산화물 층 및 평탄화된 제1 반도체 층 각각의 적어도 일부를 상기 제2 기판에 전사하는 단계는
    상기 평탄화된 제1 반도체 층 내에 수소(H+) 이온들을 주입하는 단계; 및
    약 350-400℃의 범위의 온도에서 수소-기반 층 박리(hydrogen-based layer exfoliation)를 수행하는 단계를 포함하는 방법.
  20. 제19항에 있어서, 상기 H+ 이온들을 주입하는 단계는 약 5×1016 H+ 이온들/㎠ 내지 3×1017 H+ 이온들/㎠의 범위의 주입 선량(implantation dosage)을 사용하여 수행되는 방법.
  21. 제19항에 있어서, 상기 H+ 이온들을 주입하는 단계는 약 30-100keV의 범위의 주입 에너지를 사용하여 수행되는 방법.
  22. 제16항에 있어서, 상기 제2 기판 상에 제2 반도체 층을 헤테로에피택셜 성장시키는 단계를 더 포함하는 방법.
  23. 제16항에 있어서, 상기 제2 기판을 호모에피택셜 성장시키는 단계를 더 포함하는 방법.
  24. 제16항 내지 제23항 중 어느 한 항의 방법을 사용하여 형성된 p형 금속-산화물-반도체(PMOS) 디바이스.
  25. 제16항 내지 제23항 중 어느 한 항의 방법을 사용하여 형성된 n형 금속-산화물-반도체(NMOS) 디바이스.
KR1020167013762A 2013-12-24 2014-11-19 헤테로지니어스 반도체 재료 통합 기술들 KR102355273B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/139,954 US9177967B2 (en) 2013-12-24 2013-12-24 Heterogeneous semiconductor material integration techniques
US14/139,954 2013-12-24
PCT/US2014/066293 WO2015099904A1 (en) 2013-12-24 2014-11-19 Heterogeneous semiconductor material integration techniques

Publications (2)

Publication Number Publication Date
KR20160098202A true KR20160098202A (ko) 2016-08-18
KR102355273B1 KR102355273B1 (ko) 2022-01-26

Family

ID=53400928

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167013762A KR102355273B1 (ko) 2013-12-24 2014-11-19 헤테로지니어스 반도체 재료 통합 기술들

Country Status (7)

Country Link
US (2) US9177967B2 (ko)
EP (1) EP3087583A4 (ko)
JP (1) JP6460422B2 (ko)
KR (1) KR102355273B1 (ko)
CN (1) CN105765695B (ko)
TW (1) TWI603383B (ko)
WO (1) WO2015099904A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102146449B1 (ko) * 2013-12-18 2020-08-20 인텔 코포레이션 이종 층 디바이스
US9177967B2 (en) 2013-12-24 2015-11-03 Intel Corporation Heterogeneous semiconductor material integration techniques
JP6706414B2 (ja) * 2015-11-27 2020-06-10 国立研究開発法人情報通信研究機構 Ｇｅ単結晶薄膜の製造方法及び光デバイス
KR102430501B1 (ko) * 2015-12-29 2022-08-09 삼성전자주식회사 반도체 단결정구조, 반도체 디바이스 및 그 제조방법
EP3288067B1 (en) * 2016-08-25 2021-10-27 IMEC vzw Method for transferring a group iii-iv semiconductor active layer
CN111244227B (zh) * 2020-01-19 2023-07-18 中国科学院上海微系统与信息技术研究所 一种硅基光子集成模块及其制备方法
CN112529873B (zh) * 2020-12-09 2021-11-30 深圳市芯汇群微电子技术有限公司 一种基于art神经网络的晶圆缺陷检测方法
CN113097163B (zh) * 2021-03-31 2022-12-06 深圳市红与蓝企业管理中心(有限合伙) 一种半导体hemt器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007030368A2 (en) * 2005-09-07 2007-03-15 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators and their fabrication methods
US20090039361A1 (en) * 2005-05-17 2009-02-12 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
KR20110056277A (ko) * 2008-09-19 2011-05-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피텍셜층 과성장에 의한 장치의 형성
US20110210374A1 (en) * 2006-09-27 2011-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-Gate Field-Effect Transistors Formed by Aspect Ratio Trapping
KR20110120325A (ko) * 2009-02-19 2011-11-03 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 변형된 물질 층들의 이완 및 전달
US20130105860A1 (en) * 2005-05-17 2013-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-Mismatched Semiconductor Structures with Reduced Dislocation Defect Densities and Related Methods for Device Fabrication

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2388736A1 (en) 1999-10-22 2001-04-26 Washington University Oligodendrocyte cell cultures and methods for their preparation and use
JP4649819B2 (ja) * 2003-03-06 2011-03-16 ソニー株式会社 半導体集積素子の製造方法
US7138309B2 (en) * 2005-01-19 2006-11-21 Sharp Laboratories Of America, Inc. Integration of biaxial tensile strained NMOS and uniaxial compressive strained PMOS on the same wafer
US20060292719A1 (en) * 2005-05-17 2006-12-28 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
WO2007014294A2 (en) * 2005-07-26 2007-02-01 Amberwave Systems Corporation Solutions integrated circuit integration of alternative active area materials
US7638842B2 (en) * 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
WO2008039534A2 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
US8502263B2 (en) 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
JP5244650B2 (ja) * 2009-02-26 2013-07-24 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP4638958B1 (ja) * 2009-08-20 2011-02-23 株式会社パウデック 半導体素子の製造方法
US9177967B2 (en) 2013-12-24 2015-11-03 Intel Corporation Heterogeneous semiconductor material integration techniques

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090039361A1 (en) * 2005-05-17 2009-02-12 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US20130105860A1 (en) * 2005-05-17 2013-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-Mismatched Semiconductor Structures with Reduced Dislocation Defect Densities and Related Methods for Device Fabrication
WO2007030368A2 (en) * 2005-09-07 2007-03-15 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators and their fabrication methods
US20110210374A1 (en) * 2006-09-27 2011-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-Gate Field-Effect Transistors Formed by Aspect Ratio Trapping
KR20110056277A (ko) * 2008-09-19 2011-05-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피텍셜층 과성장에 의한 장치의 형성
KR20110120325A (ko) * 2009-02-19 2011-11-03 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 변형된 물질 층들의 이완 및 전달

Also Published As

Publication number Publication date
KR102355273B1 (ko) 2022-01-26
JP2017508266A (ja) 2017-03-23
US20160056180A1 (en) 2016-02-25
TW201537622A (zh) 2015-10-01
TWI603383B (zh) 2017-10-21
EP3087583A1 (en) 2016-11-02
US9177967B2 (en) 2015-11-03
CN105765695B (zh) 2019-08-20
JP6460422B2 (ja) 2019-01-30
US20150179664A1 (en) 2015-06-25
CN105765695A (zh) 2016-07-13
WO2015099904A1 (en) 2015-07-02
EP3087583A4 (en) 2017-08-09
US9548320B2 (en) 2017-01-17

Similar Documents

Publication Publication Date Title
KR102355273B1 (ko) 헤테로지니어스 반도체 재료 통합 기술들
TWI544518B (zh) 矽晶圓上之iii-v族裝置的集成
TWI733881B (zh) 具有二維電子氣體（２ｄｅｇ）底部電極的單翻轉式諧振器裝置
TWI564939B (zh) 在選擇性磊晶期間防止側壁缺陷的方法及結構
TWI517217B (zh) 用於III-N磊晶之具有Ｓｉ（１１１）平面於Ｓｉ（１００）晶片上的奈米結構及奈米特徵
US9064699B2 (en) Methods of forming semiconductor patterns including reduced dislocation defects and devices formed using such methods
KR20160111364A (ko) Si 트렌치들 내의 iii-n 디바이스들
TWI697125B (zh) 異質磊晶ｎ型電晶體與ｐ型電晶體之以井為基礎之集成
TW201822353A (zh) 用於高頻射頻濾波器的薄膜體聲波共振器（ｆｂａｒ）裝置
US9275861B2 (en) Methods of forming group III-V semiconductor materials on group IV substrates and the resulting substrate structures
US20170271146A1 (en) Semiconductor structure having insulator pillars and semiconductor material on substrate
US10096474B2 (en) Methods and structures to prevent sidewall defects during selective epitaxy

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right