KR20160091859A - 열전도성 유전성 인터페이스 - Google Patents

열전도성 유전성 인터페이스 Download PDF

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헨켈 아이피 앤드 홀딩 게엠베하
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Abstract

열전도성 유전성 인터페이스는 상대적으로 경질인 고분자 베이스, 및 베이스의 제1 및 제2 측면부에 배치된 고분자 업코트를 포함한다. 업코트는 상대적으로 연질인 중간 상태를 가지고 전자 조립체의 각각의 부품과의 열 접합을 촉진한다. 최종 상태로의 업코트 레이어의 경화가 그러한 열 접합부를 고화시킨다.

Description

열전도성 유전성 인터페이스 {THERMALLY CONDUCTIVE DIELECTRIC INTERFACE}
관련 출원에 대한 교차 참조.
본 출원은 2013년 6월 25일에 출원되고 발명의 명칭이 "열전도성 유전성 인터페이스"인 미국 특허 가출원 제61/839,116호를 우선권으로 주장하고, 상기 문헌의 내용은 그 전체가 본 명세서에 포함된다.
발명의 분야
본 발명은 일반적으로 열 관리 재료에 관한 것이고, 더욱 구체적으로는 전자 기기 중의 부품의 열전달 표면 사이의 열에너지 전달을 위한 열전도성 유전성 인터페이스에 관한 것이다. 본 발명의 인터페이스는 바람직하게는 열전달 표면과 결합되어 각각의 부품 사이의 견고한 접합부를 형성한다.
발명의 배경
열전달성 재료는, 예를 들어 발열 전자 부품과 히트 싱크(heat sink) 사이의 인터페이스로서, 전자 부품(electronic component)으로부터 열적으로 연결된 히트 싱크로의 과잉의 열에너지 전달을 허용하기 위하여 널리 이용된다. 그러한 열 인터페이스를 위한 다수의 설계 및 재료가 전자 부품 및 히트 싱크의 각각의 열전달 표면과 열 인터페이스 사이의 갭이 실질적으로 방지될 때 달성되는 최상의 성능을 가지며 구현되었다. 그러므로 많은 경우에서, 열 인터페이스 재료가 각각의 부품의 다소 고르지 않은 열전달 표면에 "형상합치성(conformable)"이도록, 적어도 작동 온도에서 비교적 연질이다.
많은 열전도성 인터페이스가 열 인터페이스가 고정될 전자 부품의 단락(short-scircuiting)을 방지하기 위하여 유전성이어야 함이 또 다른 양태이다. 종래의 인터페이스의 예가 미국 특허 제4,810,563호에 기재되고, 상기 문헌의 내용은 본 명세서에 참조로 포함된다.
열 인터페이스 구조는 흔히 전자 조립체(assembly)의 개별적인 부품을 함께 고정하는 접합부를 형성한다. 그러므로 이상적인 접합부는 매우 열전달성이고, 부품의 열전달 표면으로의 강한 결합 특징을 나타내며, 일부 경우에는 전기적으로 매우 절연성(유전성)이다. 그러한 인터페이스는 또한 전자 소자 조립 절차에 용이하게 포함되며 상대적으로 저렴해야 한다. 현재 이용 가능한 인터페이스는 위에 기재된 요망되는 특징 각각을 충분히 다루지 못한다. 따라서 전자 조립체 중의 개별적인 부품의 열전달 표면 사이의 열에너지를 효과적으로 전달하며, 부품 사이의 영구적인 접합부로서 작용하는 강한 결합을 그러한 부품 사이에 제공할 수 있는 열전도성, 유전성 인터페이스에 대한 요구가 있다.
발명의 요약
본 발명에 의하여, 전자 부품은 열전도성, 유전성 인터페이스를 통하여 연합된 방열 부재(heat dissipation member)와 견고하게 결합될 수 있다. 본 발명의 인터페이스는 전자 부품, 또한 방열 부재로의 열적으로 효율성인 연결 획득을 보조하는 형상합치성이고 접착성인 외부 레이어를 제공한다. 인터페이스는 장착에 이어서, 인터페이스의 요망되는 열전도도 및 전기저항 특성을 유지하면서 조립체를 영구적으로 고정하기 위하여 추가적인 경화 절차를 거칠 수 있다.
한 실시양태에서, 열전도성 유전성 인터페이스는 베이스 평면에 실질적으로 평행한 제1 및 제2 측면부를 가지며 최소 105 Pa의 압축 모듈러스(compressive modulus)를 나타내는 베이스를 포함하고, 여기서 베이스는 제1 실리콘 고분자 제제로부터 형성된다. 인터페이스는 베이스의 제1 및 제2 측면부에 배치된 업코트를 추가로 포함하고, 업코트는 104 Pa 미만의 압축 모듈러스를 나타낸다. 업코트는 제2 실리콘 고분자 제제를 포함하고, 여기서 인터페이스의 두께는 베이스 평면에 수직인 축을 따라 한정되고 업코트 및 베이스를 통하여 연장된다. 인터페이스는 두께를 통하여 최소 3 kV의 파괴 전압 및 최소 0.5 W/m*K의 열전도도를 나타낸다.
히트 싱크를 발열 전자 부품에 탑재하는 방법은 열전도성 유전성 인터페이스를 히트 싱크와 발열 전자 부품 사이에 고정하는 것을 포함한다.
또 다른 실시양태에서, 본 발명의 열전도성 유전성 인터페이스는 코어 평면에 실질적으로 평행한 제1 및 제2 대향 표면을 가지며 인터페이스의 각각의 제1 및 제2 측면부를 한정하는 코어를 포함한다. 인터페이스는 코어의 제1 및 제2 표면 각각에 도포된 내부 표면을 가지는 베이스 레이어를 추가로 포함하고, 베이스 레이어는 제1 고분자 제제에 분산된 열전도성 입자를 가진다. 베이스 레이어는 최소 105 Pa의 압축 모듈러스를 나타낸다. 업코트 레이어는 인터페이스의 제1 및 제2 측면부 모두에서 베이스 레이어의 외부 표면에 도포되고, 업코트 레이어는 제2 고분자 제제에 분산된 열전도성 입자를 포함한다. 업코트 레이어는 104 Pa 미만의 압축 압축 모듈러스를 나타낸다. 열전도성 인터페이스의 두께는 코어 평면에 수직인 축을 따라 한정되고 업코트 레이어, 베이스 레이어, 및 코어를 따라 연장된다. 인터페이스는 두께를 통하여 최소 0.5 W/m*K의 열전도도, 및 최소 1010 Ω*m의 전기저항을 나타낸다.
도 1은 본 발명의 전자 소자 조립체의 단면 개략도이고;
도 2는 본 발명의 열전도성 유전성 인터페이스의 분리 단면도이고;
도 3은 본 발명의 열전도성 유전성 인터페이스의 분리 단면도이고;
도 4는 본 발명의 열전도성 유전성 인터페이스의 성능 비교 차트이고;
도 5는 본 발명의 열전도성 유전성 인터페이스의 성능 비교 차트이고; 및
도 6은 본 발명의 열전도성 유전성 인터페이스의 성능 비교 차트이다.
바람직한 실시양태의 상세한 설명
본 발명에 의하여 나타나는 목적, 특징 및 장점이 이제 상세한 실시양태 측면에서 제시될 것이다. 본 발명의 다른 실시양태 및 양태는 당해 분야의 숙련가가 이해하는 것으로 인정된다.
달리 명백하거나 언급되지 않으면, 방향 참조, 예컨대 "상부", "하부", "전방", "후방", "수직", "수평", "최상", "최하" 등은 도면에 나타나는 발명의 특정한 실시양태의 배향에 상대적인 것이도록 의도된다. 더욱이, 도면에 주어진 참조 숫자는 상이한 도면에서 나타날 때 동일하거나 유사한 구조를 명시하고, 같은 참조 숫자는 본 발명의 유사한 구조 요소 및/또는 특징을 식별한다.
이제 도면을 참조하면, 전자 소자 조립체(10)는 전형적으로 인쇄 회로 기판(PCB)일 수 있는 기판(14)에 지지된 발열 전자 부품(12)을 포함한다. 전자 부품(12)은 전자 기기에서 흔히 사용되는 다양한 발열 소자 중 임의의 것, 예컨대 마이크로프로세서, 트랜지스터, 집적 마이크로칩, 또는 다른 전력 반도체 소자 등일 수 있다. 전자 부품(12)은 공지 수단, 예컨대 납땜, 핀, 또는 다른 연결을 통하여 기판(14)에 고정될 수 있다. 전자 부품(12)의 작동은 열에너지를 발생시키고, 이는 바람직하게는 최적 성능을 위하여 전자 부품(12)으로부터 소산된다. 전자 부품(12)으로부터의 과잉 열에너지 소산을 보조하기 위하여, 전자 소자 조립체(10)는 방열 부재 또는 히트 싱크(16)를 포함한다. 한 실시양태에서, 방열 부재(16)는 핀형(finned) 히트 싱크 또는 당해 분야에서 통상적으로 사용되는 다른 열 확산 구조물로서 제공될 수 있다.
본 발명의 열전도성 유전성 인터페이스(18)는 방열 부재(16) 및 전자 부품(12)의 각각의 열전달 표면(20, 22) 사이에 개재되어 그 사이에서 열에너지를 효과적으로 전달할 수 있다. 인터페이스(18)는 바람직하게는 열전달 표면(20, 22)에 형상합치하여 인터페이스(18)와 열전달 표면(20, 22) 사이의 에어 갭을 최소화할 수 있고, 그렇지 않으면 상기 에어 갭이 열에너지 전송에 대하여 임피던스를 나타낼 것이다. 인터페이스(18)는 바람직하게는 또한 물리적으로 그리고 열적으로 방열 부재(16)를 전자 부품(12)에 연결하는 접합부를 제공한다. 그러나 인터페이스(18)가 방열 부재(16)를 전자 부품(12)에 직접 연결할 수 없고, 대신 발열 전자 부품(12)과 방열 부재(16) 사이의 열 경로를 따라 열전도성 접합부를 제공할 뿐임을 이해해야 한다.
열전도성 유전성 인터페이스(18)의 분리 단면도가 도 2에 도해되는데, 이는 제1 및 제2 측면부(32, 34)를 가지는 베이스(30) 및 베이스(30)의 제1 및 제2 측면부(32, 34)에 배치된 업코트(36)를 포함한다. 두께 "T"는 베이스(30)의 제1 및 제2 측면부(32, 34)에 실질적으로 수직일 수 있는 두께 축(38)을 따라 한정된다. 도 2에 도해되는 바와 같이, 인터페이스 두께 "T"는 업코트(36) 및 베이스(30)를 통하여 연장된다. 인터페이스(18)의 두께 "T"는 방열 부재(16) 및 전자 부품(12)의 각각의 열전달 표면(20, 22) 사이의 치수를 나타내도록 의도된다. 일부 실시양태에서, 두께 "T"는 100-600 마이크로미터(μm)이고, 여기서 베이스(30)는 50-350 μm의 예시적 두께 치수 "t-1"를 가질 수 있고, 업코트(36)는 50-300 μm의 전체 두께 치수("t-2A" + "t2B")를 가질 수 있다. 본 명세서에 기재된 이점을 제공하기 위하여, 각각의 업코트 레이어 두께 치수 "t2A" 및 "t2B"는 바람직하게는 최소 25 μm, 더욱 바람직하게는 50-150 μm이다.
재료, 재료 두께, 및 재료 상태의 조합이 본 발명의 인터페이스(18)의 요망되는 특징의 세트를 제공한다. 인터페이스(18)의 요망되는 특성은 업코트(36)의 형상합치성, 업코트(36)의 접착 능력, 업코트(36)의 비교적 저 압축 모듈러스, 베이스(30)의 비교적 높은 압축 모듈러스, 두께 "T"에 걸친 높은 유전 파괴 전압 세기 (파괴 전압으로도 공지임), 및 두께 "T"에 걸친 높은 열전도도이다. 전자 부품(12)과 방열 부재(16) 사이의 효율적인 열 경로로서, 인터페이스(18)는 바람직하게는 두께 "T"를 통하여 최소 0.5 W/m*K의 열전도도를 나타내고, 일부 실시양태에서 0.5-3 W/m*K일 수 있다. 게다가, 인터페이스(18)는 유전성이고, 최소 3 kV의 파괴 전압을 나타낸다.
위에 기재된 특성을 성취하기 위하여, 비교적 "경질" 베이스(30) 및 비교적 "연질" 업코트(36)를 가지며 베이스(30) 및 업코트(36) 중 하나 이상이 적절하게 열전도성이고 전기적으로 절연성인 중간 상태에서, 인터페이스(18)가 조립체(10)에 장착될 수 있다. 이러한 중간 상태에서, 베이스(30)는 최소 105 Pa(100,000 Pa)의 압축 모듈러스를 나타내고, 업코트(36)는 104 Pa(10,000 Pa) 미만의 압축 모듈러스를 나타낸다. 본 발명의 목적에 있어서, 용어 "압축 모듈러스"는 탄성 계수(영의 계수)를 의미하도록 의도되고, 응력 대 변형도의 비율이며, 압력의 단위를 가진다. 전자 소자 조립체(10)의 최종 마감 상태에서, 업코트(36)는 104 Pa 초과의 압축 모듈러스를 가질 수 있다.
본 발명의 한 양태는 ASTM D149로 시험하여 요망되는 파괴 전압 값을 나타내는 열전도성, 유전성 인터페이스를 획득하는 것이다. 본 발명의 배열은 전자 소자 조립체(10)에 탑재 시 인터페이스(18)가 두께 축(38)을 따라 과도하게 압축되는 것을 방지하도록 충분히 견고한 비교적 고 압축 모듈러스 베이스(30)와 함께 요망되는 파괴 전압을 획득한다. 종래의 여러 형상합치성 열 인터페이스가 각각의 두께 축을 따라 과도하게 압축되어, 부품 사이, 예컨대 전기 부품과 방열 부재 사이의 갭이 파괴 전압을 야기하기에 충분하게 작아질 수 있다. 더욱이, 전자 소자 조립체 중의 부품 중 하나의 열전달 표면이 불규칙하거나 거친 표면을 가질 경우, 과도하게 "연질인" 재료를 통한 투과가 열 인터페이스의 전기 단락 또는 조기 파괴 전압을 유발할 수 있다.
다양한 재료가 인터페이스(18)의 제조에 유용한 것으로 간주되고, 최소 105 Pa의 압축 모듈러스를 가지는 코어(30), 중간 상태에서, 104 Pa 미만의 압축 모듈러스를 가지는 업코트를 획득하는 것이 전반적인 목표이고, 인터페이스는 두께 "T"를 통하여 최소 3 kV의 파괴 전압, 및 최소 0.5 W/m*K의 열전도도를 나타낸다. 일부 실시양태에서, 인터페이스(18)는 두께 "T"를 통하여 최소 1010 Ω*m의 전기 저항을 나타낼 수 있다. 한 실시양태에서, 베이스(30)는 열전도성 미립자 충전제(filler), 예컨대 알루미나가 분산된 비닐 실리콘 고분자 매트릭스를 포함한다. 업코트는 열전도성 미립자 충전제, 예컨대 알루미나가 분산된 비닐 및 하이드라이드-관능성 실리콘 고분자 매트릭스를 포함할 수 있다.
베이스(30) 및 업코트(36)는 모두 바람직하게는 열전도성 미립자 재료가 충전된 열가소성 또는 열경화성 고분자 매트릭스의 형태일 수 있다. 베이스(30) 및 업코트(36)의 고분자 매트릭스에서 유용한 예시적인 열가소성 및 열경화성 수지에는 실리콘, 아크릴, 우레탄, 에폭시, 폴리설파이드, 폴리이소부틸렌, 및 폴리비닐 또는 폴리올레핀 기초의 고분자가 포함된다. 베이스(30) 및 업코트(36)의 요망되는 압축 모듈러스는 고분자 매트릭스 재료 선택, 가교제 선택, 가교 제어, 경화 정도 등 중 하나 이상을 통하여 달성될 수 있다.
열전도성 미립자 충전제는 고분자 매트릭스의 열전도도 향상에 대하여 당해 분야에서 공지이다. 본 발명의 고분자 매트릭스에서 유용한 열전도성 충전제의 예에는 금속 또는 세라믹이 포함되고, 구체적으로, 예를 들어, 알루미나, 질화알루미늄, 수산화알루미늄, 산화알루미늄, 질화붕소, 질화아연, 및 탄화규소가 포함된다. 열전도성 미립자 충전제는 약 5-90부피%의 충전 농도로 고분자 매트릭스 내에 분산되어, 두께 "T"를 통하여 0.5 W/m*K의 요망되는 최소 열전도도가 달성될 수 있다. 일부 실시양태에서, 베이스(30) 및 업코트(36) 양자 모두가 최소 0.5 W/m*K의 열전도도를 나타내지만, 다른 실시양태에서, 베이스(30) 및 업코트(36) 중 오직 하나만이 최소 0.5 W/m*K의 열전도도를 나타냄에도 불구하고 두께 "T"를 통하여 최소 0.5 W/m*K의 열전도도를 나타내는 인터페이스(18)을 야기함이 고려된다.
본 발명의 또 다른 실시양태는 도 3에 도해되고, 여기서 열전도성 유전성 인터페이스(118)는 인터페이스(118)의 각각의 제1 및 제2 측면부(126, 127)를 한정하는 제1 및 제2 대향 표면(129A, 129B)을 가지는 코어(128)를 포함한다. 베이스 레이어(130)는 코어(128)의 제1 및 제2 표면(129A, 129B) 각각에 도포되는 내부 표면(132)을 포함한다. 이 실시양태에서, 코어(128)는 베이스 레이어(130)가 도포될 수 있는 기판으로서 작용한다. 한 실시양태에서, 코어(128)는 유연성 파이버글라스 필름일 수 있다. 코어(128)는, 일부 실시양태에서, 인터페이스(118)의 성능 특성에 상당하에 영향을 미치지 않을 수 있고, 대신 인터페이스(118)의 적층 구조가 설립되는 기판으로서 주로 제공될 수 있다. 따라서, 코어(128)는 바람직하게는 인터페이스(118)의 두께 "T"를 통한 열전달을 현저하게 억제하지도 않고, 코어(128)가 인터페이스(118)의 전기 저항 및 파괴 전압 특징에 현저하게 불리하게 영향을 미치지도 않는다. 그러므로 코어(128)는 적용마다 필요한 것으로 간주되는 다양한 재료 및 구성으로부터 선택될 수 있다. 일부 실시양태에서, 코어(128)가 그 자체로 최소 0.5 W/m*K의 열전도도를 나타낼 수 있지만, 코어(128)에 그러한 열전도도 특징이 요구되지는 않음을 이해해야 한다. 일부 실시양태에서, 코어(128)는 코어(128)의 열전도도를 향상시키기 위하여 분산된 열전도성 미립자 재료를 포함할 수 있다.
인터페이스(118)의 베이스 레이어(130)는 인터페이스(18)의 베이스(30)와 유사할 수 있지만, 적어도 부분적으로 베이스 내에 배치된 코어(128)를 가진다. 따라서, 베이스 레이어(130)는, 사실상, 코어(128)의 제1 및 제2 표면(129A, 129B)에 도포된 베이스(30)일 수 있다. 베이스 레이어(130)는 바람직하게는 최소 105 Pa의 압축 모듈러스를 나타내는 고분자 매트릭스일 수 있고, 열전도도 특성을 향상시키기 위하여 분산된 열전도성 입자를 포함할 수 있다. 베이스 레이어(130)의 조성은, 일부 실시양태에서, 인터페이스(18)의 베이스(30)에 대하여 위에 기재된 것과 유사할 수 있다. 예를 들어, 베이스 레이어(130)는 열전도성 입자가 분산된 실리콘 고분자 제제를 포함할 수 있다.
인터페이스(118)는 인터페이스(118)의 제1 및 제2 측면부(126, 127) 모두에서 베이스 레이어(130)의 외부 표면(134)에 도포된 업코트 레이어(136)를 추가로 포함한다. 바람직한 실시양태에서, 업코트 레이어(136)는 위에 기재된 인터페이스(18)의 업코트(36)와 유사할 수 있다. 업코트 레이어(136)는 고분자 매트릭스를 포함할 수 있고, 중간 상태에서 104 Pa 미만의 압축 모듈러스를 나타낼 수 있다. 일부 실시양태에서, 업코트 레이어(136)는 열전도도 특성을 향상시키기 위하여 열전도성 입자가 분산된 실리콘 고분자 제제를 포함할 수 있다. 업코트 레이어(136)는 전자 조립체(10)와 같은 최종 상태에서 104 Pa를 초과하는 압축 모듈러스를 나타낼 수 있다.
인터페이스(118)는 전자 소자 조립체(10)의 제조에 앞서 (예컨대 업코트 레이어(136)가 여전히 중간 상태일 때) 인터페이스(18)의 취급 개선을 위하여 제1 및 제2 릴리스 라이너(142, 144)를 포함할 수 있다. 제1 및 제2 릴리스 라이너(142, 144)는 당해 분야에 공지이고, 전자 소자 조립체(10)에서 인터페이스(118)의 장착 전에 제거될 수 있다. 따라서, 인터페이스(118)의 두께 "T"는 그러한 라이너(142, 144)가 전형적으로 전자 소자 조립체(10)에서 인터페이스(118)을 사용하기 전에 제거될 것이므로 릴리스 라이너(142, 144)를 포함하지 않는다. 인터페이스(118)의 두께 "T"는 두께 축(138)을 따라 한정되고, 업코트 레이어(136), 베이스 레이어(130), 및 코어(128)를 통하여 연장된다. 인터페이스(118)는 두께 "T"를 통하여 최소 0.5 W/m*K의 열전도도, 및 최소 1010 Ω*m의 전기 저항을 나타낸다. 더욱이, 인터페이스(118)는 바람직하게는 두께 "T"를 통하여 최소 3 kV의 파괴 전압 값을 나타낸다.
위에 기재된 바와 같이, 인터페이스(118)는 열에너지의 젼달을 위한 효율적인 경로를 제공할 뿐만 아니라, 조립체, 예컨대 전자 소자 조립체(10)의 개별적인 부품을 함께 고정하기 위한 접합부로서 작용할 수 있다. 그러므로 본 발명의 인터페이스는 그러한 부품에 대하여 강한 결합을 확립하기 위한 접착 특성을 추가로 나타낸다. 본 발명의 인터페이스는 다양한 공지 기술을 통하여 제조될 수 있다. 예시적 제조 기술은 베이스 레이어(130) 및 코어 레이어(128)의 두께를 포함하는 약 100-250 μm의 기판 두께 "t3"까지 코어(128)의 제1 및 제2 측면부(126, 127)에 대하여 60-70% 고체 중량으로 베이스 레이어(130)를 용매 코팅하는 것을 포함한다. 베이스 레이어(130)는 이후 용매가 건조되고 강제 순환식 오븐에서 가교되어(경화되어) 최소 105 Pa의 압축 모듈러스를 달성할 수 있다. 업코트 레이어(136)는 이후 150-600 μm의 전체 두께 "T"까지 베이스 레이어(130)의 외부 표면(134)에서 60-70% 고체 중량으로 용매 코팅될 수 있다. 업코트 레이어(136)는 용매가 건조될 수 있지만, 이와 달리 업코트 레이어(136)의 중간 상태에서 104 Pa 미만의 압축 모듈러스를 가지면서 실질적으로 그대로(미경화) 남겨질 수 있다. 비교적 저 모듈러스 미경화 업코트 레이어(136)의 일반적 점착성(tackiness)으로 인하여, 릴리스 라이너(142, 144)가 업코트 레이어(136)에 도포되어 전자 소자 조립체에 장착하기 전 인터페이스(118)의 취급을 용이하게 할 수 있다. 장착 시, 릴리스 라이너(142, 144) 중 하나 또는 둘 모두 업코트 레이어(136)로부터 제거되어 비교적 저 모듈러스 (< 104 Pa) 미경화 업코트 레이어(136)가 노출될 수 있다. 인터페이스는 이후, 예를 들어, 방열 부재(16) 및 전자 부품(12) 중 하나 이상에, 그러한 방열 부재(16) 및 전자 부품(12)의 각각의 열전달 표면과 접촉하는 업코트 레이어(136)로써 부착하되도록 위치될 수 있다. 인터페이스(118)와 전자 소자 조립체(10)의 각각의 부품 사이와 같은 접촉부 고정을 확실히 하도록 힘이 가해질 수 있고, 경화 절차가 이어져 업코트 레이어(136) 가교를 야기하며, 그러한 가교(경화)는 인터페이스로의 부품의 접착/결합을 향상시키고, 업코트 레이어(136)를 최종 상태로 만든다. 고정 과정에서 적용되는 전형적인 조립체 압력은 약 75-300 psi일 수 있다. 그러한 압력은 업코트 레이어(136)를 위한 경화 과정 전의 소정의 기간 동안 가해질 수 있거나, 업코트 레이어(136) 경화 과정에 걸쳐 일정하거나 가변적인 수준으로 가해질 수 있다. 한 실시양태에서, 업코트 레이어(136) (및 업코트(36))가 160℃로 설정된 오븐에서 6 분 후 최종 상태로 경화된다. 그러나, 본 발명의 인터페이스의 베이스 및 업코트 레이어를 적절하게 경화시키기 위하여 다양한 경화 양상 및 절차가 이용될 수 있음을 이해해야 한다.
실시예
상표명 Secure® 1500 FG하의 델라웨어, 베어 소재의 Arlon, LLC로부터 입수 가능한 종래의 인터페이스("비교 샘플")과 비교하여, 도 3에 도해된 구조에 따른 인터페이스가 250 μm의 두께 "T"를 가지도록 제조되었다 ("실시예 1"). 다음의 표는 명시된 적용 압력으로써 각각의 인터페이스를 통하여 고체 알루미늄 베이스에 연결된 TO-220 트랜지스터 전자 부품의 적용을 나타내는 결합 데이터로써 비교 결과를 제시한다:
재료 최초 결합 압력 (psi) 최초 결합 시간 (들) 파괴 토크 (in-lb) 파괴 전압 (kVAC) 열 성능 (℃/W)
실시예 1 300 10 27.2 5.28 1.98
비교 샘플 300 10 18.5 4.42 1.98
실시예 1 300 30 32.3 5.46 2.04
비교 샘플 300 30 21.1 4.18 1.98
실시예 1 300 300 31.7 5.22 2.07
비교 샘플 300 300 17.3 3.53 2.1
실시예 1 300 900 30.7 4.82 2.02
비교 샘플 300 900 16.2 1.3 2.1
도 4-6은 최대 900 초 동안의 300 psi 조립체 압력하에 Arlon Secure® 1500 FG 재료와 비교하여 본 발명의 인터페이스의 성능 특징을 나타낸다. 도 4-6은 열 성능 감소 없이, 특히 조립체 시간 증가, 그뿐만 아니라 현저하게 개선된 접착 특징을 가지면서 개선된 파괴 전압을 명백하게 입증한다. 도 4-6에 나타나는 성능 데이터는 본 발명의 인터페이스의 업코트 레이어의 최종 상태로의 경화 후의 시험을 통하여 획득되었고, 업코트 레이어는 104 Pa를 초과하는 압축 모듈러스를 나타낼 수 있다.
본 발명은 특허 상태를 따르고, 당해 분야의 숙련가에게 새로운 원리를 적용하고 본 발명의 실시양태를 필요한 대로 구성하고 이용하기에 필요한 정보를 제공하기 위하여 상당히 상세하게 본 명세서에 기재되어 있다. 그러나, 발명 자체의 범위에서 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해해야 한다.

Claims (10)

  1. 다음을 포함하는 열전도성 유전성 인터페이스:
    베이스 평면에 실질적으로 평행한 제1 및 제2 측면부를 가지며 최소 105 Pa의 압축 모듈러스(compressive modulus)를 나타내는 베이스, 상기 베이스는 제1 실리콘 고분자 제제를 포함함; 및
    상기 베이스의 상기 제1 및 제2 측면부에 배치된 업코트, 상기 업코트는 104 Pa 미만의 압축 모듈러스를 나타내며 제2 실리콘 고분자 제제를 포함함,
    여기서 상기 인터페이스의 두께는 상기 베이스 평면에 수직인 축을 따라 한정되고 상기 업코트 및 상기 베이스를 통하여 연장되며, 상기 인터페이스는 상기 두께를 통하여 최소 3 kV의 파괴 전압 값 및 최소 0.5 W/m*K의 열전도도를 나타냄.
  2. 제1항에 있어서, 상기 제1 및 제2 실리콘 고분자 제제 각각에 분산된 미립자 충전제를 포함하는 열전도성 유전성 인터페이스.
  3. 제1항에 있어서, 상기 제1 실리콘 고분자 제제는 상기 제2 실리콘 고분자 제제보다 더욱 완전하게 경화되는 열전도성 유전성 인터페이스.
  4. 제1항에 있어서, 상기 인터페이스는 상기 두께를 통하여 최소 1010 Ω*m의 전기 저항을 나타내는 열전도성 유전성 인터페이스.
  5. 제1항에 있어서, 상기 베이스는 상기 축을 따라 0.1-0.25 mm인 열전도성 유전성 인터페이스.
  6. 제5항에 있어서, 상기 업코트는 상기 축을 따라 0.05-0.30 mm인 열전도성 유전성 인터페이스.
  7. 히트 싱크를 발열 부품에 탑재하는 방법에 있어서, 상기 방법은 제1항의 열전도성 유전성 인터페이스를 상기 히트 싱크와 상기 발열 부품 사이에 고정하는 것을 포함하는 방법.
  8. 제7항에 있어서, 상기 업코트는 상기 인터페이스를 상기 히트 싱크 및 상기 발열 부품에 결합시키는 방법.
  9. 제8항에 있어서, 상기 인터페이스를 상기 히트 싱크 및 상기 발열 부품에 결합하는 단계에 이어, 상기 업코트가 104 Pa 초과의 압축 모듈러스를 나타내는 정도까지 상기 업코트를 경화시키는 단계를 포함하는 방법.
  10. 제9항에 있어서, 상기 경화 단계는 상기 제2 실리콘 고분자 제제에서의 가교 반응 개시를 포함하는 방법.
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