KR20160090751A - 전기 광학 장치의 데이터선 구동 회로, 전기 광학 장치 및 전자 기기 - Google Patents

전기 광학 장치의 데이터선 구동 회로, 전기 광학 장치 및 전자 기기 Download PDF

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Abstract

1열 내지 n열에 설치된 각 데이터선에 데이터 신호 Vx[1] 내지 Vx[n]을 공급하는 데이터선 구동 회로에 있어서, n열에 대응하는 시프트 레지스터의 n단의 단위 회로 Un의 후단에, n＋1단 내지 n＋3단의 단위 회로 Un＋1 내지 단위 회로 Un＋3을 설치하고, n단까지 전송된 스타트 펄스(SP)를 또한 n＋1단으로부터 n＋3단까지 전송한다. OR 게이트(GT3)에 의해, n＋1단으로부터 n＋3단까지 전송한 스타트 펄스(SP)의 논리합을 취하고 스타트 펄스(SP)보다도 넓은 펄스 폭의 래치 펄스(LAT)를 생성한다. 샘플링 신호에 의해 제1 래치 회로에 래치된 데이터 신호 Vx[1] 내지 Vx[n]을, 래치 펄스(LAT)에 의해 일제히 제2 래치 회로에 래치시킨다.

Description

전기 광학 장치의 데이터선 구동 회로, 전기 광학 장치 및 전자 기기{DATA LINE DRIVING CIRCUIT OF ELECTROOPTICAL DEVICE, ELECTROOPTICAL APPARATUS, AND ELECTRONIC APPARATUS}
본 발명은, 전기 광학 장치의 데이터선 구동 회로, 전기 광학 장치 및 전자 기기에 관한 것이다.
매트릭스 형상으로 배치된 표시 소자를 순차 선택하고, 소정의 기능을 발휘시키도록 동작시키는 전기 광학 장치의 일례로서, 전기 영동 표시 장치가 일반적으로 보급되기 시작하고 있다. 전기 영동이란, 예를 들어, 액체 중에 미립자를 분산시킨 분산계에 전계를 작용시키면, 미립자가, 쿨롱력에 의해 액체 중에서 이동(영동)하는 현상이다. 전기 영동 표시 장치는, 이 전기 영동을 이용해서 원하는 정보(화상)를 표시시킨다.
전기 영동 표시 장치는, 표시부의 각 행에 배치된 주사선을 선 순차로 선택하고, 각 행의 주사선이 선택되는 타이밍에서, 시프트 레지스터로부터 공급되는 샘플링 신호에 기초하여 제1 래치 회로에 의해 순차 데이터 신호를 래치하고, 당해 행의 전체 화소의 데이터 신호를 모두 래치한 타이밍에서 래치 펄스를 공급하고, 제2 래치 회로에 의해 당해 행의 전체 화소의 데이터 신호를 일제히 래치하고, 당해 행의 전체 화소에 일제히 데이터 신호를 기입하는 구동 방식이 채용되어 있다(예를 들어, 인용 문헌 1).
일본 특허 공개 제2006-119409호 공보
그러나, 특허문헌 1의 장치에서는, 시프트 레지스터의 최종 단으로부터 출력된 엔드 펄스를 래치 펄스로서 사용하고 있지만, 엔드 펄스는 통상 1 클럭분의 펄스 폭에 지나지 않는다. 그 결과, 제1 래치로부터 제2 래치에 데이터 신호를 보내는 시간이 충분하지 않아, 표시 불량이 발생할 확률이 높다. 이와 같은 표시 불량을 피하기 위해서는, 시프트 레지스터의 최종 단에 거대한 버퍼를 설치하고, 제2 래치 라인의 구동 능력을 향상시키는 것이 생각된다. 그러나, 이와 같은 버퍼는, 특히 최종 단의 트랜지스터의 채널 폭이 매우 커지므로, 트랜지스터의 특성에 따라서는 큰 누설 전류가 발생하여, 소비 전력이 커진다고 하는 과제가 있다.
본 발명은, 상기한 사정을 감안해서 이루어진 것이며, 매트릭스 형상으로 배치된 표시 소자를 선 순차로 구동하는 경우라도, 소비 전력의 증대를 억제하면서, 표시 불량을 방지할 수 있는 전기 광학 장치의 데이터선 구동 회로를 실현하는 것을 해결 과제의 하나로 한다.
이상의 과제를 해결하기 위해, 본 발명의 일 형태에 관한 전기 광학 장치의 데이터선 구동 회로는, 매트릭스 형상으로 배치된 복수의 화소를 구비하는 표시부와, 주사선 구동 회로와, 데이터선 구동 회로를 구비하고, 1 주사선에 대응하는 복수의 화소마다 데이터선을 통하여 데이터 신호의 기입을 행하는 전기 광학 장치의 데이터선 구동 회로로서, 상기 1 주사선에 대응하는 각 열의 화소에 기입하는 상기 데이터 신호를, 각 열에 대응한 샘플링 신호에 의해 래치하는 제1 래치 회로와, 소정의 펄스 신호를 전송하고, 각 열에 대응한 상기 샘플링 신호를 출력하는 시프트 레지스터와, 상기 제1 래치 회로에 래치된 각 열의 화소에 기입하는 상기 데이터 신호를, 래치 펄스 신호에 의해 일제히 래치하고, 각 열의 상기 데이터선에 공급하는 제2 래치 회로와, 상기 시프트 레지스터로부터 출력되는 최종 열에 대응하는 상기 샘플링 신호의 생성을 위해 상기 최종 열에 대응하는 단까지 전송된 상기 소정의 펄스 신호에 기초하여, 상기 소정의 펄스 신호의 펄스 폭보다도 넓은 펄스 폭의 상기 래치 펄스 신호를 생성하는 펄스 생성 회로를 구비하는 것을 특징으로 한다.
이 형태에 의하면, 1 주사선에 대응하는 각 열의 화소에의 데이터 신호의 기입을 위해, 소정의 펄스 신호가 출력되면, 시프트 레지스터는, 소정의 펄스 신호를 전송하고, 전송한 소정의 펄스 신호에 기초하여 각 열에 대응한 샘플링 신호를 출력한다. 제1 래치 회로는, 각 열에 대응한 샘플링 신호에 기초하여, 1 주사선에 대응하는 각 열의 화소에 기입하는 데이터 신호를 래치한다. 소정의 펄스 신호가 최종 열에 대응하는 단까지 전송되면, 시프트 레지스터는 최종 열에 대응하는 샘플링 신호를 출력하지만, 펄스 생성 회로는, 당해 최종 열에 대응하는 단까지 전송된 소정의 펄스 신호에 기초하여, 소정의 펄스 신호의 펄스 폭보다도 넓은 펄스 폭의 래치 펄스 신호를 생성한다. 제2 래치 회로는, 제1 래치 회로에 래치된 각 열의 화소에 기입하는 데이터 신호를, 펄스 생성 회로로부터 출력되는 래치 펄스 신호에 의해 일제히 래치하고, 각 열의 데이터선에 공급한다. 래치 펄스 신호의 펄스 폭은, 상기 소정의 펄스 신호의 펄스 폭보다도 넓으므로, 시간적으로 여유를 갖고서 각 열의 데이터선에의 데이터 신호의 공급이 행해진다. 따라서, 큰 버퍼를 설치할 필요가 없으므로, 소비 전력의 증대를 억제하면서, 표시 불량이 방지되게 된다. 또한, 이 형태에 있어서, 「소정의 펄스 신호」란, 스타트 펄스를 포함하는 개념이다. 또한, 「전기 광학 장치」는, 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치, 전기 영동 표시 장치, 일렉트로크로믹 표시 장치 등을 포함하는 개념이다.
본 발명의 다른 형태에 관한 전기 광학 장치의 데이터선 구동 회로는, 상기 펄스 생성 회로는, 상기 소정의 펄스 신호를 전송하는 회로를 구비하고, 상기 최종 열에 대응하는 단까지 전송된 상기 소정의 펄스 신호를, 당해 펄스 신호의 펄스 폭보다도 짧은 간격으로 또한 복수단분 전송하고, 전송한 복수의 펄스 신호의 논리합을 취함으로써, 상기 소정의 펄스 신호의 펄스 폭보다도 넓은 펄스 폭의 상기 래치 펄스 신호를 생성하는 것을 특징으로 한다. 이 형태에 의하면, 펄스 생성 회로는, 시프트 레지스터에 의해 최종 열에 대응하는 단까지 전송된 소정의 펄스 신호를, 당해 펄스 신호의 펄스 폭보다도 짧은 간격으로 또한 복수단분 전송한다. 그리고, OR 게이트 등을 사용해서, 전송한 복수의 펄스 신호의 논리합을 취하고, 상기 소정의 펄스 신호의 펄스 폭보다도 넓은 펄스 폭의 래치 펄스 신호를 생성한다. 따라서, 넓은 펄스 폭의 래치 펄스 신호를 간단한 구성으로 확실하게 생성할 수 있다.
본 발명의 다른 형태에 관한 전기 광학 장치의 데이터선 구동 회로는, 상기 펄스 생성 회로는, SR 플립플롭 회로를 구비하고, 상기 최종 열에 대응하는 단까지 전송된 상기 소정의 펄스 신호를, 상기 SR 플립플롭 회로의 세트 입력 단자에 입력시킴과 함께, 상기 시프트 레지스터에 의해 전송이 행해지기 전의 상기 소정의 펄스 신호를 상기 SR 플립플롭 회로의 리셋 입력 단자에 입력시켜, 상기 소정의 펄스 신호의 펄스 폭보다도 넓은 펄스 폭의 상기 래치 펄스 신호를 생성하는 것을 특징으로 한다. 이 형태에 의하면, 시프트 레지스터에 의해 최종 열에 대응하는 단까지 전송된 소정의 펄스 신호가, SR 플립플롭 회로의 세트 입력 단자에 입력되면, SR 플립플롭 회로의 출력 신호는 L 레벨로부터 H 레벨로 상승한다. 그리고, 다음의 행의 기입을 위해 소정의 펄스 신호가 출력되고, 그 소정의 펄스 신호가 SR 플립플롭 회로의 리셋 입력 단자에 입력되면, SR 플립플롭 회로의 출력 신호는 H 레벨로부터 L 레벨로 하강한다. 따라서, SR 플립플롭 회로의 출력 신호로서 생성되는 래치 펄스 신호는, 소정의 펄스 신호가 최종 열에 대응하는 단까지 전송되는 타이밍으로부터, 다음의 행의 기입을 위해 소정의 펄스 신호가 출력되는 타이밍까지의 기간에 상당하는 펄스 폭을 갖게 된다. 이와 같이, 이 형태에 의하면, 넓은 펄스 폭의 래치 펄스 신호를 간단한 구성으로 확실하게 생성할 수 있다.
본 발명의 다른 형태에 관한 전기 광학 장치의 데이터선 구동 회로는, 상기 펄스 생성 회로는, 반전 출력 단자와 데이터 입력 단자를 접속한 D 플립플롭 회로를 구비하고, 상기 최종 열에 대응하는 단까지 전송된 상기 소정의 펄스 신호, 또는, 상기 시프트 레지스터에 의해 전송이 행해지기 전의 상기 소정의 펄스 신호를, 상기 D 플립플롭 회로의 클럭 단자에 입력시켜, 상기 소정의 펄스 신호의 펄스 폭보다도 넓은 펄스 폭의 상기 래치 펄스 신호를 생성하는 것을 특징으로 한다. 이 형태에 의하면, 시프트 레지스터에 의해 최종 열에 대응하는 단까지 전송된 소정의 펄스 신호가, D 플립플롭 회로의 클럭 단자에 입력되면, D 플립플롭 회로의 출력 신호는 L 레벨로부터 H 레벨로 상승한다. 그리고, 다음의 행의 기입을 위해 소정의 펄스 신호가 출력되고, 그 소정의 펄스 신호가 D 플립플롭 회로의 클럭 단자에 입력되면, D 플립플롭 회로의 출력 신호는 H 레벨로부터 L 레벨로 하강한다. 따라서, D 플립플롭 회로의 출력 신호로서 생성되는 래치 펄스 신호는, 소정의 펄스 신호가 최종 열에 대응하는 단까지 전송되는 타이밍으로부터, 다음의 행의 기입을 위해 소정의 펄스 신호가 출력되는 타이밍까지의 기간에 상당하는 펄스 폭을 갖게 된다. 이와 같이, 이 형태에 의하면, 넓은 펄스 폭의 래치 펄스 신호를 간단한 구성으로 확실하게 생성할 수 있다.
다음에, 본 발명에 관한 전기 광학 장치는, 상술한 본 발명에 관한 데이터선 구동 회로를 구비한다. 그와 같은 전기 광학 장치는, 소비 전력의 증대를 억제하면서 표시 불량을 방지할 수 있다. 또한, 전기 광학 장치는, 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치, 전기 영동 표시 장치, 일렉트로크로믹 표시 장치 등을 포함하는 개념이다.
다음에, 본 발명에 관한 전자 기기는, 상술한 본 발명에 관한 전기 광학 장치를 구비한다. 그와 같은 전자 기기는, 소비 전력의 증대를 억제하면서 표시 불량을 방지할 수 있다. 또한, 전자 기기는, 태블릿, 전자북, 스마트폰 등을 포함하는 개념이다.
도 1은 본 발명의 제1 실시 형태에 관한 전기 광학 장치의 주요 구성을 도시하는 블록도.
도 2는 화소 회로의 구성예를 도시하는 도면.
도 3은 표시부의 단면도.
도 4는 마이크로 캡슐의 구성도.
도 5는 마이크로 캡슐의 동작을 설명한 도면.
도 6은 마이크로 캡슐의 동작을 설명한 도면.
도 7은 데이터선 구동 회로의 일 구성예를 도시하는 블록도.
도 8은 데이터선 구동 회로의 일 구성예를 도시하는 회로도.
도 9는 데이터선 구동 회로의 1행분의 기입에 있어서의 타이밍 차트.
도 10은 제2 실시 형태에 관한 데이터선 구동 회로의 일 구성예를 도시하는 회로도.
도 11은 제2 실시 형태에 관한 데이터선 구동 회로의 1행분의 기입에 있어서의 타이밍 차트.
도 12는 제3 실시 형태에 관한 데이터선 구동 회로의 일 구성예를 도시하는 회로도.
도 13은 제3 실시 형태에 관한 데이터선 구동 회로의 1행분의 기입에 있어서의 타이밍 차트.
도 14는 전자 기기(정보 단말기)의 사시도.
도 15는 전자 기기(전자 페이퍼)의 사시도.
도 16은 비교예에 관한 데이터선 구동 회로를 도시하는 회로도.
도 17은 비교예에 관한 데이터선 구동 회로의 1행분의 기입에 있어서의 타이밍 차트.
<제1 실시 형태>
이하, 본 발명의 제1 실시 형태에 대해서 설명한다.
도 1은, 본 발명의 제1 실시 형태에 관한 전기 광학 장치의 일례로서의 전기 영동 표시 장치(100)의 주요 구성을 도시하는 도면이다. 도 1에 도시하는 바와 같이, 전기 영동 표시 장치(100)는 전기 영동 패널(10)과, 제어 회로(20)를 구비한다.
전기 영동 패널(10)은, 복수의 화소 회로(P)가 배열된 표시부(30)와, 각 화소 회로(P)를 구동하는 구동부(40)를 구비한다. 구동부(40)는 주사선 구동 회로(42)와, 데이터선 구동 회로(44)를 구비한다.
제어 회로(20)는, 상위 장치로부터 공급되는 영상 신호나 동기 신호 등에 기초하여, 전기 영동 패널(10)의 각 부를 통괄적으로 제어한다.
표시부(30)에는, 제2 제어선의 일례로서 X 방향으로 연장되는 m개의 주사선(32)과, 제1 제어선의 일례로서 Y 방향으로 연장되어 주사선(32)에 교차하는 n개의 데이터선(34)이 형성된다(m, n은 자연수). 복수의 화소 회로(P)는, 주사선(32)과 데이터선(34)과의 교차에 배치되어 세로 m행×가로 n열의 행렬 형상으로 배열된다.
도 2는 화소 회로(P)의 구성예를 도시하는 도면이다. 도 2에 있어서는, 제i행(1≤i≤m)의 제j열째(1≤j≤n)에 위치하는 1개의 화소 회로(화소)(P)만을 도시하고 있다. 도 2에 도시하는 바와 같이, 화소 회로(P)는, 전기 영동 소자(50)와, 선택 스위치(Ts)와, 메모리 회로(25)와, 스위치 회로(35)를 포함한다.
선택 스위치(Ts)는 N-MOS(Negative Metal Oxide Semiconductor)로 구성되어 있다. 선택 스위치(Ts)의 게이트부에는 주사선(32), 소스측에는 데이터선(34), 드레인측에는 메모리 회로(25)가 각각 접속되어 있다. 선택 스위치(Ts)는, 주사선 구동 회로(42)로부터 주사선(32)을 통하여 주사 신호가 입력되는 기간 중, 데이터선(34)과 메모리 회로(25)를 접속시킴으로써 데이터선 구동 회로(44)로부터 데이터선(34)을 통하여 입력되는 데이터 신호를 메모리 회로(25)에 입력시키기 위해 사용된다.
메모리 회로(25)는 래치 회로이며, 2개의 P-MOS(Positive Metal Oxide Semiconductor) 25p1, 25p2 및 2개의 N-MOS 25n1, 25n2에 의해 구성되어 있다. P-MOS 25p1, 25p2의 소스측에 제1 전원선(13)이 접속되고, N-MOS 25n1, 25n2의 소스측에는 제2 전원선(14)이 접속되어 있다. 따라서, P-MOS 25p1 및 P-MOS 25p2의 소스측이, 메모리 회로(25)의 고전위 전원 단자이며, N-MOS 25n1 및 N-MOS 25n2의 소스측이 메모리 회로(25)의 저전위 전원 단자이다.
또한, 화소 전극 스위치 회로의 일례로서의 스위치 회로(35)는, 제1 트랜스퍼 게이트(36)와 제2 트랜스퍼 게이트(37)를 구비하고 있다. 제1 트랜스퍼 게이트(36)는, P-MOS 36p와 N-MOS 36n을 구비하고 있다. 제2 트랜스퍼 게이트(37)는, P-MOS 37p와 N-MOS 37n을 구비하고 있다.
제1 트랜스퍼 게이트(36)의 소스측은, 제1 브랜치 전원선(63)과 접속되고, 제2 트랜스퍼 게이트(37)의 소스측은, 제2 브랜치 전원선(64)과 접속되어 있다. 트랜스퍼 게이트(36, 37)의 드레인측은 화소 전극(51)에 접속되어 있다.
메모리 회로(25)는 선택 스위치(Ts)의 드레인측과 접속된 입력 단자(N1)와, 스위치 회로(35)와 접속된 제1 출력 단자(N2) 및 제2 출력 단자(N3)를 구비하고 있다.
메모리 회로(25)의 P-MOS 25p1의 게이트부 및 N-MOS 25n1의 게이트부는, 메모리 회로(25)의 입력 단자(N1)로서 기능한다. 입력 단자(N1)는 선택 스위치(Ts)의 드레인측과 접속됨과 함께, 메모리 회로(25)의 제1 출력 단자(N2)(P-MOS 25p2의 드레인측 및 N-MOS 25n2의 드레인측)와 접속되어 있다.
또한, 제1 출력 단자(N2)는, 제1 트랜스퍼 게이트(36)의 P-MOS 36p의 게이트부 및 제2 트랜스퍼 게이트(37)의 N-MOS 37n의 게이트부에 접속되어 있다.
메모리 회로(25)의 P-MOS 25p2의 게이트부 및 N-MOS 25n2의 게이트부는, 메모리 회로(25)의 제2 출력 단자(N3)로서 기능한다.
제2 출력 단자(N3)는, P-MOS 25p1의 드레인측 및 N-MOS 25n1의 드레인측과 접속됨과 함께, 제1 트랜스퍼 게이트(36)의 N-MOS 36n의 게이트부 및 제2 트랜스퍼 게이트(37)의 P-MOS 37p의 게이트부에 접속되어 있다.
메모리 회로(25)는, 선택 스위치(Ts)로부터 보내진 데이터 신호를 유지함과 함께, 스위치 회로(35)에 데이터 신호를 입력하기 위해 사용된다.
스위치 회로(35)는, 메모리 회로(25)로부터 입력된 데이터 신호에 기초하여, 제1 및 제2 브랜치 전원선(63, 64) 중 어느 하나를 택일적으로 선택하고, 화소 전극(51)과 접속시키는 셀렉터로서 기능한다. 이때, 제1 및 제2 트랜스퍼 게이트(36, 37)는, 데이터 신호의 레벨에 따라서 한쪽만이 동작한다.
구체적으로는, 데이터 신호로서 메모리 회로(25)의 입력 단자(N1)에 하이 레벨(H)이 입력되면, 제1 출력 단자(N2)로부터 하이 레벨(H)이 출력되므로, 제1 출력 단자(N2)[입력 단자(N1)]에 접속된 트랜지스터 중, N-MOS 37n이 동작하고, 또한 제2 출력 단자(N3)와 접속된 P-MOS 37p가 동작해서 트랜스퍼 게이트(37)가 구동된다. 따라서, 제1 브랜치 전원선(63)과 화소 전극(51)이 전기적으로 접속된다.
한편, 데이터 신호로서 메모리 회로(25)의 입력 단자(N1)에 로우 레벨(L)이 입력되면, 제1 출력 단자(N2)로부터는 로우 레벨(L)이 출력되므로, 제1 출력 단자(N2)[입력 단자(N1)]에 접속된 트랜지스터 중, P-MOS 36p가 동작하고, 또한 제2 출력 단자(N3)와 접속된 N-MOS 36n이 동작해서 트랜스퍼 게이트(36)가 구동된다. 따라서, 제2 브랜치 전원선(64)과 화소 전극(51)이 전기적으로 접속된다.
그리고, 동작한 쪽의 트랜스퍼 게이트를 통하여, 제1 브랜치 전원선(63) 또는 제2 브랜치 전원선(64)이 화소 전극(51)과 도통하고, 화소 전극(51)에 전위가 입력된다.
또한, 메모리 회로(25)는, 이상과 같이 선택 스위치(Ts)를 통하여 입력되는 데이터 신호를 전위로서 유지할 수 있고, 일정 기간마다의 리프레시 조작을 행하지 않아도 스위치 회로(35)의 상태를 유지할 수 있다. 따라서, 메모리 회로(25)의 기능에 의해 화소 전극(51)의 전위를 유지할 수 있다. 또한, 다른 신호를 출력하는 복수의 출력 단자를 설치할 수 있으므로, 스위치 회로(35)의 구성에 맞춘 적절한 제어가 가능하다.
전기 영동 소자(50)는, 도 3에 도시하는 바와 같이, 대향하는 화소 전극(51) 및 공통 전극(52)과, 화소 전극(51)과 공통 전극(52) 사이에 배치된 복수의 마이크로 캡슐(53)을 포함한다. 본 실시 형태에서는, 공통 전극(52)측이 관찰측의 전극이다. 또한, 공통 전극은, 화소 전극(51)에 대향하는 전극이므로 대향 전극이라고도 칭해지지만, 본 실시 형태에서는 공통 전극으로서 설명한다.
표시 소자의 일례로서의 전기 영동 소자(50)는, 복수의 마이크로 캡슐(53)에 의해 구성되어 있다. 전기 영동 소자(50)는, 접착제층(31)을 사용해서 소자 기판(28)과 대향 기판(29) 사이에 고정되어 있다. 즉, 전기 영동 소자(50)와 양쪽 기판(28, 29) 사이에 접착제층(31)이 형성되어 있다.
또한, 소자 기판(28)측의 접착제층(31)은 화소 전극(51)면과 접착하기 위해 필용한 것이지만, 대향 기판(29)측의 접착제층(31)에 대해서는 필수는 아니다. 이것은, 미리, 대향 기판(29)에 대해, 공통 전극(52)과 복수의 마이크로 캡슐(53)과 대향 기판(29)측의 접착제층(31)을, 일관한 제조 공정에서 만들어 넣은 후, 전기 영동 시트로서 취급하는 경우에 있어서는, 접착제층(31)으로서 필용하게 되는 것은 소자 기판(28)측의 접착제층(31)으로만 되는 경우가 상정되기 때문이다.
소자 기판(28)은, 예를 들어, 유리나 플라스틱 등으로 이루어지는 기판이다. 소자 기판(28) 상에 화소 전극(51)이 형성되고, 화소 전극(51)은 각각의 화소 회로(P)마다 직사각형으로 형성되어 있다. 도시는 생략하고 있지만, 각 화소 전극(51)의 사이 영역이나 화소 전극(51)의 하면[소자 기판(28)측의 층]에는, 도 1, 도 2에서 도시한 주사선(32), 데이터선(34), 제1 브랜치 전원선(63), 제2 브랜치 전원선(64), 전원선(13, 14), 선택 스위치(Ts), 메모리 회로(25), 스위치 회로(35) 등이 형성되어 있다.
대향 기판(29)은, 화상을 표시하는 측으로 되므로, 예를 들어, 유리 등의 투광성을 갖는 기판으로 된다. 대향 기판(29) 상에 형성된 공통 전극(52)에는, 투광성과 도전성을 구비한 재질이 사용되고, 예를 들어, MgAg(마그네슘 은), ITO(인듐ㆍ주석 산화물), IZO(인듐ㆍ아연 산화물) 등이 사용된다.
또한, 전기 영동 소자(50)는, 미리 대향 기판(29)측에 형성되고, 접착제층(31)까지를 포함한 전기 영동 시트로서 취급되는 것이 일반적이다. 또한, 접착제층(31)측에는 보호용의 박리지가 부착되어 있다.
제조 공정에 있어서는, 별도 제조된, 화소 전극(51)이나 상기 회로 등이 형성된 소자 기판(28)에 대해, 박리지를 박리한 당해 전기 영동 시트를 부착함으로써, 표시부(30)를 형성하고 있다. 이로 인해, 일반적인 구성에서는, 접착제층(31)은 화소 전극(51)측으로만 존재하게 된다.
도 4는 마이크로 캡슐(53)의 구성도이다. 마이크로 캡슐(53)은, 예를 들어, 50㎛ 정도의 입경을 가짐과 함께 폴리메타크릴산메틸, 폴리메타크릴산에틸 등의 아크릴 수지, 우레아 수지, 아라비아 고무 등의 투광성을 갖는 고분자 수지에 의해 형성되어 있다. 이 마이크로 캡슐(53)은 공통 전극(52)과 상술한 화소 전극(51) 사이에 끼움 지지되어 있고, 하나의 화소 내에 복수의 마이크로 캡슐(53)이 종횡으로 배열된 구성으로 되어 있다. 마이크로 캡슐(53)의 주위를 매립하도록, 당해 마이크로 캡슐(53)을 고정하는 바인더(도시는 생략)가 설치되어 있다.
마이크로 캡슐(53)은 구상체이며, 그 내부에는 전기 영동 입자를 분산시키기 위한 용매인 분산매(54)와, 전기 영동 입자로서 복수의 백색 입자(전기 영동 입자)(55)와, 복수의 흑색 입자(전기 영동 입자)(56)와의 대전 입자가 봉입되어 있다. 본 실시 형태에서는, 백색 입자는 플러스로 대전하고 있고, 흑색 입자는 마이너스로 대전하고 있다. 또한, 본 발명은 이와 같은 형태로 한정되는 것이 아니라, 백색 입자를 마이너스로 대전하고, 흑색 입자를 플러스로 대전해도 된다.
분산매(54)는 백색 입자(55)와 흑색 입자(56)를 마이크로 캡슐(53) 내에 분산시키는 액체이다.
분산매(54)로서는, 예를 들어, 물, 메탄올, 에탄올, 이소프로판올, 부탄올, 옥탄올, 메틸셀로솔브 등의 알코올계 용매, 아세트산에틸, 아세트산부틸 등의 각종 에스테르류, 아세톤, 메틸에틸케톤, 메틸이소부틸케톤 등의 케톤류, 펜탄, 헥산, 옥탄 등의 지방족 탄화수소, 시클로헥산, 메틸시클로헥산 등의 지환식 탄화수소, 벤젠, 톨루엔, 크실렌, 헥실 벤젠, 헵틸 벤젠, 옥틸 벤젠, 노닐 벤젠, 데실 벤젠, 운데실 벤젠, 도데실 벤젠, 트리데실 벤젠, 테트라데실 벤젠 등의 장쇄 알킬기를 갖는 벤젠류 등의 방향족 탄화수소, 염화메틸렌, 클로로포름, 사염화탄소, 1, 2-디클로로에탄 등의 할로겐화 탄화수소, 카르복실산염 또는 그 밖의 다양한 유류 등의 단독 또는 이들의 혼합물에 계면 활성제 등을 배합한 것을 들 수 있다.
백색 입자(55)는, 예를 들어, 이산화티타늄, 산화아연, 삼산화안티몬 등의 백색 안료로 이루어지는 입자(고분자 혹은 콜로이드)이며, 예를 들어, 플러스로 대전되어 있다.
흑색 입자(56)는, 예를 들어, 아닐린 블랙, 카본 블랙 등의 흑색 안료로 이루어지는 입자(고분자 혹은 콜로이드)이며, 예를 들어, 마이너스로 대전되어 있다.
이로 인해, 백색 입자(55) 및 흑색 입자(56)는, 분산매(54) 중에서 화소 전극(51)과 공통 전극(52) 사이의 전위차에 의해 발생하는 전기장 중을 이동할 수 있다.
이들 안료에는, 필요에 따라서, 전해질, 계면 활성제, 금속 비누, 수지, 고무, 오일, 바니시, 컴파운드 등의 입자로 이루어지는 하전 제어제, 티타늄계 커플링제, 알루미늄계 커플링제, 실란계 커플링제 등의 분산제, 윤활제, 안정화제 등을 첨가할 수 있다.
백색 입자(55) 및 흑색 입자(56)는 용매 중의 이온에 의해 덮여져 있고, 이들 입자의 표면에는 이온층(57)이 형성되어 있다. 대전하고 있는 백색 입자(55) 및 흑색 입자(56)와 이온층(57) 사이에는, 전기 이중층이 형성되어 있다. 일반적으로, 백색 입자(55)나 흑색 입자(56) 등의 대전 입자는 10㎑ 이상의 주파수의 전계를 인가해도, 전계에 거의 반응하지 않고, 거의 이동하지 않는 것이 알려져 있다. 대전 입자의 주위의 이온은 대전 입자에 비해 입자 직경이 훨씬 작으므로, 전계의 주파수가 10㎑ 이상의 전계를 인가하면 전계에 따라서 이동하는 것이 알려져 있다.
도 5 및 도 6은 마이크로 캡슐(53)의 동작을 설명한 도면이다. 여기서는, 이온층(57)이 형성되지 않는 이상적인 경우를 예로 들어 설명한다.
화소 전극(51)과 공통 전극(52)과의 관계에 있어서, 화소 전극(51)이 저전위, 공통 전극(52)이 고전위인 경우는, 플러스로 대전한 백색 입자(55)가 쿨롱력에 의해 마이크로 캡슐(53) 내에서 화소 전극(51)에 가까이 끌어당겨진다. 한편, 마이너스로 대전한 흑색 입자(56)는 쿨롱력에 의해 마이크로 캡슐(53) 내에서 공통 전극(52)에 가까이 끌어당겨진다. 이에 의해, 마이크로 캡슐(53) 내의 표시면측[공통 전극(52)측]에는 흑색 입자(56)가 모이게 되고, 관찰측인 공통 전극(52)측으로부터 이 화소 회로(P)를 보면, 흑색 입자(56)의 색인 「흑색」이 인식된다.
한편, 화소 전극(51)과 공통 전극(52)과의 관계에 있어서, 화소 전극(51)이 고전위, 공통 전극(52)이 저전위인 경우는, 마이너스로 대전한 흑색 입자(56)가 쿨롱력에 의해 마이크로 캡슐(53) 내에서 화소 전극(51)에 가까이 끌어당겨진다. 한편, 플러스로 대전한 백색 입자(55)는 쿨롱력에 의해 마이크로 캡슐(53) 내에서 공통 전극(52)에 가까이 끌어당겨진다. 이에 의해, 마이크로 캡슐(53)의 표시면측[공통 전극(52)측]에는 백색 입자(55)가 모이게 되고, 관찰측인 공통 전극(52)측으로부터 이 화소 회로(P)를 보면, 백색 입자(55)의 색인 「백색」이 인식된다.
이와 같이, 화소 전극(51)과 공통 전극(52) 사이의 전압을, 표시하고자 하는 계조(밝기)에 따른 값으로 설정하여, 전기 영동 입자를 이동시킴으로써, 원하는 계조 표시를 얻을 수 있다.
또한, 화소 전극(51)과 공통 전극(52) 사이에의 전압의 인가를 정지하면, 쿨롱력이 작용하지 않게 되므로, 전기 영동 입자는 용매의 점성 저항에 의해 정지한다. 전기 영동 입자는, 용매의 점성 저항에 의해 소정의 위치에 장시간 정류할 수 있으므로, 소정의 전압이 인가되었을 때의 표시 상태를, 당해 소정의 전압 인가가 정지된 후라도 유지할 수 있는 성질(기억성)을 갖는다.
설명을 도 1로 되돌린다. 주사선 구동 회로(42)는, 주사 신호 GW[1] 내지 GW[m]을 각 주사선(32)에 출력한다. 여기서는, 제i행의 주사선(32)에 출력되는 주사 신호를 GW[i]로 표기한다. 주사선 구동 회로(42)가, 주사 신호 GW[i]를 소정 기간만 액티브 레벨(하이 레벨)로 설정함으로써, 제i행에 속하는 n개의 화소 회로(P)의 선택 스위치(Ts)가 일제히 온 상태로 변화된다. 주사 신호 GW[i]의 하이 레벨로의 이행은 제i행의 주사선(32)의 선택을 의미한다. 또한, 주사선 구동 회로(42)는, 통상은 주사선(32)을 하나씩 선택해서 하이 레벨의 전압을 인가하지만, 필요에 따라서 모든 주사선(32)을 동시에 선택해서 하이 레벨의 전압을 인가하는 기능을 갖고 있다. 또한, 주사선 구동 회로(42)는, 특정한 주사선(32)만을 순차 선택해서 하이 레벨의 전압을 인가하는 기능을 갖고 있다.
데이터선 구동 회로(44)는, 주사선 구동 회로(42)가 선택한 1행분(n개)의 화소 회로(P)에 대응하는 데이터 신호 Vx[1] 내지 Vx[n]을 생성해서 각 데이터선(34)에 출력한다. 여기서는, 제j열째의 데이터선(34)에 출력되는 데이터 신호를 Vx[j]로 표기한다.
여기서, 제i행의 제j열째에 위치하는 화소 회로(P)에 대해 데이터 신호 Vx가 공급되는 경우를 상정한다. 이 경우, 데이터선 구동 회로(44)는, 주사선 구동 회로(42)가 제i행의 주사선(32)을 선택하는 타이밍에 동기하여, 당해 화소 회로(P)에 대해 지정된 계조(「지정 계조」)에 따른 크기의 전압 신호를 데이터 신호 Vx[j]로서 제j열째의 데이터선(34)에 출력한다. 또한, 데이터선 구동 회로(44)는, 필요에 따라서 모든 데이터선(34)을 하이 임피던스로 하는 기능도 갖고 있다.
당해 데이터 신호 Vx[j]는, 온 상태의 선택 스위치(Ts)(도 2 참조)를 통하여, 당해 화소 회로(P)의 화소 전극(51)에 공급된다(기입된다). 이에 의해, 당해 화소 회로(P)의 전기 영동 소자(50)의 양단부간의 전압[화소 전극(51)과 공통 전극(52) 사이의 전압]이, 당해 화소 회로(P)의 지정 계조에 따른 값으로 설정된다.
이와 같이, 구동부(40)는, 제i행의 주사선(32)을 선택함과 함께, 제i행의 제j열째에 위치하는 화소 회로(P)의 지정 계조에 따른 크기의 데이터 신호 Vx[j]를 제j열째의 데이터선(34)에 출력한다. 이 동작을, 당해 화소 회로(P)에 대한 데이터 신호 Vx[j]의 기입 동작이라고 칭한다.
도 7은 데이터선 구동 회로(44)의 일 구성예를 도시하는 도면이다. 도 7에 도시하는 바와 같이, 데이터선 구동 회로(44)는 시프트 레지스터(44-1)와, 제1 래치 회로(44-2)와, 제2 래치 회로(44-3)와, 펄스 생성 회로(44-4)를 구비한다.
시프트 레지스터(44-1)는 출력단에 n개의 NAND 게이트를 구비하고 있고, 제어 회로(20)로부터 공급된 클럭 신호(CLK)에 따라서, 스타트 펄스(SP)를 시프트하고, 제1 열의 데이터선(34)에 대응하는 1단째로부터, 제n 열의 데이터선(34)에 대응하는 n단째까지, 순차, 샘플링 신호(s1 내지 sn)를 출력한다.
제1 래치 회로(44-2)는, 샘플링 신호(s1 내지 sn)가 입력된 단으로부터 순차, 그 샘플링 신호(s1 내지 sn)에 대응하는 기간, 영상 신호(VIDEO)를 도입하고, 제2 래치 회로(44-3)에 출력한다. 또한, 영상 신호(VIDEO)는 제어 회로(20)로부터 제1 래치 회로(44-2)에 공급된다.
제2 래치 회로(44-3)는, 래치 펄스(LAT)가 액티브하게 되는 타이밍에서, 제1 래치 회로(44-2)의 각 단으로부터 공급된 영상 신호(VIDEO)(데이터 신호 Vx[1] 내지 Vx[n])를 유지하고, 1행분의 데이터 신호 Vx[1] 내지 Vx[n]을, 제1 열로부터 제n 열의 데이터선(34)에 공급한다.
상세하게는, 제어 회로(20)에 의한 제어로, 제2 래치 회로(44-3)의 1단째로부터 n단째(1행분)의 영상 신호(VIDEO)의 도입이 완료되면, 래치 펄스(LAT)가 제2 래치 회로(44-3)에 입력되고, 제1 열로부터 제n 열의 데이터선(34)에, 데이터 신호 Vx[1] 내지 Vx[n]이 출력된다.
펄스 생성 회로(44-4)는, 시프트 레지스터(44-1)의 최종 단인 n단째의 이후에 3단의 시프트 레지스터를 추가하고, 그 출력의 논리합을 취하여 래치 펄스(LAT)로서 출력한다. 이에 의해 래치 펄스(LAT)를 클럭 신호(CLK)의 2주기분까지 확대한다.
이하, 데이터선 구동 회로(44)의 구성 및 동작에 대해서 상세하게 설명한다.
도 8에 도시하는 바와 같이, 시프트 레지스터(44-1)는, 복수의 단위 회로 U0 내지 Un＋3과, 복수의 NAND 게이트(GT2)와, 복수의 인버터(INV4)를 구비한다. 초단의 단위 회로(U0)는 스타트 펄스(SP)를 래치하는 기능을 갖고, 2단째의 단위 회로(U1)로부터 n단째의 단위 회로(Un)는 샘플링 신호(s1 내지 sn)를 생성하는 기능을 갖고 있다. 또한, n＋1단째로부터 n＋3단째의 단위 회로 Un＋1 내지 Un＋3은, 래치 펄스(LAT)를 생성하는 펄스 생성 회로(44-4)의 일부로서 기능한다. 각 단위 회로는, 클록드 인버터(INV1 및 INV2)와, 인버터(INV3)와, NOR 게이트(GT1)를 구비하고 있다.
클록드 인버터(INV1 및 INV2)는 클럭 신호(CLK)에 기초하여 동작한다. 이 예에 있어서, 단위 회로(U0)의 클록드 인버터(INV1) 및 단위 회로(U1)의 클록드 인버터(INV2)는, 클럭 신호(CLK)가 H 레벨인 경우에 인버터로서 동작하고, 클럭 신호(CLK)가 L 레벨인 경우에는 출력 단자를 하이 임피던스 상태로 한다. 한편, 단위 회로(U0)의 클록드 인버터(INV2) 및 단위 회로(U1)의 클록드 인버터(INV1)는, 인버터(INV3)를 통하여 클럭 신호(CLK)가 L 레벨인 경우에 인버터로서 동작하고, 클럭 신호(CLK)가 H 레벨인 경우에는 출력 단자를 하이 임피던스 상태로 한다.
NOR 게이트(GT1)는, 한쪽의 입력 단자에 리셋 신호(RST)가 접속되고, 다른 쪽의 입력 단자에 클록드 인버터(INV1) 및 클록드 인버터(INV2)의 출력 단자가 접속된다. 또한, NOR 게이트(GT1)의 출력 단자는, 다음 단의 NAND 게이트(GT2)의 입력 단자에 접속됨과 함께, 동일한 단의 클록드 인버터(INV2)와 다음 단의 클록드 인버터(INV1)의 입력 단자에 접속된다. 따라서, 동일한 단에 있어서는, NOR 게이트(GT1)와 클록드 인버터(INV2)에서 래치 회로가 형성되어 있다.
이와 같이 각 단위 회로는, 클록드 인버터(INV2)와 NOR 게이트(GT1)로 구성되는 래치 회로와, 이 래치 회로에 스타트 펄스(SP)의 논리 레벨을 기입하는 클록드 인버터(INV1)로 구성된다. 그리고, 클록드 인버터(INV1 및 INV2)의 액티브ㆍ비액티브를 배타적으로 제어함으로써, 어떤 단위 회로에서는, 래치 회로에의 기입을 금지하고 논리 레벨을 홀딩하는 상태에서 동작시키고, 이에 인접하는 단위 회로에서는 래치 회로에의 기입을 허용하는 상태에서 동작시키고, 이 상태를 클럭 신호(CLK)의 1/2 주기로 전환한다.
NAND 게이트(GT2)와 인버터(INV4)는, 2단째의 단위 회로(U1)로부터 n단째의 단위 회로(Un)에 대응해서 각각 n개 설치되어 있다. NAND 게이트(GT2)의 입력 단자는, 대응하는 단위 회로에 있어서의 NOR 게이트(GT1)의 출력 단자와, 1개 전의 단의 단위 회로에 있어서의 NOR 게이트(GT1)의 출력 단자가 접속된다. 각 NAND 게이트(GT2)의 출력 단자는, 각 인버터(INV4)의 입력 단자에 접속되고, 각 인버터(INV4)의 출력 단자는, 제1 래치 회로(44-2)의 각 트랜지스터(Tr1)의 게이트 단자에 접속된다. 이와 같이 구성함으로써, n개의 인버터(INV4)로부터 샘플링 신호(s1 내지 sn)가 출력된다.
제1 래치 회로(44-2)는, n개의 단위 회로(P1 내지 Pn)를 구비한다. 각 단위 회로는 트랜지스터(Tr1)와, 인버터(INV5) 및 인버터(INV6)로 이루어지는 래치 회로를 구비하고 있다. 각 트랜지스터(Tr1)의 게이트 단자는, 시프트 레지스터(44-1)의 각 인버터(INV4)의 출력 단자와 접속되고, 각 트랜지스터(Tr1)의 소스 단자는 영상 신호(VIDEO)의 공급선과 접속된다. 또한, 각 트랜지스터(Tr1)의 드레인 단자는 인버터(INV5)의 입력 단자에 접속된다. 인버터(INV5)의 출력 단자는 인버터(INV6)의 입력 단자에 접속되고, 인버터(INV6)의 출력 단자는 인버터(INV5)의 입력 단자에 접속된다. 이와 같이 구성함으로써, 인버터(INV5)와 인버터(INV6)는 래치 회로를 형성한다. 제1 래치 회로(44-2)에 있어서는, 샘플링 신호(s1 내지 sn)가 입력된 단으로부터 순차, 트랜지스터(Tr1)가 온 상태로 되고, 당해 샘플링 신호(s1 내지 sn)에 대응하는 기간, 영상 신호(VIDEO)가 래치 회로에 의해 래치된다. 각 인버터(INV5)의 출력 단자는, 제2 래치 회로(44-3)의 각 트랜지스터(Tr2)의 소스 단자에 접속되고, 영상 신호(VIDEO)가 제2 래치 회로(44-3)에 공급된다.
제2 래치 회로(44-3)는, n개의 단위 회로(R1 내지 Rn)를 구비한다. 각 단위 회로는 트랜지스터(Tr2)와, 인버터(INV7) 및 인버터(INV8)로 이루어지는 래치 회로를 구비하고 있다. 각 트랜지스터(Tr2)의 게이트 단자는 래치 펄스(LAT)의 공급선과 접속되고, 각 트랜지스터(Tr2)의 소스 단자는 제1 래치 회로(44-2)의 각 인버터(INV5)의 출력 단자와 접속된다. 또한, 각 트랜지스터(Tr2)의 드레인 단자는 인버터(INV7)의 입력 단자에 접속된다. 인버터(INV7)의 출력 단자는 인버터(INV8)의 입력 단자에 접속되고, 인버터(INV8)의 출력 단자는 인버터(INV7)의 입력 단자에 접속된다. 이와 같이 구성함으로써, 인버터(INV7)와 인버터(INV8)는 래치 회로를 형성한다.
1단째로부터 n단째(1행분)의 영상 신호(VIDEO)가 제1 래치 회로로부터 출력되고 펄스 생성 회로(44-4)로부터 출력되는 래치 펄스(LAT)가 액티브하게 되는 타이밍에서 각 트랜지스터(Tr2)가 온 상태로 되면, 제1 래치 회로(44-2)의 각 인버터(INV5)로부터 공급된 영상 신호(VIDEO)를 유지하고, Vx[1] 내지 Vx[n]으로서 각 인버터(INV7)로부터 출력함으로써, 제1 열로부터 제n 열의 데이터선(34)에 데이터 신호 Vx[1] 내지 Vx[n]이 공급된다.
펄스 생성 회로(44-4)는, 시프트 레지스터(44-1)의 제n＋1단 내지 제n＋3단의 단위 회로 Un＋1 내지 단위 회로 Un＋3과, OR 게이트(GT3)를 구비한다. 단위 회로 Un＋1 내지 단위 회로 Un＋3은, 시프트 레지스터(44-1)의 제n 단째의 단위 회로(Un)로부터 출력되는 출력 신호(SRn)를, 클럭 신호(CLK)의 1/2 주기마다 시프트시켜 출력한다. 그리고, OR 게이트(GT3)는, 단위 회로 Un＋1 내지 단위 회로 Un＋3의 출력 신호 중 어느 하나가 H 레벨인 기간 중, H 레벨의 래치 펄스(LAT)를 출력한다. 따라서, 클럭 신호(CLK)의 2주기분의 폭의 래치 펄스(LAT)가 얻어진다.
다음에, 도 9의 타이밍 차트를 참조하여, 데이터선 구동 회로(44)의 동작을 설명한다. 도 9에 도시하는 바와 같이, 제어 회로(20)는, 우선 시각 t0에 있어서, 리셋 신호(RST)를 L 레벨로부터 H 레벨로 상승하고, 시각 t0으로부터 클럭 신호(CLK)의 1/2 주기 후의 시각 t1까지 리셋 신호(RST)의 H 레벨을 유지한다. 그 결과, 시프트 레지스터(44-1)의 각 단위 회로의 각 NOR 게이트(GT1)에 H 레벨의 리셋 신호(RST)가 입력되고, 시프트 레지스터(44-1)의 각 NOR 게이트(GT1) 출력 신호인 신호 SR0 내지 SRn과, 펄스 생성 회로(44-4)에 있어서 사용되는 신호 SRn＋1 내지 SRn＋3은, 모두 L 레벨로 리셋된다.
다음에, 시각 t1로부터 클럭 신호(CLK)의 1/4 주기 후의 시각 t2에 있어서, 클럭 신호(CLK)의 1 주기분의 펄스 폭을 갖는 스타트 펄스(SP)가 제어 회로(20)로부터 출력되고, 시프트 레지스터(44-1)의 초단의 단위 회로(U0)에 있어서의 클록드 인버터(INV1)에 공급된다. 이 단계에서는, 클럭 신호(CLK)가 L 레벨이므로, 클록드 인버터(INV1)의 출력 단자는 하이 임피던스 상태로 되어 있다. 다음에, 시각 t2로부터 클럭 신호(CLK)의 1/4 주기 후의 시각 t3에 있어서, 제어 회로(20)로부터 클럭 신호(CLK)가 시프트 레지스터(44-1)에 공급되고, 클럭 신호(CLK)는 시각 t3에 있어서 L 레벨로부터 H 레벨로 상승한다. 그 결과, 초단의 단위 회로(U0)에 있어서의 클록드 인버터(INV1)는 액티브 상태로 되고, 클록드 인버터(INV1)는 입력 단자에 공급되어 있는 H 레벨의 스타트 펄스(SP)를 반전시켜 L 레벨의 신호를 NOR 게이트(GT1)에 공급한다. 따라서, 시각 t3에 있어서 초단의 NOR 게이트(GT1)의 출력 신호(SR0)는 L 레벨로부터 H 레벨로 상승한다. 또한, 시각 t3에 있어서 클럭 신호(CLK)가 L 레벨로부터 H 레벨로 상승하면, 2단째 이후의 클록드 인버터(INV3) 또는 클록드 인버터(INV1)도 액티브 상태로 되지만, 2단째 이후에 있어서는 어느 쪽의 NOR 게이트(GT1)의 출력도 L 레벨인 상태이므로, 2단째 이후의 NOR 게이트(GT1)의 출력 신호 SR1 내지 SRn＋3은 L벨을 유지하게 된다.
클럭 신호(CLK)의 H 레벨은 시각 t4까지 유지되어 있고, 시각 t4에 있어서는 스타트 펄스(SP)도 H 레벨로 유지되어 있으므로, 초단의 NOR 게이트(GT1)의 출력 신호(SR0)도 시각 t4에 있어서는 여전히 H 레벨을 유지하고 있다. 그리고, 시각 t4에 있어서 클럭 신호(CLK)가 H 레벨로부터 L 레벨로 하강하면, 초단의 클록드 인버터(INV3)가 액티브 상태로 되고, 초단의 NOR 게이트(GT1)의 출력 신호(SR0)를 반전시킨 L 레벨의 신호를 초단의 NOR 게이트(GT1)의 입력에 공급한다. 따라서, 초단의 NOR 게이트(GT1)의 출력 신호(SR0)는, 클럭 신호(CLK)의 레벨이 다음에 변화되는 시각 t6까지 H 레벨로 유지되게 된다.
또한, 시각 t4에 있어서 클럭 신호(CLK)가 H 레벨로부터 L 레벨로 하강하면, 2단째의 클록드 인버터(INV1)가 액티브 상태로 되고, 초단의 NOR 게이트(GT1)의 출력 신호(SR0)를 반전시킨 신호를 2단째의 NOR 게이트(GT1)의 입력 단자에 공급한다. 따라서, 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)는 시각 t4에 있어서 L 레벨로부터 H 레벨로 상승한다.
그 결과, 초단의 NOR 게이트(GT1)의 출력 신호(SR0)와 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)가 입력 단자에 공급되는 NAND 게이트(GT2)의 출력은 시각 t4에 있어서 H 레벨로부터 L 레벨로 하강하고, 인버터(INV4)를 통하여, 시각 t4에 L 레벨로부터 H 레벨로 상승하는 샘플링 신호(s1)(도 9에는 도시하지 않음)가 제1 래치 회로(44-2)의 초단의 트랜지스터(Tr1)의 게이트 단자에 공급된다.
또한, 시각 t4에 있어서 클럭 신호(CLK)가 H 레벨로부터 L 레벨로 하강하면, 3단째 이후의 클록드 인버터(INV3) 또는 클록드 인버터(INV1)도 액티브 상태로 되지만, 3단째 이후에 있어서는 어느 쪽의 NOR 게이트(GT1)의 출력도 L 레벨인 상태이므로, 3단째 이후의 NOR 게이트(GT1)의 출력 신호 SR2 내지 SRn＋3은 L 레벨을 유지하게 된다.
제어 회로(20)가, 시각 t4로부터 클럭 신호(CLK)의 1/4 주기 후의 시각 t5에, 스타트 펄스(SP)를 H 레벨로부터 L 레벨로 하강하지만, 초단의 단위 회로(U0)의 클록드 인버터(INV1)는 비액티브 상태 그대로이므로, 스타트 펄스(SP)의 레벨의 변화는 초단의 NOR 게이트(GT1)의 출력 신호(SR0)에는 영향을 주지 않는다.
또한, 클럭 신호(CLK)의 L 레벨은 시각 t6까지 유지되어 있고, 시각 t6까지는 초단의 NOR 게이트(GT1)의 출력 신호(SR0)도 H 레벨로 유지되어 있으므로, 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)도 시각 t6에 있어서는 여전히 H 레벨을 유지하고 있다. 그리고, 시각 t6에 있어서 클럭 신호(CLK)가 L 레벨로부터 H 레벨로 상승하면, 2단째의 클록드 인버터(INV3)가 액티브 상태로 되고, 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)를 반전시킨 L 레벨의 신호를 2단째의 NOR 게이트(GT1)의 입력에 공급한다. 따라서, 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)는, 클럭 신호(CLK)의 레벨이 다음에 변화되는 시각 t7까지 H 레벨로 유지되게 된다.
시각 t4로부터 클럭 신호(CLK)의 1/2 주기 후의 시각 t6에, 클럭 신호(CLK)가 L 레벨로부터 H 레벨로 상승하면, 초단의 단위 회로 U0에 있어서의 클록드 인버터(INV1)가 액티브 상태로 되고, 시각 t6에 있어서는 이미 L 레벨로 되어 있는 스타트 펄스(SP)를 초단의 NOR 게이트(GT1)의 입력 단자에 공급한다. 따라서, 초단의 NOR 게이트(GT1)의 출력 신호(SR0)는, 시각 t6에 있어서 H 레벨로부터 L 레벨로 하강한다.
그 결과, 초단의 NOR 게이트(GT1)의 출력 신호(SR0)와 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)가 입력 단자에 공급되는 NAND 게이트(GT2)의 출력은 시각 t6에 있어서 L 레벨로부터 H 레벨로 상승하고, 인버터(INV4)를 통하여, 시각 t6에 있어서 H 레벨로부터 L 레벨로 하강하는 샘플링 신호(s1)(도 9에는 도시하지 않음)가, 제1 래치 회로(44-2)의 초단의 트랜지스터(Tr1)의 게이트 단자에 공급된다.
따라서, 시각 t4로부터 시각 t6까지의 클럭 신호(CLK)의 1/2 주기분의 기간 T1에 있어서, 제1 래치 회로(44-2)의 초단의 트랜지스터(Tr1)는 온 상태로 되고, 이 타이밍에 있어서 트랜지스터(Tr1)의 소스 단자에 공급되는 영상 신호(VIDEO)의 내용인 D1이, 제1 래치 회로(44-2)의 초단의 래치 회로에 래치되게 된다.
또한, 시각 t6에 있어서 클럭 신호(CLK)가 L 레벨로부터 H 레벨로 상승하면, 3단째의 클록드 인버터(INV1)가 액티브 상태로 되고, 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)를 반전시킨 신호를 3단째의 NOR 게이트(GT1)의 입력 단자에 공급한다. 따라서, 3단째의 NOR 게이트(GT1)의 출력 신호(SR2)는 시각 t6에 있어서 L 레벨로부터 H 레벨로 상승한다.
그 결과, 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)와 3단째의 NOR 게이트(GT1)의 출력 신호(SR2)가 입력 단자에 공급되는 NAND 게이트(GT2)의 출력은 시각 t6에 있어서 H 레벨로부터 L 레벨로 하강하고, 인버터(INV4)를 통하여, 시각 t6에 L벨로부터 H 레벨로 상승하는 샘플링 신호(s2)(도 9에는 도시하지 않음)가 제1 래치 회로(44-2)의 2단째의 트랜지스터(Tr1)의 게이트 단자에 공급된다.
또한, 시각 t6에 있어서 클럭 신호(CLK)가 L 레벨로부터 H 레벨로 상승하면, 4단째 이후의 클록드 인버터(INV3) 또는 클록드 인버터(INV1)도 액티브 상태로 되지만, 4단째 이후에 있어서는 어느 쪽의 NOR 게이트(GT1)의 출력도 L 레벨인 상태이므로, 4단째 이후의 NOR 게이트(GT1)의 출력 신호 SR3 내지 SRn＋3은 L 레벨을 유지하게 된다.
또한, 클럭 신호(CLK)의 H 레벨은 시각 t7까지 유지되어 있고, 시각 t7까지는 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)도 H 레벨로 유지되어 있으므로, 3단째의 NOR 게이트(GT1)의 출력 신호(SR2)도 시각 t7에 있어서는 여전히 H 레벨을 유지하고 있다. 그리고, 시각 t7에 있어서 클럭 신호(CLK)가 H 레벨로부터 L 레벨로 하강하면, 3단째의 클록드 인버터(INV3)가 액티브 상태로 되고, 3단째의 NOR 게이트(GT1)의 출력 신호(SR2)를 반전시킨 L 레벨의 신호를 3단째의 NOR 게이트(GT1)의 입력에 공급한다. 따라서, 3단째의 NOR 게이트(GT1)의 출력 신호(SR2)는, 클럭 신호(CLK)의 레벨이 다음에 변화되는 시각 t8까지 H 레벨로 유지되게 된다.
클럭 신호(CLK)가 시각 t6으로부터 클럭 신호(CLK)의 1/2 주기 후의 시각 t7에 H 레벨로부터 L 레벨로 변화하면, 2단째의 단위 회로 U1의 클록드 인버터(INV1)는 액티브 상태로 되고, 시각 t7에는 이미 L 레벨로 되어 있는 초단의 NAND 게이트의 출력 신호(SR0)를 반전시켜 H 레벨의 신호를 2단째의 NOR 게이트(GT1)의 입력 단자에 공급한다. 그 결과, 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)는, 시각 t7에 있어서 H 레벨로부터 L 레벨로 변화한다.
그 결과, 2단째의 NOR 게이트(GT1)의 출력 신호(SR1)와 3단째의 NOR 게이트(GT1)의 출력 신호(SR2)가 입력 단자에 공급되는 NAND 게이트(GT2)의 출력은 시각 t7에 있어서 L 레벨로부터 H 레벨로 상승하고, 인버터(INV4)를 통하여, 샘플링 신호(s2)(도 9에는 도시하지 않음)는 시각 t7에 H 레벨로부터 L 레벨로 변화하고, L 레벨로 변화하는 신호가 제1 래치 회로(44-2)의 2단째의 트랜지스터(Tr1)의 게이트 단자에 공급된다.
따라서, 시각 t6으로부터 시각 t7까지의 클럭 신호(CLK)의 1/2 주기분의 기간 T2에 있어서, 제1 래치 회로(44-2)의 2단째의 트랜지스터(Tr1)는 온 상태로 되고, 이 타이밍에 있어서 트랜지스터(Tr1)의 소스 단자에 공급되는 영상 신호(VIDEO)의 내용인 D2가, 제1 래치 회로(44-2)의 2단째의 래치 회로에 래치되게 된다.
이하, 마찬가지로 하여, 각 단의 NOR 게이트(GT1)의 출력 신호는, 전단의 NOR 게이트(GT1)의 출력 신호가 L 레벨로부터 H 레벨로 상승하는 타이밍으로부터 클럭 신호(CLK)의 1/2 주기분만큼 시프트해서 L 레벨로부터 H 레벨로 상승하고, 클럭 신호(CLK)의 1 주기 후에 H 레벨로부터 L 레벨로 하강한다. 즉, 클럭 신호(CLK)의 1 주기분의 펄스 폭을 갖는 스타트 펄스(SP)가, 클럭 신호(CLK)의 1/2 주기분만큼 시프트해서 각 단의 NOR 게이트(GT1)로부터 순차 출력되게 된다. 그리고, 소정의 단에 착안하면, 그 소정의 단의 1개 전단의 NOR 게이트(GT1)의 출력 신호와, 그 소정의 단의 NOR 게이트(GT1)의 출력 신호가 모두 H 레벨로 되는 클럭 신호(CLK)의 1/2 주기분의 기간에 있어서, 그 소정의 단에 대응하는 제1 래치 회로의 단의 트랜지스터(Tr1)가 온 상태로 되고, 그 타이밍에서 당해 트랜지스터(Tr1)의 소스 단자에 공급되는 영상 신호(VIDEO)의 내용인 데이터가 제1 래치 회로의 해당 단의 래치 회로에 래치되게 된다. 이와 같이 하여, 제1 래치 회로의 1단째로부터 n단째까지의 단위 회로(P1 내지 Pn)에 있어서의 래치 회로에 영상 신호(VIDEO)의 데이터(D1 내지 Dn)(데이터 신호 Vx[1] 내지 Vx[n])가 순차 래치되게 된다.
그리고, 제1 래치 회로의 최종 단인 n단째의 단위 회로(Pn)에 있어서의 래치 회로에 영상 신호(VIDEO)의 Dn이 래치되고, 시프트 레지스터(44-1)의 n＋1단째의 단위 회로 Un＋1, 즉, 펄스 생성 회로(44-4)로서 기능하는 n＋1단째의 단위 회로 Un＋1에 있어서의 NANA 게이트(GT1)가 시각 t9에 있어서 L 레벨로부터 H 레벨로 상승하면, 펄스 생성 회로(44-4)의 OR 게이트(GT3)의 출력 신호인 래치 펄스(LAT)는 시각 t9에 있어서 L 레벨로부터 H 레벨로 상승한다.
따라서, 제2 래치 회로(44-3)의 각 단의 트랜지스터(Tr2)는 온 상태로 되고, 제1 래치 회로(44-2)의 각 단의 래치 회로에 래치되어 있는 영상 신호(VIDEO)의 데이터(D1 내지 Dn)가, 일제히 제2 래치 회로(44-3)의 각 단의 래치 회로에 래치된다.
또한, 펄스 생성 회로(44-4)에 있어서는, n＋1단째의 NOR 게이트(GT1)의 출력 신호 SRn＋1에 이어서, n＋2단째의 NOR 게이트(GT1)의 출력 신호 SRn＋2, n＋3단째의 NOR 게이트(GT1)의 출력 신호 SRn＋3이, 클럭 신호(CLK)의 1/2 주기만큼 시프트해서 L 레벨로부터 H 레벨로 순차 상승되어 간다. n＋1단째의 NOR 게이트(GT1)의 출력 신호 SRn＋1은 시각 t11에, n＋2단째의 NOR 게이트(GT1)의 출력 신호 SRn＋2는 시각 t12, 그리고, n＋3단째의 NOR 게이트(GT1)의 출력 신호 SRn＋3은 시각 t13에 각각 H 레벨로부터 L 레벨로 하강하지만, 출력 신호 SRn＋1 내지 출력 신호 SRn＋3은, 각각 클럭 신호(CLK)의 1/2 주기분만큼 H 레벨이 겹치는 기간을 갖고 있으므로, 결국, 도 9에 도시하는 바와 같이, OR 게이트(GT3)의 출력 신호인 래치 펄스(LAT)는 시각 t9로부터 시각 t13까지, 즉, 클럭 신호(CLK)의 2 주기분의 기간 T3에 있어서 H 레벨을 유지하고, 시각 t13에 있어서 H 레벨로부터 L 레벨로 변화하는 신호로 된다. 바꿔 말하면, 래치 펄스(LAT)는 클럭 신호(CLK)의 2 주기분의 펄스 폭을 갖는 신호로 된다.
그 결과, 전체 데이터선(34)에 대응하는 제2 래치 회로(44-3)의 초단으로부터 n단까지의 모든 래치 회로를, 스타트 펄스(SP)의 펄스 폭보다도 넓고, 클럭 신호(CLK)의 2 주기분이라고 하는 충분히 여유를 가진 시간으로 구동하는 것이 가능하게 되고, 제1 래치 회로(44-2)에 래치된 데이터 신호 Vx[1] 내지 Vx[n]을, 확실하게 제2 래치 회로(44-3)에 래치시킬 수 있고, 또한, 제2 래치 회로(44-3)에 의해 전체 데이터선(34)에 확실하게 기입할 수 있으므로, 표시 불량을 없앨 수 있다.
(비교예)
도 16 및 도 17을 참조하면서 비교예에 대해서 설명한다. 도 16에 도시하는 비교예의 데이터선 구동 회로(440)는 시프트 레지스터(440-1)와, 제1 래치 회로(440-2)와, 제2 래치 회로(440-3)와, 펄스 생성 회로(440-4)를 구비하고 있다. 제1 래치 회로(440-2) 및 제2 래치 회로(440-3)는, 각각 도 8에 도시하는 제1 실시 형태에 있어서의 데이터선 구동 회로(44)의 제1 래치 회로(44-2) 및 제2 래치 회로(44-3)와 동일한 구성이다. 그러나, 시프트 레지스터(440-1)는, 도 8에 도시하는 제1 실시 형태에 있어서의 시프트 레지스터(44-1)에 비교하면, n＋1개의 단위 회로 U0 내지 Un＋1을 구비하고 있고, 단위 회로의 수가 시프트 레지스터(44-1)보다도 2개 적게 되어 있다. 그리고, 펄스 생성 회로(440-4)는 시프트 레지스터(440-1)의 n＋1단째의 단위 회로 Un＋1과, NAND 게이트(GT2)와, 5개의 인버터(INV10 내지 INV14)로 구성되어 있다.
시프트 레지스터(440-1)가 초단으로부터 n단까지의 단위 회로(U0 내지 Un)를 구비하고 있고, 제1 래치 회로(440-2) 및 제2 래치 회로(440-3)가, 각각 제1 실시 형태에 있어서의 데이터선 구동 회로(44)의 제1 래치 회로(44-2) 및 제2 래치 회로(44-3)와 같은 구성이므로, 도 17에 도시하는 바와 같이, 시각 t0으로부터 시각 t9까지에 있어서, 영상 신호(VIDEO)의 데이터(D1 내지 Dn)(데이터 신호 Vx[1] 내지 Vx[n])가 제1 래치 회로(440-2)의 초단으로부터 n단까지의 각 래치 회로에 래치되는 동작은 제1 실시 형태와 마찬가지이다.
그러나, 시각 t9에 있어서 n＋1단째의 단위 회로 Un＋1의 NOR 게이트(GT1)의 출력 신호 SRn＋1이 L 레벨로부터 H 레벨로 상승하면, n단째의 단위 회로 Un의 NOR 게이트(GT1)의 출력 신호(SRn)와 n＋1단째의 단위 회로 Un＋1의 NOR 게이트(GT1)의 출력 신호 SRn＋1이 입력 단자에 입력되는 펄스 생성 회로(440-4)의 NAND 게이트(GT2)의 출력은 H 레벨로부터 L 레벨로 변화한다. 그 결과, 래치 펄스(LAT)는, 버퍼로서 기능하는 5개의 인버터(INV10 내지 INV14)를 통하여, 시각 t9에 있어서 L 레벨로부터 H 레벨로 상승한다.
따라서, 제2 래치 회로(440-3)의 각 단의 트랜지스터(Tr2)는 온 상태로 되고, 제1 래치 회로(440-2)의 각 단의 래치 회로에 래치되어 있는 영상 신호(VIDEO)의 데이터(D1 내지 Dn)가, 일제히 제2 래치 회로(440-3)의 각 단의 래치 회로에 래치된다.
시각 t9로부터 클럭 신호(CLK)의 1/2 주기 후의 시각 t10에 있어서, n단째의 NOR 게이트(GT1)의 출력 신호(SRn)가 H 레벨로부터 L 레벨로 변화되면, n단째의 단위 회로 Un의 NOR 게이트(GT1)의 출력 신호(SRn)와 n＋1단째의 단위 회로 Un＋1의 NOR 게이트(GT1)의 출력 신호 SRn＋1이 입력 단자에 입력되는 펄스 생성 회로(440-4)의 NAND 게이트(GT2)의 출력은 L 레벨로부터 H 레벨로 상승한다. 그 결과, 래치 펄스(LAT)는, 버퍼로서 기능하는 5개의 인버터(INV10 내지 INV14)를 통하여, 시각 t10에 있어서 H 레벨로부터 L 레벨로 변화한다.
따라서, 비교예에 있어서의 펄스(LAT)는, 도 17에 도시하는 바와 같이, 시각 t9로부터 시각 t10까지, 즉, 클럭 신호(CLK)의 1/2 주기분의 기간 T4에 있어서 H 레벨을 유지하고, 시각 t10에 있어서 H 레벨로부터 L 레벨로 변화하는 신호로 된다. 바꿔 말하면, 비교예의 래치 펄스(LAT)는 클럭 신호(CLK)의 1/2 주기분의 펄스 폭을 갖는 신호로 된다.
따라서, 전체 데이터선(34)에 대응하는 제2 래치 회로(440-3)의 초단으로부터 n단까지의 모든 래치 회로를, 클럭 신호(CLK)의 1/2 주기분이라고 하는 매우 짧은 시간으로 구동할 필요가 있다. 따라서, 비교예에서는, 표시 불량을 방지하기 위해, 5개의 인버터(INV10 내지 INV14)를 버퍼로서 기능시켜, 래치 펄스(LAT)의 구동 능력을 높이고 있다. 그러나, 이와 같은 구성에서는, 버퍼로서 기능하는 인버터 중, 최종 단의 인버터(INV14)에 있어서 큰 전류를 취급할 필요가 있으므로, 초단의 인버터(INV10)로부터 최종 단의 인버터(INV14)에 걸쳐서 서서히 트랜지스터의 채널 폭을 크게 하고, 최종 단의 인버터(INV14)에서는 매우 크게 할 필요가 있다. 그 결과, 버퍼를 구성하는 인버터(INV10)로부터 인버터(INV14)를 구성하는 트랜지스터의 특성에 따라서는 큰 누설 전류가 발생하여, 소비 전력이 커지는 경우가 있었다.
상술한 비교예와 제1 실시 형태를 비교하면 명백해진 바와 같이, 본 발명에 있어서는 클럭 신호(CLK)의 2 주기분이라고 하는 충분히 여유를 가진 펄스 폭의 래치 펄스(LAT)를 생성할 수 있으므로, 큰 버퍼를 설치할 필요가 없고, 소비 전력의 증대를 방지하면서, 전체 데이터 신호를 전체 데이터선(34)에 확실하게 기입해서 표시 불량을 없앨 수 있다.
또한, 제1 실시 형태에 있어서는, 시프트 레지스터(44-1)의 n＋1단 내지 n＋3단의 단위 회로 Un＋1 내지 Un＋3을 펄스 생성 회로(44-4)의 일부로서 사용하는 예에 대해서 설명했지만, 단위 회로 Un＋1 내지 Un＋3에 상당하는 회로를 시프트 레지스터(44-1)와는 별개로 구성하고, 이를 펄스 생성 회로(44-4)의 일부로서 사용해도 된다.
<제2 실시 형태>
다음에, 본 발명의 제2 실시 형태에 대해서 도 10 및 도 11을 참조하면서 설명한다. 제2 실시 형태의 데이터선 구동 회로(44)는, 도 10에 도시하는 바와 같이, 시프트 레지스터(44-1)에는 초단으로부터 n단까지의 단위 회로(U0 내지 Un)가 구비되어 있다. 또한, 펄스 생성 회로(44-4)는, 시프트 레지스터(44-1)의 최종 단인 n단째의 이후에 추가한 1단의 시프트 레지스터와, SR 플립플롭(FF1)과, 인버터(INV8) 및 인버터(INV9)를 구비하고 있다. 또한, 제1 래치 회로(44-2) 및 제2 래치 회로(44-3)의 구성은, 제1 실시 형태에 있어서의 제1 래치 회로(44-2) 및 제2 래치 회로(44-3)의 구성과 동일하다.
SR 플립플롭(FF1)의 리셋 입력 단자(R)는 스타트 펄스(SP)의 공급 단자와 접속되어 있고, 세트 입력 단자(S)는 시프트 레지스터(44-1)의 최종 단의 n단째의 이후에 추가한 단위 회로 Un＋1에 있어서의 NOR 게이트(GT1)의 출력 단자와 접속되어 있다. 그리고, 출력 단자(Q)와 인버터(INV8)를 접속하고, 래치 펄스(LAT)를 공급한다.
시프트 레지스터(44-1)가 초단으로부터 n단까지의 단위 회로(U0 내지 Un)를 구비하고 있고, 제1 래치 회로(44-2) 및 제2 래치 회로(44-3)가, 각각 제1 실시 형태에 있어서의 제1 래치 회로(44-2) 및 제2 래치 회로(44-3)와 동일한 구성이므로, 도 11에 도시하는 바와 같이, 시각 t0으로부터 시각 t9까지에 있어서, 영상 신호(VIDEO)의 데이터(D1 내지 Dn)(데이터 신호 Vx[1] 내지 Vx[n])가 제1 래치 회로(44-2)의 초단으로부터 n단까지의 각 래치 회로에 래치되는 동작은 제1 실시 형태와 마찬가지이다.
그러나, n단의 단위 회로 Un의 NOR 게이트(GT1)의 출력 신호(SRn)가 L 레벨로부터 H 레벨로 상승하는 시각 t14보다도 클럭 신호(CLK)의 1/2 주기 후의 시각 t9에, 추가한 1단의 단위 회로 Un＋1의 NOR 게이트(GT1)의 출력 신호 SRn＋1이 L 레벨로부터 H 레벨로 상승하면, 이 출력 신호 SRn＋1이 SR 플립플롭(FF1)의 세트 입력 단자(S)에 공급되고, SR 플립플롭(FF1)의 출력 단자(Q)로부터의 출력 신호는 시각 t9에 있어서 L 레벨로부터 H 레벨로 상승한다. 그 결과, 래치 펄스(LAT)는, 버퍼로서 기능하는 인버터(INV8 및 INV9)를 통하여, 시각 t9에 있어서 L 레벨로부터 H 레벨로 상승한다.
따라서, 제2 래치 회로(440-3)의 각 단의 트랜지스터(Tr2)는 온 상태로 되고, 제1 래치 회로(440-2)의 각 단의 래치 회로에 래치되어 있는 영상 신호(VIDEO)의 데이터(D1 내지 Dn)가, 일제히 제2 래치 회로(440-3)의 각 단의 래치 회로에 래치된다.
SR 플립플롭(FF1)의 출력 단자(Q)로부터의 출력 신호의 H 레벨은, 다음의 행에 있어서의 기입을 위해 시각 t15에 있어서 스타트 펄스(SP)가 L 레벨로부터 H 레벨로 상승할 때까지 유지된다. 그리고, 시각 t15에 있어서 스타트 펄스(SP)가 L 레벨로부터 H 레벨로 상승하고, 이 스타트 펄스(SP)가 SR 플립플롭(FF1)의 리셋 입력 단자(R)에 공급되면, SR 플립플롭(FF1)의 출력 단자(Q)로부터의 출력 신호는 시각 t15에 있어서 H 레벨로부터 L 레벨로 하강한다.
따라서, 제2 실시 형태에 있어서는, 도 11에 도시하는 바와 같이, 래치 펄스(LAT)는 시각 t9로부터 시각 t15까지, 즉, 클럭 신호(CLK)의 2.5 주기 이상의 기간 T5분의 펄스 폭을 갖는 신호로 된다.
그 결과, 본 실시 형태에 있어서도, 전체 데이터선(34)에 대응하는 제2 래치 회로(44-3)의 초단으로부터 n단까지의 모든 래치 회로를, 스타트 펄스(SP)의 펄스 폭보다도 넓고, 클럭 신호(CLK)의 2.5 주기 이상이라고 하는 충분히 여유를 가진 시간으로 구동하는 것이 가능하게 되고, 데이터 신호 Vx[1] 내지 Vx[n]을, 확실하게 제2 래치 회로(44-3)에 래치시킬 수 있고, 또한, 제2 래치 회로(44-3)에 의해 전체 데이터선(34)에 확실하게 기입할 수 있으므로, 표시 불량을 없앨 수 있다. 또한, 큰 버퍼를 필요로 하지 않으므로, 소비 전력의 증대를 억제할 수 있다.
<제3 실시 형태>
다음에, 본 발명의 제3 실시 형태를 도 12 및 도 13을 참조하면서 설명한다. 도 12에 도시하는 바와 같이, 시프트 레지스터(44-1), 제1 래치 회로(44-2) 및 제2 래치 회로(44-3)의 구성은, 제2 실시 형태에 있어서의 시프트 레지스터(44-1), 제1 래치 회로(44-2) 및 제2 래치 회로(44-3)의 구성과 동일하다. 그러나, 제3 실시 형태의 펄스 생성 회로(44-4)는, 제2 실시 형태의 펄스 생성 회로(44-4)와 다르며, 시프트 레지스터(44-1)의 최종 단인 n단째의 이후에 추가한 1단의 시프트 레지스터와, OR 게이트(GT4)와, D 플립플롭(FF2)과, 인버터(INV8)와, 인버터(INV9)로 구성되어 있다.
OR 게이트(GT4)의 입력 단자에는, 시프트 레지스터(44-1)의 최종 단인 n단째의 이후에 추가한 단위 회로 Un＋1에 있어서의 NOR 게이트(GT1)의 출력 단자와, 스타트 펄스(SP)의 공급 단자가 접속되어 있다. OR 게이트(GT4)의 출력 단자는, D 플립플롭(FF2)의 클럭 단자에 접속되어 있다. 또한, 본 실시 형태에 있어서는, D 플립플롭(FF2)의 반전 출력 단자를 입력 단자(D)와 접속하고, 분주 회로를 형성하고 있다. 그리고, D 플립플롭(FF2)의 반전 출력 단자를 인버터(INV8)와 접속하고, 인버터(INV8) 및 인버터(INV9)를 통하여 D 플립플롭(FF2)의 반전 출력 단자의 출력 신호를 래치 펄스(LAT)로서 공급한다.
시프트 레지스터(44-1), 제1 래치 회로(44-2) 및 제2 래치 회로(44-3)가, 각각 제1 실시 형태에 있어서의 제1 래치 회로(44-2) 및 제2 래치 회로(44-3)와 동일한 구성이므로, 도 11에 도시하는 바와 같이, 시각 t0으로부터 시각 t9까지에 있어서, 영상 신호(VIDEO)의 데이터(D1 내지 Dn)(데이터 신호 Vx[1] 내지 Vx[n])가 제1 래치 회로(44-2)의 초단으로부터 n단까지의 각 래치 회로에 래치되는 동작은 제1 실시 형태와 마찬가지이다.
다음에, 본 실시 형태의 펄스 생성 회로(44-4)에 대해서 설명한다. 초기 상태에 있어서는, D 플립플롭(FF2)의 반전 출력 단자의 레벨은 H 레벨인 것으로 한다. 이 상태에서, 도 13에 도시하는 바와 같이 최초의 행의 기입을 위해 시각 t0에 있어서 스타트 펄스(SP)가 L 레벨로부터 H 레벨로 상승하면, 스타트 펄스(SP)는 OR 게이트(GT4)를 통하여 D 플립플롭(FF2)의 클럭 단자에 공급된다. D 플립플롭(FF2)은 클럭 단자에 공급되는 스타트 펄스(SP)의 상승 엣지에 따라서, 반전 출력 단자의 레벨을 L 레벨로 반전시킨다. 그 결과, 반전 출력 단자의 출력 신호는, 시각 t2에 있어서, 인버터(INV8) 및 인버터(INV9)를 통하여, H 레벨로부터 L 레벨로 하강하는 래치 펄스(LAT)로서 공급된다.
그리고, n단의 단위 회로 Un의 NOR 게이트(GT1)의 출력 신호(SRn)가 L 레벨로부터 H 레벨로 상승하는 시각 t14보다도 클럭 신호(CLK)의 1/2 주기 후의 시각 t9에, 추가한 1단의 단위 회로 Un＋1의 NOR 게이트(GT1)의 출력 신호 SRn＋1이 L 레벨로부터 H 레벨로 상승하면, 이 출력 신호 SRn＋1이 D 플립플롭(FF2)의 클럭 입력 단자에 공급된다. D 플립플롭(FF2)은 클럭 단자에 공급되는 출력 신호 SRn＋1의 상승 엣지에 따라서, 반전 출력 단자의 레벨을 L 레벨로부터 H 레벨로 반전시킨다. 그 결과, 반전 출력 단자의 출력 신호는, 시각 t9에 있어서, 인버터(INV8) 및 인버터(INV9)를 통하여, L 레벨로부터 H 레벨로 상승하는 래치 펄스(LAT)로서 공급된다.
따라서, 제2 래치 회로(44-3)의 각 단의 트랜지스터(Tr2)는 온 상태로 되고, 제1 래치 회로(44-2)의 각 단의 래치 회로에 래치되어 있는 영상 신호(VIDEO)의 데이터(D1 내지 Dn)가, 일제히 제2 래치 회로(44-3)의 각 단의 래치 회로에 래치된다.
D 플립플롭(FF2)의 반전 출력 단자로부터의 출력 신호의 H 레벨은, 다음의 행에 있어서의 기입을 위해 시각 t15에 있어서 스타트 펄스(SP)가 L 레벨로부터 H 레벨로 상승할 때까지 유지된다. 그리고, 시각 t15에 있어서 스타트 펄스(SP)가 L 레벨로부터 H 레벨로 상승하고, 이 스타트 펄스(SP)가 D 플립플롭(FF2)의 클럭 단자에 공급되면, D 플립플롭(FF2)은 클럭 단자에 공급되는 스타트 펄스(SP)의 상승 엣지에 따라서, 반전 출력 단자의 레벨을 H 레벨로부터 L 레벨로 반전시킨다. 그 결과, 반전 출력 단자의 출력 신호는, 시각 t15에 있어서, 인버터(INV8) 및 인버터(INV9)를 통하여, H 레벨로부터 L 레벨로 하강하는 래치 펄스(LAT)로서 공급된다.
따라서, 제3 실시 형태에 있어서의 래치 펄스(LAT)는, 도 13에 도시하는 바와 같이, 시각 t9로부터 시각 t15까지, 즉, 클럭 신호(CLK)의 2.5 주기 이상의 기간 T5분의 펄스 폭을 갖는 신호로 된다.
그 결과, 본 실시 형태에 있어서도, 전체 데이터선(34)에 대응하는 제2 래치 회로(44-3)의 초단으로부터 n단까지의 모든 래치 회로를, 스타트 펄스(SP)의 펄스 폭보다도 넓고, 클럭 신호(CLK)의 2.5 주기 이상이라고 하는 충분히 여유를 가진 시간으로 구동하는 것이 가능하게 되고, 데이터 신호 Vx[1] 내지 Vx[n]을, 확실하게 제2 래치 회로(44-3)에 래치시킬 수 있고, 또한, 제2 래치 회로(44-3)에 의해 전체 데이터선(34)에 확실하게 기입할 수 있으므로, 표시 불량을 없앨 수 있다. 또한, 큰 버퍼를 필요로 하지 않으므로, 소비 전력의 증대를 억제할 수 있다.
<변형예>
이하, 상술한 각 실시 형태의 변형예에 대해서 설명한다. 설명의 중복을 피하기 위해, 상술한 일 실시 형태와의 상위점을 설명하고, 공통된 구성 등에 관한 설명은 생략한다.
(변형예 1)
제1 실시 형태에 있어서는, 펄스 생성 회로(44-4)로서 시프트 레지스터(44-1)의 3단의 단위 회로를 사용하는 예에 대해서 설명했지만, 본 발명은 이 구성에 한정되는 것이 아니라, 3단 이상의 단위 회로를 사용해도 된다. 또한, 3단 이상의 단위 회로에 상당하는 회로를 시프트 레지스터(44-1)와 별개로 형성해서 펄스 생성 회로(44-4)로서 사용해도 된다.
(변형예 2)
상술한 실시 형태에 있어서는, NAND 게이트, 클록드 인버터 및 인버터에 의해 단위 회로를 구성하고, 복수의 단위 회로에 의해 시프트 레지스터를 구성하는 예에 대해서 설명했지만, 본 발명은 이 구성에 한정되는 것은 아니다. 예를 들어, 플립플롭 등에 의해 시프트 레지스터를 구성하도록 해도 된다.
(응용예)
본 발명을 응용한 전자 기기를 이하에 예시한다. 도 14 및 도 15에는, 이상에 예시한 전기 영동 표시 장치(100)를 채용한 전자 기기의 외관이 도시되어 있다.
도 14는 전기 영동 표시 장치(100)를 이용한 휴대형의 정보 단말기(전자 서적)(310)의 사시도이다. 도 14에 도시하는 바와 같이, 정보 단말기(310)는, 이용자가 조작하는 조작자(312)와, 표시부(314)에 화상을 표시하는 전기 영동 표시 장치(100)를 포함하여 구성된다. 조작자(312)가 조작되면 표시부(314)의 표시 화상이 변경된다.
도 15는 전기 영동 표시 장치(100)를 이용한 전자 페이퍼(320)의 사시도이다. 도 15에 도시하는 바와 같이, 전자 페이퍼(320)는 가요성의 기판(시트)(322)의 표면에 형성된 전기 영동 표시 장치(100)를 포함하여 구성된다.
본 발명이 적용되는 전자 기기는 이상의 예시에 한정되지 않는다. 예를 들어, 휴대 전화기나 시계(손목 시계), 휴대형의 음향 재생 장치, 전자 수첩, 터치 패널 탑재형의 표시 장치 등, 각종 전자 기기에 본 발명의 전기 광학 장치를 채용하는 것이 가능하다.
또한, 본 발명의 표시 소자는 전기 영동 소자에 한정되는 것이 아니라, 유기 EL 소자, 액정 소자 등에도 적용 가능하다. 따라서, 본 발명의 전기 광학 장치는, 전기 영동 표시 장치에 한정되는 것이 아니라, 유기 EL 표시 장치, 무기 EL 표시 장치, 액정 표시 장치, 일렉트로크로믹 표시 장치 등에도 적용 가능하다. 또한, 전자 기기의 예로서도, 유기 EL 표시 장치 혹은 액정 표시 장치를 사용한 정보 단말기, 휴대 전화기나 시계(손목 시계), 휴대형의 음향 재생 장치, 전자 수첩, 터치 패널 탑재형의 표시 장치, 태블릿, 전자북, 스마트폰 등, 각종 전자 기기에 본 발명의 전기 광학 장치를 채용하는 것이 가능하다.
10 : 전기 영동 패널
13 : 제1 전원선
14 : 제2 전원선
20 : 제어 회로
25 : 메모리 회로
28 : 소자 기판
29 : 대향 기판
30 : 표시부
31 : 접착제층
32 : 주사선
34 : 데이터선
35 : 스위치 회로
36, 37 : 트랜스퍼 게이트
40 : 구동부
42 : 주사선 구동 회로
44 : 데이터선 구동 회로
44-1 : 시프트 레지스터
44-2 : 제1 래치 회로
44-3 : 제2 래치 회로
44-4 : 펄스 생성 회로
50 : 전기 영동 소자
51 : 화소 전극
52 : 공통 전극
53 : 마이크로 캡슐
54 : 분산매
55 : 백색 입자
56 : 흑색 입자
57 : 이온층
63 : 제1 브랜치 전원선
64 : 제2 브랜치 전원선
100 : 전기 영동 표시 장치
310 : 정보 단말기
312 : 조작자
314 : 표시부
320 : 전자 페이퍼
CLK : 클럭 신호
FF1 : SR 플립플롭
FF2 : D 플립플롭
GT1 : NOR 게이트
GT2 : NAND 게이트
GT3, GT4 : OR 게이트
INV1, INV2, INV3 : 클록드 인버터
INV4 내지 INV14 : 인버터
LAT : 래치 펄스
P : 화상 회로
P1 내지 Pn : 단위 회로
R1 내지 Rn : 단위 회로
s1 내지 sn : 샘플링 신호
SR0 내지 SRn : 출력 신호
Ts : 선택 스위치
Tr1, Tr2 : 트랜지스터
U0 내지 Un : 단위 회로
VIDEO : 영상 신호
Vx : 데이터 신호

Claims (6)

  1. 매트릭스 형상으로 배치된 복수의 화소를 구비하는 표시부와, 주사선 구동 회로와, 데이터선 구동 회로를 구비하고, 1 주사선에 대응하는 복수의 화소마다 데이터선을 통하여 데이터 신호의 기입을 행하는 전기 광학 장치의 데이터선 구동 회로로서,
    상기 1 주사선에 대응하는 각 열의 화소에 기입하는 상기 데이터 신호를, 각 열에 대응한 샘플링 신호에 의해 래치하는 제1 래치 회로와,
    소정의 펄스 신호를 전송하고, 각 열에 대응한 상기 샘플링 신호를 출력하는 시프트 레지스터와,
    상기 제1 래치 회로에 래치된 각 열의 화소에 기입하는 상기 데이터 신호를, 래치 펄스 신호에 의해 일제히 래치하고, 각 열의 상기 데이터선에 공급하는 제2 래치 회로와,
    상기 시프트 레지스터로부터 출력되는 최종 열에 대응하는 상기 샘플링 신호의 생성을 위해 상기 최종 열에 대응하는 단까지 전송된 상기 소정의 펄스 신호에 기초하여, 상기 소정의 펄스 신호의 펄스 폭보다도 넓은 펄스 폭의 상기 래치 펄스 신호를 생성하는 펄스 생성 회로를 구비하는
    것을 특징으로 하는 전기 광학 장치의 데이터선 구동 회로.
  2. 제1항에 있어서,
    상기 펄스 생성 회로는, 상기 소정의 펄스 신호를 전송하는 회로를 구비하고, 상기 최종 열에 대응하는 단까지 전송된 상기 소정의 펄스 신호를, 그 펄스 신호의 펄스 폭보다도 짧은 간격으로 또한 복수단분 전송하고, 전송한 복수의 펄스 신호의 논리합을 취함으로써, 상기 소정의 펄스 신호의 펄스 폭보다도 넓은 펄스 폭의 상기 래치 펄스 신호를 생성하는
    것을 특징으로 하는 전기 광학 장치의 데이터선 구동 회로.
  3. 제1항에 있어서,
    상기 펄스 생성 회로는, SR 플립플롭 회로를 구비하고, 상기 최종 열에 대응하는 단까지 전송된 상기 소정의 펄스 신호를, 상기 SR 플립플롭 회로의 세트 입력 단자에 입력시킴과 함께, 상기 시프트 레지스터에 의해 전송이 행해지기 전의 상기 소정의 펄스 신호를 상기 SR 플립플롭 회로의 리셋 입력 단자에 입력시켜, 상기 소정의 펄스 신호의 펄스 폭보다도 넓은 펄스 폭의 상기 래치 펄스 신호를 생성하는
    것을 특징으로 하는 전기 광학 장치의 데이터선 구동 회로.
  4. 제1항에 있어서,
    상기 펄스 생성 회로는, 반전 출력 단자와 데이터 입력 단자를 접속한 D 플립플롭 회로를 구비하고, 상기 최종 열에 대응하는 단까지 전송된 상기 소정의 펄스 신호, 또는, 상기 시프트 레지스터에 의해 전송이 행해지기 전의 상기 소정의 펄스 신호를, 상기 D 플립플롭 회로의 클럭 단자에 입력시켜, 상기 소정의 펄스 신호의 펄스 폭보다도 넓은 펄스 폭의 상기 래치 펄스 신호를 생성하는
    것을 특징으로 하는 전기 광학 장치의 데이터선 구동 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 데이터선 구동 회로를 구비하는 전기 광학 장치.
  6. 제5항에 기재된 전기 광학 장치를 구비하는 전자 기기.
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