KR20160089032A - 디스플레이 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예는 복수의 화소들을 포함하는 디스플레이 장치로서, 화소 각각은, 제1 방향을 따라 연장되는 주사선과, 제2 방향을 따라 연장되는 데이터선과, 데이터선과 인접하게 배치되며, 게이트전극, 소스전극 및 드레인전극을 포함하는 구동 박막트랜지스터와, 데이터선과 구동 박막트랜지스터 사이에 개재되며, 관통라인을 포함하는 층간절연막, 및 데이터선과 인접하게 배치되는 구동전압선을 포함하며, 구동전압선의 제1부분은, 관통라인에 형성되고 데이터선과 구동 박막트랜지스터의 게이트전극 사이에 위치하는, 디스플레이 장치를 개시한다.

Description

디스플레이 장치 및 그 제조 방법 {Display apparatus and manufacturing method thereof }
본 발명의 실시예들은 디스플레이 장치 및 그 제조 방법에 관한 것이다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
특히 근래에 디스플레이 장치는 고해상도 요구가 커짐에 따라, 화소의 사이즈는 작아지는데 반하여 화로에 형성되는 회로의 구조는 점차 복잡해지고 있다.
본 발명의 실시예들은 본 발명의 디스플레이 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는, 복수의 화소들을 포함하는 디스플레이 장치로서, 상기 화소 각각은, 제1 방향을 따라 연장되는 주사선; 제2 방향을 따라 연장되는 데이터선; 상기 데이터선과 인접하게 배치되며, 게이트전극, 소스전극 및 드레인전극을 포함하는 구동 박막트랜지스터; 상기 데이터선과 상기 구동 박막트랜지스터 사이에 개재되며, 관통라인을 포함하는 층간절연막; 및 상기 데이터선과 인접하게 배치되는 구동전압선;을 포함하며, 상기 구동전압선의 제1부분은, 상기 관통라인에 형성되고 상기 데이터선과 상기 구동 박막트랜지스터의 게이트전극 사이에 위치하는, 디스플레이 장치를 제공한다.
본 실시예에 있어서, 상기 데이터선과 상기 구동 박막트랜지스터의 상기 게이트전극은 서로 다른 층에 위치할 수 있다.
본 실시예에 있어서, 상기 구동전압선은, 상기 제2 방향을 따라 연장되는 제2부분; 및 상기 제2부분으로부터 돌출되며, 상기 층간절연막을 사이에 두고 상기 구동 박막트랜지스터의 게이트전극과 마주보도록 상기 게이트전극와 중첩되는 제3부분;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 구동전압선의 제1부분은, 상기 데이터선과 인접한 상기 구동전압선의 일측에 위치할 수 있다.
본 실시예에 있어서, 상기 구동전압선의 제1부분은, 상기 제2 방향을 따라 연장되되 상기 구동 박막트랜지스터의 상기 소스전극 및 상기 드레인전극 중 적어도 어느 하나와 비-중첩될 수 있다.
본 실시예에 있어서, 상기 구동전압선은 상기 데이터선과 동일층에 위치할 수 있다.
본 실시예에 있어서, 상기 게이트전극의 하부에 위치하는 게이트 절연막을 더 포함하고, 상기 관통라인은 상기 게이트 절연막의 상부를 노출할 수 있다.
본 실시예에 있어서, 상기 층간절연막은 제2관통라인을 더 포함하고, 상기 구동전압선은, 상기 제2관통라인에 위치하고, 이웃하는 화소의 데이터선과 상기 구동 박막트랜지스터의 게이트전극 사이에 위치하는 제4부분을 더 포함할 수 있다.
본 실시예에 있어서, 제1부분과 상기 제4부분은 서로 멀어지는 방향을 따라 상기 구동전압선의 양측에 위치할 수 있다.
본 발명의 또 다른 실시예는, 복수의 화소들을 포함하는 디스플레이 장치의 제조 방법으로서, 상기 화소 각각을 형성하는 단계는, 기판 상에 게이트전극, 소스전극 및 드레인전극을 포함하는 구동 박막트랜지스터를 형성하는 단계; 상기 구동 박막트랜지스터 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하며, 일 방향을 따라 연장되는 관통라인을 형성하는 단계; 상기 층간절연막 상에 데이터선을 형성하는 단계; 상기 관통라인에 위치하고 상기 데이터선과 상기 구동 박막트랜지스터의 게이트전극 사이에 위치하는 제1부분을 구비하는 구동전압선을 형성하는 단계;를 포함하는, 디스플레이 장치의 제조 방법을 개시한다.
본 실시예에 있어서, 상기 구동전압선은, 상기 데이터선과 동일한 방향을 따라 연장되는 제2부분; 및 상기 제2부분으로부터 돌출되며, 상기 층간절연막을 사이에 두고 상기 구동 박막트랜지스터의 게이트전극과 마주보도록 상기 게이트전극과 중첩되는 제3부분;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 구동전압선의 상기 제1부분은, 상기 데이터선과 인접한 상기 구동전압선의 일측에 위치할 수 있다.
본 실시예에 있어서, 상기 관통라인은, 상기 구동 박막트랜지스터의 게이트전극의 제1측변과 인접하고, 상기 게이트전극의 제1측변을 따라 연장될 수 있다.
본 실시예에 있어서, 상기 관통라인은, 상기 구동박막트랜지스터의 소스전극 및 드레인전극 중 적어도 어느 하나와 비-중첩될 수 있다.
본 실시예에 있어서, 상기 구동전압선과 상기 데이터선은 동일층에 위치할 수 있다.
본 실시예에 있어서, 상기 게이트전극의 하부에 위치하는 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 관통라인은 상기 게이트 절연막의 상부를 노출할 수 있다.
본 실시예에 있어서, 상기 구동 박막트랜지스터의 게이트전극을 중심으로 상기 관통라인의 반대편에 위치하는 제2관통라인을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 구동전압선을 형성하는 단계에서 상기 구동전압선은, 상기 제2관통라인에 형성되고 이웃하는 화소의 데이터선과 상기 구동 박막트랜지스터의 게이트전극 사이에 위치하는 제4부분을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 디스플레이 장치 및 그 제조 방법은 버티칼 캡 커플링에 따른 기생 커패시턴스의 발생 및 크로스토크를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치에 포함된 하나의 화소회로를 나타낸 개략적인 평면도이다.
도 4는 도 3의 A-A'선을 따라 취한 단면도이다.
도 5는 도 4에 도시된 화소회로 상에 유기발광소자가 형성된 상태를 나타낸 단면도이다.
도 6 내지 도 10은 도 3을 참조하여 설명한 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법에 따른 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 화소회로를 개략적으로 나타낸 평면도다.
도 12는 도 11의 B-B' 선에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 디스플레이 장치는 복수의 화소(1)를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 및 제어부(40)를 포함할 수 있다.
표시부(10)는 복수의 주사선(SL1 내지 SLn), 복수의 데이터선(DL1 내지 DLm), 및 복수의 발광 제어선(EL1 내지 ELn)의 교차부에 위치되어, 대략 행렬 형태로 배열된 복수의 화소(1)를 포함한다. 복수의 주사선(SL1 내지 SLn) 및 복수의 발광 제어선(EL1 내지 ELn)은 행 방향인 제1방향으로 연장되고, 복수의 데이터선(DL1 내지 DLm) 및 구동전압선(PL)은 열 방향인 제2방향으로 연장되어 있다. 하나의 화소 라인에서 복수의 주사선(SL1 내지 SLn)의 n 값은 복수의 발광 제어선(EL1 내지 ELn)의 n 값과 상이할 수 있다.
각 화소(1)는 표시부(10)에 전달되는 복수의 주사선(SL1 내지 SLn) 중 두 개의 주사선에 연결될 수 있다. 도 1에서 화소(1)는 해당 화소 라인에 대응하는 주사선과 그 이전 화소 라인의 주사선에 연결되어 있으나, 이에 반드시 제한되는 것은 아니다.
각 화소(1)는 복수의 데이터선(DL1 내지 DLm) 중 하나의 데이터선, 복수의 발광 제어선(EL1 내지 ELn) 중 하나의 발광 제어선에 연결될 수 있다. 그리고, 각 화소(1)는 초기화 전압을 공급하는 복수의 초기화 전압선(VL) 중 하나의 초기화 전압선과 제1 전원전압(ELVDD)을 공급하는 복수의 구동전압선(PL) 중 하나의 구동전압선(PL)에 연결될 수 있다. 도시되어 있지는 않지만, 일 실시예에서 다수의 화소들(1) 중 인접한 두개의 화소(1)는 초기화 전압선(VL)을 공유할 수 있다.
주사 구동부(20)는 복수의 주사선(SL1 내지 SLn)을 통해 각 화소(1)에 두 개의 대응하는 주사 신호를 생성하여 전달할 수 있다. 즉, 주사 구동부(20)는 각 화소(1)가 포함되는 행 라인에 대응하는 주사선을 통해 제1 주사 신호를 전달하고, 해당 행 라인의 이전 행 라인에 대응하는 주사선을 통해 제2 주사 신호를 전달할 수 있다. 예를 들어, 주사 구동부(20)는 n번째 행 라인의 m번째 열 라인에 배치된 화소에 n번째 주사선(SLn)을 통해 제1 주사 신호(Sn)를 전달하고, n-1번째 주사선(SLn-1)을 통해 제2 주사 신호(Sn-1)를 전달한다. 주사 구동부(20)는 복수의 발광 제어선(EL1 내지 ELn)을 통해 각 화소(1)에 발광 제어 신호를 생성하여 전달할 수 있다.
본 실시예에서는 주사 신호 및 발광 제어신호가 동일한 주사 구동부(20)에서 생성되는 것으로 도시하였으나 이에 제한되는 것은 아니다. 또 다른 실시예로, 유기 발광 표시 장치는 발광 제어 구동부(미도시)를 더 포함하고, 발광 제어신호는 발광 제어 구동부(미도시)에서 생성될 수 있다.
데이터 구동부(30)는 복수의 데이터선(DL1 내지 DLm)을 통해 각 화소(1)에 데이터 신호를 전달할 수 있다.
제어부(40)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달할 수 있다. 또한 제어부(40)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 상기 주사 구동부(20) 및 데이터 구동부(30)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달할 수 있다. 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS) 및 발광 구동 제어 신호(ECS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS)를 각각 생성하여 전달할 수 있다.
각 화소(1)는 외부로부터 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS, 도 2 참조)을 공급받을 수 있다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 상기 제1 전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다.
복수의 화소(1) 각각은 복수의 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호(D1 내지 Dm)에 따라 유기 발광 소자(OLED)로 공급되는 구동 전류(Id: 도 2 참조)에 의해 소정 휘도의 빛을 발광할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 화소의 등가 회로도이다.
하나의 화소(1)는 복수의 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(storage capacitor, Cst)를 포함하는 화소회로(2)를 포함할 수 있다. 그리고, 화소(1)는 화소회로(2)를 통해 구동 전압을 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함할 수 있다.
복수의 박막트랜지스터는 구동 박막트랜지스터(T1), 및 복수의 스위칭 박막트랜지스터를 포함할 수 있다. 복수의 스위칭 박막트랜지스터는, 데이터 전달 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 초기화 박막트랜지스터(T4), 제1 발광 제어 박막트랜지스터(T5) 및 제2 발광 제어 박막트랜지스터(T6)를 포함할 수 있다.
화소(1)는 데이터 전달 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)에 제1 주사 신호(Sn)를 전달하는 제1 주사선(14), 초기화 박막트랜지스터(T4)에 제2 주사 신호(Sn-1)를 전달하는 제2 주사선(24), 제1 발광 제어 박막트랜지스터(T5) 및 제2 발광 제어 박막트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(15), 데이터 신호(Dm)를 전달하는 데이터선(16), 제1 전원전압(ELVDD)을 전달하는 구동전압선(26), 구동 박막트랜지스터(T1)를 초기화하는 초기화 전압(VINT)을 전달하는 초기화 전압선(22)을 포함할 수 있다.
구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1전극(51)과 연결되어 있다. 구동 박막트랜지스터(T1)의 소스전극(S1)은 제1 발광 제어 박막트랜지스터(T5)를 경유하여 구동전압선(26)과 연결되어 있다. 구동 박막트랜지스터(T1)의 드레인전극(D1)은 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 데이터 전달 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.
데이터 전달 박막트랜지스터(T2)의 게이트전극(G2)은 제1 주사선(14)과 연결되어 있다. 데이터 전달 박막트랜지스터(T2)의 소스전극(S2)은 데이터선(16)과 연결되어 있다. 데이터 전달 박막트랜지스터(T2)의 드레인전극(D2)은 구동 박막트랜지스터(T1)의 소스전극(S1)과 연결되어 있으면서 제1 발광 제어 박막트랜지스터(T5)를 경유하여 구동전압선(26)과 연결되어 있다. 데이터 전달 박막트랜지스터(T2)는 제1 주사선(14)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온(turn on)되어 데이터선(16)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다
보상 박막트랜지스터(T3)의 게이트전극(G3)은 제1 주사선(14)에 연결되어 있다. 보상 박막트랜지스터(T3)의 소스전극(S3)은 구동 박막트랜지스터(T1)의 드레인전극(D1)과 연결되어 있으면서 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1전극(51), 초기화 박막트랜지스터(T4)의 소스전극(S4) 및 구동 박막트랜지스터(T1)의 게이트전극(G1)과 함께 연결되어 있다. 보상 박막트랜지스터(T3)는 제1 주사선(14)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트전극(G1)과 드레인전극(D1)을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
초기화 박막트랜지스터(T4)의 게이트전극(G4)은 제2 주사선(24)과 연결되어 있다. 초기화 박막트랜지스터(T4)의 드레인전극(D4)은 초기화 전압선(22)과 연결되어 있다. 초기화 박막트랜지스터(T4)의 소스전극(S4)은 스토리지 커패시터(Cst)의 제1전극(51), 보상 박막트랜지스터(T3)의 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 게이트전극(G1)과 함께 연결되어 있다. 초기화 박막트랜지스터(T4)는 제2 주사선(24)을 통해 전달받은 제2 주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(VINT)을 구동 박막트랜지스터(T1)의 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 게이트전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
제1 발광 제어 박막트랜지스터(T5)의 게이트전극(G5)은 발광 제어선(15)과 연결되어 있다. 제1 발광 제어 박막트랜지스터(T5)의 소스전극(S5)은 구동전압선(26)과 연결되어 있다. 제1 발광 제어 박막트랜지스터(T5)의 드레인전극(D5)은 구동 박막트랜지스터(T1)의 소스전극(S1) 및 데이터 전달 박막트랜지스터(T2)의 드레인전극(D2)과 연결되어 있다.
제2 발광 제어 박막트랜지스터(T6)의 게이트전극(G6)은 발광 제어선(15)과 연결되어 있다. 제2 발광 제어 박막트랜지스터(T6)의 소스전극(S6)은 구동 박막트랜지스터(T1)의 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 소스전극(S3)과 연결되어 있다. 제2 발광 제어 박막트랜지스터(T6)의 드레인전극(D6)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 제1 발광 제어 박막트랜지스터(T5) 및 제2 발광 제어 박막트랜지스터(T6)는 발광 제어선(15)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1 전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Id)가 흐르게 된다.
스토리지 커패시터(Cst)의 제2전극(52)은 구동전압선(26)과 연결되어 있다. 스토리지 커패시터(Cst)의 제1전극(51)은 구동 박막트랜지스터(T1)의 구동 게이트전극(G1), 보상 박막트랜지스터(T3)의 드레인전극(D3) 및, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)에 함께 연결되어 있다.
유기 발광 소자(OLED)의 캐소드(cathode) 전극은 제2 전원전압(ELVSS)과 연결되어 있다. 유기 발광 소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치에 포함된 하나의 화소회로를 나타낸 개략적인 평면도이다.
도 3을 참조하면, 화소회로(2)는 복수의 배선들(14, 15, 16, 21, 22, 24, 26), 구동 박막트랜지스터(T1), 복수의 스위칭 박막트랜지스터(A2 내지 A6), 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 및 제2 주사선(14, 24), 발광 제어선(15) 및 초기화 전압선(22)은 제1 방향을 따라 연장되며, 데이터선(16) 및 구동전압선(26)은 제2 방향을 따라 연장될 수 있다. 구동전압선(26)의 전압강하(IR 드롭)를 방지하기 위하여 구동전압선(26)과 교차하는 방향, 예컨대 제1 방향을 따라 연장된 보조배선(21)이 포함될 수 있다. 보조배선(21)은 제2콘택홀(Cnt2)통해 구동전압선(26)과 연결된다.
제1 및 제2 주사선(14, 24), 발광 제어선(15), 보조배선(21) 및 초기화 전압선(22)은 동일층에 동일한 물질로 형성될 수 있다. 스토리지 커패시터(Cst)의 제1전극(51)은 제1 및 제2 주사선(14, 24), 발광 제어선(15) 및 초기화 전압선(22)과 동일층에 동일물질로 형성될 수 있다.
데이터선(16) 및 구동전압선(26)은 동일층에 동일한 물질로 형성될 수 있다. 스토리지 커패시터(Cst)의 제2전극(52)은 데이터선(16) 및 구동전압선(26)과 동일층에 동일물질로 형성될 수 있다.
구동 박막트랜지스터(T1)는 활성층(A1), 게이트전극(G1), 소스전극(S1) 및 드레인전극(D1)을 포함한다. 소스전극(S1)은 활성층(A1)에서 불순물이 도핑된 소스 영역에 해당하고, 드레인전극(D1)은 활성층(A1)에서 불순물이 도핑된 드레인 영역에 해당한다. 활성층(A1)에서 소스 영역과 드레인 영역 사이의 영역은 채널 영역에 해당한다. 게이트전극(G1)은 스토리지 커패시터(Cst)와 연결될 수 있다. 예컨대, 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1전극(51)으로의 기능을 동시에 수행할 수 있다. 게이트전극(G1)은 제1브릿지배선(27)을 통해 보상 박막트랜지스터(T3)의 드레인전극(D3), 및 초기화 박막트랜지스터(T4)의 소스전극(S4)과 연결된다. 제1브릿지배선(27)은 데이터선(16)과 동일층에 동일물질로 형성될 수 있다.
데이터 전달 박막트랜지스터(T2)는 활성층(A2), 게이트전극(G2), 소스전극(S2) 및 드레인전극(D2)을 포함한다. 소스전극(S2)은 활성층(A2)에서 불순물이 도핑된 소스 영역에 해당하고, 드레인전극(D2)은 활성층(A2)에서 불순물이 도핑된 드레인 영역에 해당한다. 소스전극(S2)은 제1 콘택홀(Cnt1)을 통해 데이터선(16)과 연결된다. 드레인전극(D2)은 구동 박막트랜지스터(T1) 및 제1 발광 제어 박막트랜지스터(T5)와 연결되어 있다. 제1 주사선(14)의 일부는 게이트전극(G2)이 된다.
보상 박막트랜지스터(T3)는 활성층(A3), 게이트전극(G3), 소스전극(S3) 및 드레인전극(D3)을 포함한다. 소스전극(S3)은 활성층(A3)에서 불순물이 도핑된 소스 영역에 해당하고, 드레인전극(D3)은 활성층(A3)에서 불순물이 도핑된 드레인 영역에 해당한다. 제1 주사선(14)의 일부와 제1 주사선(14)으로부터 돌출되어 연장된 일부에 의해 듀얼 게이트전극으로 형성된 게이트전극(G3)은 누설 전류(leakage current)를 방지한다.
초기화 박막트랜지스터(T4)는 활성층(A4), 게이트전극(G4), 소스전극(S4) 및 드레인전극(D4)을 포함한다. 소스전극(S4)은 활성층(A4)에서 불순물이 도핑된 소스 영역에 해당하고, 드레인전극(D4)은 활성층(A4)에서 불순물이 도핑된 드레인 영역에 해당한다. 드레인전극(D4)은 제7 및 제8 콘택홀(Cnt7, Cnt8)을 통해 연결된 제2 브릿지배선(28)을 경유하여 초기화 전압선(22)에 연결되며, 소스전극(S4)은 제1브릿지배선(27)을 통해 구동 게이트전극(G1)과 연결될 수 있다. 제2 주사선(24)의 일부는 초기화 박막트랜지스터(T4)의 게이트전극(G4)이 된다. 제2 브릿지배선(28)은 데이터선(16)과 동일층에 동일물질로 형성될 수 있다.
제1 발광 제어 박막트랜지스터(T5)는 제1 발광 제어 활성층(A5), 제1 발광 제어 게이트전극(G5), 제1 발광 제어 소스전극(S5) 및 제1 발광 제어 드레인전극(D5)을 포함한다. 제1 발광 제어 소스전극(S5)은 제1 발광 제어 활성층(A5)에서 불순물이 도핑된 제1 발광 제어 소스 영역에 해당하고, 제1 발광 제어 드레인전극(D5)은 제1 발광 제어 활성층(A5)에서 불순물이 도핑된 제1 발광 제어 드레인 영역에 해당한다. 제1 발광 제어 소스전극(S5)은 제5 콘택홀(Cnt5)을 통해 구동전압선(26)과 연결될 수 있다. 발광 제어선(15)의 일부는 제1 발광 제어 게이트전극(G5)이 된다.
제2 발광 제어 박막트랜지스터(T6)는 활성층(A6), 게이트전극(G6), 소스전극(S6) 및 드레인전극(D6)을 포함한다. 소스전극(S6)은 활성층(A6)에서 불순물이 도핑된 소스 영역에 해당하고, 드레인전극(D6)은 활성층(A6)에서 불순물이 도핑된 드레인 영역에 해당한다. 드레인전극(D6)은 제6 콘택홀(Cnt6)을 통해 제1커버메탈(CM1)과 연결되고, 제1커버메탈(CM1)은 제1비아홀(via1)을 통해 유기 발광 소자(OLED)의 애노드전극과 연결될 수 있다. 발광 제어선(15)의 일부는 제2 발광 제어 게이트전극(G6)이 된다. 제1커버메탈(CM1)은 데이터선(16) 및 구동전압선(26)과 동일층에 동일물질로 형성될 수 있다.
스토리지 커패시터(Cst)의 제1전극(51)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 직접 연결되며, 구동 박막트랜지스터(T1)의 활성층(A1)과 중첩하도록 배치될 수 있다. 구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1전극(51)으로의 기능을 동시에 수행할 수 있다. 제1전극(51)은 제3 및 제4 콘택홀(Cnt3, Cnt4)을 통해 접촉하는 제1브릿지배선(27)을 통해 초기화 박막트랜지스터(T4)와 연결된다. 제3 콘택홀(Cnt3)은 구동 게이트전극(G1)(또는 스토리지 커패시터(Cst)의 제1전극(51))의 일부를 노출시키도록 구동 게이트전극(G1) 상에 형성된다.
스토리지 커패시터(Cst)의 제2전극(52)은 제1전극(51)과 중첩되도록 제1전극(51) 상에 위치한다. 제2전극(52)은 구동전압선(26)과 전기적으로 연결될 수 있다.
제2전극(52)은 구동전압선(26)과 일체로 형성될 수 있다. 예를 들어, 구동전압선(26)은 데이터선(16)과 인접하게 배치되고 제2 방향을 따라 연장되며 제1전원전압(ELVDD)을 제공하는 부분(26b, 이하, 제2부분이라 함), 및 제2부분(26b)으로부터 제1 방향을 따라 돌출되며 제1전극(51)과 중첩되게 제1전극(51) 상에 위치하는 부분(26c, 이하 제3부분이라 함)을 포함할 수 있다.
구동전압선(26)은 데이터선(16)과 구동 박막트랜지스터(T1)의 게이트전극(G1) 사이의 기생 커패시턴스의 발생을 차폐하기 위한 차폐부(26a, 이하 제1부분이라 함)를 포함할 수 있다.
디스플레이 장치에 대한 고해상도의 요구가 커짐에 따라, 게이트 구동 신호나 데이터 구동 신호를 인가하는 신호 배선들이 많아질 뿐만 아니라 박막트랜지스터들의 수가 증가되면서 배선과 박막트랜지스터들 간에 기생 커패시턴스가 형성되는 문제가 있다. 특히, 서로 다른 층에 위치하는 구동 박막트랜지스터(T1)의 게이트전극(G1)과 데이터선(16) 사이에 원치 않는 버티칼 캡 커플링(vertical cap coupling)에 의한 기생 커패시턴스가 발생하는 경우, 기생 커패시턴스가 구동 박막트랜지스터(T1)의 게이트전극(G1)에 영향을 미쳐 크로스토크가 발생할 수 있다.
그러나, 본 발명의 실시예에 따르면, 구동전압선(26)의 제1부분(26a)이 데이터선(16)과 구동 박막트랜지스터(T1)의 게이트전극(G1) 사이에 개재됨으로써 이들 사이의 캡 커플링을 차폐할 수 있다. 구동전압선(26)의 제1부분(26a)은 데이터선(16)과 인접한 구동전압선(26)의 일측에 구비될 수 있다.
도 4는 도 3의 A-A'선을 따라 취한 단면도이다.
도 4를 참조하면, 기판(100) 상에 버퍼층(101)이 형성되고, 버퍼층(101) 상에 활성층들(A1 내지 A6, 도 3 참조)이 형성된다. 도 4는 불순물이 도핑되지 않거나 약하게(slightly) 도핑된 구동 박막트랜지스터(T1)의 활성층(A1)의 일부, 및 불순물이 도핑된 구동 박막트랜지스터(T1)의 드레인전극(D1)을 도시한다.
활성층들(A1 내지 A6, 도 3 참조) 상에는 게이트 절연막(103)이 위치하고, 게이트 절연막(103)의 상부에는 구동 박막트랜지스터(T1)의 게이트전극(G1)이 형성된다. 도 4에 도시되지는 않았으나, 구동 박막트랜지스터(T1)의 게이트전극(G1)과 함께 도 3을 참조하여 설명한 스위칭 박막트랜지스터(T2 내지 T6)의 게이트전극(G2 내지 G6)이 형성된다.
층간 절연막(105)은 구동 박막트랜지스터(T1)의 게이트전극(G1) 상에 위치하며, 층간 절연막(105) 상에는 데이터선(16) 및 구동전압선(26), 및 스토리지 커패시터(Cst)의 제2전극(52)이 위치한다. 도 4에 도시되지는 않았으나, 데이터선(16) 및 구동전압선(26), 및 스토리지 커패시터(Cst)의 제2전극(52)과 함께 도 3을 참조하여 설명한 제1,2 브릿지배선(27, 28) 및 제1커버메탈(CM1)이 형성된다.
층간 절연막(105)의 일부 영역, 예컨대 데이터선(16)과 구동 박막트랜지스터(T1)의 게이트전극(G1) 사이에는 층간 절연막(105)을 관통하는 관통라인(105h)이 형성될 수 있다. 관통라인(105h)을 통해 게이트 절연막(103)의 상부면이 노출될 수 있으며, 관통라인(105h)에 구동전압선(26)의 제1부분(26a)이 형성될 수 있다. 관통라인(105h)은 데이터선(16)과 인접한 구동 박막트랜지스터(T1)의 게이트전극(G1)의 제1측변을 따라 연장될 수 있으며, 따라서 구동전압선(26)의 제1부분(26a)은 데이터선(16)과 구동 박막트랜지스터(T1)의 게이트전극(G1) 사이에서 구동 박막트랜지스터(T1)의 게이트전극(G1)의 제1측변을 따라 연장될 수 있다. 구동전압선(26)의 제1부분(26a)은 데이터선(16)과 구동 박막트랜지스터(T1)의 게이트전극(G1) 사이에 형성되는 버티칼 캡 커플링을 차단함으로써 크로스토크를 방지할 수 있다.
구동전압선(26)의 제1부분(26a)은 제2방향을 따라 연장되되, 구동 박막트랜지스터(T1)의 소스전극(S1) 상에는 위치하지 않을 수 있다. 도 4에 도시된 바와 같이, 구동전압선(26)의 제1부분(26a)이 게이트 절연막(103) 상부에 위치하므로, 구동 박막트랜지스터(T1)의 활성층(A1)의 도핑 영역, 예컨대 소스전극(S1)과 직접 콘택되지 않는다. 다만 일부 실시예에 따른 관통라인(105h)이 형성되는 공정에서, 층간 절연막(105) 뿐만 아니라 게이트 절연막(103)의 일부가 에칭되는 등의 현상에 의해게이트 절연막(103)이 매우 얇아지는 경우, 구동전압선(26)의 제1부분(26a)과 구동 박막트랜지스터(T1)의 소스전극(S1) 간에 쇼트가 발생할 염려가 있다. 이와 같은 가능성을 고려하여 구동전압선(26)의 제1부분(26a)은 구동 박막트랜지스터(T1)의 도핑영역, 예컨대 소스전극(S1)과 비-중첩하도록 위치하는 것이 바람직하다.
본 실시예에서는, 구동전압선(26)의 제1부분(26a)이 구동 박막트랜지스터(T1)의 도핑영역인 소스전극(S1)과 중첩되지 않는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 박막트랜지스터(T1)의 소스전극(S1)과 드레인전극(D1)의 위치가 서로 바뀌는 경우, 구동전압선(26)의 제1부분(26a)이 구동 박막트랜지스터(T1)의 도핑영역인 드레인전극(D1)과 비-중첩하도록 위치할 수 있다.
구동전압선(26)의 제3부분(26c)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 중첩되도록 층간 절연막(105)을 개재한 채로 게이트전극(G1) 상에 위치할 수 있다. 구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1전극(51)으로의 역할을 수행할 수 있으며, 구동전압선(26)의 제3부분(26c)은 스토리지 커패시터(Cst)의 제2전극(52)으로의 역할을 수행할 수 있다.
평탄화막(107)은 데이터선(16) 및 구동전압선(26) 상에 형성된다. 평탄화막(107)에는 평탄화막(107)을 관통하는 제1비아홀(via1)이 형성되어 있으며, 제1비아홀(via1)을 통해 제1커버메탈(CM1)이 노출될 수 있다(도 3 참조).
도 5는 도 4에 도시된 화소회로 상에 유기발광소자(OLED)가 형성된 상태를 나타낸 단면도이다.
도 5를 참조하면, 평탄화막(107) 상에 애노드 전극(210)이 형성될 수 있다. 애노드 전극(210)은 도 3을 참조하여 설명한 바와 같이, 제1비아홀(via1)을 통해 노출된 제1커버메탈(CM1)과 전기적으로 연결될 수 있다.
애노드 전극(210)의 가장자리를 덮으면서 애노드 전극(210)의 상부면을 노출시키는 개구가 구비된 화소정의막(108)이 형성되며, 화소정의막(108)의 개구에는 유기발광층을 포함하는 중간층(220)이 형성되며, 중간층(220) 상에는 대향전극으로서 캐소드 전극(230)이 형성될 수 있다.
본 실시예에서는 도 3 및 도 4를 참조하여 설명한 화소회로(2) 상에 유기발광소자(OLED)가 형성된 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 도 3 및 도 4를 참조하여 설명한 화소회로(2)는 액정 디스플레이 장치에 포함된 화소에 구비될 수 있음은 물론이다.
도 6 내지 도 10은 도 3을 참조하여 설명한 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법에 따른 단면도이다.
도 6은 제1 마스크 공정을 나타낸 단면도이다.
도 6 및 도 3을 참조하면, 버퍼층(101)이 형성된 기판(100) 상에 반도체층(미도시)을 형성하고 이를 패터닝하여 복수의 박막트랜지스터의 활성층들(A1 내지 A6)을 형성한다. 활성층들(A1 내지 A6)은 비정질 실리콘으로 형성되거나 다결정 실리콘층으로 형성되거나, G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a=0, b=0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체로 형성될 수 있다.
도 7은 제2 마스크 공정을 나타낸다.
도 7 및 도 3을 참조하면, 게이트 절연막을 기판(100)의 전면(全面)에 형성하고, 금속층(미도시)을 형성한 후 이를 패터닝하여 제1,2 주사선(14, 24), 발광 제어선(15) 및 보조배선(21), 초기화 전압선(22) 및 구동 박막트랜지스터(T1)의 게이트전극(G1)을 형성한다. 제1,2 주사선(14, 24), 발광 제어선(15) 및 보조배선(21), 초기화 전압선(22)의 일부는 복수의 스위칭 박막트랜지스터(T2 내지 T6)를 구성할 수 있다.
이 후, 불순물을 주입하여 복수의 박막트랜지스터(T1 내지 T6)의 소스전극 및 드레인전극을 형성할 수 있다. 제1,2 주사선(14, 24), 발광 제어선(15) 및 보조배선(21), 초기화 전압선(22) 및 구동 박막트랜지스터(T1)의 게이트전극(G1)이 불순물 주입시 셀프 얼라인 마스크로 사용될 수 있다. 불순물은 박막트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
도 8은 제3 마스크 공정을 나타낸다.
도 8 및 도 3을 참조하면, 층간 절연막(105)을 기판(100)의 전면(全面)에 형성하고, 에칭을 통해 관통라인(105h) 및 제1 내지 제8 콘택홀(Cnt1 내지 Cnt8)이 형성된다.
관통라인(105h)은 후술할 공정에서 형성되는 데이터선(16)과 구동 박막트랜지스터(T1)의 게이트전극(G1) 사이에 형성되며, 소정의 길이를 갖도록 제2 방향을 따라 연장될 수 있다.
도 9는 제4 마스크 공정을 나타낸다.
도 9 및 도 3을 참조하면, 층간 절연막(105) 상에 금속층(미도시)을 형성한 후 이를 패터닝하여 데이터선(16), 구동전압선(26), 제1,2 브릿지배선(27, 28) 및 제1커버메탈(CM1)을 형성한다.
데이터선(16) 및 구동전압선(26)은 제2 방향을 따라 연장된다. 데이터선(16)은 제1 콘택홀(Cnt1)을 통해 데이터 전달 박막트랜지스터(T2)의 소스전극(S2)에 연결된다. 구동전압선(26)은 제2 콘택홀(Cnt2)을 통해 보조배선(21)과 메쉬구조를 형성할 수 있다. 구동전압선(26)은 제5 콘택홀(Cnt5)을 통해 제1 발광 제어 박막트랜지스터(T5)의 소스전극(S5)과 연결될 수 있다.
구동전압선(26)의 제1부분(26a)은 관통라인(105h)에 형성되어 데이터선(16) 및 구동 박막트랜지스터(T1)의 게이트전극(G1) 간의 버티칼 캡 커플링을 차폐하여 기생 커패시턴스의 생성을 방지할 수 있다.
구동전압선(26)의 제2부분(26b)은 도 3에 도시된 바와 같이 제2 방향을 따라 연장되며, 외부에서 인가되는 제1전원전압(ELVDD)을 제공할 수 있다.
구동전압선(26)의 제3부분(26c)은 제2부분(26b)으로부터 제1 방향을 따라 돌출되며, 구동 박막트랜지스터(T1)의 게이트전극(G1)과 중첩될 수 있다. 층간 절연막(105)을 가운데 개재한 구동 박막트랜지스터(T1)의 게이트전극(G1) 및 구동전압선(26)의 제3부분(26c)은 각각 스토리지 커패시터(Cst)의 제1전극(51) 및 제2전극(52)을 형성할 수 있다.
도 10은 제5 마스크 공정 내지 제7 마스크 공정을 나타낸다.
도 10 및 도 3을 참조하면, 평탄화막(107)을 기판(100)의 전면(全面)에 형성하고, 제1커버메탈(CM1)을 노출시키는 제1비아홀(via1)을 형성한다(제5마스크 공정).
이 후, 애노드 전극(210)을 형성하고(제6 마스크 공정), 애노드 전극(210)의 상부면을 노출시키는 개구를 포함하는 화소정의막(108)을 형성한다(제7 마스크 공정). 애노드 전극은 제1비아홀(via1)을 통해 제1커버메탈(CM1)과 연결되며, 제1커버메탈(CM1)을 매개로 제2 발광 제어 박막트랜지스터(T6)와 연결된다.
다음으로, 도시되지는 않았으나, 화소정의막의 개구에 유기발광층을 포함하는 중간층을 형성한 후, 캐소드 전극(미도시)을 기판의 전면(全面)에 형성할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 화소회로를 개략적으로 나타낸 평면도고, 도 12는 도 11의 B-B' 선에 따른 단면도이다. 이하에서는 설명의 편의를 위하여 동일한 부재에 대한 설명은 도 1 내지 도 10을 참조하여 설명한 내용으로 갈음하고, 차이점을 위주로 설명한다.
도 11 및 도 12를 참조하면, 구동전압선(26)은 이웃하는 화소회로(2')의 데이터선(16')과 구동 박막트랜지스터(T1)의 게이트전극(G1) 사이의 캡 커플링을 방지하기 위한 제4부분(26d)을 더 포함할 수 있다.
층간 절연막(105)은 도 3 및 도 4를 참조하여 설명한 관통라인(105h, 이하 제1관통라인이라 함) 및 이웃하는 화소회로(2')의 데이터선(16')과 구동 박막트랜지스터(T1)의 게이트전극(G1) 사이에 위치하는 제2관통라인(105h')을 포함할 수 있다.
구동전압선(26)의 제2부분(26b)은 제2 방향을 따라 연장되어 제1전원전압(ELVDD)을 전달하고, 제2부분(26b)로부터 돌출된 제3부분(26c)은 스토리지 커패시터(Cst)의 제2전극(52)을 형성한다. 제1부분(26a)과 제4부분(26d)은 서로 멀어지는 방향을 따라 구동전압선(26)의 양측에 형성될 수 있다.
구동전압선(26)의 제1부분(26a)은 제1관통라인(105h)에 형성되고, 제4부분(26d)은 제2관통라인(105h')에 형성될 수 있다. 구동전압선(26)의 제1부분(26a) 및 제4부분(26d)은 서로 이웃하는 데이터선들(16, 16') 사이에 위치하는 구동 박막트랜지스터(T1)의 게이트전극(G1)과 서로 이웃하는 데이터선들(16, 16') 사이의 캡 커플링에 따른 기생 커패시턴스 발생을 방지할 수 있다.
일부 실시예에서, 구동전압선(26)의 제1부분(26a) 및 제4부분(26d)은 제2 방향을 따라 연장되되 박막트랜지스터(T1)의 도핑영역인 소스전극(S1) 및 드레인전극(D1)과 중첩되지 않도록 배치될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 화소
2: 화소회로
10: 표시부
20: 주사 구동부
30: 데이터 구동부
40: 제어부
14: 제1주사선
16: 데이터선
21: 보조배선
22: 초기화 전압선
24: 제2주사선
26: 구동전압선
26a: 구동전압선의 제1부분
26b: 구동전압선의 제2부분
26c: 구동전압선의 제3부분
26d: 구동전압선의 제4부분
51: 스토리지 커패시터의 제1전극
52: 스토리지 커패시터의 제2전극
T1: 구동 박막트랜지스터
T2: 데이터 전달 박막트랜지스터
T3: 보상 박막트랜지스터
T4: 초기화 박막트랜지스터
T5: 제1 발광 제어 박막트랜지스터
T6: 제2 발광 제어 박막트랜지스터
Cst: 스토리지 커패시터

Claims (18)

  1. 복수의 화소들을 포함하는 디스플레이 장치로서, 상기 화소 각각은,
    제1 방향을 따라 연장되는 주사선;
    제2 방향을 따라 연장되는 데이터선;
    상기 데이터선과 인접하게 배치되며, 게이트전극, 소스전극 및 드레인전극을 포함하는 구동 박막트랜지스터;
    상기 데이터선과 상기 구동 박막트랜지스터 사이에 개재되며, 관통라인을 포함하는 층간절연막; 및
    상기 데이터선과 인접하게 배치되는 구동전압선;을 포함하며,
    상기 구동전압선의 제1부분은,
    상기 관통라인에 형성되고 상기 데이터선과 상기 구동 박막트랜지스터의 게이트전극 사이에 위치하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 데이터선과 상기 구동 박막트랜지스터의 상기 게이트전극은 서로 다른 층에 위치하는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 구동전압선은,
    상기 제2 방향을 따라 연장되는 제2부분; 및
    상기 제2부분으로부터 돌출되며, 상기 층간절연막을 사이에 두고 상기 구동 박막트랜지스터의 게이트전극과 마주보도록 상기 게이트전극와 중첩되는 제3부분;을 더 포함하는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 구동전압선의 제1부분은, 상기 데이터선과 인접한 상기 구동전압선의 일측에 위치하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 구동전압선의 제1부분은,
    상기 제2 방향을 따라 연장되되 상기 구동 박막트랜지스터의 상기 소스전극 및 상기 드레인전극 중 적어도 어느 하나와 비-중첩되는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 구동전압선은 상기 데이터선과 동일층에 위치하는, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 게이트전극의 하부에 위치하는 게이트 절연막을 더 포함하고, 상기 관통라인은 상기 게이트 절연막의 상부를 노출하는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 층간절연막은 제2관통라인을 더 포함하고,
    상기 구동전압선은,
    상기 제2관통라인에 위치하고, 이웃하는 화소의 데이터선과 상기 구동 박막트랜지스터의 게이트전극 사이에 위치하는 제4부분을 더 포함하는, 디스플레이 장치.
  9. 제8항에 있어서
    제1부분과 상기 제4부분은 서로 멀어지는 방향을 따라 상기 구동전압선의 양측에 위치하는, 디스플레이 장치.
  10. 복수의 화소들을 포함하는 디스플레이 장치의 제조 방법으로서, 상기 화소 각각을 형성하는 단계는,
    기판 상에 게이트전극, 소스전극 및 드레인전극을 포함하는 구동 박막트랜지스터를 형성하는 단계;
    상기 구동 박막트랜지스터 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하며, 일 방향을 따라 연장되는 관통라인을 형성하는 단계;
    상기 층간절연막 상에 데이터선을 형성하는 단계;
    상기 관통라인에 위치하고 상기 데이터선과 상기 구동 박막트랜지스터의 게이트전극 사이에 위치하는 제1부분을 구비하는 구동전압선을 형성하는 단계;를 포함하는, 디스플레이 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 구동전압선은,
    상기 데이터선과 동일한 방향을 따라 연장되는 제2부분; 및
    상기 제2부분으로부터 돌출되며, 상기 층간절연막을 사이에 두고 상기 구동 박막트랜지스터의 게이트전극과 마주보도록 상기 게이트전극과 중첩되는 제3부분;을 더 포함하는, 디스플레이 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 구동전압선의 상기 제1부분은,
    상기 데이터선과 인접한 상기 구동전압선의 일측에 위치하는, 디스플레이 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 관통라인은,
    상기 구동 박막트랜지스터의 게이트전극의 제1측변과 인접하고, 상기 게이트전극의 제1측변을 따라 연장되는, 디스플레이 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 관통라인은,
    상기 구동박막트랜지스터의 소스전극 및 드레인전극 중 적어도 어느 하나와 비-중첩되는, 디스플레이 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 구동전압선과 상기 데이터선은 동일층에 위치하는, 디스플레이 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 게이트전극의 하부에 위치하는 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 관통라인은 상기 게이트 절연막의 상부를 노출하는, 디스플레이 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 구동 박막트랜지스터의 게이트전극을 중심으로 상기 관통라인의 반대편에 위치하는 제2관통라인을 형성하는 단계를 더 포함하는, 디스플레이 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 구동전압선을 형성하는 단계에서 상기 구동전압선은,
    상기 제2관통라인에 형성되고 이웃하는 화소의 데이터선과 상기 구동 박막트랜지스터의 게이트전극 사이에 위치하는 제4부분을 더 포함하는, 디스플레이 장치의 제조 방법.
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