KR20160077133A

KR20160077133A - Ic 신뢰성 결함 검출

Info

Publication number: KR20160077133A
Application number: KR1020167013771A
Authority: KR
Inventors: 조앤 우; 앨리스 창; 리쉥 가오; 사티야 쿠라다; 앨런 파크; 라가브 바불나스
Original assignee: 케이엘에이-텐코 코포레이션
Priority date: 2013-10-29
Filing date: 2014-10-28
Publication date: 2016-07-01
Also published as: IL245315A0; TWI647447B; IL245315B; KR102352702B1; US20150120220A1; TW201525451A; WO2015066050A1

Abstract

웨이퍼 상의 신뢰성 결함을 검출하기 위한 방법 및 시스템이 제공된다. 일 방법은 검사 시스템에 의해 발생된 웨이퍼를 위한 출력을 취득하는 것을 포함한다. 방법은 출력에 기초하여 웨이퍼 상에 형성된 하나 이상의 패터닝된 특징부의 하나 이상의 기하학적 특성을 결정하는 것을 또한 포함한다. 게다가, 방법은 결정된 하나 이상의 특성에 기초하여 하나 이상의 패터닝된 특징부의 어느 것이 웨이퍼 상에 형성되는 디바이스 내의 하나 이상의 신뢰성 결함을 유발할 것인지를 식별하는 것을 포함한다.

Description

IC 신뢰성 결함 검출{DETECTING IC RELIABILITY DEFECTS}

본 발명은 일반적으로 웨이퍼 상의 신뢰성 결함(reliability defect)을 검출하기 위한 방법 및 시스템에 관한 것이다.

이하의 설명 및 예는 이 섹션에서의 이들의 포함에 의해 종래 기술인 것으로 용인되는 것은 아니다.

집적 회로(integrated circuits: ICs)와 같은 반도체 디바이스는 다수의 상이한 제조 프로세스를 사용하여 웨이퍼 상에 형성된다. 디바이스가 웨이퍼 상에 형성된 후에, 디바이스는 디바이스가 적절한 방식으로 기능하는지를 결정하기 위해 일반적으로 전기적으로 시험된다. 가장 인기 있는 시험 방법 중 하나는 누설 전류 또는 IDDQ 시험인데, 즉 결함이 있는 칩을 식별하기 위해 상승된 누설 전류를 측정하는 것이다. 누설 전류 기반 시험은 고신뢰성 용례를 위해 디바이스를 스크리닝하는 데 사용된다. 칩의 고신뢰성을 보장하는 전통적인 방법은 번인 시험(burn-in test)이다. 신뢰성에 대한 정밀한 연구는 단지 웨이퍼 레벨에서 프로세서 가변성 영향을 완전히 이해하지 않고 회로 레벨 시뮬레이션으로만 행해졌다.

트랜지스터 기하학(geometries)이 계속 축소함에 따라, 트랜지스터의 고유 누설 전류는 상당히 증가한다. 이는 특색있는 무결함 및 결함 DDDQ를 극단적으로 어렵게 만드는 데, 이는 오거부(false reject)(수율 손실을 유발함) 및 오수락(false accept)(시험을 면함)을 야기할 것이다. 시험 생성의 간단한 성질에 기인하여, 누설 전류 시험은 단지 신뢰성 결함이 존재하는지만을 지시한다. 누설 전류는 결함 유형에 직접 상관되지 않는다. 이와 같이, 신뢰성 문제의 근본 원인은 양호하게 이해되고, 완화되고, 해결되지 않을 수 있다. 번인 시험은 구성요소 레벨 및 트랜지스터 레벨에서가 아니라, 이들이 제조될 때 제품에 인가된다. 누설은 번인 전력을 지배한다.

이에 따라, 전술된 단점 중 하나 이상을 갖지 않는 시스템 및/또는 방법을 개발하는 것이 유리할 것이다.

다양한 실시예의 이하의 설명은 결코 첨부된 청구범위의 요지를 한정하는 것으로서 해석되어서는 안된다.

일 실시예는 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법에 관한 것이다. 방법은 검사 시스템에 의해 발생된 웨이퍼를 위한 출력을 취득하는 것을 포함한다. 방법은 출력에 기초하여 웨이퍼 상에 형성된 하나 이상의 패터닝된 특징부의 하나 이상의 특성을 결정하는 것을 또한 포함한다. 게다가, 방법은 결정된 하나 이상의 특성에 기초하여 하나 이상의 패터닝된 특징부의 어느 것이 웨이퍼 상에 형성되는 디바이스 내의 하나 이상의 신뢰성 결함을 유발할 것인지를 식별하는 것을 포함한다. 취득, 결정, 및 식별 단계는 컴퓨터 시스템에 의해 수행된다.

전술된 방법은 본 명세서에 또한 설명된 바와 같이 수행될 수도 있다. 게다가, 전술된 방법은 본 명세서에 설명된 임의의 다른 방법(들)의 임의의 다른 단계(들)를 포함할 수도 있다. 더욱이, 전술된 방법은 본 명세서에 설명된 임의의 시스템에 의해 수행될 수도 있다.

다른 실시예는 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법을 수행하기 위해 컴퓨터 시스템 상에서 실행 가능한 프로그램 명령어를 저장하는 비일시적 컴퓨터 판독 매체에 관한 것이다. 컴퓨터 구현식 방법은 전술된 방법의 단계를 포함한다. 컴퓨터 판독 가능 매체가 본 명세서에 설명된 바와 같이 또한 구성될 수도 있다. 컴퓨터 구현식 방법의 단계는 본 명세서에 또한 설명된 바와 같이 수행될 수도 있다. 게다가, 프로그램 명령어가 실행 가능한 컴퓨터 구현식 방법은 본 명세서에 설명된 임의의 다른 방법(들)의 임의의 다른 단계(들)를 포함할 수도 있다.

부가의 실시예는 웨이퍼 상의 신뢰성 결함을 검출하도록 구성된 시스템에 관한 것이다. 시스템은 웨이퍼에 대한 출력을 발생하도록 구성된 검사 서브시스템을 포함한다. 시스템은 전술된 방법의 결정 단계 및 식별 단계를 수행하기 위해 구성된 컴퓨터 서브시스템을 또한 포함한다. 시스템은 본 명세서에 설명된 바와 같이 또한 구성될 수도 있다.

본 발명의 다른 목적 및 장점은 이하의 상세한 설명의 숙독시에 그리고 첨부 도면의 참조시에 명백해질 것이다.
도 1은 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법의 일 실시예를 도시하고 있는 흐름도이다.
도 2는 본 명세서에 설명된 컴퓨터 구현식 방법 중 하나 이상을 수행하기 위한 컴퓨터 시스템 상에서 실행 가능한 프로그램 명령어를 포함하는 비일시적 컴퓨터 판독 가능 매체의 일 실시예를 도시하고 있는 블록도이다.
도 3은 웨이퍼 상의 신뢰성 결함을 검출하도록 구성된 시스템의 일 실시예의 측면도를 도시하고 있는 개략도이다.
본 발명은 다양한 수정 및 대안 형태의 여지가 있지만, 그 특정 실시예가 도면에 예로서 도시되어 있고 본 명세서에 상세히 설명될 것이다. 그러나, 그 도면 및 상세한 설명은 개시된 특정 형태에 본 발명을 한정하도록 의도된 것은 아니고, 대조적으로, 의도는 첨부된 청구범위에 의해 규정된 바와 같은 본 발명의 사상 및 범주 내에 있는 모든 수정, 등가물 및 대안을 커버하는 것이라는 것이 이해되어야 한다.

이제, 도면을 참조하면, 도면은 실제 축적대로 도시되어 있는 것은 아니라는 것이 주목된다. 특히, 도면의 요소의 일부의 축적은 요소의 특성을 강조하기 위해 상당히 과장되어 있다. 도면은 동일한 축적으로 도시되어 있는 것은 아니라는 것이 또한 주목된다. 유사하게 구성될 수도 있는 하나 초과의 도면에 도시되어 있는 요소는 동일한 도면 부호를 사용하여 지시되어 있다. 본 명세서에 달리 언급되지 않으면, 설명되고 도시되어 있는 임의의 요소는 임의의 적합한 상업적으로 입수 가능한 요소를 포함할 수도 있다.

일반적으로, 본 명세서에 설명되어 있는 실시예는 웨이퍼 인라인 누설 시그너쳐(signature) 및 비아 저항 지수(via resistance index) 분석을 통해 집적 회로(IC) 신뢰성 결함을 검출하는 신규한 접근법을 제공한다. 일 실시예는 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법에 관한 것이다. 본 명세서에 설명된 실시예는 본 명세서에 더 설명된 것들과 같은 다양한 검사 및 결함 검토(review) 도구로 IC 신뢰성 결함(잠재성 신뢰성 결함을 포함함)을 계통적으로 검출하는 데 사용될 수 있다. 게다가, 본 명세서에 설명된 실시예는 사용자가 1X nm 및 기술 노드(technology nodes)로의 이들의 전이를 가속화하는 것을 돕기 위해 전례가 없는 감도 및 정밀도로 상호접속부의 누설 시그너쳐 및 잠재적인 파괴의 계통적인 발견을 가능하게 한다. 본 명세서에 설명된 실시예는 또한 누설 시그너쳐 및 비아 저항 지수를 정량적으로 추출하기 위한 기술을 생성하는 데 사용될 수 있다. 더욱이, 본 명세서에 설명된 실시예는 KLARF 파일 또는 암호화된 검사 결과와 같은 임의의 적합한 웨이퍼 검사 파일 포맷으로 신뢰성 결함을 보고할 수 있다.

본 명세서에 사용될 때 용어 "디자인" 및 "디자인 데이터"는 일반적으로 IC의 물리적 디자인(레이아웃) 및 복잡한 시뮬레이션 또는 간단한 기하학 및 불리언 연산(Boolean operations)을 통해 물리적 디자인으로부터 유도된 데이터를 칭한다. 디자인은 GDS 또는 ASCii 파일, 임의의 다른 표준 기계 판독 가능 파일, 당 기술 분야에 공지되어 있는 임의의 다른 적합한 파일, 및 디자인 데이터베이스와 같은 데이터 구조에 저장될 수도 있다. 모든 의도 및 목적으로, 용어 "GDS"는 GDSII 파일을 위해 사용된다. 이러한 파일의 다른 예는 GL1 및 OASIS 파일을 포함한다. 본 명세서에 설명된 실시예에 사용된 디자인은 데이터 구조 구성, 저장 포맷, 또는 저장 메커니즘에 무관하게 이 전체 종류의 파일 중 임의의 것에 저장될 수 있다.

레티클 검사 시스템 및/또는 이들의 파생물에 의해 취득된 레티클의 이미지가 또한 디자인을 위한 "프록시(proxy)" 또는 "프록시들"로서 사용될 수 있다. 이러한 레티클 이미지 또는 그 파생물은 디자인을 사용하는 본 명세서에 설명된 임의의 실시예에서 디자인 레이아웃에 대한 치환물로서 기능할 수 있다. 디자인은 자파(Zafar) 등의 2009년 8월 4일 허여된 공동 소유된 미국 특허 제7,570,796호 및 쿨카르니(Kulkarni) 등의 2010년 3월 9일 허여된 미국 특허 제7,676,077호에 설명된 임의의 다른 디자인 데이터 또는 디자인 데이터 프록시를 포함할 수도 있는 데, 이들 미국 특허의 모두는 본 명세서에 완전히 설명된 것처럼 참조로서 합체되어 있다. 게다가, 디자인 데이터는 표준 셀 라이브러리 데이터(standard cell library data), 통합 레이아웃 데이터(integrated layout data), 하나 이상의 층을 위한 디자인 데이터, 디자인 데이터의 파생물, 및 완전 또는 부분 칩 디자인 데이터일 수 있다.

그러나, 일반적으로, 디자인 정보 또는 데이터는 웨이퍼 검사 시스템으로 웨이퍼를 촬상하는 것에 의해서는 발생될 수 없다. 예를 들어, 웨이퍼 상에 형성된 디자인 패턴은 웨이퍼를 위한 디자인을 정확하게 표현하지 않을 수도 있고, 웨이퍼 검사 시스템은 이미지가 웨이퍼를 위한 디자인에 대한 정보를 결정하는 데 사용될 수 있도록 웨이퍼 상에 형성된 디자인 패턴의 이미지를 충분한 해상도로 발생하는 것이 가능하지 않을 수도 있다. 따라서, 일반적으로, 디자인 정보 또는 디자인 데이터는 물리적 웨이퍼를 사용하여 발생될 수 없다. 게다가, 본 명세서에 설명된 "디자인" 및 "디자인 데이터"는 디자인 프로세스에서 반도체 디바이스 설계자에 의해 발생되는 정보 및 데이터를 칭하고, 따라서 임의의 물리적 웨이퍼 상의 디자인의 인쇄에 앞서 본 명세서에 설명된 실시예에 양호하게 사용을 위해 이용 가능하다.

방법은 검사 시스템에 의해 발생된 웨이퍼를 위한 출력을 취득하는 것을 포함한다. 일 실시예에서, 검사 시스템은 광 기반 검사 시스템이고, 출력을 발생하기 위해 사용되는 검사 시스템의 광원은 광대역 플라즈마(broadband plasma: BBP) 광원이다. 따라서, 본 명세서에 설명된 실시예에 사용된 출력은 일반적으로 BBP 웨이퍼 검사 도구라 칭할 수도 있는 검사 시스템에 의해 발생될 수도 있다. 이 방식으로, 검사 도구는 광학 검사 도구일 수도 있다. 그러나, 검사 시스템은 전자빔 기반 검사 시스템일 수도 있다. 검사 시스템은 당 기술 분야에 공지되어 있는 임의의 적합한 상업적으로 입수 가능한 광 또는 전자빔 기반 검사 시스템을 포함할 수도 있다. 게다가, 광 기반 검사 시스템은 명시야(bright field: BF) 및/또는 암시야(dark field: DF) 검사 시스템일 수도 있다. 이 방식으로, 본 명세서에 설명된 실시예에 사용된 출력을 발생하는 검사 시스템은 BF, DF 및/또는 전자빔 검사에 한정되는 것은 아니다. 달리 말하면, 본 명세서에 설명된 실시예는 검사 시스템 플랫폼에 독립적이다.

출력을 취득하는 것은 웨이퍼 위에 광을 스캐닝하는 것과, 스캐닝 중에 검사 시스템에 의해 검출된 웨이퍼로부터 광에 응답성인 출력(예를 들어, 이미지 또는 이미지 데이터)을 발생하는 것을 포함할 수도 있다. 이 방식으로, 출력을 취득하는 것은 웨이퍼를 스캐닝하는 것을 포함할 수도 있다. 그러나, 출력을 취득하는 것은 반드시 웨이퍼를 스캐닝하는 것을 포함하는 것은 아니다. 예를 들어, 출력을 취득하는 것은 출력이 저장되어 있는 저장 매체로부터 출력을 취득하는 것(예를 들어, 검사 시스템에 의해)을 포함할 수도 있다. 저장 매체로부터 출력을 취득하는 것은 임의의 적합한 방식으로 수행될 수도 있고, 출력이 그로부터 취득되는 저장 매체는 본 명세서에 설명된 임의의 저장 매체를 포함할 수도 있다.

방법은 출력에 기초하여 웨이퍼 상에 형성된 하나 이상의 패터닝된 특징부의 하나 이상의 특성을 결정하는 것을 포함한다. 예를 들어, 검사 시스템에 의해 발생된 이미지, 이미지 데이터, 또는 임의의 다른 출력은 본 명세서에 또한 설명된 패터닝된 특징부의 임의의 특성 중 하나 이상을 결정하는 데 사용될 수도 있다. 일 이러한 예에서, 검사 시스템에 의해 발생된 이미지 또는 이미지 데이터는 웨이퍼 상에 형성된 하나 이상의 패터닝된 특징부의 하나 이상의 치수를 결정하는 데 사용될 수도 있다. 하나 이상의 특성은 임의의 적합한 방법 및/또는 알고리즘을 사용하여 검사 시스템의 출력에 기초하여 결정될 수도 있다.

몇몇 실시예에서, 하나 이상의 패터닝된 특징부는 디바이스의 하나 이상의 트랜지스터의 하나 이상의 구조체를 포함하고, 하나 이상의 결정된 특성은 게이트의 치수, 소스 또는 드레인의 면적, 또는 소스 또는 드레인의 둘레(perimeter)를 포함한다. 이 방식으로, 본 명세서에 설명된 실시예는 게이트 유효 채널 길이(L), 폭(W), 소스/드레인 면적 및 둘레와 같은 트랜지스터 기하학 편차를 사용하여 수행될 수도 있다.

부가의 실시예에서, 하나 이상의 패터닝된 특징부는 디바이스의 하나 이상의 상호접속 비아의 하나 이상의 구조체를 포함하고, 하나 이상의 결정된 특성은 상호접속 비아 포위부(enclosure) 또는 면적을 포함한다. 이 방식으로, 본 명세서에 설명된 실시예는 비아 포위부 및 면적과 같은 상호접속 비아 기하학 편차를 사용하여 수행될 수도 있다.

몇몇 실시예에서, 결정된 하나 이상의 특성은 웨이퍼 상에 형성된 하나 이상의 패터닝된 특징부의 하나 이상의 특성의 하나 이상의 측정된 값과 웨이퍼를 위한 디자인에서 하나 이상의 패터닝된 특징부의 하나 이상의 특성의 하나 이상의 디자인 값 사이의 하나 이상의 차이를 포함한다. 예를 들어, 패터닝된 특징부의 특성(들)은 특성(들)의 하나 이상의 측정된 값을 제공하기 위해 전술된 바와 같이 출력에 기초하여 결정될 수도 있다. 이들 특성(들)은 이어서 전술된 임의의 디자인 또는 디자인 데이터로부터 결정될 수도 있는 설계 상태값(as-designed value)으로부터 감산되거나 또는 그 반대가 될 수도 있어 하나 이상의 특성을 결정한다. 게다가, 측정된 값과 설계 상태값 사이의 차이는 본 명세서에 더 설명되는 바와 같이 결정될 수도 있다[예를 들어, 주사 전자 현미경(scanning electron microscope: SEM) 이미지 대 GDS 오버레이 분석을 사용하여].

방법은 하나 이상의 패터닝된 특징부 중 어느 것이 결정된 하나 이상의 특성에 기초하여 웨이퍼 상에 형성되는 디바이스 내의 하나 이상의 신뢰성 결함을 유발할 것인지를 식별하는 것을 더 포함한다. 다른 실시예에서, 식별 단계는 하나 이상의 패터닝된 특징부의 결정된 하나 이상의 특성에 기초하여 디바이스의 하나 이상의 특성을 결정하는 것 및 디바이스의 하나 이상의 특성이 디바이스 내에 신뢰성 결함을 유발할 것인지를 결정하는 것을 포함한다. 예를 들어, 패터닝된 특징부(들)의 하나 이상의 특성은 하나 이상의 특성과 디바이스의 하나 이상의 특성 사이의 관계를 규정하는 함수 또는 알고리즘에 입력될 수도 있다. 일 이러한 예에서, 본 명세서에 설명된 바와 같이 결정되는 게이트의 W 및 L은 당 기술 분야에 공지되어 있는 임의의 적합한 식을 포함할 수도 있는 서브-임계치 누설 전류에 대한 식에 입력될 수도 있어, 어느 서브-임계치 누설 전류가 그 게이트에 대한 것인지를 결정한다. 다른 이러한 예에서, 본 명세서에 설명된 바와 같이 결정될 수도 있는 게이트 산화물층의 두께는 당 기술 분야에 공지되어 있는 임의의 적합한 식을 포함할 수도 있는 게이트 산화물 누설 전류를 위한 식에 입력될 수도 있어, 어느 게이트 산화물 누설 전류가 그 게이트 산화물층을 포함하는 트랜지스터에 대한 것인지를 결정한다. 이 방식으로, 디바이스 특성(들)은 본 명세서에 설명된 바와 같이 검사 시스템 출력으로부터 결정된 패터닝된 특징부(들)의 특성(들)으로부터 직접 정량적으로 결정될 수 있다. 패터닝된 특징부(들)에 대해 결정된 디바이스 특성(들)은 이어서 이들 패터닝된 특징부(들)가 디바이스에 대한 신뢰성 문제를 유발할 것인지 그리고 따라서 이들 패터닝된 특징부(들)가 신뢰성 결함인지를 결정하도록 분석될 수 있다. 예를 들어, 패터닝된 특징부를 위한 서브-임계치 누설 전류는 디바이스에 대해 문제가 될 수도 있는 서브-임계치 누설 전류값으로부터 허용 가능한 서브-임계치 누설 전류값을 분리하는 임계치에 비교될 수도 있다. 그 임계치의 문제가 되는 측면에서 값을 갖는 패터닝된 특징부는 신뢰성 결함으로서 식별될 수도 있다. 어느 패터닝된 특징부가 패터닝된 특징부에 대해 결정된 디바이스 특성(들)에 기초하여 신뢰성 결함을 유발할 것인지를 결정하는 것은 임의의 다른 적합한 방식으로 수행될 수도 있다.

신뢰성 결함을 유발할 것인 패터닝된 특징부를 식별하는 것은 패터닝된 특징부 특성(들)에 기초하여 디바이스 특성(들)을 정량적으로 결정하는 것을 반드시 포함하는 것은 아닐 수도 있다. 예를 들어, 방법은 하나 이상의 디바이스 특성의 허용 가능한 값에 기초하여 패터닝된 특징부의 하나 이상의 특성의 허용 가능한 값을 결정하기 위해 방법, 알고리즘, 함수, 또는 식을 사용하는 것을 포함할 수도 있다. 이 방식으로, 패터닝된 특징부 특성(들)이 본 명세서에 설명된 바와 같이 결정될 때, 이들은 허용 가능한 값에 비교될 수도 있다. 허용 가능한 값들 외부의 특성(들)을 갖는 패터닝된 특징부는 신뢰성 결함으로서 식별될 수도 있고, 허용 가능한 특성 외부의 특성(들)을 갖지 않는 패터닝된 특징부는 신뢰성 결함으로서 식별되지 않을 수도 있다.

일 이러한 실시예에서, 하나 이상의 패터닝된 특징부는 디바이스의 하나 이상의 트랜지스터의 하나 이상의 구조체를 포함할 수 있고, 디바이스의 하나 이상의 특성은 누설 전류를 포함한다. 이 방식으로, 본 명세서에 설명된 실시예는 누설 전류에 대한 전술된 것들과 같은 트랜지스터 특성 편차의 영향에 초점을 맞출 수도 있다. 누설 전류는 트랜지스터 레벨에서 전류의 비의도된 손실이다. 예를 들어, 누설 전류는 전자를 터널링함으로써(예를 들어, 게이트로부터 채널로 또는 게이트로부터 소스 및 드레인으로의 직접 터널링을 거쳐) 수행될 수 있다. 게이트 누설은 게이트 터널링을 위한 초박형 게이트 산화물에 기인할 수 있다. 게다가, 고 K 유전 재료는 더 두꺼울 수 있어 게이트 산화물 누설 전류를 감소시킨다.

누설 전류는 도핑, 게이트 산화물 두께, 채널 임계 치수(critical dimension: CD), 및 레이아웃에 복잡한 방식으로 의존한다. 디바이스 물리학 이론으로부터, 서브-임계치 "오프" 누설 전류는 채널 길이 감소에 따라 증가하고, W/L에 대한 직접적인 종속성을 갖는다. 서브-임계치 "오프" 누설 전류는 또한 임계 전압이 감소될 때 지수함수적으로 증가하고, 서브-임계치 "온" 누설 전류는 온도에 따라 감소하고, 반면에 서브-임계치 "오프" 누설 전류는 온도에 따라 증가한다. 게다가, 레이아웃은 누설 전류와 직접적인 관계를 갖는다. 상이한 소스/드레인 면적 및 둘레를 갖는 동일한 게이트 W 및 L이 상이한 누설 전류를 야기할 수 있다. 게다가, 누설 전류는 트랜지스터의 수가 더 소형의 기술 노드에서 증가함에 따라 지수함수적으로 증가한다.

가공 관점으로부터, 누설 전류는 프로세스 가변성을 받게 되는 파라미터에 고도로 비선형 종속성을 갖는다. 예를 들어, 리소그래피 및 에칭 가변성은 채널 L, W/L, W*L, 소스의 면적(area of the source: AS), 드레인의 면적(area of the drain: AD), 소스의 둘레(perimeter of the source: PS), 및 드레인의 둘레(perimeter of the drain: PD)의 가변성을 유발할 수 있다. 게다가, 리소그래피 및 에칭의 국부적인(다이내) 가변성은 서브-임계치 누설 "오프" 전류의 합이 이에 따라 증가하게 할 수 있다. 더욱이, 리소그래피 및 에칭 가변성은 임계 전압을 거쳐 서브-임계치 "온" 및 "오프" 전류에 대한 직접적인 영향을 가질 수 있다(단채널 효과). 다른 예에서, 게이트 산화물의 두께의 가변성은 서브-임계치 "온" 및 "오프" 누설 전류에 직접적으로 영향을 미칠 수 있다(산화물의 캐패시턴스를 거쳐). 게다가, 게이트 산화물의 두께의 가변성은 서브-임계치 "온" 및 "오프" 누설 전류에 간접적으로 영향을 미칠 수 있다(임계 전압이 산화물의 캐패시턴스에 의존하기 때문에 임계 전압을 거쳐). 부가의 예에서, 도핑 농도 및 프로파일의 가변성은 임계 전압, L 및 몸체 효과(body effect)를 거쳐 서브-임계치 "온" 및 "오프" 누설 전류에 대한 간접적인 영향을 가질 수 있다.

다른 이러한 실시예에서, 하나 이상의 패터닝된 특징부는 디바이스의 하나 이상의 상호접속 비아의 하나 이상의 구조체를 포함하고, 디바이스의 하나 이상의 특성은 저항을 포함한다. 이 방식으로, 본 명세서에 설명된 실시예는 저항에 대한 전술된 것들과 같은 상호접속 비아 특성 편차의 영향에 초점을 맞출 수도 있다. 비아는 프로세스 민감성의 레이아웃 특정 상호접속 신뢰성 요소이다. 비아 CD 편차는 그 저항에 영향을 미친다. 일 이러한 예에서, 비아 저항은 비아 단면적의 감소에 따라 증가한다. 더 높은 저항은 더 높은 조기 파괴율을 나타낸다. 게다가, 비아의 하부에 비교하여 비아의 상부에서의 상이한 비아 크기는 비아 건전성(healthiness)을 지시할 수도 있다. 비아에 대한 크기차는 하부에서의 비아의 크기로부터 상부에서 비아의 크기를 감산한 값으로서 결정될 수 있다. 더욱이, 개방 불량(무한 저항)이 고정구 형성의 결여에 기인하여 발생할 수도 있다.

본 명세서에 설명된 바와 같이 결정될 수도 있는, 웨이퍼에 대한 디자인에서 비아의 상부의 면적으로부터 웨이퍼 상에서 측정된 비아의 상부의 면적을 감산한 값 사이의 차이[즉, ΔArea(top)]를, 본 명세서에 설명된 바와 같이 결정될 수도 있는, 웨이퍼에 대한 디자인에서 비아의 하부의 면적으로부터 웨이퍼 상에서 측정된 비아의 하부의 면적을 감산한 값 사이의 차이[즉, ΔArea(bottom)]로 나눈 값으로서 저항 지수가 비아에 대해 결정될 수 있다. 이 방식으로, 저항 지수 = ΔArea(top)/ΔArea(bottom)이다. 비아의 면적의 변화는 비아 유형에 대해 상호접속 저항 지수를 맵핑 아웃(map out)하는 데 사용될 수 있다. 본 명세서에 설명된 실시예가 수행되는 상호접속 비아는 격리성(isolated), 반격리성(semi-isolated), 치밀성(dense), 및 중복성(redundant)과 같은 임의의 공지의 상호접속 비아를 포함할 수도 있다.

가공 관점으로부터, 비아 크기의 가변성은 리소그래피 및 에칭의 가변성에 의해 유발될 수 있다. 따라서, 몇몇 실시예에서, 검사 시스템에 의해 발생되고 본 명세서에 설명된 바와 같이 사용되는 출력은 현상 후에[즉, 현상후 검사(after develop inspection: ADI)] 또는 에칭 후에[즉, 에칭후 검사(after etch inspection: ΑΕI)] 발생된 출력을 포함할 수도 있다.

일 실시예에서, 방법은 웨이퍼 상의 디바이스의 제조 중에 그리고 웨이퍼 상의 디바이스의 제조의 완료 전에 인라인으로 수행된다. 이 방식으로, 본 명세서에 설명된 실시예는 BBP 웨이퍼 검사 도구 및 전자빔 결함 검토 도구와 같은 다양한 도구를 사용하여 웨이퍼 신뢰성 결함(잠재성 신뢰성 결함을 포함함)을 인라인으로 검출하는 데 사용될 수 있다. 대조적으로, 현재, 사용자는 신뢰성 문제를 발견하기 위해 라인 단부 시험(end of line testing)에 의존한다. 그러나, 본 명세서에 설명된 접근법은 신뢰성 관련 수율 학습 사이클을 상당히 감소시킬 것인 인라인 발견 해결책을 제공한다.

본 명세서에 설명된 실시예는 또한 검사 도구의 전통적인 사용 경우(예를 들어, 물리적 결함 검출)에 비교하여, 검사 도구의 기능을 신뢰성 결함 검출로 확장한다. 예를 들어, 통상적으로, 웨이퍼 검사 도구는 프로세스 디자인 상호작용에 의해 유발될 수도 있는 계통적 결함, 및 프로세스 가변성에 의해 유발된 랜덤 결함과 같은 물리적 결함을 검출하는 데 사용된다. 이 방식으로, 웨이퍼 검사 도구는 결함 제한된 수율 손실을 감소시키는 데 사용될 수 있다. 그러나, 프로세스 가변성에 의해 유발된 신뢰성 결함은 또한 수율에 영향을 미칠 수 있다. 본 명세서에 설명된 바와 같이, 웨이퍼 검사 도구는 누설 및 저항에 영향을 미치는 프로세스 가변성을 검출하도록 적용될 수 있다. 게다가, 본 명세서에 설명된 실시예는 모든 종류의 프로세스 가변성, 모든 누설 구성요소, 및 모든 상호접속 구성요소를 검출하는 데 사용될 수 있다. 이와 같이, 본 명세서에 설명된 실시예는 웨이퍼 검사 도구 기능을 신뢰성 관련 수율 손실 감소로 확장하는 데 사용될 수 있다. 따라서, 본 명세서에 설명된 실시예는 프로세스 가변성에 의해 유발된 주요 문제점을 감소시키고, 심지어 제거하는 데 사용될 수 있다.

전술된 바와 같이, 본 명세서에 설명된 실시예는 칩 제조 중에 발생할 수도 있는, 전부가 아니면 다수의 프로세스 가변성에 의해 유발되는 신뢰성 결함을 검출하는 데 사용될 수 있다. 예를 들어, 본 명세서에 설명된 실시예는 누설 전류를 증가시키고, 임계 전압을 시프트하고, 시간 경과에 따라 성능 열화를 유발할 수 있는 게이트 산화물층 내의(특히 실리콘/산화물 계면에서) 결함 및 포획 전하(trapped charges)를 검출하는 데 사용될 수 있다. 다른 예에서, 본 명세서에 설명된 실시예는 고속 열처리(rapid thermal processing: RTP) 게이트 어닐링 단계에 의해 유발된 결함 및 공동(void)을 검출하는 데 사용될 수 있다. 게다가, 본 명세서에 설명된 실시예는 폴리실리콘 리소그래피, 연마, 및 에칭 단계에 의해 유발된 감소된 채널 길이(예를 들어, 공동, 오버에칭 등에 기인하는)를 검출하는 데 사용될 수 있다. 다른 예에서, 본 명세서에 설명된 실시예는 소스/드레인 주입 단계에 기인하여 발생할 수도 있는 게이트 아래의 소스 및/또는 드레인 주입물의 횡방향 확산(예를 들어, 언더컷 등에 기인하는)에 기인하는 감소된 채널 길이를 검출하는 데 사용될 수 있다. 또 다른 예에서, 본 명세서에 설명된 실시예는 소스 및 드레인이 얼마나 채널에 가까워야 하는지를 제어하는(예를 들어, 스페이서가 좁을수록, 소스/드레인이 게이트 채널에 더 가까움) 스페이서 증착 및 에칭 프로세스에 의해 유발된 결함을 검출하는 데 사용될 수 있다. 더욱이, 본 명세서에 설명된 실시예는 RTP 소스/드레인 단계에 기인하는 감소된 채널 길이(예를 들어, RTP 소스/드레인 단계에서 시간 또는 온도가 증가함에 따라, 횡방향 확산이 증가하여 이에 의해 채널 길이를 축소시킴)에 의해 유발된 결함을 검출하는 데 사용될 수 있다. 게다가, 본 명세서에 설명된 실시예는 결함 관련 누설 경로를 생성할 것인 손상 및/또는 결함을 유발할 수도 있는 얕은 트렌치 에칭 단계에 의해 발생된 결함을 검출하는 데 사용될 수 있다.

다른 실시예에서, 방법은 하나 이상의 식별된 패터닝된 특징부의 적어도 하나가 형성되어 있는 웨이퍼 상의 하나 이상의 위치에서 결함 검토 시스템에 의해 발생된 웨이퍼에 대한 출력을 취득하는 것, 적어도 하나의 식별된 패터닝된 특징부에 대한 결함 검토 시스템에 의해 발생된 출력과 적어도 하나의 식별된 패터닝된 특징부에 대한 디자인 데이터를 오버레이하는 것, 웨이퍼 상에 형성된 적어도 하나의 식별된 패터닝된 특징부와 적어도 하나의 식별된 패터닝된 특징부에 대한 디자인 데이터 사이의 하나 이상의 차이를 결정하는 것, 및 적어도 하나의 식별된 패터닝된 특징부가 결정된 하나 이상의 차이에 기초하는 신뢰성 결함인지를 결정하는 것을 포함한다. 웨이퍼에 대한 출력을 발생하는 데 사용된 결함 검토 시스템은 본 명세서에 더 설명되는 바와 같이 구성될 수도 있다. 예를 들어, 결함 검토 시스템은 임의의 적합한 상업적으로 입수 가능한 전자빔 결함 검토 시스템을 포함할 수도 있는 전자빔 기반 결함 검토 시스템(즉, eDR 도구 또는 SEM)일 수도 있다. 웨이퍼 가공에 전술된 디바이스 물리학 이론을 취함으로써, 비아의 ΔL, ΔW/L 및 ΔArea의 정량적 값이 SEM-GDS 오버레이 분석(비아의 상부 및/또는 하부를 위한)으로부터 추출될 수도 있고, 웨이퍼 결함이 라인의 전단(front end of line: FEOL) 스택에서 신뢰성 결함(공동, 언더컷, 오버에칭)으로서 분류될 수도 있다.

다른 실시예에서, 방법은 식별된 하나 이상의 패터닝된 특징부의 웨이퍼 레벨 공간 분포를 결정하는 것을 포함한다. 예를 들어, 누설 시그너쳐 및 비아 저항 지수가 보고되어 웨이퍼 레벨 공간 분포에 대해 컬러 다이맵으로서 표시될 수 있다.

몇몇 실시예에서, 방법은 웨이퍼에 대한 디자인 데이터에 기하학적 규칙 기반 탐색을 적용함으로써 결정 단계 및 식별 단계에 대한 웨이퍼 상에 주의 영역(care area)을 발생하는 것, 기하학적 규칙 기반 탐색에 의해 식별된 패턴의 사례(instance)에 대해 디자인 데이터를 탐색하는 것, 및 주의 영역으로서 패턴의 사례를 포함하는 디자인 데이터 내의 영역을 지정하는 것을 포함한다. 따라서, 본 명세서에 설명된 실시예는 주조 디바이스 파라미터에 기초하여 주의 영역을 발생하기 위한 기하학적 규칙 기반 탐색을 포함할 수도 있다. 예를 들어, 도 1에 도시되어 있는 웨이퍼 누설 시그너쳐 발견 흐름의 실시예에서, 디자인(100)이 기하학적 규칙 기반 탐색(102)에 입력될 수도 있다. 디자인(100)은 본 명세서에 설명된 임의의 디자인 또는 디자인 데이터를 포함할 수도 있다. 따라서, 디자인은 디바이스 파라미터(주조) 또는 디자인 GDS를 포함할 수도 있다. 기하학적 규칙 기반 탐색은 L, W, W/L, PD/PS, AS/AD, 또는 이들의 임의의 조합과 같은 본 명세서에 설명된 임의의 패터닝된 특징부 특성에 기초하여 수행될 수도 있다. 기하학적 규칙 기반 탐색은 또한 임의의 전술된 패터닝된 특징부 특성에 대한 디바이스 규칙 및/또는 웨이퍼 상에 수행될 전기적 시험에 대한 정보에 기초하여 수행될 수도 있다. 예를 들어, 기하학적 규칙 기반 탐색은, 가능하게는 디바이스 설계자 및/또는 전기적 시험 엔지니어가 적어도 다소 이들의 신뢰성을 염려하고 있기 때문에(그렇지 않으면, 이들이 시험될 필요가 없을 것임), 전기적으로 시험될 웨이퍼 상에 이들 특징부를 식별하도록 구성될 수도 있다. 기하학적 규칙 기반 탐색은 또한 다층 디자인 데이터에 기초하여 수행될 수도 있다(하나 초과의 층 상의 패터닝된 특징부가 관심 패턴을 식별할 때 함께 고려될 수 있도록). 게다가, 규칙 기반 탐색은 패터닝된 특징부로부터 형성될 것인 게이트의 유형 및/또는 패터닝된 특징부로부터 형성될 것인 상호접속 비아의 유형에 기초하여 수행될 수도 있다.

도 1에 또한 도시되어 있는 바와 같이, 기하학적 규칙 기반 탐색(102)의 결과는 패턴 탐색(104)을 위해 사용될 수도 있다. 이 패턴 탐색 단계에서, 전체 디자인 또는 디자인 데이터는 기하학적 규칙 기반 탐색에 의해 식별된 패턴에 대해 탐색될 수도 있다. 따라서, 패턴 탐색(104)은 잠재적으로 문제가 있는 것으로서 기하학적 규칙 기반 탐색에 의해 식별된 패턴의 다수의 사례를 탐색하도록 수행될 수도 있다. 게다가, 패턴 탐색은 디바이스 내의 POI의 모든 편차를 발견하도록 수행될 수도 있다. 패턴의 탐색, 패턴 정합, 또는 패턴 오버레이를 수반하는 것으로서 본 명세서에 설명된 단계들 중 임의의 것이 KLA-Tencor로부터 상업적으로 입수 가능한 NanoPoint 제품 또는 일 패턴을 다른 패턴에 정렬하기(예를 들어, 웨이퍼의 이미지 내의 패턴을 웨이퍼를 위한 디자인 내의 패턴에 정렬하기) 위한 임의의 다른 적합한 방법 및/또는 알고리즘을 사용하여 수행될 수도 있다. 게다가, 2개의 패턴을 정렬하는 것은 본 명세서에 완전히 설명된 것처럼 참조로서 합체되어 있는, 쿨카르니(Kulkarni) 등의 2010년 3월 9일 허여된 미국 특허 제7,676,077호에 설명된 바와 같이, 본 명세서에 설명된 단계에서 수행될 수도 있다.

도 1에 또한 도시되어 있는 바와 같이, 방법은 주의 영역(106)을 발생하는 것을 포함할 수도 있다. 주의 영역은 웨이퍼 상에 형성되는 칩의 전체 스택을 위한 라인의 전단(FEOL) 주의 영역일 수도 있다. 주의 영역은 "마이크로-주의 영역"으로서 이들을 적절하게 칭하게 할 것인 크기를 가질 수도 있다. 예를 들어, 주의 영역은 약 100 nm 내지 약 200 nm의 크기를 가질 수도 있다. 전술된 바와 같이, 주의 영역은 기하학적 규칙 기반 탐색 및 패턴 탐색 단계에 의해 식별된 패터닝된 특징부를 포함하는 웨이퍼 상의 대응 영역 및 디자인 내의 영역일 수도 있다.

부가의 실시예에서, 방법은 출력 내의 패턴을 탐색함으로써 웨이퍼 상의 주의 영역에 대응하는 출력의 부분을 식별하는 것을 포함하고, 결정 단계는 단지 주의 영역에 대응하는 출력의 부분에 대해서만 수행된다. 주의 영역을 사용하는 본 명세서에 설명된 실시예에서, 실시예의 결과는 다양한 주의 영역의 함수로서 보고될 수도 있다. 다른 실시예에서, 결정 단계가 기초하는 출력은 검사 시스템에 의해 검출된 웨이퍼로부터 광의 국부 강도를 포함한다. 예를 들어, 실시예는 주의 영역의 함수로서 국부 강도를 보고하는 것을 포함할 수도 있다. 게다가, 주의 영역당 원시 강도(raw intensity)는 본 명세서에 설명된 실시예에 사용되는 웨이퍼 검사 시스템의 출력일 수도 있다.

일 이러한 실시예에서, 방법은 도 1에 도시되어 있는 바와 같이, 단계 106에서 발생된 주의 영역에 기초하여 수행될 수도 있는 웨이퍼 검사(108)를 포함할 수도 있다. 예를 들어, 주의 영역에 대응하는 웨이퍼의 부분 내에만 발생되는 출력이 본 명세서에 설명된 방법에 의해 취득되어 사용될 수도 있다. 이 방식으로, 본 명세서에 설명된 실시예의 단계는 단지 주의 영역에 대응하는 출력에 대해서만 수행될 수도 있다. 웨이퍼 검사 단계(108)는 본 명세서에 설명된 임의의 웨이퍼 검사 시스템으로 본 명세서에 설명된 바와 같이 또한 수행될 수도 있다.

도 1에 또한 도시되어 있는 바와 같이, 방법은 디자인에 정렬 단계(110)를 포함할 수도 있다. 이 단계에서, 디자인 기반 분류(design-based classification: DBC)가 상이한 고유 관심 패턴(patterns of interest: POIs)에 대응하는 상이한 빈(bin)을 발생하도록 수행될 수도 있다. 이 방식으로, 웨이퍼 상의 유사한 POI의 위치에서 웨이퍼에 대해 발생된 출력은 동일한 그룹 또는 빈으로 비닝될(binned) 수 있다. 이 단계를 위해 사용된 POI는 본 명세서에 설명된 단계들 중 임의의 것에 의해 또는 시험 패턴 또는 구조로부터 그리고 규칙으로부터(예를 들어, 전술된 기하학적 규칙 기반 탐색을 거쳐) 식별된 임의의 POI일 수도 있다. 게다가, 본 명세서에 설명된 실시예는 예를 들어, 웨이퍼를 가로질러 빈들 중 임의의 하나 이상 내의 패터닝된 특징부의 시그너쳐 분포를 결정하는 것을 비롯하여, 이러한 DBC의 결과에 기초하여 하나 이상의 다른 단계를 수행하는 것을 포함할 수도 있다. 본 명세서에 설명된 바와 같이 결정된 누설 시그너쳐 및 저항 지수 분포는 임의의 적합한 방식으로(예를 들어, 컬러 다이맵) 출력될 수도 있다.

다른 실시예에서, 방법은 결함 검토를 위한 하나 이상의 식별된 패터닝된 특징부 중 적어도 하나를 선택하는 것을 포함한다. 예를 들어, 도 1에 도시되어 있는 바와 같이, 방법은 결함 샘플링(112)을 포함할 수도 있다. 이 단계에서, 관심 결함은 관심 패턴 중 어느 것이 신뢰성 결함으로서 식별되어 있는지를 결정하고 이어서 전술된 빈의 각각으로부터 관심 패턴 중 하나 이상을 샘플링함으로써 샘플링될 수도 있다. 게다가, 몇몇 경우에, 하나 이상의 관심 패턴은 이들이 신뢰성 결함으로서 식별되는지 여부에 무관하게 각각의 빈으로부터 샘플링될 수도 있다. 이 방식으로, 식별 단계의 결과는 결함 검토에 의해 검증되거나 보정될 수 있다(예를 들어, 식별된 신뢰성 결함이 실제로 신뢰성 결함인지를 결정함으로써 그리고 그 반대도 마찬가지임).

몇몇 실시예에서, 방법은 하나 이상의 식별된 패터닝된 특징부 중 적어도 하나를 위한 결함 검토 시스템의 출력을 취득하는 것과 결함 검토 시스템으로부터 취득된 출력에 기초하여 적어도 하나의 식별된 패터닝된 특징부를 분류하는 것을 포함한다. 예를 들어, 도 1에 도시되어 있는 바와 같이, 방법은 본 명세서에 설명된 임의의 결함 검토 시스템을 사용하여 본 명세서에 설명된 바와 같이 수행될 수도 있는 결함 검토 단계(114)를 포함할 수도 있다. 게다가, 방법은 결함 분류 단계(116)를 포함할 수도 있는 데, 여기서 결함 분류는 단계 114에서 검토되었던 또는 단계 108에서 검출되었던 임의의 결함에 대해 결정될 수도 있다. 예를 들어, 결함은 누설 관련 신뢰성 결함, 전기적 결함, 물리적 결함 등으로서 분류될 수도 있다. 도 1에 또한 도시되어 있는 바와 같이, 방법은 본 명세서에 더 설명된 SEM 이미지 대 GDS 오버레이 분석을 포함할 수도 있는 디자인에 정렬 단계(118)를 포함할 수도 있다.

일 실시예에서, 방법은 결정된 하나 이상의 특성과 웨이퍼의 전기적 시험의 결과 사이의 상관을 결정하는 것을 포함한다. 예를 들어, 본 명세서에 설명된 바와 같이 결정된 게이트 누설 시그너쳐 및 저항 지수는 전기 시험 누설 전류 및 저항 데이터에 직접적으로 상관될 수 있다. 본 명세서에 설명된 실시예는 신뢰성 결함과 전기적 시험 누설 전류와 상호접속 저항 데이터 사이의 더 정확한 정량적 관계를 제공한다. 예를 들어, 도 1에 도시되어 있는 바와 같이, 방법은 전기적 시험과 상관 단계를 포함할 수도 있다. 이 단계는 전기적 시험 파라미터와의 상관을 결정하는 것을 포함할 수도 있다. 전기적 시험 상관의 결과는 임의의 적합한 포맷으로(예를 들어, 테이블, 다이맵 등) 출력될 수도 있다. 도 1에 도시되어 있는 실시예는 본 명세서에 설명된 임의의 다른 단계(들)를 포함할 수도 있다.

부가의 실시예에서, 방법은 식별된 하나 이상의 패터닝된 특징부에 기초하여 웨이퍼 상에 수행된 하나 이상의 프로세스를 위한 하나 이상의 보정을 결정하는 것을 포함한다. 본 명세서에 설명된 실시예는 보정 작용을 위해 신뢰성 문제의 근원을 더 양호하게 이해하는 것을 돕는다. 게다가, 본 명세서에 설명된 실시예는 이들이 웨이퍼 상에 제조된 디바이스에 대한 극적인 영향을 가질 수 있는, 본 명세서에 설명된 신뢰성 결함을 완화할 수 있는 보정 작용을 결정할 수 있기 때문에 유리하다. 예를 들어, 누설 전류가 증가함에 따라, 더 많은 전력이 IC 칩을 작동하는 데 요구되어 이에 의해 전력 소비를 차츰 증가시킨다. 게다가, 누설 전류가 증가함에 따라, 칩은 더 많은 열을 발생시킬 것이어서 이에 의해 환경 문제를 차츰 증가시킨다. 더욱이, 누설 전류가 증가함에 따라, IC 칩 성능은 열화될 것이어서 이에 의해 칩 제조의 자본 비용을 증가시킬 것인 과잉의 열의 제거를 필요로 한다. 더욱이, 누설 전류는 제거될 수 없고, 단지 상당한 희생으로 감소될 수만 있다. 그러나, 본 명세서에 설명된 실시예는 누설 전류와 같은 신뢰성 결함을 검출하고 누설 전류를 감소시키기 위한 보정 작용을 결정하는 데 비용 효과적인 해결책을 제공한다. 이와 같이, 본 명세서에 설명된 실시예는 칩 전력 소비를 감소시키고, 환경 문제를 감소시키고, 칩 제조의 자본 비용을 감소시키는 데 사용될 수 있다.

본 명세서에 설명된 실시예의 장점에 추가하여, 본 명세서에 설명된 실시예는 IC의 스케일이 감소함에 따라 더욱 더 상당한 장점을 제공한다. 예를 들어, 스케일링은 덜 신뢰적인 전자 기기를 유발한다. 특히, 스케일링은 더 많은 누설 전류(게이트 누설 전류 및 서브-임계치 "오프" 누설 전류를 포함함)를 유발한다. 더욱이, 물리적 게이트 길이가 시간 경과에 따라 지수함수적으로 감소함에 따라, 게이트 산화물 누설 및 서브-임계치 누설은 시간 경과에 따라 지수함수적으로 증가한다. 게다가, 상호접속 속도는 성능 병목현상(bottleneck)(더 높은 저항, 캐패시턴스)이 된다. 따라서, 치수 종속성 효과는 디바이스 신뢰성에 대단히 영향을 미친다.

본 명세서에 설명된 취득, 결정 및 식별 단계는 본 명세서에 또한 설명되는 바와 같이 구성될 수도 있는 컴퓨터 시스템에 의해 수행된다.

전술된 방법의 실시예의 각각은 본 명세서에 설명된 임의의 다른 방법의 임의의 다른 단계(들)를 포함할 수도 있다. 더욱이, 전술된 방법의 실시예의 각각은 본 명세서에 설명된 시스템 중 임의의 것에 의해 수행될 수도 있다.

본 명세서에 설명된 방법의 모두는 방법 실시예의 하나 이상의 단계의 결과를 컴퓨터 판독 가능 저장 매체에 저장하는 것을 포함할 수도 있다. 결과는 본 명세서에 설명된 임의의 결과를 포함할 수도 있고, 당 기술 분야에 공지된 임의의 방식으로 저장될 수도 있다. 저장 매체는 본 명세서에 설명된 임의의 저장 매체 또는 당 기술 분야에 공지된 임의의 다른 적합한 저장 매체를 포함할 수도 있다. 결과가 저장된 후에, 결과는 저장 매체에 액세스되고 본 명세서에 설명된 임의의 방법 또는 시스템 실시예에 의해 사용되고, 사용자에 표시를 위해 포맷되고, 다른 소프트웨어 모듈, 방법, 또는 시스템 등에 의해 사용될 수 있다.

부가의 실시예는 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법을 수행하기 위해 컴퓨터 시스템 상에서 실행 가능한 프로그램 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체에 관한 것이다. 일 이러한 실시예가 도 2에 도시되어 있다. 특히, 도 2에 도시되어 있는 바와 같이, 컴퓨터 판독 가능 매체(200)는 컴퓨터 시스템(204) 상에서 실행 가능한 프로그램 명령어(202)를 포함한다. 컴퓨터 구현식 방법은 전술된 방법의 단계를 포함한다. 프로그램 명령어가 실행 가능한 컴퓨터 구현식 방법은 본 명세서에 설명된 임의의 다른 단계(들)를 포함할 수도 있다.

본 명세서에 설명된 것들과 같은 방법을 구현하는 프로그램 명령어(202)가 컴퓨터 판독 가능 매체(200) 상에 저장될 수도 있다. 컴퓨터 판독 가능 매체는 자기 또는 광학 디스크, 또는 자기 테이프 또는 당 기술 분야에 공지된 임의의 다른 적합한 비일시적 컴퓨터 판독 가능 매체와 같은 저장 매체일 수도 있다.

프로그램 명령어는 무엇보다도, 절차 기반 기술, 구성요소 기반 기술, 및/또는 객체 지향 기술을 포함하여, 임의의 다양한 방식으로 구현될 수도 있다. 예를 들어, 프로그램 명령어는 원하는 바에 따라, ActiveX 콘트롤, C++ 객체, JavaBeans, Microsoft Foundation Classes("MFC"), 또는 다른 기술 또는 방법론을 사용하여 구현될 수도 있다.

컴퓨터 시스템은 퍼스널 컴퓨터 시스템, 이미지 컴퓨터, 메인프레임 컴퓨터 시스템, 워크스테이션, 네트워크 기기, 인터넷 기기 또는 다른 디바이스를 포함하는, 다양한 형태를 취할 수도 있다. 일반적으로, 용어 "컴퓨터 시스템"은 메모리 매체로부터 명령어를 실행하는 하나 이상의 프로세서를 갖는 임의의 디바이스를 포함하도록 광범위하게 규정될 수도 있다. 컴퓨터 시스템은 병렬 프로세서와 같은 당 기술 분야에 공지된 임의의 적합한 프로세서를 또한 포함할 수도 있다. 게다가, 컴퓨터 시스템은 고속 처리를 갖는 컴퓨터 플랫폼 및 자립식 또는 네트워킹된 도구로서, 소프트웨어를 포함할 수도 있다.

부가의 실시예는 웨이퍼 상의 신뢰성 결함을 검출하도록 구성된 시스템에 관한 것이다. 이러한 시스템의 일 실시예가 도 3에 도시되어 있다. 시스템(300)은 본 명세서에 또한 설명된 바와 같이 본 실시예에서 구성되는 웨이퍼를 위한 출력을 발생하도록 구성된 검사 서브시스템(302)을 포함한다. 시스템은 본 명세서에 설명된 결정 단계 및 식별 단계를 수행하기 위해 구성된 컴퓨터 서브시스템(304)을 또한 포함한다. 컴퓨터 서브시스템은 본 명세서에 설명된 임의의 실시예에 따른 이들 단계를 수행하도록 구성될 수도 있다. 컴퓨터 서브시스템 및 시스템은 본 명세서에 설명된 임의의 다른 단계(들)를 수행하도록 구성될 수도 있고, 본 명세서에 설명된 바와 같이 또한 구성될 수도 있다.

검사 서브시스템은 광으로 웨이퍼를 스캐닝하고 스캐닝 중에 웨이퍼로부터 광을 검출함으로써 웨이퍼를 위한 출력을 발생하도록 구성될 수도 있다. 예를 들어, 도 3에 도시되어 있는 바와 같이, 검사 서브시스템은 당 기술 분야에 공지된 임의의 적합한 광원을 포함할 수도 있는 광원(306)을 포함한다. 광원으로부터의 광은 광원으로부터 웨이퍼(310)로 광을 지향하도록 구성될 수도 있는 빔 스플리터(308)에 지향될 수도 있다. 광원은 하나 이상의 집광 렌즈, 시준 렌즈, 릴레이 렌즈, 대물 렌즈, 개구, 스펙트럼 필터, 편광 구성요소 등과 같은 임의의 다른 적합한 요소(도시 생략)에 결합될 수도 있다. 도 3에 도시되어 있는 바와 같이, 광은 수직 입사각에서 웨이퍼에 지향될 수도 있다. 그러나, 광은 거의 수직 및 경사 입사를 포함하는 임의의 적합한 입사각에서 웨이퍼에 지향될 수도 있다. 게다가, 광 또는 다중 광빔은 하나 초과의 입사각에서 순차적으로 또는 동시에 웨이퍼에 지향될 수도 있다. 검사 서브시스템은 임의의 적합한 방식으로 웨이퍼 위에 광을 스캔하도록 구성될 수도 있다.

웨이퍼(310)로부터의 광은 스캐닝 중에 검사 서브시스템의 하나 이상의 채널에 의해 집광되어 검출될 수도 있다. 예를 들어, 수직에 비교적 근접한 각도에서 웨이퍼(310)로부터 반사된 광(즉, 입사가 수직일 때 정반사광)은 빔 스플리터(308)를 통해 렌즈(312)로 통과할 수도 있다. 렌즈(312)는 도 3에 도시되어 있는 바와 같은 굴절 광학 요소를 포함할 수도 있다. 게다가, 렌즈(312)는 하나 이상의 굴절 광학 요소 및/또는 하나 이상의 반사 광학 요소를 포함할 수도 있다. 렌즈(312)에 의해 집광된 광은 검출기(314)에 포커싱될 수도 있다. 검출기(314)는 하전 결합 소자(charge coupled device: CCD) 또는 다른 유형의 촬상 검출기와 같은 당 기술 분야에 공지된 임의의 적합한 검출기를 포함할 수도 있다. 검출기(314)는 렌즈(312)에 의해 집광된 반사광에 응답성이 있는 출력을 발생하도록 구성된다. 따라서, 렌즈(312) 및 검출기(314)는 검사 서브시스템의 하나의 채널을 형성한다. 검사 서브시스템의 이 채널은 당 기술 분야에 공지된 임의의 다른 적합한 광학 구성요소(도시 생략)를 포함할 수도 있다.

도 3에 도시되어 있는 검사 서브시스템은 웨이퍼로부터 정반사된 광을 검출하도록 구성되기 때문에, 검사 서브시스템은 BF 검사 서브시스템으로서 구성된다. 그러나, 이러한 검사 서브시스템은 다른 유형의 웨이퍼 검사를 위해 또한 구성될 수도 있다. 예를 들어, 도 3에 도시되어 있는 검사 서브시스템은 하나 이상의 다른 채널(도시 생략)을 또한 포함할 수도 있다. 다른 채널(들)은 산란광 채널로서 구성된 렌즈 및 검출기와 같은, 본 명세서에 설명된 임의의 광학 구성요소를 포함할 수도 있다. 렌즈 및 검출기는 본 명세서에 설명된 바와 같이 또한 구성될 수도 있다. 이 방식으로, 검사 서브시스템은 또한 DF 검사를 위해 구성될 수도 있다.

컴퓨터 서브시스템(304)은 스캐닝 중에 검출기(들)에 의해 발생된 출력이 컴퓨터 서브시스템(304)에 제공될 수도 있도록 검사 서브시스템에 결합된다. 예를 들어, 컴퓨터 서브시스템은 컴퓨터 서브시스템이 검출기에 의해 발생된 출력을 수신할 수도 있도록 검출기(314)에 결합될 수도 있다(예를 들어, 당 기술 분야에 공지된 임의의 적합한 전송 매체를 포함할 수도 있는, 도 3에 점선에 의해 도시되어 있는 하나 이상의 전송 매체에 의해).

컴퓨터 서브시스템은 본 명세서에 설명된 임의의 단계(들)를 수행하도록 구성될 수도 있다. 예를 들어, 컴퓨터 서브시스템(304)은 본 명세서에 설명된 바와 같은 결정 단계 및 식별 단계를 수행하기 위해 구성될 수도 있다. 게다가, 컴퓨터 서브시스템(304)은 본 명세서에 설명된 임의의 다른 단계를 수행하도록 구성될 수도 있다. 컴퓨터 서브시스템은 본 명세서에 완전히 설명된 것처럼 참조로서 합체되어 있는 바스카르(Bhaskar) 등에 2012년 2월 28일 허여된 미국 특허 제8,126,255호에 설명된 것과 같은 가상 검사기로서 또한 구성될 수도 있다.

도 3에 도시되어 있는 시스템은 본 명세서에 또한 설명된 바와 같은 웨이퍼를 위한 출력을 발생하도록 구성된 결함 검토 시스템을 또한 포함할 수도 있다. 도 3에 도시되어 있는 시스템의 실시예에서, 결함 검토 시스템은 전자빔 결함 검토 시스템으로서 도시되어 있다. 그러나, 결함 검토 시스템은 당 기술 분야에 공지된 임의의 다른 적합한 결함 검토 시스템을 포함할 수도 있다. 도 3에 도시되어 있는 결함 검토 시스템은 컴퓨터 서브시스템(304)에 결합된 전자 칼럼(316)을 포함한다. 따라서, 결함 검토 시스템은 검사 시스템의 컴퓨터 서브시스템을 거쳐 검사 시스템에 결합될 수도 있다. 그러나, 결함 검토 시스템은 컴퓨터 서브시스템을 또한 포함할 수도 있고, 검사 및 결함 검토 시스템의 컴퓨터 서브시스템은 2개의 컴퓨터 서브시스템 사이에 정보를 송신하도록 결합될 수도 있다. 전자빔 및 컴퓨터 서브시스템 또는 2개의 컴퓨터 서브시스템이 본 명세서에 또한 설명되는 바와 같이 이 방식으로 결합될 수도 있다(예를 들어, 하나 이상의 전송 매체를 거쳐).

전자 칼럼은 하나 이상의 요소(320)에 의해 웨이퍼(310)에 포커싱되는 전자를 발생하도록 구성된 전자빔 소스(318)를 포함한다. 전자빔 소스는 예를 들어, 캐소드 소스 또는 이미터 팁을 포함할 수도 있고, 하나 이상의 요소(320)는 예를 들어, 건 렌즈(gun lens), 애노드, 빔 제한 개구(beam limiting aperture), 게이트 밸브, 빔 전류 선택 개구, 대물 렌즈, 및 스캐닝 서브시스템을 포함할 수도 있는 데, 이들 모두는 당 기술 분야에 공지되어 있는 임의의 이러한 적합한 요소를 포함할 수도 있다. 웨이퍼로부터 복귀된 전자(예를 들어, 2차 전자)는 하나 이상의 요소(322)에 의해 검출기(324)에 포커싱될 수도 있다. 하나 이상의 요소(322)는 예를 들어, 요소(들)(320) 내에 포함된 동일한 스캐닝 서브시스템일 수도 있는 스캐닝 서브시스템을 포함할 수도 있다. 전자 칼럼은 당 기술 분야에 공지된 임의의 다른 적합한 요소를 포함할 수도 있다. 게다가, 전자 칼럼은 지앙(Jiang) 등에 2014년 4월 4일 허여된 미국 특허 제8,664,594호, 코지마(Kojima) 등에 2014년 4월 8일 허여된 미국 특허 제8,692,204호, 거븐스(Gubbens) 등에 2014년 4월 15일 허여된 미국 특허 제8,698,093호, 및 맥도널드(MacDonald) 등에 2014년 5월 6일 허여된 미국 특허 제8,716,662호에 설명된 바와 같이 또한 구성될 수도 있는 데, 이들 미국 특허는 본 명세서에 완전히 설명된 것처럼 참조로서 합체되어 있다. 전자 칼럼은 전자가 경사 입사각에서 웨이퍼에 지향되고 다른 경사각에서 웨이퍼로부터 산란되도록 구성되는 것으로서 도 3에 도시되어 있지만, 전자빔은 임의의 적합한 각도로 웨이퍼에 지향되고 웨이퍼로부터 산란될 수도 있다는 것이 이해되어야 한다.

컴퓨터 서브시스템(304)은 전술된 바와 같이 검출기(324)에 결합될 수도 있다. 검출기는 웨이퍼의 표면으로부터 복귀되어 이에 의해 웨이퍼의 이미지를 형성하는 전자를 검출할 수도 있다. 이미지는 본 명세서에 설명된 임의의 전자빔 이미지를 포함할 수도 있다. 컴퓨터 서브시스템(304)은 전자빔 이미지를 사용하여 본 명세서에 설명된 임의의 단계(들)를 수행하도록 구성될 수도 있다.

도 3은 본 명세서에 설명된 시스템 실시예에 포함될 수도 있는 검사 시스템 및 결함 검토 시스템의 구성을 일반적으로 예시하도록 본 명세서에 제공된 것이라는 것이 주목된다. 명백하게, 본 명세서에 설명된 검사 및 결함 검토 시스템 구성은 상업적인 검사 및 결함 검토 시스템을 설계할 때 일반적으로 수행되는 바와 같이, 검사 시스템 및 결함 검토 시스템의 성능을 최적화하도록 변경될 수도 있다. 게다가, 본 명세서에 설명된 시스템은 미국 캘리포니아주 밀피타스 소재의 KLA-Tencor로부터 상업적으로 입수 가능한 29xx/28xx 시리즈 도구와 같은 현존하는 검사 시스템 및/또는 현존하는 결함 검토 시스템을 사용하여(예를 들어, 본 명세서에 설명된 기능성을 현존하는 검사 또는 결함 검토 시스템에 추가함으로써) 구현될 수도 있다. 몇몇 이러한 시스템에서, 본 명세서에 설명된 방법은 시스템의 선택적인 기능성으로서 제공될 수도 있다(예를 들어, 시스템의 다른 기능성에 추가하여). 대안적으로, 본 명세서에 설명된 시스템은 완전히 신규한 시스템을 제공하기 위해 "처음부터(from scratch)" 설계될 수도 있다.

본 발명의 다양한 양태의 추가의 수정 및 대안적인 실시예가 이 설명을 고려하여 당 기술 분야의 숙련자들에게 명백할 것이다. 예를 들어, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 방법 및 시스템이 제공된다. 이에 따라, 이 설명은 단지 예시적인 것으로서 해석되어야 하고, 본 발명을 수행하는 일반적인 방식을 당 기술 분야의 숙련자들에게 교시하기 위한 것이다. 본 명세서에 도시되어 있고 설명되어 있는 본 발명의 형태는 현재 바람직한 실시예로서 취해져야 한다는 것이 이해되어야 한다. 모두가 본 발명의 이 설명의 이익을 가진 후에 당 기술 분야의 숙련자에게 명백할 것이기 때문에, 요소 및 재료는 본 명세서에 설명되고 예시된 것들을 대체할 수도 있고, 프로세스는 반전될 수도 있고, 본 발명의 특정 특징은 독립적으로 이용될 수도 있다. 이하의 청구범위에 설명된 바와 같은 본 발명의 사상 및 범주로부터 벗어나지 않고 변경이 본 명세서에 설명된 요소에 이루어질 수도 있다.

100: 디자인 102: 기하학적 규칙 기반 탐색
104: 패턴 탐색 106: 주의 영역
108: 웨이퍼 검사 110: 디자인에 정렬
112: 결함 샘플링 114: 결함 검토
116: 결함 분류 118: 디자인에 정렬
120: 전기적 시험과 상관 200: 컴퓨터 판독 가능 매체
202: 프로그램 명령어 204: 컴퓨터 시스템
304: 컴퓨터 서브시스템

Claims

웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법에 있어서,
검사 시스템에 의해 발생된, 웨이퍼를 위한 출력을 취득하는 단계;
상기 출력에 기초하여 상기 웨이퍼 상에 형성된 하나 이상의 패터닝된 특징부의 하나 이상의 특성을 결정하는 단계; 및
상기 결정된 하나 이상의 특성에 기초하여 상기 하나 이상의 패터닝된 특징부의 어느 것이 상기 웨이퍼 상에 형성되는 디바이스 내의 하나 이상의 신뢰성 결함을 유발할 것인지를 식별하는 단계를
포함하고,
상기 취득, 상기 결정, 및 상기 식별은 컴퓨터 시스템에 의해 수행되는 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 검사 시스템은 광 기반 검사 시스템이고, 상기 취득을 위해 사용된 상기 검사 시스템의 광원은 광대역 플라즈마 광원인 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 방법은, 상기 웨이퍼 상의 상기 디바이스의 제조 중에 그리고 상기 웨이퍼 상의 상기 디바이스의 제조의 완료에 앞서 인라인(inline)으로 수행되는 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 식별은, 상기 하나 이상의 패터닝된 특징부의 상기 결정된 하나 이상의 특성에 기초하여 상기 디바이스의 하나 이상의 특성을 결정하는 것, 및 상기 디바이스의 하나 이상의 특성이 상기 디바이스 내에 신뢰성 결함을 유발할 것인지를 결정하는 것을 포함하는 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제4항에 있어서, 상기 하나 이상의 패터닝된 특징부는 상기 디바이스의 하나 이상의 트랜지스터의 하나 이상의 구조체를 포함하고, 상기 디바이스의 하나 이상의 특성은 누설 전류를 포함하는 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제4항에 있어서, 상기 하나 이상의 패터닝된 특징부는 상기 디바이스의 하나 이상의 상호접속 비아의 하나 이상의 구조체를 포함하고, 상기 디바이스의 하나 이상의 특성은 비아 저항을 포함하는 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 하나 이상의 패터닝된 특징부는 상기 디바이스의 하나 이상의 트랜지스터의 하나 이상의 구조체를 포함하고, 상기 하나 이상의 결정된 특성은 게이트의 치수, 소스 또는 드레인의 면적, 소스 또는 드레인의 둘레, 또는 이들의 조합을 포함하는 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 하나 이상의 패터닝된 특징부는 상기 디바이스의 하나 이상의 상호접속 비아의 하나 이상의 구조체를 포함하고, 상기 하나 이상의 결정된 특성은 상호접속 비아 포위부(enclosure) 또는 면적을 포함하는 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 결정된 하나 이상의 특성은, 상기 웨이퍼 상에 형성된 상기 하나 이상의 패터닝된 특징부의 하나 이상의 특성의 하나 이상의 측정된 값과, 상기 웨이퍼에 대한 디자인 내의 상기 하나 이상의 패터닝된 특징부의 하나 이상의 특성의 하나 이상의 설계된 값 사이의 하나 이상의 차이를 포함하는 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 하나 이상의 식별된 패터닝된 특징부 중 적어도 하나가 형성되는 상기 웨이퍼 상의 하나 이상의 위치에서 결함 검토 시스템에 의해 발생된 상기 웨이퍼에 대한 출력을 취득하는 것; 상기 적어도 하나의 식별된 패터닝된 특징부에 대한 상기 결함 검토 시스템에 의해 발생된 출력과 상기 적어도 하나의 식별된 패터닝된 특징부에 대한 디자인 데이터를 오버레이하는 것; 상기 웨이퍼 상에 형성된 상기 적어도 하나의 식별된 패터닝된 특징부와 상기 적어도 하나의 식별된 패터닝된 특징부에 대한 디자인 데이터 사이의 하나 이상의 차이를 결정하는 것; 및 상기 적어도 하나의 식별된 패터닝된 특징부가 상기 결정된 하나 이상의 차이에 기초하는 신뢰성 결함인지를 결정하는 것을 더 포함하는, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 결정된 하나 이상의 특성과 상기 웨이퍼의 전기적 시험의 결과 사이의 상관을 결정하는 것을 더 포함하는, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 결정 단계가 기초하는 출력은, 상기 검사 시스템에 의해 검출된 웨이퍼로부터 광의 국부 강도를 포함하는 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 식별된 하나 이상의 패터닝된 특징부의 웨이퍼 레벨 공간 분포를 결정하는 것을 더 포함하는, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 웨이퍼에 대한 디자인 데이터에 기하학적 규칙 기반 탐색을 적용함으로써 상기 결정 단계 및 상기 식별 단계에 대한 상기 웨이퍼 상에 주의 영역을 발생하는 것; 상기 기하학적 규칙 기반 탐색에 의해 식별된 패턴의 사례(instance)에 대해 상기 디자인 데이터를 탐색하는 것; 및 상기 주의 영역으로서 상기 패턴의 사례를 포함하는 상기 디자인 데이터 내의 영역을 지정하는 것을 더 포함하는, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 출력 내의 패턴을 탐색함으로써 상기 웨이퍼 상의 주의 영역에 대응하는 출력의 부분을 식별하는 것을 더 포함하고, 상기 결정 단계는 상기 주의 영역에 대응하는 출력의 부분에 대해서만 수행되는 것인, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 결함 검토를 위해 상기 하나 이상의 식별된 패터닝된 특징부 중 적어도 하나를 선택하는 것을 더 포함하는, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 하나 이상의 식별된 패터닝된 특징부 중 적어도 하나에 대한 결함 검토 시스템의 출력을 취득하는 것 및 상기 결함 검토 시스템으로부터 취득된 출력에 기초하여 상기 적어도 하나의 식별된 패터닝된 특징부를 분류하는 것을 더 포함하는, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
제1항에 있어서, 상기 식별된 하나 이상의 패터닝된 특징부에 기초하여 수행된 하나 이상의 프로세서를 위한 하나 이상의 보정을 결정하는 것을 더 포함하는, 웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법.
웨이퍼 상의 신뢰성 결함을 검출하기 위한 컴퓨터 구현식 방법을 수행하기 위해 컴퓨터 시스템 상에서 실행 가능한 프로그램 명령어들을 저장하는 비일시적 컴퓨터 판독 매체에 있어서,
상기 컴퓨터 구현식 방법은,
검사 시스템에 의해 발생된, 웨이퍼를 위한 출력을 취득하는 단계;
상기 출력에 기초하여 상기 웨이퍼 상에 형성된 하나 이상의 패터닝된 특징부의 하나 이상의 특성을 결정하는 단계; 및
상기 결정된 하나 이상의 특성에 기초하여 상기 하나 이상의 패터닝된 특징부의 어느 것이 상기 웨이퍼 상에 형성되는 디바이스 내의 하나 이상의 신뢰성 결함을 유발할 것인지를 식별하는 단계
를 포함하는 것인, 비일시적 컴퓨터 판독 매체.
웨이퍼 상의 결함을 검출하도록 구성된 시스템에 있어서,
상기 웨이퍼에 대한 출력을 발생하도록 구성된 검사 서브시스템; 및
컴퓨터 서브시스템
을 포함하고,
상기 컴퓨터 서브시스템은,
상기 출력에 기초하여 상기 웨이퍼 상에 형성된 하나 이상의 패터닝된 특징부의 하나 이상의 특성을 결정하고,
상기 결정된 하나 이상의 특성에 기초하여 상기 하나 이상의 패터닝된 특징부의 어느 것이 상기 웨이퍼 상에 형성되는 디바이스 내의 하나 이상의 신뢰성 결함을 유발할 것인지를 식별하기 위해
구성되는 것인, 웨이퍼 상의 결함을 검출하도록 구성된 시스템.