KR20170018402A

KR20170018402A - 인라인 프로세스 제어 툴 및 방법을 위한 포괄적 설계 지침의 추출

Info

Publication number: KR20170018402A
Application number: KR1020177000753A
Authority: KR
Inventors: 사가 에이 케카레; 세르게이 지 바카리안
Original assignee: 케이엘에이-텐코 코포레이션
Priority date: 2014-06-13
Filing date: 2015-06-11
Publication date: 2017-02-17
Also published as: KR102178255B1; US9400865B2; IL248262A0; CN106415778B; US20150363537A1; TWI644225B; TW201610731A; IL248262B; WO2015191898A1; CN106415778A

Abstract

웨이퍼의 인라인 프로세스 제어를 위한 포괄적 설계 지침을 추출하기 위한 방법 및 시스템이 제공된다. 하나의 방법은, 웨이퍼 상에 형성될 디바이스에 대한 설계에서 잠재적 주변성을 자동적으로 식별하는 것을 포함한다. 방법은 또한, 잠재적 주변성에 대한 정보를 자동적으로 생성하는 것을 포함한다. 자동적으로 생성된 정보는 웨이퍼에 대한 프로세스 제어를 셋업하기 위해 사용된다.

Description

인라인 프로세스 제어 툴 및 방법을 위한 포괄적 설계 지침의 추출{EXTRACTING COMPREHENSIVE DESIGN GUIDANCE FOR IN-LINE PROCESS CONTROL TOOLS AND METHODS}

발명의 배경

1. 발명의 분야

본 발명은 일반적으로 웨이퍼의 인라인 프로세스 제어(in-line process control)를 위한 포괄적 설계 지침(comprehensive design guidance)을 추출하기 위한 방법 및 시스템에 관한 것이다.

2. 관련 기술의 설명

다음의 설명 및 예는, 이 섹션에서의 이들의 포함으로 인하여 종래 기술인 것으로 인정되지 않는다.

로직 및 메모리 디바이스와 같은 반도체 디바이스를 제조하는 것은, 통상적으로, 다양한 피쳐 및 다수의 레벨의 반도체 디바이스를 형성하기 위한 아주 많은 수의 반도체 제조 프로세스를 사용하여 반도체 웨이퍼와 같은 기판을 프로세싱하는 것을 포함한다. 예를 들면, 리소그래피는, 레티클로부터의 패턴을 반도체 웨이퍼 상에 정렬되는 레지스트로 전사하는 것을 수반하는 반도체 제조 프로세스이다. 반도체 제조 프로세스의 추가 예는, 화학적 기계적 연마, 에칭, 퇴적(deposition), 및 이온 주입을 포함하지만, 그러나 이들로 한정되지는 않는다. 다수의 반도체 디바이스는 단일의 반도체 웨이퍼 상에서 배열체(arrangement)로 제조되고, 그 후 개개의 반도체 디바이스로 분리된다.

웨이퍼 상의 결함을 검출하기 위해 반도체 제조 프로세스 동안의 다양한 단계에서 검사 프로세스가 사용된다. 검사 프로세스는, 항상, 집적 회로와 같은 반도체 디바이스를 제조하는 중요한 부분이었다. 그러나, 반도체 디바이스의 치수가 감소함에 따라, 허용가능한 반도체 디바이스의 성공적인 제조를 위해 검사 프로세스가 더욱더 중요하게 되고 있다. 예를 들면, 반도체 디바이스의 치수가 감소함에 따라, 상대적으로 작은 결함이라도 반도체 디바이스에서 원치 않는 광행차(aberration)를 야기할 수도 있기 때문에, 감소하는 사이즈의 결함의 검출이 필요하게 되었다.

웨이퍼 상에서의 디바이스의 제조 동안 또는 제조 이후에, 웨이퍼에 대해 다른 프로세스 제어가 수행될 수도 있다. 예를 들면, 웨이퍼가 결함에 대해 검출되었다면, 검사에서 검출된 하나 이상의 결함은 결함 리뷰 프로세스에서 리뷰될 수도 있다. 결함 리뷰 프로세스는, 결함 리뷰를 위해 최적화될 수도 있는, 검사를 위해 사용된 것과는 상이한 툴 상에서 수행될 수도 있다. 결함 리뷰 프로세스 동안 생성되는 추가적인 정보는, 웨이퍼 상에서 검출된 결함을 분류 및/또는 필터링하기 위해 사용될 수도 있다. 웨이퍼에 대해 계측 프로세스가 또한 수행될 수도 있다. 이들 프로세스에서, 선폭, 막 두께, 및 등등과 같은 웨이퍼의 하나 이상의 특성이 측정된다. 이들 프로세스는, 계측을 위해 최적화되는 그리고 계측에 전용되는 툴에 의해 또한 수행될 수도 있다. 또한, 고장 분석(failure analysis; FA) 프로세스가 웨이퍼에 대해 수행될 수도 있는데, 고장 분석(FA) 프로세스에서는, 보통은, 웨이퍼에 대한 전기적 테스팅 결과에 기초하여 웨이퍼의 물리적 특성에 관한 정보가 결정된다.

몇몇 경우에서, 상기에서 설명된 예와 같은 웨이퍼 제조를 위한 프로세스 제어는 웨이퍼 상에 형성되고 있는 디바이스의 설계에 기초하여 수행된다. 예를 들면, 오늘날, 인라인 검사, 리뷰, 및 계측을 위한 몇몇 지침이 설계 팀으로부터 비롯되기 시작하고 있다. 그러나, 이러한 지침은, 보통은, 설계 팀이 그들의 칩 설계에 관해 알고 있는 것 및 인라인 검사 및 계측에 실질적으로 유용할 수 있는 것 중 상대적으로 작은 단편만을 커버한다. 또한, 현재로선, 이러한 지침을 생성하기 위해 사용되는 자동화가 실질적으로 부족하다.

따라서, 설계 데이터에 기초하여 프로세스 제어를 가이드하기 위한 현재의 방법 및 시스템에는 다수의 단점이 존재한다. 예를 들면, 현재 사용되는 방법은, 설계 팀의 그들의 칩 설계에 관한 지식의 전체 스펙트럼을 커버하기에는 비실용적이라고 할 정도로 느리다. 또한, 몇몇 타입의 설계 팀의 지식은, 인라인 검사 및 계측 시스템이 소비할 다른 지식, 예를 들면, 제조를 위한 설계(design-for-manufacturing; DFM) 오차, 제품 엔지니어링 분석에 의해 발췌되는 물리적 FA, 등등보다 더 쉽다. 또한, 이러한 입력의 스케일은, 자동화의 결핍으로 인해 실질적으로 작은 비율의 실제 관측을 유지한다.

따라서, 상기에서 설명된 단점 중 하나 이상을 갖지 않는 웨이퍼의 인라인 프로세스 제어를 위한 포괄적 설계 지침을 추출하기 위한 방법 및 시스템을 개발하는 것이 유익할 것이다.

발명의 개요

다양한 실시형태의 하기의 설명은, 첨부된 특허청구범위의 주제를 어떤 식으로든 제한하는 것으로 해석되지 않아야 한다.

하나의 실시형태는, 웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하기 위한 컴퓨터 구현 방법에 관한 것이다. 방법은, 웨이퍼 상에 형성될 디바이스에 대한 설계에서 잠재적 주변성(marginality)을 자동적으로 식별하는 것을 포함한다. 방법은 또한 잠재적 주변성에 대한 정보를 자동적으로 생성하는 것을 포함한다. 자동적으로 생성된 정보는 웨이퍼에 대한 프로세스 제어를 셋업하기 위해 사용된다. 잠재적 주변성을 자동적으로 식별하는 것 및 정보를 자동적으로 생성하는 것은 하나 이상의 컴퓨터 시스템에 의해 수행된다.

상기에서 설명되는 방법의 단계의 각각은 여기서 더 설명되는 바와 같이 수행될 수도 있다. 상기에서 설명되는 방법은 여기서 설명되는 임의의 다른 방법(들)의 임의의 다른 단계(들)를 포함할 수도 있다. 상기에서 설명되는 방법은 여기서 설명되는 시스템 중 임의의 것을 사용하여 수행될 수도 있다.

다른 실시형태는, 웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하기 위한, 컴퓨터 시스템 상에서 실행가능한 프로그램 명령어를 저장하는 비일시적 컴퓨터 판독가능 매체에 관한 것이다. 컴퓨터 구현 방법은 상기에서 설명되는 컴퓨터 구현 방법의 단계를 포함하는데, 그 단계는 본원에서 더 설명되는 바와 같이 수행될 수도 있다. 또한, 컴퓨터 구현 방법은 여기서 설명되는 임의의 다른 방법(들)의 임의의 다른 단계(들)를 포함할 수도 있는데, 프로그램 명령어는 컴퓨터 구현 방법을 위해 실행된다. 비일시적 컴퓨터 판독가능 매체는 또한, 여기서 설명되는 바와 같이 구성될 수도 있다.

추가적인 실시형태는, 웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하도록 구성되는 시스템에 관한 것이다. 시스템은, 디바이스의 적어도 일부가 상부에 형성된 웨이퍼의 물리적 버전의 하나 이상의 특성에 대한 정보를 결정하도록 구성되는 프로세스 제어 툴을 포함한다. 시스템은 또한, 디바이스에 대한 설계에서 잠재적 주변성을 자동적으로 식별하도록 구성되는 하나 이상의 컴퓨터 서브시스템을 포함한다. 컴퓨터 서브시스템(들)은 또한, 잠재적 주변성에 대한 정보를 자동적으로 생성하도록 구성된다. 자동적으로 생성된 정보는 프로세스 제어 툴에 의해 수행되는 웨이퍼에 대한 프로세스 제어를 셋업하기 위해 사용된다. 시스템은 또한, 여기서 설명되는 바와 같이 구성될 수도 있다.

도면의 간단한 설명
본 발명의 다른 목적 및 이점은, 하기의 상세한 설명을 읽으면 그리고 첨부의 도면을 참조하면 명확해질 것인데, 도면에서:
도 1은, 여기서 설명되는 컴퓨터 구현 방법 실시형태 중 하나 이상을 수행하기 위한, 컴퓨터 시스템 상에서 실행가능한 프로그램 명령어를 저장하는 비일시적 컴퓨터 판독가능 매체의 하나의 실시형태를 예시하는 블록도이다; 그리고
도 2는, 웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하도록 구성되는 시스템의 하나의 실시형태의 측면도를 예시하는 개략도이다.
본 발명이 다양한 수정예 및 대안적 형태를 허용하지만, 그 특정 실시형태가 예로서 도면에서 도시되며 여기서 상세히 설명될 것이다. 그러나, 도면 및 도면에 대한 상세한 설명은 본 발명을 개시된 특정한 형태로 제한하도록 의도되는 것이 아니라, 반대로, 본 발명은 첨부된 특허청구범위에 의해 정의되는 바와 같은 본 발명의 사상과 범위 내에 있는 모든 수정, 등가 및 대안을 커버할 것이다는 것이 이해되어야 한다.

바람직한 실시형태의 상세한 설명

이제, 도면을 참조하면, 도면은 일정한 축척으로 도시되지 않는다는 것을 유의한다. 특히, 도면의 엘리먼트 중 몇몇의 축척은 그 엘리먼트의 특성을 강조하기 위해 크게 과장된다. 도면은 동일한 축척으로 도시되지 않는다는 것을 또한 유의한다. 유사하게 구성될 수도 있는 하나보다 많은 도면에서 도시되는 엘리먼트는, 동일한 참조 부호를 사용하여 나타내어진다. 여기서 다르게 언급되지 않는 한, 설명되고 도시되는 엘리먼트 중 임의의 것은 임의의 적절한 상업적으로 이용가능한 엘리먼트를 포함할 수도 있다.

하나의 실시형태는, 웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하기 위한 컴퓨터 구현 방법에 관한 것이다. 여기서 설명되는 바와 같이, 실시형태는, 제조 동안의 인라인 검사, 리뷰 및 계측 및 테스팅 이후 고장 분석(FA)을 가이드하기 위한 집적 회로(integrated circuit; IC) 설계 주변성의 선택적인 물리적 추출을 위해 사용될 수 있다. 예를 들면, 프로세스 제어는 웨이퍼 상에서의 디바이스의 제조 동안 수행되는 검사 프로세스, 결함 리뷰 프로세스, 또는 계측 프로세스를 포함할 수도 있다. 또한, 프로세스 제어는, 디바이스의 전기적 테스팅 이후 수행되는 FA 프로세스를 포함할 수도 있다. 이러한 프로세스 제어는 기술분야에서 알려져 있는 임의의 이러한 프로세스 제어를 포함할 수도 있다. 프로세스 제어는 여기서 더 설명되는 것을 포함하는 임의의 적절한 프로세스 제어 툴에 의해 수행될 수도 있다.

방법은, 웨이퍼 상에 형성될 디바이스에 대한 설계에서 잠재적 주변성을 자동적으로 식별하는 것을 포함한다. 예를 들면, 여기서 설명되는 실시형태의 일반적인 목적은, 팹(fab)에서의 인라인 검사, 리뷰, 및 계측 동작 및 테스팅 이후 FA 동작을, 칩 내의 지리적으로 특정한 구역(area)으로 가이드하는 것인데, 그 특정한 구역은 제조 동안 특별한 주목을 받을 가치가 있는 것으로 간주된 것이다. 하나의 실시형태에서, 잠재적 주변성은 디바이스의 설계자에 의해 제공되는 정보에 기초하여 자동적으로 식별된다. 예를 들면, 칩 내에서의 지리적으로 특정한 구역은, 설계자에 의해 제조 동안 특별한 주목을 받을 가치가 있는 것으로 간주될 수도 있다. 또한, 신규의 또는 고유한 설계 엘리먼트(design element)는, 그들의 제조 및 성능이 대체적으로 알려져 있지 않기 때문에, 잠재적 주변성으로서 식별될 수도 있다. 다른 실시형태에서, 잠재적 주변성은, 디바이스 내의 상이한 구역의 전기적, 논리적, 기능적, 및 거동적 속성에 관한 정보에 기초하여 자동적으로 식별된다. 예를 들면, 칩 내에서의 지리적으로 특정한 구역은, 그들의 전기적, 논리적, 기능적, 및 거동적 속성의 관점에서, 제조 동안 특별한 주목을 받을 가치가 있는 것으로 간주될 수도 있다. 이러한 속성은 임의의 적절한 방식으로 결정될 수도 있다.

하나의 실시형태에서, 잠재적 주변성 중 적어도 하나는 시뮬레이션을 통해 발견된다. 예를 들면, 제조 동안의 특별한 주목에 대한 필요성의 이유는, (예를 들면, 디바이스 기능 및/또는 디바이스 제조의) 시뮬레이션을 통해 발견되는 주변성일 수도 있다. 다른 실시형태에서, 잠재적 주변성 중 적어도 하나는, 디바이스의 테스팅 또는 기능에 대한 설계 엘리먼트의 임계성(criticality)에 관한 정보를 통해 발견된다. 예를 들면, 제조 동안의 특별한 주목에 대한 필요성의 이유는, 테스트 또는 기능의 목적을 위한 설계 엘리먼트의 임계성일 수도 있다. 다른 실시형태에서, 잠재적 주변성 중 적어도 하나는, 디바이스의 설계 엘리먼트의 기능적 또는 성능 결함의 사전 지식을 통해 발견된다. 예를 들면, 제조 동안의 특별한 주목에 대한 필요성의 이유는, (예를 들면, 테스트 및/또는 진단을 통한) 설계 엘리먼트의 기능적 또는 성능 결함의 사전 지식일 수도 있다. 또한, 제조 동안의 특별한 주목에 대한 필요성의 이유는, 디바이스에서의 설계 엘리먼트에 관한 이러한 정보 중 임의의 것 또는 전체일 수도 있다.

잠재적 주변성을 자동적으로 식별하는 것은, 1) 모든 칩 설계의 변형안(variant)에서의 정적 타이밍 분석 사인 오프(sing-off); 2) 신호 무결성 사인 오프; 3) 래치업(latch-up) 및 정전 방전(electrostatic discharge; ESD) 규칙 검사; 및 4) 일렉트로마이그레이션(electromigration) 규칙 검사와 같은 칩 설계에 대한 다양한 전기적, 논리적, 기능적, 및 거동적 사인 오프 검증(sign-off verification) 결과로 시작하는 단계의 제1 세트를 포함할 수도 있다. 상기 언급된 사인 오프/검증 단계의 각각에 의해 플래깅되는(flagged) 설계 엘리먼트 중 일부 또는 전체를 선택하기 위해 이들 결과에 기준(criteria)이 적용될 수도 있다. 기준은 각각의 사인 오프 동안 검사되는 설계의 특정 속성 또는 설계 팀의 그들의 칩 설계의 이해에 관련되는 이들 및 다른 파라미터의 임의의 조합에 관련될 수 있을 것이다. 이렇게 선택되는 설계 엘리먼트는, 그들의 전기적, 논리적, 기능적, 또는 거동적 이름을 통해 식별될 수도 있다.

잠재적 주변성을 자동적으로 식별하는 것은 또한, 설계 내에 임베딩되는 특정 엔티티의 설계 팀의 지식에 기초하여 단계의 제2 세트를 포함할 수도 있다. 이러한 특정 엔티티는, 절충(compromise)의 의미를 가지고 사용되는 설계 엘리먼트, 예를 들면, 자신의 하이 드라이브(high drive)를 위해 사용되는 그러나 자신의 누설 특성에 대해 알려져 있는 표준 셀을 포함할 수도 있다. 하나의 실시형태에서, 잠재적 주변성 중 적어도 하나는, 디바이스의 기능에 대한 설계의 엘리먼트의 전기적 관련성에 기초하여 식별된다. 예를 들면, 특정 엔티티는, 칩 기능에 대해 전기적 관련성이 없이 또는 전기적 관련성이 감소되어 사용되는 설계 엘리먼트, 예를 들면, 순전히 필러(filler)로서 사용되지만 보장을 위해 사용되는 용장성 셀 또는 실제 셀에 어떤 식으로도 연결되지 않는 표준 셀일 수도 있다. 다른 실시형태에서, 잠재적 주변성 중 적어도 하나는, 디바이스의 테스트 가능성(testability)을 위해 설계되는 설계의 하나 이상의 엘리먼트에 기초하여 식별된다. 예를 들면, 특정 엔티티는, 스캔 체인, 스캔 플롭(scan flop), 레지스터, 등등과 같은 테스트 가능성을 위한 설계(design-for-testability; DFT) 엘리먼트일 수도 있다. 또한, 특정 엔티티는, 테스트 칩 특성묘사로부터의 또는 칩의 사전 실리콘 FA로부터의 설계 팀의 사전 지식에 기초하여 현재의 제조 성능의 한계에 있는 설계 엘리먼트일 수도 있다. 다른 실시형태에서, 잠재적 주변성 중 적어도 하나는 설계에서의 블록의 성능에 대한 제약에 기초하여 식별된다. 예를 들면, 특정 엔티티는, 아날로그 회로부(circuitry)에서의 매칭된 쌍, 등등과 같은 성능에 대한 실질적으로 높은 제약을 갖는 소위 "IP" 블록일 수도 있다.

방법은 또한 잠재적 주변성에 대한 정보를 자동적으로 생성하는 것을 포함한다. 자동적으로 생성된 정보는 디바이스 제조의 전체에서 사용하기에 불충분하다. 대신, 정보는 프로세스 제어의 셋업 및 잠재적으로는 프로세스 제어를 수행함에 있어서의 사용에만 적절하다. 본원에서 설명되는 바와 같이 생성되는 정보는 디바이스를 제조하기 위해 사용되지 않을 수도 있는데, 그 이유는 식별된 잠재적 주변성에 대한 정보만이 정보에 포함될 수도 있기 때문이다. 예를 들면, 자동적으로 생성된 정보는 전체 디바이스를 제조하기에는 불충분한데, 그 이유는, 자동적으로 생성된 정보가, 설계 내의 다양한 엘리먼트의 등급을 매기기 위한 소정의 기준에 의해 제한되는 방식으로 디바이스를 설명하기 때문이다. 이와 같이, 생성된 정보는 디바이스를 제조하는 데 필요로 되는 필수 정보 모두를 포함하지 않을 수도 있다.

하나의 실시형태에서, 정보를 자동적으로 생성하는 것은, 디바이스에 대한 물리적 설계 데이터베이스에 대해 잠재적 주변성에 대응하는 설계 엘리먼트를 조회하는(querying) 것을 포함한다. 예를 들면, 상기에서 설명되는 바와 같이 선택되는 설계 엘리먼트는, 칩 설계에 대한 물리적 설계 데이터베이스에 대해 조회될 수도 있다. 이 데이터베이스는, 칩의 회로부의 성질, 사용되는 설계 자동화 툴, 설계 팀의 선호도, 등등에 따라 여러 양상으로 존재할 수 있다. 가장 자주 조우되는 데이터베이스는, 라이브러리 교환 포맷-설계 교환 포맷(library exchange format-design exchange format; LEF-DEF), 레이아웃 대 개략도(layout versus schematic; LVS), 등등일 수도 있지만, 다른 일반적이지 않은 데이터베이스도 또한 사용될 수도 있다.

다른 실시형태에서, 정보를 자동적으로 생성하는 것은, 조회로부터 유래하는 물리적 설계 엘리먼트를 포함하는 설계 데이터 파일을 생성하는 것을 포함한다. 추가적인 실시형태에서, 잠재적 주변성에 대한 자동적으로 생성된 정보는, 잠재적 주변성에 대응하는 설계에서의 물리적 설계 엘리먼트의 하나 이상의 물리적 속성을 포함한다. 예를 들면, 조회와 매치하는 물리적 설계 엘리먼트는 데이터베이스로부터 식별될 수도 있고 데이터베이스 내에서 주석이 달릴 수도 있거나, 데이터베이스 내에서 별개의 테이블로서 복제될 수도 있거나, 또는 신규의 독립적인 데이터베이스로서 완전히 분리될 수도 있다. 조회에 의해 식별되는 물리적 설계 엘리먼트는 또한, GDS 또는 OASIS 파일, 또는 물리적 위치, 형상, 둘레, 애스펙트비, 방위(orientation), 대칭성, 또는 내부에 포함되는 물리적 설계 엘리먼트의 임의의 이러한 물리적 속성을 인식하기 위해 전달되어 판독될 수 있는 임의의 다른 허용가능한 파일 포맷으로서 출력에 이용가능하다. 또한, 물리적 설계 엘리먼트는 GDS, OASIS, 및 다른 이러한 포맷에 의해 제공되는 계층적 구조 중 임의의 것으로 편제될 수도 있다. 이러한 편제는 물리적 설계 엘리먼트 또는 이들 중 임의의 서브세트와 관련되는 속성의 전체 범위를 반영할 수도 있다.

몇몇 실시형태에서, 방법은 프로세스 제어의 하나 이상의 파라미터에 기초하여 잠재적 주변성에 대응하는 설계에서의 하나 이상의 물리적 설계 엘리먼트를 수정하는 것을 포함한다. 예를 들면, 본원에서 설명되는 바와 같이 식별되는 물리적 설계 엘리먼트는, 본원에서 설명되는 검사, 계측, 또는 다른 타입의 프로세스 제어로부터 가장 잘 이익을 받도록 수정될 수도 있다. 이러한 수정예는, 물리적 설계 엘리먼트의 전체 또는 일부에 대한 구조적인 것뿐만 아니라 컨텍스트 변화(contextual change)의 전체 스펙트럼을 커버할 수도 있다.

상기에서 설명되는 단계는, 전체 시스템 온 칩(system on a chip; SoC) 레벨에서 결과를 다시 재결합하는 능력을 가지고, 복잡한 칩 내의 개개의 블록에 대해 구별가능한 방식으로, 또는 심지어 서브 블록 단위 레벨에서, 전체 SoC 칩 디바이스에 적용될 수도 있다. 또한, 상기에서 설명되는 단계는 다양한 IP 벤더가 그들 각각의 IP 블록에 대해 수행될 프로세스 제어에 대해 그들 자신의 지침의 세트를 보고하는 것을 허용할 수도 있다. 이러한 IP 레벨 지침은, 전체 SoC 레벨 지침에 도달하도록, 설계 팀의 지침과 결합될 수 있다.

자동적으로 생성된 정보는 웨이퍼에 대한 프로세스 제어를 셋업하기 위해 사용된다. 예를 들면, 상기에서 설명되는 단계의 결과는, 본원에서 설명되는 하나 이상의 타입의 프로세스 제어 동안 엘리먼트의 각각의 적절한 처리(treatment)를 관리하기 위해 사용될 수 있는 물리적 설계 엘리먼트에 대한 명명법(nomenclature)을 생성하기 위해 사용될 수도 있다. 하나의 이러한 예에서, 자동적으로 생성된 정보는, 프로세스 제어가 웨이퍼 상의 어디에서 수행되어야 하는지에 관한 지침을, 어쩌면 이러한 프로세스 제어가 어떻게 수행되어야 하는지에 관한 지침(예를 들면, 어떤 타입의 측정 및 등등)과 결합하여, 정보가 제공할 수 있도록, 프로세스 제어가 웨이퍼 상의 어디에 수행되어야 하는지, 프로세스 제어 동안 웨이퍼 상의 샘플링할 곳, 등등에 관한 정보를 포함할 수도 있다. 프로세스 제어를 셋업하는 것은, 출력 획득 파라미터(예를 들면, 광학적 서브시스템, 전자 빔 서브시스템, 등등의 파라미터) 및 출력 프로세싱 파라미터(예를 들면, 프로세스 제어 툴의 하나 이상의 검출기의 출력을 프로세싱하기 위해 사용되는 컴퓨터 서브시스템의 파라미터)를 포함하는 프로세스 제어의 임의의 파라미터에 대한 하나 이상의 값을 결정하는 것을 포함할 수도 있다.

프로세스 제어 파라미터는 또한, 잠재적 주변성 기반으로 결정될 수도 있다. 예를 들면, 하나의 실시형태에서, 자동적으로 생성된 정보는 상이한 타입의 잠재적 주변성을 나타내는 정보를 포함한다. 이러한 정보는, 상이한 타입의 잠재적 주변성에 대한 몇몇 종류의 ID 또는 코드를 포함할 수도 있다. ID 또는 코드는, 잠재적 주변성이 주변성으로서 왜 식별되었는지의 이유를 나타낼 수도 있고 따라서 잠재적 주변성을 타입에 의해 분리할 수도 있다. 몇몇 실시형태에서, 상이한 타입의 잠재적 주변성을 나타내는 정보는 설계의 소유자에 의해 암호화된다. 예를 들면, 상이한 잠재적 주변성에 할당되는 코드 또는 ID는 설계 소유자에 의해 할당될 수도 있고 설계 소유자에게만 알려진 의미를 가질 수도 있다. 몇몇 이러한 실시형태에서, 상이한 타입의 잠재적 주변성을 나타내는 정보는 웨이퍼에 대한 상이한 타입의 프로세스 제어를 셋업하기 위해 사용된다. 하나의 예에서, 생성된 정보에 포함되는 상이한 타입의 잠재적 주변성 각각에 대해, 프로세스 제어의 파라미터가 개별적으로 결정될 수도 있다. 이 방식에서, 프로세스 제어의 파라미터는 잠재적 주변성으로부터 웨이퍼 상의 잠재적 주변성으로 변경될 수도 있다. 이 방식에서, 잠재적 주변성이 설계에서의 단일의 설계 엘리먼트에 대응하면, 프로세스 제어의 파라미터는 설계 엘리먼트 레벨에 대해(즉, 설계 엘리먼트 단위로) 변경될 수도 있지만, 다른 레벨의 변경도 또한 가능하다.

상기에서 더 설명되는 바와 같이, 잠재적 주변성은 다수의 상이한 방식으로 자동적으로 식별된다. 또한, 식별되는 잠재적 주변성은 디바이스의 잠재적 주변성의 모두를 포함할 수도 있다. 따라서, 본원에서 설명되는 실시형태는, 설계에 기초하여 수율 제어 프로세스를 가이드하기 위한 현재 사용되는 방법에 비해, 다수의 유의한 이점을 갖는다. 예를 들면, 인라인 검사, 리뷰, 및 계측을 가이드하기 위한 이전에 시도된 방법 중 임의의 것은 방법 단계의 이러한 세세한 자동화를 나타내지 않으며, 이와 같기에, 이들은 설계 팀의 지식의 전체 스펙트럼을 인라인 검사 및 계측의 효율성 및 유효성에 포괄적으로 발휘할 수 없다. 또한, 통상적인 IC 설계 플로우에 걸쳐 취해진 대량의 자동화를 고려하면, 이들 실시형태의 성능을 그들의 완전한 스케일 및 범위에서 달성하는 것에 대해 대안적인 경로가 전혀 식별되지 않았다.

다른 실시형태에서, 잠재적 주변성을 자동적으로 식별하는 것 및 정보를 자동적으로 생성하는 것은 팹리스 엔티티(fabless entity)에 의해 수행되며, 프로세스 제어는, 팹리스 엔티티로부터 정보를 수신한 이후 팹에 의해 자동적으로 생성된 정보에 기초하여 셋업된다. 예를 들면, 본원에서 설명되는 설계 기반의 실시형태는, 팹리스 설계 하우스(fabless design house)를 통해 프로세스 제어 데이터에 대해 차별화된 값을 생성하는데, 이들이 그들의 팹에게 소정의 프로세스 제어 데이터를 요구할 수 있기 때문이다. 또한, 본원에서 설명되는 실시형태는, 팹리스 설계 하우스가, 소정의 프로세스 제어 데이터를 요구하는 것뿐만 아니라, 프로세스 제어 데이터가 어디서 언제 수집되어야 하는지에 관해 그들의 팹에게 규정하는 것을 가능하게 할 수 있다.

따라서, 본원에서 설명되는 실시형태는, 유익하게도, 설계 가이드식 프로세스 제어에 대해 가능한 가장 자동화된 방식에서 이용가능한 가장 폭괄적인 정보를 결합한다. 예를 들면, 본원에서 설명되는 실시형태는, 인라인 검사 및 다른 프로세스 제어를 보다 효과적이고 효율적이게 만들기 위한 노력으로 완전히 새로운 지식의 일단(body)을 받아들이는 경로를 처음으로 제공한다. 또한, 본원에서 설명되는 실시형태는 현존하는 칩 설계 자동화 플로우의 대부분의 엘리먼트로부터 이익을 받도록 설계되고, 따라서 이들 노력에서 설계 팀의 협력을 보장하는 고도로 경제적인 방식을 달성한다. 예를 들면, 하나의 실시형태에서, 잠재적 주변성 중 적어도 일부는, 설계를 위해 수행되는 전자 설계 자동화(electronic design automation; EDA) 프로세스의 상이한 지점에서 자동적으로 식별되고, 따라서 자동적으로 생성된 정보는, EDA 프로세스의 상이한 지점에서 자동적으로 식별되는 잠재적 주변성 중 적어도 두 개에 대한 정보를 포함한다. 이 방식에서, 잠재적 주변성은 적시에 상이한 지점에서 자동적으로 식별될 수도 있지만, 식별되는 잠재적 주변성의 전체 또는 적어도 일부는 본원에서 설명되는 바와 같이 정보를 자동적으로 생성하기 위해 일괄적으로 또는 동시에 고려될 수도 있다. 다시 말하면, 식별된 잠재적 주변성의 상이한 부분은 (예를 들면, EDA 프로세스의 상이한 단계에서) 적시에 상이한 지점에서 개별적으로 식별될 수도 있지만, 정보를 생성하기 위해 사용되는 식별된 잠재적 주변성은 잠재적 주변성 중 임의의 것 또는 전체를 포함할 수도 있다. 이 방식에서, 프로세스 제어를 셋업하기 위한, 사용될 정보를 생성하기 위해 사용되는 자동적으로 식별된 잠재적 주변성은, 사실상, 상이한 프로세스 및/또는 상이한 시간에 식별되었을 수도 있는 모든 잠재적 주변성의 슈퍼세트(superset)일 수도 있다. 이와 같이, 프로세스 제어를 셋업하기 위한, 사용될 정보를 생성하기 위해 사용되는 자동적으로 식별된 잠재적 주변성은, 설계 주변성의 다수의 소스의 조합일 수도 있다.

또한, 본원에서 설명되는 실시형태는, 임의의 실리콘에 앞선 설계 팀으로부터의 선험적 지침뿐만 아니라 초기 실리콘 테스트 및 진단에 기초한 연속적인 학습을 허용하기 위해, 그들의 입력에서 포괄적이다. 예를 들면, 하나의 실시형태에서, 잠재적 주변성을 자동적으로 식별하기 위해 사용되는 디바이스에 대한 설계는, 설계에 대해 수행되는 설계 규칙 검사(design rule checking; DRC) 이전에 이용가능한 설계 정보를 포함한다. 또한, 다른 실시형태에서, 잠재적 주변성 중 적어도 일부는 설계에 대해 수행되는 DRC 이전에 자동적으로 식별된다. 본원에서 설명되는 실시형태는 또한, 설계 기반의 빈화(design-based binning; DBB) 및 컨텍스트 기반의 검사(context based inspection; CBI)의 라인을 따른 검사 및 계측에서 설계를 사용하기 위한 추가적인 노력을 보완하기 위해 사용될 수 있는데, 설계 기반의 빈화(DBB) 및 컨텍스트 기반의 검사(CBI)의 라인을 따른 검사 및 계측의 예는 2009년 8월 4일자로 Zafar 등에게 발행된 미국 특허 제7,570,796호 및 2010년 3월 9일자로 Kulkarni 등에게 발행된 미국 특허 제7,676,077호에서 설명되며, 이들 특허 둘 다는 마치 본원에서 개시되는 것처럼 참조에 의해 본원에 통합된다. 또한, 본원에서 설명되는 실시형태는 팹에서 그리고 설계 하우스에서 하향식 분석 팀을 돕기 위해 사용될 수 있다. 예를 들면, 프로세스 제어 데이터를 설계에서의 잠재적 주변성에 상관시키기 위해 동일한 자동적으로 생성된 정보가 사용될 수도 있고 그에 따라 잠재적 주변성과 실제 주변성 사이의 구별뿐만 아니라 실제 프로세스 제어 데이터와 잠재적 주변성의 상관을 용이하게 할 수도 있다.

상기에서 언급된 바와 같이, 본원에서 설명되는 실시형태는 잠재적 주변성에 대응하는 개개의 설계 엘리먼트를 식별하는 것을 수반하는데, 잠재적 주변성은, 그 다음, 식별된 개개의 설계 엘리먼트에 기초하여 프로세스 제어의 하나 이상의 파라미터를 결정하기 위해 사용될 수 있다. 이 방식에서, 몇몇 경우에서, 프로세스 제어의 파라미터는, 파라미터가 설계 엘리먼트 단위로 변할 수 있도록 설계 엘리먼트 스케일에 대해 결정될 수도 있다. 따라서, 몇몇 경우에서, 설계 엘리먼트 레벨에 대해 또는 설계에 대해 프로세스 제어에 의해 생성되는 출력(예를 들면, 이미지, 측정치, 등등)의 위치를 식별할 수 있는 것이 도움이 될 수도 있다. 이러한 출력을 설계 데이터에 정렬하기 위한 몇몇 특별히 유용한 방법 및 시스템은 Zafar 및 Kulkarni에게 주어진 상기 참조된 특허에서 설명된다. 또한, 이러한 정렬을 수행하기 위한 몇몇 특별히 유용한 상업적으로 입수가능한 제품은, 미국 캘리포니아 밀피타스(Milpitas)의 KLA-Tencor로부터 상업적으로 입수가능한 NanoPoint™(나노포인트) 제품을 포함한다. 본원에서 설명되는 실시형태는 이러한 방법 및 시스템을 활용하거나 또는 통합하여 그에 의해 수율 학습 및 보정 액션을 위해 나노포인트 제품을 볼륨 진단(volume diagnostics)과 페어링할 수도 있다.

웨이퍼 검사의 관점에서, 결함 검사는 일반적으로 웨이퍼 상의 다수의 다이(즉, 다이 A, 다이 B, 및 다이 C)에 걸친 줄무늬 형상(swath)에서의 스캐닝을 포함한다. 다이 A 및 다이 C는 다이 B의 반대측에 위치될 수도 있다. 결함 검출 동안, 대응하는 다이 내 위치에서 생성되는 출력은 다음의 다이 쌍에 대해 비교될 수도 있다: 다이 A 및 다이 B; 다이 B 및 다이 C; 다이 A 및 다이 C. 상이한 다이 쌍 사이에서 검출되는 임의의 차이가 주목될 수도 있다. 다이 쌍 사이에 차이가 존재하면, 차이를 생성하는 다이 쌍에 공통인 다이는 결함 다이로서 식별될 수 있다. 예를 들면, 다이 A 및 다이 B와 다이 B 및 다이 C의 비교가 차이를 나타냈지만, 다이 A 및 다이 C 사이의 비교가 차이를 나타내지 않았다면, 차이에 대한 공통 엘리먼트는 다이 B이다. 따라서, 결함이 다이 B에 위치되어 있다는 것이 결정될 수 있다. 이러한 결함 검출은 일반적으로 이중 중재(double arbitration)로 칭해진다(결함 검출이 하나의 다이를 두 개의 다른 것에 비교하는 것을 수반하기 때문이다).

몇몇 현재 사용되는 검사 프로세스에서, 칩의 다른 부분과는 상이하게 취급될 칩의 큰 구역을 마킹하기 위해 관심 구역(care area)이 사용된다. 예를 들면, 몇몇 관심 구역은 칩의 메모리 어레이에 대응할 수도 있고, 이들 구역은 셀 대 셀 비교를 사용하여 검사될 수도 있다. 다른 관심 구역은 칩의 조밀한 로직 구역(들)에 대응할 수도 있고, 이들 구역(들)은 (칩의 다른 구역과 비교하여) 상대적으로 높은 감도에서 검사될 수도 있다. 추가적인 관심 구역은 칩의 공칭(nominal) 로직 구역(들)에 대응할 수도 있고, 이들 구역(들)은 공칭 감도 및 필터(들)에서 검사될 수도 있다. 다른 관심 구역은 칩의 아날로그 블록(들)에 대응할 수도 있고, 이들 구역은 공칭 감도로 검사될 수도 있다.

나노포인트는, 검사를 위해 사용되는 웨이퍼 상의 관심 구역이 사이즈에서 극적으로 감소되는 것을 나노포인트가 허용한다는 것을 포함하는 다수의 이유 때문에 유용하다는 것을 증명하였다. 예를 들면, 공통적으로 수행되는 검사에서, 상대적으로 큰 관심 구역이 사용된다(예를 들면, 10 미크론보다 더 큰 관심 구역). 따라서, 이 검사에서 사용될 수 있는 칩의 관심 구역의 수는 상대적으로 낮다. 대조적으로, 나노포인트는, 예를 들면, 약 350 nm의 사이즈를 가질 수도 있는 수백만 개의 마이크로 관심 구역(micro care area; MCA) 또는 나노 관심 구역이 사용되는 것을 허용한다. 나노포인트에 대한 관심 구역은, 다수의 상이한 규칙 예컨대 액티브 구역에 대한 규칙, 어레이의 에지에 대한 규칙, 셀 내의 영역(region)에 대한 규칙, 조밀한 그리고 분리된 얇은 라인에 대한 규칙, 셀 중심에 대한 규칙, 중첩하는 피쳐에 대한 규칙, 어레이에 대한 규칙, 셀 범위(cell extent)에 대한 규칙, 또는 이들의 조합에 기초한 규칙 기반 방식으로 생성될 수 있다. 일반적으로, 신규의 칩 상에 관심 구역을 생성할 때 사용되는 약간의 기본 규칙이 존재한다. 이들 규칙은 고정되지 않으며 칩 및 그것의 민감한 영역을 알고 있는 팀에 의해 편집될 수 있거나 또는 추가될 수 있다.

나노포인트는 본질적으로, 두 개의 모드에서 인라인으로 구현될 수 있는 가이드식 검사이다. 첫째는 CBI인데, CBI는 설계 대응 나노포인트이며, 상기 참조된 특허에서 설명되는 바와 같이 수행될 수 있다. 둘째는 타겟 기반의 검사(target based inspection; TBI)인데, 타겟 기반의 검사(TBI)는 이미지 대응 나노포인트이며, 2014년 4월 17일자로 발행된 Wu 등에 의한 미국 특허 출원 공보 제2014/0105482호에서 설명되는 바와 같이 수행될 수 있는데, 이 특허는 마치 본원에서 개시되는 것처럼 참조에 의해 본원에 통합된다. 본원에서 설명되는 실시형태는, 이 공보에서 설명되는 임의의 단계를 포함할 수도 있고 이 공보에서 설명되는 바와 같이 더 구성될 수도 있다.

이와 같이, 종래의 검사에서는, 전체 관심 구역에 대해 하나의 검사 임계치가 사용될 수도 있는데, 전체 관심 구역은, 그 상대적으로 큰 사이즈로 인해, 결함에 대한 출력(예를 들면, 신호)을 포함할 수도 있지만 그러나 또한 어쩌면 노이즈에 대한 다수의 출력도 포함할 수도 있다. 따라서, 결함을 검출하기 위해, 많은 노이즈 신호가, 비록 이들이 노이즈에 불과하더라도, 또한 결함으로서 플래깅될 수도 있다. 대조적으로, 나노포인트 제품에 의해 제공되는 실질적으로 작은 관심 구역을 사용하는 경우, 검출 임계치는, 이전에 사용된 관심 구역과 동일한 웨이퍼 구역에서 다수 회(예를 들면, 상이한 마이크로 또는 나노 관심 구역이 스캔될 때마다) 변경될 수 있다. 따라서, 그 동일한 웨이퍼 구역이 스캔될 때, 검출 임계치는 출력에서의 적어도 노이즈에 기초하여 보다 빈번하게 변조될 수 있고, 그에 의해 더 많은 결함의 검출 및 잠재적인 결함으로서의 노이즈의 더 적은 검출을 허용할 수 있다. 이와 같이, 나노포인트 관심 구역을 사용하여 수행되는 웨이퍼 검사는, 이전에 사용된 검사보다, 더 나은 결함 신호 및 좌표 정확도를 가질 것이다. 또한, 나노포인트 관심 구역을 사용하여 수행되는 웨이퍼 검사는, 이전에 사용된 검사보다, 레이아웃 패턴 및 기판으로부터 더 적은 노이즈를 가질 것이다.

나노포인트 제품은, 수율 관련 활동의 전체 스펙트럼을 포함하는 다수의 상이한 애플리케이션에서 사용될 수 있다. 예를 들면, 다수의 상이한 소스로부터의 정보는, 웨이퍼 상에 형성되고 있는 디바이스에 관한 정보, 예컨대 전력 도메인, 속도 경로, 임계적 타이밍 경로, 기생 브리지, 설계 규칙 검사(DRC) 플래그, 및 DFM/광학적 규칙 검사(optical rule check; ORC) 플래그를 결정하기 위해 사용될 수도 있다. 그 다음, 그 정보는, 디바이스에서 잠재적 주변성이 존재할 수도 있을 곳을 예측하기 위해 사용될 수도 있는데, 그 예측은 본원에서 더 설명되는 바와 같이 수행될 것이다. 다수의 상이한 소스로부터의 프로세스 제어 관련 데이터는 또한 나노포인트 제품에서 물리적 웨이퍼에 관한 정보를 결정하기 위해 사용될 수도 있고 마스크 결함, 마스크 계측, 웨이퍼 검사, 웨이퍼 계측, 제조 툴 모니터, 진행 중인 작업(work in progress; WIP) 데이터, 등등을 포함할 수도 있다. 그 다음, 프로세스 제어 관련 데이터는 예측된 정보를 검증하기 위해 예측된 정보와 함께 사용될 수도 있다. 또한, 프로세스 제어 관련 데이터는, 설계, 제조 프로세스, 프로세스 제어, 또는 이들의 조합을 보정하기 위해, 예측된 정보와 함께 사용될 수도 있다. 이 방식에서, 나노포인트 제품은, 이전에는 가능하지 않았던 세분화 단계(granularity)에서 이전까지 행해졌던 것보다, 설계, 프로세스, 및 테스트에 관한 정보를 더 완전히 통합한다.

상기에서 더 완전히 설명되는 바와 같이, 본원에서 설명되는 실시형태는, 웨이퍼 상에 형성될 디바이스의 설계에 대한 모든 예측된 취약성(weakness)을 식별하고 누적하는 것을 포함할 수도 있다. 이들 단계는 공칭 컴퓨터 지원 설계(computer-aided design; CAD) 플로우의 일부가 되도록 만들어질 수도 있다. 그 다음, 이들 예측된 취약성 모두에 대한 정보는, 팹에서 검출 및 프로세스 제어에 대한 적절한 지침을 생성하기 위해 본원에서 설명되는 바와 같이 사용될 수 있다. 예를 들면, 본원에서 더 설명되는 바와 같이, 정보는 팹리스 엔티티에 의해 생성될 수도 있고 그 다음 프로세스 제어를 셋업하도록 팹으로 넘겨질 수도 있다. 대안적으로, 정보는 팹리스 엔티티에 의해 생성될 수도 있고, 그 다음, 프로세스 제어를 셋업하기 위해 팹리스 엔티티에 의해 사용될 수도 있고, 그 다음 칩 제조 동안의 사용을 위해 팹으로 전송된다. 이들 단계 모두는 또한 팹에 의해 수행될 수도 있다. 또한, 하나의 엔티티(예를 들면, 팹리스 엔티티)가 설계에서의 잠재적 주변성에 대한 정보를 생성하면, 그 정보는, 그 정보에 추가적인 잠재적 주변성에 대한 정보를 추가하는 다른 엔티티(예를 들면, 팹)로 넘겨질 수도 있다. 그 다음, 그 결합된 정보는 프로세스 제어 방법을 생성하기 위해 사용될 수도 있다. 예를 들면, 하나의 엔티티는 칩 제조의 설계 측면에서 자신에게 알려져 있는 모든 잠재적 주변성에 관한 정보를 그만큼 생성할 수 있고 그 다음 다른 엔티티는 그 정보에, 칩 제조의 제조 측면(예를 들면, 파운드리 프로세스, ORC, CMP에 대한 시뮬레이션, 등등)에서 그들에게 알려져 있는 모든 잠재적 주변성에 관한 정보를 갖는 정보를 추가할 수 있다. 그 다음, 그 결합된 정보는 본원에서 더 설명되는 바와 같이 프로세스 제어를 생성하기 위해 사용될 수 있다.

웨이퍼 상에서의 디바이스의 제조 동안, 본원에서 설명되는 것 중 임의의 것 및 모두를 포함하는 모든 프로세스 제어 방법으로부터 데이터가 수집될 수 있다. 프로세스 제어를 통해 데이터를 수집하기 이전에 수행되는 그리고 프로세스 제어를 통해 데이터를 수집하는 것을 포함하는 단계는, "초회 올바른(first-time right)" 방식에 대한 "예측 검출" 루프를 형성할 수도 있다. 다시 말하면, 모든 잠재적 취약성을 예측하고 그 다음 이들 잠재적 취약성에 기초하여 하나 이상의 프로세스 제어 방법을 수행하는 것은, 처음 시도에서 실리콘 상에 정확하게 디바이스를 제조할 가능성을 제공할 수도 있다.

몇몇 경우에서, 잠재적 주변성을 자동적으로 식별하는 것은 공식적인 광학 검증으로서 수행될 수도 있다. 예를 들면, 디바이스 설계자는, 설계에서의 잠재적 주변성(또는 "타이트 스팟(tight spot)")을 최소화하기 위해, 설계를 반복적으로 변경할 수도 있다. 설계에서의 타이트 스팟은, 테이프아웃(tapeout)에서 팹리스 기업에 의해 식별될 수도 있고, 그에 의해 "제3 시그마(third sigma)" 컨텐츠를 생성할 수도 있다. 타이트 스팟은, 잠재적 주변성일 수도 있는 설계에서의 구역 또는 피쳐로서 정의될 수도 있다. 추가적인 타이트 스팟은, ORC, DRC, DRC + 포스트 필 애드(post fill add), 등등과 같은 특정 파운드리 방법에 의해 식별될 수도 있다. 이들 타이트 스팟은, 잠재적 주변성일 수도 있는 설계에서의 구역 또는 피쳐로서 정의될 수도 있다. 팹리스 기업에 의해 식별되는 타이트 스팟 중 몇몇은 파운드리에 의해 식별되는 타이트 스팟과 중첩될 수도 있고 한편 다른 타이트 스팟은 서로에 의해 배타적으로 식별될 수도 있다. 어느 경우든, 팹리스 기업에 의해 식별되는 타이트 스팟 모두는, "광학적 검증" 슈퍼세트, 또는 제1 실리콘 이전에 검사될 특정 세트를 생성하기 위해, 파운드리에 의해 식별되는 타이트 스팟과 결합될 수도 있다.

모든 예측된 취약성에 대한 데이터는 모든 프로세스 제어로부터 수집되는 데이터와 조합하여 임의의 전기적 고장에 상관될 수 있고 전기적 고장에 기초하여 수행되는 후속 액션에 우선순위를 부여하도록 사용될 수 있다. 상관된 프로세스 제어 데이터 및 전기적 고장 데이터는 또한, 디바이스 제조를 위한 적절한 교정 액션(corrective action)을 구동하기 위해 사용될 수도 있다. 프로세스 제어 방법으로부터의 데이터 수집을 포함하는 상기 설명된 단계 및 그 이후에 수행될 수도 있는 단계는, 빠른 학습 방법을 위한 "검증-교정(validate-correct)" 루프를 형성할 수도 있다.

상기에서 설명되는 실시형태는 "나노 진단(nano-diagnostics)" 애플리케이션에 대해 사용될 수도 있다. 이 애플리케이션에서, DFM은 진단뿐만 아니라 프로세스 윈도우 조건(process window qualification; PWQ)과 조합하여 사용될 수도 있다. PWQ는 DFM 및 진단과 함께 이전에 사용되지 않았다. 이 애플리케이션은, DFM 변형안을 갖는 스캔 진단가능 테스트 칩, 나노포인트 검사를 갖는 PWQ, 및 나노포인트를 사용한 PWQ 사이트에 대한 생산 모니터링의 조합에 의해 가능하게 된다.

PWQ 타입 검사는, 리소그래피 프로세스 윈도우가 매 기술 노드(technology node)에서 계속 축소함에 따라 가치를 증명하고 있다. 예를 들면, 프로세스 윈도우의 손실은 모든 가능한 패턴 형상에 걸쳐 균일하지 않다. 특히, 소정의 형상은 칩의 나머지보다 더 적은 리소그래피 프로세스 마진(process margin)을 제공한다. 이러한 마진 형상(marginal shape)을 발견하는 것은, 프로세스 중심화(process centering) 및 수율에 대해 임계적이다. PWQ 검사는 2005년 6월 7일자로 Peterson 등등에게 발행된 미국 특허 제6,902,855호, 2008년 8월 26일자로 Peterson 등등에게 발행된 미국 특허 제 7,418,124호, 2010년 8월 3일자로 Kekare 등에게 발행된 미국 특허 제 7,769,225호, 2011년 10월 18일자로 Pak 등등에게 발행된 미국 특허 제8,041,106호, 및 2012년 7월 3일자로 Peterson 등등에게 발행된 미국 특허 제8,213,704호에서 설명되는 바와 같이 수행될 수도 있는데, 이들 특허는 마치 본원에서 개시되는 것처럼 참조에 의해 통합된다. 본원에서 설명되는 실시형태는 이들 특허에서 설명되는 임의의 방법(들)의 임의의 단계(들)를 포함할 수도 있고 이들 특허에서 설명되는 바와 같이 더 구성될 수도 있다.

PWQ는 일반적으로, 상이한 다이가 노광 툴의 상이한 조건(즉, 상이한 변조 조건)에서 프린트되는 특수 웨이퍼를 프린팅하는 것을 수반한다. 그 다음, 상대적으로 높은 감도에서 그 웨이퍼에 대해 검사가 수행된다. 그 검사의 결과에 기초하여, 마진 형상이 추출되어 우선순위화될 수 있다. 그 다음, 추출된 마진 형상의 결함 리뷰가 확인을 위해 수행될 수도 있다. 그 다음, 마진인 것으로 확인된 형상에 기초하여, 노광의 결정된 한계에 기초한 프로세스 중심화가 수행될 수도 있다.

PWQ에서 공통적으로 보이는 다수의 도전 과제가 존재한다. 예를 들면, 상대적으로 높은 감도에서의 검사에서, 너무 많은 형상이 잠재적으로 마진인 것으로 캡쳐될 수도 있다. 따라서, 칩 기능화에 임계적이고 관련이 있는 마진만을 고르는 것은 어려울 수 있다. 다시 말하면, 비임계적 형상을 필터링하는 것이 어려울 수 있다. 예를 들면, 브리징 결함(bridging defect)과 같은 주목하는 결함을, 범프 및 거칠기(roughness)와 같은 전역적 노이즈로 인해 검출되는 다른 결함으로부터 구별하는 것이 어려울 수 있다. 또한, 마진 형상의 추출 및 우선순위화에서, 마진 형상은 칩에 걸쳐 여러 번 캡쳐될 수도 있다. 디바이스에 대한 설계에서 주목하는(of interest) 패턴에 기초하여 수행될 수도 있는 유사한 형상을 그룹화하고 분류하는 것은, 설계 기반의 그룹화(design based grouping; DBG)와 같은 다수의 상이한 방식으로 수행될 수도 있는데, 설계 기반의 그룹화(DBG)는 상기 참조된 Zafar 등등 및 Kulkarni 등등에게 부여된 특허에서 설명되는 바와 같이 수행될 수도 있다. 그러나, 빈(bin) 정확도 및 순도(purity)를 정확하게 달성하도록 유사한 형상을 그룹화하고 분류하는 것은 어려울 수 있다.

이러한 애플리케이션은 제1 실리콘에 대해 최대화된 성공 기회를 달성할 것이다. 예를 들면, 본원에서 설명되는 실시형태는, 가능한 최고 감도에서 모든 알려진 취약성을 살펴보기 위해 그리고 노이즈 소스의 모두를 필터링하기 위해 사용될 수도 있다. 또한, 이러한 애플리케이션은, 해결될 필요가 있는 가장 중요한 수율 학습 메커니즘이 무엇인지에 재빨리 도달하는 것에 의해 빠른 수율 학습을 달성할 수 있다. 또한, 이러한 애플리케이션은, 발견된 메커니즘으로부터 리스크를 물러나게 하기 위해, 설계, 프로세스, 및 레코드의 테스트 계획 중 임의의 것 또는 전체를 조정하는 것에 의해 정확한 교정 지침을 달성할 수 있다.

"검증-교정" 루프를 더 깊게 살펴 보면, 현재의 최상의 사례의 근본 원인 분석(root cause analysis) 플로우에서, 가장 중요하고 장황한 단계는, 가장 중요한 사이트(site)만이 물리적 고장 분석(physical failure analysis; PFA)으로 진행하는 것을 보장하기 위한 고장 사이트 우선순위화이다. 예를 들면, 디바이스의 기능 구역에서, 고장 관측은 BIN 고장이며, 고장 위치 추정(localization)은 전기적 고장 분석(electrical failure analysis; EFA) 기술, 예를 들면, IR 방출, 등등을 포함할 수도 있고, 고장 사이트 우선순위화는 BIN 수율 영향에 기초하여 수행될 수도 있다. 그 다음, 고장 메커니즘이 통상적인 PFA에 의해 검사될 수도 있다. 디바이스의 메모리 구역에서, 고장 관측은 비트 고장이고, 고장 위치 추정은 고장난 비트(failed bit) 및 특징(signature)에 대한 비트 매핑 방식을 포함할 수도 있고, 고장 사이트 우선순위화는 비트 특징 수율 영향(bit signature yield impact)에 기초하여 수행될 수도 있다. 그 다음, 고장 메커니즘은, 비트 셀 시뮬레이션을 더한 통상적인 PFA로서 검사될 수도 있다. 디바이스의 로직 구역에서, 고장 관측은 스캔 고장일 수도 있고, 고장 위치 추정은 고장나 있는 셀 및 네트에 대한 진단 방식을 포함하고, 고장 사이트 우선순위화는 셀/네트 수율 영향에 기초하여 수행될 수도 있다. 고장 메커니즘은 나노프로브(Nanoprobe) 또는 레이저 시프트를 더한 통상적인 PFA에 의해 검사될 수도 있다.

"검증-교정" 루프에서는, 램프(ramp) 대 생산(production)에서 상황적 차이가 존재한다. 예를 들면, 제품 라이프 싸이클의 단계에서, 수율 램프는 양산 이전에 발생한다. 수율 램프 단계에서, PFA의 통상적인 파레토(pareto)는 약간의 명백한 이상점(outlier)을 나타낼 수도 있고 이에 의해 PFA에 대한 선택을 상대적으로 쉽게 만들 수도 있다. 그러나, 양산 단계에서의 PFA 후보의 통상적인 파레토에서, 파레토는 어떠한 명백한 이상점도 나타내지 않을 수도 있고 이에 의해 PFA에 대한 결함의 선택을 상대적으로 불명확하게 만들 수도 있다.

인라인 결함 데이터는, 인라인 데이터를 다시 검토하는 것에 의해 PFA 샘플링에서 도움이 될 수도 있다. 예를 들면, 소트 실패 위치(sort fail location)가 다이 레벨 고장으로서 결정될 수도 있다. 또한, 결함 위치는 다이 레벨에서 검출되는 결함에 대해 결정될 수도 있다. 소트 실패 위치가 블록 레벨 고장으로서 결정될 수도 있다. 또한, 결함 위치는 블록 레벨에서 검출되는 결함에 대해 결정될 수도 있다. 따라서, 이들 상황 둘 다에서, PFA 결정을 위해, 실패에 대한 결함 기여를 의심하고 PFA에 대한 대응하는 위치를 사용하는 것이 좋을 수도 있다. 다르게는, PFA에 대한 위치를 결정하기 위해 장황한 EFA가 필요로 될 수도 있다. 셀/네트 레벨 피쳐에 대해 결정되는 소트 실패 위치에 대해, 유사한 의사 결정(decision making)이 또한 가능할 수도 있다.

결함 대 테스트 상관에서 몇몇 도전 과제가 존재한다. 예를 들면, 수율 램프 단계에서, 상대적으로 높은 결함 밀도가 검출될 수도 있다. 따라서, 고장나 있는 셀/네트를 상관시키기 위해, 많은 결함이 결정될 수도 있다. 이와 같이, PFA가 불필요한지를 결정하는 것이 어려울 수도 있다. 하나의 이러한 예에서, 설계 공통성에 상관하는 세 개의 결함이 존재할 수도 있다. 이와 같이, 어떤 것이 킬러 결함으로서 취급되어야 하는지를 결정하는 것이 어려울 수도 있다. 양산 단계에서, 설계 시스템 결함이 식별될 수도 있다. 또한, 설계-프로세스 상호작용은 풍부한 인라인 데이터에 의존할 것을 요구한다. 그러나, 검출된 결함에 대해 어떠한 설계 공통성도 두드러지지 않으면, 결함 타입, 레이어, 및 패턴이 어떤 것을 나타내는지를 결정하는 것이 어려울 수도 있다.

수율 손실 근본 원인 분석에서, PFA가 병목(bottleneck)일 수 있다. 예를 들면, 다수의 웨이퍼가 프로세싱되고 검사될 수도 있다. 프로세스는, 예를 들면, 성막, 리소그래피, 에칭/주입, 연마, 등등을 포함할 수도 있다. 검사 단계는 검사, 결함 리뷰, 및 데이터 기록(archival)을 포함할 수도 있다. 그 다음, 완성된 웨이퍼는, 기능, 스캔, MBIST, IDDq/Param, 등등과 같은 테스트에서 테스트될 수도 있다. 그 다음, 고장난 다이는, 진단, 분석, 및 파레토 생성에 기초하여 PFA를 위해 샘플링될 수도 있다. 샘플링된 고장난 다이에 대해 수행되는 PFA는 심지어 몇몇 다이에 대해서도 상대적으로 느리다.

PFA는 다수의 이유 때문에 병목일 수 있다. 예를 들면, 진단 기술은 정확한 다각형(polygon) 레벨 고장 위치 추정을 전달한다. PFA는 종종 교정 액션을 구동하기 위한 고장 메커니즘의 유일한 확인이다. 수율 학습은, 고장 메커니즘의 일련의 누적하는 발견으로 인해 느리다. 검사 및 결함 리뷰 데이터는, 결함 좌표 정확도가 상대적으로 높고 그리고 결함에 대한 주사 전자 현미경(scanning electron microscope; SEM) 이미지가 이용가능하면, PFA 병목 주위에 길을 제공할 수 있다.

본원에서 설명되는 실시형태는, 수율 손실 근본 원인 분석에서 PFA 병목을 완화하기 위해 사용될 수 있다. 예를 들면, 다수의 웨이퍼가 프로세싱되고 검사될 수도 있다. 그 다음, 완성된 웨이퍼는 테스트될 수도 있다. 또한, 고장난 다이는, 고장난 다이 중 몇몇 및 중요한 고장난 다이만을 선택하는 PFA를 위해 샘플링될 수도 있다. 예를 들면, (예를 들면, 검사, 결함 리뷰, 및 계측에 의해) 웨이퍼의 제조 동안 생성되는 프로세스 제어 데이터는, 테스트 결과에 대한 인라인 데이터의 다각형 레벨의 정확한 상관을 위해 사용될 수도 있다. 진단 기술은 정확한 다각형 레벨 고장 위치 추정을 전달한다. 또한, 나노포인트 및 전자 빔 결함 리뷰는, 이미지와 함께 다각형 레벨 결함 위치 추정을 제공한다. 따라서, 결함 대 진단 상관은 발견되지 않은 결함에 대한 PFA의 우선순위를 매길 수 있다. 이 상관은 나노포인트 제품에 의해 수행될 수 있는데, 나노포인트가 진단으로부터 다각형 레벨 고장 위치 추정을 쉽게 수용할 수 있기 때문이다. 이 방식에서, PFA에 대해 수행되는 이러한 샘플링은 PFA 병목을 완화할 수 있다. 또한, PFA를 위한 고장난 다이를 샘플링한 결과는, 시스템의 고장나 있는 피쳐에 대한 수율 제어 프로세스의 감도를 목표로 하도록, 프로세스 및 검사 단계로 피드백될 수도 있다.

나노포인트 구현예 및 잠재적 방법 단계의 하나의 실시형태에서, 나노포인트 관심 구역을 결정하기 위해, 설계 플래그 및 컨텍스트 규칙이 사용될 수도 있다. 이 방식에서, 설계 플래그 및 컨텍스트 규칙은, 디바이스에 대한 검사 계획을 최적화하기 위해 순방향으로(forward) 제공될 수도 있다. 그 다음, 나노포인트 관심 구역은 나노포인트 검사 레시피(recipe)(예를 들면, PWQ 타입 검사 및/또는 공칭 검사)를 결정하기 위해 사용될 수도 있다. 그 다음, 피검사 디바이스(inspected device)에 대한 PFA 샘플 계획을 최적화하기 위해, 검사 결과의 순방향 제공에 의해 볼륨 진단과 상관하여 PFA가 수행될 수도 있다. 그 다음, PFA의 결과는, DFM 예측치를 검증하는 것, 새로운 시스템 결함을 발견하는 것, 및 기지의 시스템 결함에 대한 이동 제어(excursion control)를 수행하는 것과 같은 다수의 단계를 수행하도록 사용될 수도 있다. PFA 결과에 기초하여 수행되는 단계 중 하나 이상의 결과는, 피검사 디바이스에 대해 사용되는 검사 계획 및 또한 임의의 다른 디바이스에 대한 일반적인 검사 계획을 최적화하기 위해 피드백될 수도 있다. PFA 결과에 기초하여 수행되는 단계 중 하나 이상의 결과는 또한, 라이브러리 또는 규칙에 대한 추가 및/또는 편집을 위해 DFM으로 피드백될 수도 있다.

잠재적 주변성을 자동적으로 식별하는 것 및 잠재적 주변성에 대한 정보를 자동적으로 생성하는 것과 같은 컴퓨터 구현 방법의 단계는 하나 이상의 컴퓨터 시스템에 의해 수행되는데, 하나 이상의 컴퓨터 시스템은 본원에서 더 설명되는 바와 같이 구성될 수도 있다.

본원에서 설명되는 모든 방법은, 방법 실시형태의 하나 이상의 단계의 결과를 컴퓨터 판독가능 저장 매체에 저장하는 것을 포함할 수도 있다. 결과는 본원에서 설명되는 결과 중 임의의 것을 포함할 수도 있고 기술분야에서 공지되어 있는 임의의 방식으로 저장될 수도 있다. 저장 매체는 본원에서 설명되는 임의의 저장 매체 또는 기술분야에서 공지되어 있는 임의의 다른 적절한 저장 매체를 포함할 수도 있다. 결과가 저장된 이후, 결과는 저장 매체에서 액세스될 수 있고, 본원에서 설명되는 방법 또는 시스템 실시형태 중 임의의 것에 의해 사용될 수 있고, 유저에 대한 디스플레이를 위해 정형화될 수 있고, 다른 소프트웨어 모듈, 방법, 또는 시스템에 의해 사용될 수 있고, 등등일 수 있다.

다른 실시형태는, 웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하기 위한 컴퓨터 구현 방법을 수행하기 위한, 컴퓨터 시스템 상에서 실행가능한 프로그램 명령어를 저장하는 비일시적 컴퓨터 판독가능 매체에 관한 것이다. 하나의 이러한 실시형태는 도 1에서 도시된다. 예를 들면, 도 1에서 도시되는 바와 같이, 비일시적 컴퓨터 판독가능 매체(100)는, 웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하기 위한 컴퓨터 구현 방법을 수행하기 위한, 컴퓨터 시스템(104) 상에서 실행가능한 프로그램 명령어(102)를 포함한다. 컴퓨터 구현 방법은 본원에서 설명되는 방법(들)의 단계(들)를 포함하는데, 프로그램 명령어는 컴퓨터 구현 방법을 위해 실행된다.

본원에서 설명되는 것과 같은 방법을 구현하는 프로그램 명령어(102)는 비일시적 컴퓨터 판독가능 매체(100) 상에 저장될 수도 있다. 컴퓨터 판독가능 매체는, 자기 또는 광학 디스크, 자기 테이프 또는 기술 분야에서 공지되어 있는 임의의 다른 적절한 비일시적 컴퓨터 판독가능 매체와 같은 저장 매체일 수도 있다.

프로그램 명령어는, 다른 것들 중에서도, 프로시져 기반의 기술, 컴포넌트 기반의 기술, 및/또는 객체 지향 기술을 비롯하여, 임의의 다양한 방식으로 구현될 수도 있다. 예를 들면, 프로그램 명령어는, 소망에 따라, 매트랩(Matlab), 비주얼 베이직(Visual Basic), 액티브X(ActiveX) 컨트롤, C, C++ 오브젝트, C#, 자바빈(JavaBeans), 마이크로소프트 파운데이션 클래스(Microsoft Foundation Classes; "MFC"), 또는 다른 기술 또는 방법론을 사용하여 구현될 수도 있다.

컴퓨터 시스템(104)은, 퍼스널 컴퓨터 시스템, 메인프레임 컴퓨터 시스템, 워크스테이션, 시스템 컴퓨터, 이미지 컴퓨터, 프로그래머블 이미지 컴퓨터, 병렬 프로세서, 또는 기술 분야에서 공지되어 있는 임의의 다른 디바이스를 비롯하여, 다양한 형태를 취할 수도 있다. 일반적으로, 용어 "컴퓨터 시스템"은, 메모리 매체로부터의 명령어를 실행하는, 하나 이상의 프로세서를 구비하는 임의의 디바이스를 포괄하도록 광의적으로 정의될 수도 있다.

추가적인 실시형태는, 웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하도록 구성되는 시스템에 관한 것이다. 이러한 시스템의 하나의 실시형태는 도 2에서 도시된다. 도 2에서 도시되는 바와 같이, 시스템은 프로세스 제어 툴(200) 및 컴퓨터 서브시스템(202)을 포함한다. 프로세스 제어 툴은, 디바이스의 적어도 일부가 상부에 형성된 웨이퍼의 물리적 버전의 하나 이상의 특성에 대한 정보를 결정하도록 구성된다. 정보 및 하나 이상의 특성은, 본원에서 설명되는 프로세스 제어 툴 중 하나 이상에 의해 결정될 수 있는 웨이퍼의 임의의 특성에 대한 임의의 정보일 수도 있다. 도 2에서 도시되는 프로세스 제어 툴 실시형태는 웨이퍼 검사 툴로서 본원에서 더 설명될 것이다. 그러나, 프로세스 제어 툴은 본원에서 설명되는 다른 프로세스 제어 툴(예를 들면, 웨이퍼 결함 리뷰 툴, 계측 툴, FA 툴, 등등) 중 임의의 것으로서 구성될 수도 있다.

도 2에서 도시되는 바와 같이, 프로세스 제어 툴은 광원(204)을 포함하는데, 광원(204)은 기술분야에서 공지되어 있는 임의의 적절한 광원을 포함할 수도 있다. 광원으로부터의 광은 빔 스플리터(206)로 지향되는데, 빔 스플리터(206)는 광원으로부터의 광을 렌즈(208)를 통해 웨이퍼(210)로 지향시키도록 구성된다. 광원은, 하나 이상의 집광 렌즈(condensing lens), 시준 렌즈(collimating lens), 중계 렌즈, 대물 렌즈, 어퍼쳐, 스펙트럼 필터, 편광 컴포넌트 및 등등과 같은 임의의 다른 적절한 엘리먼트(도시되지 않음)에 커플링될 수도 있다. 도 2에서 도시되는 바와 같이, 광은 수직의 입사각에서 웨이퍼로 지향될 수도 있다. 그러나, 광은 임의의 다른 적절한 입사각(예를 들면, 비스듬한 입사각)에서 웨이퍼로 지향될 수도 있다. 또한, 광 또는 다수의 광 빔은 하나보다 많은 입사각에서 웨이퍼로 순차적으로 또는 동시에 지향될 수도 있다. 프로세스 제어 툴은 임의의 적절한 방식으로 웨이퍼 위로 광을 스캔하도록 구성될 수도 있다.

웨이퍼(210)로부터 반사되는 광은 스캐닝 동안 프로세스 제어 툴의 다수의 채널에 의해 수집되어 검출될 수도 있다. 예를 들면, 웨이퍼(210)로부터 거울 반사되는 광은 렌즈(208)에 의해 수집될 수도 있다. 렌즈(208)는 도 2에서 도시되는 바와 같이 굴절성 광학 엘리먼트를 포함할 수도 있다. 또한, 렌즈(208)는 하나 이상의 굴절성 광학 엘리먼트 및/또는 하나 이상의 반사성 광학 엘리먼트를 포함할 수도 있다. 렌즈(208)에 의해 수집되는 광은 빔 스플리터(206)를 통해 빔 스플리터(212)로 지향될 수도 있는데, 빔 스플리터(212)는 광을 두 개의 상이한 경로로 분리하도록 구성될 수도 있고, 두 개의 상이한 경로 중 하나는 검출기(214)로 지향되고 두 개의 상이한 경로 중 다른 하나는 검출기(216)로 지향된다. 도 2에서 도시되는 빔 스플리터는 기술분야에서 공지되어 있는 임의의 적절한 빔 스플리터를 포함할 수도 있다. 도 2에서 도시되는 검출기는, 전하 결함 소자(charge coupled device; CCD) 또는 다른 타입의 이미징 검출기와 같은 기술분야에서 공지되어 있는 임의의 적절한 검출기를 포함할 수도 있다. 검출기(214 및 216)는, 거울 반사된 광에 응답하는 출력을 생성하도록 구성된다. 따라서, 검출기의 각각은 프로세스 제어 툴의 하나의 채널을 형성한다.

도 2에서 도시되는 프로세스 제어 툴이 웨이퍼로부터 거울 반사되는 광을 검출하도록 구성되기 때문에, 프로세스 제어 툴은 명시야(bright field; BF)의 광학적 서브시스템으로서 구성된다. 그러나, 이러한 프로세스 제어 툴은 다른 타입의 웨이퍼 검사를 위해 또한 구성될 수도 있다. 예를 들면, 도 2에서 도시되는 프로세스 제어 툴은 하나 이상의 다른 채널(도시되지 않음)을 또한 포함할 수도 있다. 다른 채널(들)은, 산란광 채널로서 구성되는, 렌즈 및 검출기와 같은 본원에서 설명되는 광학 컴포넌트 중 임의의 것을 포함할 수도 있다. 렌즈 및 검출기는 또한 본원에서 설명되는 바와 같이 구성될 수도 있다. 이 방식에서, 프로세스 제어 툴은 또한 암시야(dark field; DF) 검사를 위해 구성될 수도 있다. 또한, 도 2에서 도시되는 프로세스 제어 툴은 전자 빔 검사 툴로 대체될 수도 있다.

컴퓨터 서브시스템(202)은 프로세스 제어 툴에 의해 생성되는 출력을 획득하도록 구성된다. 예를 들면, 스캐닝 동안 검출기(들)에 의해 생성되는 출력은 컴퓨터 서브시스템(202)으로 제공될 수도 있다. 특히, 컴퓨터 서브시스템은, 컴퓨터 서브시스템이 검출기(들)에 의해 생성되는 출력을 수신할 수도 있도록, (예를 들면, 기술 분야에서 공지되어 있는 임의의 적절한 송신 매체를 포함할 수도 있는, 도 2에서 점선에 의해 도시되는 하나 이상의 송신 매체에 의해) 검출기(들)의 각각에 커플링될 수도 있다. 컴퓨터 서브시스템(202)은, 출력을 사용하여 웨이퍼의 물리적 버전의 하나 이상의 특성에 대한 정보를 결정하도록 구성된다. 예를 들면, 컴퓨터 서브시스템은 출력을 사용하여 웨이퍼 상에서 결함을 검출하도록 구성될 수도 있는데, 이것은 기술분야에서 공지되어 있는 임의의 적절한 방식으로 수행될 수도 있다.

도 2에서 도시되는 프로세스 제어 툴은 또한, 도 2에서 도시되는 엘리먼트의 신중한 선택에 의해 및/또는 프로세스 제어 툴 엘리먼트의 하나 이상의 파라미터를 변경하는 것에 의해 계측 툴로서 구성될 수도 있다. 예를 들면, 프로세스 제어 툴이 도 2에서 거울 반사된 광을 검출하는 것으로 도시되기 때문에, 프로세스 제어 툴은 반사계(reflectometer)로서 구성될 수도 있다. 그러나, 도 2에서 도시되는 프로세스 제어 툴의 하나 이상의 파라미터, 예컨대 입사각, 조명의 편광, 조명의 파장, 수집 각도, 수집의 편광, 검출의 파장, 등등을 변경하는 것에 의해, 프로세스 제어 툴은 다른 타입의 계측 툴, 예컨대 산란계, 타원편광 측정기(ellipsometer), 회절계(diffractometer), 또는 다른 타입의 광 기반의 계측 툴로서 구성될 수도 있다. 광 기반의 계측 툴은 또한 SEM과 같은 전자 빔 기반의 계측 툴로 대체될 수도 있다. 또한, 프로세스 제어 툴은 기술분야에서 공지되어 있는 임의의 다른 적절한 프로세스 제어 툴로 대체될 수도 있다.

프로세스 제어 툴은 다수의 상이한 방식으로 웨이퍼에 대한 인라인 프로세스를 수행하도록 구성될 수도 있다. 예를 들면, 하나의 경우에서, 프로세스 제어 툴은, 웨이퍼 제조 설비 내에 위치되는 그리고 설비 내에서 다른 툴과 물리적으로 분리되는 툴일 수도 있고 물리적 웨이퍼에 대해 인라인 프로세스가 수행될 때, 물리적 웨이퍼는 제조 설비 내에서의 자신의 현재 위치에서 툴로 이송될 수도 있다. 다른 경우에서, 프로세스 제어 툴은, 프로세스 제어 툴과 제조 툴(도시되지 않음) 사이에서 웨이퍼를 이동시킬 수 있는 웨이퍼 핸들러(도시되지 않음)에 의해 제조 툴에 커플링될 수도 있다. 추가적인 경우에서, 프로세스 제어 툴은, 프로세스 제어 툴이 제조 툴 내의 서브시스템이도록 제조 툴의 물리적 하우징 안으로 통합될 수도 있다. 또한 또는 대안적으로, 프로세스 제어 툴은, 프로세스 툴이 웨이퍼에 대해 제조 프로세스를 수행하고 있을 때 프로세스 제어 툴이 웨이퍼에 대한 인라인 프로세스를 수행할 수 있도록 제조 툴의 프로세스 챔버 내에 위치될 수도 있거나 또는 제조 툴의 프로세스 챔버에 커플링될 수도 있다. 어느 경우든, 프로세스 제어 툴은, 프로세스 제어 툴이 인라인 프로세스를 프로세스 단계 동안 인시튜(in situ)로, 하나의 프로세스의 두 개의 단계 사이에서 인시튜로, 전체 제조 프로세스 중 한 프로세스 이후에 인시튜로, 또는 임의의 다른 적절한 방식으로 수행할 수 있도록 다수의 상이한 방식으로 구성될 수도 있다.

컴퓨터 서브시스템은 본원에서 더 설명되는 컴퓨터 구현 방법의 단계를 수행하도록 구성될 수도 있다. 예를 들면, 컴퓨터 서브시스템은 디바이스에 대한 설계에서 잠재적 주변성을 자동적으로 식별하도록 그리고 잠재적 주변성에 대한 정보를 자동적으로 생성하도록 구성될 수도 있다. 자동적으로 생성된 정보는 본원에서 설명되는 임의의 이러한 정보를 포함할 수도 있다. 이들 단계는 본원에서 더 설명되는 바와 같이 수행될 수도 있다. 컴퓨터 서브시스템은 본원에서 설명되는 임의의 방법 실시형태(들)의 임의의 다른 단계(들)를 수행하도록 구성될 수도 있다. 도 2에서 도시되는 컴퓨터 서브시스템이 프로세스 제어 툴의 검출기에 직접적으로 커플링되기 때문에, 이 컴퓨터 서브시스템은, 임의의 웨이퍼 검사, 결함 리뷰, 계측, 등등의 툴일 수도 있는 컴퓨터 서브시스템으로서 구성될 수도 있다. 따라서, 도 2에서 도시되는 실시형태에서, 웨이퍼의 특성(들)에 대한 정보를 결정한 동일한 컴퓨터 서브시스템은 본원에서 설명되는 다른 단계를 수행할 수도 있다. 이 방식에서, 웨이퍼 검사 툴, 웨이퍼 계측 툴, 웨이퍼 결함 리뷰 툴, 등등과 같은 프로세스 제어 툴은, 본원에서 더 설명되는 바와 같이 프로세스 제어를 셋업하기 위해 사용될 수 있는 정보를 생성하도록 구성될 수도 있다.

그러나, 컴퓨터 구현 방법의 하나 이상의 단계는, 상이한 컴퓨터 서브시스템 또는 추가적인 컴퓨터 서브시스템(들)(도시되지 않음)에 의해 수행될 수도 있다. 예를 들면, 하나의 실시형태에서, 본원에서 설명되는 바와 같이 잠재적 주변성을 자동적으로 식별하는 것 및 잠재적 주변성에 대한 정보를 자동적으로 생성하는 것은, 웨이퍼 상에서 제조되고 있는 디바이스에 대한 설계 데이터를 핸들링하고 프로세싱하도록 맞춤된 구성을 갖는 컴퓨터 서브시스템에 의해 수행될 수도 있다. 하나의 이러한 경우에서, 이러한 컴퓨터 서브시스템은, 본원에서 설명되는 바와 같이 하나 이상의 단계를 수행하도록 구성된 전자 설계 자동화(EDA)의 일부일 수도 있다. 다른 경우에서, 본원에서 설명되는 방법의 단계를 수행하도록 구성되는 하나 이상의 컴퓨터 서브시스템은 EDA 툴을 포함할 수도 있다. 또한, 프로세스 제어를 셋업하는 것은, EDA 툴의 적절히 구성된 컴퓨터 서브시스템 또는 본원에서 설명되는 자동적으로 식별하는 단계 및 자동적으로 생성하는 단계를 수행하는 컴퓨터 서브시스템과는 상이한 설비 내에 위치되는 컴퓨터 서브시스템에 의해 본원에서 설명되는 바와 같이 수행될 수도 있다. 예를 들면, 본원에서 더 설명되는 바와 같이, 단계 중 몇몇은 팹리스 엔티티에 의해 수행될 수도 있고, 단계 중 다른 것은 팹리스 엔티티로부터 정보를 수신한 이후 팹에 의해 수행될 수도 있다. 이 방식에서, 본원에서 설명되는 시스템은, 정보가 다수의 상이한 컴퓨터 서브시스템 사이에서 공유될 수 있도록 (예를 들면, "유선" 또는 "무선'일 수도 있는 전송 매체를 통해) 몇몇 방식으로 커플링되는 다수의 상이한 컴퓨터 서브시스템을 포함할 수도 있다. 컴퓨터 서브시스템(들), 프로세스 제어 툴, 및 시스템은 또한, 본원에서 설명되는 바와 같이 구성될 수도 있다.

도 2는, 본원에서 설명되는 시스템 실시형태에 포함될 수도 있는 프로세스 제어 툴의 하나의 구성을 일반적으로 예시하도록 본원에서 제공된다는 것을 유의한다. 명백하게도, 본원에서 설명되는 프로세스 제어 툴 구성은, 상업적 프로세스 제어 툴을 설계할 때 일반적으로 수행되는 것과 같이 프로세스 제어 툴의 성능을 최적화하도록 변경될 수도 있다. 또한, 본원에서 설명되는 시스템은, KLA-Tencor로부터 상업적으로 입수가능한 29xx/28xx 시리즈의 툴과 같은 현존하는 프로세스 제어 툴을 사용하여(예를 들면, 본원에서 설명되는 기능성을 현존하는 프로세스 제어 툴에 추가하는 것에 의해) 구현될 수도 있다. 몇몇 이러한 시스템에서, 본원에서 설명되는 방법은 시스템의 옵션적인 기능성으로서(예를 들면, 시스템의 다른 기능성에 추가하여) 제공될 수도 있다. 대안적으로, 본원에서 설명되는 시스템은, 완전히 새로운 시스템을 제공하기 위해 "맨 처음부터(from scratch)" 설계될 수도 있다.

본 설명의 관점에서, 기술 분야의 숙련된 자에게는, 본 발명의 다양한 양태의 다른 수정예 및 대안적 실시형태가 명백할 것이다. 예를 들면, 웨이퍼의 인라인 프로세스 제어를 위한 포괄적 설계 지침을 추출하기 위한 방법 및 시스템이 제공된다. 따라서, 이 설명은 단지 예증적인 것으로만 해석되어야 하며, 이 설명은 본 발명을 실행하는 일반적인 방식을 기술 분야의 숙련된 자에게 교시하는 목적을 위한 것이다. 본원에서 도시되고 설명되는 본 발명의 형태는 현 시점에서의 바람직한 실시형태로서 간주되어야 한다는 것이 이해되어야 한다. 엘리먼트 및 재료는 본원에서 예시되고 설명된 것에 대해 대체될 수도 있고, 부품 및 프로세스는 반대로 될 수도 있고, 본 발명의 소정의 피쳐는 독립적으로 활용될 수도 있는데, 이들 모두는, 본 발명의 본 설명의 이익을 가진 이후, 기술 분야의 숙련된 자에게 명백해질 것이다. 하기의 특허청구범위에서 설명되는 바와 같은 본 발명의 취지와 범위를 벗어나지 않으면서, 본원에서 설명되는 엘리먼트에서 변경이 이루어질 수도 있다.

Claims

웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하기 위한 컴퓨터 구현 방법으로서,
웨이퍼 상에 형성될 디바이스에 대한 설계에서 잠재적 주변성(marginality)을 자동적으로 식별하는 단계; 및
상기 잠재적 주변성에 대한 정보를 자동적으로 생성하는 단계를 포함하고,
상기 자동적으로 생성된 정보는 상기 웨이퍼에 대한 프로세스 제어를 셋업하기 위해 사용되고, 상기 자동적으로 식별하는 단계 및 상기 자동적으로 생성하는 단계는 하나 이상의 컴퓨터 시스템에 의해 수행되는 것인 웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하기 위한 컴퓨터 구현 방법.
제1항에 있어서,
상기 자동적으로 생성된 정보는 상기 디바이스 제조의 전체에서 사용하기에 불충분한 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성은 상기 디바이스의 설계자에 의해 제공되는 정보에 기초하여 자동적으로 식별되는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성은, 상기 디바이스 내의 상이한 구역의 전기적, 논리적, 기능적, 및 거동적(behavioral) 속성에 관한 정보에 기초하여 자동적으로 식별되는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성 중 적어도 하나는 시뮬레이션을 통해 발견되는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성 중 적어도 하나는, 상기 디바이스의 테스팅 또는 기능에 대한 설계 엘리먼트(design element)의 임계성(criticality)에 관한 정보를 통해 발견되는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성 중 적어도 하나는, 상기 디바이스의 설계 엘리먼트의 기능적 또는 성능 결함의 사전 지식을 통해 발견되는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성 중 적어도 하나는, 상기 디바이스의 기능에 대한 상기 설계의 엘리먼트의 전기적 관련성에 기초하여 식별되는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성 중 적어도 하나는, 상기 디바이스의 테스트 가능성(testability)을 위해 설계되는 상기 설계의 하나 이상의 엘리먼트에 기초하여 식별되는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성 중 적어도 하나는 상기 설계에서의 블록의 성능에 대한 제약에 기초하여 식별되는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 정보를 자동적으로 생성하는 단계는, 상기 디바이스에 대한 물리적 설계 데이터베이스에 대해 상기 잠재적 주변성에 대응하는 설계 엘리먼트를 조회하는(querying) 단계를 포함하는, 컴퓨터 구현 방법.
제11항에 있어서,
상기 정보를 자동적으로 생성하는 단계는, 상기 조회하는 단계로부터 유래하는 물리적 설계 엘리먼트를 포함하는 설계 데이터 파일을 생성하는 단계를 더 포함하는, 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성에 대한 상기 자동적으로 생성된 정보는, 상기 잠재적 주변성에 대응하는 상기 설계에서의 물리적 설계 엘리먼트의 하나 이상의 물리적 속성을 포함하는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 프로세스 제어의 하나 이상의 파라미터에 기초하여 상기 잠재적 주변성에 대응하는 상기 설계에서의 하나 이상의 물리적 설계 엘리먼트를 수정하는 단계를 더 포함하는, 컴퓨터 구현 방법.
제1항에 있어서,
상기 자동적으로 식별하는 단계 및 상기 자동적으로 생성하는 단계는, 팹리스 엔티티(fabless entity)에 의해 수행되고, 상기 프로세스 제어는, 상기 팹리스 엔티티로부터 상기 정보를 수신한 이후 팹(fab)에 의해 상기 자동적으로 생성된 정보에 기초하여 셋업되는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 프로세스 제어는 상기 디바이스의 제조 동안 수행되는 검사 프로세스를 포함하는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 프로세스 제어는 상기 디바이스의 제조 동안 수행되는 결함 리뷰 프로세스를 포함하는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 프로세스 제어는 상기 디바이스의 제조 동안 수행되는 계측 프로세스를 포함하는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 프로세스 제어는 상기 디바이스의 전기적 테스팅 이후에 수행되는 고장 분석 프로세스를 포함하는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 하나 이상의 컴퓨터 시스템은 전자 설계 자동화 툴을 포함하는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 자동적으로 식별하는 단계에 대해 사용되는 상기 디바이스에 대한 상기 설계는, 상기 설계에 수행되는 설계 규칙 검사 이전에 이용가능한 설계 정보를 포함하는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성 중 적어도 일부는 상기 설계에 수행되는 설계 규칙 검사 이전에 자동적으로 식별되는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 잠재적 주변성 중 적어도 일부는 상기 설계에 대해 수행되는 전자 설계 자동화 프로세스의 상이한 지점에서 자동적으로 식별되고, 상기 자동적으로 생성된 정보는, 상기 전자 설계 자동화 프로세스의 상기 상이한 지점에서 자동적으로 식별되는 상기 잠재적 주변성 중 적어도 두 개에 대한 정보를 포함하는 것인 컴퓨터 구현 방법.
제1항에 있어서,
상기 자동적으로 생성된 정보는, 상이한 타입의 상기 잠재적 주변성을 나타내는 정보를 포함하는 것인 컴퓨터 구현 방법.
제24항에 있어서,
상기 상이한 타입의 상기 잠재적 주변성을 나타내는 상기 정보는 상기 설계의 소유자에 의해 암호화되는 것인 컴퓨터 구현 방법.
제24항에 있어서,
상기 상이한 타입의 상기 잠재적 주변성을 나타내는 상기 정보는 상기 웨이퍼에 대한 상이한 타입의 상기 프로세스 제어를 셋업하기 위해 사용되는 것인 컴퓨터 구현 방법.
웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하기 위한 컴퓨터 구현 방법을 수행하기 위한, 컴퓨터 시스템 상에서 실행가능한 프로그램 명령어들을 저장하는 비일시적 컴퓨터 판독가능 매체로서,
상기 컴퓨터 구현 방법은:
웨이퍼 상에 형성될 디바이스에 대한 설계에서 잠재적 주변성을 자동적으로 식별하는 단계; 및
상기 잠재적 주변성에 대한 정보를 자동적으로 생성하는 단계를 포함하고,
상기 자동적으로 생성된 정보는 상기 웨이퍼에 대한 프로세스 제어를 셋업하기 위해 사용되는 것인 컴퓨터 시스템 상에서 실행가능한 프로그램 명령어들을 저장하는 비일시적 컴퓨터 판독가능 매체.
웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하도록 구성되는 시스템으로서,
디바이스의 적어도 일부가 상부에 형성된 웨이퍼의 물리적 버전의 하나 이상의 특성에 대한 정보를 결정하도록 구성되는 프로세스 제어 툴; 및
상기 디바이스에 대한 설계에서 잠재적 주변성을 자동적으로 식별하도록;
상기 잠재적 주변성에 대한 정보를 자동적으로 생성하도록
구성되는 하나 이상의 컴퓨터 서브시스템
을 포함하고,
상기 자동적으로 생성된 정보는 상기 프로세스 제어 툴에 의해 수행되는 상기 웨이퍼에 대한 프로세스 제어를 셋업하기 위해 사용되는 것인 웨이퍼에 대한 프로세스 제어를 셋업하기 위한 정보를 생성하도록 구성되는 시스템.
제28항에 있어서,
상기 자동적으로 생성된 정보는 상기 디바이스 제조의 전체에서 사용하기에 불충분한 것인 시스템.
제28항에 있어서,
상기 잠재적 주변성은 상기 디바이스의 설계자에 의해 제공되는 정보에 기초하여 자동적으로 식별되는 것인 시스템.
제28항에 있어서,
상기 잠재적 주변성은, 상기 디바이스 내의 상이한 구역의 전기적, 논리적, 기능적, 및 거동적 속성에 관한 정보에 기초하여 자동적으로 식별되는 것인 시스템.
제28항에 있어서,
상기 잠재적 주변성 중 적어도 하나는 시뮬레이션을 통해 발견되는 것인 시스템.
제28항에 있어서,
상기 잠재적 주변성 중 적어도 하나는, 상기 디바이스의 테스팅 또는 기능에 대한 설계 엘리먼트의 임계성에 관한 정보를 통해 발견되는 것인 시스템.
제28항에 있어서,
상기 잠재적 주변성 중 적어도 하나는, 상기 디바이스의 설계 엘리먼트의 기능적 또는 성능 결함의 사전 지식을 통해 발견되는 것인 시스템.
제28항에 있어서,
상기 잠재적 주변성 중 적어도 하나는, 상기 디바이스의 기능에 대한 상기 설계의 엘리먼트의 전기적 관련성에 기초하여 식별되는 것인 시스템.
제28항에 있어서,
상기 잠재적 주변성 중 적어도 하나는, 상기 디바이스의 테스트 가능성을 위해 설계되는 상기 설계의 하나 이상의 엘리먼트에 기초하여 식별되는 것인 시스템.
제28항에 있어서,
상기 잠재적 주변성 중 적어도 하나는 상기 설계에서의 블록의 성능에의 제약에 기초하여 식별되는 것인 시스템.
제28항에 있어서,
상기 정보를 자동적으로 생성하는 것은, 상기 디바이스에 대한 물리적 설계 데이터베이스에 대해 상기 잠재적 주변성에 대응하는 설계 엘리먼트를 조회하는 것을 포함하는 것인 시스템.
제38항에 있어서,
상기 정보를 자동적으로 생성하는 것은, 상기 조회로부터 유래하는 물리적 설계 엘리먼트를 포함하는 설계 데이터 파일을 생성하는 것을 더 포함하는, 시스템.
제28항에 있어서,
상기 잠재적 주변성에 대한 상기 자동적으로 생성된 정보는, 상기 잠재적 주변성에 대응하는 상기 설계에서의 물리적 설계 엘리먼트의 하나 이상의 물리적 속성을 포함하는 것인 시스템.
제28항에 있어서,
상기 프로세스 제어의 하나 이상의 파라미터에 기초하여 상기 잠재적 주변성에 대응하는 상기 설계에서의 하나 이상의 물리적 설계 엘리먼트를 수정하는 것을 더 포함하는, 시스템.
제28항에 있어서,
상기 자동적으로 식별하는 것 및 상기 자동적으로 생성하는 것은 팹리스 엔티티에 의해 수행되고, 상기 프로세스 제어는, 상기 팹리스 엔티티로부터 상기 정보를 수신한 이후, 팹에 의해 상기 자동적으로 생성된 정보에 기초하여 셋업되는 것인 시스템.
제28항에 있어서,
상기 프로세스 제어는 상기 디바이스의 제조 동안 수행되는 검사 프로세스를 포함하는 것인 시스템.
제28항에 있어서,
상기 프로세스 제어는 상기 디바이스의 제조 동안 수행되는 결함 리뷰 프로세스를 포함하는 것인 시스템.
제28항에 있어서,
상기 프로세스 제어는 상기 디바이스의 제조 동안 수행되는 계측 프로세스를 포함하는 것인 시스템.
제28항에 있어서,
상기 프로세스 제어는 상기 디바이스의 전기적 테스팅 이후에 수행되는 고장 분석 프로세스를 포함하는 것인 시스템.
제28항에 있어서,
상기 하나 이상의 컴퓨터 시스템은 전자 설계 자동화 툴을 포함하는 것인 시스템.
제28항에 있어서,
상기 자동적으로 식별하는 것에 대해 사용되는 상기 디바이스에 대한 상기 설계는, 상기 설계에 수행되는 설계 규칙 검사 이전에 이용가능한 설계 정보를 포함하는 것인 시스템.
제28항에 있어서,
상기 잠재적 주변성 중 적어도 일부는 상기 설계에 수행되는 설계 규칙 검사 이전에 자동적으로 식별되는 것인 시스템.
제28항에 있어서,
상기 잠재적 주변성 중 적어도 일부는 상기 설계에 대해 수행되는 전자 설계 자동화 프로세스의 상이한 지점에서 자동적으로 식별되고, 상기 자동적으로 생성된 정보는, 상기 전자 설계 자동화 프로세스의 상기 상이한 지점에서 자동적으로 식별되는 상기 잠재적 주변성 중 적어도 두 개에 대한 정보를 포함하는 것인 시스템.
제28항에 있어서,
상기 자동적으로 생성된 정보는, 상이한 타입의 상기 잠재적 주변성을 나타내는 정보를 포함하는 것인 시스템.
제51항에 있어서,
상기 상이한 타입의 상기 잠재적 주변성을 나타내는 상기 정보는 상기 설계의 소유자에 의해 암호화되는 것인 시스템.
제51항에 있어서,
상기 상이한 타입의 상기 잠재적 주변성을 나타내는 상기 정보는 상기 웨이퍼에 대한 상이한 타입의 상기 프로세스 제어를 셋업하기 위해 사용되는 것인 시스템.