KR20160070446A - Display device and method for driving the same - Google Patents
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Abstract
Description
본 발명은 표시 장치에 관한 것으로, 특히 라인 별로 LRR(Low Refresh Rate) 구동이 가능한 표시 장치 및 그의 구동방법에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device capable of driving LRR (Low Refresh Rate) line by line and a driving method thereof.
통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열된 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 구비한다.A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, a liquid crystal display device includes a liquid crystal panel in which pixel regions are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel.
도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도이다.BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a configuration circuit diagram showing a driving device of a general liquid crystal display device. FIG.
일반적으로, 액정 표시장치는, 도 1에 도시한 바와 같이, 영상을 표시하는 액정패널(2)과, 상기 액정패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(6)와, 상기 액정패널(2)의 데이터 라인들(DL1 내지 DLm)을 구동하는 데이터 드라이버(4)와, 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(4)에 공급함과 아울러, 게이트 및 데이터 제어신호(GCS,DCS)를 생성하여 상기 게이트 및 데이터 드라이버(6,4)를 각각 제어하는 타이밍 컨트롤러(8)를 구비한다.1, a liquid crystal display device generally includes a
액정패널(2)은 복수의 게이트 라인(GL1 내지 GLn)과 복수의 데이터 라인들(DL1 내지 DLm)에 의해 정의되는 각 화소 영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor) 및 상기 박막트랜지스터와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 상기 박막트랜지스터와 접속된 화소전극, 화소전극과 액정을 사이에 두고 배치된 공통전극으로 구성된다. 상기 박막트랜지스터는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔 펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소 전극에 공급한다.The
상기 액정 커패시터(Clc)는 화소 전극에 공급된 영상신호와 공통전극에 인가되는 공통전압(SVcom)과의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 이때, 스토리지 커패시터(Cst)는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성될 수 있으며, 박막트랜지스터의 소스 전극과 게이트 라인(GL) 간에는 기생 커패시터(Cgs)가 더 형성되기도 한다.The liquid crystal capacitor Clc charges the difference voltage between the video signal supplied to the pixel electrode and the common voltage SVcom applied to the common electrode and adjusts the light transmittance by varying the arrangement of the liquid crystal molecules according to the difference voltage Thereby implementing the gradation. At this time, the storage capacitor Cst may be formed by overlapping the pixel electrode with the storage line sandwiched by the insulating film, and a parasitic capacitor Cgs may be further formed between the source electrode of the thin film transistor and the gate line GL.
상기 데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS), 예를 들어, 소스 스타트 신호(SSP; Source Start Pulse), 소스 쉬프트 클럭(SSC; Source Shift Clock), 소스 출력 인에이블(SOE; Source Output Enable) 신호 및 인버젼 신호(Pol Signal) 등을 이용하여 타이밍 컨트롤러(8)로부터 정렬된 데이터(Data)를 아날로그 전압 즉, 영상신호로 변환한다. 구체적으로, 데이터 드라이버(4)는 SSC에 따라 타이밍 컨트롤러(8)를 통해 정렬된 데이터(Data)를 래치한 후, SOE 신호에 응답하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인 분의 영상신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다.The
상기 게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 게이트 제어신호(GCS)에 따라 각 게이트 라인들(GL1 내지 GLn)을 순차 구동하게 된다. 구체적으로, 게이트 드라이버(4)는 게이트 제어신호(GCS)인 게이트 스타트 신호(GSP; Gate Start Pulse), 게이트 쉬프트 클럭(GSC; Gate Shift Clock), 게이트 출력 인에이블(GOE; Gate Output Enable) 신호 등을 이용하여 각 게이트 라인(GL1 내지 GLn)에 게이트 하이 전압(VGH) 레벨의 스캔 펄스가 순차적으로 공급되도록 구동한다. 그리고 스캔 펄스가 공급되지 않는 나머지 기간에는 게이트 로우 전압 공급되도록 한다.The
상기 타이밍 컨트롤러(8)는 외부로부터의 영상 데이터(RGB) 및 복수의 동기신호들(DCLK,Hsync,Vsync,DE)에 따라 데이터 드라이버(4)와 게이트 드라이버(6)를 각각 제어한다. 구체적으로, 타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 액정패널(2)의 구동에 알맞도록 정렬하여 데이터 드라이버(4)에 공급한다. 그리고 외부로부터 입력되는 동기신호 즉, 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 및 수직 동기신호(Hsync,Vsync) 중 적어도 하나를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하고, 이를 게이트 드라이버(6)와 데이터 드라이버(4)에 각각 공급한다.The
이와 같은 액정표시장치는 표시하고자 하는 영상에 따라 구동 주파수를 달리하여 구동하고, 상기 구동 주파수에 따라 1초에 전체 화면을 리프레쉬(refresh)하게 되는 횟 수가 가변된다.In such a liquid crystal display device, the driving frequency is varied according to the image to be displayed, and the number of times that the entire screen is refreshed in one second is varied according to the driving frequency.
즉, 전체 화면이 동영상 또는 부분 동영상을 표시할 때는 60Hz 프레임 주파수로 구동하고, 전체 화면이 정지 영상을 표시할 때는 1Hz의 프레임 주파수로 구동한다.That is, when the full screen displays a moving picture or a partial moving picture, it operates at a frame frequency of 60 Hz. When the entire screen displays a still picture, it operates at a frame frequency of 1 Hz.
60Hz 프레임 주파수로 구동한다고 하는 것은 1초에 60번씩 각 서브 픽셀의 액정 커패시터(Clc)를 충전한 경우이고, 1Hz의 프레임 주파수로 구동하는 것은 1초에 한번 각 서브 픽셀의 액정 커패시터(Clc)를 충전한 경우이다.Driving at a frame frequency of 60 Hz means that the liquid crystal capacitor Clc of each sub pixel is charged 60 times per second. Driving at a frame frequency of 1 Hz is performed once per second to the liquid crystal capacitor Clc of each sub pixel It is a case of charging.
도 2(a)는 전체 화면을 60Hz 프레임 주파수로 구동할 때 게이트 스타트 펄스(Vst) 및 스캔 펄스(Vg_out1....Vg_outn)를 나타낸 경우이고, 도 2(b)는 전체 화면을 1Hz 프레임 주파수로 구동할 때 게이트 스타트 펄스(Vst) 및 스캔 펄스(Vg_out1....Vg_outn)를 나타낸 경우이다.2 (a) shows a case where a gate start pulse Vst and a scan pulse Vg_out1... Vg_outn are shown when a full screen is driven at a frame frequency of 60 Hz. FIG. 2 (b) The gate-start pulse Vst and the scan pulse Vg_out1 .... Vg_outn are shown.
1Hz 주파수로 구동 시는, 60Hz 주파수로 구동 시와 동일한 1H 타이밍으로 모든 게이트의 스캔 펄스를 출력한 후, 1 프레임의 나머지 시간 동안 구동하지 않고 홀딩(holding)한다. 따라서, 60Hz 주파수 구동 시보다 1Hz 주파수로 구동 시 소비 전력이 작다.When driving at a frequency of 1 Hz, scan pulses of all gates are output at the same 1H timing as when driven at a frequency of 60 Hz, and then held without being driven for the remaining time of one frame. Therefore, the power consumption is small when driving at a frequency of 1 Hz as compared with driving at a frequency of 60 Hz.
그러나, 이와 같은 종래의 표시 장치의 구동 방법에 있어서는 다음과 같은 문제점이 있었다.However, such a conventional method of driving a display device has the following problems.
즉, 표시 장치의 전체 영역을 동일한 주파수로 구동하기 때문에, 실제로 화면 전체가 변화가 없는 정지 영상을 경우에만 저 주파수(1Hz) 구동이 가능하고, 적은 영역이라도 화면 변화가 이루어지는 경우에는 저 주파수(1Hz) 구동이 불가능하고, 고 주파수(60Hz)로 구동해야 한다. 따라서, 전체 화면에서 정지 영상이 차지하는 영역이 동 영상이 차지하는 영역보다 넓더라고 고 주파수 구동이 이루어지므로 불필요한 전력이 소비되는 문제점이 있었다.In other words, since the entire area of the display device is driven at the same frequency, low frequency (1 Hz) drive is possible only in the case of a still image in which the entire screen remains unchanged. ) Can not be driven, and must be driven at a high frequency (60 Hz). Therefore, unnecessary power is consumed because high frequency driving is performed such that the area occupied by the still image in the entire screen is wider than the area occupied by the moving image.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 표시 패널을 라인별로 구동 주파수를 달리하여 구동할 수 있는 표시장치 및 그의 구동 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a display apparatus and a driving method thereof that can drive a display panel with different driving frequencies on a line-by-line basis.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 복수의 게이트 라인과 상기 각 게이트 라인과 교차되도록 배치되는 복수의 데이터 라인들을 구비한 표시 패널; 쉬프트 레지스터를 구비하여 상기 복수개의 게이트 라인들을 순차적으로 구동하는 게이트 드라이버; 그리고, 상기 게이트 드라이버에 복수개의 캐리용 클럭펄스 및 복수개의 스캔용 클럭펄스를 공급하되, 동 영상 화면에 부분적으로 정지 영상이 존재할 경우, 상기 동 영상에 해당되는 게이트 라인들의 구동시에는 상기 복수개의 캐리용 클럭펄스 및 복수개의 스캔용 클럭펄스를 동 영상을 구동하는 주파수로 공급하고, 상기 정지 영상에 해당되는 게이트 라인들의 구동시에는 상기 복수개의 캐리용 클럭펄스를 동 영상을 구동하는 주파수로 공급하고 상기 복수개의 스캔용 클럭펄스를 상기 동 영상을 구동하는 주파수보다 낮은 주파수로 공급하는 타이밍 콘트롤러를 구비함에 그 특징이 있다.According to an aspect of the present invention, there is provided a display device including: a display panel having a plurality of gate lines and a plurality of data lines arranged to intersect with the gate lines; A gate driver having a shift register to sequentially drive the plurality of gate lines; When a plurality of carry clock pulses and a plurality of scan clock pulses are supplied to the gate driver and a still image is partially present on the moving picture screen, And supplies a clock pulse for a carry and a plurality of scan clock pulses at a frequency for driving the motion picture, and for driving the gate lines corresponding to the still picture, supplies the carry clock pulses for a plurality of times to a frequency for driving the motion picture And a timing controller for supplying the plurality of scanning clock pulses at a frequency lower than a frequency for driving the moving image.
여기서, 상기 쉬프트 레지스터는 복수개의 스테이지를 구비하고, 상기 각 스테이지는 전단 스테이지로부터 출력된 캐리 펄스 또는 스타트 펄스 및 다음단 스테이지로부터 출력된 캐리 펄스에 따라 상기 복수개의 캐리용 클럭펄스들중 어느 하나의 캐리용 클럭펄스를 수신하여 캐리 펄스를 출력하는 캐리 펄스 출력부와, 상기 전단 스테이지로부터 출력된 캐리 펄스 또는 스타트 펄스 및 다음단 스테이지로부터 출력된 캐리 펄스에 따라 상기 복수개의 스캔용 클럭펄스들중 어느 하나의 캐리용 클럭펄스를 수신하여 해당 게이트 라인에 스캔펄스를 출력하는 스캔 펄스 출력부를 별도로 구비함을 특징으로 한다.Here, the shift register includes a plurality of stages, and each of the stages includes a carry pulse or a start pulse output from the previous stage and a carry pulse output from the next stage, A carry pulse output section for receiving a clock pulse for carry and outputting a carry pulse, and a carry pulse output section for outputting a carry pulse or a start pulse output from the previous stage and a carry pulse output from the next stage, And a scan pulse output unit for receiving one carry clock pulse and outputting a scan pulse to the corresponding gate line.
상기 쉬프트 레지스터는 복수개의 스테이지를 구비하고, 상기 각 스테이지는 전단 스테이지로부터 출력된 캐리 펄스 또는 스타트 펄스 및 다음단 스테이지로부터 출력된 캐리 펄스에 따라 Q노드 및 QB 노드를 제어하는 노드 제어부와, 상기 복수개의 캐리용 클럭펄스들중 어느 하나의 캐리용 클럭펄스를 수신하여 상기 노드 제어부의 Q노드 및 QB 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부와, 상기 복수개의 스캔용 클럭펄스들중 어느 하나의 캐리용 클럭펄스를 수신하여 상기 노드 제어부의 Q노드 및 QB 노드의 전압에 따라 해당 게이트 라인에 스캔펄스를 출력하는 스캔 펄스 출력부를 구비함을 특징으로 한다.Wherein the shift register includes a plurality of stages, each of the stages including a node controller for controlling a Q node and a QB node according to a carry pulse or a start pulse output from the front stage and a carry pulse output from the next stage, A carry pulse output unit for receiving a carry clock pulse of one of the carry clock pulses and outputting a carry pulse according to a voltage of a Q node and a QB node of the node controller; And a scan pulse output unit receiving a clock pulse for one of the carry signals and outputting a scan pulse to the corresponding gate line according to the voltages of the Q and QB nodes of the node control unit.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 구동방법은, 복수개의 게이트 라인들을 순차적으로 구동하기 위해 게이트 드라이버에 내장되는 쉬프트 레지스터를 구비하고, 상기 쉬프트 레지스터는 복수개의 스테이지를 구비하고, 상기 각 스테이지는 전단 스테이지로부터 출력된 캐리 펄스 또는 스타트 펄스 및 다음단 스테이지로부터 출력된 캐리 펄스에 따라 복수개의 캐리용 클럭펄스들중 어느 하나의 캐리용 클럭펄스를 수신하여 캐리 펄스를 출력하는 캐리 펄스 출력부와 상기 전단 스테이지로부터 출력된 캐리 펄스 또는 스타트 펄스 및 다음단 스테이지로부터 출력된 캐리 펄스에 따라 복수개의 스캔용 클럭펄스들중 어느 하나의 캐리용 클럭펄스를 수신하여 해당 게이트 라인에 스캔펄스를 출력하는 스캔 펄스 출력부를 구비한 표시 장치의 구동 방법에 있어서, 동 영상 화면에 부분적으로 정지 영상이 존재할 경우, 상기 동 영상에 해당되는 게이트 라인들의 구동시에는 상기 복수개의 캐리용 클럭펄스 및 복수개의 스캔용 클럭펄스를 동 영상을 구동하는 주파수로 공급하고, 상기 정지 영상에 해당되는 게이트 라인들의 구동시에는 상기 복수개의 캐리용 클럭펄스를 동 영상을 구동하는 주파수로 공급하고 상기 복수개의 스캔용 클럭펄스를 상기 동 영상을 구동하는 주파수보다 낮은 주파수로 공급함에 그 특징이 있다.According to another aspect of the present invention, there is provided a method of driving a display device including a shift register embedded in a gate driver for sequentially driving a plurality of gate lines, the shift register including a plurality of stages, Each of the stages receives a carry pulse for one of a plurality of carry clock pulses according to a carry pulse or a start pulse output from the previous stage and a carry pulse output from the next stage, And a carry pulse output from the previous stage and a carry pulse output from the next stage, and receives a carry clock pulse for one of the plurality of scan clock pulses and supplies the carry pulse to the corresponding gate line A scan pulse output section for outputting a scan pulse A plurality of scan clock pulses for driving and a plurality of scan clock pulses for scan are driven in synchronism with the driving of the gate lines corresponding to the moving image, And supplying the plurality of carry clock pulses to a frequency for driving the moving image, and supplying the plurality of scanning clock pulses to the driving unit for driving the moving image, It is characterized in that it is supplied at a frequency lower than the driving frequency.
상기와 같은 특징을 갖는 본 발명에 따른 표시 장치 및 그의 구동 방법에 있어서는 다음가 같은 효과가 있다.The display device and the driving method thereof according to the present invention having the above features have the following effects.
본 발명에 따르면, 동 영상 구동 시 부분적으로 정지 영상이 존재할 때, 상기 정지 영상에 해당되는 게이트 라인들을 저 주파수(1Hz)로 구동할 수 있으므로 소비전력을 감소시킬 수 있으며, 화면 전체가 동 영상이 아닌 모든 영상 구동에 있어서 소비전력을 감소시킬 수 있다.According to the present invention, since the gate lines corresponding to the still image can be driven at a low frequency (1 Hz) when there is a still image partially in driving the moving image, power consumption can be reduced, It is possible to reduce power consumption in all non-video driving.
도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도
도 2(a) 및 2(b)는 종래의 액정 표시장치의 구동 모드에 따른 게이트 스타트 펄스 및 스캔 펄스 타이밍도
도 3은 본 발명의 실시예에 따른 표시 장치의 구동 회로도
도 4는 도 3의 쉬프트 레지스터로 입력되는 각종 신호 및 출력 신호의타이밍도
도 5는 도 3에 도시된 쉬프트 레지스터(SR)에 대한 상세 구성도
도 6은 본 발명의 제 1 실시예에 따른 어느 하나의 스테이지의 구성도
도 7은 본 발명의 제 2 실시예에 따른 어느 하나의 스테이지의 구성도
도 8은 본 발명에 따른 표시 장치의 구동 방법을 설명하기 위한 표시 영상의 구성도
도 9는 도 8에 따른 각종 신호 및 출력 신호의타이밍도로서, 정지 영상에 해당되는 게이트 라인들을 구동하기 위한 각종 신호 및 출력 신호의 타이밍도1 is a circuit diagram showing a driving apparatus of a general liquid crystal display device.
2 (a) and 2 (b) show gate-start pulses and scan pulse timing diagrams according to the drive mode of the conventional liquid crystal display device
3 is a circuit diagram of a driving circuit of a display device according to an embodiment of the present invention.
4 is a timing chart of various signals and output signals input to the shift register of FIG.
5 is a detailed configuration diagram of the shift register SR shown in FIG. 3. FIG.
6 is a diagram showing the configuration of any one stage according to the first embodiment of the present invention
7 is a diagram showing the configuration of any one stage according to the second embodiment of the present invention
8 is a block diagram of a display image for explaining a driving method of the display device according to the present invention
FIG. 9 is a timing diagram of various signals and output signals according to FIG. 8, showing various signals for driving gate lines corresponding to still images and timing diagrams of output signals
상기와 같은 특징을 갖는 본 발명에 따른 표시 장치 및 그의 구동 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a display device and a driving method thereof according to the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 표시 장치의 구동 회로를 나타낸 도면이고, 도 4는 도 3의 쉬프트 레지스터로 입력되는 각종 신호 및 출력 신호의타이밍도를 나타낸 도면이다.FIG. 3 is a diagram showing a driving circuit of a display device according to an embodiment of the present invention, and FIG. 4 is a timing chart of various signals and output signals input to the shift register of FIG.
본 발명의 실시예에 따른 게이트 드라이버의 쉬프트 레지스터는, 도 3에 도시된 바와 같이, 타이밍 컨트롤러(TC)로부터 i개의 캐리용 클럭펄스(C-CLK_#)들과 j개의 스캔용 클럭펄스(S-CLK_#)들을 제공받는다. 구체적으로, 타이밍 컨트롤러(TC)는 i개(i는 1보다 큰 자연수)의 캐리용 클럭펄스(C-CLK_#)들을 순차적으로 출력함과 아울러, j개(j는 1보다 큰 자연수)의 스캔용 클럭펄스(S-CLK_#)들을 순차적으로 출력하고, 이들을 쉬프트 레지스터(SR)로 공급한다. 다시 말하여, 이 타이밍 컨트롤러(TC)는 i상(phase)의 캐리용 클럭펄스들 및 j상의 스캔용 클럭펄스들을 출력한다. 하나의 예로서, 도 4에서는 서로 다른 위상차를 갖는 6상의 캐리용 클럭펄스들(C-CLK_1 내지 C-CLK_6)과, 그리고 서로 다른 위상차를 갖는 6상의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)를 출력한다.The shift register of the gate driver according to the embodiment of the present invention includes i shift clock pulses C-CLK_ # from the timing controller TC and j scan clock pulses S -CLK_ #). Specifically, the timing controller TC sequentially outputs the carry clock pulses C-CLK_ # of i (i is a natural number greater than 1), and j (j is a natural number greater than 1) Clock pulses S-CLK_ #, and supplies them to the shift register SR. In other words, the timing controller TC outputs the clock pulses for the i-th phase and the clock pulses for the j-th scan. As an example, in FIG. 4, six-phase carry clock pulses (C-CLK_1 to C-CLK_6) having different phase differences and six-phase scan clock pulses (S-CLK_1 to S -CLK_6).
도 4에 도시된 바와 같이, i개의 캐리용 클럭펄스들끼리는 이들의 펄스폭이 서로 중첩하지 않으며, 또한 j개의 스캔용 클럭펄스들끼리는 이들의 펄스폭이 서로 중첩하지 않는다. 그러나, 다른 실시예로서, 인접한 기간에 출력되는 캐리용 클럭펄스들간의 펄스폭이 서로 중첩되도록 그 i개의 캐리용 클럭펄스들이 출력 타이밍이 조절될 수도 있으며, 마찬가지로 인접한 기간에 출력되는 스캔용 클럭펄스들간의 펄스폭이 서로 중첩되도록 그 i개의 캐리용 클럭펄스들이 출력 타이밍이 조절될 수도 있다.As shown in FIG. 4, the pulse widths of the i carry clock pulses do not overlap with each other, and the pulse widths of the j scan clock pulses do not overlap each other. However, as another embodiment, the output timings of the i carry clock pulses may be adjusted so that the pulse widths between the carry clock pulses output in the adjacent period overlap each other, and the output clock pulses The output timings of the i carry clock pulses may be adjusted so that the pulse widths between the carry clocks overlap each other.
쉬프트 레지스터(SR)는, 타이밍 컨트롤러(TC)로부터 제공된 i개의 캐리용 클럭펄스들 및 j개의 스캔용 클럭펄스들을 근거로 다수의 출력들을 순차적으로 발생시키는 바, 이를 위해 이 쉬프트 레지스터(SR)는 그러한 다수의 출력들을 순차적으로 발생시키는 다수의 스테이지들을 포함한다. 각 스테이지로부터 발생된 출력은, 서로 대응되는 한 쌍의 캐리펄스와 스캔펄스로 구성된다. 한 쌍의 캐리펄스와 스캔펄스에서, 그 캐리펄스는 후단 스테이지 및 전단 스테이지들 중 적어도 하나로 공급되는 반면, 그 스캔펄스는 어느 하나의 게이트 라인으로 공급된다.The shift register SR sequentially generates a plurality of outputs on the basis of i clock pulses for carry and j clock pulses for scanning provided from the timing controller TC, And a plurality of stages for sequentially generating such a plurality of outputs. The output generated from each stage is composed of a pair of carry pulses and scan pulses that correspond to each other. In a pair of carry pulses and scan pulses, the carry pulse is supplied to at least one of the subsequent stage and the preceding stages, while the scan pulse is supplied to one of the gate lines.
이 때, 상기 타이밍 콘트롤러(TC)는 표시되는 영상 중 정지 영상에 해당되는 부분의 게이트 라인들과 동 영상에 해당되는 게이트 라인들에 다른 구동 주파수의 스캔 펄스가 출력되도록 스캔용 클럭펄스를 제어한다.At this time, the timing controller TC controls a scan clock pulse so that a scan pulse of a different driving frequency is outputted to the gate lines corresponding to the still image and the gate lines corresponding to the still image among the displayed images .
예를들면, 상기 타이밍 콘트롤러(TC)는 표시되는 영상 중 동 영상에 해당되는 부분의 게이트 라인들에 스캔펄스를 출력하는 스테이지들에는, 도 4에 도시한 바와 같이, 복수개의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)를 출력한다.For example, in the timing controller TC, as shown in FIG. 4, a plurality of scan clock pulses (hereinafter referred to as " scan pulse pulses ") are applied to stages for outputting scan pulses to gate lines, (S-CLK_1 to S-CLK_6).
그러나, 상기 타이밍 콘트롤러(TC)는 표시되는 영상 중 정지 영상에 해당되는 부분의 게이트 라인들에 스캔펄스를 출력하는 스테이지들에는 복수개의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)를 출력하지 않는다.However, the timing controller TC outputs a plurality of scan clock pulses S-CLK_1 to S-CLK_6 to the stages for outputting scan pulses to the gate lines corresponding to the still image among the displayed images I never do that.
보다 더 구체적인 방법은 후술한다.A more specific method will be described later.
도 5는 도 3에 도시된 쉬프트 레지스터(SR)에 대한 상세 구성도이다.5 is a detailed configuration diagram of the shift register SR shown in FIG.
본 발명에 따른 쉬프트 레지스터(SR)는, 도 5에 도시된 바와 같이, 다수의 스테이지들(ST_n-2 내지 ST_n+2)을 포함한다. 여기서, 각 스테이지는 총 6개의 단자들(I, II, III, IV, V, VI)을 포함한다.The shift register SR according to the present invention includes a plurality of stages ST_n-2 to
각 스테이지의 4번 단자(IV)로는 상기 복수개의 캐리용 클럭펄스들(C-CLK_1 내지 C-CLK_6)중 어느 하나의 캐리용 클럭펄스가 인가되며, 1번 단자(I)로는 전단 스테이지로부터 출력된 캐리 펄스(또는 스타트 펄스(Vst))가 인가되며, 2번 단자(II; 이하, 캐리펄스 출력단자(COT))를 통해 하나의 캐리펄스(CRPn-2 내지 CRPn+2중 하나)를 출력한다.The carry clock pulse of any one of the plurality of carry clock pulses C-CLK_1 to C-CLK_6 is applied to the fourth terminal IV of each stage, (Or one of the carry pulses CRPn-2 to CRPn + 2) through the second terminal II (hereinafter referred to as carry pulse output terminal COT) to which the carry pulse (or the start pulse Vst) do.
또한, 각 스테이지의 5번 단자(V)로는 상기 복수개의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)중 어느 하나의 스캔용 클럭펄스가 인가되며, 6번 단자로는 다음단 스테이지로부터 출력된 캐리 펄스가 인가되며, 3번 단자(III, 이하, 스캔펄스 출력단자(SOT)를 통해 하나의 스캔 펄스(스캔펄스(SCPn-2 내지 SCPn+2 중 하나)를 출력한다.In addition, any one of scan clock pulses (S-CLK_1 to S-CLK_6) for the plurality of scan clock pulses is applied to the fifth terminal (V) of each stage, and the sixth terminal The output carry pulse is applied and one scan pulse (one of the scan pulses SCPn-2 to SCPn + 2) is output through the third terminal III (hereinafter, referred to as a scan pulse output terminal SOT).
따라서, 각 스테이지의 2번 및 3번 단자에서는 각각, 상술된 바와 같은 캐리펄스 및 스캔펄스가 독립적으로 출력된다.Therefore, the carry pulse and the scan pulse as described above are independently output at the second and third terminals of each stage.
전술된 도 4에 도시된 바와 같이 6상의 캐리용 클럭펄스들(C-CLK_1 내지 C-CLK_6) 및 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)이 쉬프트 레지스터로 제공된다면, 예를 들어, n-2번째 내지 n+2번째 스테이지들(ST_n-2 내지 ST_n+2)을 포함한 전체 스테이지들 중 6k+1번째(k는 0을 포함한 자연수) 스테이지들은 제 1 캐리용 클럭펄스(C-CLK_1) 및 제 1 스캔용 클럭펄스(S-CLK_1)를, 6k+2번째 스테이지들은 제 2 캐리용 클럭펄스(C-CLK_2) 및 제 2 스캔용 클럭펄스(S-CLK_2)를, 6k+3번째 스테이지들은 제 3 캐리용 클럭펄스(C-CLK_3) 및 제 3 스캔용 클럭펄스(S-CLK_3)를, 6k+4번째 스테이지들은 제 4 캐리용 클럭펄스(C-CLK_4) 및 제 4 스캔용 클럭펄스(S-CLK_4)를, 6k+5번째 스테이지들은 제 5 캐리용 클럭펄스(C-CLK_5) 및 제 5 스캔용 클럭펄스(S-CLK_5)를, 그리고 6k+6번째 스테이지들은 제 6 캐리용 클럭펄스(C-CLK_6) 및 제 6 스캔용 클럭펄스(S-CLK_6)를 공급받을 수 있다.If the carry clock pulses C-CLK_1 to C-CLK_6 for six phases and the clock pulses S-CLK_1 to S-CLK_6 for scan are provided to the shift register as shown in FIG. 4, , and the 6k + 1th (k is a natural number including 0) stages among the stages including the (n-2) th to (n + 2) th stages ST_n-2 to ST_n + The second scan clock pulse (C-CLK_2) and the second scan clock pulse (S-CLK_2), and the 6k + 2 & 4th stages are connected to the fourth carry clock pulse (C-CLK_4) and the fourth carry (C-CLK_4) for the fourth scan, and the third scan clock pulse (6K + 5) -th stages carry the fifth carry clock pulse (C-CLK_5) and the fifth scan clock pulse (S-CLK_5), and the 6k + 6th stages carry the sixth carry Clock pulse (C-CLK_6) And a sixth scan clock pulse (S-CLK_6).
각 스테이지는 캐리펄스를 이용하여 자신의 후단에 위치한 스테이지 및 전단에 위치한 스테이지의 동작을 제어한다. 아울러, 각 스테이지는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 한편, 도시되지 않았지만, 마지막에 위치한 최종 스테이지의 후단에는 이 최종 스테이지로 캐리펄스를 공급하는 더미 스테이지가 더 구비될 수 있다. 쉬프트 레지스터(SR)의 구성에 따라, 이 더미 스테이지는 한 개가 아닌 다수가 될 수 있다. 이 더미 스테이지는 게이트 라인에 연결되지 않으므로, 스캔펄스를 출력하지 않는다.Each stage controls the operation of the stage located at the rear end of the stage and the stage located at the front end using a carry pulse. In addition, each stage drives a gate line connected to itself using a scan pulse. On the other hand, although not shown, a dummy stage for supplying a carry pulse to the final stage may further be provided at a rear stage of the last stage positioned at the end. Depending on the configuration of the shift register SR, this dummy stage may be plural instead of one. Since this dummy stage is not connected to the gate line, the scan pulse is not output.
이러한 쉬프트 레지스터(SR)는 표시패널에 내장될 수 있다. 즉, 표시패널은 화상을 표시하기 위한 표시부와 이 표시부를 둘러싸는 비표시부를 갖는데, 쉬프트 레지스터(SR)는 비표시부에 내장될 수 있다 (GIP).Such a shift register SR may be embedded in the display panel. That is, the display panel has a display portion for displaying an image and a non-display portion surrounding the display portion, and the shift register SR can be embedded in the non-display portion (GIP).
도 6은 본 발명의 제 1 실시예에 따른 어느 하나의 스테이지의 구성을 나타낸 도면이다.6 is a diagram showing the configuration of any one stage according to the first embodiment of the present invention.
각 스테이지는, 도 6에 도시한 바와 같이, 캐리 펄스 출력부(10)와 스캔 펄스 출력부(20)를 별도로 구비한다.As shown in Fig. 6, each stage has a carry
상기 각 스테이지(n번째 스테이지)의 캐리 펄스 출력부(10)는 전단 스테이지로부터 출력된 캐리 펄스(CRP_n-1) 또는 스타트 펄스(Vst)) 및 다음단 스테이지로부터 출력된 캐리 펄스(CRP_n+1)에 따라 Q노드 및 QB 노드를 제어하는 노드 제어부(11)와, 상기 복수개의 캐리용 클럭펄스들(C-CLK_1 내지 C-CLK_6)중 어느 하나의 캐리용 클럭펄스(C-CLK_#)를 수신하여 상기 노드 제어부(11)의 Q노드 및 QB 노드의 전압에 따라 캐리 펄스(CRP_n)를 출력하는 캐리펄스 출력부(12)를 구비한다.The carry
또한, 상기 각 스테이지(n번째 스테이지)의 스캔 펄스 출력부(20)는 전단 스테이지로부터 출력된 캐리 펄스(CRP_n-1) 또는 스타트 펄스(Vst)) 및 다음단 스테이지로부터 출력된 캐리 펄스(CRP_n+1)에 따라 Q노드 및 QB 노드를 제어하는 노드 제어부(21)와, 상기 복수개의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)중 어느 하나의 캐리용 클럭펄스(S-CLK_#)를 수신하여 상기 노드 제어부(21)의 Q노드 및 QB 노드의 전압에 따라 스캔펄스(SCP_n)를 출력하는 스캔 펄스 출력부(22)를 구비한다.The scan
상기 도 6에서는 상기 캐리 펄스 출력부(10)와 스캔 펄스 출력부(20)가 각각 노드 제어부(11, 21)를 별도로 구비하고 있지만, 이를 공통으로 할 수 있다.In FIG. 6, the carry
도 7은 본 발명의 제 2 실시예에 따른 어느 하나의 스테이지의 구성을 나타낸 도면이다.7 is a diagram showing the configuration of any one stage according to the second embodiment of the present invention.
즉, 본 발명의 제 2 실시예에 따른 어느 하나의 스테이지(n번째 스테이지)는, 도 7에 도시한 바와 같이, 전단 스테이지로부터 출력된 캐리 펄스(CRP_n-1) 또는 스타트 펄스(Vst)) 및 다음단 스테이지로부터 출력된 캐리 펄스(CRP_n+1)에 따라 Q노드 및 QB 노드를 제어하는 노드 제어부(11)와, 상기 복수개의 캐리용 클럭펄스들(C-CLK_1 내지 C-CLK_6)중 어느 하나의 캐리용 클럭펄스(C-CLK_#)를 수신하여 상기 노드 제어부(11)의 Q노드 및 QB 노드의 전압에 따라 캐리 펄스(CRP_n)를 출력하는 캐리펄스 출력부(12)와, 상기 복수개의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)중 어느 하나의 캐리용 클럭펄스(S-CLK_#)를 수신하여 상기 노드 제어부(11)의 Q노드 및 QB 노드의 전압에 따라 스캔펄스(SCP_n)를 출력하는 스캔 펄스 출력부(22)를 구비한다.7, the carry pulse (CRP_n-1) or the start pulse (Vst) output from the previous stage) and the start pulse (Vst) output from the previous stage, and A
이와 같이 구성된 본 발명의 따른 표시 장치의 구동 방법을 설명하면 다음과 같다.A driving method of the display device according to the present invention having the above-described structure will now be described.
도 8은 본 발명에 따른 표시 장치의 구동 방법을 설명하기 위한 표시 영상의 구성을 나타낸 것이고, 도 9는 도 8에 따른 각종 신호 및 출력 신호의 타이밍도로서, 정지 영상에 해당되는 게이트 라인들을 구동하기 위한 각종 신호 및 출력 신호의 타이밍도이다.FIG. 8 shows a configuration of a display image for explaining a driving method of a display device according to the present invention. FIG. 9 is a timing diagram of various signals and output signals according to FIG. 8, And Fig.
도 8은, 전 화면에 표시되는 영상에서, 부분적으로 동 영상이 존재하고 나머지 부분은 정지 영상이 표시됨을 설명하고 있다.Fig. 8 illustrates that, in the video displayed on the entire screen, a moving image is partially present and a still image is displayed on the remaining portion.
도 8에 도시한 바와 같이, 정지 영상에 부분적으로 동 영상이 존재할 때, 상기 동 영상에 상응하는 게이트 라인들은 60Hz로 구동하고, 나머지 정지 영상에 상응하는 게이트 라인들은 1Hz로 구동한다.As shown in FIG. 8, when a still image partially exists in the still image, the gate lines corresponding to the motion image are driven at 60 Hz, and the gate lines corresponding to the remaining still images are driven at 1 Hz.
즉, 상기 동 영상에 상응하는 게이트 라인들은 60Hz로 구동하기 위해서는, 도 4에 도시한 바와 같이, 타이밍 컨트롤러(TC)에서 i상(phase)의 캐리용 클럭펄스들(C-CLK_1 내지 C-CLK_6) 및 j상의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)을 60Hz의 주파수로 게이트 드라이버의 해당 스테이지에 출력한다.That is, in order to drive the gate lines corresponding to the moving image at 60 Hz, as shown in FIG. 4, in the timing controller TC, the carry clock pulses C-CLK_1 to C-CLK_6 ) And j scan clock pulses (S-CLK_1 to S-CLK_6) at a frequency of 60 Hz to the corresponding stage of the gate driver.
그리고, 정지 영상에 상응하는 게이트 라인들은 1Hz로 구동하기 위하여, 도 9에 도시한 바와 같이, 타이밍 컨트롤러(TC)에서 i상(phase)의 캐리용 클럭펄스들 (C-CLK_1 내지 C-CLK_6)은 60Hz의 주파수로 게이트 드라이버의 해당 스테이지에 출력하고, j상의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)은 1Hz의 주파수로 출력한다.In order to drive the gate lines corresponding to the still image at 1 Hz, as shown in FIG. 9, clock pulses (C-CLK_1 to C-CLK_6) for i-phase in the timing controller (TC) To the corresponding stage of the gate driver at a frequency of 60 Hz, and the scan clock pulses (S-CLK_1 to S-CLK_6) on the j-th stage output at a frequency of 1 Hz.
이와 같이, 동 영상 및 정지 영상에 관계 없이, 상기 타이밍 콘트롤러(TC)는 i상(phase)의 캐리용 클럭펄스들(C-CLK_1 내지 C-CLK_6)은 60Hz로 출력하고, 동 영상이 구동되는 구간에서는 상기 j상의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)을 60Hz의 주파수로 출력하고, 정지 영상이 구동되는 구간에서는 상기 j상의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)을 1Hz의 주파수로 출력하므로, 부분적으로 동 영상이 존재할 경우에도 게이트 라인들별로 저 주파수 구동이 가능하다.Thus, regardless of the moving image and the still image, the timing controller TC outputs the clock pulses C-CLK_1 to C-CLK_6 for the i-th phase at 60 Hz, CLK_1 to S-CLK_6 at the j-th phase in the section where the still image is driven, and outputs the scanning clock pulses S-CLK_1 to S-CLK_6 at the j- ) Is output at a frequency of 1 Hz, so that even when a moving image is partially present, low frequency driving is possible for each gate line.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.
Claims (4)
쉬프트 레지스터를 구비하여 상기 복수개의 게이트 라인들을 순차적으로 구동하는 게이트 드라이버;
상기 게이트 드라이버에 복수개의 캐리용 클럭펄스 및 복수개의 스캔용 클럭펄스를 공급하되, 동 영상 화면에 부분적으로 정지 영상이 존재할 경우, 상기 동 영상에 해당되는 게이트 라인들의 구동시에는 상기 복수개의 캐리용 클럭펄스 및 복수개의 스캔용 클럭펄스를 동 영상을 구동하는 주파수로 공급하고, 상기 정지 영상에 해당되는 게이트 라인들의 구동시에는 상기 복수개의 캐리용 클럭펄스를 동 영상을 구동하는 주파수로 공급하고 상기 복수개의 스캔용 클럭펄스를 상기 동 영상을 구동하는 주파수보다 낮은 주파수로 공급하는 타이밍 콘트롤러를 구비함을 특징으로 하는 표시 장치.A display panel having a plurality of gate lines and a plurality of data lines arranged to cross the gate lines;
A gate driver having a shift register to sequentially drive the plurality of gate lines;
Wherein a plurality of carry clock pulses and a plurality of scan clock pulses are supplied to the gate driver, and when a still image is partially present on the motion picture image, driving of the gate lines corresponding to the motion picture is performed for the plurality of carry And supplying clock pulses and a plurality of scanning clock pulses to a frequency for driving the moving image, and driving the gate lines corresponding to the still image to supply the plurality of carry clock pulses to a frequency for driving the moving image, And a timing controller for supplying a plurality of scanning clock pulses at a frequency lower than a frequency for driving the moving picture.
상기 쉬프트 레지스터는 복수개의 스테이지를 구비하고,
상기 각 스테이지는 전단 스테이지로부터 출력된 캐리 펄스 또는 스타트 펄스 및 다음단 스테이지로부터 출력된 캐리 펄스에 따라 상기 복수개의 캐리용 클럭펄스들중 어느 하나의 캐리용 클럭펄스를 수신하여 캐리 펄스를 출력하는 캐리 펄스 출력부와
상기 전단 스테이지로부터 출력된 캐리 펄스 또는 스타트 펄스 및 다음단 스테이지로부터 출력된 캐리 펄스에 따라 상기 복수개의 스캔용 클럭펄스들중 어느 하나의 캐리용 클럭펄스를 수신하여 해당 게이트 라인에 스캔펄스를 출력하는 스캔 펄스 출력부를 별도로 구비함을 특징으로 하는 표시 장치.The method according to claim 1,
The shift register includes a plurality of stages,
Each of the stages receives a carry pulse for one of the plurality of carry clock pulses according to a carry pulse or a start pulse output from the previous stage and a carry pulse output from the next stage, The pulse output section
A carry pulse for one of the plurality of scan clock pulses according to a carry pulse or a start pulse output from the preceding stage and a carry pulse output from the next stage and outputs a scan pulse to the gate line And a scan pulse output unit.
상기 쉬프트 레지스터는 복수개의 스테이지를 구비하고,
상기 각 스테이지는 전단 스테이지로부터 출력된 캐리 펄스 또는 스타트 펄스 및 다음단 스테이지로부터 출력된 캐리 펄스에 따라 Q노드 및 QB 노드를 제어하는 노드 제어부와,
상기 복수개의 캐리용 클럭펄스들중 어느 하나의 캐리용 클럭펄스를 수신하여 상기 노드 제어부의 Q노드 및 QB 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부와
상기 복수개의 스캔용 클럭펄스들중 어느 하나의 캐리용 클럭펄스를 수신하여 상기 노드 제어부의 Q노드 및 QB 노드의 전압에 따라 해당 게이트 라인에 스캔펄스를 출력하는 스캔 펄스 출력부를 구비함을 특징으로 하는 표시 장치.The method according to claim 1,
The shift register includes a plurality of stages,
Wherein each of the stages includes a node controller for controlling a Q node and a QB node according to a carry pulse or a start pulse output from the front stage and a carry pulse output from the next stage,
A carry pulse output unit receiving a carry clock pulse of any one of the plurality of carry clock pulses and outputting a carry pulse according to a voltage of a Q node and a QB node of the node controller;
And a scan pulse output unit receiving a clock pulse for one of the plurality of scan clock pulses and outputting a scan pulse to the corresponding gate line according to a voltage of a Q node and a QB node of the node controller, / RTI >
동 영상 화면에 부분적으로 정지 영상이 존재할 경우, 상기 동 영상에 해당되는 게이트 라인들의 구동시에는 상기 복수개의 캐리용 클럭펄스 및 복수개의 스캔용 클럭펄스를 동 영상을 구동하는 주파수로 공급하고, 상기 정지 영상에 해당되는 게이트 라인들의 구동시에는 상기 복수개의 캐리용 클럭펄스를 동 영상을 구동하는 주파수로 공급하고 상기 복수개의 스캔용 클럭펄스를 상기 동 영상을 구동하는 주파수보다 낮은 주파수로 공급함을 특징을 하는 표시 장치의 구동 방법.And a shift register included in a gate driver for sequentially driving a plurality of gate lines, wherein the shift register includes a plurality of stages, each of the stages including a carry pulse or a start pulse output from the front stage, A carry pulse output section for receiving a carry clock pulse of any one of a plurality of carry clock pulses according to a carry pulse output from the carry pulse output section and outputting a carry pulse, And a scan pulse output unit for receiving a clock pulse for one of a plurality of scan clock pulses according to a carry pulse output from the scan pulse output unit and outputting a scan pulse to the corresponding gate line,
And supplying the plurality of carry clock pulses and the plurality of scan clock pulses at a frequency for driving the moving image when the gate lines corresponding to the moving image partially exist in the moving image screen, Wherein the driving of the gate lines corresponding to the still image supplies the plurality of carry clock pulses at a frequency for driving the moving image and supplies the plurality of scanning clock pulses at a frequency lower than a frequency for driving the moving image And a driving method of the display device.
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