KR20160054481A - 경면연마 웨이퍼의 제조방법 - Google Patents

경면연마 웨이퍼의 제조방법 Download PDF

Info

Publication number
KR20160054481A
KR20160054481A KR1020167006320A KR20167006320A KR20160054481A KR 20160054481 A KR20160054481 A KR 20160054481A KR 1020167006320 A KR1020167006320 A KR 1020167006320A KR 20167006320 A KR20167006320 A KR 20167006320A KR 20160054481 A KR20160054481 A KR 20160054481A
Authority
KR
South Korea
Prior art keywords
silicon
wafers
wafer
batch
mirror
Prior art date
Application number
KR1020167006320A
Other languages
English (en)
Other versions
KR101994782B1 (ko
Inventor
히로마사 하시모토
요시히로 우사미
카즈아키 아오키
시게루 오바
Original Assignee
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쯔 한도타이 가부시키가이샤 filed Critical 신에쯔 한도타이 가부시키가이샤
Publication of KR20160054481A publication Critical patent/KR20160054481A/ko
Application granted granted Critical
Publication of KR101994782B1 publication Critical patent/KR101994782B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/07—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool
    • B24B37/08—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for double side lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68764—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a movable susceptor, stage or support, others than those only rotating on their own vertical axis, e.g. susceptors on a rotating caroussel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68771—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by supporting more than one semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은, 실리콘 잉곳으로부터 슬라이스된 복수의 실리콘 웨이퍼에 대하여, 슬라이스에 의해 발생한 표면의 왜곡을 제거하는 슬라이스 왜곡 제거공정과, 슬라이스 왜곡 제거공정에서 생긴 왜곡을 제거하는 에칭공정과, 에칭 후의 실리콘 웨이퍼의 양면을 경면연마하는 양면연마공정을 각각 배치식으로 실시하여, 복수의 경면연마 웨이퍼를 제조하는 경면연마 웨이퍼의 제조방법으로서, 양면연마공정에 있어서 배치식으로 처리하는 실리콘 웨이퍼를, 슬라이스 왜곡 제거공정에 있어서 동일 배치 내에서 처리한 실리콘 웨이퍼 중에서 선택하고, 이 선택하는 실리콘 웨이퍼의 수를 슬라이스 왜곡 제거공정에 있어서 처리한 실리콘 웨이퍼의 수와 동일수 또는 그 약수가 되도록 하는 것을 특징으로 하는 경면연마 웨이퍼의 제조방법이다. 이에 따라, 평탄도가 양호한 경면연마 웨이퍼를 제조할 수 있는 경면연마 웨이퍼의 제조방법이 제공된다.

Description

경면연마 웨이퍼의 제조방법{PRODUCTION METHOD FOR MIRROR POLISHED WAFERS}
본 발명은, 복수의 경면연마 웨이퍼를 제조하는 경면연마 웨이퍼의 제조방법에 관한 것이다.
종래, 실리콘 웨이퍼의 제조방법은, 일반적으로 이하의 공정으로 구성되어 있다. 먼저, 실리콘 단결정 인상장치에 의해 인상된 실리콘 잉곳을, SiC제의 미분말을 사용하고, 와이어소(ソ―)로 슬라이스하여 박판 원반상의 실리콘 웨이퍼를 얻는 슬라이스공정을 행한다. 그리고, 슬라이스한 실리콘 웨이퍼의 결함(欠け)이나 깨짐(割れ)을 방지하기 위하여 실리콘 웨이퍼의 외주 에지부를 면취하는 면취공정을 행한다.
다음으로, 슬라이스공정에서 발생한 실리콘 웨이퍼의 표면의 왜곡(歪み)을 제거함과 함께 실리콘 웨이퍼의 두께를 가지런하게 하기 위하여, 주철제의 상하정반 사이에 복수의 실리콘 웨이퍼를 끼워 가공하는 유성(遊星)운동방식의 래핑공정을 행한다. 이때, 알루미나 등의 유리지립(遊離砥粒)을 공급하면서 실리콘 웨이퍼를 래핑한다.
그리고, 면취공정 및 래핑공정에 있어서 발생한 가공변질층을 제거하는 습식 에칭공정을 행한다. 그 후, 에칭한 실리콘 웨이퍼의 양면을 유성운동방식으로 유리지립을 이용하여 경면연마하는 양면연마공정과, 에지부를 경면화하는 에지연마공정과, 웨이퍼의 편면을 경면연마하는 편면경면연마공정을 행한다. 마지막으로, 연마한 웨이퍼에 잔류하는 연마제나 이물(異物)을 제거하여 청정도를 향상시키는 세정공정을 행하여 실리콘 웨이퍼의 제조를 완료한다(특허문헌 1 참조).
전자 디바이스의 고집적화에 수반하여, 실리콘 웨이퍼의 평탄도 규격의 엄격화가 진행되고 있다. 반도체 웨이퍼의 제조플로우 중에서, 가장 평탄도에 영향을 주는 공정은, 실리콘 웨이퍼의 양면을 경면연마하는 양면연마공정이다.
이 양면연마장치는, 상하정반과, 하정반의 상면의 중심부에 마련된 선(サン)기어와, 하정반의 주연부에 인접하여 마련된 인터널기어와, 복수의 캐리어를 가지고 있다. 캐리어는 상하정반에 회전가능하게 끼워져 있으며, 캐리어에는 1개 이상의 캐리어홀이 마련되어 있다. 이 캐리어홀로 실리콘 웨이퍼를 유지하고, 실리콘 웨이퍼를 캐리어와 함께 상하정반에 첩부된 연마포에 대하여 상대운동시키면서, 상정반측에 부착되어 있는 압압(押壓)기구에 의해 하방으로 하중을 가해 복수의 웨이퍼를 동시에 배치식으로 양면연마한다.
일본특허공개 2012-186338호 공보
이와 같이, 복수의 웨이퍼를 상하정반에 끼워 연마하는 경우, 동일 배치 내에서 연마하는 실리콘 웨이퍼의 웨이퍼간의 두께의 불균일(ばらつき)이 양면연마가공 후의 실리콘 웨이퍼의 평탄도에 주는 영향이 크다. 도 10에, 종래의 양면연마공정에 있어서 동일 배치 내에서 연마하는 실리콘 웨이퍼의 웨이퍼간의 두께불균일과 양면연마공정이 종료된 후의 웨이퍼의 표면의 SFQRmax가 22nm 이하인 경면연마 웨이퍼의 취득률의 관계를 나타낸다. 도 10에 나타내는 바와 같이, 양면연마공정의 1배치 내에서 양면연마하는 실리콘 웨이퍼간의 두께불균일이 1.25μm보다 커지면, 양면연마공정이 종료된 후의 실리콘 웨이퍼의 표면의 평탄도가 현저하게 악화된다.
양면연마되는 웨이퍼간의 두께불균일을 결정하는 공정은, 주로 슬라이스 왜곡 제거공정이다.
슬라이스 왜곡 제거공정에서는, 복수의 웨이퍼가 배치식으로 래핑되어, 동일 배치 내에서 가공된 웨이퍼간의 두께불균일을 비교적 작게 억제할 수 있으나, 배치간의 두께불균일은 커진다.
또한, 습식 에칭에서는, 복수의 웨이퍼가 1개의 에칭조 내에서, 배치식으로 에칭되고, 에칭대(代)의 불균일을 작게 억제할 수 있으나, 에칭액의 경시변화의 영향에 의해, 배치간의 에칭대의 불균일이 발생하여, 슬라이스 왜곡 제거공정 후에서의 웨이퍼 두께불균일을 악화시키고 있었다. 한편, 습식 에칭에는 복수의 실리콘 웨이퍼를 배치식으로 에칭처리하지 않고, 실리콘 웨이퍼의 표면 및 이면에 에칭액을 분사하여 실리콘 웨이퍼를 1매씩 에칭하는 매엽식 방법도 있으나, 생산성이 나빠, 비용이 증가한다.
본 발명은 상기 서술한 바와 같은 문제를 감안하여 이루어진 것으로, 평탄도가 양호한 경면연마 웨이퍼를 제조할 수 있는 경면연마 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는, 실리콘 잉곳으로부터 슬라이스된 복수의 실리콘 웨이퍼에 대하여, 상기 슬라이스에 의해 발생한 표면의 왜곡을 제거하기 위한 슬라이스 왜곡 제거공정과, 상기 슬라이스 왜곡 제거공정에서 생긴 왜곡을 제거하기 위한 에칭공정과, 상기 에칭 후의 실리콘 웨이퍼의 양면을 경면연마하는 양면연마공정을 각각 배치식으로 실시하여, 복수의 경면연마 웨이퍼를 제조하는 경면연마 웨이퍼의 제조방법으로서, 상기 양면연마공정에 있어서 배치식으로 처리하는 상기 실리콘 웨이퍼를, 상기 슬라이스 왜곡 제거공정에 있어서 동일 배치 내에서 처리한 상기 실리콘 웨이퍼 중에서 선택하고, 이 선택하는 실리콘 웨이퍼의 수를 상기 슬라이스 왜곡 제거공정에 있어서 처리한 상기 실리콘 웨이퍼의 수와 동일수(同一數) 또는 그 약수(約數)가 되도록 하는 것을 특징으로 하는 경면연마 웨이퍼의 제조방법을 제공한다.
슬라이스 왜곡 제거공정에 있어서 동일 배치 내에서 처리된 복수의 실리콘 웨이퍼간의 두께불균일은 작으므로, 이들 실리콘 웨이퍼가 그대로 후공정인 양면연마공정에 있어서의 동일 배치 내에서 처리됨에 따라, 평탄도가 양호한 경면연마 웨이퍼를 제조할 수 있다.
이때, 상기 에칭공정에 있어서 배치식으로 처리하는 상기 실리콘 웨이퍼를, 상기 슬라이스 왜곡 제거공정에 있어서의 1배치 또는 복수 배치 내에서 처리한 모든 상기 실리콘 웨이퍼를 선택함으로써, 이 선택하는 실리콘 웨이퍼의 수를 상기 슬라이스 왜곡 제거공정에 있어서 처리한 상기 실리콘 웨이퍼의 수와 동일수 또는 그 배수(倍數)가 되도록 하는 것이 바람직하다.
이렇게 한다면, 에칭공정에서 에칭처리한 후의 실리콘 웨이퍼간의 두께불균일이 보다 작아지고, 두께불균일이 보다 작은 실리콘 웨이퍼가 후공정인 양면연마공정에 있어서의 동일 배치 내에서 처리됨에 따라 평탄도가 보다 양호한 경면연마 웨이퍼를 확실하게 제조할 수 있다.
이때, 상기 슬라이스 왜곡 제거공정에 있어서, 유리지립이 들어간 가공액을 공급하면서, 수정정촌(水晶定寸)방식의 정촌장치에 의해 상기 실리콘 웨이퍼의 두께를 측정하면서, 상기 실리콘 웨이퍼를 래핑함으로써, 상기 실리콘 웨이퍼의 표면의 왜곡을 제거할 수 있다.
수정정촌방식의 정촌장치에 의해 실리콘 웨이퍼의 두께를 측정하고, 이 측정한 두께에 따라 래핑의 종료조건을 제어함으로써, 목표(狙い) 두께에 대한 오차를 줄일 수 있다. 그 결과, 래핑 후의 배치간의 실리콘 웨이퍼의 두께불균일도 작게 억제할 수 있다. 이와 같이, 슬라이스 왜곡 제거공정에서 래핑한 실리콘 웨이퍼간의 두께불균일이 작으면, 평탄도가 양호한 경면연마 웨이퍼를 보다 확실하게 제조할 수 있음과 함께, 웨이퍼간의 두께불균일을 작게 억제할 수 있다.
또한, 상기 슬라이스 왜곡 제거공정에 있어서, 물을 공급하면서, 광반사 간섭식의 정촌장치에 의해 상기 실리콘 웨이퍼의 두께를 측정하면서, 상기 실리콘 웨이퍼의 표면거칠기 Ra가 0.3μm 이하로 연삭가능한 입경을 갖는 지립이 고착된 연삭시트에 상기 실리콘 웨이퍼의 양면을 접접(摺接)시켜 연삭함으로써, 상기 실리콘 웨이퍼의 표면의 왜곡을 제거하는 것이 바람직하다.
상기 연삭시트에서 실리콘 웨이퍼의 표면거칠기 Ra가 0.3μm 이하가 되도록 연삭한다면, 광반사 간섭식의 정촌장치가 조사하는 레이저광이 실리콘 웨이퍼의 가공면에서 난반사되기 어려워져, 간섭광을 충분히 검출할 수 있다. 따라서, 매우 높은 정도(精度)로 실리콘 웨이퍼의 두께를 측정하면서, 실리콘 웨이퍼의 양면을 연삭할 수 있다. 그 결과, 연삭 후의 배치간의 실리콘 웨이퍼의 두께불균일을 보다 효과적으로 작게 억제할 수 있다. 이와 같이, 슬라이스 왜곡 제거공정에서 연삭한 실리콘 웨이퍼의 두께불균일이 작으면, 평탄도가 보다 양호한 경면연마 웨이퍼를 보다 확실하게 제조할 수 있음과 함께, 웨이퍼간의 두께불균일을 보다 작게 억제할 수 있다.
본 발명의 경면연마 웨이퍼의 제조방법이면, 평탄도가 양호한 경면연마 웨이퍼를 제조할 수 있다.
도 1은 본 발명의 경면연마 웨이퍼의 제조방법의 플로우도이다.
도 2는 본 발명의 슬라이스 왜곡 제거공정에 있어서 이용하는 래핑장치의 일 예를 나타내는 개략도이다.
도 3은 본 발명의 슬라이스 왜곡 제거공정에 있어서 이용하는 래핑장치의 하정반의 일 예를 나타내는 상면도이다.
도 4는 본 발명의 슬라이스 왜곡 제거공정에 있어서 이용하는 연삭장치의 일 예를 나타내는 개략도이다.
도 5는 본 발명의 슬라이스 왜곡 제거공정에 있어서 이용하는 연삭장치의 하정반의 일 예를 나타내는 상면도이다.
도 6은 상이한 표면거칠기 Ra에 의한, 간섭광의 강도와 웨이퍼 두께의 관계를 나타내는 도면이다.
도 7은 본 발명의 에칭공정에 있어서 이용하는 에칭장치의 일 예를 나타내는 상면도이다.
도 8은 본 발명의 양면연마공정에 있어서 이용하는 양면연마장치의 일 예를 나타내는 개략도이다.
도 9는 본 발명의 양면연마공정에 있어서 이용하는 양면연마장치의 하정반의 일 예를 나타내는 상면도이다.
도 10은 종래의 양면경면연마공정에 있어서의, 웨이퍼간의 두께불균일과, SFQRmax가 22nm 이하인 경면연마 웨이퍼의 취득률의 관계를 나타낸다.
이하, 본 발명에 대하여 실시의 형태를 설명하나, 본 발명은 이것으로 한정되는 것은 아니다.
경면연마 웨이퍼를 제조할 때에는, 양면연마공정에 있어서, 동일 배치 내에서 경면연마를 하는 실리콘 웨이퍼의 두께불균일이 크면 양면을 경면연마한 후의 경면연마 웨이퍼의 평탄도가 악화된다는 문제가 있었다.
이에, 본 발명자들은, 슬라이스 왜곡 제거공정에 있어서 동일 배치 내에서 처리된 실리콘 웨이퍼를, 양면연마공정에 있어서의 동일 배치 내에서 처리하면, 양면을 경면연마한 후의 경면연마 웨이퍼의 평탄도를 양호하게 할 수 있는 것에 상도하여, 본 발명을 완성시켰다.
이하, 본 발명의 경면연마 웨이퍼의 제조방법을, 도면을 참조하여 설명한다.
먼저 실리콘 잉곳을 슬라이스하여 잘려진 복수의 실리콘 웨이퍼를 준비한다(도 1의 A). 이 공정에서는, 예를 들어 와이어소 등의 절단장치를 이용하여 실리콘 잉곳을 웨이퍼상으로 잘라낸다. 다음에 이들 실리콘 웨이퍼를 면취가공한다(도 1의 B). 이 공정에서는, 슬라이스한 실리콘 웨이퍼의 결함이나 깨짐을 방지하기 위하여 실리콘 웨이퍼의 외주 에지부를 면취한다.
다음으로, 슬라이스 왜곡 제거공정을 행한다(도 1의 C). 이 슬라이스 왜곡 제거공정에서는, 슬라이스에 의해 실리콘 웨이퍼의 표면에 발생한 왜곡을 제거하고, 표면을 평탄화하여, 실리콘 웨이퍼의 두께를 가지런하게 한다. 이때, 도 2, 도 3에 나타내는 바와 같은 유성운동방식의 래핑장치(1)를 이용하여, 실리콘 웨이퍼를 배치식으로 래핑하여 슬라이스 왜곡을 제거할 수 있다.
도 2, 도 3과 같이, 래핑장치(1)는 상정반(2), 하정반(3), 캐리어(4), 선기어(5), 인터널기어(6), 수정(水晶)방식의 정촌장치(7)를 구비하고 있다. 상정반(2), 하정반(3)은 예를 들어 주철제의 것으로 할 수 있다. 상정반(2)에는 가공액용 관통구멍(9)이 마련되어 있으며, 유리지립이 들어간 가공액(11)을, 이 가공액용 관통구멍(9)을 통과하여 공급한다. 또한, 가공액(11)으로는, 예를 들어 알루미나 등의 유리지립을 물에 현탁시킨 것을 사용할 수 있다. 하정반(3) 상에는, 복수의 실리콘 웨이퍼(W)를 유지하기 위한 복수의 캐리어홀(10)이 마련된 캐리어(4)가 설치되어 있다. 나아가, 하정반(3) 상의 중심부분에는 선기어(5)가 마련되며, 하정반(3)의 주연부에 인접하도록 인터널기어(6)가 마련되어 있으며, 이들 기어를 각각 자전시킴으로써, 캐리어(4)는 선기어(5)를 중심으로 한 유성운동을 한다.
또한, 상정반(2)에는 수정방식의 정촌장치(7)가 설치되어 있다. 이, 수정방식의 정촌장치(7)는, 캐리어(4) 상에 재치된 수정편(水晶片)(8)이, 실리콘 웨이퍼(W)와 함께 깎일 때의 압전효과를 이용하는 것으로, 수정편이 얇아지면 진동수가 높아지는 것을 이용하여 수정편의 두께를 측정함으로써 실리콘 웨이퍼의 두께를 측정하고 있다. 나아가, 수정방식의 정촌장치(7)는, 측정값에 기초하여 래핑의 종료를 제어할 수 있다.
이 수정방식의 정촌장치(7)에 의해 실리콘 웨이퍼(W)의 두께를 측정하면서, 상대방향으로 회전하는 상하정반(2, 3)으로 복수의 실리콘 웨이퍼(W)를 끼우고, 가공액(11)을 공급하면서, 캐리어(4)를 유성운동시킴으로써 실리콘 웨이퍼(W)를 배치식으로 래핑한다. 이 래핑장치에 의해, 각각의 배치에 있어서 동일한 목표두께가 되도록 제어하면서 래핑하면, 배치 내뿐만 아니라 배치간의 실리콘 웨이퍼(W)의 두께불균일도 작게 억제할 수 있다.
나아가 배치간의 실리콘 웨이퍼(W)의 두께불균일을 개선하기 위하여, 도 4, 5에 나타내는 바와 같은 연삭장치(12)를 이용하여, 배치식으로 실리콘 웨이퍼(W)를 연삭하여 슬라이스 왜곡을 제거하는 것이 바람직하다.
도 4, 도 5와 같이, 연삭장치(12)는 상하정반(2', 3')과, 캐리어(4'), 선기어(5'), 인터널기어(6'), 광반사 간섭방식의 정촌장치(13)를 구비하고 있다.
상정반(2')에는 수용(水用) 관통구멍(15)이 마련되어 있으며, 물(16)이 이 수용 관통구멍(15)을 통과하여 하정반(3') 상에 공급된다. 하정반(3') 상에는, 실리콘 웨이퍼(W)를 유지하기 위한 복수의 캐리어홀(10')이 마련된 캐리어(4')가 설치되어 있다. 나아가, 하정반(3') 상의 중심부분에는 선기어(5')가 마련되며, 하정반(3')의 주연부에 인접하도록 인터널기어(6')가 마련되어 있으며, 이들 기어를 각각 자전시킴으로써, 캐리어(4')는 선기어(5')를 중심으로 한 유성운동을 한다.
또한, 상정반(2')의 상방에는 광반사 간섭방식의 정촌장치(13)가 설치되어 있다. 이 광반사 간섭방식의 정촌장치(13)에 의한 웨이퍼의 두께의 측정방법은, 먼저 광반사 간섭방식의 정촌장치(13)로부터 레이저광을 하방으로 사출한다. 사출된 레이저광은, 상정반(2')에 마련된 레이저광용 관통구멍(17)을 통과하여, 연삭가공 중인 실리콘 웨이퍼의 표면에 조사된다. 그리고, 광반사 간섭방식의 정촌장치(13)는 간섭광을 검출하고, 검출한 간섭광으로부터 실리콘 웨이퍼의 두께를 계측한다. 이 측정값에 기초하여 연삭의 종료를 제어할 수 있다.
상정반(2')의 하면 및 하정반(3')의 상면에는, 실리콘 웨이퍼(W)를 연삭하기 위한, 지립이 고착된 연삭시트(14)가 첩부되어 있다. 지립은, 실리콘 웨이퍼(W)의 표면거칠기 Ra가 0.3μm 이하로 연삭가능한 입경을 갖는 지립이며, 바람직하게는, 매우 딱딱하고 마모되기 어려운 다이아몬드제 지립을 사용하는 것이 바람직하다. 연삭 중인 실리콘 웨이퍼(W)의 표면거칠기 Ra가 0.3μm 이하이면 광반사 간섭식의 정촌장치(13)로 연삭면에 레이저광을 조사하여도 난반사가 일어나지 않고, 간섭광을 검출할 수 있어, 정도(精度)좋게 두께를 측정할 수 있다. 본 발명자들이, 실리콘 웨이퍼의 표면거칠기 Ra와 간섭광의 강도의 관계를 조사한 결과를 도 6에 나타낸다. 광반사 간섭방식의 정촌장치를 이용하여, 실리콘 웨이퍼의 표면거칠기 Ra를 변화시켜 실리콘 웨이퍼의 두께를 측정한 결과, Ra가, 0.03μm, 0.2μm일 때에는 간섭광의 강도는 강해지고, Ra가 0.44μm일 때보다도, 보다 정도가 높은 측정이 가능하다. 한편, 광반사 간섭방식의 정촌장치로부터 사출하는 레이저광의 파장은 1300nm로 하였다. 표면거칠기 Ra의 측정에는, Keyence Corporation제 레이저 현미경 VK-X100series를 사용하였으며, 측정길이는 4mm로 하였다.
이상과 같은 연삭장치(12)를 이용하여, 광반사 간섭식의 정촌장치(13)에 의해 실리콘 웨이퍼(W)의 두께를 측정하면서, 상대방향으로 회전하는 상하정반(2', 3')으로 복수의 실리콘 웨이퍼(W)를 끼우고, 물(16)을 공급하면서, 캐리어(4')를 유성운동시킴으로써 실리콘 웨이퍼(W)의 양면을 연삭시트(14)에 슬라이딩 접촉시켜, 실리콘 웨이퍼(W)를 배치식으로 연삭한다. 이 연삭장치(12)에 의해, 각각의 배치에 있어서 동일한 목표두께가 되도록 제어하면서 연삭하면, 배치 내뿐만 아니라 배치간의 실리콘 웨이퍼(W)의 두께불균일도 보다 작게 억제할 수 있다.
슬라이스 왜곡 제거공정이 종료된 후, 슬라이스 왜곡 제거공정에서 생긴 왜곡을 제거하기 위한 에칭공정을 행한다(도 1의 D). 에칭공정에서는, 복수의 웨이퍼를 배치식으로 습식 에칭한다. 예를 들어, 도 7과 같이, 가성소다 등으로 이루어진 에칭액을 채운 에칭장치(18)에, 복수의 실리콘 웨이퍼(W)를 넣고, 동시에 에칭처리한다.
이 에칭공정에 있어서, 배치식으로 에칭하는 실리콘 웨이퍼를, 슬라이스 왜곡 제거공정에 있어서의 1배치 또는 복수 배치 내에서 처리한 모든 실리콘 웨이퍼를 선택하고, 선택하는 실리콘 웨이퍼의 수를 슬라이스 왜곡 제거공정에 있어서 처리한 실리콘 웨이퍼의 수와 동일수 또는 그 배수가 되도록 하는 것이 바람직하다. 예로서, 슬라이스 왜곡 제거공정에 있어서, 100매의 실리콘 웨이퍼를, 1배치의 처리수를 20매로 하여 5배치에서 처리한 경우, 이 5배치 중, 임의의 1배치 내에서 처리한 웨이퍼군 중에서, 20매를 선택하여, 이 선택한 복수의 실리콘 웨이퍼를 배치식으로 에칭처리할 수 있다. 또는, 상기 한 예에 있어서 슬라이스 왜곡 제거공정의 5배치 중, 임의의 복수 배치(이 경우에는 1배치째~5배치째 중 복수 배치) 내로 처리한 모든 실리콘 웨이퍼(이 경우에는 40매~100매)를 선택하여, 이 선택한 복수의 실리콘 웨이퍼를 배치식으로 에칭처리할 수 있다.
이렇게 한다면, 에칭공정에 있어서의 1배치 내에서 처리한 웨이퍼간의 두께불균일을 줄일 수 있다.
에칭공정이 종료된 후, 복수의 실리콘 웨이퍼의 양면을 배치식으로 경면연마하는 양면연마공정을 행한다(도 1의 E). 본 발명의 경면연마 웨이퍼의 제조방법에서는, 이 양면연마공정에 있어서, 배치식으로 양면을 경면연마하는 실리콘 웨이퍼를, 슬라이스 왜곡 제거공정에 있어서 동일 배치 내에서 처리한 실리콘 웨이퍼 중에서 선택한다. 이들 웨이퍼는, 웨이퍼간의 두께불균일이 매우 작다. 따라서, 양면연마공정에 있어서 연마하는 복수의 웨이퍼간의 두께불균일을 줄일 수 있다. 이때, 선택하는 실리콘 웨이퍼의 수는 슬라이스 왜곡 제거공정에 있어서 처리한 실리콘 웨이퍼의 수와 동일수여도 되고, 그 약수가 되도록 하여 배치수를 복수회로 나누어도 된다.
상기한 바와 같이 선택한 복수의 실리콘 웨이퍼의 양면을, 배치식으로 경면연마하려면 도 8, 도 9에 나타내는 바와 같은 유성운동방식의 양면연마장치(19)를 이용할 수 있다.
먼저, 캐리어(4")를 양면연마장치(19)의 선기어(5")와 인터널기어(6")에 맞물리게 하고, 캐리어(4")의 캐리어홀(10")에 실리콘 웨이퍼(W)를 세팅한다. 그 후, 이 실리콘 웨이퍼(W)의 양면을 상정반(2")과 하정반(3")으로 끼워 넣도록 유지하고, 연마제용 관통구멍(20)으로부터 연마제(21)를 공급함과 함께, 선기어(5")와 인터널기어(6")에 의해 캐리어(4")를 유성운동시키고, 동시에 상정반(2")과 하정반(3")을 상대방향으로 회전시킴으로써, 실리콘 웨이퍼(W)의 양면을 연마포(22)에 슬라이딩 접촉시킨다. 이렇게 하여, 경면연마 웨이퍼를 제조한다.
이상과 같이 하여, 경면연마 웨이퍼를 제조하면, 슬라이스 왜곡 제거공정에 있어서 동일 배치 내에서 처리된 실리콘 웨이퍼간의 두께불균일이 작은 실리콘 웨이퍼를 양면연마공정에 있어서의 동일 배치 내에서 가공할 수 있으므로, 양면연마가공 후의 경면연마 웨이퍼의 평탄도를 양호하게 할 수 있다.
실시예
이하, 본 발명의 실시예 및 비교예를 들어 본 발명을 보다 구체적으로 설명하나, 본 발명은 이것으로 한정되는 것은 아니다.
(실시예 1)
직경 300mm의 실리콘 단결정잉곳을 슬라이스하여 절단하였다. 잘려진 100매의 실리콘 웨이퍼를 면취가공하였다. 그 후, 도 1에 나타낸 본 발명의 경면연마 웨이퍼의 제조방법의 플로우도에 따라 경면연마 웨이퍼를 제조하였다. 먼저, 슬라이스 왜곡 제거공정에 있어서, 1배치 20매 가공가능한 주철제의 상하정반이 부착된 유성운동방식의 4웨이 랩기를 사용하고, 1배치에서 20매의 실리콘 웨이퍼를 래핑하고, 연속 5배치 행하여 100매의 실리콘 웨이퍼를 래핑하였다. 평균입경 6μm의 알루미나지립을 물에 현탁시켜 가공액으로서 사용하고, 수정방식의 정촌장치를 사용하고, 마무리 목표두께를 설정하였다. 래핑이 종료된 후, 정전용량식 센서를 이용하여 실리콘 웨이퍼의 두께를 측정하였다. 표 1에 나타내는 바와 같이, 래핑종료시의 실리콘 웨이퍼의 두께는, 목표값에 대하여 1배치째에서 평균-0.7μm, 2배치째에서 평균+1.1μm, 3배치째에서 평균+0.5μm, 4배치째에서 평균+1.6μm, 5배치째에서 평균-3.0μm였다. 배치 내의 두께불균일(배치 내의 실리콘 웨이퍼의 두께의 최대값과 배치 내의 실리콘 웨이퍼의 두께의 최소값의 차)은 1배치째와 2배치째는 0.1μm, 그 밖의 3배치가 0.2μm였다.
다음으로, 에칭공정을 행하였다. 본 발명의 제조방법에 따라, 슬라이스 왜곡 제거공정에서 래핑한 100매의 웨이퍼를, 동일한 랩 배치에서 래핑한 실리콘 웨이퍼를, 동일한 에칭 배치에서 에칭처리하도록 하여 1배치 20매로, 연속 5배치 에칭하였다. 에칭액은, 농도 50%의 가성소다를 80℃로 가열한 것을 사용하였다. 그 결과, 표 1에 나타내는 바와 같이, 에칭 후의 두께불균일은, 1배치째에서 0.1μm, 2배치째부터 5배치째까지의 경우에는 0.2μm였다.
다음으로, 양면연마공정을 행하였다. 1배치에서 20매 연마가능한 유성운동방식의 4웨이 양면연마기를 사용하고, 동일한 랩 배치(즉, 동일한 에칭 배치)의 웨이퍼가 동일한 양면연마배치가 되도록 하여 연속 5배치 연마를 행하여 100매의 실리콘 웨이퍼의 양면을 경면연마하였다. 연마제는, 평균입경 35nm~70nm의 콜로이달실리카에, 가성 칼리를 첨가하고, pH가 10.5가 되도록 순수로 희석하였다. 연마포에는, 시판 중인 부직포타입을 사용하였다. 양면연마공정종료 후, 경면연마 웨이퍼를 세정하였다. 그 후, KLA-Tencor Corporation제 WaferSight를 이용하여 웨이퍼의 평탄도 측정을 행하여, SFQRmax를 평가하였다. 그 결과, 표 1에 나타내는 바와 같이, SFQRmax가 22nm 이하인 취득률은 52%였다.
실시예 1에서는, 후술하는 비교예에 비해 평탄도가 좋은 경면연마 웨이퍼의 취득률이 높고, 평탄도가 좋은 경면연마 웨이퍼를 보다 확실하게 제조할 수 있는 것을 확인할 수 있었다.
(실시예 2)
직경 300mm의 실리콘 단결정잉곳을 슬라이스하여 절단하였다. 잘려진 실리콘 웨이퍼를 면취가공하였다. 그 후, 도 1에 나타낸 경면연마 웨이퍼의 제조방법의 플로우도에 따라 경면연마 웨이퍼를 제조하였다. 먼저, 슬라이스 왜곡 제거공정에 있어서, 실시예 1과 동일한 조건으로, 20매의 실리콘 웨이퍼를 1배치에서 래핑하였다. 래핑이 종료된 후, 정전용량식 센서를 이용하여 실리콘 웨이퍼의 두께를 측정하였다. 표 1에 나타내는 바와 같이, 래핑종료시의 실리콘 웨이퍼의 두께는, 목표값에 대하여 평균+1.4μm였다. 배치 내 웨이퍼간 두께불균일은 0.2μm였다.
다음으로, 에칭공정을 행하였다. 실시예 1과 동일한 조건으로, 20매의 실리콘 웨이퍼를 1배치에서 에칭하였다. 에칭종료 후, 정전용량식 센서를 이용하여 실리콘 웨이퍼의 두께를 측정하였다. 그 결과, 웨이퍼간의 두께불균일은 0.2μm였다.
다음으로, 양면연마공정을 행하였다. 1배치에서 5매 연마가능한 유성운동방식의 4웨이 양면연마기를 사용하고, 연속 4배치 연마를 행하여 20매의 실리콘 웨이퍼의 양면을 경면연마한 것을 제외하고는 실시예 1과 동일한 조건으로 양면연마를 행하였다. 그 결과, 표 1에 나타내는 바와 같이, SFQRmax가 22nm 이하인 취득률은 50%였다.
실시예 2에서도, 후술하는 비교예에 비해 평탄도가 좋은 경면연마 웨이퍼의 취득률이 높고, 평탄도가 좋은 경면연마 웨이퍼를 보다 확실하게 제조할 수 있는 것을 확인할 수 있었다.
(실시예 3)
직경 300mm의 실리콘 단결정잉곳을 슬라이스하여 절단하여, 실리콘 웨이퍼를 100매 준비하였다. 면취가공 후, 1배치 20매 가공가능한 주철제의 상하정반이 부착된 유성운동방식의 4웨이 랩기의 상하정반에, 평균입경 4μm의 다이아몬드지립을 포함한 연삭시트를 양면테이프로 첩부한 도 4에 나타내는 바와 같은 연삭장치를 준비하였다. 다음으로, 물을 연삭시트 상에 공급하면서, 파장가변타입의 광반사 간섭식의 정촌장치로, 마무리 목표두께를 설정하고, 1배치 20매로, 연속 5배치 연삭하였다. 이때, 광반사 간섭식의 정촌장치로부터 사출되는 레이저광의 파장은 1300nm로 하였다. 연삭한 후의 실리콘 웨이퍼의 표면거칠기를 Keyence Corporation제 레이저 현미경 VK-X100series를 사용하고 측정길이 4mm로 측정한 결과, Ra는 0.2μm였다. 정전용량식 센서를 이용하여, 연삭 후의 실리콘 웨이퍼의 두께를 측정하였다. 연삭종료시의 두께는, 목표값에 대하여 1배치째 평균 0μm, 2배치째 평균+0.1μm, 3배치째 평균+0.4μm, 4배치째 평균-0.4μm, 5배치째 평균-0.1μm였다. 표 1에 나타내는 바와 같이, 배치 내 웨이퍼간의 두께불균일은 2배치째, 4배치째, 5배치째가 0.2μm, 1배치째, 3배치째가 0.1μm였다.
다음으로, 에칭공정을 행하였다. 실시예 1과 동일한 조건으로, 1배치가 20매인 에칭장치를 사용하고, 동일한 배치에서 연삭한 실리콘 웨이퍼를, 동일한 에칭 배치에서 에칭처리하도록 하여 1배치 20매로, 연속 5배치 에칭하였다. 그 결과, 두께불균일은 모두 0.2μm였다.
다음으로, 양면연마공정을 행하였다. 실시예 1과 동일한 조건으로, 1배치에서 20매 연마가능한 유성운동방식의 4웨이 양면연마기를 사용하고, 동일한 연삭배치가 동일한 양면연마배치가 되도록 하여 연속 5배치 연마를 행하여 100매의 실리콘 웨이퍼의 양면을 경면연마하였다. 제조한 경면연마 웨이퍼를 세정한 후에, KLA-Tencor Corporation제 WaferSight를 이용하여 웨이퍼의 평탄도 측정을 행하여, SFQRmax를 평가하였다. 그 결과, SFQRmax가 22nm 이하인 경면연마 웨이퍼의 취득률은 53%였다.
실시예 3은, 실시예 1, 2에 비해 평탄도가 좋은 경면연마 웨이퍼를 보다 많이 제조할 수 있는 것을 확인할 수 있었다.
(비교예)
직경 300mm의 실리콘 단결정잉곳을 슬라이스하여 절단하였다. 면취가공 후, 실시예 1과 동일한 조건으로 1배치 20매, 5배치에서 100매 래핑을 행하고, 래핑종료 후, 정전용량식 센서를 이용하여 실리콘 웨이퍼의 두께를 측정하였다. 두께는 목표값에 대하여 1배치째 평균+2.1μm, 2배치째 평균-1.0μm, 3배치째 평균 0μm, 4배치째 평균+1.2μm, 5배치째 평균-0.8μm였다. 배치 내 두께불균일은 1배치째와 5배치째가 0.2μm, 그 밖의 3배치가 0.1μm였다.
다음에 상기와 같이 래핑한 후의 100매의 실리콘 웨이퍼를, 래핑한 순서와 동일한 순서로 1배치가 25매인 에칭장치를 사용하여, 연속 4배치 에칭하였다. 즉, 상이한 랩 배치에서 래핑된 실리콘 웨이퍼가 혼재한 웨이퍼군이, 동일 에칭배치 내에서 에칭처리되도록 하였다. 에칭액은, 농도 50%의 가성소다를 80℃로 가열한 것을 사용하였다. 에칭종료 후, 정전용량식 센서를 이용하여 실리콘 웨이퍼의 두께를 측정하였다. 그 결과, 표 1에 나타내는 바와 같이, 배치 내의 웨이퍼간의 두께불균일은, 1배치째가 3.3μm, 2배치째가 1.0μm, 3배치째가 1.5μm, 4배치째가 2.2μm가 되었다.
다음으로, 상기와 같이 에칭한 후의 100매의 실리콘 웨이퍼를, 래핑한 순서로 1배치 5매 가공가능한 유성운동방식의 4웨이 양면연마기를 사용하여, 연속 20배치 경면연마를 행하였다. 그 밖의 조건은 실시예 1과 동일한 조건으로 하였다. 양면연마가 전체배치 종료된 후, 경면연마 웨이퍼를 세정하였다. 세정 후, KLA-Tencor Corporation제 WaferSight를 이용하여 웨이퍼의 평탄도 측정을 행하여, SFQRmax를 평가하였다. 그 결과, SFQRmax가 22nm 이하인 경면연마 웨이퍼의 취득률은 24%였다. 상기 서술한, 실시예 1-3에 비해, 제조한 경면연마 웨이퍼 중에서, 평탄도가 좋은 경면연마 웨이퍼의 비율이 절반 이하가 되었다.
표 1에, 실시예, 비교예에 있어서의 실시결과를 정리한 것을 나타낸다.
[표 1]
Figure pct00001

한편, 본 발명은 상기 실시 형태로 한정되는 것은 아니다. 상기 실시 형태는 예시일 뿐으로, 본 발명의 특허 청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지고, 같은 작용 효과를 나타내는 것은 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (3)

  1. 실리콘 잉곳으로부터 슬라이스된 복수의 실리콘 웨이퍼에 대하여, 상기 슬라이스에 의해 발생한 표면의 왜곡을 제거하기 위한 슬라이스 왜곡 제거공정과, 상기 슬라이스 왜곡 제거공정에서 생긴 왜곡을 제거하기 위한 에칭공정과, 상기 에칭 후의 실리콘 웨이퍼의 양면을 경면연마하는 양면연마공정을 각각 배치식으로 실시하여, 복수의 경면연마 웨이퍼를 제조하는 경면연마 웨이퍼의 제조방법으로서,
    상기 양면연마공정에 있어서 배치식으로 처리하는 상기 실리콘 웨이퍼를, 상기 슬라이스 왜곡 제거공정에 있어서 동일 배치 내에서 처리한 상기 실리콘 웨이퍼 중에서 선택하고, 이 선택하는 실리콘 웨이퍼의 수를 상기 슬라이스 왜곡 제거공정에 있어서 처리한 상기 실리콘 웨이퍼의 수와 동일수 또는 그 약수가 되도록 하고,
    상기 에칭공정에 있어서 배치식으로 처리하는 상기 실리콘 웨이퍼를, 상기 슬라이스 왜곡 제거공정에 있어서의 1배치 또는 복수 배치 내에서 처리한 모든 상기 실리콘 웨이퍼를 선택함으로써, 이 선택하는 실리콘 웨이퍼의 수를 상기 슬라이스 왜곡 제거공정에 있어서 처리한 상기 실리콘 웨이퍼의 수와 동일수 또는 그 배수가 되도록 하는 것을 특징으로 하는 경면연마 웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 슬라이스 왜곡 제거공정에 있어서, 유리지립이 들어간 가공액을 공급하면서, 수정정촌방식의 정촌장치에 의해 상기 실리콘 웨이퍼의 두께를 측정하면서, 상기 실리콘 웨이퍼를 래핑함으로써, 상기 실리콘 웨이퍼의 표면의 왜곡을 제거하는 것을 특징으로 하는 경면연마 웨이퍼의 제조방법.
  3. 제1항에 있어서,
    상기 슬라이스 왜곡 제거공정에 있어서, 물을 공급하면서, 광반사 간섭식의 정촌장치에 의해 상기 실리콘 웨이퍼의 두께를 측정하면서, 상기 실리콘 웨이퍼의 표면거칠기 Ra가 0.3μm 이하로 연삭가능한 입경을 갖는 지립이 고착된 연삭시트에 상기 실리콘 웨이퍼의 양면을 슬라이딩 접촉시켜 연삭함으로써, 상기 실리콘 웨이퍼의 표면의 왜곡을 제거하는 것을 특징으로 하는 경면연마 웨이퍼의 제조방법.
KR1020167006320A 2013-09-11 2014-08-20 경면연마 웨이퍼의 제조방법 KR101994782B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2013-188172 2013-09-11
JP2013188172A JP5967040B2 (ja) 2013-09-11 2013-09-11 鏡面研磨ウェーハの製造方法
PCT/JP2014/004239 WO2015037188A1 (ja) 2013-09-11 2014-08-20 鏡面研磨ウェーハの製造方法

Publications (2)

Publication Number Publication Date
KR20160054481A true KR20160054481A (ko) 2016-05-16
KR101994782B1 KR101994782B1 (ko) 2019-07-01

Family

ID=52665321

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167006320A KR101994782B1 (ko) 2013-09-11 2014-08-20 경면연마 웨이퍼의 제조방법

Country Status (8)

Country Link
US (1) US9748089B2 (ko)
JP (1) JP5967040B2 (ko)
KR (1) KR101994782B1 (ko)
CN (1) CN105612605B (ko)
DE (1) DE112014003787T5 (ko)
SG (1) SG11201601359VA (ko)
TW (1) TWI610358B (ko)
WO (1) WO2015037188A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6451825B1 (ja) * 2017-12-25 2019-01-16 株式会社Sumco ウェーハの両面研磨方法
CN108687652B (zh) * 2018-05-29 2019-11-01 江苏锡沂高新区科技发展有限公司 一种半导体芯片制造工艺
CN110962039A (zh) * 2018-09-29 2020-04-07 康宁股份有限公司 载体晶片和形成载体晶片的方法
JP6717353B2 (ja) * 2018-10-22 2020-07-01 株式会社Sumco レーザマーク付きシリコンウェーハの製造方法
CN109848840A (zh) * 2018-12-14 2019-06-07 厦门大学 一种光化学与机械抛光相结合的半导体晶片加工装置
CN110044298B (zh) * 2019-05-16 2024-02-27 苏州慧利仪器有限责任公司 晶棒承载装置以及立式激光干涉检测设备
CN110739390B (zh) * 2019-10-24 2022-08-26 中芯越州集成电路制造(绍兴)有限公司 温度补偿型表面声波滤波器件及其制造方法
CN115890478A (zh) * 2022-12-29 2023-04-04 西安奕斯伟材料科技有限公司 抛光头和抛光设备
CN117681064B (zh) * 2024-02-04 2024-04-30 合肥先端晶体科技有限责任公司 一种基于紫外光的金刚石快速抛光方法及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186338A (ja) 2011-03-07 2012-09-27 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法
JP2013078826A (ja) * 2011-10-04 2013-05-02 Shin Etsu Handotai Co Ltd ウェーハの加工方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07108455B2 (ja) * 1991-07-11 1995-11-22 株式会社タムラ製作所 スプレーフラクサの噴霧制御方法
JP2628448B2 (ja) 1993-10-08 1997-07-09 住友シチックス株式会社 半導体基板の鏡面研磨方法
JP3601937B2 (ja) 1997-05-27 2004-12-15 株式会社ルネサステクノロジ 表面平坦化方法および表面平坦化装置
JP2000216119A (ja) * 1999-01-26 2000-08-04 Mitsubishi Materials Silicon Corp 高平坦度ウェ―ハの加工方法
US6376335B1 (en) * 2000-02-17 2002-04-23 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process
US20020004358A1 (en) * 2000-03-17 2002-01-10 Krishna Vepa Cluster tool systems and methods to eliminate wafer waviness during grinding
US20020004265A1 (en) * 2000-03-17 2002-01-10 Krishna Vepa Grind polish cluster and methods to remove visual grind pattern
US6709981B2 (en) * 2000-08-16 2004-03-23 Memc Electronic Materials, Inc. Method and apparatus for processing a semiconductor wafer using novel final polishing method
US20020094684A1 (en) * 2000-11-27 2002-07-18 Hirasaki George J. Foam cleaning process in semiconductor manufacturing
JP2002289562A (ja) * 2001-03-27 2002-10-04 Mitsubishi Materials Silicon Corp 半導体ウェーハの製造方法
JP2002353173A (ja) 2001-05-25 2002-12-06 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハのラッピング方法およびその装置
JP2004255541A (ja) * 2003-02-27 2004-09-16 Naoetsu Electronics Co Ltd 半導体ウエハ製造方法
CN102380815A (zh) * 2010-09-01 2012-03-21 无锡华润上华半导体有限公司 化学机械研磨方法和系统
JP5716612B2 (ja) * 2011-09-01 2015-05-13 信越半導体株式会社 シリコンウェーハの研磨方法及び研磨装置
JP5741497B2 (ja) * 2012-02-15 2015-07-01 信越半導体株式会社 ウェーハの両面研磨方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186338A (ja) 2011-03-07 2012-09-27 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法
JP2013078826A (ja) * 2011-10-04 2013-05-02 Shin Etsu Handotai Co Ltd ウェーハの加工方法

Also Published As

Publication number Publication date
SG11201601359VA (en) 2016-03-30
JP2015056473A (ja) 2015-03-23
JP5967040B2 (ja) 2016-08-10
CN105612605A (zh) 2016-05-25
DE112014003787T5 (de) 2016-06-09
CN105612605B (zh) 2018-08-21
TW201528356A (zh) 2015-07-16
TWI610358B (zh) 2018-01-01
KR101994782B1 (ko) 2019-07-01
WO2015037188A1 (ja) 2015-03-19
US9748089B2 (en) 2017-08-29
US20160217998A1 (en) 2016-07-28

Similar Documents

Publication Publication Date Title
KR101994782B1 (ko) 경면연마 웨이퍼의 제조방법
KR100206094B1 (ko) 반도체 유리면웨이퍼의 제조방법
KR101486764B1 (ko) 에피택셜 웨이퍼를 제조하는 방법 및 에피택셜 웨이퍼
TWI515783B (zh) Processing method of semiconductor wafers
JP4420023B2 (ja) 半導体ウェーハの測定方法、その製造工程の管理方法、及び半導体ウェーハの製造方法
KR20180067657A (ko) 웨이퍼 연마 방법
KR20190057394A (ko) 실리콘 웨이퍼의 연마 방법 및 실리콘 웨이퍼의 제조 방법
JP2017079249A (ja) 半導体ウェーハの加工方法
JP5472073B2 (ja) 半導体ウェーハ及びその製造方法
JP6493253B2 (ja) シリコンウェーハの製造方法およびシリコンウェーハ
WO2017026092A1 (ja) 半導体ウェーハの製造方法
CN110383427B (zh) 晶圆的制造方法
KR102165589B1 (ko) 실리콘 웨이퍼 연마 방법, 실리콘 웨이퍼 제조 방법 및 실리콘 웨이퍼
KR101328775B1 (ko) 실리콘 에피택셜 웨이퍼의 제조 방법
WO2010016510A1 (ja) 半導体ウェーハの製造方法
JP6471686B2 (ja) シリコンウェーハの面取り方法、シリコンウェーハの製造方法およびシリコンウェーハ
JP5287982B2 (ja) シリコンエピタキシャルウェーハの製造方法
WO2023228787A1 (ja) 研削ウェーハの製造方法及びウェーハの製造方法
KR101249857B1 (ko) 실리콘 웨이퍼 제조 방법
KR101581469B1 (ko) 웨이퍼 연마방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant