KR20160049747A - 발광소자 및 이를 구비한 발광소자 패키지 - Google Patents

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KR20160049747A
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엘지이노텍 주식회사
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Abstract

실시 예에 개시된 발광 소자는, 제1도전형의 도펀트를 갖는 제1 도전형 반도체층; 상기 제1도전형 반도체층 아래에 활성층; 상기 활성층 아래에 제2도전형 도펀트를 갖는 제2 도전형 반도체층; 상기 제2도전형 반도체층 아래에 제2전극; 상기 제1도전형 반도체층 위의 제1영역에 요철 구조를 갖는 제1도전형의 전극 접촉층; 및 상기 전극 접촉층의 요철 구조 위에 배치된 제1전극을 포함하며, 상기 전극 접촉층은 상기 제1전극과 수직 방향으로 오버랩된다.

Description

발광소자 및 이를 구비한 발광소자 패키지{LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE THEREOF}
실시 예는 발광소자에 관한 것이다.
실시 예는 발광 소자를 갖는 발광소자 패키지에 관한 것이다.
발광소자의 하나로서 발광 다이오드(LED: Light Emitting Diode)가 많이 사용되고 있다. 발광 다이오드는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선, 자외선과 같은 빛의 형태로 변환한다.
발광소자의 광 효율이 증가됨에 따라 표시장치, 조명기기를 비롯한 다양한 분야에 사용되고 있다.
실시 예는 제1전극과 접촉 면적이 개선된 전극 접촉층을 갖는 발광 소자를 제공한다.
실시 예는 전극 접촉층에서의 제1전극과 접촉되는 GaN 반도체의 면적을 줄일 수 있도록 한 발광 소자를 제공한다.
실시 예는 요철 구조 또는 복수의 라드(rod) 형상을 갖는 전극 접촉층을 포함하는 발광 소자를 제공한다.
실시 예는 복수의 라드를 갖는 전극 접촉층을 포함하는 발광 소자를 제공할 수 있다.
실시 예는 복수의 라드를 갖는 전극 접촉층과 제1도전형 반도체층 사이에 초격자층을 배치한 발광 소자를 제공할 수 있다.
실시 예에 따른 발광 소자는, 제1도전형의 도펀트를 갖는 제1 도전형 반도체층; 상기 제1도전형 반도체층 아래에 활성층; 상기 활성층 아래에 제2도전형 도펀트를 갖는 제2 도전형 반도체층; 상기 제2도전형 반도체층 아래에 제2전극; 상기 제1도전형 반도체층 위의 제1영역에 요철 구조를 갖는 제1도전형의 전극 접촉층; 및 상기 전극 접촉층의 요철 구조 위에 배치된 제1전극을 포함하며, 상기 전극 접촉층은 상기 제1전극과 수직 방향으로 오버랩된다.
실시 예는 전극 접촉층에서 GaN의 면적을 최소화하여 자외선의 흡수 손실을 줄일 수 있다.
실시 예는 전극 접촉층에 대해 요철 구조 또는 복수의 라드 형상으로 형성해 줌으로써, 제1전극과의 접촉 면적이 개선되어 순방향 전압을 개선시켜 줄 수 있다.
실시 예는 자외선 발광 소자의 전기적 및 광학적인 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 발광 소자의 부분 확대도이다.
도 3 및 도 4는 도 1의 발광 소자의 제1전극의 영역을 나타낸 도면이다.
도 5내지 도 12는 도 1의 발광 소자의 제조과정을 나타낸 도면이다.
도 13은 제2실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 14는 도 13의 발광소자의 부분 확대도이다.
도 15는 도 13의 발광 소자에서 제1전극의 평면도이다.
도 16은 제3실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 17은 도 1의 발광 소자를 갖는 발광 소자 패키지를 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
실시 예의 설명에 있어서, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 첨부된 도면을 참조하여 실시 예들에 따른 발광소자, 발광소자 패키지 및 발광소자 제조방법에 대해 상세히 설명하도록 한다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 측 단면도이고, 도 2는 도 1의 발광 소자의 부분 확대도이다.
도 1 및 도 2를 참조하면, 발광 소자(100)는 제1전극(31), 전극 접촉층(11), 제1도전형 반도체층(12), 활성층(13), 제2도전형 반도체층(15), 및 제2전극(20)을 포함한다.
상기 제1전극(31)과 제2전극(20) 사이의 반도체층들은 발광 구조층(10)으로 정의할 수 있다. 상기 발광 구조층(10)은 전극 접촉층(11), 제1도전형 반도체층(12), 활성층(13) 및 제2도전형 반도체층(15)을 포함한다. 상기 발광 구조층(10)은 상기 활성층(13)과 제2도전형 반도체층(15) 사이에 전자 차단층(14)을 포함할 수 있으며, 다른 예로서, 각 층의 상면 및 하면 중 적어도 하나에 적층된 반도체층을 포함할 수 있다. 상기 활성층(13)은 상기 제1 도전형 반도체층(12)과 상기 제2 도전형 반도체층(15) 사이에 배치될 수 있다.
상기 제1 도전형 반도체층(12)은 제1도전형의 도펀트를 갖는다. 상기 제1도전형 반도체층(12)은 예를 들어, n형 도펀트를 갖는 n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(12)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제1 도전형 반도체층(12)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다. 상기 제1도전형 반도체층(12)은 단층 또는 다층 구조로 배치될 수 있으며, 예컨대 다층 구조는 서로 다른 반도체층이 교대로 배치된 초격자(Super lattice) 구조를 포함할 수 있다.
상기 제1도전형 반도체층(12)의 상면 중에서 상기 전극 접촉층(11)의 외측 영역(A1)은 광 추출 구조(12A)로 형성될 수 있으며, 이러한 광 추출 구조(12A)는 요철 패턴 또는 러프니스로 정의될 수 있으며, 상기 제1도전형 반도체층(12) 상에서 광의 추출 효율을 개선시켜 줄 수 있다.
상기 제1도전형 반도체층(12)의 상면 일부에는 전극 접촉층(11)이 배치되며, 상기 전극 접촉층(11) 상에는 제1전극(31)이 배치된다. 상기 전극 접촉층(11)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트와 같은 제1도전형의 도펀트를 갖는다.
상기 전극 접촉층(11)은 상기 제1도전형 반도체층(12)의 상면의 제1영역 위에 배치될 수 있다. 상기 제1영역은 상기 광 추출 구조(12A)가 형성된 영역을 제외한 영역이 될 수 있다. 상기 제1도전형 반도체층(12)의 제1영역은 돌출부(12B)로 배치될 수 있다. 상기 돌출부(12B)는 상기 제1도전형 반도체층(12)의 상면보다 돌출된 구조일 수 있으며, 상기 전극 접촉층(11)의 면적을 줄여줄 수 있다. 상기 돌출부(12B)는 상기 전극 접촉층(11)의 아래에서 상기 전극 접촉층(11) 방향으로 돌출될 수 있다. 상기 광 추출 구조(12A)는 상기 제1도전형 반도체층(12)과 상기 전극 접촉층(11) 사이의 계면보다 낮은 위치에 배치된다.
상기 전극 접촉층(11)의 하면 너비(D1)는 상기 제1전극(31)의 상면 너비와 동일하거나 작을 수 있으며, 상기 돌출부(12B)의 상면 너비와 동일하거나 작을 수 있다. 상기 돌출부(12B)의 상면 면적은 상기 제1전극(31)의 상면 면적과 동일하거나 작을 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(31)은 금속 재질로 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있다. 상기 제1전극(31)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 전극 접촉층(11)은 도 2와 같이, 서로 다른 재질의 제1층(2) 및 제2층(3)이 교대로 배치된다. 상기 제1층(2)은 AlGaN계 반도체이며, 상기 제2층(3)은 GaN 반도체를 포함한다. 상기 AlGaN계 반도체에서 알루미늄(Al)의 조성은 0.02%내지 0.15% 범위 예컨대, 0.04% 내지 0.08% 범위를 포함하며 상기 알루미늄의 조성이 0.02%보다 작으면 광 흡수 손실이 발생될 수 있고, 0.15%를 초과할 경우 반도체 결정 품질의 저하 및 순방향 전압이 상승하게 되는 문제가 있다.
상기 전극 접촉층(11)은 요철 구조를 포함한다. 상기 요 구조(11A)의 깊이는 상기 전극 접촉층(11)의 두께와 동일한 깊이로 형성될 수 있다. 상기 전극 접촉층(11)의 요 구조(11A)에는 상기 제1 및 제2층(2,3)의 측면이 노출될 수 있다. 상기 제1 및 제2층(2,3)은 상기 제1도전형 반도체층(12)의 하면에 대해 경사진 면으로 배치될 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 제1전극(31)은 상기 전극 접촉층(11)의 요철 구조 상에 복수의 돌기(31A)를 갖고, 상기 제1 및 제2층(2,3)의 측면에 접촉될 수 있다. 상기 복수의 돌기(31A)는 상기 제1도전형 반도체층(12)의 돌출부(12B)에 접촉될 수 있다. 상기 제1전극(31)과 상기 전극 접촉층(11)의 접촉 면적은 증가될 수 있다. 상기 제1전극(31)과 전극 접촉층(11)의 접촉 면적이 증가되기 때문에, 순방향 전압이 개선될 수 있고, 전류를 확산시켜 줄 수 있다. 상기 요철 구조의 철 구조는 삼각 또는 다각 형상과 같은 다각 기둥 형상을 포함하며, 상부로 갈수록 점차 좁은 너비를 갖거나, 상/하부 너비가 동일할 수 있다. 상기 요철 구조의 철 구조는 서로 동일한 높이이거나 서로 다른 높이로 배치될 수 있다.
상기 전극 접촉층(11)의 상기 제1층(2) 및 제2층(3)의 페어는 100 내지 150 범위의 페어를 포함하며, 상기 페어 수가 상기 범위보다 작은 경우 반도체층의 성장 시 전위 차단이나 크랙 제어 효과가 저하될 수 있고, 상기 범위 보다 큰 경우 GaN 영역이 많아져 자외선의 흡수 손실이 클 수 있다. 상기 제1층(2) 및 제2층(3) 각각의 두께는 1nm 내지 10nm 범위 예컨대, 1~3nm 범위를 포함하며, 상기 각 층의 두께가 두꺼울 경우 전위 블록킹 및 크랙 제어가 어려운 문제가 있다.
상기 전극 접촉층(11)의 두께는 300nm 내지 1500nm 범위를 포함하며, 상기 두께 범위보다 작은 경우 상기 요철 구조가 제1도전형 반도체층(12)의 돌출부(12B)에도 형성될 수 있으며 이 경우 제1전극(31)이 AlGaN계 제1도전형 반도체층(12)과의 접촉 면적이 증가하게 되는 문제가 있다. 또한 상기 전극 접촉층(11)의 두께가 상기 범위보다 두꺼운 경우 제2층(3)인 GaN 반도체가 많아져 광 흡수 손실이 커지는 문제가 있다.
제1실시 예에 따른 전극 접촉층(11)은 제1층(2)과 제2층(3)의 초격자 구조로 배치하고, 또한 제1전극(31)과의 접촉을 위해 요철 구조로 제공한다. 이에 따라 AlGaN계 제1층과 제1전극(31)의 접촉시의 순방향 전압이 증가되는 것을 줄여줄 수 있고, GaN 재질의 제2층(3)에 의한 광 흡수 손실을 줄여줄 수 있다. 실시 예는 제1전극(31)과의 접촉 효율 및 GaN에 의한 흡수 손실을 고려한 요철 구조를 갖는 전극 접촉층(11)을 제공할 수 있다.
상기 제1전극(31)은 도 3과 같이, 상기 제1도전형 반도체층(12)의 일부 영역 예컨대, 센터 영역에 배치될 수 있고, 도 4와 같이 암 패턴 또는 분기 패턴을 갖는 제1전극(31)으로 배치될 수 있다.
상기 활성층(13)은 우물층과 장벽층의 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(13)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성층(13)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(13)이 상기 다중 양자 우물 구조로 구현된 경우, 상기 활성층(13)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있으며, 예를 들어, 우물층/장벽층의 페어는 InGaN/GaN, InGaN/AlGaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/InAlGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어로 구현될 수 있다. 상기 활성층(13)은 자외선부터 가시광선 범위 내의 파장을 선택적으로 발광할 수 있으며, 예컨대 자외선을 발광할 수 있다.
상기 활성층(13)의 아래에는 전자 차단층(14)이 배치될 수 있다. 상기 전자 차단층(14)은 상기 장벽층의 밴드 갭보다 넓은 밴드 갭을 갖는 물질로 형성될 수 있다. 상기 전자 차단층(14)은 AlGaN계 반도체를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2 도전형 반도체층(15)은 상기 활성층(13) 또는 상기 전자 차단층(14) 위에 배치될 수 있다. 상기 제2도전형 반도체층(15)은 제2도전형의 도펀트를 가질 수 있다. 상기 제2도전형 반도체층(15)은 예를 들어, p형 도펀트를 갖는 p형 반도체층을 포함할 수 있다. 상기 제2 도전형 반도체층(15)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(15)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. 상기 제2도전형 반도체층(15)은 단층 또는 다층 구조로 배치될 수 있으며, 예컨대 다층 구조는 서로 다른 반도체층이 교대로 배치된 초격자 구조를 포함할 수 있다.
상기 발광 구조층(10)의 표면에는 보호층(미도시)이 형성되어, 발광 구조층(10)의 표면을 보호할 수 있다.
상기 제2도전형 반도체층(15)의 아래에는 제2전극(20)이 배치되고, 상기 제2도전형 반도체층(15)과 상기 제2전극(20) 사이에는 전류 블록킹층(35)이 배치된다. 상기 전류 블록킹층(35)은 상기 제1전극(31)과 수직 방향으로 오버랩되는 영역에 배치되며, 상기 제1전극(31)의 너비(D1)보다 작은 너비(D2)를 가질 수 있다. 상기 전류 블록킹층(35)은 도 3 및 도 4와 같이, 제1전극(31)의 상면 면적보다 작은 면적을 갖고, 상기 제1전극(31)과 수직 방향으로 오버랩되게 배치될 수 있다. 상기 전류 블록킹층(35)은 상기 전극 접촉층(11)의 너비보다 작은 너비(D2)로 배치되거나, 상기 전극 접촉층(11)의 하면 면적보다 작은 면적을 가질 수 있다. 이러한 전류 블록킹층(35)은 입력되는 전류를 경로를 블록킹하여 확산된 전류가 발광 구조층(10)으로 공급될 수 있도록 한다.
상기 전류 블록킹층(35)의 재질은 절연 재질이거나 금속 재질을 포함하며, 상기 절연 재질은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 적어도 하나를 포함할 수 있으며, 상기 금속 재질은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, Nb, Pt, W, V, Fe, Mo, Pd 또는 Ta 중 적어도 하나를 포함하여 형성될 수 있다.
상기 제2전극(20)은 접촉층(21), 반사층(22), 베리어층(23), 접합층(24) 및 지지부재(25)를 포함한다. 상기 제2전극(20)의 적어도 한 층 또는 적어도 2층 이상은 상기 발광 구조층(10)의 하면 너비보다 넓게 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 접촉층(21)은 상기 제2도전형 반도체층(15)의 아래에 배치된다. 상기 접촉층(21)은 상기 제2도전형 반도체층(15)의 하면에 접촉될 수 있다. 상기 접촉층(21)은 상기 전류 블록킹층(35)의 하면에 접촉될 수 있으며, 이에 대해 한정하지는 않는다. 상기 접촉층(21)는 오믹 접촉층, 또는 투광성 전극층으로 정의될 수 있으며, 이에 대해 한정하지는 않는다. 상기 접촉층(21)은 예컨대, 전도성 산화막 및 전도성 질화막 중 적어도 하나를 포함할 수 있다. 상기 접촉층(21)은 예컨대, ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 상기 접촉층(21)은 금속 재질 예컨대, Ag, Ni, Rh, Pd, Pt, Hf, In, Zn 중 적어도 하나를 포함할 수 있다.
상기 반사층(22)은 상기 접촉층(21)의 아래에 배치되며, 상기 접촉층(21)을 통해 입사된 광을 반사시켜 줄 수 있다. 상기 반사층(22)은 금속 예컨대, 고 반사율을 갖는 금속 재질로 배치될 수 있다. 예컨대 상기 반사층(22)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또는 상기 반사층(22)은 전도성 산화물층/금속층의 적층 구조로 형성될 수 있으며, 예컨대 산화물은 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 물질일 수 있으며, 금속층은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 반사층(22)은 단층 또는 서로 다른 금속을 갖고 다층으로 배치될 수 있다.
상기 베리어층(23)은 상기 반사층(22)과 상기 접합층(24) 사이에 배치된다. 상기 베리어층(23)은 상기 접합층(24)의 물질이 상기 반사층(22)로 확산되는 것을 방지하게 된다. 상기 베리어층(23)은 Ni, Cu, Al, Ti 중 적어도 하나를 포함한다. 상기 베리어층(23)은 제거될 수 있으며, 이에 대해 한정하지는 않는다.
상기 접합층(24)은 상기 베리어층(23) 아래에 배치된다. 상기 접합층(24)은 상기 베리어층(23)과 지지부재(25) 사이에 접합된다. 상기 접합층(24)은 단층 또는 다층으로 형성될 수 있다. 상기 접합층(24)은 금속, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, Nb, Pt, W, V, Fe, Mo, Pd 또는 Ta 중 적어도 하나를 포함하여 형성될 수 있다. 상기 접합층(24)은 Ni, Pt, Ti, W, V, Fe, Mo와 같은 씨드층을 포함할 수 있다.
상기 지지부재(25)는 실시 예에 따른 발광 소자(100)를 지지하며, 외부 전극과 전기적으로 연결되어 상기 발광 구조층(10)에 전원을 제공할 수 있다. 상기 지지부재(25)는 예를 들어, Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W 중 적어도 하나의 금속 또는 둘 이상의 합금으로 형성되거나, 또는 불순물이 주입된 반도체 기판(예: Si, Ge, GaN, GaAs, ZnO, SiC, SiGe 등)로 형성될 수 있다.
도 4 내지 도 12는 도 1의 발광소자의 제조 과정을 나타낸 도면이다.
도 4를 참조하면, 기판(5) 위에 화합물 반도체층이 성장될 수 있다. 상기 기판(5)은 절연성 또는 전도성 기판일 수 있다. 상기 기판(5)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(5) 위에 성장된 반도체층은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxial), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxial) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(5) 위에는 제1반도체층(6) 및 제2반도체층(7)이 성장된다. 상기 제1반도체층(6)은 버퍼층(미도시) 및 언도프드 반도체층(미도시) 중 적어도 하나가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 버퍼층은 기판과 질화물 반도체 사이의 격자 상수를 완화시켜 주게 되며, 상기 언도프드 반도체층은 반도체층의 결정 품질을 개선시켜 주게 된다.
상기 제2반도체층(7)은 제1도전형 도펀트 예컨대, n형 도펀트가 첨가된 n형 반도체층을 형성될 수 있다. 상기 제2반도체층(7)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있으며, 에컨대 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 중 적어도 하나로 형성될 수 있다. 상기 제1 및 제2반도체층(6,7)은 반도체의 결정 품질을 위해 GaN 반도체로 형성될 수 있다.
상기 제2반도체층(7) 상에는 전극 접촉층(11)이 배치된다. 상기 전극 접촉층(11)은 제2도전형 도펀트 예컨대, n형 도펀트가 첨가된 n형 반도체층을 포함한다. 상기 전극 접촉층(11)은 서로 다른 재질의 제1층과 제2층(2,3)이 교대로 배치된 초격자 구조를 포함한다. 상기 제1층(2)은 제1도전형의 AlGaN계 반도체를 포함하며, 상기 제2층(3)은 제1도전형의 GaN을 포함한다. 상기 AlGaN계 반도체에서 알루미늄(Al)의 조성은 0.02%내지 0.15% 범위 예컨대, 0.04% 내지 0.08% 범위를 포함하며 상기 알루미늄의 조성이 0.02보다 작으면 광 흡수 손실이 발생될 수 있고, 0.15를 초과할 경우 반도체 결정 품질의 저하 및 순방향 전압이 상승하게 되는 문제가 있다. 상기 제1층(2) 및 제2층(3)의 페어는 100 내지 150 범위의 페어를 포함하며, 상기 페어 수가 상기 범위보다 작은 경우 반도체층의 성장 시 전위 차단이나 크랙 제어 효과가 저하될 수 있고, 상기 범위 보다 큰 경우 GaN 영역이 많아져 자외선의 흡수 손실이 클 수 있다. 상기 제1층(2) 및 제2층(3) 각각의 두께는 1nm 내지 10nm 범위 예컨대, 1~3nm 범위를 포함하며, 상기 각 층의 두께가 두꺼울 경우, 반도체층 내에 포함된 전위 블록킹 및 크랙 제어 효과가 저하되는 문제가 있다.
상기 전극 접촉층(11) 상에는 제1도전형 반도체층(12)이 형성된다. 상기 제1도전형 반도체층(12)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(12)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1 도전형 반도체층(12)은, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 활성층(13)은 상기 제1도전형 반도체층(12) 상에 형성된다. 상기 활성층(13)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 활성층(13)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 활성층(13)이 상기 다중 양자 우물 구조로 형성된 경우, 상기 활성층(13)은 복수의 우물층과 복수의 장벽층이 교대로 적층되어 형성될 수 있다.
상기 활성층(13) 위에는 전자 차단층(14)이 형성될 수 있으며, 상기 전자 차단층(14)은 상기 활성층(13)의 밴드 갭보다 넓은 밴드 갭을 갖는 물질로 형성될 수 있다. 상기 전자 차단층(14)은 제2도전형 도펀트를 갖는 반도체 예컨대, p형 반도체로 형성될 수 있다.
상기 제2 도전형 반도체층(15)은 상기 전자 차단층(14) 상에 형성될 수 있으며, 예를 들어, p형 반도체층으로 구현될 수 있다. 상기 제2 도전형 반도체층(15)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 도전형 반도체층(15)은, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. 상기 제1도전형 반도체층(12), 상기 활성층(13), 상기 전자 차단층(14) 및 제2도전형 반도체층(15)은 자외선의 광 흡수 방지를 위해, AlGaN계 반도체로 배치될 수 있다.
도 6을 참조하면, 상기 제2도전형 반도체층(15)의 상면 일부에 전류 블록킹층(35)을 형성한다. 상기 전류 블록킹층(35)은 후술되는 제1전극(도 1의 31)이 형성될 영역과 대응되는 영역에 형성될 수 있다. 상기 전류 블록킹층(35)은 절연 물질 또는 금속 물질로 스퍼터링 또는 증착 방식으로 형성될 수 있다. 상기 전류 블록킹층(35)의 절연 재질 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 적어도 하나를 포함할 수 있으며, 상기 금속 재질은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, Nb, Pt, W, V, Fe, Mo, Pd 또는 Ta 중 적어도 하나를 포함하여 형성될 수 있다.
도 7을 참조하면, 상기 제2도전형 반도체층(15) 상에는 제2전극(20)이 형성될 수 있다. 상기 제2전극(20)은 접촉층(21), 반사층(22), 베리어층(23), 접합층(24) 및 지지부재(25)를 포함한다. 상기 접촉층(21)은 상기 제2도전형 반도체층(15) 위에 배치되며 상기 제2도전형 반도체층(15)의 상면에 접촉될 수 있다. 상기 접촉층(21)은 상기 전류 블록킹층(35)의 상면에도 연장될 수 있다. 상기 접촉층(21)는 오믹 접촉층, 또는 투광성 전극층으로 정의될 수 있으며, 이에 대해 한정하지는 않는다. 상기 접촉층(21)은 예컨대, 전도성 산화막 및 전도성 질화막 중 적어도 하나로 증착될 수 있다. 상기 접촉층(21)은 예컨대, ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 상기 접촉층(21)은 금속 재질 예컨대, Ag, Ni, Rh, Pd, Pt, Hf, In, Zn 중 적어도 하나를 포함할 수 있다.
상기 반사층(22)은 상기 접촉층(21)의 위에 형성되며, 금속 예컨대, 고 반사율을 갖는 금속 재질로 증착 공정 또는 도금 공정으로 형성될 수 있다. 예컨대 상기 반사층(22)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 이러한 반사층(22)은 단층 또는 서로 다른 금속을 갖고 다층으로 배치될 수 있다.
상기 베리어층(23)은 상기 반사층(22) 위에 형성된다. 상기 베리어층(23)은 상기 접합층(24)의 물질이 상기 반사층(22)로 확산되는 것을 방지하게 된다. 상기 베리어층(23)은 Ni, Cu, Al, Ti 중 적어도 하나로 증착 공정 또는 도금 공정으로 형성될 수 있다. 상기 베리어층(23)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 접합층(24)은 상기 베리어층(23) 위에 형성된다. 상기 접합층(24)은 상기 베리어층(23)과 지지부재(25) 사이에 접합된다. 상기 접합층(24)은 단층 또는 다층으로 형성될 수 있다. 상기 접합층(24)은 금속, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, Nb, Pt, W, V, Fe, Mo, Pd 또는 Ta 중 적어도 하나를 포함하여 형성될 수 있다. 상기 접합층(24)은 Ni, Pt, Ti, W, V, Fe, Mo와 같은 씨드층을 포함할 수 있다.
상기 지지부재(25)는 금속 또는 캐리어로 형성될 수 있다. 상기 지지부재(25)는 예를 들어, Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W 중 적어도 하나의 금속 또는 둘 이상의 합금으로 형성되거나, 또는 불순물이 주입된 반도체 기판(예: Si, Ge, GaN, GaAs, ZnO, SiC, SiGe 등)로 형성될 수 있다.
도 8 및 도 9를 참조하면, 도 8의 구조를 회전시켜 기판(5)을 제거하게 된다. 상기 기판(5)이 제거되면, 상기 제1 및 제2반도체층(6,7)을 제거하게 된다. 상기 기판(5), 제1 및 제2반도체층(6,7)은 상기 전극 접촉층(11)의 상면이 노출될 수 있도록 제거된다. 하나의 예로서, 상기 기판(5)은 레이저 리프트 오프(LLO: Laser Lift Off) 공정에 의해 제거될 수 있다. 레이저 리프트 오프 공정(LLO)은 상기 기판(5)의 하면에 레이저를 조사하여, 상기 기판(5)과 상기 제1반도체층(6)을 서로 박리시키는 공정이다. 상기 제1 및 제2반도체층(6,7)은 습식 에칭 또는 건식 에칭을 통해 제거될 수 있으며, 이에 대해 한정하지는 않는다.
도 9 및 도 10과 같이, 전극 접촉층(11)의 상면 일부 영역에 마스크층(18)을 형성한 후, 상기 마스크층(18)이 형성되지 않는 영역을 제거하게 된다. 이에 따라 마스크층(18)의 영역이 아닌 영역에 배치된 상기 전극 접촉층(11)을 제거할 수 있어, 제1도전형 반도체층(12) 위에 배치된 GaN 반도체의 면적을 줄여줄 수 있다.
상기 마스크층(18)을 제거한 후 습식 또는 건식 에칭을 통해 남아있는 전극 접촉층(11)을 에칭하여, 요철 구조로 형성하게 된다. 상기 요철 구조의 요 구조(11A)의 깊이는 상기 제1도전형 반도체층(12)의 일부 예컨대 돌출부(12B)가 노출되는 깊이로 형성될 수 있다.
도 11과 같이, 상기 전극 접촉층(11)이 제거된 후, 상기 마스크층(18)의 둘레 영역에 노출된 상기 제1도전형 반도체층(12)에 대해 건식 또는 습식 에칭을 수행하여, 상기 제1도전형 반도체층(12)의 상면에 광 추출 구조(12A)를 형성시켜 줄 수 있다. 여기서, 전극 접촉층(11)에 요철 구조를 형성하는 공정 또는 상기 제1도전형 반도체층(12)에 광 추출 구조(12A)를 형성하는 공정은 서로 순서를 바꾸어 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 12와 같이, 상기 전극 접촉층(11)의 요철 구조에는 제1전극(31)이 형성될 수 있다. 상기 제1전극(31)은 상기 전극 접촉층(11)의 요철 구조 상에 배치될 수 있으며, 상기 전류 블록킹층(35)과 수직 방향으로 오버랩될 수 있다. 이러한 구조물에 대해, 개별 칩 단위로 아이솔레이션(isolation) 에칭을 실시하여, 도 1과 같은 개별 발광 소자 단위로 구분할 수 있다. 상기 반도체층의 표면에는 절연 재질의 보호층(미도시)이 형성될 수 있다. 상기 보호층은 제1도전형 반도체층의 광 추출 구조 상에 증착될 수 있으며, 이에 대해 한정하지는 않는다.
도 13은 제2실시 예에 따른 발광소자를 나타낸 측 단면도이며, 도 14는 도 12의 부분 확대도이며, 도 15는 도 13의 제1전극(31)의 탑뷰에서 바라본 도면이다. 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분은 제1실시 예의 설명을 참조하기로 한다.
도 13 및 도 14를 참조하면, 발광 소자는 제1전극(31), 전극 접촉층(41), 제1도전형 반도체층(12), 활성층(13), 제2도전형 반도체층(15), 및 제2전극(20)을 포함한다.
상기 제1전극(31)과 제2전극(20) 사이의 반도체층들은 발광 구조층(10)으로 정의할 수 있다. 상기 발광 구조층(10)은 전극 접촉층(41), 제1도전형 반도체층(12), 활성층(13) 및 제2도전형 반도체층(15)을 포함한다. 상기 활성층(13)은 상기 제1 도전형 반도체층(12)과 상기 제2 도전형 반도체층(15) 사이에 배치될 수 있다. 상기 발광 구조층(10)은 상기 활성층(13)과 제2도전형 반도체층(15) 사이에 전자 차단층(14)을 포함할 수 있으며, 다른 예로서, 각 층의 상면 및 하면 중 적어도 하나에 적층된 반도체층을 포함할 수 있다.
상기 전극 접촉층(41)은 요철 구조 예컨대, 복수의 라드(rod) 형상을 갖는 반도체를 포함할 수 있다. 상기 전극 접촉층(41)은 제1도전형 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체를 포함할 수 있다. 상기 전극 접촉층(41)은 예컨대 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나로 형성될 수 있으며, 예컨대 상기 제1전극(31)과의 접촉을 위해 GaN 재질로 형성될 수 있으며, AlGaN 재질로 형성할 경우 순방향 전압이 상승하는 문제가 있다.
상기 전극 접촉층(41)은 복수의 라드 형상을 포함할 수 있으며, 상기 각 라드 형상은 도 15와 같이, 육각 기둥 형상일 수 있으며, 다른 예로서 다각 기둥 형상 예컨대, 삼각 기둥, 12각 기둥이거나, 다른 기둥 형상일 수 있다.
상기 전극 접촉층(41)은 복수의 라드 사이의 영역(41A)에 상기 제1전극(31)의 돌기(32)가 연장될 수 있다. 이에 따라 상기 제1전극(31)의 돌기(32)는 상기 전극 접촉층(41)의 표면에 접촉될 수 있다. 상기 제1전극(31)의 돌기(32)는 상기 전극 접촉층(41) 및 상기 제1도전형 반도체층(12)의 돌출부(12B)에 접촉될 수 있다.
상기 전극 접촉층(41)이 라드 형상으로 배치되므로, 제1전극(31)과의 접촉 면적이 증가될 수 있어, 높은 전류에서도 유리할 수 있다. 상기 라드 형상을 갖는 전극 접촉층(41)은 복수개가 서로 이격되고, 각각의 전극 접촉층(41)이 제1전극(31)과 접촉될 수 있다. 상기 전극 접촉층(41)이 GaN으로 형성된 경우, 라드 형상이 아닌 경우에 비해 면적이 감소될 수 있어, 자외선의 흡수 손실을 줄여줄 수 있다.
상기 제1전극(31)로 공급되는 전류는 상기 전극 접촉층(41)을 통해 공급될 수 있다. 이러한 전극 접촉층(41) 및 제1전극(31)은 전류 블록킹층(35)와 수직 방향으로 오버랩되게 배치되므로, 발광 구조층(10)으로 전달되는 전류는 확산될 수 있다.
도 16은 제3실시 예에 따른 발광소자를 나타낸 측 단면도이며, 도 17은 도 16의 발광 소자의 부분 확대도이다.
도 16 및 도 17을 참조하면, 발광 소자는 제1전극(31), 전극 접촉층(52), 초격자층(51), 제1도전형 반도체층(12), 활성층(13), 제2도전형 반도체층(15), 및 제2전극(20)을 포함한다.
상기 전극 접촉층(52)은 도 14와 같이, 요철 구조 예컨대, 복수개가 라드 형상을 갖고 서로 이격되어 배열될 수 있다. 상기 제1전극(31)의 돌기(32)는 상기 전극 접촉층(52)의 라드들 사이의 영역을 통해 상기 전극 접촉층(52) 및 상기 초격자층(51)에 접촉될 수 있다. 다른 예로서, 상기 전극 접촉층(52)는 도 1과 같이 요철 구조로 형성될 수 있다.
상기 초격자층(51)은 상기 전극 접촉층(52)과 제1도전형 반도체층(12) 사이에 배치된다. 상기 초격자층(51)은 도 17과 같이, 서로 다른 반도체 예컨대, 제1층(4) 및 제2층(5)이 교대로 적층된다. 상기 제1층(4)은 예컨대 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나이며, 상기 제2층(5)은 예컨대 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 다른 하나로 형성될 수 있다. 상기 제1층(4) 및 제2층(5)의 페어는 AlGaN/GaN의 페어로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 초격자층(51)은 상기 제1도전형 반도체층(12)의 돌출부(12B) 상에 배치될 수 있으며, 상기 초격자층(51)은 상기 제1전극(31)과 수직 방향으로 오버랩되는 영역에 배치될 수 있다. 이에 따라 상기 초격자층(51)은 반도체층의 성장 시 결함 제어 및 크랙을 방지해 줄 수 있다.
상기 초격자층(51) 및 상기 전극 접촉층(51)은 전류 블록킹층(35)와 수직 방향으로 오버랩되게 배치될 수 있다.
상기와 같은 발광 소자는 패키징된 후 보드 상에 탑재되거나, 보드 상에 탑재될 수 있다. 이후 상기에 개시된 실시 예(들)의 발광 소자를 갖는 발광 소자 패키지 또는 발광 모듈을 설명하기로 한다.
도 18은 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지의 단면도이다.
도 18을 참조하면, 발광 소자 패키지는 몸체(515)와, 상기 몸체(515)에 배치된 제1 리드 프레임(521) 및 제2리드 프레임(523)과, 상기 몸체(515)에 배치되어 상기 제1리드 프레임(521) 및 제2리드 프레임(523)과 전기적으로 연결되는 실시 예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(531)를 포함한다.
상기 몸체(515)는 실리콘과 같은 도전성 기판, PPA 등과 같은 합성수지 재질, 세라믹 기판, 절연 기판, 또는 금속 기판(예: MCPCB)을 포함하여 형성될 수 있다. 상기 몸체(515)는 상기 발광 소자(100)의 주위에 상기 캐비티 구조에 의해 경사면이 형성될 수 있다. 또한 몸체(515)의 외면도 수직하거나 기울기를 가지면서 형성될 수 있다. 상기 몸체(31)는 상부가 개방된 오목한 캐비티(517)을 갖는 반사부(513)와 상기 반사부(513)를 지지하는 지지부(511) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 몸체(515)의 캐비티(517) 내에는 리드 프레임(521,523) 및 상기 발광 소자(100)가 배치되며, 상기 발광 소자(100)는 제2리드 프레임(523) 상에 탑재되고 연결부재(503)로 제1리드 프레임(521)과 연결될 수 있다. 상기 제1리드 프레임(521) 및 제2리드 프레임(523)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 상기 연결 부재(503)는 와이어로 구현될 수 있다. 또한, 상기 제1리드 프레임(521) 및 제2 리드 프레임(523)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있다. 다. 이를 위해 상기 제1리드 프레임(521) 및 제2 리드 프레임(523)상에 별도의 반사층이 더 형성될 수 있으나 이에 한정하지 않는다. 또한, 상기 제1,2 리드 프레임(521,523)은 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다. 상기 제1리드 프레임(521)의 리드부(522) 및 상기 제2리드 프레임(523)의 리드부(524)는 몸체(515)의 하면에 배치될 수 있다.
상기 제1 및 제2리드 프레임(521,523)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있다. 또한, 상기 제1, 2리드 프레임(521,523)은 다층 구조를 가지도록 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 몰딩 부재(531)는 실리콘 또는 에폭시와 같은 수지 재질을 포함하며, 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩 부재(531)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함한다. 상기 몰딩 부재(531)은 상면이 플랫하거나 오목 또는 볼록한 형상으로 형성할 수 있다. 상기 몰딩 부재(531)은 제거될 수 있으며, 상기 몸체(515) 상에 유리가 제공될 수 있다.
상기 몰딩 부재(531) 또는 유리 위에는 렌즈가 배치될 수 있으며, 상기 렌즈는 상기 몰딩 부재(531)와 접촉되거나 비 접촉되는 형태로 구현될 수 있다. 상기 렌즈는 오목 또는 볼록한 형상을 포함할 수 있다.
실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 발광 구조층 11, 31, 52: 전극 접촉층
12: 제1도전형 반도체층 13: 활성층
15: 제2도전형 반도체층 20: 제2전극
21: 접촉층 22: 반사층
23: 베리어층 24: 접합층
25: 지지부재 31: 제1전극
35: 전류 블록킹층 51: 초격자층
100: 발광소자

Claims (13)

  1. 제1도전형의 도펀트를 갖는 제1 도전형 반도체층;
    상기 제1도전형 반도체층 아래에 활성층;
    상기 활성층 아래에 제2도전형 도펀트를 갖는 제2 도전형 반도체층;
    상기 제2도전형 반도체층 아래에 제2전극;
    상기 제1도전형 반도체층 위의 제1영역에 요철 구조를 갖는 제1도전형의 전극 접촉층; 및
    상기 전극 접촉층의 요철 구조 위에 배치된 제1전극을 포함하며,
    상기 전극 접촉층은 상기 제1전극과 수직 방향으로 오버랩되는 발광 소자.
  2. 제1항에 있어서,
    상기 전극 접촉층은 서로 다른 재질의 제1층 및 제2층이 교대로 배치된 초격자 구조를 포함하는 발광 소자.
  3. 제2항에 있어서,
    상기 제1층은 AlGaN계 반도체를 포함하며,
    상기 제2층은 GaN 반도체를 포함하는 발광 소자.
  4. 제1항에 있어서,
    상기 전극 접촉층은 복수의 라드 형상을 포함하는 발광 소자.
  5. 제3항에 있어서,
    상기 전극 접촉층은 GaN 반도체를 포함하는 발광 소자.
  6. 제5항에 있어서,
    상기 전극 접촉층과 상기 제1도전형 반도체층 사이에 배치된 초격자층을 포함하는 발광 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1도전형 반도체층의 상면에는 상기 전극 접촉층의 외측 영역에 배치된 광 추출 구조를 포함하는 발광 소자.
  8. 제7항에 있어서,
    상기 전극 접촉층의 요 구조의 깊이는 상기 전극 접촉층의 두께와 동일한 깊이를 갖는 발광 소자.
  9. 제7항에 있어서,
    상기 제1도전형 반도체층은 상기 전극 접촉층의 아래에서 상기 제1도전형 반도체층의 상면보다 상기 전극 접촉층 방향으로 돌출된 돌출부를 포함하는 상기 발광 소자.
  10. 제7항에 있어서,
    상기 제2도전형 반도체층과 상기 제2전극 사이에 상기 제1전극과 수직 방향으로 오버랩되는 전류 블록킹층을 포함하는 발광 소자.
  11. 제7항에 있어서,
    상기 전극 접촉층 및 상기 제1도전형 반도체층는 n형 도펀트를 포함하며,
    상기 제2도전형 반도체층은 p형 도펀트를 포함하며,
    상기 활성층은 자외선 광을 발생하는 발광 소자.
  12. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2전극은, 상기 제2도전형 반도체층 아래에 배치된 접촉층;
    상기 접촉층 아래에 배치된 반사층;
    상기 반사층 아래에 배치된 접합층; 및
    상기 접합층 아래에 지지부재를 포함하는 발광 소자.
  13. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1전극은 상기 전극 접촉층 및 상기 제1도전형 반도체층에 접촉되는 발광 소자.
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