KR20160046974A - 과전류 보호 회로를 갖는 전압 레귤레이터 - Google Patents

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Abstract

본 발명은 과전류 보호 회로를 갖는 전압 레귤레이터에 관한 것으로서, 제어 신호가 입력되는 패스 트랜지스터, 패스 트랜지스터의 출력 전압을 분압하여 피드백 전압을 출력하는 피드백부, 기준 전압과 피드백 전압의 차이에 따라 제어 신호를 패스 트랜지스터로 출력하는 에러 앰프 및 패스 트랜지스터를 통해 흐르는 전류가 설정 크기 이상일 때, 패스 트랜지스터를 통해 흐르는 전류와 출력 전압의 크기에 따라 패스 트랜지스터의 제어 신호의 크기를 변화시켜 패스 트랜지스터의 출력 전류를 제한해 출력 전압이 제1 설정 전압 이하로 감소하기 전까지 출력 전류를 제한 전류로 일정하게 유지시키는 과전류 보호 회로부를 포함한다. 과전류 보호 회로부는 패스 트랜지스터를 흐르는 전류를 감지하는 제1 저항, 제한 전류에 대한 전압에 타측 입력 단자에 연결되는 앰프, 앰프의 출력 단자에 게이트 단자가 연결되어 있고 상기 패스 트랜지스터의 게이트 단자에 드레인 단자가 연결되는 트랜지스터, 그리고 앰프의 타측 입력 단자와 연결되어 상기 제한 전류에 대응하는 전압을 생성하여 증폭기의 타측 입력 단자로 인가하는 제한 전류 설정부를 포함한다.

Description

과전류 보호 회로를 갖는 전압 레귤레이터{VOLTAGE REGULATOR HAVING OVERCURRENT PROTECTION CIRCUIT}
본 발명은 과전류 보호 회로를 갖는 전압 레귤레이터에 관한 것이다.
전압 레귤레이터(voltage regulator)는 불안정한 전압을 안정된 전압으로 변환하여, 이 전압을 사용하는 블록에 안정적인 전압을 공급하도록 하는 것이다.
도 1을 참고로 하여, 종래의 전압 레귤레이터의 구조에 대하여 설명한다.
도 1에 도시한 것처럼, 종래의 전압 레귤레이터는 반전 단자(-)로 기준 전압(VREF)이 인가되는 에러 앰프(error amplifier)(11), 입력 전압(VIN)에 소스 단자가 연결되어 있고 에러 앰프(11)의 출력 단자에 게이트 단자가 연결되어 있고 드레인 단자로 출력 전압(VOUT)을 출력하는 패스트랜지스터(MP1), 그리고 패스 트랜지스터(MP1)의 드레인 단자와 접지 사이에 직렬로 연결되어 있고 에러 앰프(11)의 비반전 단자(+)에 공통 단자가 연결되어 있는 저항(R1, R2)을 구비한다.
이때, 패스 트랜지스터(MP1)는 P형 MOS(metal oxide silicon) 트랜지스터(즉, PMOS)로서 전류를 출력 단자로 전달하므로 패스 트랜지스터이며, 저항(R1, R2)은 패스 트랜지스터(MP1)에 흐르는 전류량에 따른 패스 트랜지스터(MP1)의 드레인 전압의 변화를 감지하여 에러 앰프(11)로 피드백 전압(VFB)을 인가한다.
패스 트랜지스터(MP1)에 흐르는 전류는 출력 전압(VOUT)에 연결될 수 있는 임의의 외부 부하에 의해 변동한다.
출력 전압(VOUT)은 분압 저항으로 기능하는 저항(R1, R2)에 의해 분압된 후 피드백 전압(VFB)으로서 에러 앰프(11)의 비반전 단자로 인가된다. 따라서, 저항(R1, R2)은 전압 레귤레이터의 출력 전압(VOUT)을 분압하여 피드백 전압(VFB)을 생성하는 피드백부로 기능한다. 이때, 출력 전압(VOUT)은 'VOUT=VFB×(1+R1/R2)'의 크기를 갖게 된다.
피드백 전압(VFB)은 에러앰프(11)의 비반전 단자에 연결되어 출력에 부하 등의 변동이 없는 경우에 피드백 루프가 구성되어 있으므로 기준 전압(VREF)의 값에 수렴한다.
이때, 에러 앰프(11)는 반전 단자(-)로 인가되는 기준 전압(VREF)과 비반전 단자(+)로 인가되는 피드백 전압(VFB)의 차이의 전압을 증폭하여 패스 트랜지스터(MP1)의 게이트 단자로 인가되므로, 패스 트랜지스터(MP1)에 흐르는 전류의 양은 에러 앰프(11)에서 출력되는 전압(VDRIVE)의 크기에 따라 정해진다.
피드백 전압(VFB)의 크기가 증가하면 패스 트랜지스터(MP1)의 게이트 전압을 출력하는 에러 앰프(11)의 출력 전압(VDRIVE)이 증가하여 패스 트랜지스터(MP1)를 통해 흐르는 전류는 감소하므로 출력 전압(VOUT)은 감소하게 되고, 반대로, 피드백 전압(VFB)의 크기가 감소하면 에러 앰프(11)의 출력 전압(VDRIVE)이 감소하여 패스 트랜지스터(MP1)를 통해 흐르는 전류는 증가하므로 출력 전압(VOUT)은 증가한다.
따라서, 출력 전압(VOUT)을 출력하는 단자에 연결된 외부의 임의의 부하를 가정 시에, 이 부하의 크기의 증감에 따라 출력 전압(VOUT)의 크기는 변화하게 되고 결과적으로 피드백 전압(VFB)의 크기도 변화한다.
부하가 증가하여, 즉, 부하 저항이 감소하여 출력 전류가 증가함에 따라 출력 전압(VOUT)이 감소하면, 저항(R1, R2)에 분압된 전압의 크기가 감소하여 에러 앰프(11)로 인가되는 피드백 전압(VFB)은 감소한다. 이로 인해, 에러 앰프(11)의 출력 전압(VDRIVE)이 감소하고, 패스 트랜지스터(MP1)에 흐르는 전류가 증가하면 출력 전압(VOUT)이 상승하게 된다.
반대로, 부하가 감소하여, 즉, 부하 저항이 증가하여, 출력 전류가 감소함에 따라 출력 전압(VOUT)이 증가하면, 저항(R1, R2)에 분압된 전압의 크기가 증가하므로 에러 앰프(11)로 인가되는 피드백 전압(VFB)이 증가하여, 패스 트랜지스터(MP1)를 흐르는 전류가 감소하여 출력 전압(VOUT)은 감소하게 된다.
그런데, 이러한 전압 레귤레이터의 출력 전류가 부하의 급격한 증가로 인해 과도하게 흐르게 되면, 이 과전류로 인해 패스 트랜지스터(MP1)가 손상되는 문제가 발생한다.
이를 방지하기 위해, 도 2와 같이, 저항(R31)과 P형 트랜지스터(MP21)를 추가하여 과전류 상태인 비정상 상태일 때 패스 트랜지스터(MP1)를 과전류로부터 보호하게 된다.
즉, 부하의 증가로 인해 출력 전류(IOUT)가 증가하여 전압 레귤레이터가 과전류 상태가 되면, 패스 트랜지스터(MP1)를 흐르는 전류는 증가하게 되고, 과전류 보호 회로로 기능하는 저항(R31)의 양단에 인가되는 전압 역시 증가한다.
이때, 저항(R31)의 양단에 인가되는 전압이 설정 전압 이상으로서 트랜지스터(MP21)의 문턱 전압보다 높아지면 트랜지스터(MP21)는 턴온(turn-on)되기 시작하여 트랜지스터(MP21)를 통해 전류가 흐른다. 이때, 설정 전압은 설정된 과전류가 흐르기 시작할 때 문턱 전압에 도달하도록 저항(R31)의 값으로 미리 조정된다. 이를 통해 패스 트랜지스터(MP1)의 게이트 전압, 즉 에러 앰프(11)의 출력 전압(VDRIVE)이 더 이상 낮아지지 않도록 하여 패스 트랜지스터(MP1)에 흐르는 전류를 제한하게 된다.
상기와 같이, 과전류가 흐르게 될 때, 저항(R31)과 트랜지스터(MP21)에 의해 패스 트랜지스터(MP1)로 흐르는 전류는 제한되므로, 과전류로 인한 패스 트랜지스터(MP1)의 손상이 방지된다.
도 2에 도시한 전압 레귤레이터의 전류-전압 특성을 간략화하여 살펴보면 도 3과 같다.
도 3을 참고로 하면, 무 부하에서 제한 전류(I1)까지 전압 레귤레이터의 저항(R1, R2)과 에러 앰프(11)의 동작에 의해 부하의 변화에 무관하게 출력 전압(VOUT)은 일정한 크기의 전압(V1)을 유지하게 되고, 설정된 제한 전류(I1)에 도달하게 되면, 전압 레귤레이터의 출력 단자[즉, 출력 전압(VOUT)을 출력하는 단자]에서 출력되는 출력 전류(IOUT)의 크기는 일정한 제한값(즉, 제한 전류)(I1)으로 제한된다.
이런 상태에서, 부하가 계속 증가하면, 즉 부하저항이 작아지면, 출력 전류(IOUT)가 제한 전류(I1)로 제한되어 있으므로 출력 전압(VOUT)은 감소하게 된다.
부하의 증가로 인해 과전류 상태일 때, 도 3에 도시한 것처럼, 출력 전류(IOUT)는 일정한 제한 전류(I1)를 유지하지만 출력 전압(VOUT)은 최대값인 전압(V1)에서 급격히 감소하고 최종적으로 접지 레벨까지 감소하게 된다.
이러한 과전류 제한 현상은 전압 레귤레이터가 접지와 단락(short)되었을 경우에도 도3에서 확인 가능하듯 동일하게 발생한다.
도 2의 전압 레귤레이터에서, 소모 전력(Pd)은 Pd=(VIN-VOUT)×IOUT으로 간략하게 산출될 수 있다.
따라서, 전류제한 동작 시에, 입력 전압(VIN)이 고정일 때, 출력 전압(VOUT)이 감소할수록 소모전력(Pd)은 증가하여 출력 전압(VOUT)이 접지 레벨까지 감소하거나 단락 시와 같은 단락 현상이 발생하게 되면 소모 전력(Pd)은 크게 증가하여 전압 레귤레이터의 발열 현상이 발생한다.
이러한 소모 전력 증가로 인한 발열로 인해 패스 트랜지스터(MP1)의 열화 현상이 발생하면 전압 레귤레이터의 수명이 급격하게 단축되는 문제가 발생한다.
또한, 이상적인 전압 레귤레이터의 출력 파형은, 도 3의 파형(VIDEAL)으로 도시한 것처럼, 출력 전압(VOUT)은 출력 전류(IOUT)에 상관없이 일정하게 유지되다가, 전류 제한 시점이 될 때 제한 전류(I1)로 전류 제한이 이루어져야 한다. 이를 위해서는, 트랜지스터(MP21)가 완전히 턴오프되어 있다가 전류 제한 시점에서 정확하게 턴온되어야 한다.
하지만, 실제로 저항(R31) 양단의 전압은, 출력 전류(IOUT)의 증가에 대해 비례적으로 서서히 증가함에 따라, 트랜지스터(MP31)의 게이트-소스간 전압(VGS)의 선형적인 마이너스(-) 증가로 인하여 저항(R31)의 양단 전압이 문턱 전압에 완전히 도달하기 이전에도 트랜지스터(MP31)는 약하게 턴온 된다.
이처럼, 저항(R31)의 양단 전압이 트랜지스터(MP31)의 문턱 전압에 도달하기 전부터 트랜지스터(MP31)의 턴온 상태로 인한 누설 전류로 인해 패스 트랜지스터(MP1)의 게이트 전압을 제한하기 시작하여, 출력 전류(IOUT)에 따른 출력 전압(VOUT)은 도 3의 파형(VACTUAL_PRIOR)으로 도시한 것처럼 제한 전류(I1) 이전부터 서서히 감소하기 시작하여 정확한 시점(I1)에 전류 제한이 행해지지 않게 되고, 이로 인해, 실제 전압 파형(VACTUAL_PRIOR)은 이상적인 전압 파형(VIDEAL)과 차이를 가지게 된다.
본 발명이 이루고자 하는 기술적 과제는 출력 전류를 안정적으로 제한하는 전압 레귤레이터의 동작의 안정성을 향상시키기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 단락시의 과도한 소모 전력으로 인한 전압 레귤레이터의 과전류 발생 및 단락 시의 과도한 소모 전력으로 인한 패스 트랜지스터의 손상을 방지하여 전압 레귤레이터의 수명을 연장하기 위한 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 출력 전류의 증가로 인한 출력 전압의 감소로 인하여 제한 전류 이전에 출력 전압이 강하하는 양을 감소시켜 레귤레이션 전압을 이상적인 전압 파형에 근접하게 하도록 하는 것이다.
본 발명의 한 특징에 따른 과전류 보호 회로를 갖는 전압 레귤레이터는 입력 전압이 인가되고 제어 단자로 인가되는 제어 신호에 따라 해당 크기의 출력 전압을 생성하여 출력 단자로 출력하는 패스 트랜지스터; 상기 패스 트랜지스터와 접지 사이에 연결되어, 상기 패스 트랜지스터의 출력 단자에서 출력되는 상기 출력 전압을 분압하여 피드백 전압을 출력하는 피드백부; 기준 전압과 상기 피드백 전압을 입력 받아, 상기 기준 전압과 상기 피드백 전압을 비교하여 상기 기준 전압과 상기 피드백 전압의 차이에 따라 상기 제어 신호를 상기 패스 트랜지스터로 출력하는 에러 앰프; 그리고 상기 패스 트랜지스터를 통해 흐르는 전류가 설정 크기 이상인 과전류일 때, 상기 패스 트랜지스터를 통해 흐르는 전류와 상기 출력 전압의 크기에 따라 상기 패스 트랜지스터의 제어 신호의 크기를 변화시켜 상기 패스 트랜지스터의 출력 전류를 제한하여, 상기 출력 전압이 제1 설정 전압 이하로 감소하기 전까지 상기 출력 전류를 제한 전류로 일정하게 유지시키고 상기 제1 설정 전압보다 낮은 제2 설정 전압 미만에서는 상기 출력 전류를 단락 전류로 폴드백시키는 과전류 보호 회로부를 포함한다.
이때, 과전류 보호 회로부는 패스 트랜지스터를 흐르는 전류를 감지하여 전압으로 변환하여 출력하는 제1 저항; 상기 제1 저항에 일측 입력 단자가 연결되어 있고 상기 제한 전류에 대응하는 전압에 타측 입력 단자에 연결되어 있는 앰프; 상기 앰프의 출력 단자에 게이트 단자가 연결되어 있고 상기 패스 트랜지스터의 게이트 단자에 드레인 단자가 연결되어 상기 증폭기의 출력 단자로부터 인가되는 신호에 따라 동작 상태가 변하여 상기 패스 트랜지스터의 게이트 단자로 인가되는 전압의 크기를 제어하는 트랜지스터; 그리고 상기 앰프의 타측 입력 단자와 연결되어 상기 제한 전류에 대응하는 전압을 생성하여 상기 증폭기의 타측 입력 단자로 인가하는 제한 전류 설정부를 포함한다.
상기 제한 전류 설정부는 상기 입력 전압에 일측 단자가 연결되어 있는 정전류원; 상기 입력 전압에 일측 단자가 연결되어 있고 상기 증폭기의 반전 단자에 타측 단자가 연결되어 있는 제2 저항; 그리고 상기 정전류원과 상기 제2 저항에 연결되어, 상기 정전류원의 정전류를 상기 제2 저항으로 미러링하여 상기 제2 저항이 상기 증폭기의 반전 단자로 일정한 전압을 인가하도록 하는 제1 전류 미러부를 포함할 수 있다.
상기 과전류 보호 회로부는 상기 입력 전압과 상기 에러 앰프에 연결되어 있고, 상기 패스 트랜지스터를 흐르는 전류를 설정된 비율로 감소시킨 후 감지하는 출력 전류 감지부; 상기 출력 전류 감지부와 상기 제1 저항의 타측 단자에 연결되어 있고, 출력 전류 감지부에서 감지된 전류의 미러 전류를 생성하여, 상기 제1 저항이 상기 미러 전류를 이용해 상기 패스 트랜지스터에 과전류가 흐르는지의 여부를 감지할 수 있도록 하는 제2 전류 미러부; 그리고 상기 출력 전압이 인가되고 상기 제2 전류 미러부와 연결되어, 상기 출력 전압 및 상기 피드백 전압 중 적어도 하나에 따라 동작 상태가 변하여 상기 제2 전류 미러부에서 생성되는 미러 전류의 크기를 조절하여 출력 전류를 조절하고, 상기 출력 전압이 상기 제1 설정 전압 이하로 감소하기 전까지는 상기 출력 전류를 상기 제한 전류로 유지시키는 단락 회로 보호부를 더 포함할 수 있다.
상기 출력 전류 감지부는 상기 입력 전압에 소스 단자가 연결되어 있고 상기 제어 신호를 출력하는 상기 에러 앰프의 출력 단자에 게이트 단자가 연결되어 있으며 상기 제2 전류 미러부에 드레인 단자가 연결되어 있는 트랜지스터를 포함하는 것이 좋다.
상기 제2 전류 미러부는 상기 출력 전류 감지부의 트랜지스터의 드레인 단자에 드레인 단자와 게이트 단자가 연결되어 있어 있고 접지에 소스 단자가 연결되어 있는 제1 트랜지스터; 그리고 상기 과전류 제한 구동부의 상기 제1 저항의 타측 단자에 드레인 단자가 연결되어 있고 상기 제2 전류 미러부의 상기 제1 트랜지스터의 게이트 단자에 게이트 단자가 연결되어 있고 접지에 소스 단자가 연결되어 있는 제2 트랜지스터를 포함할 수 있다.
상기 단락 회로 보호부는 상기 제2 전류 미러부의 제1 트랜지스터의 드레인 단자에 드레인 단자와 게이트 단자가 연결된 제1 트랜지스터; 그리고 상기 제1 트랜지스터의 소스 단자에 드레인 단자가 연결되어 있고, 상기 출력 전압에 게이트 단자가 연결되어 있고 접지에 소스 단자가 연결되어 있는 제2 트랜지스터를 포함할 수 있다.
상기 단락 회로 보호부는 상기 피드백 전압에 입력 단자가 연결되어 있는 레벨 조정 버퍼; 그리고 상기 레벨 조정 버퍼의 출력 단자에 게이트 단자가 연결되어 있고, 상기 제1 트랜지스터의 소스 단자에 드레인 단자가 연결되어 있으며 접지에 소스 단자가 연결되어 있는 제3 트랜지스터를 더 포함할 수 있고, 이로 인해, 상기 단락 회로 보호부의 제2 트랜지스터가 턴오프된 후 상기 출력 전압이 상기 제2 설정 전압까지 감소한다.
상기 단락 회로 보호부는 상기 전류 미러부의 제1 트랜지스터의 드레인 단자에 드레인 단자와 게이트 단자가 연결된 제1 트랜지스터; 상기 피드백 전압에 입력 단자가 연결되어 있는 레벨 조정 버퍼; 그리고 상기 레벨 조정 버퍼의 출력 단자에 게이트 단자가 연결되어 있고, 상기 제1 트랜지스터의 소스 단자에 드레인 단자가 연결되어 있으며 접지에 소스 단자가 연결되어 있는 제3 트랜지스터를 포함할 수 있다.
이러한 특징에 따르면, 전압 레귤레이터에 과전류가 인가될 때 전류 폴드백(fold-back) 기능에 의해 제한 전류가 단락 전류까지 감소하여 소모 전력(Pd)가 감소하므로, 고정 제한 전류 보호 기능을 가진 전압 레귤레이터에 비해 발열현상이 감소한다. 이로 인해, 발열로 인한 패스 트랜지스터의 손상이 방지되어 전압 레귤레이터의 수명이 연장된다.
또한, 전류 폴드백 기능이 수행될 때 출력 전압이 설정 전압까지 감소할 때까지 출력 전류는 일정한 크기로 유지되는 일정 전류 제한(constant current limit) 방식이 혼합된 방식이므로, 전형적인 폴드백 방식의 동작 특성인 즉각적인 전류의 감소 및 출력 전압 단락이 발생하지 않아, 순간적인 과도(transient) 전류가 발생하여 출력 전압이 순간적으로 다소 감소하더라도 부하쪽으로의 고정 제한 전류의 출력이 가능하므로 부하의 구동이 가능해지고 출력 전압도 바로 단락되지 않게 되므로, 전압 레귤레이터를 이용하는 시스템이 보다 안정적으로 동작할 수 있게 해 준다.
또한, 패스 트랜지스터의 게이트 전압의 크기를 제어하는 트랜지스터의 턴온 동작을 제어하기 위해서 수동소자인 저항을 직접 이용하지 않고 증폭기를 이용하므로, 패스 트랜지스터를 흐르는 전류가 제한 전류에 도달하기 전에 전압 레귤레이터의 전류 제한 기능이 동작하여 출력 전압이 강하되는 현상이 방지된다.
따라서, 제한 전류 이전에 출력 전압이 강하하지 않도록 하므로써 출력 전압의 파형을 이상적인 파형에 근접하도록 하여 전압 레귤레이터의 기능성을 향상시켜 과전류 보호 회로가 전압 레귤레이터의 동작에 가능한 한 최소한의 영향을 미치도록 한다.
도 1은 종래의 전압 레귤레이터의 회로도이다.
도 2는 종래의 과전류 보호 회로를 구비한 전압 레귤레이터의 회로도이다.
도 3은 도 2에 도시한 전압 레귤레이터의 출력 전류-출력 전압 특성을 개략적으로 도시한 그래프로서, 원 안의 도면은 그래프에 원으로 표시된 부분의 확대도이다.
도 4는 본 발명의 한 실시예에 따른 과전류 보호 회로를 갖는 전압 레귤레이터의 회로도이다.
도 5는 도 4에 도시한 전압 레귤레이터의 출력 전류-출력 전압 특성을 개략적으로 도시한 그래프로서, 원 안의 도면은 그래프에 원으로 표시된 부분의 확대도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
첨부한 도면을 참고로 하여 본 발명의 한 실시예에 따른 과전류 보호 회로를 갖는 전압 레귤레이터에 대하여 설명하면 다음과 같다.
도 2에 도시한 전압 레귤레이터와 비교하여 동일한 구조를 갖고 같은 기능을 수행하는 구성요소에 대해서는 도 2와 같은 도면 부호를 부여한다.
도 4에 도시한 본 발명의 한 실시예에 따른 과전류 보호 회로를 갖는 전압 레귤레이터는 반전 단자(-)로 기준 전압(VREF)이 인가되는 에러(error) 앰프(11); 입력 전압(VIN)에 소스 단자가 연결되어 있고 에러 앰프(11)의 출력 단자에 게이트 단자가 연결되어 있고 드레인 단자로 출력 전압(VOUT)을 출력하는 패스 트랜지스터(MP1); 패스 트랜지스터(MP1)의 드레인 단자와 접지 사이에 직렬로 연결되어 있고 에러 앰프(11)의 비반전 단자(+)에 공통 단자가 연결되어 있는 저항(R1, R2); 그리고 과전류 보호 회로부(100)를 구비한다.
패스 트랜지스터(MP1)는 PMOS 트랜지스터로서, 입력 전압(VIN)이 인가되고 에러 앰프(11)에서 출력되는 제어 신호에 따라 동작 상태가 제어되어 출력 전압(VOUT)을 출력하는 출력 단자를 통해 해당 크기의 출력 전류(IOUT)를 부하(도시하지 않음)로 전달한다.
저항(R1, R2)은 패스 트랜지스터(MP1)의 출력 단자에서 출력되는 출력 전압(VOUT)을 분압하여 피드백 전압(VFB)을 에러 앰프(11)의 비반전 단자(+)로 인가하는 피드백부를 구성한다.
과전류 보호 회로부(100)는 패스 트랜지스터(MP1)를 통해 흐르는 전류가 설정 크기 이상인 과전류일 때, 패스 트랜지스터(MP1)를 통해 흐르는 전류와 출력 전압(VOUT)의 크기에 따라 패스 트랜지스터(MP1)의 에러 앰프(11)의 출력 전압(VDRIVE) 즉, 패스 트랜지스터(MP1)의 게이트 전압의 크기를 변화시켜 출력 전류(IOUT)를 제한하여 출력 전압(VOUT)이 설정 전압(예, 제1 설정 전압)(V1) 이하로 감소하기 전까지 출력 전류(IOUT)를 제한전류(I1)로 일정하게 유지시키고 설정 전압(V2)(예, 제2 설정 전압) 미만에서는 단락 전류(I2)로 폴드백시킨다.
이러한 과전류 보호 회로부(100)는 입력 전압(VIN), 에러 앰프(11) 및 패스 트랜지스터(MP1)에 연결되어, 패스 트랜지스터(MP1)를 통해 흐르는 전류를 설정된 비율로 감소시킨 후 감지하는 출력 전류 감지부(MP2); 입력 전압(VIN) 및 에러 앰프(11)와 연결되어 있고, 패스 트랜지스터(MP1)를 통해 흐르는 전류가 과전류일 경우 패스 트랜지스터(MP1)로 흐르는 전류의 크기를 제한하여 패스 트랜지스터(MP1)를 과전류로부터 보호하는 과전류 제한 구동부(110); 출력 전류 감지부(MP2)와 과전류 제한 구동부(110)에 연결되어 있고, 출력 전류 감지부(MP2)에서 감지된 전류의 미러 전류를 생성하여, 과전류 제한 구동부(110)가 미러 전류를 이용해 패스 트랜지스터(MP1)에 과전류가 흐르는지의 여부를 감지할 수 있도록 전류를 전달하는 전류 미러(current mirror)부(예, 제2 전류 미러부)(120); 출력 전압(VOUT)과 피드백 전압(VFB)이 인가되고 전류 미러부(120)와 연결되어, 출력 전압(VOUT)과 피드백 전압(VFB)에 따라 동작 상태가 변하여 전류 미러부(120)에서 생성되는 미러 전류의 크기를 조절하여 결과적으로 출력 전류(IOUT)를 조절하고, 이때, 출력 전압(VOUT)이 설정 전압(V1) 이하로 감소하기 전까지는 출력 전류(IOUT)를 제한 전류(I1)로 일정하게 유지시키는 단락 회로(short circuit) 보호부(130); 그리고 입력 전압(VIN)과 앰프(15)의 반전 단자(-)에 연결되어 있는 제한 전류 설정부(140)를 구비한다.
출력 전류 감지부(MP2)는 입력 전압(VIN)에 소스 단자가 연결되어 있고 에러 앰프(11)의 출력 단자에 게이트 단자가 연결되어 있고 전류 미러부(120)와 단락회로 보호부(130)에 드레인 단자가 연결되어 있는 PMOS 트랜지스터이다.
과전류 제한 구동부(110)는 입력 전압(VIN)에 소스 단자가 연결되어 있고 패스 트랜지스터(MP1)의 게이트 단자에 드레인 단자가 연결되어 있는 트랜지스터(MP3); 트랜지스터(MP3)의 게이트 단자에 출력 단자가 연결되어 있는 앰프(15); 입력 전압(VIN)에 일측 단자가 연결되어 있고 전류 미러부(120)와 앰프(15)의 비반전 단자(+)에 타측 단자가 연결되어 있는 저항(예, 제1저항)(R3)을 구비한다.
트랜지스터(MP3)는 앰프(15)에서 출력되는 신호의 크기에 따라 턴온 또는 턴오프되어 패스 트랜지스터(MP1)의 게이트 전압을 조절하여 패스 트랜지스터(MP1)에 흐르는 전류를 제한하게 된다.
따라서, 트랜지스터(MP3)은 앰프(15)의 반전 단자(-)로 인가되는 전압의 크기를 제한 전류(I1)에 대응되는 전압으로 설정하여, 패스 트랜지스터(MP1)를 흐르는 전류의 크기가 제한 전류(I1) 이상일 경우, 트랜지스터(MP3)를 턴온시켜 패스 트랜지스터(MP1)의 게이트 단자로 인가되는 게이트 전압이 감소되는 것을 방지하여 패스 트랜지스터(MP1)를 흐르는 전류를 제한전류(I1)를 초과하여 흐르지 않도록 제한한다.
저항(R3)은 전류 미러부(120)를 흐르는 전류를 전압으로 변경하여 앰프(15)의 비반전 단자(+)로 인가하여, 앰프(15)의 출력 상태가 패스 트랜지스터(MP1)를 흐르는 전류의 크기에 따라 제어되도록 한다.
앰프(15)는 저항(R3)을 통해 인가되는 전압과 제한 전류 설정부(140)를 통해 인가되는 전압의 크기에 따라 하이 레벨 상태(H)의 전압[즉, 실질적으로 입력 전압(VIN)과 동일한 전압]을 출력하거나 혹은 로우 레벨 상태(L)의 전압을 출력하여, 트랜지스터(MP3)를 완전히 턴오프 시키거나 혹은 강하게 턴온시킨다.
이때, 저항(R3)은 이미 설명한 것처럼, 전류 미러부(120)를 흐르는 전류를 감지하여 전압으로 변경하여 앰프(15)의 비반전 단자로 인가되는 전압[즉, 노드(124)에 인가되는 전압]을 결정하므로, 앰프(15)의 비반전 단자와 연결된 노드(124)의 전압의 크기는 패스 트랜지스터(MP1)에 흐르는 전류의 크기에 따라 정해진다.
전류 미러부(120)는 출력 전류 감지부인 트랜지스터(MP2)의 드레인 단자와 단락 회로 보호부(130)에 드레인 단자와 게이트 단자가 공통으로 연결되어 있고 접지에 소스 단자가 연결되어 있는 트랜지스터(예, 제1 트랜지스터)(MN1) 및 과전류 제한 구동부(110)의 저항(R3)의 타측 단자 및 트랜지스터(MP3)의 게이트 단자에 드레인 단자가 연결되어 있고 트랜지스터(MN1)의 게이트 단자에 게이트 단자가 연결되어 있고 접지에 소스 단자가 연결되어 있는 트랜지스터(예, 제2 트랜지스터)(MN2)를 구비한다.
따라서, 저항(R3)은 전류 미러부(120)의 트랜지스터(MN2)에 흐르는 전류를 전압으로 변경하여 앰프(15)의 비반전 단자(+)로 인가하므로, 결국 저항(R3)은 패스 트랜지스터(MP1)를 흐르는 전류를 감지하여 전압으로 변환하여 앰프(15)의 비반전 단자(+)로 출력한다.
단락 회로 보호부(130)는 전류 미러부(120)의 트랜지스터(MN1)의 드레인 단자에 게이트 단자와 드레인 단자가 공통으로 연결되어 있는 트랜지스터(예, 제1 트랜지스터)(MN3); 트랜지스터(MN3)의 소스 단자에 드레인 단자가 연결되어 있고 패스 트랜지스터(MP1)의 드레인 단자인 출력 전압(VOUT) 단자에 게이트 단자가 연결되어 있으며 접지에 소스 단자가 연결되어 있는 트랜지스터(예, 제2 트랜지스터)(MN4); 트랜지스터(MN4)의 드레인 단자와 트랜지스터(MN3)의 소스 단자의 공통단자에 드레인 단자가 연결되어 있고 소스 단자는 접지되어 있는 트랜지스터(예, 제3 트랜지스터)(MN5); 그리고 피드백 전압(VFB)에 입력 단자가 연결되어 있고 트랜지스터(MN5)의 게이트 단자에 출력 단자가 연결되어 있는 레벨 조정 버퍼(level conditioning buffer)(13)를 구비한다.
제한 전류 설정부(140)는 입력 전압(VIN)에 일측 단자가 연결되어 있는 정전류원(152), 정전류원(152)의 타측 단자에 드레인 단자와 게이트 단자가 연결되어 있고 접지에 소스 단자가 연결되어 있는 트랜지스터(MN6)와 트랜지스터(MN6)의 게이트 단자에 게이트 단자가 연결되어 있고 접지에 소스 단자가 연결되어 있는 트랜지스터(MN7)로 이루어진 전류 미러부(예, 제1 전류 미러부)(150); 그리고 입력 전압(VIN)에 일측 단자가 연결되어 있고 앰프(15)의 반전 단자와 트랜지스터(MN7)의 드레인 단자에 타측 단자가 연결되어 있는 저항(예, 제2 저항)(R4)을 구비한다.
앰프(15)에 연결된 저항(R4)에 의해, 앰프(15)는 저항(R3)을 통해 인가되는 전압뿐만 아니라 저항(R4)을 통해 인가되는 전압의 크기에 따라 해당 상태의 전압을 트랜지스터(MP3)의 게이트 단자로 출력한다.
따라서, 저항(R4)에 의해 정해져 앰프(15)의 반전 단자(-)로 인가되는 전압은 앰프(15)의 동작 상태를 제어하는 기준 전압으로 작용하고, 저항(R4)에 의해 앰프(15)의 반전 단자(-)로 인가되는 전압은 패스 트랜지스터(MP1)를 흐르는 전류의 크기가 제한 전류(I1)에 도달했을 때 저항(R3)에 의해 감지되어 앰프(15)의 비반전 단자(+)로 인가되는 전압과 동일하다.
이를 위해, 정전류원(152)의 전류(ISET), 저항(R4)의 저항값, 전류 미러부(150)의 트랜지스터(MN6, MN7)의 면적 등을 조정하여 앰프(15)의 반전 단자의 인가 전압인 노드(154)의 전압을 정한다.
이로 인해, 앰프(15)는 비반전 단자(+)로 인가되는 전압이 반전 단자(-)로 인가되는 전압보다 클 경우, 트랜지스터(MP3)를 턴온시켜 패스 트랜지스터(MP1)의 게이트 전압의 감소를 방지하여 출력 전류(IOUT)가 제한 전류(I1)로 제한되도록 한다.
전류 미러부(150)는 정전류원(152)의 정전류(ISET)를 저항(R4)으로 미러링(mirroring)하여, 저항(R4)이 입력 전압(VIN)에 무관한 일정한 전압[즉, 저항(R4)의 타측 단자와 연결된 노드(154)에 인가되는 전압]을 앰프(15)의 반전 단자(-)로 인가하도록 한다.
도 4에서, 과전류 제한 구동부(110)의 트랜지스터(MP3)는 PMOS 트랜지스터이고, 전류 미러부(120, 150)와 단락 회로 보호부(130) 및 제한 전류 설정부(140)의 트랜지스터(MN1-MN7)는 NMOS 트랜지스터이다.
다음, 도 5를 참고로 하여, 이러한 구조를 갖는 도 4의 본 예에 따른 과전류 보호 회로를 구비한 전압 레귤레이터의 동작을 설명한다.
이미 설명한 것처럼, 본 예에 따른 전압 레귤레이터는 에러 앰프(11)의 출력 전압(VDRIVE)이 패스 트랜지스터(MP1)의 게이트 단자에 연결되어 게이트 전압이 된다. 따라서, 게이트 전압의 전위 변화에 따라 패스 트랜지스터(MP1)를 통해 흐르는 전류의 크기를 조절하여 출력 단자로 출력되는 출력 전압(VOUT)의 크기를 조정하여, 일정한 출력 전압(VOUT)이 출력 단자에서 유지되도록 한다.
이를 좀 더 상세히 설명하면, 이미 도 1 및 도 2를 참고로 하여 설명한 것처럼, 패스 트랜지스터(MP1)를 통해 흐르는 전류가 증가하면 출력 전압(VOUT)이 증가하여, 피드백부(R1, R2)에 의해 분압된 전압도 증가하므로 피드백 전압(VFB)은 증가한다.
피드백 전압(VFB)의 크기가 증가하면 에러 앰프(11)의 출력 전압(VDRIVE), 즉 패스 트랜지스터(MP1)의 게이트 전압이 증가하므로, 패스 트랜지스터(MP1)를 통해 흐르는 전류는 감소하므로 출력 전압(VOUT)은 감소하게 된다.
반대로, 패스 트랜지스터(MP1)를 통해 흐르는 전류가 감소하면, 출력 전압(VOUT)이 감소하고 분압된 피드백 전압(VFB)도 감소한다.
피드백 전압(VFB)의 크기가 감소하면 에러 앰프(11)의 출력 전압(VDRIVE)이 감소하여 패스 트랜지스터(MP1)의 게이트 전압이 감소하므로, 패스 트랜지스터(MP1)의 게이트 단자-소스 단자 간 전압이 증가하여 패스 트랜지스터(MP1)를 통해 흐르는 전류는 증가하므로, 출력 전압(VOUT)은 증가한다.
따라서, 패스 트랜지스터(MP1)의 출력 단자에 연결된 외부의 임의의 부하를 가정 시에, 부하가 증가하여, 즉, 부하 저항이 감소하여 출력 전류가 증가함에 따라 출력 전압(VOUT)이 감소하면, 저항(R1, R2)에 분압된 전압의 크기가 감소하여 에러 앰프(11)로 인가되는 피드백 전압(VFB)은 감소한다. 이로 인해, 에러 앰프(11)의 출력 전압(VDRIVE)이 감소하고, 패스 트랜지스터(MP1)에 흐르는 전류가 증가하면 출력 전압(VOUT)이 상승하게 된다.
반대로, 부하가 감소하여, 즉, 부하저항이 증가하여, 출력 전류가 감소함에 따라 출력 전압(VOUT)이 증가하면, 저항(R1, R2)에 분압된 전압의 크기가 증가하므로 에러 앰프(11)로 인가되는 피드백 전압(VFB)이 증가하여, 패스 트랜지스터(MP1)를 흐르는 전류가 감소하여 출력 전압(VOUT)은 감소하게 된다.
이처럼, 본 예에 따른 전압 레귤레이터는 패스 트랜지스터(MP1)를 흐르는 전류의 크기에 따라 패스 트랜지스터(MP1)의 게이트 단자에 인가되는 에러 앰프(11)의 출력 전압(VDRIVE)을 변화시켜, 전압 레귤레이터의 출력 전압(VOUT)을 안정화시킨다.
상기와 같이 패스 트랜지스터(MP1), 피드백부(R1, R2) 및 에러 앰프(11)가 동작될 때, 출력 전류 감지부인 PMOS 트랜지스터(MP2)의 게이트 단자와 패스 트랜지스터(MP1)의 게이트 단자는 모두 동일하게 에러 앰프(11)의 출력 단자와 연결되어 있으므로, 패스 트랜지스터(MP1)와 출력 전류 감지부인 트랜지스터(MP2)의 게이트 단자로 인가되는 게이트 전압은 서로 동일하다.
트랜지스터(MP2)에 흐르는 전류의 크기는 패스 트랜지스터(MP1)에 흐르는 전류의 크기에 비례하고, 본 예에서, 패스 트랜지스터(MP1)의 채널 크기(size)[폭(W)/길이(L)]에 비해 트랜지스터(MP2)의 채널 크기가 N배 작다. 즉, 트랜지스터(MP2)는 트랜지스터(MP1)에 비해 1/N 배의 크기를 가진다. 따라서, 트랜지스터(MP2)에 흐르는 전류는 패스 트랜지스터(MP1)에 흐르는 전류의 1/N배이다.
이로 인해, 트랜지스터(MP2)는 패스 트랜지스터(MP1)를 통해 흐르는 전류를 1/N배의 비율로 감소시켜 과전류 제한 구동부(110)에 의해 감지되도록 하는 센싱 트랜지스터(sensing transistor)로서, 출력 전류 감지부를 구성한다.
도 4에서, 트랜지스터(MN1)의 드레인 단자의 노드를 122라 할 때, 노드(122)에 단락회로 보호부(130)이 연결되어 있지 않다고 가정해 보면, 전류 미러부(120)의 트랜지스터(MN1, MN2)에서, 트랜지스터(MN1)와 트랜지스터(MN2)를 각각 흐르는 전류의 크기는 두 트랜지스터(MN1, MN2)의 채널 크기의 비에 따라 정해진다.
즉, 트랜지스터(MN1)와 트랜지스터(MN2)의 크기 비가 1:1일 때, 트랜지스터(MN1)와 트랜지스터(MN2)에 각각 흐르는 전류의 크기는 서로 동일하고, 트랜지스터(MN1)와 트랜지스터(MN2)의 크기 비가 MA:1일 때, 트랜지스터(MN2)에 흐르는 전류의 크기는 출력 전류 감지부인 센싱 트랜지스터(MP2)의 1/MA배가 된다.
트랜지스터(MN2)의 드레인 단자에는 저항(R3)이 연결되어 있으므로, 트랜지스터(MN2)에 흐르는 전류를 전압으로 변환하기 위해 값이 설정된 저항(R3)에 의해 전압으로 변환된 후 앰프(15)의 비반전 단자(+)로 인가된다.
또한, 과전류 제한 구동부(11)의 앰프(15)를 구동하기 위해 입력되는 저항(R4)의 양단 전압은 제한 전류 설정부(140)의 정전류원(152)의 정전류(ISET)를 트랜지스터(MN6)와 트랜지스터(MN7)의 비율 MC:1로 미러링한 전류를 저항(R4)에 인가한 전압이다.
따라서, 앰프(15)에서 해당 저항(R4) 양단의 전압과 저항(R3) 양단의 전압, 즉 노드(154)의 전압과 노드(124)의 전압을 비교하여, 레귤레이터에 흐르는 전류를 변환한 저항(R3) 양단 전압이 설정된 제한 전류를 변환한 저항(R4) 양단전압보다 클 경우, 즉 노드(124)의 전압이 노드(154)의 전압보다 낮을 경우, 앰프(15)의 출력 신호에 의해 트랜지스터(MP3)가 턴온되어 패스트랜지스터를(MP1)를 흐르는 전류의 크기는 제한 전류로 제한된다.
패스 트랜지스터(MP1)를 흐르는 출력 전류(IOUT)가 제한 전류(I1)에 도달하지 않을 경우, 저항(R3) 양단의 전압은 저항(R4) 양단의 전압보다 낮은 상태가 되어, 저항(R3)의 타측 단자와 연결된 노드(124)의 전압은 저항(R4)의 타측 단자와 연결된 노드(154)의 전압보다 높은 상태가 된다.
이로 인해, 앰프(15)의 비반전 단자(+)로 인가되는 전압이 앰프(15)의 반전 단자(-)로 인가되는 전압보다 높아, 앰프(15)는 하이 레벨 상태의 전압을 트랜지스터(MP3)의 게이트 단자로 출력하고, 이로 인해, 트랜지스터(MP3)는 턴오프된다.
반대로 패스 트랜지스터(MP1)를 흐르는 출력 전류(IOUT)가 제한 전류(I1)에 도달하면 저항(R3) 양단의 전압은 저항(R4) 양단의 전압보다 높은 상태가 되어, 저항(R3)의 타측 단자와 연결된 노드(124)의 전압은 저항(R4)의 타측 단자와 연결된 노드(154)의 전압보다 낮은 상태가 된다.
이로 인해, 앰프(15)의 비반전 단자(+)로 인가되는 전압이 앰프(15)의 반전 단자(-)로 인가되는 전압보다 낮아, 앰프(15)는 로우 레벨 상태의 전압을 트랜지스터(MP3)의 게이트 단자로 출력하여 트랜지스터(MP3)를 턴온시킨다.
이처럼, 트랜지스터(MP3)가 턴온되면 트랜지스터(MP1)의 게이트 전압이 증가하여 패스 트랜지스터(MP1)에 흐르는 전류를 제한전류(I1)를 초과하여 흐르지 않도록 제한한다.
다음, 단락회로 보호부(130)가 노드(122)에 연결되어 있을 때의 동작을 살펴본다.
단락 회로 보호부(130)의 트랜지스터(MN3)는 트랜지스터(MP2)의 드레인 단자인 노드(122)로부터 전류 미러부(120)의 트랜지스터(MN1)와 동일한 게이트-드레인 연결 구조를 가지고 병렬로 연결되어 있다.
따라서, 트랜지스터(MN4, MN5) 중 적어도 하나가 턴온되어 트랜지스터(MN3)의 소스 단자가 접지될 때, 단락 회로 보호부(130)는 전류 미러부(120)의 동작에 영향을 미치게 된다.
트랜지스터(MN4)와 트랜지스터(MN5) 중 적어도 하나가 턴온 상태가 되어 두 개의 트랜지스터(MN1, MN3)를 통해 트랜지스터(MN2)에 전류가 흐를 때, 출력 전류(IOUT)는 제한 전류(I1)로 제한되고, 트랜지스터(MN4)와 트랜지스터(MN5)가 모두 턴오프되어 전류 미러부(120)의 두 트랜지스터(MN1, MN2)만을 통해 전류가 흐르게 되면, 트랜지스터(MN2)로 미러링되는 전류의 비는 높아지고, 출력 전류(IOUT)는 단락 전류(I2)로 감소된다.
동작을 상세히 살펴보면, 전압 레귤레이터가 정상적으로 동작하고 있을 경우, 즉, 트랜지스터(MN4)와 트랜지스터(MN5)가 동시에 혹은 하나 이상이 턴온 상태일 때, 트랜지스터(MN3)는 턴온 상태가 되어 트랜지스터(MN1)와 함께 트랜지스터 (MP2)의 전류를 트랜지스터(MN2)로 미러링하게 되는 전류 미러 회로로 동작하게 된다.
따라서, 트랜지스터(MN2)에 흐르는 전류는 트랜지스터(MN1) 및 트랜지스터(MN3)의 크기와 트랜지스터(MN2)의 크기의 비에 따라 정해진다. 즉, 트랜지스터(MN1)와 트랜지스터(MN2)의 크기 비가 MA:1이고, 트랜지스터(MN3)와 트랜지스터(MN1)의 크기 비가 MB:1일 때, 트랜지스터(MN2)에 흐르는 전류의 크기는 센싱 트랜지스터인 트랜지스터(MP2)의 1/(MA+MB)배가 된다.
트랜지스터(MN2)의 드레인 단자에는 저항(R3)이 연결되어 있으므로, 트랜지스터(MN2)에 흐르는 전류는 저항(R3)에 의해 전압으로 변환된 후 앰프(15)의 비반전 단자(+)로 인가된다. 이미 설명한 것처럼, 앰프(15)의 반전 단자(-)로 인가되는 전압의 크기가 비반전 단자(+)로 인가되는 전압의 크기보다 클 경우 앰프(15)는 로우 레벨 상태의 신호를 트랜지스터(MP3)로 출력하여 트랜지스터(MP3)는 턴온되어 트랜지스터(MP1)의 게이트 전압을 조절하여 트랜지스터(MP1)에 흐르는 전류를 일정하게 제한하게 되는데, 이는 곧 제한 전류(I1)이다.
소자의 미스매치(mismatch) 등을 고려하지 않았을 때, 제한 전류(I1)은 아래의 [수학식 1] 내지 [수학식 10]에 의해 도출될 수 있다.
Figure pat00001
Figure pat00002
Figure pat00003
Figure pat00004
Figure pat00005
Figure pat00006
Figure pat00007
Figure pat00008
Figure pat00009
Figure pat00010
여기서, IMP1은 패스 트랜지스터(MP1)를 흐르는 전류이고, IMP2는 트랜지스터(MP2)를 흐르는 전류이다. 또한, IMN1은 트랜지스터(MN1)를 흐르는 전류이고, IMN2는 트랜지스터(MN2)를 흐르는 전류이며, IMN3은 트랜지스터(MN3)를 흐르는 전류이고, IMN7은 트랜지스터(MN7)을 흐르는 전류이다. ISET은 정전류원(152)을 흐르는 전류이며, V124는 노드(124)의 전압이고 V154는 노드(154)의 전압이다.
[수학식 8]은 제한전류(I1)를 구하기 위한 것으로, 노드(124)의 전압(V124)이 노드(154)의 전압(V154)과 동일할 때 즉, 패스 트랜지스터(MP1)에 흐르는 전류가 제한 전류(I1)와 같아졌을 때의 수식이다.
하지만, 트랜지스터(MN4, MN5) 모두가 턴오프 상태일 때는 트랜지스터(MN3)로 전류가 흐르지 않게 되는데, 이는 곧, 단락 회로 보호부(130)에 흐르는 전류가 차단되어, 단락 회로 보호 기능이 가동됨을 의미한다. 이때는, 이미 설명한 것처럼, 트랜지스터(MN2)를 통해 흐르는 전류의 크기는 트랜지스터(MN1)를 흐르는 전류의 크기에만 영향을 받는다.
따라서, 트랜지스터(MN2)에 흐르는 전류는 트랜지스터(MN1)와 트랜지스터(MN2)의 크기의 비에 따라 정해진다. 즉, 트랜지스터(MN1)와 트랜지스터(MN2)의 크기 비가 MA:1일 때, 트랜지스터(MN2)에 흐르는 전류의 크기는 센싱 트랜지스터(MP2)의 1/MA 배가 된다.
트랜지스터(MN2)의 드레인 단자에는 저항(R3)이 연결되어 있으므로, 저항(R3)에 의해 전압으로 변환된 후 앰프(15)의 비반전 단자(+)로 인가된다.
이미 설명한 것처럼, 앰프(15)의 반전 단자(-)로 인가되는 전압의 크기가 비반전 단자(+)로 인가되는 전압의 크기보다 클 경우 앰프(15)는 로우 레벨 상태의 신호를 트랜지스터(MP3)로 출력하여 트랜지스터(MP3)는 턴온되어 트랜지스터(MP1)의 게이트 전압을 조절하여 트랜지스터(MP1)에 흐르는 전류를 일정하게 제한하게 되는데, 트랜지스터(MN3)가 동작할 때와 비교하여 트랜지스터(MN2)에 상승된 비율의 전류가 흐르게 되므로, 낮은 출력 전류(IOUT)에서 트랜지스터(MP3)가 턴온되어, 결과적으로 낮은 출력 전류(IOUT)에서 전류 제한을 하게 되며, 이는 곧 단락 전류(I2)이다.
소자의 미스매치 등을 고려하지 않았을 때 단락 전류(I2)는 아래의 [수학식 11] 내지 [수학식 20]에 의해 도출될 수 있다.
Figure pat00011
Figure pat00012
Figure pat00013
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도 4의 단락 회로 보호부(130)의 트랜지스터(MN4), 트랜지스터MN5), 레벨조정 버퍼(13)의 기능에 대해 도 5를 이용하여 살펴보면, 트랜지스터(MN5)와 레벨조정버퍼(13)는 전압(V2) 레벨을 전압(V1) 레벨에 대해 일정 비율로 유지할 수 있게 해주고, 트랜지스터(MN4)와 출력 전압(VOUT)은 전압(V2) 레벨을 전압(V1)과는 거의 무관하게 항상 일정한 레벨로 유지할 수 있게 해주는 역할을 한다.
이를 상세히 살펴보면, 레벨 조정 버퍼(13)는 저항(R1, R2)의 분압 동작을 통해 얻어진 피드백 전압(VFB)을 1:1로 동일하게 버퍼링하거나 혹은 미리 설정된 레벨로 상향 조정하여, 트랜지스터(MN5)의 턴온 동작을 제어한다.
이때, 레벨 조정 버퍼(13)의 전압 레벨은 전압 레귤레이터의 출력 전류(IOUT)가 제한 전류(I1)로 제한되는 상태에서 추가적인 과전류로 인해 출력 전압(VOUT)이 감소하더라도 제한 전류(I1)가 단락 전류(I2)로 바로 폴드백(fold-back)되지 않고 출력 전압(VOUT)이 설정 전압(예, V2)으로 감소할 때까지 일정한 제한 전류(I1)를 유지할 수 있도록 트랜지스터(MN5)의 턴온을 유지하는 전압 레벨이다.
이러한 레벨 조정 버퍼(13)의 전압 조정 비율은 입력 전압(VIN), 제한 전류(I1)의 크기, 트랜지스터(MP1, MP2, MN1-MN5)의 특성, 출력 전류(IOUT)를 일정하게 유지하기 위해 설정하고자 하는 전압 레벨(V2) 등에 따라 적절히 설정할 수 있다.
트랜지스터(MN4)는 출력 전압(VOUT)에 따라 턴온 상태가 제어되며, 전압 레귤레이터에 단락 현상이 발생할 때 트랜지스터(MN5)와 동일하게 출력 전류(IOUT)를 제한 전류(I1)에서 단락 전류(I2)로 감소시키는 전류 폴드백 기능을 위한 트랜지스터이다. 이러한 트랜지스터(MN4)는 과전류로 인해 출력 단자가 단락되었을 때, 혹은 출력 전압(VOUT)이 정상 상태(즉, 과전류가 흐르지 않는 상태)보다 감소하여 트랜지스터(MN4)의 문턱 전압보다 낮아질 때, 턴오프된다.
본 예에 따른 전압 레귤레이터에서, 전압 레귤레이터에 과전류가 흐르지 않는 정상 상태일 때, 출력 전압(VOUT)에 의해 단락 회로 보호부(130)의 트랜지스터(MN4)는 턴온 상태를 유지하고 트랜지스터(MN5) 역시 피드백 전압(VFB)의 레벨을 조절한 레벨 조정 버퍼(13)의 출력 전압 레벨에 의해 턴온 상태를 유지한다.
이때, 트랜지스터(MN5)는 레벨 조정 버퍼(13)의 출력 전압에 의해 동작하여, 출력 전압(VOUT)에 의해 트랜지스터(MN4)가 턴오프된 후 출력 전압(VOUT)이 설정 전압(예, V2)까지 감소할 때까지 턴온 상태를 유지한다.
과전류가 흐르지 않는 정상 상태일 때, 출력 전압(VOUT)은 최대값인 전압(V1)을 유지하므로 이 전압(V1)은 트랜지스터(MN4)를 턴오프 시키지 못하고 턴온 상태를 유지시킨다. 이때, 트랜지스터(MM5) 역시 턴온 상태를 유지한다.
따라서, 전압 레귤레이터에 과전류가 흐르지 않는 정상 상태일 때, 단락 보호부(130)는 동작하지 않는다.
하지만, 전압 레귤레이터에 과전류가 인가되는 비정상 상태일 경우, 부하가 증가하여도 출력 전류(IOUT)는 제한 전류(I1)로 제한되어 더 이상 증가하지 않고, 이에 따라 출력 전압(VOUT)이 감소하여, 출력 전압(VOUT)이 설정 전압[즉, 트랜지스터(MN4)의 문턱 전압 미만의 전압] 이하로 감소하면 단락 회로 보호부(130)의 트랜지스터(MN4)는 턴온 상태에서 턴오프 상태로 변한다.
트랜지스터(MN5)의 게이트 단자는 피드백 전압(VFB)을 증폭하는 레벨 조정 버퍼(13)의 출력 단자와 연결되어 있으므로, 이미 설명한 것처럼, 미리 설정된 전압조정 비율에 따라서, 트랜지스터(MN5)는 트랜지스터(MN4)가 턴오프되더라도 턴온상태를 유지하거나, 트랜지스터(MN4)가 턴오프되기 이전에 트랜지스터(MN5)를 턴오프되도록 설정할 수 있으며, 제한전류(I1)를 설정 전압(V2)까지 유지되기를 원하는 바에 따라 조절할 수 있다.
설정 전압(V2)은 트랜지스터(MN4)의 문턱 전압이거나, 레벨 조정 버퍼(13)에 의해 조정되는 트랜지스터(MN5)에 의해 트랜지스터(MN4)의 문턱 전압보다 더 낮은 전압으로도 설정할 수 있다. 또한 트랜지스터(MN4)의 소스 단자를 접지와 연결하지 않을 경우, 레벨 조정 버퍼(13)에 의해 게이트 인가 전압이 설정된 트랜지스터(MN5)에 의해 트랜지스터(MN4)의 문턱 전압보다 훨씬 높은 전압으로도 설정 전압(V2)을 설정할 수 있게 된다. 따라서, 트랜지스터(MN4), 트랜지스터(MN5), 레벨 조정 버퍼(13)에 의해 설정 전압(V2)은 적절히 설정할 수 있다.
이와 같은 트랜지스터(MN4, MN5)의 동작 상태에서, 저항(R3)에 의해 감지된 패스 트랜지스터(MP1)의 통과 전류가 설정값 이상인 과전류 상태이면, 저항(R3)에 의해 감소한 전압이 정상 상태보다 증가된 전압[즉, 앰프(15)의 출력 신호의 상태를 하이 레벨에서 로우 레벨로 변경하는 전압]을 갖게 되므로, 과전류 보호 회로부(100)의 과전류 보호 기능이 발휘된다.
따라서, 앰프(15)의 출력 신호에 의해 트랜지스터(MP3)는 턴오프에서 턴온되어 패스 트랜지스터(MP1)의 게이트 단자의 전압이 더 이상 하강하지 않도록 제한하여 유지시킨다.
이러한 패스 트랜지스터(MP1)의 게이트 전압 강하 방지로 인해, 패스 트랜지스터(MP1)를 흐르는 전류의 크기는 제한되어 출력 전류(IOUT)는 제한 전류(I1)로 제한되고, 과전류로 인한 패스 트랜지스터(MP1)의 파손을 방지한다.
이때, 트랜지스터(MP3)의 게이트 단자에 인가되는 게이트 전압은 앰프(15)의 출력 신호에 의해 하이 레벨(H) 상태의 전압[실질적으로 입력전압(VIN)과 동일한 전압]에서 트랜지스터(MP3)의 문턱 전압 이상인 로우 레벨(L) 상태의 전압[접지 전압에 근접한 전압]으로 급변하게 되어, 트랜지스터(MP1)의 턴온 동작은 신속하게 행해진다. 이로 인해, 턴온 동작은 앰프(15)의 출력 전압에 의해 완전한 턴오프 상태에서, 약한 턴온 상태로 들어가지 않고 바로 완전한 턴온 상태로 신속하게 변경되므로 출력 전압(VOUT)의 파형(VACTUAL_IMPROVED)은, 전압 강하가 전혀 없는 이상적인 상태(VIDEAL)와 유사하게, 제한 전류(I1)로의 전류 제한이 발생하기 전까지 출력 전압(VOUT)의 강하가 거의 없는 이상적인 형태에 근접한 파형을 갖게 된다.
과전류 보호부(100)의 동작으로 과전류 상태로 인한 출력 전류(IOUT)는 제한 전류(I1)로 제한되고 이때의 출력 전압(VOUT)은 도 5에 도시한 것처럼 최대값(V1)에서부터 감소하게 된다.
이미 설명한 것처럼, 출력 전압(VOUT)의 감소로 인해, 트랜지스터(MN4)와 트랜지스터(MN5)가 턴오프되기 전까지 저항(R3)의 양단에 인가되는 전압은 전류 미러부(120)의 트랜지스터(MN1, MN2)와 단락 회로 보호부(130)의 트랜지스터(MN3)의 영향을 받게 되어, 도 5와 같이 트랜지스터(MN4) 혹은 트랜지스터(MN5)가 턴온 상태를 유지하는 동안 출력 전류(IOUT)는 제한 전류(I1)를 유지한다.
그러나 과전류 보호 회로부(100)의 동작에 의해 출력 전압(VOUT)이 감소하여 설정 전압[도 5에서, 출력 전압(VOUT)이 V2으로 감소할 때의 전압] 이하로 감소하면, 앞서 기술한 바와 같이 트랜지스터(MN4)와 트랜지스터(MN5)도 턴오프되어 있는 상태이다.
이로 인해, 저항(R3)의 양단에 인가되는 전압은 전류 미러부(120)의 트랜지스터(MN1, MN2)를 흐르는 전류에만 영향을 받게 된다.
즉, 트랜지스터(MN2)를 흐르는 전류는 트랜지스터(MN2)의 채널 크기와 트랜지스터(MN1)의 채널 크기의 비에 따라 정해지므로, 결국 트랜지스터(MN4) 및 트랜지스터(MN5)가 오프되었을 때, 트랜지스터(MN2)를 흐르는 전류의 크기는 트랜지스터(MN4) 또는 트랜지스터(MN5)가 턴온 상태일 때보다 증가하고, 이로 인해, 저항(R3)의 양단에 인가되는 전압 또한 트랜지스터(MN4) 또는 트랜지스터(MN5)가 턴온 상태일 때보다 증가한다.
따라서, 과전류 제한 구동부(110)의 트랜지스터(MP3)를 흐르는 전류가 증가하여, 패스 트랜지스터(MP1)의 게이트 전압은 트랜지스터(MN4) 혹은 트랜지스터(MN5)가 턴온 상태일 때 보다 상승하여 패스 트랜지스터(MP1)를 흐르는 전류 역시 감소한다.
이로 인해, 도 5에 도시한 것처럼, 출력 전압(VOUT)이 V2일 때부터 출력 전류(IOUT)는 제한 전류(I1)에서부터 급격히 감소하여 단락 전류(I2)까지 감소하는 전류 폴드백 기능이 행해진다.
이처럼, 출력 전류(IOUT)를 제한전류(I1)에서 단락 전류(I2)로 감소시키므로, 소비되는 전력의 크기를 감소시켜 발열 등으로 인해 전압 레귤레이터가 손상되는 것을 방지한다.
특히, 전압 레귤레이터에 단락 현상이 발생될 때, 출력 전류(IOUT)가 설정 전류인 단락 전류(I2)로 감소한 상태가 되므로, 전력 증가로 인한 발열 현상은 줄어든다. 단락 전류(I2)는 소비전력을 계산하여 전압 레귤레이터가 손상되지 않는 안전한 범위로 미리 설정하게 된다.
이처럼, 과전류 보호 회로부(100)의 과전류 보호 기능이 발휘될 때, 출력 전류(IOUT)는 출력 전압(VOUT)의 크기에 무관하게 제한 전류(I1)에서 단락 전류(I2)로 급격히 폴드백되는 것이 아닌, 항상 소정의 출력 전압(VOUT)의 강하가 추가적으로 발생할 때까지는 [즉, 추가적인 과전류가 발생하여 출력 전압(VOUT)이 설정 전압(V2)까지 강하하기 전 까지는] 제한 전류(I1)를 유지한 후 단락 전류(I2)까지 감소한다. 즉, 과전류로 인한 제한 전류조건에서 일정 정도의 마진을 가지므로, 부하에 다소 강하된 전압을 유지할 수 있게 해주게 되며, 이는, 순간적으로 최대전류를 넘어서는 과도 전류의 발생시에 부하의 전원을 유지할 수 있게 해주는 효과를 가지게 된다.
이로 인해, 순간적인 과전류로 인해 과전류 보호 회로부(100)가 동작할 때, 과전류 발생과 동시에 출력 전류(IOUT)이 급격하게 폴드백되어 출력 전류(IOUT)가 단락 전류(I2)로 급격히 감소하는 현상을 가지는 일반적인 폴드백 구조의 전류 제한 구조의 문제를 방지하므로, 순간적인 과전류 시에도 부하로 제한 전류(I1)의 공급이 이루어져 부하의 동작이 행해진다.
도 4에서, 본 예에 따른 단락 회로 보호부(130)의 트랜지스터(MN4)가 생략되거나 레벨 조정 버퍼(13)와 트랜지스터(MN5)가 생략되더라고 트랜지스터(MN5) 또는 트랜지스터(MN4)의 턴온 및 턴오프 동작에 의해, 폴드백 기능과 제한 전류(I1)의 유지 기능이 행해지므로, 필요에 따라 트랜지스터(MN4) 또는 레벨 조정 버퍼(13)와 트랜지스터(MN5)는 생략될 수 있다.
이 경우, 사용되는 트랜지스터의 개수가 감소하거나 레벨 조정 버퍼(13)가 생략되므로 전압 레귤레이터의 크기와 제조 비용이 줄어든다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 과전류 보호 회로부 110: 과전류 제한 구동부
120, 150: 전류 미러부 130: 단락 회로 보호부
140: 제한 전류 설정부 11: 에러 앰프
13: 레벨 조정 버퍼 15: 앰프
MP1: 패스 트랜지스터 MP2, MP3: PMOS 트랜지스터
MN1-MN7: NMOS 트랜지스터 R1-R4, R31: 저항
152: 정전류원

Claims (8)

  1. 입력 전압이 인가되고 제어 단자로 인가되는 제어 신호에 따라 해당 크기의 출력 전압을 생성하여 출력 단자로 출력하는 패스 트랜지스터,
    상기 패스 트랜지스터와 접지 사이에 연결되어, 상기 패스 트랜지스터의 출력 단자에서 출력되는 상기 출력 전압을 분압하여 피드백 전압을 출력하는 피드백부,
    기준 전압과 상기 피드백 전압을 입력 받아, 상기 기준 전압과 상기 피드백 전압을 비교하여 상기 기준 전압과 상기 피드백 전압의 차이에 따라 상기 제어 신호를 상기 패스 트랜지스터로 출력하는 에러 앰프, 그리고
    상기 패스 트랜지스터를 통해 흐르는 전류가 설정 크기 이상인 과전류일 때, 상기 패스 트랜지스터를 통해 흐르는 전류와 상기 출력 전압의 크기에 따라 상기 패스 트랜지스터의 제어 신호의 크기를 변화시켜 상기 패스 트랜지스터의 출력 전류를 제한하여, 상기 출력 전압이 제1 설정 전압 이하로 감소하기 전까지 상기 출력 전류를 제한 전류로 일정하게 유지시키고 상기 제1 설정 전압보다 낮은 제2 설정 전압 미만에서는 상기 출력 전류를 단락 전류로 폴드백시키는 과전류 보호 회로부
    를 포함하고,
    상기 과전류 보호 회로부는 패스 트랜지스터를 흐르는 전류를 감지하여 전압으로 변환하여 출력하는 제1 저항,
    상기 제1 저항에 일측 입력 단자가 연결되어 있고 상기 제한 전류에 대응하는 전압에 타측 입력 단자에 연결되어 있는 앰프,
    상기 앰프의 출력 단자에 게이트 단자가 연결되어 있고 상기 패스 트랜지스터의 게이트 단자에 드레인 단자가 연결되어 상기 증폭기의 출력 단자로부터 인가되는 신호에 따라 동작 상태가 변하여 상기 패스 트랜지스터의 게이트 단자로 인가되는 전압의 크기를 제어하는 트랜지스터, 그리고
    상기 앰프의 타측 입력 단자와 연결되어 상기 제한 전류에 대응하는 전압을 생성하여 상기 증폭기의 타측 입력 단자로 인가하는 제한 전류 설정부
    를 포함하는 과전류 보호 회로를 갖는 전압 레귤레이터.
  2. 제1항에서,
    상기 제한 전류 설정부는,
    상기 입력 전압에 일측 단자가 연결되어 있는 정전류원,
    상기 입력 전압에 일측 단자가 연결되어 있고 상기 증폭기의 반전 단자에 타측 단자가 연결되어 있는 제2 저항, 그리고
    상기 정전류원과 상기 제2 저항에 연결되어, 상기 정전류원의 정전류를 상기 제2 저항으로 미러링하여 상기 제2 저항이 상기 증폭기의 반전 단자로 일정한 전압을 인가하도록 하는 제1 전류 미러부
    를 포함하는 과전류 보호 회로를 갖는 전압 레귤레이터.
  3. 제1항에서,
    상기 과전류 보호 회로부는,
    상기 입력 전압과 상기 에러 앰프에 연결되어 있고, 상기 패스 트랜지스터를 흐르는 전류를 설정된 비율로 감소시킨 후 감지하는 출력 전류 감지부,
    상기 출력 전류 감지부와 상기 제1 저항의 타측 단자에 연결되어 있고, 출력 전류 감지부에서 감지된 전류의 미러 전류를 생성하여, 상기 제1 저항이 상기 미러 전류를 이용해 상기 패스 트랜지스터에 과전류가 흐르는지의 여부를 감지할 수 있도록 하는 제2 전류 미러부, 그리고
    상기 출력 전압이 인가되고 상기 제2 전류 미러부와 연결되어, 상기 출력 전압 및 상기 피드백 전압 중 적어도 하나에 따라 동작 상태가 변하여 상기 제2 전류 미러부에서 생성되는 미러 전류의 크기를 조절하여 출력 전류를 조절하고, 상기 출력 전압이 상기 제1 설정 전압 이하로 감소하기 전까지는 상기 출력 전류를 상기 제한 전류로 유지시키는 단락 회로 보호부
    를 더 포함하는 과전류 보호 회로를 갖는 전압 레귤레이터.
  4. 제3항에서,
    상기 출력 전류 감지부는 상기 입력 전압에 소스 단자가 연결되어 있고 상기 제어 신호를 출력하는 상기 에러 앰프의 출력 단자에 게이트 단자가 연결되어 있으며 상기 제2 전류 미러부에 드레인 단자가 연결되어 있는 트랜지스터를 포함하는 과전류 보호 회로를 갖는 전압 레귤레이터.
  5. 제3항 또는 제4항에서,
    상기 제2 전류 미러부는 상기 출력 전류 감지부의 트랜지스터의 드레인 단자에 드레인 단자와 게이트 단자가 연결되어 있어 있고 접지에 소스 단자가 연결되어 있는 제1 트랜지스터, 그리고 상기 과전류 제한 구동부의 상기 제1 저항의 타측 단자에 드레인 단자가 연결되어 있고 상기 제2 전류 미러부의 상기 제1 트랜지스터의 게이트 단자에 게이트 단자가 연결되어 있고 접지에 소스 단자가 연결되어 있는 제2 트랜지스터를 포함하는 과전류 보호 회로를 갖는 전압 레귤레이터.
  6. 제5항에서,
    상기 단락 회로 보호부는 상기 제2 전류 미러부의 제1 트랜지스터의 드레인 단자에 드레인 단자와 게이트 단자가 연결된 제1 트랜지스터, 그리고 상기 제1 트랜지스터의 소스 단자에 드레인 단자가 연결되어 있고, 상기 출력 전압에 게이트 단자가 연결되어 있고 접지에 소스 단자가 연결되어 있는 제2 트랜지스터를 포함하는 과전류 보호 회로를 갖는 전압 레귤레이터.
  7. 제6항에서,
    상기 단락 회로 보호부는 상기 피드백 전압에 입력 단자가 연결되어 있는 레벨 조정 버퍼, 그리고 상기 레벨 조정 버퍼의 출력 단자에 게이트 단자가 연결되어 있고, 상기 제1 트랜지스터의 소스 단자에 드레인 단자가 연결되어 있으며 접지에 소스 단자가 연결되어 있는 제3 트랜지스터를 더 포함하여, 상기 단락 회로 보호부의 제2 트랜지스터가 턴오프된 후 상기 출력 전압이 상기 제2 설정 전압까지 감소하도록 하는 과전류 보호 회로를 갖는 전압 레귤레이터.
  8. 제5항에서,
    상기 단락 회로 보호부는 상기 전류 미러부의 제1 트랜지스터의 드레인 단자에 드레인 단자와 게이트 단자가 연결된 제1 트랜지스터,
    상기 피드백 전압에 입력 단자가 연결되어 있는 레벨 조정 버퍼, 그리고
    상기 레벨 조정 버퍼의 출력 단자에 게이트 단자가 연결되어 있고, 상기 제1 트랜지스터의 소스 단자에 드레인 단자가 연결되어 있으며 접지에 소스 단자가 연결되어 있는 제3 트랜지스터를 포함하는 과전류 보호 회로를 갖는 전압 레귤레이터.
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