KR20200095616A - 앰프 특성을 이용한 셀프 전류 제한 회로 - Google Patents

Abstract

본 발명은 앰프 특성을 이용한 셀프 전류 제한 회로에 관한 것으로서, 특히, 본 발명의 셀프 전류 제한 회로는, 레귤레이터 등 집적회로(IC)의 신호 출력 단자에 적용 시에, 입출력이 불안정한 환경에서도 집적회로(IC)를 과부하 전류로부터 보호하되, 신호 출력 단자의 불안정으로 인한 과부하 전류 현상에 대해 전류감지를 위한 별도 외부핀 사용 없이도 앰프의 특성을 이용하여 과부하 전류 제한 동작을 처리함으로써, 정상 동작시 소비 전류가 거의 없으며 저전력 회로 구현에 용이하고, 부하에 따라 내부 소비 전류가 증가하지 않고, 출력 단락시 출력단 PASS MOSFET에 흐르는 전류가 없도록 오프시켜 출력 단락시 소비 전력이 거의 발생하지 않아, 저전압 강하를 최소화할 수 있다.

Description

앰프 특성을 이용한 셀프 전류 제한 회로{Self-limiting Current Circuit using Amplifier Characteristics}

본 발명은 출력 과부하 전류 제한 회로에 관한 것으로, 특히 앰프의 특성을 이용하여 과부하 전류 제한 동작을 처리함으로써 외부 실장 전류감지용 수동소자를 이용하는 여타의 과전류 제한 장치와 달리 전류감지를 위한 별도 외부핀 사용 없이 장치구동이 가능한 셀프 전류 제한 회로에 관한 것이다.

도 1은 과부하 전류 감지핀(LCON)을 사용하며 내부에 과부하전류 보호부를 포함하는 일반적인 종래의 출력 과부하 전류 제한 회로를 설명하기 위한 도면이다. 도 1과 같이 과부하전류 제한 회로는 차동 입력 앰프, 비교기 등으로 구성되며, 부하전류를 감지핀(LCON)에 연결된 외부 수동소자(저항)에 흐르게 함으로써 부하전류를 전압으로 변환한다. 변환된 전압은 칩 내부 비교기에 인가되어 설정된 기준 문턱전압과 연산된다. 또한 칩 외부에 실장되는 수동소자는 비교적 값의 변동폭이 적은 정밀한 소자값을 갖는, 저잡음 특성을 갖는 소자의 사용을 필요로 한다. 다시말하여, 1차적으로 출력단 PASS MOSFET의 게이트단자 전압(Vgate)을 감지하고 2차적으로 내장된 앰프를 동작시켜 출력된 전압이 다시 출력단 PASS MOSFET의 게이트단자 전위를 제어함으로써 앰프의 네거티브 루프동작을 통해 출력부하전류를 제한하는 기능을 수행한다.

일반적으로 저전압 강하 레귤레이터에는 출력 과부하나 출력 단자의 단락에 대하여 집적회로(IC)를 보호하기 위해 전류 제한 회로가 사용되고 있다. 이러한 전류 제한 회로는 일정 전류 제한 회로(constant current limit circuit)와 폴드백 전류 제한 회로(fold-back current limit circuit)로 구분될 수 있다. 상기 일정 전류 제한 회로는 전류 제한시 출력 전류를 일정 전류로 제한한다. 이러한 일정 전류 제한 방식은 출력 단자가 단락되더라도 일정 전류가 계속해서 흘러 내부 소비 전력이 증가하는 문제가 있다. 이러한 높은 전력 손실을 해결하기 위한 방법이 폴드백 전류 제한 회로이다. 상기 폴드백 전류 제한 회로는 전류 제한시 출력 전압이 감소하면 이에 비례하여 출력 전류를 감소시켜 출력 단자가 단락이 되었을 때 최소 전류가 흐르도록 하여 내부 전력 손실이 적도록 동작한다. 그러나, 이러한 폴드백 전류 제한 회로 역시 출력 저항 즉, 부하에 따라 소비 전류가 증가하는 문제가 있다.

종래의 전류 제한 회로는 과전류를 센싱하기 위해 출력단 PASS MOSFET에 과전류 센싱을 위한 센싱 저항이 더 연결되어 있다. 그러나, 이러한 방식은 센싱 저항에 의한 전압 강하로 인하여 전원 공급원의 수명을 결정짓는 저전압 강하(Low Drop Out)라는 측면에서 불리한 단점을 갖고 있다. 여기서 저전압 강하란 입력 전압과 출력 전압의 차이로서, 전압 강하가 클수록 전원 공급원이 동작할 수 있는 전압 범위가 제한된다.

이러한 문제를 해결하기 위해 출력단 PASS MOSFET의 드레인 단자에 직접적으로 센싱 저항을 연결하지 않고 커런트미러와 저항 등을 이용하여 과전류를 센싱하는 방법이 있다. 이것에 부가적으로 폴드백 전류 제한 회로가 추가될 수 있다. 이러한 폴드백 전류 제한 회로는 전류 센싱을 위해 사용되는 회로 구성으로 인해 전원 회로 자체가 소비하는 전류가 많아지게 되며, 또한 회로 구성이 복잡하게 됨으로써, 회로의 배선이 복잡해지고, 집적도 측면에서 불리한 단점이 있다.

따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 입출력이 불안정한 환경에서도 집적회로(IC)를 과부하 전류로부터 보호하되, 신호 출력 단자의 불안정으로 인한 과부하 전류 현상에 대해 전류감지를 위한 별도 외부핀 사용 없이도 앰프의 특성을 이용하여 과부하 전류 제한 동작을 처리함으로써, 정상 동작시 소비 전류가 거의 없으며 저전력 회로 구현에 용이하고, 부하에 따라 내부 소비 전류가 증가하지 않고, 출력 단락시 출력단 PASS MOSFET에 흐르는 전류가 없도록 오프시켜 출력 단락시 소비 전력이 거의 발생하지 않아, 저전압 강하를 최소화할 수 있는, 레귤레이터 등 집적회로(IC)의 신호 출력 단자에 적용을 위한 셀프 전류 제한 회로를 제공하는 데 있다.

먼저, 본 발명의 특징을 요약하면, 상기의 목적을 달성하기 위한 본 발명의일면에 따른 셀프 전류 제한 회로는, 출력단 PASS MOSFET의 게이트단자 전압을 트랜스컨덕턴스 전류로 변환하는 공통소스증폭기 MOSFET부; 외부에서 인가되는 바이어스 전류로부터 내부적으로 복사된 전류를 생성하는 전류미러부; 상기 복사된 전류에 따라 유지 전압을 생성하는 전압유지부; 상기 전압유지부의 전압을 결정하는 결정부; 상기 전압유지부에 유지되는 상기 유지 전압에 따라 상기 출력단 PASS MOSFET의 신호 출력 단자의 과전류상태를 감지하는 제1단 앰프부; 상기 제1단 앰프부의 출력을 입력받아 동작하는 제2단 공통소스 앰프부; 상기 제2단 공통소스 앰프부의 출력에 의해 바이어스되는 트랜지스터를 이용하여 상기 저항 디바이더부에서 읽어들이는 상기 PASS MOSFET의 게이트단자 전압을 조절하는 조절부; 및 상기 출력단 PASS MOSFET의 게이트단자 전압 및 상기 신호 출력 단자의 전압에 따라 상기 출력단 PASS MOSFET 동작을 제어하는 전류 폴드백부를 포함한다.

상기 셀프 전류 제한 회로는, 집적회로 칩의 신호 출력 단자인 상기 출력단 PASS MOSFET에 적용하여 상기 신호 출력 단자에서의 과전류로부터 상기 집적회로 칩을 보호하기 위한 것을 특징으로 한다.

상기 셀프 전류 제한 회로는, 집적회로 칩에 적용하여 외부에서 연결된 수동 소자 없이 상기 집적회로 칩 내부에서 상기 출력단 PASS MOSFET의 출력 전압을 입력 받아 상기 출력단 PASS MOSFET의 게이트 단자의 바이어스 전위를 제어하여 상기 출력단 PASS MOSFET에서 출력되는 과부하 전류를 제한하기 위한 것을 특징으로 한다.

상기 집적회로 칩은 상기 출력단 PASS MOSFET를 통해 정전압 출력을 위한 레귤레이터를 포함한다.

상기 셀프 전류 제한 회로는, 상기 출력단 PASS MOSFET의 게이트단자 전압을 읽기 위한 저항 디바이더부를 더 포함할 수 있다.

상기 저항 디바이더부는, 상기 출력단 PASS MOSFET의 부하 전류량의 제한 수준을 결정하기 위한 직렬 연결된 복수의 저항들을 포함하고, 상기 복수의 저항들의 한 접점을 통해 상기 게이트단자 전압을 읽는 것을 특징으로 한다.

상기 제1단 앰프부는 차동 증폭기를 포함하고, 상기 제2단 공통소스 앰프부는 CS 증폭기의 기능을 수행한다.

상기 전류 폴드백부는 상기 출력단 PASS MOSFET의 상기 신호 출력 단자에서의 과전류에 대해 전압 강하를 완화하고 상기 출력단 PASS MOSFET를 오프시키는 것을 특징으로 한다.

상기 출력단 PASS MOSFET는 N형 MOSFET 또는 P형 MOSFET일 수 있다.

상기 결정부는, 상기 공통소스증폭기 MOSFET부의 동작 결과에 의해 상기 전압유지부의 전압을 결정할 수 있다.

상기 결정부는, 상기 공통소스증폭기 MOSFET부의 동작 결과에 상관없이 상기 전압유지부의 전압을 결정할 수도 있으며, 이 경우 상기 출력단 PASS MOSFET는 P형 MOSFET인 것이 바람직하다.

본 발명에 따른 앰프 특성을 이용한 셀프 전류 제한 회로에 따르면, 레귤레이터 등 집적회로(IC)의 신호 출력 단자에 적용하여, 신호 출력 단자의 불안정으로 인한 과부하 전류 현상에 대해 전류감지를 위한 별도 외부핀 사용 없이도 앰프의 특성을 이용하여 과부하 전류 제한 동작을 처리함으로써, 칩사이즈 감소의 효과를 기대하면서 입출력이 불안정한 환경에서도 집적회로(IC)를 과부하 전류로부터 보호할 수 있다.

즉, 본 발명에 따른 앰프 특성을 이용한 셀프 전류 제한 회로에 따르면, 정상 동작시 소비 전류가 거의 없으며 저전력 회로 구현에 용이하고, 부하에 따라 내부 소비 전류가 증가하지 않고, 출력 단락시 출력단 PASS MOSFET에 흐르는 전류가 없도록 오프시켜 출력 단락시 소비 전력이 거의 발생하지 않아, 저전압 강하를 최소화할 수 있다.

또한, 본 발명에 따른 앰프 특성을 이용한 셀프 전류 제한 회로에 따르면, 감지된 출력단 PASS MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 게이트단자 전압을 저항비를 통해 조절함으로써 칩을 보호하기 위한 과전류량 감지의 설정 범위를 칩 내부에서 제어할 수 있다.

그리고, 본 발명에 따른 앰프 특성을 이용한 셀프 전류 제한 회로에 사용된 구조는 공정 변화에 독립적인 소자특성을 나타낼 수 있도록 설계가 가능하여 칩의 동작특성 및 수율 향상에 이바지 할 수 있다.

본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되는 첨부도면은, 본 발명에 대한 실시예를 제공하고 상세한 설명과 함께 본 발명의 기술적 사상을 설명한다.
도 1은 과부하 전류 감지핀(LCON)을 사용하며 내부에 과부하전류 보호부를 포함하는 일반적인 종래의 출력 과부하 전류 제한 회로를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 앰프 특성을 이용한 출력 과부하에 대한 셀프 전류 제한 회로(100)를 설명하기 위한 도면이다.
도 3은 출력단 PASS MOSFET이 N-타입인 경우 도 2의 전류 보호 회로(150)를 설명하기 위한 도면이다.
도 4는 출력단 PASS MOSFET이 P-타입인 경우 도 2의 전류 보호 회로(150)를 설명하기 위한 도면이다.

이하에서는 첨부된 도면들을 참조하여 본 발명에 대해서 자세히 설명한다. 이때, 각각의 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타낸다. 또한, 이미 공지된 기능 및/또는 구성에 대한 상세한 설명은 생략한다. 이하에 개시된 내용은, 다양한 실시 예에 따른 동작을 이해하는데 필요한 부분을 중점적으로 설명하며, 그 설명의 요지를 흐릴 수 있는 요소들에 대한 설명은 생략한다. 또한 도면의 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시될 수 있다. 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니며, 따라서 각각의 도면에 그려진 구성요소들의 상대적인 크기나 간격에 의해 여기에 기재되는 내용들이 제한되는 것은 아니다.

본 발명의 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 본 발명의 실시 예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

도 2는 본 발명의 일 실시예에 따른 앰프 특성을 이용한 출력 과부하에 대한 셀프 전류 제한 회로(100)를 설명하기 위한 도면이다.

도 2를 참조하면 본 발명의 일 실시예에 따른 레귤레이터 등 집적회로(IC)의 신호 출력 단자(Vout)에 적용하여 신호 출력 단자(Vout)의 과전류로부터 집적회로(IC)를 보호하기 위한, 출력 과부하 셀프 전류 제한 회로(100)는, 바이어스 회로(110), 차동 입력 앰프(120), 비교기(140), 비교기(140) 입력단(130), 출력단 PASS MOSFET 등을 포함하되, 특히, 종래와 같은 부하전류 감지핀(LCON)에 연결된 센싱 저항 등 수동 소자 없이도, 칩 내부 포트의 출력단 PASS MOSFET의 출력 전압(Vout)을 받아 다시 출력단 PASS MOSFET의 게이트단자의 바이어스 전위를 제어하여 출력 과부하 전류를 제한하기 위한 전류 보호 회로(150)를 포함한다.

출력단 PASS MOSFET의 입력 전압(V_IN)에 응답하여 바이어스 회로(110)의 바이어스 전압과 비교기(140) 입력단(130)의 저항 디바이더를 이용해 소정의 증폭된 신호를 출력하는 내장된 앰프(120)의 출력단은 비교기 입력단(130)의 입력이 되고, 열적 보호(thermal protection) 기능(154)을 갖는 비교기(140)는 기준 문턱전압(FB)과 비교를 통해, 해당 출력이 전류 보호 회로(150)와 결합하여, 출력단 PASS MOSFET의 게이트 단자의 전위를 적절히 제어하여 출력 과부하 전류를 제한할 수 있도록 한다. 도 1에서 인에이블과 관련한 로직(151)과 트랜지스터(152)는 단자 EN의 상태에 따라 회로(100)의 활성화/비활성화를 선택할 수 있도록 하고, 제너 다이오드(153)는 입력측의 과도 전압으로부터 일정한 벤드갭 레퍼런스 전압을 유지하도록 보호한다.

도 3은 출력단 PASS MOSFET이 N-타입인 경우 도 2의 전류 보호 회로(150)를 설명하기 위한 도면이다.

전류 보호 회로(150)는 레귤레이터 등 집적회로(IC)의 신호 출력 단자(Vout)에 적용하여 출력단 PASS MOSFET의 신호 출력 단자(Vout)의 과부하 전류 동작상태로부터 셀프 전류 제한 회로(100)를 포함한 집적회로(IC) 칩을 보호하는 기능을 수행한다.

도 3을 참조하면, 본 발명의 전류 보호 회로(150)는, 출력단 PASS MOSFET의 게이트단자 전압(VGATE)을 읽어들이기 위해 설정된 저항비에 따라 저항 분배 전압을 생성하는 기능을 수행하는 저항 디바이더부(1), 게이트단자 전압(VGATE) 변동에 따라 저항 분배된 전압의 변화를 gm(transconductance, 트랜스컨덕턴스) 전류로 변환하는 공통소스증폭기 MOSFET부(2), 외부로부터 입력되는 바이어스 전류로부터 내부적으로 복사 전류를 생성하는 전류미러부(4), 전류미러를 통해 복사된 전류량에 따라 MOSFET(pm2)의 게이트 전압을 일정하게 유지해 주는 전압유지부(5), 공통소스증폭기 MOSFET부(2)의 동작 결과에 의해 전압유지부(5)의 전압을 결정하는 결정부(3), 전압유지부(5)에 유지되는 전압에 따라 출력단 PASS MOSFET의 신호 출력 단자(Vout)의 과전류상태를 감지하여 회로 보호여부를 결정하는 제1단 앰프부(6), 제1단 앰프부(6) 출력을 입력받아 동작하는 제2단 공통소스 앰프부(7), 제2단 공통소스 앰프부(7)의 출력에 의해 바이어스되는 MOSFET를 이용하여 저항 디바이더부(1)에서 읽어들이는 게이트단자 전압(VGATE)을 조절하는 조절부(8), 출력단 PASS MOSFET의 게이트단자 전압(VGATE) 및 신호 출력 단자(Vout)의 전압에 따라 출력단 PASS MOSFET의 동작을 제어하되 신호 출력 단자(Vout)의 과전류에 대해 전압 강하를 완화하고 출력단 PASS MOSFET를 오프시키는 전류 폴드백(fold-back)부(9)를 포함한다.

먼저, 과부하전류 동작상태로부터 레귤레이터 등 집적회로(IC) 칩을 보호하기 위한 부하 전류량의 제한 수준을 결정하기 위해서, 전류 보호 회로(150)의 저항 디바이더부(1)는 출력단 PASS MOSFET의 게이트단자 전압(VGATE)과 전원(예, GND) 사이의 직렬 연결된 저항 R1, R2, R3의 저항값들에 의해 R1과 R2 사이 접점으로 게이트단자 전압(VGATE)을 감지해 출력한다. 이에 따라 출력단 PASS MOSFET의 부하 전류량의 제한 수준이 결정되며, 저항비를 적절히 조절하여 그 제한 수준이 적절히 결정될 수 있다. 이와 같이 감지된 출력단 PASS MOSFET의 게이트단자 전압(VGATE)은 저항비를 통해 조절함으로써 칩을 보호하기 위한 과전류량 감지의 설정 범위를 칩 내부에서 제어할 수 있게 된다.

공통소스증폭기 MOSFET부(2)는 출력단 PASS MOSFET의 입력 전압(V_IN)과 전원(예, GND) 사이에 직렬 연결된 저항 R4, MOSFET nm0, nm9, nm10을 포함하며, 게이트단자 전압(VGATE) 변동에 따라 저항 디바이더부(1)에서 저항 분배된 출력 전압의 변화를 gm(transconductance) 전류로 변환한다.

전류미러부(4)는 MOSFET nm1, nm2를 이용하여, 외부로부터 입력되는 바이어스 전류(ISOURCE2)로부터 내부적으로 N배(N은 실수) 복사된 전류(nm1의 소스-드레인전류 Inm1→ nm2의 소스-드레인전류 (Inm2)를 생성하며, 복사된 전류량(Inm2)에 따라 전압유지부(5)의 PMOSFET(pm2)의 게이트 전압이 소정의 값으로 설정된다. 도면에서 nm**은 NMOSFET를 나타내고, pm**은 PMOSFET를 나타내며, NMOSFET, PMOSFET는 각각 N형 MOSFET, P형 MOSFET를 나타낸다. 전압유지부(5)의 PMOSFET(pm1)의 게이트 전압도 pm2와 동일하게 설정되며, 전압유지부(5)의 PMOSFET(pm1,pm2)의 게이트 전압과 공통소스증폭기 MOSFET부(2)의 동작 결과에 의해 결정부(3)의 PMOSFET(pm0)의 게이트에 인가된 전압은, PMOSFET(pm0)의 전류를 결정하고, 전압유지부(5)의 PMOSFET(pm1)과 저항 R5 사이의 전압이 결정됨으로써, 결정된 전압을 제1단 앰프부(6)로 출력한다.

제1단 앰프부(6)는 전압유지부(5)에서 출력된 유지 전압에 따라 출력단 PASS MOSFET의 신호 출력 단자(Vout)의 과전류상태를 감지하여 회로 보호여부를 결정한다. 제1단 앰프부(6)는 PMOSFET(pm9, pm10) 및 NMOSFET(nm3, nm4, nm5, nm11, nm12)를 포함하는 차동증폭기 형태이며, NMOSFET(nm4, nm5)의 게이트는 전압유지부(5)에서 출력된 유지 전압을 받고, 외부 전류원(ISOURCE1)을 받는 정입력단의 PMOSFET(pm3, pm4)에 의해 NMOSFET(nm11, pm12)의 게이트에 바이어스되는 전압이 결정된다. 정입력단에 연결되는 직렬 2단 PMOSFET(pm3, pm4)는 동일한 사이즈로 구성한다. 제1단 앰프부(6)의 다른 정입력단(nm3 게이트 전압)에 인가되는 최소전압은 드레인-소스 포화 전압의 약 2배(2VDS_SAT)로서 전류미러부(4)에 의해 해당 기준전압이 인가된다.

정입력단(nm3 게이트 전압)에 인가되는 기준전압보다 부입력단(nm4, nm5의 게이트전압)의 전위가 상승할 경우 제1단 앰프부(6)의 출력, 즉, 제2단 공통소스 앰프부(7)의 PMOSFET(pm5) 게이트전압은 낮은 레벨로 변동이 된다. 제2단 공통소스 앰프부(7)의 PMOSFET(pm5)는 CS(Common Source) 증폭기 역할을 수행하며 PMOSFET(pm5)의 동작 전류(Ipm5)에 의해 최종적으로는 조절부(8)의 NMOSFET(nm6)를 턴온시킴으로써 출력단 PASS NMOSFET 게이트단자 전압(VGATE)을 떨어뜨린다. 이와 같이 본 발명의 과전류보호회로(150)는 차동 증폭기의 특성을 이용하여 보호기능 동작을 수행을 하기 때문에 차동 증폭기의 입력 오프셋이 작고 게인이 클수록 보다 정확한 과전류보호기능 동작수행이 가능해진다.

출력단 PASS MOSFET의 신호 출력 단자(Vout)의 전압은 부하 전류량에 따라 감소하는 특성을 보이게 된다. 특히 출력단 PASS MOSFET를 통해 정전압 출력을 위한 레귤레이터 군의 제품의 경우는 출력단(VOUT) 전압으로부터 피드백 특성을 이용하기 때문에 부하전류량의 증가에 따른 출력단(VOUT) 전압 저하를 막기 위해 출력단 PASS NMOSFET 게이트단자(VGATE)의 전압을 더욱 상승시켜 더 큰 전류를 MOSFET 채널을 통해 흘려줌으로써 출력단(VOUT) 전위의 저하를 더 떨어지지 않게 보상하는 동작을 하게 된다. 다만, 이러한 과도한 부하전류의 흐름을 막기 위해서는 본 발명의 고안된 회로와 같은 전류제한 기능을 이용하여 출력단 PASS NMOSFET 게이트단자(VGATE)의 전압을 접지수준까지 떨어뜨림으로써 MOSFET의 채널형성을 오프시켜 채널을 통해 흐르는 과부하 전류를 차단해야 한다. 앞에서 언급된 바와 같이 이와 같은 과부하전류상태로부터 IC를 안전하게 보호하기 위해서 출력단 PASS NMOSFET 게이트단자(VGATE)의 전압을 감지하고 내부 제1단 앰프부(6)의 동작에 의해 최종적으로는 출력단 PASS NMOSFET의 게이트단자(VGATE)의 전압상승을 억제하는 동작을 수행하게 된다.

출력단 PASS NMOSFET의 게이트단자(VGATE) 전압은 상승하는 반면 과부하전류 상태에서 출력단자(VOUT)의 전압은 부하 전류량에 따라 감소하게 된다. 즉 출력단자(VOUT)의 전위가 감소하는 이유는 부하 전류량이 증가할수록 해당 출력단 캐패시터의 방전량은 증가하기 때문에 출력단(VOUT) 전위는 감소하게 된다.

앞에서 언급한 바와 같이 출력단 PASS NMOSFET의 게이트단자(VGATE) 전위가 상승함은 출력단 PASS NMOSFET 게이트단자(VGATE)를 소스단자로 삼는 PMOSFET의 소스단자 전위가 상승하는 것과 동일하다. 또한 출력단(VOUT)의 전위는 부하 전류량의 증가에 따라 감소하게 되므로 출력단(VOUT)이 연결되는 전류 폴드백부(9)의 해당 PMOSFET(pm6)의 게이트단자 전위(VOUT)는 하강한다. 이와 같은 동작에 따라 PMOSFET(pm6)의 소스-게이트 단자간 전압 차이는 더욱 크게 벌어지며 PMOSFET 전류(Ipm6)는 증가하게 된다.

이때 PMOS전류(Ipm6)는 하단에 연결된 다이오드 연결형태를 갖는 MOSFET(nm7)으로 흐르게 되며, 흐르는 전류량(Inm7)에 따라 NMOS(nm7)의 게이트단자 전압이 결정된다. 동일 게이트단자를 공유하는 전류 폴드백부(9)의 우측단 NMOSFET(nm8) 역시 앞서 형성된 게이트전압(nm7 gate전압)-소스전압(VOUT)간 전압차에 의해 흐르는 전류량이(Inm8) 결정되고 전류량에 따라서 과부하 출력전류에 의해 방전된 출력단(VOUT)에 연결되어 있는 캐패시터에 전하를 충전함으로써 출력단(VOUT) 전위 저하를 완화시키게 된다.

이와 같이 전류 폴드백부(9)는 출력단 PASS MOSFET의 게이트단자 전압(VGATE) 및 신호 출력 단자(Vout)의 전압에 따라 신호 출력 단자(Vout)의 출력 단락 등에 의한 과전류에 대해 전압 강하를 완화한다.

또한, 전류 폴드백부(9)는 과전류에 대해 출력단 PASS NMOSFET의 게이트단자(VGATE)의 전압상승을 억제하여 MOSFET를 오프시킨다. 즉, 과부하전류상태의 감지에 따라 최초 센싱 당시 상승되어 있는 내부 출력단 PASS NMOSFET의 게이트단자(VGATE) 전위를 접지 방향으로 방전시킴으로써 출력단 PASS MOSFET의 게이트(VGATE) 전위를 접지레벨로 떨어뜨려 출력단 PASS NMOSFET의 게이트-소스간 전압차이를 낮게 설정되도록 동작을 수행한다. 출력단 PASS NMOSFET의 게이트-소스간 전압차이를 낮게 설정됨에 따라 출력단 PASS MOSFET를 턴오프시켜 출력단 PASS MOSFET 채널을 통해 흐르는 부하 전류량도 점차 비례적으로 감소하게 된다.

도 4는 출력단 PASS MOSFET이 P-타입인 경우 도 2의 전류 보호 회로(150)를 설명하기 위한 도면이다.

도 4의 전류 보호 회로(150) 역시 레귤레이터 등 집적회로(IC)의 신호 출력 단자(Vout)에 적용하여 출력단 PASS PMOSFET의 신호 출력 단자(Vout)의 과부하 전류 동작상태로부터 셀프 전류 제한 회로(100)를 포함한 집적회로(IC) 칩을 보호하는 기능을 수행할 수 있다.

도 4는 도 3에서 설명된 회로와 유사하며, 다만, 출력단 PASS MOSFET의 입력 전압(V_IN)에 일측이 각각 연결된, 전류 폴드백부(9)의 저항 R92와 다이오드 형태로 연결된 PMOSFET(pm92) 사이의 접점에, 출력단 PASS PMOSFET의 게이트단자가 연결된 회로를 포함하는, 게이트단자 전압 입력부(11)가 도 3의 저항 디바이더부(1) 대신 사용되어, 출력단 PASS PMOSFET의 게이트단자 전압(VGATE)을 읽어들일 수 있다. 또한, 결정부(3)와 조절부(8)는 하나의 동일 PMOSFET를 이용하여 그 역할이 이루어지도록 할 수 있다. 다만, 도 4에서 결정부(3)는 공통소스증폭기 MOSFET부(2)(pm11)의 동작 결과와는 상관없이 전압유지부(5)의 전압을 결정하고, 조절부(8)는 제2단 공통소스 앰프부(7)의 출력에 의해 바이어스되는 MOSFET를 이용하여 게이트단자 전압 입력부(11)에서 읽어들이는 게이트단자 전압(VGATE)을 조절한다.

상술한 바와 같이, 본 발명에 따른 앰프 특성을 이용한 셀프 전류 제한 회로(150)에 따르면, 레귤레이터 등 집적회로(IC) 칩의 신호 출력 단자에 적용하여, 신호 출력 단자의 불안정으로 인한 과부하 전류 현상에 대해 전류감지를 위한 별도 외부핀에 연결된 수동 소자의 사용 없이도 앰프의 특성을 이용하여 과부하 전류 제한 동작을 처리함으로써, 칩사이즈 감소의 효과를 기대하면서 입출력이 불안정한 환경에서도 집적회로(IC)를 과부하 전류로부터 보호할 수 있다. 즉, 본 발명에 따른 앰프 특성을 이용한 셀프 전류 제한 회로(150)에 따르면, 정상 동작시 소비 전류가 거의 없으며 저전력 회로 구현에 용이하고, 부하에 따라 내부 소비 전류가 증가하지 않고, 출력 단락시 출력단 PASS MOSFET에 흐르는 전류가 없도록 오프시켜 출력 단락시 소비 전력이 거의 발생하지 않아, 저전압 강하를 최소화할 수 있다.

또한, 본 발명에 따른 앰프 특성을 이용한 셀프 전류 제한 회로(150)에 따르면, 감지된 출력단 PASS MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 게이트단자 전압을 저항비를 통해 조절함으로써 칩을 보호하기 위한 과전류량 감지의 설정 범위를 칩 내부에서 제어할 수 있다. 그리고, 본 발명에 따른 앰프 특성을 이용한 셀프 전류 제한 회로(150)에 사용된 구조는 공정 변화에 독립적인 소자특성을 나타낼 수 있도록 설계가 가능하여 칩의 동작특성 및 수율 향상에 이바지 할 수 있다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

전류 보호 회로(150)
저항 디바이더부(1)
공통소스증폭기 MOSFET부(2)
결정부(3)
전류미러부(4)
전압유지부(5)
제1단 앰프부(6)
제2단 공통소스 앰프부(7)
조절부(8)
전류 폴드백부(9)

Claims (13)

1. 출력단 PASS MOSFET의 게이트단자 전압을 트랜스컨덕턴스 전류로 변환하는 공통소스증폭기 MOSFET부;
   외부의 바이어스 전류로부터 내부적으로 복사 전류를 생성하는 전류미러부;
   상기 복사 전류에 따라 유지 전압을 생성하는 전압유지부;
   상기 전압유지부의 전압을 결정하는 결정부;
   상기 전압유지부에 유지되는 상기 유지 전압에 따라 상기 출력단 PASS MOSFET의 신호 출력 단자의 과전류상태를 감지하는 제1단 앰프부;
   상기 제1단 앰프부의 출력을 입력받아 동작하는 제2단 공통소스 앰프부;
   상기 제2단 공통소스 앰프부의 출력에 의해 바이어스되는 트랜지스터를 이용하여 상기 저항 디바이더부에서 읽어들이는 상기 게이트단자 전압을 조절하는 조절부; 및
   상기 출력단 PASS MOSFET의 게이트단자 전압 및 상기 신호 출력 단자의 전압에 따라 상기 출력단 PASS MOSFET 동작을 제어하는 전류 폴드백부
   를 포함하는 것을 특징으로 하는 전류 제한 회로.
2. 제1항에 있어서,
   상기 전류 제한 회로는, 집적회로 칩의 신호 출력 단자인 상기 출력단 PASS MOSFET에 적용하여 상기 신호 출력 단자에서의 과전류로부터 상기 집적회로 칩을 보호하기 위한 것을 특징으로 하는 전류 제한 회로.
3. 제1항에 있어서,
   상기 전류 제한 회로는, 집적회로 칩에 적용하여 외부에서 연결된 수동 소자 없이 상기 집적회로 칩 내부에서 상기 출력단 PASS MOSFET의 출력 전압을 입력 받아 상기 출력단 PASS MOSFET의 게이트 단자의 바이어스 전위를 제어하여 상기 출력단 PASS MOSFET에서 출력되는 과부하 전류를 제한하기 위한 것을 특징으로 하는 전류 제한 회로.
4. 제2항 또는 제3항에 있어서,
   상기 집적회로 칩은 상기 출력단 PASS MOSFET를 통해 정전압 출력을 위한 레귤레이터를 포함하는 것을 특징으로 하는 전류 제한 회로.
5. 제1항에 있어서,
   상기 출력단 PASS MOSFET의 게이트단자 전압을 읽기 위한 저항 디바이더부
   를 더 포함하는 것을 특징으로 하는 전류 제한 회로.
6. 제5항에 있어서,
   상기 저항 디바이더부는, 상기 출력단 PASS MOSFET의 부하 전류량의 제한 수준을 결정하기 위한 직렬 연결된 복수의 저항들을 포함하고, 상기 복수의 저항들의 한 접점을 통해 상기 게이트단자 전압을 읽는 것을 특징으로 하는 전류 제한 회로.
7. 제1항에 있어서,
   상기 제1단 앰프부는 차동 증폭기를 포함하는 것을 특징으로 하는 전류 제한 회로.
8. 제1항에 있어서,
   상기 제2단 공통소스 앰프부는 CS 증폭기의 기능을 수행하는 것을 특징으로 하는 전류 제한 회로.
9. 제1항에 있어서,
   상기 전류 폴드백부는 상기 출력단 PASS MOSFET의 상기 신호 출력 단자에서의 과전류에 대해 전압 강하를 완화하고 상기 출력단 PASS MOSFET를 오프시키는 것을 특징으로 하는 전류 제한 회로.
10. 제1항에 있어서,
    상기 출력단 PASS MOSFET는 N형 MOSFET 또는 P형 MOSFET인 것을 특징으로 하는 전류 제한 회로.
11. 제1항에 있어서,
    상기 결정부는, 상기 공통소스증폭기 MOSFET부의 동작 결과에 의해 상기 전압유지부의 전압을 결정하는 것을 특징으로 하는 전류 제한 회로.
12. 제1항에 있어서,
    상기 결정부는, 상기 공통소스증폭기 MOSFET부의 동작 결과에 상관없이 상기 전압유지부의 전압을 결정하는 것을 특징으로 하는 전류 제한 회로.
13. 제12항에 있어서,
    상기 출력단 PASS MOSFET는 P형 MOSFET인 것을 특징으로 하는 전류 제한 회로.

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