KR20160033263A - 반도체 소자의 미세 패턴 형성방법 - Google Patents

Abstract

반도체 소자의 미세 패턴 형성방법은, 반도체 기판 상에 하드마스크층을 형성하는 단계; 하드마스크층 상에 제1 영역에서 열을 이루는 제1 필라(pillar) 패턴 및 제1 필라 패턴보다 장축 방향으로 연장하여 형성된 제2 필라 패턴 및 제2 영역에 배치된 제3 필라 패턴을 형성하는 단계; 제1 필라 패턴, 제2 필라 패턴 및 제3 필라 패턴의 측벽을 덮으면서 하드마스크층 노출면 위로 연장되는 희생 패턴 및 제1 필라 패턴의 내외측을 적어도 채우는 파티션 패턴을 형성하는 단계; 및 희생 패턴을 제거하여 제1 영역에서 열을 이루는 제1 밀집 패턴, 제1 밀집 패턴보다 장축 방향으로 연장하여 형성된 제2 밀집 패턴과, 인접하는 제1 밀집 패턴들 사이에 배치된 제3 밀집 패턴 및 제2 영역에 배치된 고립 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 미세 패턴 형성방법{Method for fabricating fine pattern of semiconductor device}

본 출원은 패터닝(patterning) 기술에 관한 것으로, 보다 상세하게는 반도체 소자의 미세 패턴 형성방법에 관한 것이다.

반도체소자가 고집적화되면서, 소자의 사이즈가 점점 축소되고 있다. 즉, 제한된 면적 내에서 더 많은 패턴을 구현하기 위해 패턴의 피치(pitch) 사이즈 예를 들어, 패턴의 선폭(CD; Critical Dimension) 및 패턴 사이의 간격이 줄어들고 있다.

특히, 반도체소자는 수 많은 미세 패턴들로 이루어져 있으며, 이와 같은 미세 패턴들은 포토리소그래피(photolithography) 공정을 통해 형성된다. 그러나, 소자의 디자인 룰이 감소됨에 따라, 반도체 소자에 구현되는 미세 패턴 예컨대, 콘택 홀(contact hole)과 같은 미세 패턴의 사이즈는 줄어들고 있는 반면에, 패턴을 형성하기 위한 포토리소그래피 공정에 있어서 한계 해상으로 인해 미세 패턴을 형성하기가 어렵다. 특히, 미세한 패턴을 형성하기 위해서는 패턴 마스크를 여러 번 사용해야 하며, 그 공정 단계 또한 복잡하여 미세 패턴을 형성하는 데 한계가 있다.

본 출원은 미세한 크기의 패턴을 형성하는 과정에서 셀 영역과 주변회로영역을 구분하는 경계 영역에 기생 홀 패턴이 형성되는 것을 방지할 수 있는 반도체 소자의 패턴 형성방법을 제공하는데 그 목적이 있다.

본 출원의 일 관점은, 제1 영역, 제2 영역 및 상기 제1 영역과 제2 사이를 구분하는 제3 영역이 구분된 반도체 기판 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 제1 영역에서 열을 이루는 제1 필라(pillar) 패턴 및 상기 제1 필라 패턴보다 장축 방향으로 연장하여 형성된 제2 필라 패턴 및 제2 영역에 배치된 제3 필라 패턴을 형성하는 단계; 상기 제1 필라 패턴, 제2 필라 패턴 및 제3 필라 패턴의 측벽을 덮으면서 상기 하드마스크층 노출면 위로 연장되는 희생 패턴 및 상기 제1 필라 패턴의 내외측을 적어도 채우는 파티션 패턴을 형성하는 단계; 및 상기 희생 패턴을 제거하여 상기 제1 영역에서 열을 이루는 제1 밀집 패턴, 상기 제1 밀집 패턴보다 장축 방향으로 연장하여 형성된 제2 밀집 패턴과, 인접하는 제1 밀집 패턴들 사이에 배치된 제3 밀집 패턴 및 상기 제2 영역에 배치된 고립 패턴을 형성하는 단계를 포함한다.

본 출원의 다른 관점은, 셀 영역, 주변회로영역 및 상기 셀 영역과 주변회로영역사이의 경계 영역이 구분된 반도체 기판 상에 하드마스크층을 형성하는 단계; 상기 셀 영역의 하드마스크층 상에 지그재그 방향으로 소정 간격만큼 이격하여 배치되는 복수 개의 제1 필라 패턴들, 상기 셀 영역의 최외각부에 배치되면서 상기 제1 필라 패턴보다 길이 방향으로 연장되는 복수 개의 제2 필라 패턴들을 형성하는 단계; 상기 제1 필라 패턴 및 제2 필라 패턴의 측벽을 덮으면서 상기 하드마스크층 노출면 위로 연장되는 희생 패턴 및 상기 제1 필라 패턴의 내외측을 적어도 채우는 파티션 패턴을 형성하는 단계; 및 상기 희생 패턴을 제거하여 상기 셀 영역에서 열을 이루는 제1 밀집 패턴, 상기 제1 밀집 패턴보다 장축 방향으로 연장하여 형성된 제2 밀집 패턴과, 인접하는 제1 밀집 패턴들 사이에 배치된 제3 밀집 패턴을 형성하는 단계를 포함한다.

본 출원의 실시예에 따르면, 셀 영역과 주변회로영역을 구분하는 경계 영역에 기생 홀 패턴이 형성되는 것을 방지할 수 있다.

이에 따라 반도체 소자의 신뢰성이 저하되는 것을 방지할 수 있다.

도 1a 내지 도 10c는 본 출원의 실시예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 제시한 도면들이다.

상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.

도 1a 내지 도 10c는 본 출원의 실시예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 제시한 도면들이다.

도 1a은 제1 마스크 패턴(116, 118, 120)의 평면 형상을 나타내고, 도 1b 및 도 1c는 각각 도 1의 I-I'및 II-II'절단선을 따르는 단면을 보여준다. 이하 이에 대한 설명을 생략하기로 한다.

도 1a 내지 도 1c를 참조하면, 반도체 기판(100) 상에 제1 하드마스크층(106), 제1 파티션층(108) 및 제2 하드마스크층(114)을 순차적으로 형성한다.

반도체 기판(100)은 셀 영역에 대응하는 제1 영역, 셀 영역을 둘러싸는 주변회로영역에 대응하는 제2 영역과, 셀 영역 및 주변회로영역 사이를 구분하는 경계 영역(boundary region)에 대응하는 제3 영역을 포함할 수 있다. 반도체 기판(100)과 제1 하드마스크층(106) 사이에는 비록 도면에 도시하지는 않았지만, 트랜지스터, 비트라인 등의 회로 소자들과 회로 소자들 사이를 전기적으로 연결하기 위한 콘택(contact) 패턴 등을 포함하여 구성할 수 있다.

반도체 기판(100) 상에 형성된 제1 하드마스크층(106)은 적어도 2층 이상의 물질층이 적층된 구조를 갖는다. 예를 들어, 제1 하드마스크층(106)은 제1 비정질 카본층(amorphous carbon layer: ACL, 102) 및 제1 실리콘 옥시 나이트라이드층(SiON, 104)이 적층된 구조로 이루어질 수 있다.

제1 하드마스크층(106) 상에 형성된 제1 파티션층(108)은 폴리실리콘을 포함하여 형성할 수 있다. 제1 파티션층(108)은 실질적으로 구현될 패턴 형상이 구현될 층으로 도입될 수 있다.

제1 파티션층(108) 상에 형성된 제2 하드마스크층(114)은 적어도 2층 이상의 물질층이 적층된 구조를 갖는다. 예를 들어, 제2 하드마스크층(114)은 제2 비정질 카본층(110) 및 제2 실리콘 옥시 나이트라이드층(112)이 적층된 구조로 이루어질 수 있다. 제2 하드마스크층(114)은 상술한 바와 같이, 제1 하드마스크층(106)과 동일한 물질층으로 형성할 수 있으나, 이에 한정되는 것은 아니다.

제2 하드마스크층(114) 상에 제1 패턴 이미지를 포함하는 제1 마스크 패턴(116, 118, 120)을 형성한다. 이를 위해 제2 하드마스크층(114) 상에 포토레지스트층을 형성하고, 노광 및 현상 공정을 포함하는 포토리소그래피 과정으로 제1 패턴 형상의 이미지를 전사하여 제1 마스크 패턴(116, 118, 120)을 형성한다. 여기서 제1 마스크 패턴(116, 118, 120)은 제1 셀 마스크 패턴(116), 제2 셀 마스크 패턴(118) 및 제1 주변회로 마스크 패턴(120)을 포함하여 구성될 수 있다. 셀 영역에 배치되는 제1 및 제2 셀 마스크 패턴들(116, 118)과 주변회로영역에 배치되는 제1 주변회로 마스크 패턴(120)은 하나의 포토리소그래피 과정에서 형성될 수 있다.

제1 셀 마스크 패턴(116)은 평면이 원형(circle) 또는 정사각형 형태를 가진다. 제1 셀 마스크 패턴(116)은 일정한 간격(d1)으로 서로 이격하여 셀 영역 상에 배열하며, 경계 영역에 인접한 셀 영역의 최외곽 부분을 제외한 셀 영역 전체에 배치될 수 있다. 한다. 여기서 반도체 기판(100)의 x축 방향으로 일 열(raw)에 배치된 제1 셀 마스크 패턴(116)과 다른 열에 배치된 제1 셀 마스크 패턴(116)은 지그재그 방향으로 서로 엇갈리게 배치될 수 있다.

제2 셀 마스크 패턴(118)은 평면이 타원형(oval) 또는 직사각형의 형태를 가진다. 제2 셀 마스크 패턴(118)은 일정한 간격(d2)으로 서로 이격하여 제1 셀 마스크 패턴(116)이 배치되지 않은 셀 영역, 예를 들어, 셀 영역의 최외곽 부분에 배치된다. 제2 셀 마스크 패턴(118)은 셀 영역에서 경계 영역 방향으로 길이가 연장된 장방형 형태를 가지게 형성될 수 있다.

제1 주변회로 마스크 패턴(120)은 주변회로영역에 배치되고 소정 간격(d3)으로 서로 이격하여 배치된다. 제1 주변회로 마스크 패턴(120)은 고립된 라인 형상 또는 패드(pad) 형상으로 형성될 수 있다.

도 2a 내지 도 2c를 참조하면, 제1 마스크 패턴(116, 118, 120)을 식각마스크로 제2 하드마스크층(114)의 노출 부분을 식각하여 제1 하드마스크 패턴들(114a, 114b, 114c)을 형성한다. 그리고 제1 마스크 패턴(116, 118, 120)은 제거한다. 제1 하드마스크 패턴들(114a, 114b, 114c)은 제1 마스크 패턴(116, 118, 120)의 형상을 따라 형성된다. 이에 따라, 제1 하드마스크 패턴들(114a, 114b, 114c) 가운데, 셀 영역의 최외곽 부분을 제외한 셀 영역에 형성된 제1 셀 하드마스크 패턴(114a)은 원형 또는 정사각형 형태를 가지게 형성되고, 셀 영역의 최외곽 부분에서의 제2 셀 하드마스크 패턴(114b)은 타원형 또는 직사각형 형태를 가지게 형성된다. 또한 주변회로영역에 형성된 제1 주변 하드마스크 패턴(114c)은 라인 또는 패드 형상을 포함하여 형성된다. 이러한 제1 하드마스크 패턴들(114a, 114b, 114c)은 제2 비정질 카본 패턴들(110a, 110b, 110c) 및 제2 실리콘 옥시 나이트라이드 패턴들(112a, 112b, 112c)을 포함하여 구성될 수 있다.

도 3a 내지 도 3c를 참조하면, 반도체 기판(100) 상에 제3 하드마스크층(126)을 형성한다. 제3 하드마스크층(126)은 제1 하드마스크 패턴들(114a, 114b, 114c)을 모두 매립하는 두께로 형성할 수 있다. 제3 하드마스크층(126)은 적어도 2층 이상의 물질층이 적층된 구조를 갖도록 형성할 수 있다. 예를 들어, 제3 하드마스크층(126)은 스핀 온 카본층(spin on carbon, SOC, 122) 및 제3 실리콘 옥시 나이트라이드층(124)이 적층된 구조로 이루어질 수 있다.

다음에 제3 하드마스크층(126) 상에 제2 패턴 이미지를 포함하는 제2 마스크 패턴(128, 130, 132)을 형성한다. 이를 위해 제3 하드마스크층(126) 상에 포토레지스트층을 형성하고, 노광 및 현상 공정을 포함하는 포토리소그래피 과정으로 제2 패턴 형상의 이미지를 포토레지스트층으로 전사하여 제2 마스크 패턴(128, 130, 132)을 형성한다. 여기서 제2 마스크 패턴(128, 130, 132)은 제3 셀 마스크 패턴(128), 제4 셀 마스크 패턴(130) 및 제2 주변회로 마스크 패턴(132)을 포함하여 구성될 수 있다. 셀 영역에 배치되는 제3 및 제4 셀 마스크 패턴들(128, 130)과 주변회로영역에 배치되는 제2 주변회로 마스크 패턴(132)은 하나의 포토리소그래피 과정에서 형성될 수 있다.

제3 셀 마스크 패턴(128)은 평면이 원형 또는 정사각형 형태를 가진다. 제3 셀 마스크 패턴(128)은 일정한 간격으로 서로 이격하여 셀 영역 상에 배열하며, 경계 영역에 인접한 셀 영역의 최외곽 부분을 제외한 셀 영역 전체에 배치될 수 있다. 한다. 여기서 반도체 기판(100)의 x축 방향으로 일 열(raw)에 배치된 제3 셀 마스크 패턴(128)과 다른 열에 배치된 제3 셀 마스크 패턴(128)은 지그재그 방향으로 서로 엇갈리게 배치될 수 있다.

제4 셀 마스크 패턴(130)은 평면이 타원형 또는 직사각형의 형태를 가진다. 제4 셀 마스크 패턴(130)은 일정한 간격으로 서로 이격하여 제3 셀 마스크 패턴(128)이 배치되지 않은 셀 영역, 예를 들어, 셀 영역의 최외곽 부분에 배치된다. 제4 셀 마스크 패턴(130)은 셀 영역에서 경계 영역 방향으로 길이가 연장하는 형태를 가지게 형성될 수 있다. 제2 주변회로 마스크 패턴(132)은 주변회로영역에 배치되며, 고립된 라인 형상 또는 패드(pad) 형상으로 형성될 수 있다.

도 4a 내지 도 4c를 참조하면, 제2 마스크 패턴(128, 130, 132)을 식각마스크로 제3 하드마스크층(126)의 노출 부분을 식각하여 제2 하드마스크 패턴들(126a, 126b, 126c)을 형성한다. 그리고 제2 마스크 패턴(128, 130, 132)은 제거한다.

제2 하드마스크 패턴들(126a, 126b, 126c)은 제2 마스크 패턴(128, 130, 132)의 형상을 따라 형성된다. 이에 따라, 제2 하드마스크 패턴들(126a, 126b, 126c) 가운데, 셀 영역의 최외곽 부분을 제외한 셀 영역에 형성된 제3 셀 하드마스크 패턴(126a)은 원형 또는 정사각형 형태를 가지게 형성되고, 셀 영역의 최외곽 부분에서의 제4 셀 하드마스크 패턴(126b)은 타원형 또는 직사각형 형태를 가지게 형성된다. 또한 주변회로영역에 형성된 제2 주변 하드마스크 패턴(126c)은 라인 또는 패드 형상을 포함하여 형성된다. 이러한 제2 하드마스크 패턴들(126a, 126b, 126c)은 스핀 온 카본 패턴들(122a, 122b, 122c) 및 제3 실리콘 옥시 나이트라이드 패턴들(124a, 124b, 124c)을 포함하여 구성될 수 있다.

도 5a 내지 도 5c를 참조하면, 상술한 제1 하드마스크 패턴들(114a, 114b, 114c) 및 제2 하드마스크 패턴들(126a, 126b, 126c)을 식각 마스크로 하부에 배치된 제1 파티션층(108, 도 4a 참조)의 노출 부분을 식각하는 식각 공정을 수행한다. 식각 공정은 습식 식각 또는 건식 식각 방식으로 수행할 수 있다.

식각 공정을 수행하면 제1 파티션층(108)의 노출된 부분이 제거되면서 제1 필라(pillar) 패턴(134), 제2 필라 패턴(136) 및 제3 필라 패턴(138)이 형성된다. 제1 필라 패턴(134) 및 제2 필라 패턴(136)은 셀 영역에서 열을 이루어 배치되고, 제3 필라 패턴(138)은 주변회로영역에 배치된다. 여기서 셀 영역 및 주변회로영역 사이를 구분하는 경계 영역 상에는 별도의 패턴이 배치되지 않으며, 제1 하드마스크층(106)의 표면이 노출되어 있다.

제1 필라 패턴(134)은 도 5a에서 도시한 바와 같이, 평면 형상이 원형을 가지게 형성되고, 또는 정사각형 형상을 가지게 형성될 수 있다. 여기서 제1 필라 패턴(134)은 제1 패턴(134-1) 및 제1 패턴(134-1)의 일 측면 방향에 나란하게 배치된 제2 패턴(134-2)이 한 세트(set)를 이루게 배치될 수 있다. 그리고 이러한 한 세트로 이루어진 제1 필라 패턴(134)들은 셀 영역에서 소정 간격만큼 서로 이격하여 배열된다. 또한, 제1 필라 패턴(134)들은 일 열에 배치된 제1 필라 패턴(134)과 다른 열에 배치된 제1 필라 패턴(134)은 지그재그 방향으로 서로 엇갈리게 배치된 구조를 갖는다.

제2 필라 패턴(136)은 도 5a에서 도시한 바와 같이, 평면 형상이 제1 필라 패턴(136)보다 y축 방향으로 길이가 연장된 타원형을 가지게 형성되고 또는 직사각형 형상을 가지게 형성될 수 있다. 제2 필라 패턴(136)은 셀 영역과 경계 영역 사이에 배치되며, 보다 구체적으로, 셀 영역의 최외곽 부분에 배치된다. 여기서 제2 필라 패턴(136)은 제3 패턴(136-1) 및 제3 패턴(136-1)의 일 측면 방향에 나란하게 배치된 제4 패턴(136-2)이 한 세트(set)를 이루게 배치될 수 있다. 그리고 이러한 한 세트로 이루어진 제2 필라 패턴(136)들은 소정 간격만큼 서로 이격하여 배열된다. 또한, 제2 필라 패턴(136)은 다른 열에 배치된 제1 필라 패턴(134)과 지그재그 방향으로 서로 엇갈리게 배치된 구조를 갖는다.

주변회로영역에 배치된 제3 필라 패턴(138)은 패드(pad) 형상으로 형성되거나 고립된 라인 형상으로 형성될 수 있다.

도 6a 내지 도 6c를 참조하면, 반도체 기판(100) 상에 스페이서 절연층(140)을 형성한다. 스페이서 절연층(140)은 반도체 기판(100)의 전면에 형성된다. 스페이서 절연층(140)은 제1 필라 패턴(134), 제2 필라 패턴(136) 및 제3 필라 패턴(138)을 모두 덮는 두께로 형성되며, 제1 내지 제3 필라 패턴(134, 136, 138)들이 배치되지 않은 제1 하드마스크층(106)의 노출면까지 연장하게 형성될 수 있다.

스페이서 절연층(140)은 초저온산화물(Ultra-low temperature oxide, ULTO)과 같은 실리콘 산화물층을 포함하여 형성할 수 있다. 초저온산화물(ULTO)은 균일하게 증착되는 특성이 상대적으로 우수하여 제1 필라 패턴(134), 제2 필라 패턴(136) 및 제3 필라 패턴(138)을 균일하게 덮게 형성될 수 있다. 본 발명의 실시예에서는 스페이서 절연층(140)으로 초저온산화물(ULTO)을 설명하였으나, 이에 한정되는 것은 아니며, 후속 형성될 제2 파티션층과 식각 선택비를 가지는 절연 물질 가운데 선택하여 적용할 수 있다.

셀 영역에 배치된 제1 필라 패턴(134)은 제1 패턴(134-1) 및 제1 패턴(134-1)의 일 측면 방향에 나란하게 배치된 제2 패턴(134-2)이 한 세트를 이루게 배치된다. 여기서 제1 패턴(134-1)과 제2 패턴(134-2)은 제1 간격(w1)만큼 이격하여 배치된다. X축 방향을 따라 상호 이격되는 제1 필라 패턴(134)들 사이에 이격된 제2 간격(w2, 도 6a 참조)부분은 스페이서 절연층(140)이 제1 패턴(134-1)의 외측벽 및 제1 하드마스크층(106)의 표면위로 연장되도록 여유 공간을 제공할 수 있다. 이와 반면에, 한 세트를 이루는 제1 패턴(134-1) 및 제2 패턴(134-2)은 상대적으로 좁은 제1 간격(w1)을 제공함에 따라 스페이서 절연층(140)이 제1 패턴(134-1) 및 제2 패턴(134-2) 사이의 공간을 채우게 된다.

또한, 셀 영역의 최외곽부에 배치된 제2 필라 패턴(136)은 제3 패턴(136-1) 및 제3 패턴(136-1)의 일 측면 방향에 나란하게 배치된 제4 패턴(136-2)이 한 세트를 이루게 배치된다. 여기서 제3 패턴(136-1) 및 제4 패턴(136-2) 사이에 이격된 제3 간격(w3)은 상대적으로 좁은 간격을 제공함에 따라 스페이서 절연층(140)이 제3 패턴(136-1) 및 제4 패턴(136-2) 사이의 공간에 중첩하여 형성되어 제3 간격(w3)을 채우게 된다.

이와 반면에, X축 방향을 따라 상호 이격되는 제2 필라 패턴(136)들 사이에 이격된 제4 간격(w4, 도 6a 참조)부분은 제2 필라 패턴(136)이 타원형 또는 직사각형 단면 형상을 가지게 형성되어 있다. 이에 따라, 상호 이격되는 제2 필라 패턴(136)들 사이에 스페이서 절연층(140)이 형성되더라도 중첩하여 형성되지 않고, 제3 패턴(136-1)의 외측벽 및 제1 하드마스크층(106)의 표면위로 연장되도록 여유 공간(w5)을 제공할 수 있다.

도 7a 내지 도 7c를 참조하면, 스페이서 절연층(140)이 형성된 반도체 기판(100) 상에 제2 파티션층(142)을 형성한다. 제2 파티션층(142)은 제1 필라 패턴(134), 제2 필라 패턴(136) 및 제3 필라 패턴(138)이 모두 매몰될 만큼의 두께로 형성할 수 있다. 제2 파티션층(142)은 폴리실리콘 물질을 포함하여 형성할 수 있다.

계속해서 제2 파티션층(142) 상에 차단 마스크(144)를 형성한다. 이를 위해 제2 파티션층(142) 상에 포토레지스트층을 형성하고, 노광 및 현상 공정을 포함하는 포토리소그래피 과정으로 패턴 형상의 이미지를 포토레지스트층으로 전사하여 차단 마스크(144)를 형성한다. 차단 마스크(144)는 주변회로영역 및 경계영역을 노출시키는 페리 오픈 마스크로 이해될 수 있다. 차단 마스크(144)에 의해 주변회로영역 및 경계영역 상의 제2 파티션층(142)이 노출된다. 여기서 셀 영역의 최외곽부의 일부 영역이 노출될 수 있다.

도 8a 내지 도 8c를 참조하면, 차단 마스크(144)를 식각 배리어막으로 한 식각 공정을 수행하여 제2 파티션층(142)의 노출된 부분을 제거한다. 구체적으로, 차단 마스크(144)에 의해 노출되어 있는 주변회로영역 및 경계영역 상의 제2 파티션층(142)을 제거하여 스페이서 절연층(140)을 노출시킨다. 여기서 차단 마스크(144)에 의해 덮여 있는 셀 영역은 제2 파티션층(142)이 제거되지 않고 남게 된다. 다음에 셀 영역을 덮고 있는 차단 마스크(144)를 제거한다.

도 9a 내지 도 9c를 참조하면, 제1 필라 패턴(134), 제2 필라 패턴(136) 및 제3 필라 패턴(138)의 측벽에 희생 패턴(150)을 형성한다. 희생 패턴(150)은 반도체 기판(100) 상에 평탄화 공정을 수행하여 형성할 수 있다. 평탄화 공정은 화학적기계적연마 (CMP: Chemical mechanical polishing) 방식을 이용하거나 에치백(etch back) 방법을 이용하여 진행할 수 있다.

평탄화 공정을 수행하면 셀 영역에서는 제1 필라 패턴(134) 및 제2 필라 패턴(136)의 상부면을 덮고 있는 제2 파티션층(142, 도 8c) 및 스페이서 절연층(140)이 제거된다. 또한, 주변회로영역에서는 제3 필라 패턴(138)의 상부면을 덮고 있는 스페이서 절연층(140)이 제거된다. 이에 따라, 제1 필라 패턴(134), 제2 필라 패턴(136) 및 제3 필라 패턴(138)의 측벽을 덮는 희생 패턴(150)이 형성된다. 그리고 제2 파티션층(142)은 제1 필라 패턴(134), 제2 필라 패턴(136) 및 제3 필라 패턴(138)의 상부면과 동일한 높이의 제2 파티션 패턴(142a)으로 형성된다. 제2 파티션 패턴(142a)은 제1 필라 패턴(134)의 내외측을 채우도록 형성될 수 있다.

도 10a 내지 도 10c를 참조하면, 제1 필라 패턴(134), 제2 필라 패턴(136) 및 제3 필라 패턴(138)의 측벽에 형성된 희생 패턴(150)을 제거한다. 희생 패턴(150)은 산화물을 선택적으로 제거하는 습식 식각 용액을 이용한 습식 식각 방식으로 제거할 수 있다.

상술한 공정을 수행하여 희생 패턴(150)을 제거함에 따라, 제1 하드마스크층(106) 상에는 셀 영역에서 열을 이루는 제1 필라 패턴(134) 및 제2 필라 패턴(136)과, 주변회로영역에 배치된 제3 필라 패턴(138)이 남게 된다. 여기서 제1 필라 패턴(134)은 원형 형상 또는 정사각형 형상으로 형성되며, 제2 필라 패턴(134)은 타원형 형상 또는 직사각형 형상으로 형성될 수 있다.

한편, 인접하는 제1 필라 패턴(134)들 사이에 배치된 제2 파티션 패턴(142a)의 측벽에 배치되어 있던 희생 패턴(150, 도 9b 및 도 9c 참조)은, 측벽 부분만 제거되어 제2 파티션 패턴(142a) 하부에 희생 패턴(150a)이 남게 된다. 이에 따라, 인접하는 제1 필라 패턴(134)들 사이에는 희생 패턴(150a) 및 제2 파티션 패턴(142a)으로 이루어지는 제4 필라 패턴(155)이 구현될 수 있다. 또한, 인접하는 제2 필라 패턴(136)들 사이에 배치된 제2 파티션 패턴(142a)도 하부에만 희생 패턴(150a)이 잔류함에 따라, 제4 필라 패턴(155)이 구현될 수 있다. 한편, 셀 영역과 주변회로영역 사이를 구분하는 경계 영역에서는 희생 패턴이 모두 제거되고 제1 하드마스크층(104)의 표면이 노출된다. 이에 따라, 경계 영역에서 기생 홀 패턴이 형성되는 것을 방지할 수 있다.

여기서 셀 영역에서 열을 이루는 제1 필라 패턴(134) 및 제2 필라 패턴(136)은 셀 영역에서 밀집된 배치 배열로 구현됨에 따라, 각각 제1 밀집 패턴 및 제2 밀집 패턴으로 이해될 수 있고, 인접하는 제1 필라 패턴(134)들 또는 인접하는 제2 필라 패턴(136)들 사이에 배치된 제4 필라 패턴(155)은 각각의 제1 필라 패턴(134)들 또는 제2 필라 패턴(136)들과 밀집한 배치 배열로 구현됨에 따라 제3 밀집 패턴으로 이해될 수 있다. 또한, 셀 동작을 위한 회로 소자들이 구비되는 주변회로영역에는 셀 영역에 비해 상대적으로 비규칙적이고 밀집되지 않은 패턴 형상으로 구현된다. 이에 따라, 주변회로영역에 배치된 제3 필라 패턴(138)은 고립 패턴으로 이해될 수 있다.

본 출원에 따르면, 밀집된 배치 배열을 가지는 미세한 크기의 패턴을 형성하는 과정에서 셀 영역과 주변회로영역을 구분하는 경계 영역에 기생 홀 패턴이 형성되는 것을 방지할 수 있다.

100 : 반도체 기판 106 : 제1 하드마스크층
108 : 제1 파티션층 114 : 제2 하드마스크층
114a, 114b, 114c : 제1 하드마스크 패턴들
126 : 제3 하드마스크층
126a, 126b, 126c : 제2 하드마스크 패턴들
134 : 제1 필라 패턴 136 : 제2 필라 패턴
138 : 제3 필라 패턴 155 : 제4 필라 패턴

Claims (26)

1. 제1 영역, 제2 영역 및 상기 제1 영역과 제2 사이를 구분하는 제3 영역이 구분된 반도체 기판 상에 하드마스크층을 형성하는 단계;
   상기 하드마스크층 상에 제1 영역에서 열을 이루는 제1 필라(pillar) 패턴 및 상기 제1 필라 패턴보다 장축 방향으로 연장하여 형성된 제2 필라 패턴 및 제2 영역에 배치된 제3 필라 패턴을 형성하는 단계;
   상기 제1 필라 패턴, 제2 필라 패턴 및 제3 필라 패턴의 측벽을 덮으면서 상기 하드마스크층 노출면 위로 연장되는 희생 패턴 및 상기 제1 필라 패턴의 내외측을 적어도 채우는 파티션 패턴을 형성하는 단계; 및
   상기 희생 패턴을 제거하여 상기 제1 영역에서 열을 이루는 제1 밀집 패턴, 상기 제1 밀집 패턴보다 장축 방향으로 연장하여 형성된 제2 밀집 패턴과,
   인접하는 제1 밀집 패턴들 사이에 배치된 제3 밀집 패턴 및 상기 제2 영역에 배치된 고립 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법.
2. 제1항에 있어서,
   상기 제1 영역은 셀 영역을 포함하고, 상기 제2 영역은 주변회로영역을 포함하며, 상기 제3 영역은 경계 영역을 포함하는 반도체 소자의 미세 패턴 형성방법.
3. 제1항에 있어서,
   상기 제1 밀집 패턴, 제2 밀집 패턴 및 제3 밀집 패턴은 원형의 홀 패턴을 포함하고, 상기 고립 패턴은 적어도 패드 또는 라인 형상을 포함하는 반도체 소자의 미세 패턴 형성방법.
4. 제1항에 있어서,
   상기 제1 필라 패턴은 정사각형 또는 원형의 평면 형상을 가지고 상기 제2 필라 패턴은 직사각형 또는 타원형의 평면 형상을 가지는 반도체 소자의 미세 패턴 형성방법.
5. 제1항에 있어서,
   상기 제1 필라 패턴은 제1 패턴 및 상기 제1 패턴의 일 측면 방향에 나란하게 배치된 제2 패턴이 한 세트(set)를 이루며, 한 세트의 제1 필라 패턴들이 소정 간격 이격하여 배열된 반도체 소자의 미세 패턴 형성방법.
6. 제5항에 있어서,
   상기 제1 필라 패턴들은 일 열에 배치된 제1 필라 패턴과 다른 열에 배치된 제1 필라 패턴이 지그재그 방향으로 서로 엇갈리게 배치하는 반도체 소자의 미세 패턴 형성방법.
7. 제1항에 있어서,
   상기 제2 필라 패턴은 상기 제1 영역과 제2 영역 사이에 배치되면서 상기 제1 영역의 최외곽부에 배치된 반도체 소자의 미세 패턴 형성방법.
8. 제1항에 있어서,
   상기 제2 필라 패턴은 제3 패턴 및 상기 제3 패턴의 일 측면 방향에 나란하게 배치된 제4 패턴이 한 세트(set)를 이루며, 한 세트의 제2 필라 패턴들이 소정 간격 이격하여 배열된 반도체 소자의 미세 패턴 형성방법.
9. 제8항에 있어서,
   상기 제2 필라 패턴은 다음 열에 배치되는 상기 제1 필라 패턴과 지그재그 방향으로 서로 엇갈리게 배치하는 반도체 소자의 미세 패턴 형성방법.
10. 제1항에 있어서, 상기 제1, 제2 및 제3 필라 패턴을 형성하는 단계 이후에,
    상기 제1 필라 패턴, 제2 필라 패턴 및 제3 필라 패턴을 덮는 스페이서 절연층을 형성하는 단계;
    상기 스페이서 절연층 상에 파티션층을 형성하는 단계;
    상기 제2 영역의 파티션층을 선택적으로 식각하여 상기 제2 영역의 스페이서 절연층을 노출시키는 단계를 더 포함하는 반도체 소자의 미세 패턴 형성방법.
11. 상기 제10항에 있어서,
    상기 스페이서 절연층을 노출시키는 단계 이후에,
    상기 반도체 기판 상에 평탄화 공정을 수행하여 상기 제1 필라 패턴, 제2 필라 패턴 및 제3 필라 패턴의 측벽을 덮으면서 상기 제1, 제2 및 제3 필라 패턴의 상부면들을 노출시키는 상기 희생 패턴 및 상기 파티션 패턴을 형성하는 반도체 소자의 미세 패턴 형성방법.
12. 상기 제11항에 있어서,
    상기 평탄화 공정은 화학적기계적연마 공정 또는 에치백 공정을 포함하는 반도체 소자의 미세 패턴 형성방법.
13. 제1항에 있어서,
    상기 하드마스크층은 비정질 카본층 및 실리콘 산화 질화물(SiON)층이 적층된 구조로 이루어진 반도체 소자의 미세 패턴 형성방법.
14. 제10항에 있어서,
    상기 스페이서 절연층은 초저온산화물(Ultra Low Temperature Oxide) 물질을 포함하는 반도체 소자의 미세 패턴 형성방법.
15. 제10항에 있어서,
    상기 파티션층은 폴리실리콘 물질을 포함하는 반도체 소자의 밀집 패턴 형성방법.
16. 셀 영역, 주변회로영역 및 상기 셀 영역과 주변회로영역사이의 경계 영역이 구분된 반도체 기판 상에 하드마스크층을 형성하는 단계;
    상기 셀 영역의 하드마스크층 상에 지그재그 방향으로 소정 간격만큼 이격하여 배치되는 복수 개의 제1 필라 패턴들, 상기 셀 영역의 최외각부에 배치되면서 상기 제1 필라 패턴보다 길이 방향으로 연장되는 복수 개의 제2 필라 패턴들을 형성하는 단계;
    상기 제1 필라 패턴 및 제2 필라 패턴의 측벽을 덮으면서 상기 하드마스크층 노출면 위로 연장되는 희생 패턴 및 상기 제1 필라 패턴의 내외측을 적어도 채우는 파티션 패턴을 형성하는 단계; 및
    상기 희생 패턴을 제거하여 상기 셀 영역에서 열을 이루는 제1 밀집 패턴, 상기 제1 밀집 패턴보다 장축 방향으로 연장하여 형성된 제2 밀집 패턴과,
    인접하는 제1 밀집 패턴들 사이에 배치된 제3 밀집 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법.
17. 제 16항에 있어서,
    상기 제1 밀집 패턴, 제2 밀집 패턴 및 제3 밀집 패턴은 원형의 홀 패턴을 포함하고, 상기 고립 패턴은 적어도 패드 또는 라인 형상을 포함하는 반도체 소자의 미세 패턴 형성방법.
18. 제16항에 있어서,
    상기 제1 필라 패턴은 정사각형 또는 원형의 평면 형상을 가지고 상기 제2 필라 패턴은 직사각형 또는 타원형의 평면 형상을 가지는 반도체 소자의 미세 패턴 형성방법.
19. 제16항에 있어서,
    상기 제1 필라 패턴은 제1 패턴 및 상기 제1 패턴의 일 측면 방향에 나란하게 배치된 제2 패턴이 한 세트(set)를 이루며, 한 세트의 제1 필라 패턴들이 소정 간격 이격하여 배열된 반도체 소자의 미세 패턴 형성방법.
20. 제16항에 있어서,
    상기 제2 필라 패턴은 제3 패턴 및 상기 제3 패턴의 일 측면 방향에 나란하게 배치된 제4 패턴이 한 세트(set)를 이루며, 한 세트의 제2 필라 패턴들이 소정 간격 이격하여 배열된 반도체 소자의 미세 패턴 형성방법.
21. 제16항에 있어서,
    상기 제2 필라 패턴들은 상기 셀 영역의 최외곽부에 배치되고, 상기 제1 필라 패턴들과 지그재그 방향으로 소정 간격만큼 이격하여 배치되는 반도체 소자의 미세 패턴 형성방법.
22. 제16항에 있어서,
    상기 제1 및 제2 필라 패턴을 형성하는 단계 이후에,
    상기 제1 필라 패턴 및 제2 필라 패턴을 덮는 스페이서 절연층을 형성하는 단계;
    상기 스페이서 절연층 상에 파티션층을 형성하는 단계;
    상기 주변회로영역의 파티션층을 선택적으로 식각하여 상기 주변회로영역의 스페이서 절연층을 노출시키는 단계를 더 포함하는 반도체 소자의 미세 패턴 형성방법.
23. 제22항에 있어서,
    상기 스페이서 절연층을 노출시키는 단계 이후에,
    상기 반도체 기판 상에 평탄화 공정을 수행하여 상기 제1 필라 패턴 및 제2 필라 패턴의 측벽을 덮으면서 상기 제1 및 제2 필라 패턴의 상부면들을 노출시키는 상기 희생 패턴 및 상기 파티션 패턴을 형성하는 반도체 소자의 미세 패턴 형성방법.
24. 제16항에 있어서,
    상기 하드마스크층은 비정질 카본층 및 실리콘 산화 질화물(SiON)층이 적층된 구조로 이루어진 반도체 소자의 미세 패턴 형성방법.
25. 제22항에 있어서,
    상기 스페이서 절연층은 초저온산화물(Ultra Low Temperature Oxide) 물질을 포함하는 반도체 소자의 미세 패턴 형성방법.
26. 제16항에 있어서,
    상기 파티션층은 폴리실리콘 물질을 포함하는 반도체 소자의 밀집 패턴 형성방법.

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