KR20160029623A - 반도체 구조물 및 그 제조 방법 - Google Patents

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Abstract

반도체 구조물 및 반도체 구조물을 제조하는 방법이 제공된다. 반도체 구조물은 기판, 기판 상의 금속 게이트 구조물, 및 금속 게이트 구조물로 연장하고 기판에 접촉하는 스커트 부분(skirting part)을 갖는 금속 게이트 구조물 옆의 스페이서를 포함한다. 금속 게이트 구조물은 고-k 유전체 층 및 고-k 유전체 층 상의 금속 게이트 전극을 포함한다.

Description

반도체 구조물 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 구조물 및 그 제조 방법에 관한 것이다.
집적 회로(IC)의 제조는 주로 반도체 디바이스에 형성된 집적 회로의 밀도를 증가시키기 위한 필요성에 의해 주도되었다. 이는 통상적으로 형성되는 IC 디바이스의 더 큰 밀도를 허용하기 위해 보다 공격적인 설계 규칙들을 구현함으로써 달성된다. 그럼에도, 트랜지스터들과 같은 IC 디바이스들의 증가된 밀도는 피처 크기가 감소된 반도체 디바이스들을 프로세싱하는 복잡도를 또한 증가시킨다.
집적 회로에서 트랜지스터들은 통상적으로 실리콘 게이트 산화물 및 폴리실리콘 게이트 전극을 갖도록 형성된다. 피처 크기들이 계속 감소함에 따라, 디바이스 성능을 개선하기 위해 실리콘 게이트 산화물 및 폴리실리콘 게이트 전극을 고-k 게이트 유전체 및 금속 게이트 전극으로 대체하고자 하는 요구가 있어왔다. 특히, 고 유전율(고-k) 유전체와 함께, 금속 게이트 전극을 갖는 트랜지스터는 폴리실리콘 고갈 및 실리콘 게이트 산화물과 연관되는 게이트 누설과 같은 문제들을 다룰 수 있다. 또한, 금속 게이트 트랜지스터들은 도핑된 폴리실리콘보다 더 낮은 저항을 나타낸다. 금속 게이트 트랜지스터들의 제조 프로세스에서, 추가의 개선들은 축소(scaling down) 프로세스에서 성능 요건을 만족시키기 위해 꾸준히 필요하다.
본 개시의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지진 않는다는 것이 주의되어야 한다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 반도체 구조물의 단면도이다.
도 2a 내지 도 2i는 몇몇 실시예들에 따라 반도체 구조물을 제조하는 방법의 다양한 단면도들이다.
도 3은 몇몇 실시예들에 따라 반도체 구조물을 제조하는 방법의 흐름도이다.
다음의 개시는 제공된 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순하게 하기 위해 아래에서 설명된다. 이들은 물론 단지 예들이 뿐이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "밑", "아래", "하위", "위에“, "상위" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향 외에도, 동작 또는 이용에 있어서 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90°회전 또는 다른 배향들)될 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 기술자들은 마찬가지로 상응하게 해석될 수 있다.
몇몇 실시예들에서, 게이트 구조물은 기판 위에 게이트 산화물 층, 및 게이트 전극 및 게이트 산화물 층 위에 형성되는 게이트 전극에 인접한 2개의 스페이서들을 포함한다. 금속 게이트 트랜지스터 제조 프로세스에서, "게이트 라스트(gate last)" 또는 "대체 게이트" 방법이 이용된다. 이러한 프로세스에서, 폴리실리콘을 포함할 수 있는 더미(예를 들어, 희생) 게이트 전극이 초기에 형성되고, 반도체 디바이스와 연관되는 다양한 프로세스들이 수행되고, 더미 게이트 전극은 후속적으로 제거되고 금속 게이트 전극으로 대체된다. 더미 게이트 전극을 제거할 때, 더미 게이트 전극 아래의 게이트 산화물 층이 또한 제거되고, 고-k 유전체 층으로 대체되지만, 스페이서들 아래의 게이트 산화물 층이 또한 제거될 수 있고, 스페이서들 아래에 터널이 형성될 수 있다. 금속 누설 이슈는 이에 따라 금속 게이트 전극을 형성할 때 형성된다. 스페이서들 사이에 성막되는 금속은 스페이서 아래의 터널을 통해, 에피택시(epitaxy)를 포함할 수 있는 소스/드레인 영역으로 누설된다. 그리고, 형성된 금속 게이트 전극은 금속 게이트 전극 내에 공극(void)들을 가질 수 있고, 이에 따라 트랜지스터 성능에 영향을 준다.
도 1을 참조하면, 도 1은 몇몇 실시예들에 따른 반도체 구조물의 단면도이다. 반도체 구조물(100)은 기판(110)을 포함한다. 금속 게이트 구조물(120)이 기판(110) 상에 있다. 금속 게이트 구조물(120) 옆의 스페이서(130)는 금속 게이트 구조물(120)로 연장하는 스커트 부분(skirting part)(132)을 갖는다. 에피택시(140)가 스페이서(130) 옆에 있다. 반도체 구조물(100)은 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및/또는 다른 로직 회로들, 레지스터들, 터치 영역들 및 인덕터들과 같은 패시브 컴포넌트들 및 P-채널 전계 효과 트랜지스터들(P-channel field effect transistors; PFET), N-채널 FET(N-channel FET; NFET), 금속-산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistors; MOSFET), 상보형 금속-산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 바이폴라 트랜지스터들, 고 전압 트랜지스터들, 고주파수 트랜지스터들과 같은 액티브 컴포넌트들, 다른 메모리 셀들 및 이들의 결합을 포함할 수 있는 집적 회로 또는 그의 부분의 프로세싱 동안 제조되는 중간 구조물들일 수 있다. 몇몇 실시예들에서, 기판(110)은 실리콘 기판일 수 있다. 기판(110)은 당 분야에 알려진 바와 같은 설계 요건들에 의존하여 다양한 도핑 구성들(예를 들어, p-타입 기판 또는 n-타입 기판)을 포함할 수 있다. 기판(110)은 소스/드레인 영역들, n-웰, p-웰과 같은 다양한 도핑된 영역들을 포함할 수 있고, 얕은 트랜치 격리(shallow trench isolation; STI) 영역들을 포함할 수 있다. 기판(110)은 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 또는 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 금속 게이트 구조물(120)은 기판(110) 상의 고-k 유전체 층(122) 및 고-k 유전체 층(122) 상의 금속 게이트 전극(124)을 포함한다. 금속 게이트 전극(124)은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 코발트(Co), 구리(Cu), 니켈(Ni), 이들의 결합들 및/또는 다른 적합한 물질들을 포함할 수 있다. 고-k 유전체 층(122)은 하프늄 산화물(HfO2)을 포함할 수 있다. 고-k 유전체들의 다른 예들은 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈륨 산화물(HMO), 하프늄 티타늄 산화물(HMO), 하프늄 지르코늄 산화물(HfZrO), 이들의 결합들 및/또는 다른 적합한 물질들을 포함한다. 본 개시의 다양한 실시예들에서, 금속 층(126)은 고-k 유전체 층(122)과 금속 게이트 전극(124) 사이에 형성될 수 있다. 금속 층(126)은 일함수 층들, 라이너 층들, 계면 층들, 시드 층들, 부착 층들, 배리어 층들 등을 포함하는 금속 게이트 또는 그의 부분을 형성하기에 적합한 임의의 금속 물질일 수 있다. 고-k 유전체 층 상에 형성된 금속 층(126)은 Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, MoON, 및 다른 적합한 물질들을 포함하는 하나 이상의 금속 층들을 포함할 수 있다. 성막될 수 있는 금속 물질의 예들은 P-타입 금속 물질들 및 N-타입 금속 물질들을 포함한다. p-타입 금속 물질들은 루테늄, 팔라듐, 백금, 코발트, 니켈 및 전도성 금속 산화물들 및/또는 다른 적합한 물질들과 같은 조성물들을 포함할 수 있다. N-타입 금속 물질들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 금속 탄화물들(예를 들어, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 알루미늄 탄화물), 알루미나이드들 및/또는 다른 적합한 물질들과 같은 조성물들을 포함할 수 있다. 스페이서들(130)은 금속 게이트 구조물(120) 옆에 있고, 이들 각각은 금속 게이트 구조물(120)로 연장하는 스커트 부분(132)을 갖는다. 스커트 부분(132)은 기판(110)에 접촉한다. 몇몇 실시예들에서, 스커트 부분(132)의 형상은 삼각형이다. 스커트 부분(132)은 하부 각도(θ)를 가지며, 여기서 하부 각도(θ)는 약 1° 내지 약 89°의 범위에 있다. 몇몇 실시예들에서, 하부 각도(θ)는 약 20° 내지 약 70°의 범위에 있다. 예를 들어, 하부 각도(θ)는 60°이다. 몇몇 실시예들에서, 스커트 부분(132)은 고-k 유전체 층(122)으로 연장한다. 그리고, 스커트 부분(132)은 기판(110)에 접촉한다. 몇몇 실시예들에서, 스페이서들(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 플루오르화물-도핑된 규산염 유리(fluoride-doped silicate glass; FSG), 저 k 유전체 물질, 이들의 결합들 및/또는 다른 적합한 물질을 포함할 수 있다. 에피택시(140)는 스페이서(130) 옆에 있다. 에피택시(140)는 실리콘 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 몇몇 실시예들에서, 에피택시는 붕소 및/또는 BF2, 또는 인 및/또는 비소로 도핑될 수 있다. 스커트 부분(132)을 갖는 스페이서(130)는 금속 게이트 구조물(120)을 보호할 수 있다. 스페이서(130)는 기판(110)에 직접 접촉하며, 이는 스페이서(130)와 기판(110) 사이에 게이트 유전체 층을 갖지 않는다는 것을 의미하고, 이에 따라 금속 누설 이슈를 방지할 수 있다. 스커트 부분(132)은 금속 게이트 구조물(120)과 에피택시(140) 사이의 거리를 연장하며, 이는 스페이서들을 통한 에천트 에칭을 방지할 수 있어서 반도체 구조물이 더 나은 신뢰도를 갖게 한다.
몇몇 실시예들에서, 반도체 구조물은 핀 타입 전계 효과 트랜지스터(fin type field effect transistor; FinFET)의 부분일 수 있다. FinFET는 기판으로부터 연장하는 얇은 핀을 갖는다. FinFET의 채널은 이 수직 핀에 형성된다. 그리고, 게이트는 핀 위에(예를 들어, 감싸게) 형성된다. 몇몇 실시예들에서, 도 1은 FinFET의 핀을 따른 단면도이다. 기판(110)은 핀 및 핀의 부분 상에 형성되는 금속 게이트 구조물(120)일 수 있다. 금속 게이트 구조물(120)에 인접한 2개의 스페이서들(130)은 금속 게이트 구조물(120)로 연장하는 스커트 부분(132)을 갖는다. 그리고, 2개의 에피택시들(140)이 스페이서(130) 옆에 핀(110)에 형성된다. 금속 게이트 구조물(120)은 고-k 유전체 층(122) 및 금속 전극(124)을 포함할 수 있다. 몇몇 실시예들에서, 금속 층은 고-k 유전체 층(122)과 금속 전극(124) 사이에 형성된다. 스커트 부분(132)은 기판(110)에 접촉한다. 몇몇 실시예들에서, 스커트 부분(132)의 형상은 삼각형이다. 스커트 부분(132)은 하부 각도(θ)를 가지며, 여기서 하부 각도(θ)는 약 10° 내지 약 80°의 범위에 있다. 예를 들어, 하부 각도(θ)는 60°이다. 몇몇 실시예들에서, 스커트 부분(132)은 고-k 유전체 층(122)으로 연장한다. 스페이서(130)의 스커트 부분(132)은 금속 누설 이슈를 감소시킬 수 있으며, 이는 스페이서(130)를 통해 또는 스페이서(130) 아래에서 에피택시(140)로의 금속 게이트 구조물(120) 내의 금속의 누설이다.
도 2a 내지 도 2i를 참조하면, 도 2a 내지 도 2i는 몇몇 실시예들에 따라 반도체 구조물을 제조하는 방법의 다양한 단면도들이다. 도 2a를 참조하면, 게이트 유전체 층(210)이 기판(200) 상에 형성되고, 더미 게이트 스택(220)이 게이트 유전체 층(210) 상에 형성된다. 기판(200)은 당 분야에 알려진 바와 같은 설계 요건들에 의존하여 다양한 도핑 구성들(예를 들어, p-타입 기판 또는 n-타입 기판)을 포함할 수 있다. 기판(200)은 소스/드레인 영역들, n-웰, p-웰과 같은 다양한 도핑된 영역들을 포함할 수 있고, 얕은 트랜치 격리(shallow trench isolation; STI) 영역들을 포함할 수 있다. 기판(200)은 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 또는 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 게이트 유전체 층(210)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO), 티타늄 질화물(TiN) 또는 이들의 결합들일 수 있다. 게이트 유전체 층(210)은 열 산화 또는 화학 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD) 및/또는 다른 적합한 프로세스와 같은 성막에 의해 형성될 수 있다. 더미 게이트 스택(220)은 게이트 유전체 층(210) 상의 더미 게이트 층(230), 더미 게이트 층(230) 상의 제 1 하드 마스크 층(240) 및 제 1 하드 마스크 층(240) 상의 제 2 하드 마스크 층(250)을 포함할 수 있다. 더미 게이트 층(230)은 폴리실리콘, 실리콘, 실리콘 질화물, 또는 다른 적합한 물질들을 포함할 수 있다. 더미 게이트 층(230)은 CVD, PVD, 또는 임의의 적합한 방법들에 의해 형성될 수 있다. 제 1 하드 마스크 층(240)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 및/또는 다른 적합한 물질들을 포함할 수 있다. 제 1 하드 마스크 층(240)은 CVD, PVD, 또는 ALD와 같은 방법들을 이용하여 형성될 수 있다. 제 2 하드 마스크 층(250)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 및 다른 적합한 물질들을 포함할 수 있다. 제 2 하드 마스크 층(250)은 화학 기상 증착(CVD), PVD, 또는 ALD와 같은 방법들을 이용하여 형성될 수 있다.
도 2b를 참조하면, 더미 게이트 구조물(320)이 형성된다. 도 2a의 더미 게이트 스택(220)은 더미 게이트 구조물(320)을 형성하도록 에칭된다. 에칭 프로세스는 포토리소그래피 및 현상 프로세스를 포함할 수 있다. 에칭 방법은 건식 에칭 또는 습식 에칭일 수 있다. 몇몇 실시예들에서, 에칭 방법은 건식 에칭이고, 건식 에칭 시의 가스는 HBr, CF4, CHF3, CH4, CH2F2, N2H2, BCl3, SF6, Cl2, N2, H2, O2, He, Ar 및 이들의 결합들로 구성된 그룹으로부터 선택된다. 건식 에칭은 약 1 내지 약 80 mtorr 범위의 압력, 약 100 내지 약 1000 W 범위의 전력 및 약 10 내지 약 65℃ 범위의 온도 하에서 동작될 수 있다.
도 2c를 참조하면, 게이트 유전체 층(210)은 에칭되고, 리세스(420)가 형성된다. 게이트 유전체 층(210)의 부분은 더미 게이트 구조물(320) 아래의 게이트 유전체 층(410) 및 리세스(420)를 형성하도록 에칭된다. 몇몇 실시예들에서, 리세스(420)는 리세스 각도(α)를 가질 수 있다. 리세스 각도(α)는 약 1° 내지 약 89°의 범위에 있다. 몇몇 실시예들에서, 리세스 각도(α)는 약 20° 내지 약 70°의 범위에 있다. 예를 들어, 리세스 각도(α)는 60°이다. 리세스(420)는 건식 에칭에 의해 형성될 수 있다. 몇몇 실시예들에서, 건식 에칭의 가스는 HBr, CF4, CHF3, CH4, CH2F2, N2H2, BCl3, Cl2, N2, H2, O2, He, Ar 및 이들의 결합으로 구성된 그룹으로부터 선택된다. 건식 에칭은 약 1 내지 약 80 mtorr 범위의 압력, 약 100 내지 1500W 범위의 전력 및 약 10 내지 약 65℃ 범위의 온도 하에서 동작될 수 있다.
도 2d를 참조하면, 더미 게이트 구조물(320)을 둘러싸는 보호 층(510)이 형성된다. 그리고, 보호 층(510)은 리세스(420)를 충전한다. 보호 층(510)은 성막에 의해 형성될 수 있다. 예를 들어, 성막 프로세스는 CVD, PVD, ALD 또는 임의의 적합한 방법들일 수 있다. 몇몇 실시예들에서, 기판 상의 보호 층(510)의 부분은 에칭될 수 있고, 더미 게이트 구조물(320)을 둘러싸는 보호 층(510)의 부분만이 남겨진다. 보호 층(510)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 플루오르화물-도핑된 규산염 유리(FSG), 저-k 유전체 물질, 이들의 결합 또는 다른 적합한 물질을 포함할 수 있다. 그리고, 보호 층(510)의 물질은 게이트 유전체 층과 상이하다.
도 2E를 참조하면, 에피택시(610)가 보호 층(510) 옆에 형성된다. 몇몇 실시예들에서, 에피택시(610)는 캐비티(620)를 형성하도록 보호 층(510) 옆의 기판(200)을 에칭하고, 이어서 캐비티(620)에 에피택시(610)를 성장시킴으로써 형성될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭 또는 이들의 결합일 수 있고, 예를 들어, 먼저 건식 에칭 그리고 이어서 습식 에칭이 수행되어 다이아몬드 형상을 갖는 캐비티를 형성할 수 있다. 캐비티(620)가 형성된 이후, 에피택셜(epi) 프로세스가 수행되어 캐비티(620)에 에피택시(610)를 형성한다. epi 프로세스는 선택적 에피택시 성장(selective epitaxy growth; SEG) 프로세스, 순환 증착 및 에칭(cyclic deposition and etching; CDE) 프로세스, 화학 기상 증착(chemical vapor deposition; CVD) 기법들(예를 들어, 기상-페이즈 에피택시(vapor-phase epitaxy; VPE) 및/또는 초-고 진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시(molecular beam epitaxy; MBE), 다른 적합한 epi 프로세스들 및/또는 이들의 결합을 포함할 수 있다. epi 프로세스는 기판(200)의 조성물과 상호작용할 수 있는 기체 및/또는 액체 전구체를 이용할 수 있다. 에피택시(610)는 실리콘 또는 실리콘 게르마늄(SIGe)을 포함할 수 있다. 몇몇 실시예들에서, 에피택시는 붕소 및/또는 BF2 또는 인 및/또는 비소로 도핑될 수 있다. 몇몇 실시예들에서, 에피택시(610)는 다이아몬드 형상 또는 6각형 형상을 가질 수 있다.
도 2f를 참조하면, 층간 유전체(ILD) 층(720)이 기판(200) 위에 성막된다. 그리고, 더미 게이트 층(330)이 노출되고 2개의 스페이서들(710)이 형성된다. ILD 층(720)은 실리콘 산화물, 실리콘 산질화물, 유동 가능한 산화물 또는 저 k 물질을 포함할 수 있다. 몇몇 실시예들에서, ILD 층(720)은 화학 기상 증착(CVD), 고밀도 플라즈마 CVD, 스핀-온 스퍼터링 또는 다른 적합한 방법들에 의해 형성된다. 게이트 라스트 프로세스에서, 더미 게이트 구조물(320)은, 결과적인 금속 게이트 구조물이 더미 게이트 구조물(320) 대신 형성되도록 제거될 수 있다. 이에 따라, ILD 층(720)은, 더미 게이트 층(330)의 상부 부분이 도면에서 예시되는 바와 같이 도달될 때까지 화학 기계적 폴링싱(CMP) 프로세스에 의해 평탄화될 수 있다. 그러므로, 더미 게이트 층(330)은 CMP 프로세스에 의해 노출된다. 몇몇 실시예들에서, ILD 층(720)의 몇몇 실시예들에서, 보호 층(510)의 부분, 제 1 하드 마스크 층(340) 및 제 2 하드 마스크 층(350)이 제거된다. 몇몇 실시예들에서, 더미 게이트 층(330)의 부분이 또한 제거된다. 그리고, 2개의 스페이서들(710)은 보호 층(510)으로부터 형성된다. 스페이서(710)는 스커트 부분(730)을 포함한다. 스커트 부분(730)은 기판(200)에 접촉한다. 몇몇 실시예들에서, 스커트 부분(730)의 형상은 삼각형이다. 스커트 부분(730)은 하부 각도(θ)를 가지며, 여기서 하부 각도(θ)는 약 1° 내지 약 89°의 범위이다. 몇몇 실시예들에서, 하부 각도(θ)는 약 20° 내지 약 70°의 범위이다. 예를 들어, 하부 각도(θ)는 60°이다. 몇몇 실시예들에서, 스커트 부분(730)은 게이트 유전체 층(410)으로 연장한다. 몇몇 실시예들에서, 스페이서들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 플루오르화물-도핑 규산염 유리(FSG), 저 k 유전체 물질, 이들의 결합들 또는 다른 적합한 물질을 포함한다.
도 2g를 참조하면, 더미 게이트 층(330)이 제거된다. 더미 게이트 층(330)은 건식 에칭 또는 습식 에칭에 의해 제거될 수 있다. 더미 게이트 층(330)이 에칭되고, 트랜치(800)가 스페이서들(710) 사이에 형성된다. 트랜치(800) 내에서, 금속 게이트 구조물은 다음의 동작들에서 형성될 수 있다. 몇몇 실시예들에서, 더미 게이트 층(330)은 수산화물 함유 용액(예를 들어, 암모늄 수산화물), 탈이온수 및/또는 다른 적합한 에천트 용액들로의 노출을 포함하는 습식 에칭 프로세스에 의해 선택적으로 에칭된다.
도 2h를 참조하면, 게이트 유전체 층(410)이 제거된다. 게이트 유전체 층(410)은 건식 에칭 또는 습식 에칭에 의해 제거될 수 있다. 스커트 부분(730)을 갖는 스페이서(710)는 스페이서(710)를 통해 에천트 에칭을 방지할 수 있다. 스페이서들(710)은 기판(200)에 직접 접촉하고, 그러므로 어떠한 게이트 유전체 층(410)도 스페이서들(710) 아래에 남아있지 않고, 스페이서들 아래에 어떠한 터널도 에칭 동작 동안 형성되지 않을 수 있다. 그러므로, 어떠한 금속 누설 이슈도 다음의 동작들에서 형성되지 않을 수 있다.
도 2i를 참조하면, 금속 게이트 구조물(900)이 스페이서들(710) 사이에 형성된다. 금속 게이트 구조물(900)은 CVD, PVD, 도금, 또는 다른 적합한 프로세스들과 같은 성막 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 금속 게이트 구조물(900)은 기판(200) 상의 고-k 유전체 층(910), 고-k 유전체 층(910) 상에 형성되는 금속 층(920) 및 금속 층(920) 상의 금속 게이트 전극(930)을 포함한다. 금속 게이트 전극(930)은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 코발트(Co), 구리(Cu), 니켈(Ni), 이들의 결합들 및/또는 다른 적합한 물질들을 포함할 수 있다. 고-k 유전체 층(910)은 하프늄 산화물(HfO2)을 포함할 수 있다. 고-k 유전체들의 다른 예들은 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈륨 산화물(HMO), 하프늄 티타늄 산화물(HMO), 하프늄 지르코늄 산화물(HfZrO), 이들의 결합들 및/또는 다른 적합한 물질들을 포함한다. 금속 층(920)은 일함수 층들, 라이너 층들, 계면 층들, 시드 층들, 접착 층들, 배리어 층들 등을 포함하는 금속 게이트 또는 그의 일부를 형성하기에 적합한 임의의 금속 물질일 수 있다. 고-k 유전체 층 상에 형성되는 금속 층(126)은 Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, MoON, 및/또는 다른 적합한 물질들을 포함하는 하나 이상의 금속 층들을 포함할 수 있다. 성막될 수 있는 금속 물질의 예들은 P-타입 금속 물질들 및 N-타입 금속 물질들을 포함한다. P-타입 금속 물질들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들, 및/또는 다른 적합한 물질들과 같은 조성물들을 포함할 수 있다. N-타입 금속 물질들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 금속 탄화물들(예를 들어, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 알루미늄 탄화물), 알루미나이드 및/또는 다른 적합한 물질들과 같은 조성물들을 포함할 수 있다. 금속 게이트 구조물(900)을 형성한 이후, CMP 프로세스는 ILD 층 상의 고-k 유전체 층, 금속 층 및 금속 전극의 부분을 제거하도록 수행된다. 스페이서들(710)은 금속 게이트 구조물(900)로 연장하는 스커트 부분(730)을 갖고, 스커트 부분들(730)은 기판(200)에 접촉한다. 스커트 부분(730)은 금속 게이트 구조물(900)을 형성하기 위한 동작 동안 금속 누설을 방지할 수 있다.
도 3을 참조하면, 도 3은 몇몇 실시예들에 따라 반도체 구조물을 제조하는 방법의 흐름도이다. 방법(360)은 게이트 유전체 층 및 더미 게이트 스택이 기판 상에 형성되는 블록(362)과 함께 시작한다. 몇몇 실시예들에서, 기판은 실리콘 기판일 수 있다. 몇몇 실시예들에서, 더미 게이트 스택은 게이트 유전체 층 상에 성막된 더미 게이트 층, 더미 게이트 층 상에 성막되는 제 1 하드 마스크 층 및 제 1 하드 마스크 층 상에 성막되는 제 2 하드 마스크 층을 포함한다. 게이트 유전체 층은 열적 산화 또는 성막에 의해 형성될 수 있다. 방법(360)은 더미 게이트 스택이 더미 게이트 구조물을 형성하도록 에칭되는 블록(364)으로 이어진다. 이어서 방법(360)은 게이트 유전체 층이 더미 게이트 구조물 아래에 리세스를 형성하도록 에칭되는 블록(366)으로 이어진다. 몇몇 실시예들에서, 에칭 프로세스는 건식 에칭이고, 건식 에칭 시의 가스는 HBr, CF4, CHF3, CH4, CH2F2, N2H2, BCl3, Cl2, N2, H2, O2, He, Ar 또는 이들의 결합으로 구성된 그룹으로부터 선택된다. 몇몇 실시예들에서, 리세스는 약 1° 내지 약 89°의 범위의 리세스 각도(α)를 갖는다. 방법(360)은 더미 게이트 구조물을 둘러싸는 보호 층이 형성되는 블록(368)으로 이어진다. 그리고, 보호 층은 리세스를 충전한다. 방법(360)은 보호 층 옆에 에픽택시가 형성되는 블록(370)으로 이어진다. 이는 캐비티를 형성하도록 보호 층 옆의 기판을 에칭하고 캐비티에 에피택시를 성장하는 것을 포함한다. 몇몇 실시예들에서, 방법(360)은 추가로 기판 위에 ILD 층을 성막하는 것을 포함한다. 방법(360)은 스커트 부분을 갖는 스페이서가 보호 층으로부터 형성되는 블록(372)으로 이어진다. 그리고 더미 게이트 층은 CMP 프로세스에 의해 노출되며, 이는 ILD 층의 부분, 보호 층, 제 1 하드 마스크 층 및 제 2 하드 마스크 층의 부분이 제거된다는 것을 의미한다. 방법(360)은 게이트 유전체 층 상의 더미 게이트 구조물이 제거되는 블록(374)으로 이어진다. 이는 더미 게이트 층을 에칭하는 것을 포함한다. 방법(360)은 게이트 유전체 층이 제거되는 블록(376)으로 이어진다. 방법(360)은 금속 게이트 구조물이 스페이서들 사이에 형성되는 블록(378)으로 이어진다. 기판 상에 성막된 고-k 유전체 층, 고-k 유전체 층 상에 성막되는 금속 층 및 금속 층 상에 성막되는 금속 전극을 포함할 수 있는 금속 게이트 구조물이 성막에 의해 형성될 수 있다. 방법(360)은 금속 게이트 구조물을 형성할 때 금속 누설 이슈를 방지할 수 있다.
요약하면, 게이트 라스트 프로세스는 금속 게이트 구조물들을 형성하도록 구현될 수 있다. 금속 게이트 구조물을 형성하는 것과 관련된 문제들은 더미 게이트 구조물 아래에 리세스를 형성하도록 게이트 유전체 층을 에칭함으로써 감소될 수 있다. 그러므로, 더미 게이트 구조물 옆에 형성되는 스페이서들은 더미 게이트 구조물로 연장하는 스커트 부분을 가지며, 스커트 부분들은 기판에 직접 접촉된다. 더미 게이트 구조는 마지막으로 금속 게이트 구조에 의해 대체될 수 있다. 그리고 스커트 부분을 갖는 스페이서는 금속 게이트 구조물을 대체하는 동안 금속 누설 이슈를 감소시키는데 도움을 줄 수 있다. 스커트 부분은 스페이서들을 통해 에천트 에칭을 방지하여, 반도체 구조물이 더 양호한 신뢰도를 갖게 할 수 있다.
본 개시의 다른 다양한 실시예들에 따라, 반도체 구조물은 기판, 기판 상의 금속 게이트 구조물, 및 금속 게이트 구조물로 연장하고 기판에 접촉하는 스커트 부분(skirting part)을 갖는 금속 게이트 구조물 옆의 스페이서를 포함한다.
본 개시의 다른 다양한 실시예들에 따라, 반도체 구조물을 제조하는 방법은 다음의 동작을을 포함한다. 게이트 유전체 층 및 더미 게이트 스택이 기판 상에 형성된다. 더미 게이트 스택은 더미 게이트 구조물을 형성하도록 에칭된다. 게이트 유전체 층은 더미 게이트 구조물 아래에 리세스를 형성하도록 에칭된다. 더미 게이트 구조물을 둘러싸는 보호층이 형성되고 리세스를 충전한다. 에피택시가 보호 층 옆에 형성된다. 스커트 부분을 가는 2개의 스페이서들이 보호 층으로부터 형성된다. 게이트 유전체 층 상의 더미 게이트 구조물이 제거된다. 게이트 유전체가 제거된다. 그리고 스페이서들 사이에 금속 게이트 구조물이 형성된다.
본 개의 다양한 다른 실시예들에 따라, 반도체 구조물은 기판으로부터 연장하는 핀(fin), 기판 상의 핀의 부분 위의 금속 게이트 구조물, 금속 게이트 구조물로 연장하는 스커트 부분을 갖는 금속 게이트 구조물에 인접한 2개의 스페이서들, 및 스페이서들 옆의 2개의 에피택시들을 포함한다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조물을 설계 또는 변형하기 위한 토대로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.

Claims (10)

  1. 반도체 구조물에 있어서,
    기판;
    상기 기판 상의 금속 게이트 구조물; 및
    상기 금속 게이트 구조물로 연장하고 상기 기판에 접촉하는 스커트 부분(skirting part)을 갖는, 상기 금속 게이트 구조물 옆의 스페이서
    를 포함하는, 반도체 구조물.
  2. 제 1 항에 있어서, 상기 스페이서 옆의 에픽택시(epitaxy)를 더 포함하는, 반도체 구조물.
  3. 제 1 항에 있어서, 상기 금속 게이트 구조물은,
    상기 기판 상의 고-k 유전체 층;
    상기 고-k 유전체 층 상의 금속 층; 및
    상기 금속 층 상의 금속 전극을 포함하는 것인, 반도체 구조물.
  4. 제 1 항에 있어서,
    상기 스커트 부분의 형상은 삼각형인 것인, 반도체 구조물.
  5. 제 4 항에 있어서,
    상기 스커트 부분의 하부 각도는 1° 내지 89°의 범위 내에 있는 것인, 반도체 구조물.
  6. 반도체 구조물을 제조하는 방법에 있어서,
    기판 상에 게이트 유전체 층 및 더미 게이트 스택을 형성하는 단계;
    더미 게이트 구조물을 형성하기 위해 상기 더미 게이트 스택을 에칭하는 단계;
    상기 더미 게이트 구조물 아래에 리세스를 형성하기 위해 상기 게이트 유전체 층을 에칭하는 단계;
    상기 더미 게이트 구조물을 둘러싸고 상기 리세스를 충전하는 보호 층을 형성하는 단계;
    상기 보호 층 옆에 에피택시를 형성하는 단계;
    상기 보호 층으로부터 스커트 부분을 갖는 2개의 스페이서들을 형성하는 단계;
    상기 게이트 유전체 층 상의 더미 게이트 구조물을 제거하는 단계;
    상기 게이트 유전체 층을 제거하는 단계; 및
    상기 스페이서들 사이에 금속 게이트 구조물을 형성하는 단계를 포함하는, 반도체 구조물을 제조하는 방법.
  7. 제 6 항에 있어서, 상기 기판 상에 상기 게이트 유전체 층 및 상기 더미 게이트 스택을 형성하는 단계는,
    기판 상에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 상에 더미 게이트 층을 성막하는 단계; 및
    상기 더미 게이트 층 상에 제 1 하드 마스크 층을 성막하는 단계; 및
    상기 제 1 하드 마스크 층 상에 제 2 하드 마스크 층을 성막하는 단계를 포함하는, 반도체 구조물을 제조하는 방법.
  8. 제 6 항에 있어서,
    상기 보호 층 옆에 에피택시를 형성하는 단계는,
    캐비티(cavity)를 형성하도록 상기 보호 층 옆의 기판을 에칭하는 단계; 및
    상기 캐비티에 에피택시를 성장시키는 단계를 포함하는, 반도체 구조물을 제조하는 방법.
  9. 제 6 항에 있어서,
    상기 보호 층 옆에 에피택시를 형성하는 단계는 상기 기판 위에 ILD 층을 성막하는 단계를 더 포함하는, 반도체 구조물을 제조하는 방법.
  10. 반도체 구조물에 있어서,
    기판으로부터 연장하는 핀(fin);
    상기 기판 상의 핀의 부분 위의 금속 게이트 구조물;
    상기 금속 게이트 구조물로 연장하는 스커트 부분을 갖는 금속 게이트 구조에 인접한 2개의 스페이서들; 및
    상기 스페이서들 옆의 2개의 에피택시들을 포함하는, 반도체 구조물.
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