KR20160024210A - 반도체 장치와 이를 포함하는 위상 동기 회로 - Google Patents

Abstract

반도체 장치와 이를 포함하는 위상 동기 회로가 제공된다. 상기 반도체 장치는, 출력 신호가 출력되는 출력 노드, 드레인이 상기 출력 노드에 접속되고, 제1 신호에 의해 게이팅되어 상기 출력 노드의 전압 레벨을 증가시키는 제1 트랜지스터, 드레인이 상기 출력 노드에 접속되고, 상기 제1 신호의 상보 신호인 제2 신호에 의해 게이팅되어 상기 출력 노드의 전압 레벨을 감소시키는 제2 트랜지스터, 상기 출력 노드의 전압 레벨에 의해 가변하는 제1 보상 전류를 상기 제1 트랜지스터의 소오스에 제공하는 풀업 회로, 및 상기 출력 노드의 전압 레벨에 의해 가변하는 제2 보상 전류를 상기 제2 트랜지스터의 소오스에 제공하는 풀다운 회로를 포함한다.

Description

반도체 장치와 이를 포함하는 위상 동기 회로{Semiconductor device and Phase Locked Loop comprising the same}

본 발명은 반도체 장치와 이를 포함하는 위상 동기 회로에 관한 것이다.

위상 동기 회로(Phase Locked Loop, PLL)는 많은 전자 회로에 통상적으로 사용되고 있다. 통신 회로에 있어서 특히 중요하다. 예를 들어, 디지털 시스템은, 예를 들어, 플립-플롭(flip-flop)과 같은 동기화된 회로를 트리거하기 위해 클럭 신호를 사용한다. 송신기 및 수신기 시스템은 각각 주파수 상향 변환(upconversion) 및 하향 변환(downconversion)을 위해 로컬 오실레이터(LO) 신호를 사용한다. 무선 통신 시스템에서 무선 디바이스(예를 들어, 휴대폰)는 대체로 디지털 회로의 경우에는 클럭 신호를 사용하고 송신기 및 수신기 회로의 경우에는 LO 신호를 사용한다. 클럭 신호 및 LO 신호는 주로 PLL 내부에서 동작하는 전압 제어 오실레이터 (voltage-controlled oscillator, VCO)를 사용하여 생성된다.

위상 동기 회로는 대체로 위상 주파수 검출기(phase frequency detector), 차지 펌프 (charge　pump), 루프 필터(Loop Filter) 및 VCO를 포함한다. 위상 주파수 검출기, 차지 펌프, 루프 필터는 총괄해서, VCO로부터 얻어지는 레퍼런스 신호와 클럭 신호 간의 위상 오차를 검출하여 VCO에 대한 컨트롤 신호(Vctrl)를 발생시킨다. 컨트롤 신호는 클럭 신호가 레퍼런스 신호에 동기되도록 VCO의 주파수를 조정한다.

위상 동기 회로의 동작 중에 차지 펌프에서 발생하는 전류 부정합(current mismatch)은 위상 동기 회로의 지터(jitter)를 증가시킨다. 이를 방지하기 위하여 차지 펌프로 입력되는 업 신호 또는 다운 신호 간의 차이가 작은 부분만을 사용하게 되고, 따라서 차지 펌프의 동작 범위는 제한될 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 차지 펌프의 전류 부정합을 감소시키는 보상 전류를 발생시켜, 차지 펌프의 동작 범위를 개선시키는 보상 회로를 포함하는 반도체 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 기술적 과제는, 차지 펌프의 전류 부정합을 감소시키는 보상 전류를 발생시켜, 차지 펌프의 동작 범위를 개선시키는 보상 회로를 포함하는 위상 동기 회로를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 일 면(aspect)은, 출력 신호가 출력되는 출력 노드, 드레인이 상기 출력 노드에 접속되고, 제1 신호에 의해 게이팅되어 상기 출력 노드의 전압 레벨을 증가시키는 제1 트랜지스터, 드레인이 상기 출력 노드에 접속되고, 상기 제1 신호의 상보 신호인 제2 신호에 의해 게이팅되어 상기 출력 노드의 전압 레벨을 감소시키는 제2 트랜지스터, 상기 출력 노드의 전압 레벨에 의해 가변하는 제1 보상 전류를 상기 제1 트랜지스터의 소오스에 제공하는 풀업 회로, 및 상기 출력 노드의 전압 레벨에 의해 가변하는 제2 보상 전류를 상기 제2 트랜지스터의 소오스에 제공하는 풀다운 회로를 포함한다.

본 발명의 몇몇 실시예에서, 상기 풀업 회로는, 상기 출력 노드의 전압 레벨에 의해 게이팅 되는 제1 NMOS 트랜지스터와, 게이트와 드레인이 상기 제1 NMOS 트랜지스터의 드레인에 연결되는 제1 PMOS 트랜지스터와, 게이트가 상기 제1 NMOS 트랜지스터의 드레인에 연결되고, 상기 제1 보상 전류를 제공하는 제2 PMOS 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 풀다운 회로는, 상기 출력 노드의 전압 레벨에 의해 게이팅 되는 제1 PMOS 트랜지스터와, 게이트와 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 연결되는 제1 NMOS 트랜지스터와, 게이트가 상기 제1 PMOS 트랜지스터의 드레인에 연결되고, 상기 제2 보상 전류를 제공하는 제2 NMOS 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 소오스에 제1 기준 전류를 제공하는 제1 기준 전류원을 더 포함하고, 상기 제1 트랜지스터가 온(On)일때, 상기 제1 트랜지스터는 상기 출력 노드에 풀업 전류를 제공하되, 상기 풀업 전류는 상기 제1 기준 전류와 상기 제1 보상 전류의 합에 해당하고, 상기 풀업 전류는 상기 제1 트랜지스터의 소오스에서 드레인 방향으로 이동할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터의 소오스에 제2 기준 전류를 제공하는 제2 기준 전류원을 더 포함하고, 상기 제2 트랜지스터가 온(On)일때, 상기 제2 트랜지스터는 상기 출력 노드에 풀다운 전류를 제공하되, 상기 풀다운 전류는 상기 제2 기준 전류와 상기 제2 보상 전류의 합에 해당하고, 상기 풀다운 전류는 상기 제2 트랜지스터의 드레인에서 소오스 방향으로 이동할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터는 NMOS 트랜지스터일 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 소오스와 연결되고, 상기 제1 신호의 반전된 신호에 의해 게이팅 되는 제3 트랜지스터와, 상기 제2 트랜지스터의 소오스와 연결되고, 상기 제2 신호의 반전된 신호에 의해 게이팅 되는 제4 트랜지스터를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제3 트랜지스터는 PMOS 트랜지스터이고, 상기 제4 트랜지스터는 NMOS 트랜지스터일 수 있다.

본 발명의 몇몇 실시예에서, 상기 제3 트랜지스터의 드레인은 VSS와 연결되고, 상기 제4 트랜지스터의 드레인은 VDD와 연결될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제3 트랜지스터 및 상기 제4 트랜지스터에 출력단이 연결되는 연산 증폭기(OP AMP)를 더 포함하되, 상기 연산 증폭기의 입력 중 하나는 상기 출력 노드에 연결될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 다른 면은, 풀업 전류를 제공 받아 출력 노드의 전압 레벨을 증가시키고, 풀다운 전류를 출력하여 상기 출력 노드의 전압 레벨을 감소시키는 차지 펌프 회로, 상기 출력 노드의 전압 레벨이 제1 레벨에서 상기 제1 레벨보다 높은 제2 레벨로 증가할 때, 상기 풀업 전류의 크기를 증가시키는 제1 보상 전류를 상기 제1 트랜지스터의 소오스에 제공하는 풀업 회로, 및 상기 출력 노드의 전압 레벨이 제3 레벨에서 상기 제3 레벨보다 낮은 제4 레벨로 감소할 때, 상기 풀다운 전류의 크기를 증가시키는 제2 보상 전류를 상기 제2 트랜지스터의 소오스에 제공하는 풀다운 회로를 포함한다.

본 발명의 몇몇 실시예에서, 상기 풀업 회로 및 상기 출력 노드에 연결되고, 상기 풀업 전류를 제공하는 제1 스위치와, 상기 풀다운 회로 및 상기 출력 노드에 연결되고, 상기 풀다운 전류를 제공하는 제2 스위치와, 상기 제1 스위치에 제1 기준 전류를 제공하는 제1 기준 전류 회로와, 상기 제2 스위치에 제2 기준 전류를 제공하는 제2 기준 전류 회로를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 보상 전류의 크기는, 상기 출력 노드의 전압 레벨이 증가하면, 상기 제1 기준 전류의 감소분만큼 증가하고, 상기 제2 보상 전류의 크기는, 상기 출력 노드의 전압 레벨이 감소하면, 상기 제2 기준 전류의 감소분만큼 증가할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 기준 전류 회로는 제1 기준 전류원과, 게이트와 드레인이 상기 제1 기준 전류원과 연결되는 제1 PMOS 트랜지스터와, 게이트가 상기 제1 기준 전류원과 연결되고, 상기 제1 기준 전류를 제공하는 제2 PMOS 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 기준 전류원은 상기 제2 기준 전류 회로에 포함된 제1 및 제2 NMOS 트랜지스터와 연결될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 기준 전류 회로는 제2 기준 전류원과, 게이트와 드레인이 상기 제2 기준 전류원과 연결되는 제1 NMOS 트랜지스터와, 게이트가 상기 제2 기준 전류원과 연결되고, 상기 제2 기준 전류를 제공하는 제2 NMOS 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 기준 전류원은 상기 제1 기준 전류 회로에 포함된 제1 및 제2 PMOS 트랜지스터와 연결될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 스위치는 업 신호에 의해 제어되는 PMOS 트랜지스터이고, 상기 제2 스위치는 업 신호의 상보 신호인 다운 신호에 의해 제어되는 NMOS 트랜지스터일 수 있다.

본 발명의 몇몇 실시예에서, 상기 출력 노드에 제1 기준 전류를 제공하는 제1 기준 전류 회로와, 상기 출력 노드에 제2 기준 전류를 제공하는 제2 기준 전류 회로와, 상기 풀업 회로 및 상기 제1 기준 전류 회로에 연결되고, 상기 풀업 전류를 제공하는 제1 스위치와, 상기 풀다운 회로 및 상기 제2 기준 전류 회로에 연결되고, 상기 풀다운 전류를 제공하는 제2 스위치를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 풀업 회로는, 상기 출력 전압에 의해 게이팅 되는 제1 NMOS 트랜지스터와, 게이트와 드레인이 상기 제1 NMOS 트랜지스터의 드레인에 연결되는 제1 PMOS 트랜지스터와, 게이트가 상기 제1 NMOS 트랜지스터의 드레인에 연결되고, 상기 제1 보상 전류를 제공하는 제2 PMOS 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 업 신호에 의해 제어되고, 상기 제1 및 제2 PMOS 트랜지스터의 게이트에 연결되는 제3 스위치를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 풀다운 회로는, 상기 출력 전압에 의해 게이팅 되는 제1 PMOS 트랜지스터와, 게이트와 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 연결되는 제1 NMOS 트랜지스터와, 게이트가 상기 제1 PMOS 트랜지스터의 드레인에 연결되고, 상기 제2 보상 전류를 제공하는 제2 NMOS 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 다운 신호에 의해 제어되고, 상기 제1 및 제2 NMOS 트랜지스터의 게이트에 연결되는 제 4 스위치를 더 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 위상 동기 회로(PLL)의 일 면은, 차지 펌프, 상기 차지 펌프에 업(UP) 입력 신호와 상기 업 신호의 상보 신호인 다운(DOWN) 입력 신호를 제공하기 위한 위상 주파수 검출기(PFD), 및 상기 차지 펌프의 출력 노드와 연결되는 루프 필터를 포함하되, 상기 차지 펌프는, 상기 업 신호에 의해 게이팅 되는 제1 트랜지스터와, 상기 다운 신호에 의해 게이팅 되는 제2 트랜지스터와, 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인에 연결되는 출력 노드와, 상기 출력 노드의 출력 전압에 의해 게이팅 되는 제3 트랜지스터와, 상기 제3 트랜지스터의 드레인 전압에 의해 게이팅되고 상기 제1 트랜지스터와 연결되는 제4 트랜지스터를 포함하는 풀업 회로와, 상기 출력 전압에 의해 게이팅 되는 제5 트랜지스터와, 상기 제5 트랜지스터의 드레인 전압에 의해 게이팅되고 상기 제2 트랜지스터와 연결되는 제6 트랜지스터를 포함하는 풀다운 회로를 포함한다.

본 발명의 몇몇 실시예에서, 상기 제3 트랜지스터는 NMOS 트랜지스터이고, 상기 제4 트랜지스터는 PMOS 트랜지스터이고, 상기 풀업 회로는, 게이트와 드레인이 상기 제3 트랜지스터의 드레인과 연결되는 PMOS 트랜지스터를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제5 트랜지스터는 PMOS 트랜지스터이고, 상기 제6 트랜지스터는 NMOS 트랜지스터이고, 상기 풀업 회로는, 게이트와 드레인이 상기 제5 트랜지스터의 드레인과 연결되는 NMOS 트랜지스터를 더 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 위상 동기 회로의 다른 면은, 전압 제어 오실레이터(VCO), 레퍼런스 신호와 상기 전압 제어 오실레이터에 출력으로부터 유도된 피드백 클럭간 위상 차를 검출하는 위상 검출기(PFD), 상기 전압 제어 오실레이터에 제어 전압을 제공하는 루프 필터, 및 상기 루프 필터에 제어 신호를 제공하는 차지 펌프를 포함하고, 상기 차지 펌프는, 출력 노드에서 상기 루프 필터 방향으로 흐르는 풀업 전류의 크기를 증가시키는 제1 보상 전류를 제공하는 풀업 회로와, 상기 루프 필터에서 상기 출력 노드 방향으로 흐르는 풀다운 전류의 크기를 증가시키는 제2 보상 전류를 제공하는 풀다운 회로를 포함하되, 상기 풀업 회로와 상기 풀다운 회로는 상기 출력 노드의 출력 전압에 의해 제어된다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 몇몇 실시예에 따른 위상 동기 회로를 설명하기 위한 블럭도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도 7은 본 발명의 제6 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도 8은 본 발명의 제7 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치의 기준 전류와 보상 전류를 나타내는 그래프이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치의 출력 전류를 나타내는 그래프이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치의 동작 범위를 설명하기 위한 그래프이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 5 프로세스 코너(process corner)에 대한 동작 범위를 설명하기 위한 그래프이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 공급 전압에 대한 동작 범위를 설명하기 위한 그래프이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치의 온도 변화에 대한 동작 범위를 설명하기 위한 그래프이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치의 몬테 카를로 시뮬레이션(Monte-carlo simulation)에 대한 동작 범위를 설명하기 위한 그래프이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 디바이스의 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하 도 1 내지 도 20을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치와 이를 포함하는 위상 동기 회로에 대해 설명하도록 한다.

도 1은 본 발명의 몇몇 실시예에 따른 위상 동기 회로를 설명하기 위한 블럭도이다.

도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 위상 동기 회로(100)는, 위상 주파수 검출기(10)(phase frequency detector, PFD), 차지 펌프(20)(charge　pump, CP), 루프 필터(30)(Loop Filter, LF) 및 전압 제어 오실레이터(40)(voltage-controlled oscillator, VCO), 디바이더(50)(divider)를 포함한다.

위상 주파수 검출기(10)는 레퍼런스 오실레이터(도 1에는 도시되지 않음) 로부터 레퍼런스 신호(Ref)를 수신하고 디바이더(50)로부터 클럭 신호(Clk)를 수신할 수 있다. 위상 주파수 검출기(10)는 수신된 레퍼런스 신호(Ref)와 클럭 신호(Clk)의 위상을 비교하고, 레퍼런스 신호(Ref)와 클럭 신호(Clk)간의 위상 오차 또는 위상 차이를 지시하는 업 신호(UP) 및 다운 신호(DN)를 제공한다.

클럭 신호(Clk)는 분할된 클럭 신호, 피드백 신호 등으로 지칭될 수도 있다. 또한, 업 신호(UP) 및 다운 신호(DN)는 통상적으로 앞선(leading) 신호 및 뒤진(lagging) 신호, 전진 신호 및 지연 신호 등으로 지칭된다.

차지 펌프(20)는 업 신호(UP) 및 다운 신호(DN)를 수신하여 출력 신호(Icp)를 발생시키며, 출력 신호(Icp)는 검출된 위상 오차를 지시(teaching)하는 전류 이다. 차지 펌프(20)에 대한 자세한 설명은 후술하도록 한다.

루프 필터(30)는 차지 펌프(20)로부터의 출력 신호(Icp)를 필터링하여, VCO(40)에 대한 컨트롤 신호(Vctrl)를 발생시킬 수 있다. 루프 필터(30)는 클럭 신호(Clk)의 위상 또는 주파수가 레퍼런스 신호(Ref)의 위상 또는 주파수에 대하여 동기화되도록 컨트롤 신호(Vctrl)를 조정할 수 있다. 루프 필터(30)는　PLL(110)에 대해 바람직한 폐루프(closed-loop) 응답을 달성하기 위해 전형적으로 선택된 주파수 응답을 가진다. 예를 들어, 루프 필터(30)의 주파수 응답은 게인 및 트래킹 성능과 PLL 잡음 성능 간의 트레이드 오프 (tradeoff)에 기초하여 선택될 수도 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 루프 필터(30)는 로우 패스 필터(LPF)를 포함할 수 있다.

VCO(40)는 루프 필터(30)로부터의 컨트롤 신호(Vctrl)에 의해서 결정되는 주파수를 가지는 오실레이터 신호(OUT)를 발생시킬 수 있다.

디바이더(50)는 오실레이터 신호를 정수 인수 N 또는 N+1로 주파수를 분할한 클럭 신호(Clk)를 위상 주파수 검출기(10)에 공급한다. 일반적으로, N은 임의의 양의 정수 값일 수도 있다.

본 발명의 몇몇 실시예에 따른 위상 동기 회로(100)는 정수-N　PLL, 분수-N　PLL, 멀티-모듈러스 디바이더(MMD), 시그마-델타 주파수 합성기 등과 같은 다양한 종류의 회로에 사용될 수도 있다. 정수-N　PLL은 VCO로부터의 오실레이터 신호의 주파수를 정수 디바이더 비율 N으로 분할하며, 이때 N≥1 이다. 분수-N　PLL은 오실레이터 신호의 주파수를 정수가 아닌 디바이더 비율 R, 예를 들어, 어떤 경우에는 N으로, 다른 어떤 경우에는 N+1로 분할하며, 이때 N < R < N+1 이다. 시그마-델타 주파수 합성기는 분수-N　PLL에 대해 정수가 아닌 디바이더 비율 R을 발생시키기 위해 시그마-델타 변조기(미도시)를 이용할 수 있다.

보다 구체적으로, 위상 동기 회로(100)의 위상 주파수 검출기(10)는 대체로 업 신호(UP) 및 다운 신호(DN)로 지칭되는 한 쌍의 신호들을 발생시킨다. 상기 한 쌍의 신호는 레퍼런스 신호(Ref)에 비하여 클럭 신호(Clk)가 앞서거나 뒤지는지 여부에 따라서 각 클럭 사이클에서 대체로 더 길게 턴 온(turn on) 상태로 있을 수 있다.

업 신호(UP) 및 다운 신호(DN)는 차지 펌프(20) 내부의 전류원을 출력에 연결하기 위해 사용된다. 이상적으로, 위상 주파수 검출기(10) 및 차지 펌프(20)는 위상 오차에 대한 출력 차지의 선형 전달 함수를 가져야 한다. 그러나, 차지 펌프(20)에 사용되는 회로의 부정합 때문에, 이러한 선형 전달 함수는 달성되지 않을 수 있다. 그 결과, 동일 크기이지만 상반된 극성을 가지는 위상 오차 때문에 업 신호(UP)로부터의 출력 차지는 다운 신호(DN)로부터의 출력 차지와 종종 일치되지 않을 수 있다. 이러한 차지 오차는 트랜지스터 디바이스 부정합 및 기타 요인들로부터 기인할 수도 있는, 차지 펌프(20) 내의 업/다운 전류 부정합에 기인한다. 전류 부정합에 따른 차지 펌프(20)의 비선형성은 성능 저하를 가져올 수도 있는 추가적인 위상 잡음을 야기할 수 있다. 이후에서는 이러한 차지 펌프(20)의 전류 부정합을 감소시킬 수 있는 풀업 회로(도2의 110) 및 풀다운 회로(도2의 120)에 대하여 설명하도록 한다.

도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 회로도이다.

도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 차지 펌프(20)를 포함한다. 상기 반도체 장치(1)는 풀업 회로(110), 풀다운 회로(120), 제1 스위치부(150), 제2 스위치부(160), 제1 기준 전류 회로(130), 제2 기준 전류 회로(140)를 포함한다.

제1 스위치부(150)는 제1 트랜지스터(T7), 제2 트랜지스터(T8), 및 출력 신호(Icp)가 출력되는 출력 노드(CPout)를 포함한다.

제1 트랜지스터(T7)는 드레인이 상기 출력 노드(CPout)에 연결되고, 제1 신호에 의해 게이팅되어 상기 출력 노드(CPout)의 레벨을 증가시킬 수 있다. 제1 트랜지스터(T7)는 PMOS 트랜지스터를 포함하고, 제1 신호는 위상 주파수 검출기로부터 입력되는 반전된 업 신호(UPB)가 될 수 있다. 제1 트랜지스터(T7)의 소오스는 제1 기준 전류 회로(130)와 연결될 수 있다.

제2 트랜지스터(T8)는 드레인이 상기 출력 노드(CPout)에 연결되고, 상기 제1 신호의 상보 신호인 제2 신호에 의해 게이팅되어 상기 출력 노드(CPout)의 레벨을 감소시킬 수 있다. 제2 트랜지스터(T8)는 NMOS 트랜지스터를 포함하고, 제2 신호는 위상 주파수 검출기로부터 입력되는 다운 신호(DN)가 될 수 있다. 제2 트랜지스터(T8)의 소오스는 제2 기준 전류 회로(140)와 연결될 수 있다.

제1 기준 전류 회로(130)는 상기 제1 트랜지스터(T7)의 소오스에 제1 기준 전류(Iup2)를 제공할 수 있다. 제1 기준 전류 회로(130)는 제1 기준 전류원(132)과, 게이트와 드레인이 상기 제1 기준 전류원(132)과 연결되는 제1 PMOS 트랜지스터(134)와, 게이트가 상기 제1 기준 전류원(132)과 연결되고, 상기 제1 기준 전류(Iup2)를 제공하는 제2 PMOS 트랜지스터(136)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

구체적으로, 제1 기준 전류원(132)은 제2 PMOS 트랜지스터(136)의 소오스 단에서 드레인 단으로 전류를 흐르게 하는 이상적인 전류원이 될 수 있다. 제1 기준 전류원(132)에 의해 제2 PMOS 트랜지스터(136)의 게이트 레벨은 낮아지고, 이에 따라 제2 PMOS 트랜지스터(136)의 소오스에서 드레인으로 제1 기준 전류(Iup2)가 흐르게 된다. 상기 제1 기준 전류(Iup2)는 제1 트랜지스터(T7)의 소오스로 흐를 수 있다.

마찬가지로, 제2 기준 전류 회로(140)는 상기 제2 트랜지스터(T8)의 소오스를 통해 제2 기준 전류(Idn2)가 출력되도록 할 수 있다. 제2 기준 전류 회로(140)는 제2 기준 전류원(142)과, 게이트와 드레인이 상기 제2 기준 전류원(142)과 연결되는 제1 NMOS 트랜지스터(144)와, 게이트가 상기 제2 기준 전류원(142)과 연결되고, 상기 제2 기준 전류(Idn2)를 제공하는 제2 NMOS 트랜지스터(146)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

구체적으로, 제2 기준 전류원(142)은 VDD 단에서 제1 NMOS 트랜지스터(146)의 소오스 단으로 전류를 흐르게 하는 이상적인 전류원이 될 수 있다. 제2 기준 전류원(142)에 의해 제2 NMOS 트랜지스터(146)의 게이트 레벨은 높아지고, 이에 따라 제2 PMOS 트랜지스터(146)의 드레인에서 소오스으로 제2 기준 전류(Idn2)가 흐르게 된다. 상기 제2 기준 전류(Idn2)는 제2 트랜지스터(T8)의 소오스에서 출력될 수 있다.

제2 스위치부(160)는 제1 스위치부(150)와 연결될 수 있다. 제2 스위치부(160)는 제3 트랜지스터(T9), 제4 트랜지스터(T10)를 포함한다. 제2 스위치부(160)는 차지 펌프(20)의 동작 속도를 증가시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제2 스위치부(160)는 생략될 수 있다.

구체적으로, 제3 트랜지스터(T9)는 드레인이 상기 제4 트랜지스터(T10)의 드레인에 연결되고, 제1 신호에 의해 게이팅될 수 있다. 제3 트랜지스터(T9)는 PMOS 트랜지스터를 포함하고, 제1 신호는 위상 주파수 검출기(10)로부터 입력되는 업 신호(UP)가 될 수 있다. 제1 트랜지스터(T7)의 소오스는 제1 기준 전류 회로(130)와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제4 트랜지스터(T10)는 드레인이 상기 제3 트랜지스터(T9)의 드레인에 연결되고, 상기 제1 신호의 상보 신호인 제2 신호에 의해 게이팅될 수 있다. 제2 트랜지스터(T8)는 NMOS 트랜지스터를 포함하고, 제2 신호는 위상 주파수 검출기(10)로부터 입력되는 반전된 다운 신호(DNB)가 될 수 있다. 제2 트랜지스터(T8)의 소오스는 제2 기준 전류 회로(140)와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

풀업 회로(110)는 상기 출력 노드(CPout)의 레벨에 의해 가변하는 제1 보상 전류(Iup1)를 제1 스위치부(150)의 제1 트랜지스터(T7)에 제공할 수 있다. 풀업 회로(110)의 출력단은 상기 제1 트랜지스터(T7)의 소오스에 연결될 수 있다. 구체적으로, 풀업 회로(110)는, 상기 출력 노드(CPout)의 레벨에 의해 게이팅 되는 제1 NMOS 트랜지스터(T1)와, 게이트와 드레인이 상기 제1 NMOS 트랜지스터(T1)의 드레인에 연결되는 제1 PMOS 트랜지스터(T2)와, 게이트가 상기 제1 NMOS 트랜지스터(T1)의 드레인에 연결되고, 제1 보상 전류(Iup1)를 제공하는 제2 PMOS 트랜지스터(T3)를 포함할 수 있다.

출력 노드(CPout)에서 출력되는 출력전류(Icp)는 풀업 전류(Iup)인 제1 보상 전류(Iup1)와 제1 기준 전류(Iup2)의 합에 해당한다. 제1 스위치부(150)의 제1 트랜지스터(T7)가 온(On)일때, 상기 제1 트랜지스터(T7)는 상기 출력 노드(CPout)에 풀업 전류(Iup)를 제공할 수 있다. 이때, 풀업 전류(Iup)는 상기 제1 트랜지스터(T7)의 소오스에서 드레인 방향으로 흐를 수 있다.

풀업 회로(110)에서 출력하는 제1 보상 전류(Iup1)는, 출력 노드(CPout)의 출력 신호(Icp)의 레벨이 제1 레벨에서 상기 제1 레벨보다 높은 제2 레벨로 증가할 때, 증가할 수 있다. 즉, 풀업 회로(110)는 출력 노드(CPout)에서 제1 보상 전류(Iup1)를 상기 제1 트랜지스터(T7)의 소오스에 제공하여 풀업 전류(Iup)의 크기를 증가시킬 수 있다.

마찬가지로, 풀다운 회로(120)는 상기 출력 노드(CPout)의 레벨에 의해 가변하는 제2 보상 전류(Idn1)를 제1 스위치부(150)의 제2 트랜지스터(T8)에 제공할 수 있다. 풀다운 회로(120)의 출력단은 상기 제2 트랜지스터(T8)의 소오스에 연결될 수 있다. 구체적으로, 풀다운 회로(120)는, 상기 출력 노드(CPout)의 레벨에 의해 게이팅 되는 제1 PMOS 트랜지스터(T4)와, 게이트와 드레인이 상기 제1 PMOS 트랜지스터(T4)의 드레인에 연결되는 제1 NMOS 트랜지스터(T5)와, 게이트가 상기 제1 PMOS 트랜지스터(T4)의 드레인에 연결되고, 상기 제2 보상 전류(Idn1)를 제공하는 제2 NMOS 트랜지스터(T6)를 포함할 수 있다.

출력 노드(CPout)를 통해 들어오는 풀다운 전류(Idn)는 제2 보상 전류(Idn1)와 제2 기준 전류(Idn2)의 합에 해당한다. 제1 스위치부(150)의 제2 트랜지스터(T8)가 온(On)일때, 상기 제2 트랜지스터(T8)는 상기 출력 노드(CPout)를 통해 들어오는 풀다운 전류(Idn)를 제공할 수 있다. 이때, 풀다운 전류(Idn)는 상기 제2 트랜지스터(T8)의 드레인에서 소오스 방향으로 흐를 수 있다.

풀다운 회로(120)에서 출력하는 제2 보상 전류(Idn1)는, 출력 노드(CPout)의 출력 신호(Icp)의 레벨이 제3 레벨에서 상기 제3 레벨보다 낮은 제4 레벨로 감소할 때, 증가할 수 있다. 즉, 풀다운 회로(120)는 제2 보상 전류(Idn1)를 상기 제2 트랜지스터(T8)의 소오스에 제공하여 풀다운 전류(Idn)의 크기를 증가시킬 수 있다.

제1 보상 전류(Iup1)와 제2 보상 전류(Idn1)에 의해, 풀업 전류(Iup)와 풀다운 전류(Idn) 사이의 전류 부정합은 감소될 수 있다. 즉, 풀업 회로(110) 및 풀다운 회로(120)가 없는 차지 펌프(20)와 비교하였을 때, 풀업 회로(110)와 풀다운 회로(120)는 제1 보상 전류(Iup1)와 제2 보상 전류(Idn1)를 제공함으로써 전류 부정합이 발생하지 않는 회로의 동작 범위는 크게 증가할 수 있다.

도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 나타내는 회로도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.

도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 풀업 회로(110), 풀다운 회로(120), 제1 스위치부(250), 제2 스위치부(260), 제1 기준 전류원(230), 제2 기준 전류원(240)을 포함한다.

본 발명의 제2 실시예에 따른 반도체 장치(2)의 풀업 회로(110), 풀다운 회로(120), 및 제1 스위치부(250)는, 앞에서 설명한 제1 실시예에 따른 반도체 장치(1)의 풀업 회로(110), 풀다운 회로(120), 및 제1 스위치부(150)와 실질적으로 동일하게 구성되고 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제2 스위치부(260)는 제1 스위치부(250)와 연결될 수 있다. 제2 스위치부(260)는 제3 트랜지스터(253), 제4 트랜지스터(254)를 포함한다. 제2 스위치부(260)는 앞에서 설명한 제1 실시예에 따른 반도체 장치(1)와 마찬가지로, 차지 펌프(20)의 동작 속도를 증가시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제2 스위치부(260)는 생략될 수 있다.

구체적으로, 제3 트랜지스터(253)는 드레인이 VSS 단에 연결되고, 제1 신호에 의해 게이팅될 수 있다. 제3 트랜지스터(253)는 PMOS 트랜지스터를 포함하고, 제1 신호는 위상 주파수 검출기(10)로부터 입력되는 업 신호(UP)가 될 수 있다. 제1 트랜지스터(251)의 소오스는 제1 기준 전류원(230)과 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제4 트랜지스터(254)는 드레인이 VDD 단에 연결되고, 상기 제1 신호의 상보 신호인 제2 신호에 의해 게이팅될 수 있다. 제2 트랜지스터(252)는 NMOS 트랜지스터를 포함하고, 제2 신호는 위상 주파수 검출기(10)로부터 입력되는 반전된 다운 신호(DNB)가 될 수 있다. 제2 트랜지스터(252)의 소오스는 제2 기준 전류원(240)과 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제1 기준 전류원(230)과 제2 기준 전류원(240)은 이상적인 전류원을 포함할 수 있다.

제1 기준 전류원(230)의 일측은 제1 스위치부(250)의 제1 트랜지스터(251)의 소오스, 제2 스위치부(260)의 제3 트랜지스터(253)의 소오스, 및 풀업 회로(110)의 출력단과 연결될 수 있다. 제1 기준 전류원(230)의 타측은 VDD 단에 연결될 수 있다. 제1 기준 전류원(230)은 제1 기준 전류(Iup2)를 제공할 수 있다.

제1 스위치부(250)의 제1 트랜지스터(251)가 온(On)일때, 상기 제1 트랜지스터(251)는 상기 출력 노드(CPout)에 풀업 전류(Iup)를 제공할 수 있다. 이때, 풀업 전류(Iup)는 제1 기준 전류원(230)의 제1 기준 전류(Iup2)와 풀업 회로(110)의 제1 보상 전류(Iup1)의 합에 해당한다. 풀업 전류(Iup)는 제1 트랜지스터(251)의 소오스에서 드레인 방향으로 흐를 수 있다.

마찬가지로, 제2 기준 전류원(240)의 일측은 제1 스위치부(250)의 제2 트랜지스터(252)의 소오스, 제2 스위치부(260)의 제4 트랜지스터(254)의 소오스, 및 풀다운 회로(120)의 출력단과 연결될 수 있다. 제1 기준 전류원(230)의 타측은 VSS 단에 연결될 수 있다. 제2 기준 전류원(240)은 제2 기준 전류(Idn2)를 제공할 수 있다.

제1 스위치부(250)의 제2 트랜지스터(252)가 온(On)일때, 상기 제2 트랜지스터(252)는 상기 출력 노드(CPout)를 통해 들어오는 풀다운 전류(Idn)를 제공할 수 있다. 이때, 풀다운 전류(Idn)는 제2 기준 전류원(240)의 제2 기준 전류(Idn2)와 풀다운 회로(120)의 제2 보상 전류(Idn1)의 합에 해당한다. 풀다운 전류(Idn)는 제2 트랜지스터(252)의 드레인에서 소오스 방향으로 흐를 수 있다.

본 발명의 제2 실시예에 따른 반도체 장치(2)는 앞에서 설명한 본 발명의 제1 실시예에 따른 반도체 장치(2)와 구조적인 차이만 있을 뿐, 실질적인 발명의 효과는 유사할 수 있다.

도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 나타내는 회로도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.

도 4를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 풀업 회로(110), 풀다운 회로(120), 제1 스위치부(250), 제2 스위치부(262), 제1 기준 전류원(230), 제2 기준 전류원(240), 및 연산 증폭기(255)(op amp; operational amplifier)을 포함한다.

본 발명의 제3 실시예에 따른 반도체 장치(3)의 풀업 회로(110), 풀다운 회로(120), 제1 스위치부(250), 제1 기준 전류원(230) 및 제2 기준 전류원(240)은, 앞에서 설명한 제2 실시예에 따른 반도체 장치(2)의 풀업 회로(110), 풀다운 회로(120), 제1 스위치부(250), 제1 기준 전류원(230) 및 제2 기준 전류원(240)와 실질적으로 동일하게 구성되고 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제2 스위치부(262)는 제1 스위치부(250)와 연결될 수 있다. 제2 스위치부(262)는 제3 트랜지스터(253), 제4 트랜지스터(254)를 포함한다.

구체적으로, 제3 트랜지스터(253)은 드레인이 상기 제4 트랜지스터(254)의 드레인에 연결되고, 제1 신호에 의해 게이팅될 수 있다. 제3 트랜지스터(253)는 PMOS 트랜지스터를 포함하고, 제1 신호는 위상 주파수 검출기(10)로부터 입력되는 업 신호(UP)가 될 수 있다. 제1 트랜지스터(251)의 소오스는 제1 기준 전류원(230)과 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제4 트랜지스터(254)는 드레인이 상기 제3 트랜지스터(253)의 드레인에 연결되고, 상기 제1 신호의 상보 신호인 제2 신호에 의해 게이팅될 수 있다. 제2 트랜지스터(252)는 NMOS 트랜지스터를 포함하고, 제2 신호는 위상 주파수 검출기(10)로부터 입력되는 반전된 다운 신호(DNB)가 될 수 있다. 제2 트랜지스터(252)의 소오스는 제2 기준 전류원(240)과 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

연산 증폭기(255)는 상기 제3 트랜지스터(253) 및 상기 제4 트랜지스터(254)에 출력단이 연결될 수 있다. 구체적으로, 연산 증폭기(255)의 출력단은 제3 트랜지스터(253)의 드레인 및 제4 트랜지스터(254)의 드레인에 연결될 수 있다. 연산 증폭기(255)의 입력 중 하나는 출력 노드(CPout)에 연결될 수 있다. 연산 증폭기(255)의 출력단은 출력 노드(CPout)에 연결될 수 있다. 상기 연산 증폭기(255)는 제1 스위치부(250)에 포함된 출력 노드(CPout)의 전압과, 제3 트랜지스터(253) 및 제4 트랜지스터(254)의 드레인단의 전압을 능동적으로 동일하게 하여 정적 위상 에러를 최소화하는 역할을 할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 이를 통해 차지 펌프(20)의 동작 속도는 증가될 수 있다.

본 발명의 제3 실시예에 따른 반도체 장치(3)는 앞에서 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 구조적인 차이만 있을 뿐, 실질적인 발명의 효과는 유사할 수 있다.

도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 나타내는 회로도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.

도 5를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 풀업 회로(110), 풀다운 회로(120), 제1 스위치부(350), 제2 스위치부(360)를 포함한다. 본 발명의 제4 실시예에 따른 반도체 장치(4)의 풀업 회로(110), 풀다운 회로(120)는, 앞에서 설명한 제1 실시예에 따른 반도체 장치(1)의 풀업 회로(110), 풀다운 회로(120)와 실질적으로 동일하게 구성되고 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

제1 스위치부(350)는 제1 트랜지스터(351), 제2 트랜지스터(352), 보조 회로(310), 및 출력 신호(Icp)가 출력되는 출력 노드(CPout)를 포함한다.

보조 회로(310)는 제1 PMOS 트랜지스터(312)와 제2 PMOS 트랜지스터(314)를 포함한다. 제1 PMOS 트랜지스터(312)의 드레인은 출력 단자에 연결되고, 소오스는 제2 PMOS 트랜지스터(314)의 소오스와 연결된다. 제1 PMOS 트랜지스터(312)의 게이트는 제2 PMOS 트랜지스터(314)의 게이트와 연결된다.

제1 트랜지스터(351)는 드레인이 상기 제2 PMOS 트랜지스터(314)의 드레인과 연결되고, 소오스는 VSS 단으로 향하는 제1 기준 전류원(330) 및 풀업 회로(110)와 연결되며, 게이트는 제1 신호와 연결된다. 제1 트랜지스터(351)는 NMOS 트랜지스터를 포함하고, 제1 신호는 위상 주파수 검출기(10)로부터 입력되는 업 신호(UP)가 될 수 있다.

제1 트랜지스터(351)가 켜지는 경우, 제1 기준 전류원(330)으로 흐르는 제1 기준 전류(Iup2)와 풀업 회로(110)가 제공하는 제1 보상 전류(Iup1)에 의해 상기 보조 회로(310)의 제1 PMOS 트랜지스터(312) 및 제2 PMOS 트랜지스터(314)가 켜질 수 있다. 이를 통해, 제1 PMOS 트랜지스터(312)의 드레인은 출력 단자로 보상된 풀업 전류(Iup)가 흐를 수 있고, 상기 출력 신호(Icp)의 레벨을 증가시킬 수 있다.

제2 트랜지스터(352)는 드레인이 상기 출력 노드(CPout)에 연결되고, 상기 제1 신호의 상보 신호인 제2 신호에 의해 게이팅되어 상기 출력 신호(Icp)의 레벨을 감소시킬 수 있다. 제2 트랜지스터(352)는 NMOS 트랜지스터를 포함하고, 제2 신호는 위상 주파수 검출기(10)로부터 입력되는 다운 신호(DN)가 될 수 있다. 제2 트랜지스터(352)의 소오스는 VSS단으로 향하는 제2 기준 전류원(340)과 연결될 수 있다.

제2 스위치부(360)는 제1 스위치부(350)와 연결될 수 있다. 제2 스위치부(360)는 제3 트랜지스터(353), 제4 트랜지스터(354)를 포함한다. 제2 스위치부(360)는 차지 펌프(20)의 동작 속도를 증가시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제2 스위치부(360)는 생략될 수 있다.

구체적으로, 제3 트랜지스터(353)는 드레인이 VDD 단과 연결되고, 소오스가 상기 제1 트랜지스터(351)의 소오스에 연결되며, 제1 신호에 의해 게이팅될 수 있다. 제3 트랜지스터(353)는 NMOS 트랜지스터를 포함하고, 제1 신호는 위상 주파수 검출기(10)로부터 입력되는 반전된 업 신호(UPB)가 될 수 있다.

제4 트랜지스터(354)는 드레인이 VDD 단과 연결되고, 소오스가 상기 제2 트랜지스터(352)의 소오스와 연결되며, 상기 제1 신호의 상보 신호인 제2 신호에 의해 게이팅될 수 있다. 제2 트랜지스터(352)는 NMOS 트랜지스터를 포함하고, 제2 신호는 위상 주파수 검출기(10)로부터 입력되는 반전된 다운 신호(DNB)가 될 수 있다.

본 발명의 제4 실시예에 따른 반도체 장치(4)는 앞에서 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 구조적인 차이만 있을 뿐, 실질적인 발명의 효과는 유사할 수 있다.

도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 나타내는 회로도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.

도 6을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 풀업 회로(110), 풀다운 회로(120), 제1 스위치(451), 제2 스위치(452), 제1 기준 전류 회로(430), 제2 기준 전류 회로(440)를 포함한다.

본 발명의 제5 실시예에 따른 반도체 장치(5)의 풀업 회로(110), 풀다운 회로(120), 제1 기준 전류 회로(430), 제2 기준 전류 회로(440)는, 앞에서 설명한 제1 실시예에 따른 반도체 장치(1)의 풀업 회로(110), 풀다운 회로(120), 제1 기준 전류 회로(130), 제2 기준 전류 회로(140)와 실질적으로 동일하게 구성되고 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.

출력 신호(Icp)가 출력되는 출력 노드(CPout)는 위상 주파수 검출기(10)로부터 입력되는 업 신호(UP)에 의해 동작하는 제1 스위치(451) 및 다운 신호(DN)에 의해 동작하는 제2 스위치(452)와 연결될 수 있다. 제1 스위치(451)와 제2 스위치(452)는 트랜지스터가 될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

제1 스위치(451)는 풀업 회로(110) 및 제1 기준 전류 회로(430)와 연결되고, 상기 풀업 전류(Iup)를 출력 단자에 제공할 수 있다.

제2 스위치(452)는 풀다운 회로(120) 및 제2 기준 전류 회로(440)와 연결되고, 풀다운 전류(Idn)를 출력 단자에 제공할 수 있다.

제1 기준 전류 회로(430)는 제1 스위치(451)에 제1 기준 전류(Iup2)를 제공할 수 있다. 제1 기준 전류 회로(430)는 제1 기준 전류원(432)과, 게이트와 드레인이 상기 제1 기준 전류원(432)과 연결되는 제1 PMOS 트랜지스터(434)와, 게이트가 상기 제1 기준 전류원(432)과 연결되고, 상기 제1 기준 전류(Iup2)를 제공하는 제2 PMOS 트랜지스터(436)를 포함할 수 있다. 또한, 제1 기준 전류원(432)은 제2 기준 전류 회로(440)에 포함된 제1 NMOS 트랜지스터(444) 및 제2 NMOS 트랜지스터(446)와 연결될 수 있다. 제1 기준 전류원(432)에 의해 제2 PMOS 트랜지스터(436)의 게이트 레벨은 낮아지고, 이에 따라 제2 PMOS 트랜지스터(436)의 소오스에서 드레인으로 제1 기준 전류(Iup2)가 흐르게 된다. 상기 제1 기준 전류(Iup2)와 제1 보상 전류(Iup1)의 합인 풀업 전류(Iup)는 제1 스위치(451)가 켜졌을 때 출력 노드(CPout)로 흐를 수 있다.

마찬가지로, 제2 기준 전류 회로(440)는 제2 스위치(452)에 제2 기준 전류(Idn2)를 제공할 수 있다. 제2 기준 전류 회로(440)는 제2 기준 전류원(442)과, 게이트와 드레인이 상기 제2 기준 전류원(442)과 연결되는 제1 NMOS 트랜지스터(444)와, 게이트가 상기 제2 기준 전류원(442)과 연결되고, 상기 제2 기준 전류(Idn2)를 제공하는 제2 NMOS 트랜지스터(446)를 포함할 수 있다. 또한, 제2 기준 전류원(442)은 제1 기준 전류 회로(430)에 포함된 제1 PMOS 트랜지스터(434) 및 제2 PMOS 트랜지스터(436)와 연결될 수 있다. 제2 기준 전류원(442)에 의해 제2 NMOS 트랜지스터(446)의 게이트 레벨은 높아지고, 이에 따라 제2 PMOS 트랜지스터(446)의 드레인에서 소오스으로 제2 기준 전류(Idn2)가 흐르게 된다. 상기 제2 기준 전류(Idn2)와 제2 보상 전류(Idn1)의 합인 풀다운 전류(Idn)는 제2 스위치(452)가 켜졌을 때 출력 노드(CPout)로부터 흐를 수 있다.

본 발명의 제5 실시예에 따른 반도체 장치(5)는 앞에서 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 구조적인 차이만 있을 뿐, 실질적인 발명의 효과는 유사할 수 있다.

도 7은 본 발명의 제6 실시예에 따른 반도체 장치를 나타내는 회로도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.

도 7을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 본 발명의 제5 실시예에 따른 반도체 장치(1)와 실질적으로 유사하게 구성될 수 있다.

다만, 본 발명의 제6 실시예에 따른 제1 스위치(451)는 제1 기준 전류 회로(430)의 제2 PMOS 트랜지스터(436)의 소오스 및 제2 기준 전류 회로(440)의 제2 기준 전류원(442)과 연결된다. 제2 PMOS 트랜지스터(436)의 드레인은 출력 노드(CPout)에 연결된다.

마찬가지로, 제2 스위치(452)는 제2 기준 전류 회로(440)의 제2 NMOS 트랜지스터(446)의 소오스 및 제1 기준 전류 회로(430)의 제1 기준 전류원(432)과 연결된다. 제2 NMOS 트랜지스터(446)의 드레인은 출력 노드(CPout)에 연결된다.

본 발명의 제6 실시예에 따른 반도체 장치(6)는 앞에서 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 구조적인 차이만 있을 뿐, 실질적인 발명의 효과는 유사할 수 있다.

도 8은 본 발명의 제7 실시예에 따른 반도체 장치를 나타내는 회로도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.

도 8을 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 본 발명의 제5 실시예에 따른 반도체 장치(5)와 실질적으로 유사하게 구성될 수 있다.

다만, 본 발명의 제7 실시예에 따른 제1 스위치(451)는 제1 기준 전류 회로(430)의 제2 PMOS 트랜지스터(436)의 게이트 및 제2 기준 전류 회로(440)의 제2 기준 전류원(442)과 연결된다. 제2 PMOS 트랜지스터(436)의 드레인은 출력 노드(CPout)에 연결된다.

마찬가지로, 제2 스위치(452)는 제2 기준 전류 회로(440)의 제2 NMOS 트랜지스터(446)의 게이트 및 제1 기준 전류 회로(430)의 제1 기준 전류원(432)과 연결된다. 제2 NMOS 트랜지스터(446)의 드레인은 출력 노드(CPout)에 연결된다.

또한, 본 발명의 제7 실시예에 따른 풀업 회로(115)는 업 신호(UP)에 의해 단락되는 제3 스위치(112)를 더 포함할 수 있다. 제3 스위치(112)는 일단이 제1 PMOS 트랜지스터(T2) 및 제2 PMOS 트랜지스터(T3)의 게이트에 연결되고, 타단은 VDD 단에 연결될 수 있다.

마찬가지로, 풀다운 회로(125)는 다운 신호(DN)에 의해 단락되는 제4 스위치(122)를 더 포함할 수 있다. 제4 스위치(122)는 일단이 제1 NMOS 트랜지스터(T5) 및 제2 NMOS 트랜지스터(T6)의 게이트에 연결되고, 타단은 VDD 단에 연결될 수 있다.

본 발명의 제7 실시예에 따른 반도체 장치(7)는 앞에서 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 구조적인 차이만 있을 뿐, 실질적인 발명의 효과는 유사할 수 있다.

도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치의 기준 전류와 보상 전류를 나타내는 그래프이다. 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치의 출력 전류를 나타내는 그래프이다. 도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치의 동작 범위를 설명하기 위한 그래프이다.

도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(1~7)는 출력 노드(CPout)의 레벨이 증가할수록 제1 기준 전류(Iup2)의 크기는 점점 증가하고, 제2 기준 전류(Idn2)의 크기는 점점 감소한다. 제1 기준 전류(Iup2)와 제2 기준 전류(Idn2)만을 보았을 때, 제1 기준 전류(Iup2)와 제2 기준 전류(Idn2)는 출력 노드(CPout)의 레벨이 변함에 따라 전류 부정합이 크게 발생한다.

제1 보상 전류(Iup1)와 제2 보상 전류(Idn1)를 살펴보면, 상기 제1 보상 전류(Iup1)의 크기는, 상기 출력 신호(Icp)의 레벨이 증가하면, 상기 제1 기준 전류(Iup2)의 감소분만큼 증가한다. 상기 제2 보상 전류(Idn1)의 크기는, 상기 출력 신호(Icp)의 레벨이 감소하면, 상기 제2 기준 전류(Idn2)의 감소분만큼 증가한다. 다만, 출력 노드(CPout)의 레벨이 VDD 또는 VSS에 너무 가까워지는 경우, 제1 보상 전류(Iup1)와 제2 보상 전류(Idn1)는 모두 감소한다.

도 10을 참조하면, 도 10은 제1 보상 전류(Iup1)와 제1 기준 전류(Iup2)의 합인 풀업 전류(Iup)와, 제2 보상 전류(Idn1)와 제2 기준 전류(Idn2)의 합인 풀다운 전류(Idn)를 나타낸다.

제1 보상 전류(Iup1)와 제2 보상 전류(Idn1)가 제1 기준 전류(Iup2) 및 제2 기준 전류(Idn2)의 감소분만큼 증가하기 때문에, 결과적으로 풀업 전류(Iup)와 풀다운 전류(Idn)의 전류 부정합이 일어나는 구간은 크게 감소될 수 있다.

도 11을 참조하면, A는 풀업 회로(110)와 풀다운 회로(120)가 없는 경우의 풀업 전류(Iup)와 풀다운 전류(Idn)의 차를 나타내는 그래프이고, B는 풀업 회로(110)와 풀다운 회로(120)에 의해 보상된 풀업 전류(Iup)와 풀다운 전류(Idn)의 차를 나타내는 그래프이다.

풀업 회로(110)와 풀다운 회로(120)를 포함하는 반도체 회로(1~7)의 동작 범위(L2)는 풀업 회로(110)와 풀다운 회로(120)가 없는 경우의 동작 범위(L1)보다 매우 넓어질 수 있다. 따라서, 본 발명의 반도체 회로(1~7)를 포함하는 위상 동기 회로의 지터(jitter)는 크게 감소될 수 있다.

도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 5 프로세스 코너(process corner)에 대한 동작 범위를 설명하기 위한 그래프이다.

도 12를 참조하면, 도 12의 (a) 그래프는 특정 프로세스 코너(예를 들어, NN/FF/SS/SF/FS)를 갖고, 풀업 회로(110)와 풀다운 회로(120)를 포함하지 않는 반도체 장치에 대한 풀업 전류(Iup)와 풀다운 전류(Idn)의 차를 나타내는 그래프이다. (b) 그래프는 특정 프로세스 코너(예를 들어, NN/FF/SS/SF/FS)를 갖는 본 발명의 몇몇 실시예에 따른 반도체 장치(1~7)에 대한 풀업 전류(Iup)와 풀다운 전류(Idn)의 차를 나타내는 그래프이다. 그래프 상의 박스는 15% 미만의 전류 부정합을 갖는 출력 노드(CPout)의 전압 범위를 나타낸다.

(a) 그래프의 동작 범위와 (b) 그래프의 동작 범위를 비교해 보면, 반도체 장치에 풀업 회로(110) 및 풀다운 회로(120)를 추가하는 경우, 특정 프로세스 코너에 상관없이 동작 범위가 넓어지는 것을 알 수 있다.

도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 공급 전압에 대한 동작 범위를 설명하기 위한 그래프이다.

도 13를 참조하면, 도 13의 (a) 그래프는 특정 전압(예를 들어, 0.9~1.1 V)에서, 풀업 회로(110)와 풀다운 회로(120)를 포함하지 않는 반도체 장치에 대한 풀업 전류(Iup)와 풀다운 전류(Idn)의 차를 나타내는 그래프이다. (b) 그래프는 특정 온도(예를 들어, 0.9~1.1 V)에서, 본 발명의 몇몇 실시예에 따른 반도체 장치(1~7)에 대한 풀업 전류(Iup)와 풀다운 전류(Idn)의 차를 나타내는 그래프이다. 그래프 상의 박스는 15% 미만의 전류 부정합을 갖는 출력 노드(CPout)의 전압 범위를 나타낸다.

(a) 그래프의 동작 범위와 (b) 그래프의 동작 범위를 비교해 보면, 반도체 장치에 풀업 회로(110) 및 풀다운 회로(120)를 추가하는 경우, 특정 전압의 변화에 상관없이 동작 범위가 넓어지는 것을 알 수 있다.

도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치의 온도 변화에 대한 동작 범위를 설명하기 위한 그래프이다.

도 14를 참조하면, 도 13의 (a) 그래프는 특정 온도(예를 들어, -45~125℃)에서, 풀업 회로(110)와 풀다운 회로(120)를 포함하지 않는 반도체 장치에 대한 풀업 전류(Iup)와 풀다운 전류(Idn)의 차를 나타내는 그래프이다. (b) 그래프는 특정 온도(예를 들어, -45~125℃)에서, 본 발명의 몇몇 실시예에 따른 반도체 장치(1~7)에 대한 풀업 전류(Iup)와 풀다운 전류(Idn)의 차를 나타내는 그래프이다. 그래프 상의 박스는 15% 미만의 전류 부정합을 갖는 출력 노드(CPout)의 전압 범위를 나타낸다.

(a) 그래프의 동작 범위와 (b) 그래프의 동작 범위를 비교해 보면, 반도체 장치에 풀업 회로(110) 및 풀다운 회로(120)를 추가하는 경우, 특정 온도의 변화에 상관없이 동작 범위가 넓어지는 것을 알 수 있다.

도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치의 몬테-카를로 시뮬레이션(Monte-carlo simulation)에 대한 동작 범위를 설명하기 위한 그래프이다.

도 15를 참조하면, 도 13의 (a) 그래프는 반도체 장치 내의 프로세스를 랜덤하게 변화시켜 동작을 테스트하는 몬테-카를로 시뮬레이션에서, 풀업 회로(110)와 풀다운 회로(120)를 포함하지 않는 반도체 장치에 대한 풀업 전류(Iup)와 풀다운 전류(Idn)의 차를 나타내는 그래프이다. (b) 그래프는 상기 몬테 카를로 시뮬레이션에서, 본 발명의 몇몇 실시예에 따른 반도체 장치(1~7)에 대한 풀업 전류(Iup)와 풀다운 전류(Idn)의 차를 나타내는 그래프이다. 그래프 상의 박스는 15% 미만의 전류 부정합을 갖는 출력 노드(CPout)의 전압 범위를 나타낸다.

(a) 그래프의 동작 범위와 (b) 그래프의 동작 범위를 비교해 보면, 반도체 장치에 풀업 회로(110) 및 풀다운 회로(120)를 추가하는 경우, 프로세스 종류 및 특성 변화의 여부에 상관없이 동작 범위가 넓어지는 것을 알 수 있다.

따라서, 도 12 내지 도 15의 그래프를 통하여, 풀업 회로(110) 및 풀다운 회로(120)를 포함하는 본 발명의 몇몇 실시예에 따른 반도체 장치(1~7)는 프로세스의 종류, 전압의 변화, 온도의 변화 여부와 무관하게 동작의 범위가 증가함을 알 수 있다.

도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 디바이스의 블록도이다.

도 16을 참조하면, 무선 디바이스(800)는 휴대폰, 단말기, PDA (personal digital assistant), 핸드셋, 또는 기타 임의의 다바이스일 수도 있다. 무선 통신 시스템은 코드 분할 다중 접속(CDMA) 시스템, 시분할 다중 접속(TDMA) 시스템, 주파수 분할 다중 접속(FDMA) 시스템, 이동 통신 세계화(GSM) 시스템, 직교 주파수 분할 다중 접속(OFDMA) 시스템, 무선 근거리 통신망(WLAN)을 포함할 수 있다.

무선 디바이스(800)는 양방향 통신을 지원하는 디지털 프로세서(810) 및 송수신기(830)를 포함한다. 디지털 프로세서(810)는 하나 이상의 주문형 반도체(ASIC) 등으로 구현될 수도 있다. 송수신기(830)는 하나 이상의 무선 주파수 집적 회로(RFIC) 등으로 구현될 수도 있다.

데이터 전송을 위해, 인코더(812)는 전송될 데이터를 처리(예를 들어, 포맷, 인코딩 및 인터리브) 하며, 또한, 변조기(814)는 데이터 칩을 생성하기 위해 코딩된 데이터를 처리(예를 들어, 변조 및 스크램블)한다. 송수신기(830) 내부에서, 송신(TX) 기저대역(baseband) 장치(832)는 디지털-아날로그 변환, 필터링, 증폭 등과 같은 기저대역 프로세스를 수행한다. 믹서(834)는 기저대역 신호를 무선 주파수(RF)로 상향 변환한다. TX RF 장치(836)는 필터링 및 파워 증폭과 같은 신호 컨디셔닝(conditioning)을 수행하고, 안테나(840)를 통해 송신되는 RF 변조 신호를 발생시킨다.

데이터 수신을 위해서, 수신(RX) RF 장치(842) 는 안테나(840)로부터 입력 RF 신호를 수신하고, 저잡음 증폭 및 필터링과 같은 신호 컨디셔닝을 수행한다. 믹서(844)는 컨디셔닝된 RF 신호를 RF로부터 기저대역으로 하향 변환한다. RX 기저대역 장치(846)는 필터링, 증폭, 아날로그-디지털 변환 등과 같은 기저대역 프로세스를 수행한다. 복조기(Demod)(816)는 RX 기저대역 장치 (846)로부터의 입력 샘플들을 처리(디스크램블 및 복조)하여 심벌 추정(symbol estimate)을 제공한다. 디코더(818)는 심벌 추정을 처리(디인터리브 및 디코딩) 하여, 디코딩된 데이터를 제공한다. 일반적으로, 데이터 프로세서(810) 및 송수신기(830)에 의한 프로세스는 무선 시스템의 디자인에 따라 달라진다.

프로세서(820)는 비디오, 오디오, 그래픽 및 기타 등등의 다양한 애플리케이션들을 지원할 수도 있다. 컨트롤러/프로세서(860)는 무선 디바이스(800) 내부의 다양한 처리 장치들의 동작을 지시한다. 메모리(862)는 무선 디바이스(800)를 위한 프로그램 코드 및 데이터를 저장한다.

VCO/PLL(822)은 디지털 프로세서(810) 내부의 처리 장치들에 대해 클럭 신호를 발생시킨다. VCO/PLL(850)은 주파수 상향 변환을 위해 믹서(834)에 의해서 사용되는 송신 LO 신호를 발생시키고, 주파수 하향 변환을 위해 믹서(844)에 의해서 사용되는 수신 LO 신호를 발생시킨다. VCO/PLL(822) 및 VCO/PLL(850)은 각각 성능 향상을 위해 선형 위상 주파수 검출기 및 차지 펌프를 사용한다. 레퍼런스 오실레이터(864)는 VCO/PLL(822) 및/또는 VCO/PLL(850)에 대해 레퍼런스 신호를 발생시킨다. 레퍼런스 오실레이터(864)는 크리스탈 오실레이터(XO), 전압 제어 XO(VCXO), 온도 보상 XO(TCXO), 또는 기타 임의의 종류의 오실레이터가 될 수도 있다.

본 출원에 기재된 위상 주파수 검출기, 차지 펌프 및　PLL은 아날로그 IC, RFIC, ASIC, 디지털 신호 프로세서(DSP), 디지털 신호 처리 다바이스(DSPD), 프로그램 가능 로직 디바이스(PLD), 현장 프로그램 가능 게이트 배열(FPGA), 프로세서, 컨트롤러, 마이크로-컨트롤러, 마이크로프로세서 및 기타 전자 장치들 내에서 구현될 수도 있다. 위상 주파수 검출기, 차지 펌프 및　PLL은 N-MOS, P-MOS, CMOS, BJT, GaAs 및 기타 등등과 같은 다양한 IC 프로세스 기술로 제조될 수도 있다. 또한, 위상 주파수 검출기, 차지 펌프 및　PLL은 개별 컴포넌트들로 구현될 수도 있다.

다음 도 17을 참조하여, 본 발명의 실시예들에 따른 반도체 장치(1~7)를 포함하는 전자 시스템에 대해 설명하도록 한다.

도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.

도 17을 참조하면, 본 발명의 실시예에 따른 전자 시스템(900)은 컨트롤러(910), 입출력 장치(920, I/O), 기억 장치(930, memory device), 인터페이스(940) 및 버스(950, bus)를 포함할 수 있다. 컨트롤러(910), 입출력 장치(920), 기억 장치(930) 및/또는 인터페이스(940)는 버스(950)를 통하여 서로 결합될 수 있다. 버스(950)는 데이터들이 이동되는 통로(path)에 해당한다.

컨트롤러(910)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(920)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(930)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(940)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(940)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(940)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.

도시하지 않았지만, 전자 시스템(900)은 컨트롤러(910)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(99b)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(98b)는, 기억 장치(930) 내에 제공되거나, 컨트롤러(910), 입출력 장치(920, I/O) 등의 일부로 제공될 수 있다.

전자 시스템(900)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

도 18 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.

도 18은 태블릿 PC(1000)을 도시한 도면이고, 도 19는 노트북(1100)을 도시한 도면이며, 도 20은 스마트폰(1200)을 도시한 것이다. 본 발명의 실시예에 따른 반도체 장치(1~7)는 이러한 태블릿 PC(1000), 노트북(1100), 스마트폰(1200) 등에 사용될 수 있다.

또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1000), 노트북(1100), 및 스마트폰(1200)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

110: 풀업 회로 120: 풀다운 회로
130: 제1 기준 전류 회로 140: 제2 기준 전류 회로
150: 제1 스위치부 160: 제2 스위치부

Claims (10)

1. 출력 신호가 출력되는 출력 노드;
   드레인이 상기 출력 노드에 접속되고, 제1 신호에 의해 게이팅되어 상기 출력 노드의 전압 레벨을 증가시키는 제1 트랜지스터;
   드레인이 상기 출력 노드에 접속되고, 상기 제1 신호의 상보 신호인 제2 신호에 의해 게이팅되어 상기 출력 노드의 전압 레벨을 감소시키는 제2 트랜지스터;
   상기 출력 노드의 전압 레벨에 의해 가변하는 제1 보상 전류를 상기 제1 트랜지스터의 소오스에 제공하는 풀업 회로; 및
   상기 출력 노드의 전압 레벨에 의해 가변하는 제2 보상 전류를 상기 제2 트랜지스터의 소오스에 제공하는 풀다운 회로를 포함하는 반도체 장치.
2. 제 1항에 있어서,
   상기 풀업 회로는, 상기 출력 노드의 전압 레벨에 의해 게이팅 되는 제1 NMOS 트랜지스터와,
   게이트와 드레인이 상기 제1 NMOS 트랜지스터의 드레인에 연결되는 제1 PMOS 트랜지스터와,
   게이트가 상기 제1 NMOS 트랜지스터의 드레인에 연결되고, 상기 제1 보상 전류를 제공하는 제2 PMOS 트랜지스터를 포함하는 반도체 장치.
3. 제 1항에 있어서,
   상기 풀다운 회로는, 상기 출력 노드의 전압 레벨에 의해 게이팅 되는 제1 PMOS 트랜지스터와,
   게이트와 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 연결되는 제1 NMOS 트랜지스터와,
   게이트가 상기 제1 PMOS 트랜지스터의 드레인에 연결되고, 상기 제2 보상 전류를 제공하는 제2 NMOS 트랜지스터를 포함하는 반도체 장치.
4. 제 1항에 있어서,
   상기 제1 트랜지스터의 소오스와 연결되고, 상기 제1 신호의 반전된 신호에 의해 게이팅 되는 제3 트랜지스터와,
   상기 제2 트랜지스터의 소오스와 연결되고, 상기 제2 신호의 반전된 신호에 의해 게이팅 되는 제4 트랜지스터를 더 포함하는 반도체 장치.
5. 제 4항에 있어서,
   상기 제3 트랜지스터 및 상기 제4 트랜지스터에 출력단이 연결되는 연산 증폭기(OP AMP)를 더 포함하되,
   상기 연산 증폭기의 입력 중 하나는 상기 출력 노드에 연결되는 반도체 장치.
6. 풀업 전류를 제공 받아 출력 노드의 전압 레벨을 증가시키고, 풀다운 전류를 출력하여 상기 출력 노드의 전압 레벨을 감소시키는 차지 펌프 회로;
   상기 출력 노드의 전압 레벨이 제1 레벨에서 상기 제1 레벨보다 높은 제2 레벨로 증가할 때, 상기 풀업 전류의 크기를 증가시키는 제1 보상 전류를 상기 제1 트랜지스터의 소오스에 제공하는 풀업 회로; 및
   상기 출력 노드의 전압 레벨이 제3 레벨에서 상기 제3 레벨보다 낮은 제4 레벨로 감소할 때, 상기 풀다운 전류의 크기를 증가시키는 제2 보상 전류를 상기 제2 트랜지스터의 소오스에 제공하는 풀다운 회로를 포함하는 반도체 장치.
7. 제 6항에 있어서,
   상기 풀업 회로 및 상기 출력 노드에 연결되고, 상기 풀업 전류를 제공하는 제1 스위치와
   상기 풀다운 회로 및 상기 출력 노드에 연결되고, 상기 풀다운 전류를 제공하는 제2 스위치와,
   상기 제1 스위치에 제1 기준 전류를 제공하는 제1 기준 전류 회로와,
   상기 제2 스위치에 제2 기준 전류를 제공하는 제2 기준 전류 회로를 더 포함하는 반도체 장치.
8. 제 7항에 있어서,
   상기 제1 보상 전류의 크기는, 상기 출력 노드의 전압 레벨이 증가하면, 상기 제1 기준 전류의 감소분만큼 증가하고,
   상기 제2 보상 전류의 크기는, 상기 출력 노드의 전압 레벨이 감소하면, 상기 제2 기준 전류의 감소분만큼 증가하는 반도체 장치.
9. 제 7항에 있어서,
   상기 제1 기준 전류 회로는 제1 기준 전류원과,
   게이트와 드레인이 상기 제1 기준 전류원과 연결되는 제1 PMOS 트랜지스터와,
   게이트가 상기 제1 기준 전류원과 연결되고, 상기 제1 기준 전류를 제공하는 제2 PMOS 트랜지스터를 포함하는 반도체 장치.
10. 차지 펌프;
    상기 차지 펌프에 업(UP) 입력 신호와 상기 업 신호의 상보 신호인 다운(DOWN) 입력 신호를 제공하기 위한 위상 주파수 검출기(PFD); 및
    상기 차지 펌프의 출력 노드와 연결되는 루프 필터를 포함하되,
    상기 차지 펌프는,
    상기 업 신호에 의해 게이팅 되는 제1 트랜지스터와,
    상기 다운 신호에 의해 게이팅 되는 제2 트랜지스터와,
    상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인에 연결되는 출력 노드와,
    상기 출력 노드의 출력 전압에 의해 게이팅 되는 제3 트랜지스터와, 상기 제3 트랜지스터의 드레인 전압에 의해 게이팅되고 상기 제1 트랜지스터와 연결되는 제4 트랜지스터를 포함하는 풀업 회로와,
    상기 출력 전압에 의해 게이팅 되는 제5 트랜지스터와, 상기 제5 트랜지스터의 드레인 전압에 의해 게이팅되고 상기 제2 트랜지스터와 연결되는 제6 트랜지스터를 포함하는 풀다운 회로를 포함하는 위상 동기 회로(PLL).

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