KR20160018400A - 반도체 장치 - Google Patents

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KR20160018400A
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다쯔야 우사미
사또시 고다마
슈우이찌로우 우에노
사또시 이또우
다까마사 이또우
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 과제는, 배선층에 형성되는 도체의 저항을 작게 하는 것이다.
절연막(ETS1)은 기판(SUB) 상에 형성되어 있고, SiO(1－x)Nx(단, XRD에 있어서의 분석 결과에 있어서 x＞0.5)를 포함한다. 배선(INC1)은 절연막(ETS1) 상에 형성되어 있고, 제1층(ML1) 및 제2층(ML2)을 갖고 있다. 제1층(ML1)은, TiN, TaN, WN, 또는 RuN 중 적어도 하나를 포함한다. 제2층(ML2)은 제1층(ML1) 상에 형성되어 있고, 제1층(ML1)보다도 저항이 낮은 재료, 예를 들어 W에 의해 형성되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들어 배선을 갖는 반도체 장치에 적용 가능한 기술이다.
DRAM의 구조의 하나로, 용량 소자보다도 아래의 층에 비트선을 배치하는 구조가 있다. 이러한 구조에 있어서, 비트선은, 예를 들어 특허문헌 1에 기재되어 있는 바와 같이, 질화티탄층 상에 텅스텐층을 적층시킨 구조를 사용하는 경우가 많다. 그리고 특허문헌 1에 있어서, 비트선은 산화실리콘막 상에 형성되어 있다.
일본 특허 출원 공개 제2002-134477호 공보
최근에는 반도체 장치의 미세화가 진행되고 있다. 이로 인해, 배선의 폭도 좁아지고, 그 결과, 배선의 저항은 커지고 있다. 배선 등의 도체의 저항이 커지면, 반도체 장치의 소비 전력이 커지고, 또한 반도체 장치의 동작 속도가 느려진다. 이로 인해, 배선층에 형성되는 도체의 저항을 작게 하는 것이 요망되고 있다. 그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따르면, 도전층은, 절연층 상에 형성되어 있고, 제1층 및 제2층을 갖고 있다. 절연층은, SiO(1－x)Nx(단, x＞0.1)를 포함한다. 제1층은, TiN, TaN, WN, 또는 RuN 중 적어도 하나를 포함하고 있다. 제2층은 제1층 상에 형성되어 있다.
상기 일 실시 형태에 따르면, 배선층에 형성되는 도체의 저항을 작게 할 수 있다.
도 1은 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도.
도 2는 SiO(1－x)Nx막 상에 TiN막을 형성한 경우에 있어서의, TiN막의 시트 저항값을, TiN막의 막 두께와 함께 나타내는 도면.
도 3은 SiO(1－x)Nx막을 포함하는 절연막 상에 배선을 형성한 경우에 있어서의 배선의 저항값을, 배선의 폭과 함께 나타내는 도면.
도 4는 도 2에 나타낸 시료에 있어서의 TiN막의 XRD의 차트.
도 5는 도 3에 나타낸 시료에 있어서의 제2층의 XRD의 차트.
도 6은 도 3에 나타낸 시료에 있어서의, 제2층의 초기층(즉, 저성막 속도로 형성된 층)의 XRD의 차트.
도 7은 도 2에 나타낸 시료에 있어서의 TiN막의 산소 농도의 깊이 방향의 프로파일을, SIMS로 분석한 결과를 나타내는 도면.
도 8은 도 3에 나타낸 시료에 있어서의 배선의 산소 농도의 깊이 방향의 프로파일을, SIMS로 분석한 결과를 나타내는 도면.
도 9는 도 2에 나타낸 시료에 있어서의 TiN에 포함되는 산소의 농도를 나타내는 도면.
도 10은 제2 실시 형태에 따른 반도체 장치의 구성을 도시하는 도면.
도 11은 제3 실시 형태에 따른 반도체 장치의 구성을 도시하는 도면.
도 12는 도 11에 도시한 반도체 장치의 제조 방법을 도시하는 단면도.
도 13의 (a)는 제3 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이며, (b)는 도 13의 (a)에 도시한 메모리 영역을 도 13의 (a)에 직교하는 방향의 단면으로 도시한 도면.
이하, 실시 형태에 대해, 도면을 이용하여 설명한다. 또한, 모든 도면에 있어서, 마찬가지의 구성 요소에는 마찬가지의 부호를 부여하고, 적절히 설명을 생략한다.
(제1 실시 형태)
도 1은 제1 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 단면도이다. 반도체 장치(SD)는, 기판(SUB), 절연막(ETS1) 및 배선(INC1)을 구비하고 있다. 절연막(ETS1)은 기판(SUB) 상에 형성되어 있고, SiO(1－x)Nx[단, XPS(X-ray Photoelectron Spectroscopy)에 있어서의 분석 결과에 있어서 x＞0.5]를 포함한다. 배선(INC1)은 절연막(ETS1) 상에 형성되어 있고, 제1층(ML1) 및 제2층(ML2)을 갖고 있다. 제1층(ML1)은, TiN, TaN, WN, 또는 RuN 중 적어도 하나를 포함한다. 제2층(ML2)은 제1층(ML1) 상에 형성되어 있고, 제1층(ML1)보다도 저항이 낮은 재료, 예를 들어 W에 의해 형성되어 있다. 이하, 상세하게 설명한다.
기판(SUB)은 실리콘 등의 반도체 기판이다. 기판(SUB)에는, 트랜지스터(TR1, TR2) 및 소자 분리막(STI)이 형성되어 있다. 소자 분리막(STI)은, 트랜지스터(TR1)가 형성되어 있는 영역(제1 소자 형성 영역) 및 트랜지스터(TR2)가 형성되어 있는 영역(제2 소자 형성 영역)의 각각을, 다른 영역으로부터 분리하고 있다. 소자 분리막(STI)은, 예를 들어 트렌치 아이솔레이션법을 이용하여 형성되어 있지만, LOCOS법을 이용하여 형성되어 있어도 된다.
트랜지스터(TR1, TR2)는, 모두, 게이트 절연막, 게이트 전극(GE), 소스 및 드레인을 갖고 있다. 게이트 절연막은 예를 들어 기판(SUB)을 열산화한 막이지만, 다른 재료(예를 들어 산화실리콘보다도 유전율이 높은 재료) 또는 방법에 의해 형성된 막이어도 된다. 게이트 전극(GE)은, 예를 들어 폴리실리콘막을 사용하여 형성되어 있고, 그 측벽은 사이드 월(SW)로 덮여 있다. 단, 게이트 전극(GE)은, 예를 들어 TiN 등의 금속막을 사용하여 형성되어 있어도 된다. 사이드 월(SW)은, 예를 들어 산화실리콘막 및 질화실리콘막 중 적어도 한쪽을 사용하여 형성되어 있다.
게이트 전극(GE)의 표층에는, 실리사이드(SIL3)가 형성되어 있다. 또한, 트랜지스터(TR1, TR2)의 드레인의 표층에는 실리사이드(SIL1)가 형성되어 있고, 트랜지스터(TR, TR2)의 소스의 표층에는 실리사이드(SIL2)가 형성되어 있다. 실리사이드(SIL1∼SIL3)는, 예를 들어 Ni 실리사이드 또는 Co 실리사이드이지만, 다른 금속의 실리사이드여도 된다. 또한, 트랜지스터(TR1, TR2)는, 서로 동일한 회로를 구성하고 있어도 되고, 서로 다른 회로를 구성하고 있어도 된다.
기판(SUB) 상에는, 다층 배선층(MINC)이 형성되어 있다. 본 도면에 나타내는 예에 있어서, 다층 배선층(MINC)은, 1층째의 층간 절연막(INSL1), 절연막(ETS1) 및 2층째의 층간 절연막(INSL2)을 이 순서대로 적층한 구성을 갖고 있다. 그리고, 절연막(ETS1) 상에 배선(INC1)이 형성되어 있다.
층간 절연막(INSL1, INSL2)은, 예를 들어 SiO2, SiCON, 또는 SiOC를 사용하여 형성되어 있다. 층간 절연막(INSL1, INSL2)은, SiO2보다도 산소가 방출되기 어려운 재료(예를 들어 SiCON, 또는 SiOC)에 의해 형성되어 있는 것이 바람직하다. 층간 절연막(INSL1, INSL2)은, 이들의 다공성막이어도 된다. 또한, 층간 절연막(INSL1, INSL2)에 포함되는 각 원소의 비율은 다양하다. 또한, 층간 절연막(INSL1, INSL2)의 적어도 일부는, SiN막이어도 된다.
절연막(ETS1)은, SiO(1－x)Nx를 포함한다. 여기서, x＞0.1, 특히 x＞0.5인 것이 바람직하다. 또한, x=1이어도 된다. 절연막(ETS1)의 두께는, 층간 절연막(INSL1)보다도 얇고, 예를 들어 10㎚ 이상 100㎚ 이하, 특히 30㎚ 이상 70㎚ 이내인 것이 바람직하다. 여기서, 절연막(ETS1)은 층간 절연막(INSL2)에 대해 에칭 선택비가 높게 되어 있으므로, 층간 절연막(INSL2)에 접속 구멍을 형성할 때에 에칭 스토퍼로서 기능한다.
절연막(ETS1) 상에는, 배선(INC1)이 형성되어 있다. 배선(INC1)은, 배리어 금속막인 제1층(ML1) 상에, 배선(INC1)의 본체인 제2층(ML2)을 적층한 구성을 갖고 있다. 배선(INC1)의 폭은, 예를 들어 65㎚ 이하이다. 여기서, 배선(INC1)의 폭을 28㎚ 이하로 해도 된다.
제1층(ML1)은, TiNy, TaNy, WNy, 또는 RuNy(단, 0＜y＜1) 중 적어도 하나를 포함한다. 예를 들어, 제1층(ML1)은, TiN막, TaN막, WN막, 또는 RuN막을 갖고 있다. 또한, 제1층(ML1)에 있어서, 0.5＜y＜1인 것이 바람직하다. 제1층(ML1)의 두께는, 예를 들어 2.5nm 이상 50㎚ 이하이다. 제1층(ML1)은, 예를 들어 반응성 스퍼터링법을 이용하여 형성되어 있다.
제2층(ML2)은, 예를 들어 W막, Al막, AlCu막, 또는 AlSiCu막을 사용하여 형성되어 있다. 제2층(ML2)의 두께는, 예를 들어 30㎚ 이상 100㎚ 이하이다. 제2층(ML2)은, 예를 들어 스퍼터링법을 이용하여 형성되어 있다.
또한, 배선(INC1)은, 층간 절연막(INSL1) 및 절연막(ETS1)에 매립된 콘택트(CON1)를 통해, 트랜지스터(TR1)의 소스 또는 드레인에 접속되어 있다. 콘택트(CON1)는, 층간 절연막(INSL1) 및 절연막(ETS1)에 형성된 접속 구멍 내에 위치하고 있고, 예를 들어 TiN 등의 배리어 금속막 및 W를 사용하여 형성되어 있다. 또한, 본 도면에 나타내는 예에 있어서, 콘택트(CON1)는 층간 절연막(INSL1)에만 매립되어 있다. 그리고, 접속 구멍 중 절연막(ETS1)과 겹치는 부분에는, 배선(INC1)의 제1층(ML1)이 인입되어 있다.
배선(INC1) 상 및 절연막(ETS1) 상에는, 층간 절연막(INSL2)이 형성되어 있다. 층간 절연막(INSL2)에는, 비아(VA1)가 매립되어 있다. 비아(VA1)는, 배선(INC1)에 접속되어 있다. 비아(VA1)는, 예를 들어 TiN막 등의 배리어 금속막과, Cu 또는 W를 사용하여 형성되어 있다.
또한, 다층 배선층(MINC)은, 콘택트(CON2, CON3) 및 배선(INC2)을 더 갖고 있다.
콘택트(CON2, CON3)는 층간 절연막(INSL2), 절연막(ETS1) 및 층간 절연막(INSL1)을 관통하고 있다. 콘택트(CON2)는 트랜지스터(TR1)의 소스 및 드레인의 다른 쪽에 접속되어 있고, 콘택트(CON3)는 트랜지스터(TR2)의 게이트 전극(GE)에 접속되어 있다. 콘택트(CON2, CON3)는, 예를 들어 TiN막 등의 배리어 금속막과, Cu 또는 W를 사용하여 형성되어 있다.
배선(INC2)은, 절연막(ETS1) 상에 위치하고 있고, 배선(INC1)과 마찬가지의 구성을 갖고 있다. 배선(INC2)은, 트랜지스터(TR2)와 함께 하나의 회로를 구성하고 있다.
다음으로, 도 1에 도시한 반도체 장치(SD)의 제조 방법을 설명한다. 우선, 기판(SUB)에 소자 분리막(STI)을 형성한다. 이어서, 트랜지스터(TR1, TR2)의 게이트 절연막 및 게이트 전극(GE)을 형성하고, 또한 사이드 월(SW)을 형성한다. 이어서, 기판(SUB)에 불순물 이온을 주입함으로써, 트랜지스터(TR1, TR2)의 소스 및 드레인을 형성한다. 또한, 실리사이드(SIL1, SIL2, SIL3)를 형성한다.
이어서, 기판(SUB) 상에 층간 절연막(INSL1)을, 예를 들어 열 CVD법 또는 플라즈마 CVD법을 이용하여 형성한다. 이어서, 층간 절연막(INSL1)에 접속 구멍을 형성하고, 이 접속 구멍 내에 콘택트(CON1)를 매립한다. 또한, 이 공정에 있어서, 콘택트(CON2, CON3) 중 층간 절연막(INSL1) 내에 위치하는 부분을 형성해도 된다.
이어서, 층간 절연막(INSL1) 상에, 절연막(ETS1)을, 예를 들어 플라즈마 CVD법을 이용하여 형성한다. 이어서, 절연막(ETS1)에 개구를 형성한다. 이 개구는, 콘택트(CON1) 상에 위치하고 있다. 이어서, 절연막(ETS1)의 개구 내 및 절연막(ETS1) 상에, 제1층(ML1)으로 되는 도전막을 형성하고, 또한 이 도전막 상에, 제2층(ML2)으로 되는 도전막을 형성한다. 여기서, 제2층(ML2)은, 우선, 저온 또한 저성막 속도로 형성된 후, 고온 또한 고성막 속도로 형성된다. 이어서, 이 도전막의 적층막 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, 상기한 적층막을 에칭한다. 이에 의해, 배선(INC1, INC2)이 형성된다.
이어서, 절연막(ETS1) 상 및 배선(INC1, INC2) 상에, 층간 절연막(INSL2)을, 예를 들어 플라즈마 CVD법을 이용하여 형성한다. 이어서, 비아(VA1) 및 콘택트(CON2, CON3)를 매립하기 위한 접속 구멍을 형성하고, 이들 접속 구멍 중에, 비아(VA1) 및 콘택트(CON2, CON3)를 매립한다.
이상, 본 실시 형태에 따르면, 배선(INC1, INC2)은, 제1층(ML1) 상에 제2층(ML2)을 형성한 구성을 갖고 있다. 제1층(ML1)은 절연막(ETS1) 상에 형성되어 있다. 제1층(ML1)은 TiNy, TaNy, WNy, 또는 RuNy(단, 0＜y＜1) 중 적어도 하나를 포함하고, 제2층(ML2)은, 예를 들어 W막, Al막, AlCu막, 또는 AlSiCu막이다. 그리고, 절연막(ETS1)은, SiO(1－x)Nx(단, x＞0.1)막이다. 이로 인해, 절연막(ETS1)은, 산화실리콘막과 비교하여, 수분이나 산소를 흡착하기 어렵다. 따라서, 제1층(ML1) 중 절연막(ETS1)측이 위치하는 영역에는, 절연막(ETS1)이 산화실리콘막인 경우와 비교하여, 산소 원자가 적다. 이에 의해, 제1층(ML1)의 결정립은, 절연막(ETS1)이 산화실리콘막인 경우와 비교하여 커진다. 이에 수반하여, 제2층(ML2)의 결정립도, 절연막(ETS1)이 산화실리콘막인 경우와 비교하여 커진다. 따라서, 배선(INC1, INC2)의 저항은 낮아진다. 이하, 이 효과를 데이터와 함께 나타낸다.
도 2는 SiO(1－x)Nx(단, x＞0.1)막 상에 TiN막[즉, 제1층(ML1)]을 형성한 경우에 있어서의, TiN막의 시트 저항값을, TiN막의 막 두께와 함께 나타내는 도면이다. 또한, 도 2에는, 비교예로서, SiO2막 상에 형성된 TiN막의 시트 저항값도 나타내어져 있다. 도 2로부터, SiO(1－x)Nx(단, x＞0.1)막 상에 TiN막을 형성함으로써, TiN막의 시트 저항값이 낮아지는 것을 알 수 있다. 이에 의해, 절연막(ETS1)을 SiO(1－x)Nx(단, x＞0.1)막으로 함으로써, 제1층(ML1)의 시트 저항값을 작게 할 수 있는 것이 나타났다.
도 3은 SiO(1－x)Nx(단, x＞0.1)막을 포함하는 절연막(ETS1) 상에 배선(INC1)을 형성한 경우에 있어서의 배선(INC1)의 저항값을, 배선(INC1)의 폭과 함께 나타내는 도면이다. 또한, 도 2에는, 비교예로서, 절연막(ETS1)을 SiO2막으로 한 경우에 있어서의 배선(INC1)의 저항값도 나타내어져 있다. 도 3에 나타낸 시료에 있어서, 배선(INC1)의 제1층(ML1)은 TiN막이며, 제2층(ML2)은 W막이다.
도 3으로부터, 절연막(ETS1)을 SiO(1－x)Nx(단, x＞0.1)막으로 하면, 절연막(ETS1)을 SiO2막으로 한 경우와 비교하여, 배선(INC1)의 저항이 낮아지는 것이 나타났다.
도 4는 도 2에 나타낸 시료에 있어서의 TiN막의 XRD의 차트이다. 본 도면으로부터, SiO(1－x)Nx(단, x＞0.1)막 상에 형성된 TiN막(실시 형태)의 결정립은, SiO2막 상에 형성된 TiN막(비교예)의 결정립보다도 큰 것을 알 수 있다. 또한, SEM상을 사용하여 결정립 직경을 측정한 결과, 실시 형태에 있어서의 결정립 직경의 평균값은 29㎚였던 것에 반해, 비교예에 있어서의 결정립 직경의 평균값은 26㎚였다.
도 5는 도 3에 나타낸 시료에 있어서의 제2층(ML2)의 XRD의 차트이다. 본 도면으로부터, SiO(1－x)Nx(단, x＞0.1)막 상에 형성된 제2층(ML2)(실시 형태)의 결정립은, SiO2막 상에 형성된 제2층(ML2)(비교예)의 결정립보다도 큰 것을 알 수 있다.
도 6은 도 3에 나타낸 시료에 있어서의, 제2층(ML2)의 초기층(즉, 저성막 속도로 형성된 층)의 XRD의 차트이다. 본 도면으로부터, SiO(1－x)Nx(단, x＞0.1)막 상에 형성된 초기층(실시 형태)의 결정립은, SiO2막 상에 형성된 초기층(비교예)의 결정립보다도 큰 것을 알 수 있다.
도 7은 도 2에 나타낸 시료에 있어서의 TiN막의 산소 농도의 깊이 방향의 프로파일을, SIMS로 분석한 결과를 나타내고 있다. 본 도면으로부터, SiO(1－x)Nx(단, x＞0.1)막 상에 형성된 TiN막(실시 형태)의 산소 농도는, SiO2막 상에 형성된 TiN막(비교예)의 산소 농도와 비교하여 낮은 것을 알 수 있다. 이 경향은, TiN막 중 SiO(1－x)Nx(단, x＞0.1)막에 가까운 부분(즉, 두께 방향에 있어서 중앙보다도 아래의 층)에 있어서, 특히 현저하였다. 그리고, 이 산소 농도의 두께 방향의 프로파일은, TiN막[즉, 제1층(ML1)]의 두께 방향의 중심을 기준으로 비대칭으로 되어 있지 않다. 이 경향은, 제1층(ML1)으로서 다른 금속을 사용한 경우에도 얻어진다.
도 8은 도 3에 나타낸 시료에 있어서의 배선(INC1)의 산소 농도의 깊이 방향의 프로파일을, SIMS로 분석한 결과를 나타내고 있다. 본 도면으로부터, 제1층(ML1)의 산소 농도는, 도 7과 마찬가지의 경향을 나타내고 있는 것을 알 수 있었다.
도 9는 도 2에 나타낸 시료 및 비교예의 각각에 있어서, TiN막[제1층(ML1)]에 포함되는 산소 농도를 XPS법을 이용하여 측정한 결과를 나타내고 있다. 이 도면으로부터, 실시 형태에 따른 TiN막에 포함되는 산소는, 비교예에 따른 TiN막에 포함되는 산소보다도 적은(구체적으로는 2atomic％ 이하) 것이 나타났다. 또한, 제1층(ML1)으로서 다른 금속을 사용한 경우에 있어서도, 실시 형태에 따른 제1층(ML1)에 포함되는 산소 농도는, 비교예에 따른 제1층(ML1)에 포함되는 산소 농도보다도 낮아진다(구체적으로는 2atomic％ 이하).
또한, 도 2∼8에 나타낸 예에 있어서, 제1층(ML1)은 TiN막이며, 제2층(ML2)은 W막이지만, 제1층(ML1)이 TaN, WN, 또는 RuN이며, 제2층(ML2)이 Al막, AlCu막, 또는 AlSiCu막인 경우에 있어서도 마찬가지의 경향으로 되는 것은 명백하다.
(제2 실시 형태)
도 10은 제2 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 도면이다. 본 실시 형태에 따른 반도체 장치(SD)는, 배선(INC1, INC2)이, 다마신법을 이용하여 절연막(ETS1)에 매립되어 있는 점을 제외하고, 제1 실시 형태에 따른 반도체 장치(SD)와 마찬가지의 구성이다.
구체적으로는, 절연막(ETS1)의 재료는 제1 실시 형태와 마찬가지이며, 또한 절연막(ETS1)의 막 두께는, 예를 들어 50㎚ 이상 180㎚ 이하이다. 그리고, 절연막(ETS1) 중 배선(INC1)이 형성되어야 할 영역에는 오목부(TRN1)가 형성되어 있고, 배선(INC2)이 형성되어야 할 영역에는 오목부(TRN2)가 형성되어 있다. 오목부(TRN1, TRN2)는 절연막(ETS1)을 관통하고 있다. 단, 오목부(TRN1, TRN2)는 절연막(ETS1)을 관통하고 있지 않아도 된다. 그리고, 제1층(ML1)은 오목부(TRN1, TRN2)의 저면 및 측면에 형성되어 있고, 제2층(ML2)은, 오목부(TRN1, TRN2)의 나머지의 공간을 매립하고 있다.
본 실시 형태에 따른 반도체 장치(SD)의 제조 방법은, 배선(INC1, INC2)의 형성 방법을 제외하고, 제1 실시 형태에 따른 반도체 장치(SD)의 제조 방법과 마찬가지이다. 본 실시 형태에 있어서, 배선(INC1, INC2)은, 이하와 같이 하여 형성된다.
우선, 절연막(ETS1)을 형성한 후, 절연막(ETS1) 상에 레지스트 패턴을 형성한다. 이어서, 이 레지스트 패턴을 마스크로 하여 절연막(ETS1)을 에칭한다. 이때, 층간 절연막(INSL1)이 에칭 스토퍼로서 기능한다. 이에 의해, 오목부(TRN1, TRN2)가 형성된다. 이어서, 오목부(TRN1, TRN2)의 저면 상 및 측면 상, 및 절연막(ETS1) 상에, 제1층(ML1)으로 되는 도전막을 형성한다. 이 도전막은, 예를 들어 유기 가스 CVD법, 저압 CVD법, 또는 ALD법을 이용하여 형성되고, 그 막 두께는, 예를 들어 5㎚ 이하이다. 이어서, 이 도전막 상에, 제2층(ML2)으로 되는 도전막을 형성한다. 이어서, 절연막(ETS1) 상에 위치하는 2개의 도전막을, CMP법 또는 에치 백법을 이용하여 제거한다. 이에 의해, 배선(INC1, INC2)이 형성된다.
본 실시 형태에 의해서도, 제1층(ML1)의 적어도 측면은, 절연막(ETS1)에 접하고 있다. 이에 의해, 제1층(ML1)에 포함되는 산소의 양은 적어지고, 제1층(ML1)의 결정립은 커진다. 따라서, 제2층(ML2)의 결정립도 커지고, 그 결과, 배선(INC1, INC2)의 저항은 작아진다.
또한, 제1 실시 형태에 따르면, 절연막(ETS1) 상에 배선(INC1, INC2)이 돌출된 형상으로 되므로, 배선(INC1, INC2)의 미세화가 진행된 경우, 이들 배선의 사이에 층간 절연막(INSL2)이 인입되지 않고, 보이드가 형성될 가능성이 나온다. 이 경우, 배선간에서 쇼트가 발생할 가능성이 나온다. 이에 반해 본 실시 형태에 따르면, 배선(INC1, INC2)은 절연막(ETS1)에 매립되어 있으므로, 인접하는 배선(INC1)의 사이, 및 인접하는 배선(INC2)의 사이에는, 반드시 절연막(ETS1)이 존재한다. 따라서, 배선간에서 쇼트가 발생할 가능성은 낮아진다.
(제3 실시 형태)
도 11은 제3 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 도면이다. 본 실시 형태에 따른 반도체 장치(SD)는, 이하의 점을 제외하고, 제1 실시 형태에 따른 반도체 장치(SD)와 마찬가지의 구성이다.
우선, 배선(INC1)은 다마신법을 이용하여 형성되어 있다. 또한, 콘택트(CON1) 및 콘택트(CON2, 3) 중 층간 절연막(INSL1)에 위치하는 부분은, 배선(INC1)과 동일 공정에서 형성되어 있다. 또한, 본 도면에 나타내는 예에 있어서, 층간 절연막(INSL1) 상에는 절연막(ETS1)이 형성되어 있지 않지만, 층간 절연막(INSL1) 상에 절연막(ETS1)이 형성되어 있어도 된다.
또한, 층간 절연막(INSL1)은, 제1 절연층(INSL11) 및 제2 절연층(INSL12)(절연층)을 갖고 있다. 제1 절연층(INSL11)은 층간 절연막(INSL1)의 본체이며, 제1 실시 형태에 있어서의 층간 절연막(INSL1)과 마찬가지의 재료를 사용하여 형성되어 있다. 오목부(TRN1) 및 접속 구멍은, 층간 절연막(INSL1)을 사용하여 형성되어 있다. 그리고, 제2 절연층(INSL12)은, 오목부(TRN1)의 측면 및 접속 구멍의 측면에 형성되어 있다. 제2 절연층(INSL12)은, 제1 실시 형태에 있어서의 절연막(ETS1)과 마찬가지의 재료, 즉, SiO(1－x)Nx(x＞0.1)를 사용하여 형성되어 있다. 제2 절연층(INSL12)의 막 두께는, 예를 들어 5㎚ 이하이다.
도 12의 각 도면은, 도 11에 도시한 반도체 장치(SD)의 제조 방법을 도시하는 단면도이다. 우선, 도 12의 (a)에 도시하는 바와 같이, 기판(SUB)에 소자 분리막(STI) 및 트랜지스터(TR1, TR2)를 형성한다. 이들의 형성 방법은, 제1 실시 형태와 마찬가지이다. 이어서, 기판(SUB), 소자 분리막(STI) 및 트랜지스터(TR1, TR2) 상에, 제1 절연층(INSL11)을 형성한다. 제1 절연층(INSL11)의 형성 방법은, 제1 실시 형태에 있어서의 층간 절연막(INSL1)의 형성 방법과 마찬가지이다. 이어서, 층간 절연막(INSL1)에, 배선(INC1)을 매립하기 위한 오목부(TRN1), 배선(INC2)을 매립하기 위한 오목부(TRN2), 콘택트(CON1)를 매립하기 위한 접속 구멍(CH1), 콘택트(CON2)를 매립하기 위한 접속 구멍(CH2), 및 콘택트(CON3)를 매립하기 위한 접속 구멍(CH3)을 형성한다.
이어서, 층간 절연막(INSL1) 상, 오목부(TRN1, TRN2)의 저면 상 및 측면 상, 및 접속 구멍(CH1, CH2, CH3)의 저면 상 및 측면 상에, 제2 절연층(INSL12)을 형성한다. 제2 절연층(INSL12)은, 예를 들어 플라즈마 CVD법을 이용하여 형성된다.
이어서, 도 12의 (b)에 도시하는 바와 같이, 제2 절연층(INSL12)을 에치 백한다. 이에 의해, 제2 절연층(INSL12) 중 층간 절연막(INSL1) 상, 오목부(TRN1, TRN2)의 저면 상, 및 접속 구멍(CH1, CH2, CH3)의 저면 상에 위치하는 부분은 제거된다.
그 후, 이어서, 오목부(TRN1, TRN2)의 저면 상 및 측면 상, 접속 구멍(CH1, CH2, CH3)의 저면 상 및 측면 상, 및 절연막(ETS1) 상에, 제1층(ML1)으로 되는 도전막을 형성한다. 이어서, 이 도전막 상에, 제2층(ML2)으로 되는 도전막을 형성한다. 제1층(ML1) 및 제2층(ML2)의 형성 방법은, 제2 실시 형태와 마찬가지이다. 이어서, 절연막(ETS1) 상에 위치하는 2개의 도전막을, CMP법 또는 에치 백법을 이용하여 제거한다. 이에 의해, 배선(INC1, INC2) 및 콘택트(CON1, CON2, CON3) 중 층간 절연막(INSL1)에 위치하는 부분이 형성된다.
그 후, 층간 절연막(INSL2), 비아(VA1) 및 콘택트(CON2, CON3) 중 층간 절연막(INSL2)에 위치하는 부분을 형성한다. 이들의 형성 방법은, 제1 실시 형태와 마찬가지이다.
이상, 본 실시 형태에 따르면, 제1층(ML1)의 측면은, 제2 절연층(INSL12)에 접하고 있다. 제2 절연층(INSL12)은, 제1 실시 형태에 있어서의 절연막(ETS1)과 마찬가지의 재료에 의해 형성되어 있다. 이로 인해, 제1층(ML1)에 포함되는 산소의 양은 적어지고, 제1층(ML1)의 결정립은 커진다. 따라서, 제2층(ML2)의 결정립도 커지고, 그 결과, 배선(INC1, INC2)의 저항은 작아진다. 또한, 콘택트(CON1) 및 콘택트(CON2, CON3) 중 제1 절연층(INSL11) 내에 위치하는 부분의 결정립도 커지므로, 콘택트(CON1, CON2, CON3)의 저항도 작아진다.
또한, 오목부(TRN1, TRN2)의 측면에 제2 절연층(INSL12)을 형성하고 있으므로, 제2 실시 형태와 비교하여, 층간 절연막에 있어서 SiO(1－x)Nx가 차지하는 체적은 낮아진다. 따라서, 배선의 사이 또는 콘택트의 사이에 발생하는 기생 용량을 작게 할 수 있다.
(제4 실시 형태)
도 13의 (a)는 제3 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 단면도이다. 도 13의 (b)는 도 13의 (a)에 도시한 메모리 영역(MR)을 도 13의 (a)에 직교하는 방향[즉, 게이트 전극(GE)이 연장되는 방향]의 단면으로 도시한 도면이다. 본 실시예에 따른 반도체 장치(SD)는, 이하의 점을 제외하고, 제1 실시 형태에 따른 반도체 장치(SD)와 마찬가지의 구성이다.
우선, 반도체 장치(SD)는 메모리 영역(MR) 및 로직 영역(LR)을 갖고 있다. 메모리 영역(MR)에는 용량 소자(CP) 및 트랜지스터(TR1)가 형성되어 있고, 로직 영역(LR)에는 트랜지스터(TR2)가 형성되어 있다. 용량 소자(CP)는 메모리 소자의 일부이며, 트랜지스터(TR1)에 의해 기입 및 소거가 제어되고 있다. 또한, 트랜지스터(TR2)는 로직 회로의 적어도 일부를 구성하고 있다.
상세하게는, 다층 배선층(MINC)은, 층간 절연막(INSL2) 상에, 층간 절연막(INSL3, INSL4)을 갖고 있다. 층간 절연막(INSL3)에는 오목부(TRN3)가 형성되어 있고, 이 오목부(TRN3) 중에 용량 소자(CP)가 매립되어 있다. 또한, 층간 절연막(INSL3)은, 복수의 절연막을 적층시킨 구성을 갖고 있어도 된다.
용량 소자(CP)는, 제1 전극(EL1), 유전층(DIE) 및 제2 전극(EL2)을 이 순서대로 적층한 구성을 갖고 있다.
제1 전극(EL1)은, 오목부(TRN3)의 저면 및 측면을 따라 형성되어 있고, 배선(INC1)의 제1층(ML1)과 마찬가지의 재료를 사용하여 형성되어 있다. 제1 전극(EL1)의 두께는, 예를 들어 5㎚ 이상 20㎚ 이하이다. 유전층(DIE)은 제1 전극(EL1) 상에 형성되어 있고, 예를 들어 산화지르코늄을 사용하여 형성되어 있다. 제2 전극(EL2)은 TiN막과 W막을 적층한 구성을 갖고 있으며, 오목부(TRN3)의 나머지의 공간을 매립하고 있다.
또한, 오목부(TRN3)의 측면에는, 제3 절연막(INSL31)이 형성되어 있다. 제3 절연막(INSL31)은, 제3 실시 형태에 있어서의 제2 절연층(INSL12)과 마찬가지의 구성이다. 구체적으로는, 제3 절연막(INSL31)은 SiO(1－x)Nx(단, x＞0.1)막이며, 그 두께는 예를 들어 5㎚ 이하이다. 그리고, 제1 전극(EL1)의 일부는, 제3 절연막(INSL31)에 접하고 있다.
그리고 층간 절연막(INSL3)에는, 비아(VA2)가 매립되어 있다. 비아(VA2)는, 제2 전극(EL2)에 접속되어 있다.
본 도면에 나타내는 예에 있어서, 배선(INC1)은 비트선이며, 또한 콘택트(CON2)는 용량 소자(CP)의 제1 전극(EL1)에 접속되어 있다. 또한, 비아(VA1)는 층간 절연막(INSL2, INSL3, INSL4)을 관통하고 있고, 콘택트(CON3)는 층간 절연막(INSL1, INCL2, INCL3, INCL4)을 관통하고 있다.
또한, 로직 영역(LR)에 있어서, 층간 절연막(INSL1) 상에는 배선이 형성되어 있지 않다. 그 대신에, 콘택트(CON3)는 층간 절연막(INSL1, INSL2, INSL3, INSL4)을 관통하고 있고, 층간 절연막(INSL4)보다 상층의 배선(도시하지 않음)을 트랜지스터(TR2)에 접속하고 있다.
다음으로, 본 실시 형태에 따른 반도체 장치(SD)의 제조 방법을 설명한다. 우선, 기판(SUB)에 소자 분리막(STI), 트랜지스터(TR1, TR2), 층간 절연막(INSL1), 절연막(ETS1), 배선(INC1, INC2), 층간 절연막(INSL2), 콘택트(CON1, CON2) 및 콘택트(CON3) 중 층간 절연막(INSL1, INSL2)에 매립된 부분을 형성한다. 이들의 형성 방법은, 제1 실시 형태와 마찬가지이다.
이어서, 층간 절연막(INSL2) 상에, 층간 절연막(INSL3)을 형성한다. 층간 절연막(INSL3)의 형성 방법은, 예를 들어 층간 절연막(INSL2)의 형성 방법과 마찬가지이다. 이어서, 층간 절연막(INSL3)에 오목부(TRN3)를 형성한다. 오목부(TRN3)는 층간 절연막(INSL3)을 관통하고 있고, 그 저부에는 콘택트(CON2)의 상단부가 노출되어 있다.
이어서, 오목부(TRN3)의 측면에 제3 절연막(INSL31)을 형성한다. 제3 절연막(INSL31)의 형성 방법은, 제3 실시 형태에 나타낸 제2 절연층(INSL12)의 형성 방법과 마찬가지이다.
이어서, 오목부(TRN3)의 저면 및 측면, 및 층간 절연막(INSL3) 상에, 제1 전극(EL1)으로 되는 막, 유전층(DIE)으로 되는 막, 및 제2 전극(EL2)으로 되는 막을 이 순서대로 형성한다. 이어서, 층간 절연막(INSL3) 상에 위치하는 이들 막을 제거한다. 이에 의해, 용량 소자(CP)가 형성된다.
이어서, 층간 절연막(INSL3) 상에 층간 절연막(INSL4)을 형성한다. 이어서, 층간 절연막(INSL4)에, 비아(VA2)를 매립하기 위한 접속 구멍을 형성한다. 이 공정에 있어서, 층간 절연막(INSL3, INSL4)에는, 콘택트(CON3)를 매립하기 위한 접속 구멍 및 비아(VA1)를 매립하기 위한 접속 구멍이 형성된다. 이어서, 이들 접속 구멍에, 비아(VA1, VA2) 및 콘택트(CON3)를 매립한다.
본 실시 형태에 의해서도, 제1 실시 형태와 마찬가지로, 배선(INC1, INC2)의 저항은 낮아진다. 또한, 배선(INC1)은 비트선이므로, 배선(INC1)의 저항이 낮아짐으로써, 메모리의 동작은 빨라진다. 또한, 오목부(TRN3)의 측면에는 제3 절연막(INSL31)이 형성되어 있다. 제3 절연막(INSL31)은, 제1 실시 형태에 있어서의 절연막(ETS1)과 마찬가지의 재료를 사용하여 형성되어 있다. 이로 인해, 제1 전극(EL1)을 구성하는 금속막의 결정립은 커지고, 그 결과, 제1 전극(EL1)의 저항은 낮아진다.
또한, 제1 전극(EL1)의 결정립이 커짐과 함께 결정화율도 향상되고 있다. 그에 의해 유전층(DIE)의 유전율이 높은 결정상으로 된다. 그 결과, 용량 소자(CP)의 용량도 커진다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
CH1 : 접속 구멍
CH2 : 접속 구멍
CH3 : 접속 구멍
CON1 : 콘택트
CON2 : 콘택트
CON3 : 콘택트
CP : 용량 소자
DIE : 유전층
EL1 : 제1 전극
EL2 : 제2 전극
ETS1 : 절연막
GE : 게이트 전극
INC1 : 배선
INC2 : 배선
INC3 : 배선
INSL1 : 층간 절연막
INSL11 : 제1 절연층
INSL12 : 제2 절연층
INSL2 : 층간 절연막
INSL3 : 층간 절연막
INSL31 : 제3 절연막
INSL4 : 층간 절연막
LR : 로직 영역
MINC : 다층 배선층
ML1 : 제1층
ML2 : 제2층
MR : 메모리 영역
SD : 반도체 장치
SIL1 : 실리사이드
SIL2 : 실리사이드
SIL3 : 실리사이드
STI : 소자 분리막
SUB : 기판
TR1 : 트랜지스터
TR2 : 트랜지스터
TRN1 : 오목부
TRN2 : 오목부
TRN3 : 오목부
VA1 : 비아
VA2 : 비아

Claims (11)

  1. 기판과,
    상기 기판 상에 형성되고, SiO(1－x)Nx를 포함하는 절연막(단, x＞0.1)과,
    상기 절연막 상에 형성된 배선을 구비하고,
    상기 배선은, 제1층 및 상기 제1층 상에 형성된 제2층을 갖고,
    상기 제1층은, TiN, TaN, WN, 또는 RuN 중 적어도 하나를 포함하고,
    상기 제2층은 W층인 반도체 장치.
  2. 제1항에 있어서,
    상기 기판에 형성된 층간 절연막을 갖고,
    상기 절연막은, 상기 층간 절연막 상에 형성되어 있고, 또한 상기 층간 절연막보다도 얇은 반도체 장치.
  3. 제2항에 있어서,
    상기 절연막의 두께는 10㎚ 이상 100㎚ 이하인 반도체 장치.
  4. 제1항에 있어서,
    두께 방향에 있어서, 상기 제1층의 산소 농도는 2atomic％ 이하인 반도체 장치.
  5. 기판과,
    상기 기판 상에 형성된 다층 배선층과,
    상기 다층 배선층의 제1 절연층 상에 형성된 비트선과,
    상기 다층 배선층의 상기 제1 절연층보다도 상층에 형성된 용량 소자와,
    상기 기판에 형성되고, 상기 비트선과 상기 용량 소자를 접속하는 트랜지스터를 구비하고,
    상기 제1 절연층은, SiO(1－x)Nx(단, x＞0.1)를 포함하고,
    상기 비트선은, 제1층 및 상기 제1층 상에 형성된 제2층을 갖고,
    상기 제1층은, TiN, TaN, WN, 또는 RuN 중 적어도 하나를 포함하고,
    상기 제2층은 상기 제1층보다도 저항이 낮은 재료에 의해 형성되어 있는 반도체 장치.
  6. 기판과,
    상기 기판 상에 형성되고, 오목부를 갖는 절연층과,
    상기 오목부에 매립된 도전층을 구비하고,
    상기 오목부의 적어도 측면은, SiO(1－x)Nx막(단, x＞0.1)이며,
    상기 도전층은, 상기 오목부의 측면 및 저면에 형성된 제1층을 갖고,
    상기 제1층은, TiN, TaN, WN, 또는 RuN 중 적어도 하나를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 절연층은 상기 SiO(1－x)Nx막인 반도체 장치.
  8. 제6항에 있어서,
    상기 절연층은, 상기 오목부를 갖는 제1 절연막과, 상기 오목부의 측면에 형성된 제2 절연막을 구비하고,
    상기 제2 절연막은 상기 SiO(1－x)Nx막인 반도체 장치.
  9. 제6항에 있어서,
    상기 도전층은 배선이며, 또한 상기 제1층 상에 형성된 W층을 갖는 반도체 장치.
  10. 제7항에 있어서,
    상기 오목부에 매립된 용량 소자를 구비하고,
    상기 도전층은 상기 용량 소자의 하부 전극인 반도체 장치.
  11. 절연막과,
    상기 절연막 상에 형성된 배선과,
    상기 배선과 상기 절연막 사이에 위치하는 배리어 금속막을 구비하고,
    상기 절연막은, SiO2보다도 산소가 방출되기 어려운 재료에 의해 형성되어 있고,
    상기 배리어 금속막을 두께 방향으로 SIMS로 분석한 경우에 있어서의 산소 농도의 프로파일은, 상기 배리어 금속막의 두께 방향의 중심에 대해 비대칭이 아닌 반도체 장치.
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