KR20160015761A - Light emitting device and lighting system - Google Patents

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KR20160015761A KR1020140098438A KR20140098438A KR20160015761A KR 20160015761 A KR20160015761 A KR 20160015761A KR 1020140098438 A KR1020140098438 A KR 1020140098438A KR 20140098438 A KR20140098438 A KR 20140098438A KR 20160015761 A KR20160015761 A KR 20160015761A
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엘지이노텍 주식회사
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Abstract

An embodiment of the present invention relates to a light-emitting device, a method for manufacturing a light-emitting device, a light-emitting device package, and a lighting system. The light-emitting device according to the embodiment of the present invention may comprise: a first semiconductor layer of a first conductivity type containing a first concentration; a second semiconductor layer of a first conductivity type containing a second concentration on the first semiconductor layer; a third semiconductor layer on the second semiconductor layer, the third semiconductor layer comprising pits; an active layer on the third semiconductor layer; and a semiconductor layer of a second conductivity type on the active layer.

Description

발광소자 및 조명시스템{LIGHT EMITTING DEVICE AND LIGHTING SYSTEM}[0001] LIGHT EMITTING DEVICE AND LIGHTING SYSTEM [0002]

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.Embodiments relate to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and an illumination system.

발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족의 원소가 화합되어 형성될 수 있다. LED는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다. A light emitting device is a p-n junction diode in which electric energy is converted into light energy, and elements of Group III and Group V can be formed in combination with each other on the periodic table. LEDs can be implemented in various colors by controlling the composition ratio of compound semiconductors.

발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 에너지 갭에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.When a forward voltage is applied to a light emitting device, the electrons in the n-layer and the holes in the p-layer are coupled to emit energy corresponding to the energy gap between the conduction band and the valance band. It emits mainly in the form of heat or light, and emits in the form of light.

예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors have received great interest in the development of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy. Particularly, blue light emitting devices, green light emitting devices, ultraviolet (UV) light emitting devices, and the like using nitride semiconductors have been commercialized and widely used.

한편, 종래기술에 의한 발광소자는 성장기판, 예를 들어 사파이어 기판과 질화물 반도체인 GaN층 사이의 격자상수(lattice constant) 차이가 있고, 열팽창 계수(thermal expansion coefficient) 차이에 의해 결정내 많은 전위(dislocation) 등의 결함(defect)이 존재하며, 이러한 많은 전위들은 리키지 전류(leakage current)를 발생시켜 ESD(Electric static discharge) 내성을 악화 시킨다.Meanwhile, the conventional light emitting device has a lattice constant difference between a growth substrate, for example, a sapphire substrate and a GaN layer, which is a nitride semiconductor, and a large difference in thermal expansion coefficient dislocations and the like, and many of these potentials generate leakage currents and deteriorate ESD (Electric Static Discharge) resistance.

한편, 종래기술에서 ESD 내성을 향상시키기 위해 피트(pit) 구조를 도입하고 있으나, 일반적으로 피트 영역에 형성되는 활성층의 결정품질이 저하되므로 실질적으로 발광에 기여하는 발광영역을 감소시켜 광도가 저하되는 문제가 있다.On the other hand, in the prior art, a pit structure is introduced to improve ESD resistance. However, since the crystal quality of the active layer formed in the pit region is generally lowered, the light emitting region substantially contributing to light emission is reduced, there is a problem.

실시예는 ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.Embodiments of the present invention provide a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and an illumination system capable of improving ESD resistance and preventing or improving brightness.

실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층(112); 상기 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122); 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123); 상기 제3 반도체층(123) 상에 활성층(114); 및 상기 활성층(114) 상에 제2 도전형 반도체층(116);을 포함할 수 있다.The light emitting device includes a first conductive type first semiconductor layer 112 having a first concentration; A first conductive type second semiconductor layer 122 of a second concentration on the first semiconductor layer 112; A third semiconductor layer 123 including a pit P 2 on the second semiconductor layer 122; An active layer 114 on the third semiconductor layer 123; And a second conductive semiconductor layer 116 on the active layer 114.

또는 실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층(112); 상기 제1 반도체층(112) 상에 피트(P3)를 포함하는 제3 반도체층(123); 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122); 상기 제2 반도체층(122) 상에 활성층(114); 및 상기 활성층(114) 상에 제2 도전형 반도체층(116);을 포함할 수 있다.Alternatively, the light emitting device according to the embodiment may include a first conductivity type first semiconductor layer 112 of a first concentration; A third semiconductor layer 123 including a pit P3 on the first semiconductor layer 112; A first conductive type second semiconductor layer 122 of a second concentration on the third semiconductor layer 123; An active layer 114 on the second semiconductor layer 122; And a second conductive semiconductor layer 116 on the active layer 114.

또는 실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.Alternatively, the illumination system according to the embodiment may include a light emitting unit having the light emitting element.

실시예에 따른 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 의하면, ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있다.According to the light emitting device, the method of manufacturing the light emitting device, the light emitting device package, and the illumination system according to the embodiments, the ESD tolerance can be improved and the brightness can be prevented or reduced.

도 1은 제1 실시예에 따른 발광소자의 단면도.
도 2는 종래기술에 따른 발광소자의 부분 확대도.
도 3은 제1 실시예에 따른 발광소자의 제1 부분 확대도.
도 4는 실시예에 따른 발광소자의 ESD 수율 향상 비교표.
도 5는 종래기술에 의한 발광소자의 Vf1 데이터.
도 6은 실시예에 따른 발광소자의 Vf1 데이터.
도 7은 제1 실시예에 따른 발광소자의 제2 부분 확대도.
도 8은 제2 실시예에 따른 발광소자의 단면도.
도 9는 제2 실시예에 따른 발광소자의 제3 부분 확대도.
도 10은 제2 실시예에 따른 발광소자의 제4 부분 확대도.
도 11 내지 도 15는 실시예에 따른 발광소자의 제조공정도.1 is a sectional view of a light emitting device according to a first embodiment;
2 is a partially enlarged view of a light emitting device according to the prior art;
3 is a first partial enlarged view of a light emitting device according to the first embodiment;
4 is a comparison chart of ESD yield improvement of the light emitting device according to the embodiment.
5 is Vf1 data of a conventional light emitting device.
6 is Vf1 data of the light emitting device according to the embodiment.
7 is a second partial enlarged view of the light emitting device according to the first embodiment;
8 is a cross-sectional view of a light emitting device according to a second embodiment;
9 is a third partial enlarged view of the light emitting device according to the second embodiment.
10 is a fourth partial enlarged view of the light emitting device according to the second embodiment.
11 to 15 are views showing a manufacturing process of the light emitting device according to the embodiment.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiments, each layer (film), region, pattern or structure is referred to as being "on" or "under" the substrate, each layer (film) Quot; on "and" under "are intended to include both" directly "or" indirectly " do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

(실시예)(Example)

도 1은 제1 실시예에 따른 발광소자(100)의 단면도이다.1 is a cross-sectional view of a light emitting device 100 according to a first embodiment.

실시예에 따른 발광소자(100)는 제1 농도의 제1 도전형 제1 반도체층(112)과, 상기 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114) 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함할 수 있다. 상기 제3 반도체층(123)은 제1 도전형 반도체층일 수 있다. 상기 제1 농도 또는 상기 제2 농도는 상기 제1 반도체층(112) 또는 상기 제2 반도체층(122)에 도핑되는 제1 도전형 원소의 농도를 의미한다. 상기 활성층(114)는 각각 양자우물과 양자벽을 구비한 복수의 활성층을 포함할 수 있다. 예를 들어, 도 3과 같이, 상기 활성층(114)은 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)를 포함할 수 있으나 이에 한정되는 것은 아니다.The light emitting device 100 according to the embodiment includes a first semiconductor layer 112 of a first conductivity type and a first semiconductor layer of a first conductivity type at a second concentration on the first semiconductor layer 112 A third semiconductor layer 123 including a pit P2 on the second semiconductor layer 122 and an active layer 114 and an active layer 114 on the third semiconductor layer 123, The second conductivity type semiconductor layer 116 may be formed on the second conductive type semiconductor layer 116. The third semiconductor layer 123 may be a first conductive semiconductor layer. The first concentration or the second concentration refers to the concentration of the first conductive type element doped in the first semiconductor layer 112 or the second semiconductor layer 122. The active layer 114 may include a plurality of active layers each having a quantum well and a quantum wall. For example, as shown in FIG. 3, the active layer 114 may include a first active layer 114a, a second active layer 114b, and a third active layer 114c, but the present invention is not limited thereto.

실시예에 따른 발광소자는 수평형 발광소자에 적용될 있다. 예를 들어 도 1같이, 실시예는 기판(105) 상에 제1 도전형 제1 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)으로 이루어지는 발광구조물(110)을 포함할 수 있다. 상기 활성층(114)과 제2 도전형 반도체층(116) 사이에는 알류미늄 갈륨계열 질화물반도체층(140)이 배치될 수 있다.The light emitting device according to the embodiment may be applied to a horizontal light emitting device. For example, as shown in FIG. 1, the embodiment includes a light emitting structure 110 including a first conductive type first semiconductor layer 112, an active layer 114, and a second conductive type semiconductor layer 116 on a substrate 105 . The aluminum gallium nitride semiconductor layer 140 may be disposed between the active layer 114 and the second conductive semiconductor layer 116.

실시예는 상기 기판(105)과 발광구조물(110) 사이에 버퍼층(106)을 포함할 수 있고, 상기 제2 도전형 반도체층(116) 상에 오믹층(142), 오믹층(142) 상에 제2 전극(152), 노출된 제1 반도체층(112) 상에 제1 전극(151)을 포함할 수 있다.The embodiment may include a buffer layer 106 between the substrate 105 and the light emitting structure 110 and may include an ohmic layer 142 and an ohmic layer 142 on the second conductive semiconductor layer 116 A second electrode 152 on the exposed first semiconductor layer 112, and a first electrode 151 on the exposed first semiconductor layer 112.

한편, 실시예는 수평형 발광소자에만 적용가능한 것은 아니며 수직형 발광소자 등에도 적용이 가능하다.Meanwhile, the embodiment is not only applicable to a horizontal type light emitting element but also to a vertical type light emitting element and the like.

도 2는 종래기술에 따른 발광소자(R)의 부분 확대도이다.2 is a partially enlarged view of a light emitting element R according to the prior art.

종래기술에 의하면, 제1 도전형 반도체층(12) 상에 ESD 내성을 향상시키기 위해 피트(P1)를 도입하고, 제1 도전형 반도체층(12) 상에 활성층(14)이 형성되며, 피트(P1)를 메우는 제2 도전형 반도체층(18) 구조를 포함한다.The active layer 14 is formed on the first conductivity type semiconductor layer 12 by introducing a pit P1 to improve the ESD resistance on the first conductivity type semiconductor layer 12, And a second conductive type semiconductor layer 18 filling the first conductive type semiconductor layer P1.

종래기술에서 ESD 내성을 개선시키기 위해서는 피트(P1) 밀도가 확보되어야하고, 피트(P1) 밀도 확보를 위해 피트(P1)의 사이즈(S1)가 120nm 이상되어야하는 제한이 있었다. 피트(P1)의 사이즈(S1)는 피트(P1)의 최대 수평폭을 의미할 수 있다.In order to improve the ESD resistance in the prior art, the density of the pits P1 must be secured and the size S1 of the pits P1 must be 120 nm or more in order to secure the density of the pits P1. The size S1 of the pit P1 may mean the maximum horizontal width of the pit P1.

한편, 피트(P1) 영역에서의 결정성장이 저하되기 때문에, 피트(P1)에 형성되는 활성층(14)의 제1 두께(t1)는 피트(P1) 이외의 영역에 형성되는 활성층(14)의 제2 두께(t2)에 비해 작게 형성된다.The first thickness t1 of the active layer 14 formed on the pit P1 is smaller than the first thickness t1 of the active layer 14 formed on the region other than the pit P1 And is formed smaller than the second thickness t2.

이에 따라 피트(P1)에 형성되는 활성층(14)의 결정품질이 저하되므로 실질적인 발광영역은 피트(P1) 이외의 영역에 형성된 활성층 영역(A1)이 되어, 실질적인 발광 영역을 감소시켜 광도를 저하시키는 문제가 있다.Accordingly, the crystal quality of the active layer 14 formed on the pit P1 is lowered, so that the substantial luminescent region becomes the active layer region A1 formed in the region other than the pit P1, and the substantial luminescent region is reduced to decrease the luminance there is a problem.

종래기술에 의하면, ESD 내성을 개선시키기 위해서 피트(P1) 사이즈(S1)가 약 120nm를 초과해야하는데, 이러한 피트(P1) 사이즈 제한은 실질적인 발광영역(A1)의 감소문제를 유발하는 기술적인 모순이 있다.According to the prior art, in order to improve the ESD resistance, the pit P1 size S1 must exceed about 120 nm, and this pit P1 size limitation is a technical contradiction that causes a problem of reduction of the substantial luminescent area A1 .

이에 실시예는 ESD 내성을 향상시킴과 동시에 광도를 저하시키지 않거나 향상시킬 수 있는 발광소자를 제공하고자 한다.Accordingly, it is an object of the present invention to provide a light emitting device capable of improving ESD immunity and at the same time not degrading or improving the brightness.

이를 위해 도 3과 같이, 실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114)의 유기적인 결합관계를 포함할 수 있다.For this, as shown in FIG. 3, the light emitting device according to the embodiment includes a first conductive type second semiconductor layer 122 of a second concentration on a first conductive type first semiconductor layer 112 of a first concentration, A third semiconductor layer 123 including the pits P2 on the second semiconductor layer 122 and an organic bonding relationship of the active layer 114 on the third semiconductor layer 123. [

상기 활성층(114)은 복수의 활성층, 예를 들어 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)를 포함할 수 있다. 상기 각 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들은 각각 양자우물(미도시)과 양자벽(미도시)을 포함할 수 있다.The active layer 114 may include a plurality of active layers, for example, a first active layer 114a, a second active layer 114b, and a third active layer 114c. The first active layer 114a, the second active layer 114b, and the third active layer 114c may include a quantum well (not shown) and a quantum wall (not shown), respectively.

실시예에서 제3 반도체층(123)은 상면으로부터 오목하게 리세스된 피트(P2)를 포함할 수 있다. 이에 따라 제3 반도체층(123) 상에 형성되는 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들에도 피트(P2)가 형성될 수 있다.In an embodiment, the third semiconductor layer 123 may include a concave recessed pit P2 from the upper surface. The pits P2 may be formed in the first active layer 114a, the second active layer 114b and the third active layer 114c formed on the third semiconductor layer 123. [

상기 각 피트(P2)의 측 단면이 V형상으로 형성될 수 있으며, 평면 형상이 육각 형상으로 형성될 수 있다. 또한, 피트(P)는 육각 뿔 기둥 형상으로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 각 피트(P2)에는 전파되는 하나 또는 복수의 전위들(미도시)이 연결될 수 있다.The side end faces of each of the pits P2 may be formed in a V shape, and a planar shape may be formed in a hexagonal shape. Further, the pits P may be formed in the shape of hexagonal prism pillars, but are not limited thereto. One or a plurality of potentials (not shown) to be propagated may be connected to each of the pits P2.

상기 제3 반도체층(123)이 약 500℃ 내지 1000℃ 범위에서 성장될 경우, 피트들(P2)이 형성될 수 있다. 또는, 상기 제3 반도체층(123)을 소정의 두께로 형성한 다음 마스크 패턴을 이용하여 성장할 경우 피트들(P2)이 형성될 수 있다. 상기 제3 반도체층(123)의 두께는 상기 피트(P2)의 깊이보다 두껍게 형성될 수 있다.When the third semiconductor layer 123 is grown at about 500 ° C to 1000 ° C, pits P2 may be formed. Alternatively, when the third semiconductor layer 123 is formed to have a predetermined thickness and then grown using a mask pattern, the pits P2 may be formed. The thickness of the third semiconductor layer 123 may be greater than the depth of the pits P2.

실시예에 의하면 발광영역을 감소시키는 피트(P2) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P2)를 포함하는 제3 반도체층(123) 하부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P2)의 밀도(pit density) 및 내부 커패시턴스(internal capacitance)를 증가시킴으로써 ESD 내성을 향상시킬 수 있다.According to the embodiment, the third semiconductor layer 123 including the pits P2 is formed at the bottom of the second semiconductor layer 123 to minimize the size P2 of the pit P2 that reduces the light emitting area to maintain the light intensity, The ESD resistance can be improved by increasing the pit density and the internal capacitance of the pits P2 by disposing the first conductive type second semiconductor layer 122 having the concentration of the first conductive type.

구체적으로, 제3 농도의 제3 반도체층(123) 하부에, 제3 농도보나 도핑농도가 높은 제2 농도의 제1 도전형 제2 반도체층(122)이 배치되고, 제1 도전형 제2 반도체층(122)의 제1 도전형 제2 농도가 제3 반도체층(123)의 제3 농도보다 높으므로, 높은 농도의 불순물 주입에 따라 제3 반도체층(123)에서의 피트(P2)의 밀도가 증가하고, 이러한 피트(P2)의 밀도 증가는 내부 커패시턴스(internal capacitance)의 증가를 가져오며, 내부 커패시턴스가 증가될 수록 ESD 내성이 향상될 수 있다.Specifically, a first conductivity type second semiconductor layer 122 having a third concentration or a second concentration with a high doping concentration is disposed under the third semiconductor layer 123 of the third concentration, The second conductivity type second concentration of the semiconductor layer 122 is higher than the third concentration of the third semiconductor layer 123 so that the impurity concentration of the pit P2 in the third semiconductor layer 123 As the density increases, the density increase of such pits P2 leads to an increase in internal capacitance, and as the internal capacitance increases, ESD immunity can be improved.

예를 들어, 실시예에서 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)는 약 100nm 이하, 예를 들어 약 50 nm 내지 약 100nm로 형성될 수 있다. 실시예에 따라 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)가 약 50nm 내지 100nm 범위로 형성됨에 따라 피트(P2)의 사이즈(S2)가 최소화, 최적화됨으로써 실질적으로 발광에 기여하는 고품질의 활성층 영역(A2)이 현저히 증대될 수 있다.For example, in the embodiment, the size S2 of the pits P2 formed in the third semiconductor layer 123 may be about 100 nm or less, for example, about 50 nm to about 100 nm. The size S2 of the pits P2 formed in the third semiconductor layer 123 is formed in the range of about 50 nm to 100 nm according to the embodiment so that the size S2 of the pits P2 is minimized and optimized, The quality of the active layer region A2 contributing to the high quality can be remarkably increased.

즉 피트(P2)에 형성되는 활성층(114) 중 어느 하나, 예를 들어 제3 활성층(114c)의 제3 두께(t3)는 피트(P2) 이외의 영역에 형성되는 제3 활성층(114c)의 제4 두께(t4)에 비해 작게 형성되는데, 제4 두께(t4)를 구비한 고품질 활성층 영역(A2)이 종래기술에 비해 현저히 증대될 수 있다.The third thickness t3 of the third active layer 114c is smaller than the third thickness t3 of the third active layer 114c formed in the region other than the pit P2 Is formed to be smaller than the fourth thickness t4, the high-quality active layer region A2 having the fourth thickness t4 can be significantly increased as compared with the prior art.

실시예에서 제2 농도의 제1 도전형 제2 반도체층(122)은 제1 농도의 제1 도전형 제1 반도체층(112) 보다 고농도의 도핑이 됨으로써 피트(P2)의 밀도가 증가하여 ESD 내성이 향상됨과 아울러, 제1 도전형 원소가 높은 농도로 도핑됨 따라 전자 주입효율을 높혀서 내부 발광효율을 증대시킬 수 있다.In the embodiment, the first conductive type second semiconductor layer 122 of the second concentration is doped at a higher concentration than the first conductive type first semiconductor layer 112 of the first concentration, thereby increasing the density of the pits P2, Resistance is improved and the first conductive type element is doped at a high concentration, so that the electron injection efficiency is increased and the internal light emitting efficiency can be increased.

예를 들어, 제2 반도체층(122)의 제1 도전형 원소의 제2 농도는 약 7×10-18 내지 9×10-18 (atoms/cm3) 범위일 수 있다. 제2 반도체층(122)의 제2 농도가 7×10-18 미만인 경우 도펀트의 양이 적어 ESD 내성 향상에의 기여가 미비할 수 있으며, 제2 반도체층(122)의 제2 농도가 9×10-18 를 초과하는 경우 전자의 오버플로우를 유발하여 전체적인 광도가 저하될 수 있다.For example, the second concentration of the first conductive type element of the second semiconductor layer 122 may range from about 7 x 10 -18 to 9 x 10 -18 (atoms / cm 3 ). When the second concentration of the second semiconductor layer 122 is less than 7 x 10 <" 18 & gt ;, the amount of the dopant is small and the contribution to the improvement of the ESD resistance may be insufficient. If it exceeds 10 -18 , an electron overflow may be caused and the overall brightness may be lowered.

실시예에서 상기 제2 반도체층(122)은 제2 농도의 n형 GaN 반도체층을 포함할 수 있으며, 상기 제3 반도체층(123)은 제3 농도의 n형 GaN 반도체층을 포함할 수 있다. 상기 제3 반도체층(123)의 제3 농도는 제2 반도체층(122)의 제2 농도보다 낮을 수 있다.The second semiconductor layer 122 may include an n-type GaN semiconductor layer having a second concentration and the third semiconductor layer 123 may include an n-type GaN semiconductor layer having a third concentration . The third concentration of the third semiconductor layer 123 may be lower than the second concentration of the second semiconductor layer 122.

종래기술에서 통상 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 실시예에서는 GaN 반도체층에 피트를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 발광효율에 기여할 수 있다.In the prior art, pits are formed in the InGaN / GaN structure in general, and In is introduced into the GaN semiconductor layer to induce lattice coupling. In this embodiment, the pits are formed in the GaN semiconductor layer, Thereby forming a thin film of high quality and contributing to the luminous efficiency.

도 4는 실시예에 따른 발광소자의 ESD 수율 향상 비교표이다. 실시예에 따른 실험예에 의하면 제2 농도의 제1 도전형 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114)의 유기적인 결합관계를 포함하여 ESD 수율이 비교예의 52.7%에 비해 80.3%로 현저히 증가하였다.4 is a comparison chart for improving the ESD yield of the light emitting device according to the embodiment. The third semiconductor layer 123 including the pits P2 on the first conductive type second semiconductor layer 122 of the second concentration and the third semiconductor layer 123 including the pits P2 on the second semiconductor layer 122 of the second concentration, And the organic coupling relation of the active layer 114, the ESD yield was remarkably increased to 80.3% as compared with 52.7% of the comparative example.

도 5는 종래기술에 의한 발광소자의 Vf1 데이터이며, 도 6은 실시예에 따른 발광소자의 Vf1 데이터이다.Fig. 5 is Vf1 data of the conventional light emitting device, and Fig. 6 is Vf1 data of the light emitting device according to the embodiment.

Vf1 데이터는 발광소자 칩에 순방향으로 동작전압(Vf3) 미만의 저전류를 가했을때 발광소자 칩에 걸리는 순방향 전압을 의미한다.Vf1 data refers to a forward voltage applied to the light emitting device chip when a low current less than the operating voltage Vf3 is applied to the light emitting device chip in the forward direction.

도 5와 같이, 종래기술에 의한 피트 구조를 도입한 발광소자는 피트 영역에서의 저품질의 활성층의 다수 분포에 따라 저전류 특성(Vf1)이 고르지 못하고 초록색 데이터(약 2.34) 외에 검은색 데이터(2.00)가 상당 부분을 차지한다.As shown in FIG. 5, the light emitting device incorporating the pit structure according to the prior art has a low current characteristic (Vf1) which is not uniform in accordance with a large number of low-quality active layers in the pit region. In addition to the green data (about 2.34) ) Account for a large portion.

반면, 실시예에 의하면 도 6과 같이, 제2 농도의 제1 도전형 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114)의 유기적인 결합관계를 포함하여 피트(P2)의 사이즈(S2)가 최소화, 최적화됨으로써, ESD 수율이 향상됨과 아울러 고품질의 활성층 영역이 현저히 증대되어 저전류 특성(Vf1)이 우수한 것을 알 수 있다.6, the third semiconductor layer 123 including the pits P2 is formed on the first conductive type second semiconductor layer 122 of the second concentration and the third semiconductor layer 123 including the pits P2, The size S2 of the pits P2 is minimized and optimized including the organic bonding relationship of the active layer 114 on the active layer 114. The ESD yield is improved and the quality of the active layer region is significantly increased, ) Is superior.

도 7는 제1 실시예에 대한 변형 실시예의 발광소자의 제2 부분(E2) 확대도이다.7 is an enlarged view of a second portion E2 of the light emitting device of the modified embodiment of the first embodiment.

도 7에 의하면, 실시예에서 제2 농도의 제2 반도체층(122a)은 상기 피트(P2)와 중첩되는 영역에 형성됨으로써, 피트(P2)의 사이즈(S2)의 최소화, 최적화하여, ESD 수율이 향상 및 발광효율을 증대시킬 수 있다.7, in the embodiment, the second semiconductor layer 122a having the second concentration is formed in the region overlapping with the pit P2, thereby minimizing and optimizing the size S2 of the pit P2, And the luminous efficiency can be increased.

실시예에서 제2 농도의 제2 반도체층(122a)은 피트(P2)의 사이즈(S2) 이상의 크기로 형성될 수 있다.In the embodiment, the second semiconductor layer 122a having the second concentration may be formed to have a size equal to or larger than the size S2 of the pits P2.

실시예에 의하면, 피트(P2)와 중첩되는 영역에 제2 농도의 제2 반도체층(122a)을 배치함으로써, 피트(P2) 밀도를 증대시킴으로써 ESD 내성을 향상시킬 수 있다. According to the embodiment, ESD resistance can be improved by increasing the density of the pits P2 by disposing the second semiconductor layer 122a having the second concentration in a region overlapping the pits P2.

다음으로, 도 8은 제2 실시예에 따른 발광소자(102)의 단면도이며, 도 9는 제2 실시예에 따른 발광소자의 제3 부분(E3) 확대도이다.Next, FIG. 8 is a cross-sectional view of the light emitting device 102 according to the second embodiment, and FIG. 9 is an enlarged view of a third portion E3 of the light emitting device according to the second embodiment.

제2 실시예에 따른 발광소자(102)는 제1 농도의 제1 도전형 제1 반도체층(112)과, 상기 제1 반도체층(112) 상에 피트(P3)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 활성층(114) 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함할 수 있다.The light emitting device 102 according to the second embodiment includes a first semiconductor layer 112 of a first conductivity type having a first concentration and a third semiconductor layer 112 including a pit P3 on the first semiconductor layer 112, A second semiconductor layer 122 of a second concentration on the third semiconductor layer 123 and an active layer 114 and an active layer 122 on the second semiconductor layer 122, The second conductivity type semiconductor layer 116 may be formed on the first conductive semiconductor layer 114.

제2 실시예는 제1 실시예의 기술적인 특징을 채용할 수 있다.The second embodiment can employ the technical features of the first embodiment.

도 9와 같이, 제2 실시예에 따른 발광소자(102)는 피트(P3)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122) 및 상기 제2 반도체층(122) 상에 활성층(114)의 유기적인 결합관계를 포함할 수 있다.9, the light emitting device 102 according to the second embodiment includes a third semiconductor layer 123 including a pit P3, a second semiconductor layer 123 formed on the third semiconductor layer 123, Type second semiconductor layer 122 and the active layer 114 on the second semiconductor layer 122. In this case,

실시예에서 제3 반도체층(123)은 상면으로부터 오목하게 리세스된 복수의 피트(P3)를 포함할 수 있다. 예를 들어, 제3 반도체층(123)의 상부에는 제1 피트 형성층(123a), 제2 피트 형성층(123b)을 포함할 수 있고, 상기 제1 피트 형성층(123a), 제2 피트 형성층(123b)에 복수의 피트(P3)가 형성될 수 있다.In an embodiment, the third semiconductor layer 123 may include a plurality of pits P3 recessed from the top surface. For example, the first pit forming layer 123a and the second pit forming layer 123b may be formed on the third semiconductor layer 123, and the first pit forming layer 123a and the second pit forming layer 123b A plurality of pits P3 may be formed.

상기 제1 피트 형성층(123a), 제2 피트 형성층(123b)은 제3 반도체층(123)과 같은 물질이되, 제3 반도체층(123)에 비해 성장 온도가 상대적으로 낮은 온도에서 성장됨으로써 피트(P3)가 형성될 수 있다.The first pit forming layer 123a and the second pit forming layer 123b are the same material as the third semiconductor layer 123 and are grown at a relatively low growth temperature compared to the third semiconductor layer 123, (P3) may be formed.

제2 실시예에 의하면, 발광영역을 감소시키는 피트(P3) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P3)를 포함하는 제3 반도체층(123) 상부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P3)의 밀도 및 내부 커패시턴스의 증가 시킴으로써 ESD 내성을 향상시킬 수 있다.According to the second embodiment, the third semiconductor layer 123 including the pits P3 is formed on the upper surface of the third semiconductor layer 123 to minimize the size (S2) of the pit P3 for reducing the light emitting area to maintain the light intensity, The ESD resistance can be improved by increasing the density and the internal capacitance of the pit P3 by disposing the first conductive type second semiconductor layer 122 having the second concentration.

제2 실시예에 의하면 피트(P3)를 포함하는 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P3)가 활성층(114)에 확장되지 않음으로써 발광에 기여하는 고품질의 활성층(114) 영역이 극대화될 수 있다. According to the second embodiment, by disposing the first conductivity type second semiconductor layer 122 of the second concentration on the third semiconductor layer 123 including the pits P3, the pits P3 are formed in the active layer 114 The area of the active layer 114 of high quality which contributes to light emission can be maximized.

한편, 도 9에서 활성층(114)에는 피트(P3)가 없는 것처럼 도시되었으나 제3 반도체층에 형성된 피트(P3)보다 작은 사이즈의 피트가 구비될 수도 있다.9, although the pit P3 is not shown in the active layer 114, a pit having a smaller size than the pit P3 formed in the third semiconductor layer may be provided.

제2 실시예에서 제2 농도의 제1 도전형 제2 반도체층(122)은 제1 농도의 제1 도전형 제1 반도체층(112) 보다 고농도의 도핑이 됨으로써 ESD 내성이 향상됨과 아울러 전자 주입효율을 높혀서 내부 발광효율을 증대시킬 수 있다.In the second embodiment, the first conductive type second semiconductor layer 122 of the second concentration has higher doping than the first conductive type first semiconductor layer 112 of the first concentration, thereby improving the ESD resistance. In addition, It is possible to increase the internal luminous efficiency by increasing the efficiency.

실시예에서 상기 제2 반도체층(122)은 제2 농도의 n형 GaN 반도체층을 포함할 수 있으며, 피트(P3)가 형성된 제3 반도체층(123)은 제3 농도의 n형 GaN 반도체층을 포함할 수 있다. 상기 제3 반도체층(123)의 제3 농도는 제2 반도체층(122)의 제2 농도보다 낮을 수 있다.The second semiconductor layer 122 may include an n-type GaN semiconductor layer having a second concentration and the third semiconductor layer 123 having pits P3 may be formed on the n-type GaN semiconductor layer . ≪ / RTI > The third concentration of the third semiconductor layer 123 may be lower than the second concentration of the second semiconductor layer 122.

도 10은 제2 실시예에 따른 발광소자(102)의 제4 부분(E4) 확대도이다.10 is an enlarged view of a fourth portion E4 of the light emitting device 102 according to the second embodiment.

도 10에서와 같이, 제2 실시예에서의 상기 제2 반도체층(122)은 제2 농도의 n-GaN(122a)/u-GaN1(122b) 초격자 구조를 포함할 수 있다. 예를 들어, 상기 제2 반도체층(122)은 제2 농도의 n형 GaN반도체층(n-GaN)(122a)과 언도프트 GaN 반도체층(u-GaN1(122b)의 초격자 구조를 포함할 수 있다.As shown in FIG. 10, the second semiconductor layer 122 in the second embodiment may include a second concentration n-GaN 122a / u-GaN1 122b superlattice structure. For example, the second semiconductor layer 122 may include a superlattice structure of an n-type GaN semiconductor layer (n-GaN) 122a and an undoped GaN semiconductor layer (u-GaN1 122b) .

종래기술에서 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 제2 실시예에서는 n-GaN(122a)/u-GaN1(122b) 초격자 구조에 피트(P4)를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 ESD 내성 향상과 더불어 발광효율을 현저히 증대시킬 수 있다.In the prior art, pits are formed in the InGaN / GaN structure to induce lattice coupling due to introduction of In having a large crystal structure into the GaN semiconductor layer. In the second embodiment, n-GaN 122a / u- ) By forming the pits P4 in the superlattice structure, the occurrence of lattice defects is minimized to form a high-quality thin film, thereby improving the ESD resistance and significantly increasing the light emitting efficiency.

실시예에 따른 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 의하면, ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있다.According to the light emitting device, the method of manufacturing the light emitting device, the light emitting device package, and the illumination system according to the embodiments, the ESD tolerance can be improved and the brightness can be prevented or reduced.

이하, 도 11 내지 도 15를 참조하여 실시예에 따른 발광소자의 제조방법을 설명하면서 실시예의 기술적인 특징을 상술하기로 한다. 한편, 도 11 내지 도 15는 제1 실시예를 기준으로 설명하나 제조방법이 이에 한정되는 것은 아니다.Hereinafter, the method of manufacturing the light emitting device according to the embodiment will be described with reference to FIGS. 11 to 15, and the technical features of the embodiments will be described in detail. 11 to 15 are described with reference to the first embodiment, but the manufacturing method is not limited thereto.

먼저, 도 11과 같이 기판(105)을 준비한다. 상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다.First, a substrate 105 is prepared as shown in FIG. The substrate 105 may be formed of a material having excellent thermal conductivity, and may be a conductive substrate or an insulating substrate.

예를 들어, 상기 기판(105)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(105) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다.For example, the substrate 105 may include at least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga 2 O 3 . A concavo-convex structure may be formed on the substrate 105, but the present invention is not limited thereto.

이후, 상기 기판(105) 위에는 버퍼층(106)이 형성될 수 있다. 상기 버퍼층(106)은 이후 형성되는 발광구조물(110)의 재료와 기판(105)의 격자 부정합을 완화시켜 줄 수 있으며, 버퍼층의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. Thereafter, a buffer layer 106 may be formed on the substrate 105. The buffer layer 106 may mitigate the lattice mismatch between the material of the light emitting structure 110 to be formed and the substrate 105. The material of the buffer layer may be a group III-V compound semiconductor such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN.

다음으로, 상기 기판(105) 또는 버퍼층(106) 상에 제1 농도의 제1 도전형 제1 반도체층(112)이 형성될 수 있다.Next, a first conductivity type first semiconductor layer 112 of a first concentration may be formed on the substrate 105 or the buffer layer 106.

상기 제1 도전형 제1 반도체층(112)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 제1 반도체층(112)이 n형 반도체층인 경우, 상기 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.The first conductive type first semiconductor layer 112 may be formed of a semiconductor compound. Group 3-Group 5, Group 2-Group 6, and the like, and the first conductive type dopant may be doped. When the first conductive type first semiconductor layer 112 is an n-type semiconductor layer, the first conductive type dopant may include Si, Ge, Sn, Se, and Te as an n-type dopant .

상기 제1 도전형 제1 반도체층(112)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.The first conductive type first semiconductor layer 112 may include a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0? X? 1, 0? Y? 1, 0? X + .

상기 제1 도전형 제1 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.The first conductive type first semiconductor layer 112 may be formed of any one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, have.

다음으로 도 12 및 도 3과 같이, 제1 농도의 제1 도전형 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123) 및 상기 제3 반도체층(123) 상에 활성층(114)이 형성될 수 있다.Next, as shown in FIG. 12 and FIG. 3, a first conductive type second semiconductor layer 122 of a second concentration and a second conductive type semiconductor layer 122 of a second concentration are formed on the first conductive type first semiconductor layer 112 of the first concentration, The third semiconductor layer 123 including the pits P2 and the active layer 114 may be formed on the third semiconductor layer 123 on the second semiconductor layer 122. [

상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.The active layer 114 may be formed of at least one of a single quantum well structure, a multi quantum well (MQW) structure, a quantum-wire structure, or a quantum dot structure. For example, the active layer 114 may be formed with a multiple quantum well structure by injecting trimethyl gallium gas (TMGa), ammonia gas (NH 3 ), nitrogen gas (N 2 ), and trimethyl indium gas (TMIn) But is not limited thereto.

상기 활성층(114)의 양자우물/양장벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InGaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. The quantum well / both barrier layers of the active layer 114 may be formed of any one of a pair of InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InGaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs, GaP (InGaP) But the present invention is not limited thereto.

실시예에서 상기 활성층(114)은 복수의 활성층, 예를 들어 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)를 포함할 수 있다. 상기 각 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들은 각각 양자우물(미도시)과 양자벽(미도시)을 포함할 수 있다.The active layer 114 may include a plurality of active layers, for example, a first active layer 114a, a second active layer 114b, and a third active layer 114c. The first active layer 114a, the second active layer 114b, and the third active layer 114c may include a quantum well (not shown) and a quantum wall (not shown), respectively.

실시예에서 제3 반도체층(123)은 상면으로부터 오목하게 리세스된 피트(P2)를 포함할 수 있다. 이에 따라 제3 반도체층(123) 상에 형성되는 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들에도 피트(P2)가 형성될 수 있다.In an embodiment, the third semiconductor layer 123 may include a concave recessed pit P2 from the upper surface. The pits P2 may be formed in the first active layer 114a, the second active layer 114b and the third active layer 114c formed on the third semiconductor layer 123. [

상기 각 피트(P2)의 측 단면이 V형상으로 형성될 수 있으며, 평면 형상이 육각 형상으로 형성될 수 있다. 또한, 피트(P)는 육각 뿔 기둥 형상으로 형성될 수 있으나 이에 한정되는 것은 아니다.The side end faces of each of the pits P2 may be formed in a V shape, and a planar shape may be formed in a hexagonal shape. Further, the pits P may be formed in the shape of hexagonal prism pillars, but are not limited thereto.

상기 각 피트(P2)에는 전파되는 하나 또는 복수의 전위들(미도시)이 연결될 수 있다.One or a plurality of potentials (not shown) to be propagated may be connected to each of the pits P2.

상기 제3 반도체층(123)이 약 500℃ 내지 1000℃ 범위에서 성장될 경우, V 형상을 갖는 피트들(P2)이 형성될 수 있다. 다른 예로서, 상기 제3 반도체층(123)을 소정의 두께로 형성한 다음 마스크 패턴을 이용하여 성장할 경우 V 형상의 피트들(P2)이 형성될 수 있다. 상기 제3 반도체층(123)의 두께는 상기 피트(P2)의 깊이보다 두껍게 형성될 수 있다.When the third semiconductor layer 123 is grown at about 500 ° C. to 1000 ° C., pits P2 having a V shape can be formed. As another example, V-shaped pits P2 may be formed when the third semiconductor layer 123 is formed to have a predetermined thickness and then grown using a mask pattern. The thickness of the third semiconductor layer 123 may be greater than the depth of the pits P2.

실시예에서 상기 제2 반도체층(122)은 약 7×10-18 내지 9×10-18 (atoms/cm3) 범위인 제2 농도의 n형 GaN 반도체층으로 형성될 수 있다. 제2 반도체층(122)의 제2 농도가 7×10-18 미만인 경우 도펀트의 양이 적어 ESD 내성 향상에의 기여가 미비할 수 있으며, 제2 반도체층(122)의 제2 농도가 9×10-18 를 초과하는 경우 전자의 오버플로우를 유발하여 전체적인 광도가 저하될 수 있다.In an exemplary embodiment, the second semiconductor layer 122 may be formed of an n-type GaN semiconductor layer having a second concentration ranging from about 7 × 10 -18 to 9 × 10 -18 (atoms / cm 3 ). When the second concentration of the second semiconductor layer 122 is less than 7 x 10 <" 18 & gt ;, the amount of the dopant is small and the contribution to the improvement of the ESD resistance may be insufficient. If it exceeds 10 -18 , an electron overflow may be caused and the overall brightness may be lowered.

실시예에서 제2 농도의 제1 도전형 제2 반도체층(122)은 제1 농도의 제1 도전형 제1 반도체층(112) 보다 고농도의 도핑이 됨으로써 피트(P2)의 밀도가 증가 등에 의해 ESD 내성이 향상됨과 아울러 전자 주입효율을 높혀서 내부 발광효율을 증대시킬 수 있다.In the embodiment, the first conductivity type second semiconductor layer 122 of the second concentration is doped at a higher concentration than the first conductivity type first semiconductor layer 112 of the first concentration, so that the density of the pits P2 is increased The ESD resistance can be improved and the electron injection efficiency can be increased to increase the internal light emission efficiency.

또한, 실시예에서 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)는 약 100nm 이하, 예를 들어 약 50 nm 내지 약 100nm로 형성될 수 있다. 실시예에 따라 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)가 약 50nm 내지 100nm 범위로 형성됨에 따라 피트(P2)의 사이즈(S2)가 최소화, 최적화됨으로써 실질적으로 발광에 기여하는 고품질의 활성층 영역(A2)이 현저히 증대될 수 있다.In addition, in the embodiment, the size S2 of the pits P2 formed in the third semiconductor layer 123 may be about 100 nm or less, for example, about 50 nm to about 100 nm. The size S2 of the pits P2 formed in the third semiconductor layer 123 is formed in the range of about 50 nm to 100 nm according to the embodiment so that the size S2 of the pits P2 is minimized and optimized, The quality of the active layer region A2 contributing to the high quality can be remarkably increased.

이에 따라 실시예에 의하면, 발광영역을 감소시키는 피트(P2) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P2)를 포함하는 제3 반도체층(123) 하부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P2)의 밀도 및 내부 커패시턴스를 증가 시킴으로써 ESD 내성을 향상시킬 수 있다.Thus, according to the embodiment, the third semiconductor layer 123 including the pit P 2 is formed in the lower portion of the pit P 2 to minimize the size (S2) of the pit P 2 for reducing the light emitting region to maintain the light intensity, The ESD resistance can be improved by increasing the density and the internal capacitance of the pits P2 by disposing the first conductive type second semiconductor layer 122 having the second concentration.

실시예에서 상기 제2 반도체층(122)은 제2 농도의 n형 GaN 반도체층을 포함할 수 있으며, 상기 제3 반도체층(123)은 제3 농도의 n형 GaN 반도체층을 포함할 수 있다. 상기 제3 반도체층(123)의 제3 농도는 제2 반도체층(122)의 제2 농도보다 낮을 수 있다.The second semiconductor layer 122 may include an n-type GaN semiconductor layer having a second concentration and the third semiconductor layer 123 may include an n-type GaN semiconductor layer having a third concentration . The third concentration of the third semiconductor layer 123 may be lower than the second concentration of the second semiconductor layer 122.

종래기술에서 통상 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 실시예에서는 GaN 반도체층에 피트를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 발광효율에 기여할 수 있다.In the prior art, pits are formed in the InGaN / GaN structure in general, and In is introduced into the GaN semiconductor layer to induce lattice coupling. In this embodiment, the pits are formed in the GaN semiconductor layer, Thereby forming a thin film of high quality and contributing to the luminous efficiency.

또는 제1 실시예는 도 7과 같이, 상기 제2 농도의 제2 반도체층(122a)은 피트(P2)와 중첩되는 영역에 형성됨으로써, 피트(P2)의 사이즈(S2)의 최소화, 최적화하여, ESD 수율이 향상 및 발광효율을 증대시킬 수 있다. 실시예에서 제2 농도의 제2 반도체층(122a)은 피트(P2)의 사이즈(S2) 이상의 크기로 형성될 수 있다.7, the second semiconductor layer 122a having the second concentration may be formed in a region overlapping the pit P2 to minimize or optimize the size S2 of the pit P2 , The ESD yield can be improved and the luminous efficiency can be increased. In the embodiment, the second semiconductor layer 122a having the second concentration may be formed to have a size equal to or larger than the size S2 of the pits P2.

또는 도 8, 도 9와 같이, 제2 실시예에 따른 발광소자(102)는 피트(P3)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122) 및 상기 제2 반도체층(122) 상에 활성층(114)의 유기적인 결합관계를 포함할 수 있다.8 or 9, the light emitting device 102 according to the second embodiment includes a third semiconductor layer 123 including a pit P3 and a second semiconductor layer 123 formed on the third semiconductor layer 123, The first semiconductor layer 122 may include an organic bonding relationship between the active layer 114 and the first semiconductor layer 122 of the first conductive type.

제2 실시예에 의하면, 발광영역을 감소시키는 피트(P3) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P3)를 포함하는 제3 반도체층(123) 상부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P2)의 밀도(pit density) 및 내부 커패시턴스(internal capacitance)를 증가 시킴으로써 ESD 내성을 향상시킬 수 있다.According to the second embodiment, the third semiconductor layer 123 including the pits P3 is formed on the upper surface of the third semiconductor layer 123 to minimize the size (S2) of the pit P3 for reducing the light emitting area to maintain the light intensity, The ESD resistance can be improved by increasing the pit density and internal capacitance of the pits P2 by disposing the first conductive type second semiconductor layer 122 having the second concentration.

제2 실시예에 의하면 피트(P3)를 포함하는 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P3)가 활성층(114)에 확장되지 않음으로써 발광에 기여하는 고품질의 활성층(114) 영역이 극대화될 수 있다. According to the second embodiment, by disposing the first conductivity type second semiconductor layer 122 of the second concentration on the third semiconductor layer 123 including the pits P3, the pits P3 are formed in the active layer 114 The area of the active layer 114 of high quality which contributes to light emission can be maximized.

또는 도 10에서와 같이, 제2 실시예에서의 상기 제2 반도체층(122)은 제2 농도의 n-GaN(122a)/u-GaN1(122b) 초격자 구조를 포함할 수 있다. 예를 들어, 상기 제2 반도체층(122)은 제2 농도의 n형 GaN반도체층(n-GaN)(122a)과 언도프트 GaN 반도체층(u-GaN1(122b)의 초격자 구조를 포함할 수 있다.Alternatively, as shown in FIG. 10, the second semiconductor layer 122 in the second embodiment may include a second concentration n-GaN 122a / u-GaN1 122b superlattice structure. For example, the second semiconductor layer 122 may include a superlattice structure of an n-type GaN semiconductor layer (n-GaN) 122a and an undoped GaN semiconductor layer (u-GaN1 122b) .

종래기술에서 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 제2 실시예에서는 n-GaN(122a)/u-GaN1(122b) 초격자 구조에 피트(P4)를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 ESD 내성 향상과 더불어 발광효율을 현저히 증대시킬 수 있다.In the prior art, pits are formed in the InGaN / GaN structure to induce lattice coupling due to introduction of In having a large crystal structure into the GaN semiconductor layer. In the second embodiment, n-GaN 122a / u- ) By forming the pits P4 in the superlattice structure, the occurrence of lattice defects is minimized to form a high-quality thin film, thereby improving the ESD resistance and significantly increasing the light emitting efficiency.

다음으로 도 13과 같이, 상기 활성층(114) 상에 알류미늄 갈륨계열 질화물반도체층(140)이 형성되어, 전자 차단(electron blocking) 및 활성층의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선될 수 있다.Next, as shown in FIG. 13, an aluminum gallium nitride semiconductor layer 140 is formed on the active layer 114 to serve as electron blocking and cladding of the active layer (MQW cladding) .

예를 들어, 상기 알류미늄 갈륨계열 질화물반도체층(140)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 상기 활성층(114)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있다. For example, the aluminum gallium nitride semiconductor layer 140 may be formed of a semiconductor of Al x In y Ga (1-xy) N (0? X ? 1, 0? Y ? 1 ) Lt; RTI ID = 0.0 > 114). ≪ / RTI >

이후, 상기 제2 도전형 반도체층(116)이 알류미늄 갈륨계열 질화물반도체층(140) 상에 반도체 화합물로 형성될 수 있다.Then, the second conductive semiconductor layer 116 may be formed of a semiconductor compound on the aluminum gallium nitride semiconductor layer 140.

상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second conductive semiconductor layer 116 may include a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0? X? 1, 0? Y? 1, 0? X + y? . When the second conductive semiconductor layer 116 is a p-type semiconductor layer, the second conductive dopant may include Mg, Zn, Ca, Sr, and Ba as p-type dopants.

실시예에서 상기 제1 도전형 제1 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다.The first conductive type first semiconductor layer 112 may be an n-type semiconductor layer and the second conductive type semiconductor layer 116 may be a p-type semiconductor layer, but the present invention is not limited thereto.

또한 상기 제2 도전형 반도체층(116) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.Also, on the second conductive semiconductor layer 116, a semiconductor (e.g., an n-type semiconductor) (not shown) having a polarity opposite to that of the second conductive type may be formed. Accordingly, the light emitting structure 110 may have any one of an n-p junction structure, a p-n junction structure, an n-p-n junction structure, and a p-n-p junction structure.

이후, 상기 제2 도전형 반도체층(116) 상에 오믹층(142)이 형성된다.Thereafter, an ohmic layer 142 is formed on the second conductive semiconductor layer 116.

예를 들어, 상기 오믹층(142)은 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. For example, the ohmic layer 142 may be formed by laminating a single metal, a metal alloy, a metal oxide, or the like so as to efficiently perform hole injection.

예를 들어, 상기 오믹층(142)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.For example, the ohmic layer 142 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (ZnO), indium gallium tin oxide (AZO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZON nitride, AGZO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Ni, IrOx / Au, and Ni / IrOx / , Au, and Hf, and is not limited to such a material.

다음으로, 도 14와 같이, 제1 도전형 제1 반도체층(112)이 노출되도록 오믹층극(142), 제2 도전형 반도체층(116), 알류미늄 갈륨계열 질화물반도체층(140), 활성층(114), 제3 반도체층(123), 제2 반도체층(122)의 일부를 제거할 수 있다.14, the ohmic layer 142, the second conductive semiconductor layer 116, the aluminum gallium nitride semiconductor layer 140, and the active layer (not shown) are formed to expose the first conductive type first semiconductor layer 112, 114, the third semiconductor layer 123, and the second semiconductor layer 122 can be removed.

다음으로, 도 15와 같이 상기 오믹층(142) 상에 제2 전극(152), 노출된 제1 도전형 제1 반도체층(112) 상에 제1 전극(151)을 각각 형성하여 실시예에 따른 발광소자를 형성할 수 있다.15, a second electrode 152 is formed on the ohmic layer 142, and a first electrode 151 is formed on the exposed first conductive semiconductor layer 112. In this embodiment, The light emitting device can be formed.

실시예에 따른 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 의하면, ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있다.According to the light emitting device, the method of manufacturing the light emitting device, the light emitting device package, and the illumination system according to the embodiments, the ESD tolerance can be improved and the brightness can be prevented or reduced.

실시예에 따른 발광소자는 패키지 형태로 복수개가 기판 상에 어레이될 수 있으며, 발광소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다.A plurality of light emitting devices according to embodiments may be arrayed on a substrate in the form of a package, and a light guide plate, a prism sheet, a diffusion sheet, a fluorescent sheet, or the like may be disposed on a path of light emitted from the light emitting device package.

실시예에 따른 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.The light emitting device according to the embodiment may be applied to a backlight unit, a lighting unit, a display device, a pointing device, a lamp, a streetlight, a vehicle lighting device, a vehicle display device, a smart watch, but is not limited thereto.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Accordingly, the contents of such combinations and modifications should be construed as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention. It can be seen that the modification and application of branches are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

제1 농도의 제1 도전형 제1 반도체층(112),
제2 농도의 제1 도전형 제2 반도체층(122),
피트(P2), 제3 반도체층(123),
활성층(114), 제2 도전형 반도체층(116)The first conductivity type first semiconductor layer 112 of the first concentration,
The first conductivity type second semiconductor layer 122 of the second concentration,
The pits P2, the third semiconductor layer 123,
The active layer 114, the second conductivity type semiconductor layer 116,

Claims (8)

제1 농도의 제1 도전형 제1 반도체층;
상기 제1 반도체층 상에 제2 농도의 제1 도전형 제2 반도체층;
상기 제2 반도체층 상에 피트를 포함하는 제3 반도체층;
상기 제3 반도체층 상에 활성층; 및
상기 활성층 상에 제2 도전형 반도체층;을 포함하는 발광소자.A first conductivity type first semiconductor layer of a first concentration;
A first conductivity type second semiconductor layer of a second concentration on the first semiconductor layer;
A third semiconductor layer including pits on the second semiconductor layer;
An active layer on the third semiconductor layer; And
And a second conductive semiconductor layer on the active layer. 제1 농도의 제1 도전형 제1 반도체층;
상기 제1 반도체층 상에 피트를 포함하는 제3 반도체층;
상기 제3 반도체층 상에 제2 농도의 제1 도전형 제2 반도체층;
상기 제2 반도체층 상에 활성층; 및
상기 활성층 상에 제2 도전형 반도체층;을 포함하는 발광소자.A first conductivity type first semiconductor layer of a first concentration;
A third semiconductor layer including pits on the first semiconductor layer;
A first conductive type second semiconductor layer of a second concentration on the third semiconductor layer;
An active layer on the second semiconductor layer; And
And a second conductive semiconductor layer on the active layer. 제1 항 또는 제2 항에 있어서,
상기 제2 반도체층의 제2 농도는
상기 제1 반도체층의 제1 농도보다 높은 발광소자.3. The method according to claim 1 or 2,
The second concentration of the second semiconductor layer
Wherein the first concentration of the first semiconductor layer is higher than the first concentration of the first semiconductor layer. 제1 항 또는 제2 항에 있어서,
상기 제3 반도체층에 형성된 피트의 크기는
50nm 내지 100nm인 발광소자.3. The method according to claim 1 or 2,
The size of the pit formed in the third semiconductor layer is
50nm to 100nm. 제1 항에 있어서,
상기 제2 반도체층은
상기 피트와 중첩되는 영역에 형성되는 발광소자.The method according to claim 1,
The second semiconductor layer
And the light emitting element is formed in a region overlapping with the pit. 제1 항 또는 제2 항에 있어서,
상기 제2 반도체층은
제2 농도의 n형 GaN 반도체층을 포함하는 발광소자.3. The method according to claim 1 or 2,
The second semiconductor layer
And a second concentration of the n-type GaN semiconductor layer. 제2 항에 있어서,
상기 제2 반도체층은
제2 농도의 n-GaN/u-GaN 초격자 구조를 포함하는 발광소자.3. The method of claim 2,
The second semiconductor layer
And a second concentration of n-GaN / u-GaN superlattice structure. 제1 항 또는 제2 항에 기재된 발광소자를 구비하는 발광유닛을 포함하는 조명시스템.An illumination system comprising a light-emitting unit comprising the light-emitting element according to any one of claims 1 to 3.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180080854A (en) * 2017-01-05 2018-07-13 엘지이노텍 주식회사 Semiconductor device and semiconductor device package including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157648A (en) * 2006-01-12 2013-08-15 Mitsubishi Chemicals Corp GaN-BASED LIGHT-EMITTING ELEMENT AND MANUFACTURING METHOD OF THE SAME
JP2014067931A (en) * 2012-09-26 2014-04-17 Toyoda Gosei Co Ltd Group iii nitride semiconductor light-emitting element and manufacturing method of the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5321376B2 (en) * 2009-09-10 2013-10-23 ソニー株式会社 Semiconductor light emitting device and method for manufacturing the same, image display device, and electronic apparatus
KR20110049520A (en) * 2009-11-05 2011-05-12 삼성엘이디 주식회사 Semiconductor light emitting device and manufacturing method of the same
US8698163B2 (en) * 2011-09-29 2014-04-15 Toshiba Techno Center Inc. P-type doping layers for use with light emitting devices
JP2013183126A (en) * 2012-03-05 2013-09-12 Sharp Corp Nitride semiconductor light-emitting element and method of manufacturing nitride semiconductor light-emitting element

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157648A (en) * 2006-01-12 2013-08-15 Mitsubishi Chemicals Corp GaN-BASED LIGHT-EMITTING ELEMENT AND MANUFACTURING METHOD OF THE SAME
JP2014067931A (en) * 2012-09-26 2014-04-17 Toyoda Gosei Co Ltd Group iii nitride semiconductor light-emitting element and manufacturing method of the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180080854A (en) * 2017-01-05 2018-07-13 엘지이노텍 주식회사 Semiconductor device and semiconductor device package including the same

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