KR102249647B1 - Light emitting device and lighting system - Google Patents
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Abstract
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
실시예에 따른 발광소자는 제1 도전형 반도체층(112); 상기 제1 도전형 반도체층(112) 상에 질화갈륨계열 초격자층(111); 상기 질화갈륨계열 초격자층(111) 상에 InxAl1-xN층(0<x<1)(113); 상기 InxAl1-xN층(113) 상에 활성층(114); 및 상기 활성층(114) 상에 제2 도전형 반도체층(116);을 포함할 수 있다.The embodiment relates to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package and a lighting system.
The light emitting device according to the embodiment includes a first conductivity type semiconductor layer 112; A gallium nitride-based super lattice layer 111 on the first conductivity type semiconductor layer 112; An In x Al 1-x N layer (0<x<1) 113 on the gallium nitride-based superlattice layer 111; An active layer 114 on the In x Al 1-x N layer 113; And a second conductivity type semiconductor layer 116 on the active layer 114.
Description
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.The embodiment relates to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting system.
발광소자(Light Emitting Device)는 전기에너지가 빛에너지로 변환되는 특성의 p-n 접합 다이오드를 주기율표상에서 Ⅲ족과 Ⅴ족의 원소가 화합하여 생성될 수 있다. LED는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다. A light emitting device may be generated by combining a group III and a group V element on the periodic table with a p-n junction diode that converts electric energy into light energy. LED can realize various colors by controlling the composition ratio of compound semiconductor.
발광소자는 순방향전압 인가 시 n형 반도체층의 전자(electron)와 p형 반도체층의 정공(hole)이 발광층인 활성층에서 결합하여 전도대(Conduction band)와 가전대(Valance band)의 에너지 갭에 해당하는 만큼의 에너지를 발산하는데, 빛의 형태로 발산되면 발광소자가 될 수 있다.When the forward voltage is applied, the electrons in the n-type semiconductor layer and the holes in the p-type semiconductor layer are combined in the active layer, which is the emission layer, corresponding to the energy gap between the conduction band and the valence band. It radiates energy as much as it does, but when it is radiated in the form of light, it can become a light-emitting device.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors are attracting great interest in the development of optical devices and high-power electronic devices due to their high thermal stability and wide bandgap energy. In particular, a blue light emitting device, a green light emitting device, and an ultraviolet (UV) light emitting device using a nitride semiconductor have been commercialized and widely used.
종래기술에 의하면, 발광층인 활성층에 V-핏(pit)이 발생하는 경우가 있는데, V-pit의 계면(facet)에서 성장되는 활성층의 두께가 상대적으로 얇아 상대적으로 높은 에너지를 가지게 되고, 이러한 높은 에너지 장벽이 캐리어인 전자 또는 홀이 전위(Dislocation)로 가는 것을 막아주는 역할을 하여 발광효율을 높여주는 역할을 하는 경우가 있으나, 고온에서는 열에너지로 인해 캐리어가 그러한 높은 에너지를 뛰어넘게 되어 V-pit의 장점이 없어지게 된다.According to the prior art, there is a case where a V-pit occurs in the active layer, which is a light emitting layer, but the thickness of the active layer grown at the facet of the V-pit is relatively thin and thus has a relatively high energy. The energy barrier serves to prevent electrons or holes, which are carriers, from going to dislocation, thereby enhancing luminous efficiency, but at high temperatures, thermal energy causes the carrier to surpass such high energy and thus the V-pit The advantage of this will be lost.
반면, 종래기술에 의하면 V-pit 발생으로 인해 유효 발광면적이 감소하여 고온에서 광출력이 감소하게 된다.On the other hand, according to the prior art, the effective light emitting area decreases due to the occurrence of the V-pit, so that the light output decreases at high temperatures.
이에 따라 종래기술에 의하면, 광출력 감소를 개선하기 위해 발광층의 V-pit을 감소시키는 것이 필요하다.Accordingly, according to the prior art, it is necessary to reduce the V-pit of the light emitting layer in order to improve the reduction in light output.
실시예는 발광효율을 개선할 수 있는 발광소자, 그 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.The embodiment is to provide a light emitting device capable of improving luminous efficiency, a method of manufacturing the same, a light emitting device package, and a lighting system.
실시예에 따른 발광소자는 제1 도전형 반도체층(112); 상기 제1 도전형 반도체층(112) 상에 질화갈륨계열 초격자층(111); 상기 질화갈륨계열 초격자층(111) 상에 InxAl1-xN층(0<x<1)(113); 상기 InxAl1-xN층(113) 상에 활성층(114); 및 상기 활성층(114) 상에 제2 도전형 반도체층(116);을 포함할 수 있다.The light emitting device according to the embodiment includes a first conductivity
실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.The lighting system according to the embodiment may include a light emitting unit including the light emitting device.
실시예에 따르면 발광효율이 개선된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.According to the embodiment, a light emitting device having improved luminous efficiency, a method of manufacturing a light emitting device, a light emitting device package, and a lighting system can be provided.
도 1은 실시예에 따른 발광소자의 단면도.
도 2는 실시예에 따른 발광소자의 제1 부분 사진.
도 3은 실시예에 따른 발광소자의 제2 부분 사진.
도 4 내지 도 6은 실시예에 따른 발광소자의 제조방법 공정 단면도.
도 7은 실시예에 따른 발광소자 패키지의 단면도.
도 8은 실시예에 따른 조명 장치의 분해 사시도.1 is a cross-sectional view of a light emitting device according to an embodiment.
2 is a photograph of a first portion of a light emitting device according to the embodiment.
3 is a second partial photograph of the light emitting device according to the embodiment.
4 to 6 are cross-sectional views illustrating a method of manufacturing a light emitting device according to an embodiment.
7 is a cross-sectional view of a light emitting device package according to an embodiment.
8 is an exploded perspective view of a lighting device according to the embodiment.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiment, each layer (film), region, pattern, or structure is "on/over" or "under" of the substrate, each layer (film), region, pad, or patterns. In the case of being described as being formed in, "on/over" and "under" include both "directly" or "indirectly" formed. do. In addition, the criteria for the top/top or bottom of each layer will be described based on the drawings.
(실시예)(Example)
도 1은 실시예에 따른 발광소자(100)의 단면도이다.1 is a cross-sectional view of a
실시예는 발광효율을 개선할 수 있는 발광소자를 제공하고자 한다.The embodiment is to provide a light emitting device capable of improving luminous efficiency.
이를 위해, 실시예에 따른 발광소자(100)는 제1 도전형 반도체층(112)과, 상기 제1 도전형 반도체층(112) 상에 질화갈륨계열 초격자층(111)과, 상기 질화갈륨계열 초격자층(111) 상에 InxAl1 - xN층(0<x<1)(113)과, 상기 InxAl1 - xN층(113) 상에 활성층(114) 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함할 수 있다. 상기 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하여 발광구조물(110)로 칭할 수 있다.To this end, the
상기 질화갈륨계열 초격자층(111)은 InyGa1 -yN(0<x<1)/GaN 초격자층을 포함할 수 있다. 또는 상기 질화갈륨계열 초격자층(111)은 InyAlxGa(1-x-y)N(0≤x≤1, 0≤y≤1)/GaN을 포함할 수 있다.The gallium nitride-based
실시예에 의하면, 상기 제1 도전형 반도체층(112)과 활성층(114) 사이에 질화갈륨계열 초격자층(111)을 구비하여, 상기 제1 도전형 반도체층(112)과 상기 활성층(114) 간의 격자 불일치에 기인한 응력을 효과적으로 완화시킬 수 있다. According to an embodiment, a gallium nitride-based
상기 질화갈륨계열 초격자층(111)은 제1 Inx1GaN/GaN층(0<x1<1) 및 제2 Inx2GaN/GaN층(0<x2<1)의 구조를 적어도 6주기로 반복 적층됨에 따라, 전위 차단 및 응력완화에 따라 더 많은 전자가 활성층(114)으로 모이게 하여 결과적으로 전자와 정공의 재결합 확률이 증가되어 발광효율이 향상될 수 있다.The gallium nitride-based
도 2는 실시예에 따른 발광소자의 제1 부분 사진으로서, 질화갈륨계열 초격자층(111) 상단의 사진 이미지이다. 실시예에 의하면 종래기술에 비해서는 V-pit(V)의 크기가 감소하기는 했으나 도 2와 같이 질화갈륨계열 초격자층(111) 상단에 V-pit(V)이 존재할 수 있다.2 is a photograph of a first portion of a light emitting device according to the embodiment, which is a photographic image of an upper portion of a gallium nitride-based
이러한 V-pit(V)은 활성층에서의 발광면적의 감소를 초래하고, 캐리어의 오버플로우를 유발하여 광출력의 감소할 수 있다.This V-pit (V) may cause a decrease in the light emitting area in the active layer and cause an overflow of carriers, thereby reducing light output.
도 3은 실시예에 따른 발광소자의 제2 부분 사진으로서, 상기 질화갈륨계열 초격자층(111) 상에 배치된 InxAl1 - xN층(0<x<1)(113) 상단의 사진 이미지이다.3 is a second partial photograph of the light emitting device according to the embodiment, in which an In x Al 1 - x N layer (0<x<1) 113 disposed on the gallium nitride-based
실시예에 의하면, 도 3과 같이 InxAl1 - xN층(0<x<1)(113) 상단에 V-pit(V)이 거의 머지(Merge)되어 있음을 볼 수 있다.According to the embodiment, it can be seen that the V-pit (V) is almost merged on the top of the In x Al 1 - x N layer (0<x<1) 113 as shown in FIG. 3.
이에 따라 실시예 의하면, 질화갈륨계열 초격자층(111) 상에 배치된 InxAl1 - xN층(0<x<1)(113)이 질화갈륨계열 초격자층(111)에서 발생하는 V-pit(V)을 머지함으로써, 활성층에서의 발광면적의 감소를 초래하거나 캐리어의 오버플로우를 유발하여 광출력을 저해하는 V-pit(V)을 최소화하거나 제거함으로써 광출력을 증대시킬 수 있다.Accordingly, according to an embodiment, the In x Al 1 - x N layer (0<x<1) 113 disposed on the gallium nitride-based
실시예에서 상기 InxAl1 - xN층(113)에서의 인듐조성(x)은 상기 질화갈륨계열 초격자층(111)에서의 인듐조성(y)보다 클 수 있다.In an embodiment , the indium composition (x) in the In x Al 1 - x N layer 113 may be greater than the indium composition (y) in the gallium nitride series
예를 들어, 상기 InxAl1 - xN층(113)에서의 인듐조성(x)은 약 10% 이상 내지 약 20% 이하 범위일 수 있다.For example, the indium composition (x) in the In x Al 1 - x
상기 InxAl1 - xN층(113)에서의 인듐조성(x)이 10% 미만의 경우, 활성층과의 격자상수 차이가 커져서 격자결함이 발생할 수 있으며, 20%를 초과하는 경우 격자상수가 큰 인듐의 볼륨이 커져서 결정품질이 저하될 수 있다.If the indium composition (x) in the In x Al 1 - x N layer 113 is less than 10%, the difference in lattice constant from the active layer may increase, resulting in lattice defects. If it exceeds 20%, the lattice constant The large volume of indium may increase and the crystal quality may deteriorate.
실시예에서 InxAl1 - xN층(113)에서의 인듐조성(x)이 질화갈륨계열 초격자층(111)에서의 인듐조성(y)보다 크면서 약 10% 이상 내지 약 20% 이하의 범위로 제어됨에 따라, InxAl1-xN층(113)의 격자상수가 GaN의 격자상수와 같거나 ±10% 범위의 유사한 격자상수를 유지함으로써 격자결함발생을 최소화하여 결절품질을 향상시켜 내부 발광효율을 증대시킬 수 있다.In the embodiment , the indium composition (x) in the In x Al 1 - x N layer 113 is greater than the indium composition (y) in the gallium nitride-based
실시예에서 상기 InxAl1 - xN층(113)의 두께는 상기 질화갈륨계열 초격자층(111)의 두께보다 작을 수 있다. 이를 통해, 질화갈륨계열 초격자층(111)과 활성층(114) 사이에 최소한의 두께로 배치되면서 격자 결함 발생을 방지하면서 V-pit(V)을 효과적으로 머지할 수 있다.In an embodiment , the thickness of the In x Al 1 - x N layer 113 may be smaller than the thickness of the gallium nitride-based
예를 들어, 상기 InxAl1 - xN층(113)의 두께는 약 1nm 내지 약 5nm 범위로 제어됨으로써 V-pit(V)을 효과적으로 머지함과 아울러 InxAl1 - xN층(113)의 볼륨을 적절히 제어하여 격자 결함 발생을 방지할 수 있다.For example, the thickness of the In x Al 1 - x N layer 113 is controlled to be in the range of about 1 nm to about 5 nm, thereby effectively merging the V-pit (V), and In x Al 1 - x N layer 113 It is possible to prevent the occurrence of lattice defects by appropriately controlling the volume of ).
상기 InxAl1 - xN층(113)의 두께가 1nm 미만의 경우 너무 얇은 두께임에 따라 V-pit(V) 머지기능을 수행하기 어려우며, 5nm 이상인 경우 격자 결함이 발생하거나, 캐리어 주입에 지장을 줄 수도 있다.When the thickness of the In x Al 1 - x N layer 113 is less than 1 nm, it is difficult to perform the V-pit (V) merge function as it is too thin, and when it is 5 nm or more, lattice defects occur or carrier injection is performed. It may interfere.
실시예에서 상기 InxAl1 - xN층(113)에 제1 도전형 원소가 도핑될 수 있다. 예를 들어, 상기 InxAl1 - xN층(113)에 n형 도핑원소, 예를 들어 Si이 도핑됨에 따라 전자주입효율이 증대될 수 있다.In an embodiment, the In x Al 1 - x N layer 113 may be doped with a first conductivity type element. For example, as the In x Al 1 - x N layer 113 is doped with an n-type doping element, for example, Si, electron injection efficiency may be increased.
이에 따라 실시예에 따르면 발광효율이 개선된 발광소자를 제공할 수 있다.Accordingly, according to the embodiment, a light emitting device having improved luminous efficiency can be provided.
이하, 도 4 내지 도 6을 참조하여 실시예에 따른 발광소자의 제조방법을 설명하기로 한다.Hereinafter, a method of manufacturing a light emitting device according to an embodiment will be described with reference to FIGS. 4 to 6.
먼저, 도 4와 같이 기판(102)을 준비한다. 상기 기판(102)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(102)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge 또는 Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(102) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다.First, a
이후, 상기 기판(102) 상에 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 발광구조물(110)의 재료와 기판(102)의 격자 부정합을 완화시켜 줄 수 있으며, 버퍼층의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.Thereafter, a buffer layer (not shown) may be formed on the
이후, 상기 버퍼층 상에 제1 도전형 반도체층(112)이 형성될 수 있다.Thereafter, a first conductivity
상기 제1 도전형 반도체층(112)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 반도체층(112)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.The first conductivity
상기 제1 도전형 반도체층(112)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전형 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.The first conductivity
이후 제1 도전형 반도체층(112) 상에 질화갈륨계열 초격자층(111)이 형성될 수 있다. 상기 질화갈륨계열 초격자층(111)은 InyAlxGa(1-x-y)N(0≤x≤1, 0≤y≤1)/GaN 초격자층 또는 InyGa1 -yN(0<x<1)/GaN 초격자층을 포함할 수 있다. Thereafter, a gallium nitride-based
실시예에 의하면, 상기 제1 도전형 반도체층(112)과 활성층(114) 사이에 질화갈륨계열 초격자층(111)을 구비하여, 상기 제1 도전형 반도체층(112)과 상기 활성층(114) 간의 격자 불일치에 기인한 응력을 효과적으로 완화시킬 수 있다. According to an embodiment, a gallium nitride-based
또한 상기 질화갈륨계열 초격자층(111)은 제1 Inx1GaN/GaN층(0<x1<1) 및 제2 Inx2GaN/GaN층(0<x2<1)의 구조를 적어도 6주기로 반복 적층됨에 따라, 전위 차단 및 응력완화에 따라 더 많은 전자가 활성층(114)의 낮은 에너지 준위로 모이게 하여 결과적으로 전자와 정공의 재결합 확률이 증가하여 발광효율이 향상될 수 있다.In addition, the gallium nitride-based
한편, 도 2와 같이 질화갈륨계열 초격자층(111) 상단에 V-pit(V)이 존재할 수 있고, 이러한 V-pit(V)은 활성층에서의 발광면적의 감소를 초래하거나, 캐리어의 오버플로우를 유발하여 광출력의 감소할 수 있다.On the other hand, as shown in FIG. 2, a V-pit (V) may exist on the upper part of the gallium nitride-based
이에 실시예에 의하면, 상기 질화갈륨계열 초격자층(111) 상에 InxAl1 - xN층(0<x<1)(113)이 형성될 수 있고, 도 3과 같이 InxAl1 - xN층(0<x<1)(113) 상단에 V-pit(V)이 거의 머지(Merge)되어 있음을 볼 수 있다.Accordingly, according to an embodiment, an In x Al 1 - x N layer (0<x<1) 113 may be formed on the gallium nitride-based superlattice layer 111, and as shown in FIG. 3, In x Al 1 - there x N layer (0 <x <1) ( 113) V-pit (V) at the top of this can be seen that substantially the remaining (merge).
이에 따라 실시예 의하면, InxAl1 - xN층(0<x<1)(113)은 질화갈륨계열 초격자층(111)에서 발생하는 V-pit(V)을 머지함으로써, 활성층에서의 발광면적의 감소를 초래하거나 캐리어의 오버플로우를 유발하여 광출력을 저하하는 V-pit(V)을 최소화하거나 제거함으로써 광출력을 증대시킬 수 있다.Accordingly, according to the embodiment, the In x Al 1 - x N layer (0 <x <1) 113 is merged with the V-pit (V) generated in the gallium nitride
실시예에서 상기 InxAl1 - xN층(113)에서의 인듐조성(x)은 상기 질화갈륨계열 초격자층(111)에서의 인듐조성(y)보다 클 수 있다. 예를 들어, 상기 InxAl1 - xN층(113)에서의 인듐조성(x)은 약 10% 이상 내지 약 20% 이하 범위일 수 있다.In an embodiment , the indium composition (x) in the In x Al 1 - x N layer 113 may be greater than the indium composition (y) in the gallium nitride
상기 InxAl1 - xN층(113)에서의 인듐조성(x)이 10% 미만의 경우, 활성층과의 격자상수 차이가 커져서 격자결함이 발생할 수 있으며, 20%를 초과하는 경우 격자상수가 큰 인듐의 볼륨이 커져서 결정품질이 저하될 수 있다.If the indium composition (x) in the In x Al 1 - x N layer 113 is less than 10%, the difference in lattice constant from the active layer may increase, resulting in lattice defects. If it exceeds 20%, the lattice constant The large volume of indium may increase and the crystal quality may deteriorate.
실시예에서 InxAl1 - xN층(113)에서의 인듐조성(x)이 질화갈륨계열 초격자층(111)에서의 인듐조성(y)보다 크면서 약 10% 이상 내지 약 20% 이하의 범위로 제어됨에 따라, GaN의 격자상수와 같거나 ±10% 범위의 유사한 격자상수를 유지함으로써 격자결함발생을 최소화하여 결절품질을 향상시켜 내부 발광효율을 증대시킬 수 있다.In the embodiment , the indium composition (x) in the In x Al 1 - x N layer 113 is greater than the indium composition (y) in the gallium nitride-based
실시예에서 상기 InxAl1 - xN층(113)의 두께는 상기 질화갈륨계열 초격자층(111)의 두께보다 작을 수 있다. 이를 통해, 질화갈륨계열 초격자층(111)과 활성층(114) 사이에 최소한의 두께로 배치되면서 격자 결함 발생을 방지하면서 V-pit(V)을 효과적으로 머지할 수 있다.In an embodiment , the thickness of the In x Al 1 - x N layer 113 may be smaller than the thickness of the gallium nitride-based
예를 들어, 상기 InxAl1 - xN층(113)의 두께는 약 1nm 내지 약 5nm 범위로 제어됨으로써 V-pit(V)을 효과적으로 머지함과 아울러 InxAl1 - xN층(113)의 볼륨을 적절히 제어하여 격자 결함 발생을 방지할 수 있다.For example, the thickness of the In x Al 1 - x N layer 113 is controlled to be in the range of about 1 nm to about 5 nm, thereby effectively merging the V-pit (V), and In x Al 1 - x N layer 113 It is possible to prevent the occurrence of lattice defects by appropriately controlling the volume of ).
상기 InxAl1 - xN층(113)의 두께가 1nm 미만의 경우 너무 얇은 두께임에 따라 V-pit(V) 머지기능을 수행하기 어려우며, 5nm 이상인 경우 격자 결함이 발생하거나, 캐리어 주입에 지장을 줄 수도 있다.When the thickness of the In x Al 1 - x N layer 113 is less than 1 nm, it is difficult to perform the V-pit (V) merge function as it is too thin, and when it is 5 nm or more, lattice defects occur or carrier injection is performed. It may interfere.
실시예에서 상기 InxAl1 - xN층(113)에 제1 도전형 원소가 도핑될 수 있다. 예를 들어, 상기 InxAl1 - xN층(113)에 n형 도핑원소, 예를 들어 Si이 도핑됨에 따라 전자주입효율이 증대될 수 있다.In an embodiment, the In x Al 1 - x N layer 113 may be doped with a first conductivity type element. For example, as the In x Al 1 - x N layer 113 is doped with an n-type doping element, for example, Si, electron injection efficiency may be increased.
다음으로, 상기 InxAl1 - xN층(113) 상에 활성층(114)이 형성될 수 있다.Next, an
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.The
상기 활성층(114)은 양자우물/양장벽 구조, 예를 들어 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs, GaP/AlGaP, InGaP/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. The
다음으로, 실시예에서 상기 활성층(114) 상에는 전자차단층(118)이 형성되어 전자 차단(electron blocking) 및 활성층의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선할 수 있다. 예를 들어, 상기 전자차단층(118)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 상기 활성층(114)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있다.Next, in the embodiment, an
이후, 상기 전자차단층(118) 상에 상기 제2 도전형 반도체층(116)이 반도체 화합물, 예를 들어, 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다.Thereafter, the second conductivity-
예를 들어, 상기 제2 도전형 반도체층(116)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.For example, the second conductivity
실시예에서 상기 제1 도전형 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 구현되는 예를 설명하였으나 이에 한정되는 것은 아니다.In the embodiment, an example in which the first conductivity-
한편, 상기 제2 도전형 반도체층(116) 위에 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)이 형성될 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.Meanwhile, a semiconductor, for example, an n-type semiconductor layer (not shown) having a polarity opposite to that of the second conductivity type may be formed on the second conductivity
이후, 상기 제2 도전형 반도체층(116) 상에 투광성 전극(130)이 형성될 수 있다. 예를 들어, 상기 투광성 전극(130)은 오믹층을 포함할 수 있으며, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 단일 또는 다층구조로 적층하여 형성할 수 있다.Thereafter, a light-transmitting
예를 들어, 상기 투광성 전극(130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.For example, the light-transmitting
다음으로, 도 5와 같이, 제1 도전형 반도체층(112)이 노출되도록 투광성 전극(130), 제2 도전형 반도체층(116), 전자차단층(118), 및 활성층(114), InxAl1 - xN층(0<x<1)(113) 및 질화갈륨계열 초격자층(111)의 일부가 제거되어 메사 에지영역(H)이 형성될 수 있다.Next, as shown in FIG. 5, the light-transmitting
다음으로, 도 6과 같이 상기 투광성 전극(130) 상에 제2 전극(152), 노출된 제1 도전형 반도체층(112) 상에 제1 전극(151)을 각각 형성하여 실시예에 따른 발광소자를 형성할 수 있다.Next, as shown in FIG. 6, a
실시예는 발광효율을 증대시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.The embodiment can provide a light emitting device capable of increasing luminous efficiency, a method of manufacturing a light emitting device, a light emitting device package, and a lighting system.
실시예에 따른 발광소자는 패키지 형태로 복수개가 기판 상에 어레이될 수 있으며, 발광소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다.A plurality of light emitting devices according to the embodiment may be arrayed on a substrate in the form of a package, and an optical member, such as a light guide plate, a prism sheet, a diffusion sheet, and a fluorescent sheet, may be disposed on a path of light emitted from the light emitting device package.
실시예에 따른 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.The light emitting device according to the embodiment may be applied to a backlight unit, a lighting unit, a display device, an indication device, a lamp, a street light, a vehicle lighting device, a vehicle display device, a smart watch, etc., but is not limited thereto.
도 7은 실시예들에 따른 발광소자가 설치된 발광소자 패키지를 설명하는 도면이다.7 is a diagram illustrating a light emitting device package in which a light emitting device is installed according to embodiments.
실시예에 따른 발광 소자 패키지는 패키지 몸체부(205)와, 상기 패키지 몸체부(205)에 설치된 제3 전극층(213) 및 제4 전극층(214)과, 상기 패키지 몸체부(205)에 설치되어 상기 제3 전극층(213) 및 제4 전극층(214)과 전기적으로 연결되는 발광 소자(100)와, 형광체(232)를 포함하여 상기 발광 소자(100)를 포위하는 몰딩부재(230)가 포함된다.The light emitting device package according to the embodiment includes a
상기 제3 전극층(213) 및 제4 전극층(214)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(213) 및 제4 전극층(214)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The
상기 발광 소자(100)는 상기 제3 전극층(213) 및/또는 제4 전극층(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. The
도 8은 실시예에 따른 조명시스템의 분해 사시도이다.8 is an exploded perspective view of a lighting system according to an embodiment.
실시예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 또는 발광소자 패키지를 포함할 수 있다.The lighting device according to the embodiment may include a
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. The
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. The
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.The
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the embodiments above are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the embodiments.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments have been described above, these are only examples and are not intended to limit the embodiments, and those of ordinary skill in the field to which the embodiments belong are not departing from the essential characteristics of the present embodiment. It will be seen that branch transformation and application are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the embodiments set in the appended claims.
제1 도전형 반도체층(112), 질화갈륨계열 초격자층(111),
InxAl1-xN층(0<x<1)(113), 활성층(114), 제2 도전형 반도체층(116)The first conductivity
In x Al 1-x N layer (0<x<1) (113),
Claims (10)
상기 제1 도전형 반도체층 상에 배치되는 질화갈륨계열 초격자층;
상기 질화갈륨계열 초격자층 상에 배치되는 InxAl1-xN층(0<x<1);
상기 InxAl1-xN층 상에 배치되는 활성층;
상기 활성층 상에 배치되는 제2 도전형 반도체층;
상기 제2 도전형 반도체층 상에 배치되는 투광성 전극;
상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 및
상기 투광성 전극 상에 배치되는 제2 전극을 포함하고,
상기 제1 도전형 반도체층은 상기 질화갈륨계열 초격자층, 상기 InxAl1-xN층, 상기 활성층, 상기 제2 도전형 반도체층, 상기 투광성 전극의 일부가 제거된 메사 에지영역을 포함하고,
상기 제1 전극은 상기 제1 도전형 반도체층의 상기 메사 에지영역 상에 배치되고,
상기 InxAl1-xN층에는 제1 도전형 원소가 도핑되고,
상기 질화갈륨계열 초격자층은 상단에 형성되는 V-pit을 포함하고,
상기 V-pit의 최하단은 상기 질화갈륨계열 초격자층의 하면보다 상부에 배치되고,
상기 질화갈륨계열 초격자층은 적어도 6주기로 반복 적층되는 InyGa1-yN(0<x<1)/GaN 초격자층 구조를 포함하고,
상기 InxAl1-xN층은 상기 V-pit 내부를 채우며 배치되고,
상기 InxAl1-xN층에서의 인듐조성(x)은 10%≤x≤20% 범위이고, 상기 질화갈륨계열 초격자층에서의 인듐조성(y)보다 크고,
상기 InxAl1-xN층의 두께는 상기 질화갈륨계열 초격자층의 두께보다 작으며, 1nm 내지 5nm의 두께를 가지는 발광소자.A first conductivity type semiconductor layer disposed on the substrate;
A gallium nitride-based super lattice layer disposed on the first conductivity type semiconductor layer;
An In x Al 1-x N layer (0<x<1) disposed on the gallium nitride-based superlattice layer;
An active layer disposed on the In x Al 1-x N layer;
A second conductivity type semiconductor layer disposed on the active layer;
A light-transmitting electrode disposed on the second conductivity-type semiconductor layer;
A first electrode disposed on the first conductivity type semiconductor layer; And
Including a second electrode disposed on the translucent electrode,
The first conductivity-type semiconductor layer includes the gallium nitride-based superlattice layer, the In x Al 1-x N layer, the active layer, the second conductivity-type semiconductor layer, and a mesa edge region from which a part of the light-transmitting electrode is removed. and,
The first electrode is disposed on the mesa edge region of the first conductivity type semiconductor layer,
The In x Al 1-x N layer is doped with a first conductivity type element,
The gallium nitride-based super lattice layer includes a V-pit formed on the top,
The lowermost end of the V-pit is disposed above the lower surface of the gallium nitride series superlattice layer,
The gallium nitride-based superlattice layer includes an In y Ga 1-y N (0<x<1)/GaN superlattice layer structure that is repeatedly stacked in at least 6 cycles,
The In x Al 1-x N layer is disposed to fill the V-pit,
The indium composition (x) in the In x Al 1-x N layer is in the range of 10%≦x≦20%, and is greater than the indium composition (y) in the gallium nitride-based superlattice layer,
The thickness of the In x Al 1-x N layer is smaller than the thickness of the gallium nitride-based superlattice layer, and has a thickness of 1 nm to 5 nm.
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