KR20150143944A

KR20150143944A - 스캔 구동부 및 이를 이용한 표시장치

Info

Publication number: KR20150143944A
Application number: KR1020140072184A
Authority: KR
Inventors: 심다혜; 최정미; 장형욱
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-06-13
Filing date: 2014-06-13
Publication date: 2015-12-24
Also published as: US9595219B2; KR102218946B1; US20150364078A1; CN105225630B; CN105225630A

Abstract

본 발명은 본 발명은 표시패널; 표시패널에 데이터신호를 공급하는 데이터 구동부; 및 표시패널의 비표시영역에 형성되며 다수의 스테이지들로 구성된 시프트 레지스터와 상기 표시패널의 외부에 형성된 레벨 시프터를 포함하고, 상기 시프트 레지스터와 상기 레벨 시프터를 이용하여 상기 표시패널에 스캔신호를 공급하는 스캔 구동부를 포함하며, 상기 스캔 구동부는 상기 내부 및 외부 환경 조건을 감지하고 감지 결과를 기반으로 보상회로 제어신호를 생성하는 센서 회로부와, 상기 보상회로 제어신호에 대응하여 상기 다수의 스테이지들의 출력을 보완하는 보상신호를 생성하는 보상 회로부를 포함할 수 있다.

Description

스캔 구동부 및 이를 이용한 표시장치{Scan Driver and Display Device Using the same}

본 발명은 스캔 구동부 및 이를 이용한 표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.

위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.

한편, 스캔신호를 출력하는 스캔 구동부는 집적회로 형태로 표시패널의 외부기판에 실장되는 외장형과 박막 트랜지스터 공정과 함께 이루어지는 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 내장형으로 구분된다. 내장형 스캔 구동부는 아몰포스 실리콘이나 산화물 박막 트랜지스터 등으로 이루어진다.

그런데, 종래 내장형 스캔 구동부는 극한 환경 조건에서 구동 평가를 진행할 경우 소자(회로 내에 포함된 박막 트랜지스터)의 특성 저하 등으로 인하여 신뢰성 확보가 어려운 문제가 있어 이의 개선이 요구된다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 다양하게 변하는 내/외부 환경 조건 하에서도 신뢰성을 유지할 수 있음은 물론 노드의 열화 정도를 감지하고 이에 대응하여 보상신호를 출력할 수 있도록 구현된 스캔 구동부 및 이를 이용한 표시장치를 제공하는 것이다.

상술한 과제 해결 수단으로 본 발명은 표시패널; 표시패널에 데이터신호를 공급하는 데이터 구동부; 및 표시패널의 비표시영역에 형성되며 다수의 스테이지들로 구성된 시프트 레지스터와 상기 표시패널의 외부에 형성된 레벨 시프터를 포함하고, 상기 시프트 레지스터와 상기 레벨 시프터를 이용하여 상기 표시패널에 스캔신호를 공급하는 스캔 구동부를 포함하며, 상기 스캔 구동부는 상기 내부 및 외부 환경 조건을 감지하고 감지 결과를 기반으로 보상회로 제어신호를 생성하는 센서 회로부와, 상기 보상회로 제어신호에 대응하여 상기 다수의 스테이지들의 출력을 보완하는 보상신호를 생성하는 보상 회로부를 포함할 수 있다.

상기 센서 회로부는 상기 내부 및 외부 환경 조건을 감지하는 온도센서, 제N스테이지의 Q노드 또는 QB노드를 통해 흐르는 전류를 감지하는 전류센서 및 상기 제N스테이지의 Q노드 또는 QB노드를 통해 흐르는 전압을 감지하는 전압센서 중 하나로 선택될 수 있다.

상기 보상 회로부는 상기 다수의 스테이지들의 출력단을 통해 스캔하이전압의 스캔신호 및 스캔로우전압의 스캔신호가 안정적으로 출력되도록 기존 회로에 대한 대체 동작을 하도록 구성될 수 있다.

상기 보상 회로부는 상기 다수의 스테이지들의 Q노드 또는 QB노드를 제어하는 회로에 대응되도록 구성되거나 상기 Q노드 또는 상기 QB노드를 구성하는 트랜지스터보다 적은 개수의 트랜지스터로 구성될 수 있다.

상기 보상 회로부는 상기 센서 회로부의 출력단자에 게이트전극과 제1전극이 연결되고 보상 노드에 제2전극이 연결된 제1트랜지스터와, 상기 보상 노드에 게이트전극이 연결되고 저전위전원을 전달하는 저전위전원라인에 제1전극이 연결되고 제N스테이지의 Q노드에 제2전극이 연결된 제2트랜지스터와, 상기 제N스테이지의 Q노드에 게이트전극이 연결되고 상기 저전위전원라인에 제1전극이 연결되고 보상 노드에 제2전극이 연결된 제3트랜지스터와, 상기 보상 노드에 게이트전극이 연결되고 상기 저전위전원라인에 제1전극이 연결되고 상기 제N스테이지의 출력단에 제2전극이 연결된 제4트랜지스터를 포함할 수 있다.

상기 보상 회로부는 상기 센서 회로부의 제1출력단자에 게이트전극과 제1전극이 연결되고 보상 노드에 제2전극이 연결된 제1트랜지스터와, 상기 센서 회로부의 제2출력단자에 게이트전극이 연결되고 저전위전원을 전달하는 저전위전원라인에 제1전극이 연결되고 보상 노드에 제2전극이 연결된 제2트랜지스터와, 상기 보상 노드에 게이트전극이 연결되고 제N-1클록신호라인에 제1전극이 연결된 제3트랜지스터와, 상기 제3트래지스터의 제2전극에 게이트전극이 연결되고 제N-1스테이지의 출력단에 제1전극이 연결되고 제N스테이지의 Q노드에 제2전극이 연결된 제4트랜지스터와, 상기 보상 노드에 게이트전극이 연결되고 제N+2클록신호라인에 제1전극이 연결된 제5트랜지스터와, 상기 제5트랜지스터의 제2전극에 게이트전극이 연결되고 상기 저전위전원라인에 제1전극이 연결되고 상기 제N스테이지의 출력단에 제2전극이 연결된 제6트랜지스터를 포함할 수 있다.

레벨 시프터; 상기 레벨 시프터로부터 출력된 신호 및 전원을 기반으로 스캔 신호를 생성하도록 다수의 스테이지들로 구성된 시프트 레지스터; 상기 시프트 레지스터의 내부 및 외부 환경 조건을 감지하고 감지 결과를 기반으로 보상회로 제어신호를 생성하는 센서 회로부; 및 상기 보상회로 제어신호에 대응하여 상기 다수의 스테이지들의 출력을 보완하는 보상신호를 생성하는 보상 회로부를 포함하는 스캔 구동부를 제공한다.

본 발명은 극한 환경 조건에서도 신뢰성을 확보할 수 있도록 구현된 스캔 구동부 및 이를 이용한 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 다양하게 변하는 내/외부 환경 조건 하에서도 신뢰성을 유지할 수 있음은 물론 노드의 열화 정도를 감지하고 이에 대응하여 보상신호를 출력할 수 있도록 구현된 스캔 구동부 및 이를 이용한 표시장치를 제공하는 효과가 있다.

도 1은 표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도.
도 3은 본 발명의 제1실시예에 따른 내장형 스캔 구동부의 개략적인 스테이지별 구성도.
도 4는 제1비교예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도.
도 5는 도 4의 회로를 극한 환경 조건에서 테스트한 후의 문턱전압 이동 결과 그래프.
도 6은 제1실시예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도.
도 7은 도 6의 회로의 구동파형 예시도.
도 8은 제1비교예와 제1실시예의 회로로 구현된 내장형 스캔 구동부를 극한 환경 조건에서 테스트한 결과를 비교하여 나타낸 그래프.
도 9는 제1실시예의 제1변형예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도.
도 10은 제1실시예의 제2변형예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도.
도 11은 제2비교예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도.
도 12는 제2실시예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도.
도 13은 제3비교예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도.
도 14는 제3실시예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

<제1실시예>

도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.

도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 제어부(110), 데이터 구동부(120) 및 스캔 구동부(130, 140)가 포함된다.

표시패널(10)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. 표시패널(10)은 서브 픽셀들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광표시장치(OLED), 전기영동표시장치(EPD) 등으로 구현될 수 있다.

도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 스캔 라인(GL1)과 데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 스캔신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널이나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.

표시패널(100)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시패널(100)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.

타이밍 제어부(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 제어부(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 스캔 구동부(130, 140)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.

데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(110)로부터 데이터신호(DATA)와 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 디지털신호에서 아날로그신호로 변환하고, 이를 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속된다.

스캔 구동부(130, 140)는 레벨 시프터(130) 및 시프트 레지스터(140)를 포함한다. 스캔 구동부(130, 140)는 레벨 시프터(130)와 시프트 레지스터(140)가 구분되어 형성된 게이트인패널(Gate In Panel; 이하 GIP) 방식으로 형성된다.

레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성된다. 레벨 시프터(130)는 타이밍 제어부(11)의 제어하에 클럭신호라인(CLK), 스타트신호라인(VST), 리셋신호라인(VRST), 고전위전원라인(VDD_A) 및 저전위전원라인(VSS)을 통해 공급되는 신호 및 전원의 레벨을 시프팅한 후 시프트 레지스터(140)에 공급한다.

시프트 레지스터(140)는 GIP 방식에 의해 표시패널(100)의 비표시영역(100B)에 박막 트랜지스터 형태로 형성된다. 시프트 레지스터(140)는 레벨 시프터(130)로부터 공급된 신호 및 전원에 대응하여 스캔신호를 시프트하고 출력하는 스테이지들로 구성된다. 시프트 레지스터(140)에 포함된 스테이지들은 출력단들을 통해 스캔신호들을 순차적으로 출력한다.

위와 같이 레벨 시프터(130)와 시프트 레지스터(140)가 구분되어 형성된 내장형 스캔 구동부는 시프트 레지스터(140)를 산화물이나 아몰포스 실리콘 박막 트랜지스터 등으로 구현된다. 산화물 박막 트랜지스터는 전류의 이동 특성이 우수하여 아몰포스 실리콘 박막 트랜지스터 대비 회로의 크기를 축소 설계할 수 있는 장점이 있다. 아몰포스 실리콘 박막 트랜지스터는 시간이 지나도 문턱전압을 일정하게 유지할 수 있어 산화물 박막 트랜지스터 대비 스트레스 바이어스에 따른 문턱전압의 회복 특성이 좋은 장점이 있다.

그런데, 내장형 스캔 구동부는 극한 환경 조건(고온 90℃ 이상 / 저온 -30℃ 이상, 1000 시간)에서 구동 평가를 진행할 경우 소자(회로 내에 포함된 박막 트랜지스터)의 특성 저하 등으로 인하여 신뢰성 확보가 어려운 문제가 있다. 따라서, 본 발명의 제1실시예는 이하에서 설명되는 바와 같이 극한 환경 조건에서 내장형 스캔 구동부의 신뢰성을 확보할 수 있도록 회로를 구현한다.

이하, 극한 환경 조건에서 신뢰성을 확보할 수 있도록 구현된 내장형 스캔 구동부에 대해 설명한다.

도 3은 본 발명의 제1실시예에 따른 내장형 스캔 구동부의 개략적인 스테이지별 구성도이고, 도 4는 제1비교예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도이며, 도 5는 도 4의 회로를 극한 환경 조건에서 테스트한 후의 문턱전압 이동 결과 그래프이고, 도 6은 제1실시예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도이며, 도 7은 도 6의 회로의 구동파형 예시도이고, 도 8은 제1비교예와 제1실시예의 회로로 구현된 내장형 스캔 구동부를 극한 환경 조건에서 테스트한 결과를 비교하여 나타낸 그래프이다.

도 3에 도시된 바와 같이, 본 발명의 제1실시예에 따른 내장형 스캔 구동부에는 시프트 레지스터로 구성된 다수의 스테이지들(STG[n] ~ STG[n+2])과 센서 회로부(145)가 포함된다. 다수의 스테이지들(STG[n] ~ STG[n+2])에는 센서 회로부(145)와 연동하는 보상 회로부(147)가 포함된다.

다수의 스테이지들(STG[n] ~ STG[n+2])은 클록신호라인(CLK[n]~CLK[n+2]), 리셋신호라인(VRST), 스타트신호라인(VST), 고전위전원라인(VDD_A) 및 저전위전원라인(VSS)을 통해 공급된 신호 및 전원에 대응하여 스테이지별로 스캔신호들을 출력하도록 동작한다.

클록신호라인(CLK[n]~CLK[n+2])은 2상, 4상, 6상 등으로 위상이 다른 클록신호를 전달하도록 복수로 구성된다. 리셋신호라인(VRST)은 하나의 글로벌한 리셋신호를 전달하거나 클록신호에 대응하여 2상, 4상, 6상 등으로 위상이 다른 리셋신호를 전달하도록 복수로 구성된다. 고전위전원라인(VDD_A)은 n(n은 1 이상 정수)초마다 로직하이와 로직로우 또는 로직로우와 로직하이로 교번하는 전원, 항상 로직하이로 유지되는 전원, 특정 상태에서 로직하이나 로직로우로 변경되는 전원 등을 전달하도록 복수로 구성된다. 저전위전원라인(VSS)은 그라운드전원에 대응되거나 이보다 낮은 음의전원에 대응되는 전원을 전달하도록 단수 또는 복수로 구성된다.

제N스테이지(STG[n])는 제N클록신호라인(CLK[n]), 리셋신호라인(VRST), 스타트신호라인(VST), 고전위전원라인(VDD_A) 및 저전위전원라인(VSS)을 통해 공급된 신호 및 전원을 기반으로 동작한다. 제N스테이지(STG[n])는 자신의 출력단(VG_OUT[n])을 통해 제N스캔신호를 출력한다.

제N+1스테이지(STG[n+1])는 제N+1클록신호라인(CLK[n+1]), 리셋신호라인(VRST), 고전위전원라인(VDD_A) 및 저전위전원라인(VSS)을 통해 공급된 신호 및 전원을 기반으로 동작한다. 제N+1스테이지(STG[n+1])는 자신의 출력단(VG_OUT[n+1])을 통해 제N+1스캔신호를 출력한다.

제N+2스테이지(STG[n+12)는 제N+2클록신호라인(CLK[n+2]), 리셋신호라인(VRST), 고전위전원라인(VDD_A) 및 저전위전원라인(VSS)을 통해 공급된 신호 및 전원을 기반으로 동작한다. 제N+2스테이지(STG[n+2])는 자신의 출력단(VG_OUT[n+2])을 통해 제N+2스캔신호를 출력한다.

다수의 스테이지들(STG[n] ~ STG[n+2])은 전단 스테이지의 출력단이나 후단 스테이지의 출력단 등을 통해 출력된 스캔신호를 기반으로 동작하기 위해 출력단과 입력단이 접속된다. 일례로, 제N+1스테이지(STG[n+1])는 제N스캔신호를 입력단의 스타트신호로 사용하기 위해 제N스테이지(STG[n])의 출력단(VG_OUT[n])에 접속될 수 있다. 그리고 제N+2스테이지(STG[n+2])는 제N+1스캔신호를 입력단의 스타트신호로 사용하기 위해 제N+1스테이지(STG[n+1])의 출력단(VG_OUT[n+1])에 접속될 수 있다.

또한, 다수의 스테이지들(STG[n] ~ STG[n+2])은 후단(다음단) 스테이지의 출력단(예: VG_OUT[n+1])이나 후후단(다다음단) 스테이지의 출력단(예: VG_OUT[n+2])으로부터 출력된 스캔신호 등을 통해 출력된 스캔신호를 기반으로 동작하기 위해 출력단과 입력단이 접속된다. 일례로, 제N스테이지(STG[n])는 제N+2스캔신호를 입력단의 안정화신호(또는 리셋신호)로 사용하기 위해 제N+2스테이지(STG[n+2])의 출력단(VG_OUT[n+2])에 접속될 수 있다. 그리고 제N스테이지(STG[n])는 제N+2스캔신호를 입력단의 안정화신호(또는 리셋신호)로 사용하기 위해 제N+2스테이지(STG[n+2])의 출력단(VG_OUT[n+2])에 접속될 수 있다.

한편, 본 발명의 제1실시예에 따른 내장형 스캔 구동부는 극한 환경 조건에서 신뢰성을 확보할 수 있도록 센서 회로부(145) 및 센서 회로부(145)와 연동하는 보상 회로부(147)가 포함된다.

보상 회로부(147)는 다수의 스테이지들(STG[n] ~ STG[n+2])에 포함된다. 보상 회로부(147)는 트랜지스터로 구성된다. 즉, 보상 회로부(147)는 다수의 스테이지들(STG[n] ~ STG[n+2])과 동일한 GIP 방식으로 구성되며 스테이지 내에 포함된다. 이와 달리, 센서 회로부(145)는 스테이지의 외부(예: 레벨 시프터가 실장된 외부 기판)에 별도로 구성된다. 즉, 센서 회로부(145)는 IC 등으로 구성되며 스테이지 외부에 포함된다.

신뢰성 확보를 위해 추가된 회로에 대한 설명은 이하 제N스테이지의 회로 구성에 대한 제1비교예와 제1실시예 간의 비교를 통해 더욱 자세히 다룬다.

-제1비교예-

도 4에 도시된 바와 같이, 제1비교예에 따른 내장형 스캔 구동부의 제N스테이지에는 스캔방향 제어부(T1, T3N), 노드 제어부(T3R, T3a, T4Aa, T5Fa, T5QIa, T5Qa, T3b, T4Ab, T5Fb, T5QIb, T5Qb) 및 출력 제어부(T6, T7a, T7b)가 포함된다. 제N스테이지에 포함된 회로에 대해 개략적으로 설명하면 다음과 같다.

스캔방향 제어부(T1, T3N)는 제N스테이지의 스캔신호에 대한 시프트 방향을 순방향으로 설정하거나 역방향으로 설정하는 역할을 한다. 노드 제어부(T3R, T3a, T4Aa, T5Fa, T5QIa, T5Qa, T3b, T4Ab, T5Fb, T5QIb, T5Qb)는 제N스테이지의 Q노드(Q), 홀수 QB노드(QB_O), 짝수 QB노드(QB_E)를 충전하거나 방전하는 역할을 한다. 출력 제어부(T6, T7a, T7b)는 제N스테이지의 출력단(VG_OUT[n])을 통해 스캔하이전압의 스캔신호를 출력하거나 스캔로우전압의 스캔신호를 출력하는 역할을 한다.

앞서 설명한 바와 같은 회로로 구현된 내장형 스캔 구동부는 1 프레임(1 Frame) 동안 Q노드(Q)가 충전(또는 턴온)되는 시간을 제외하고 제3a, 제3b, 제7a, 제7b트랜지스터(T3a, T3b, T7a, T7b)가 계속 충전 상태를 유지하며 제N스테이지의 출력단(VG_OUT[n])의 출력을 저전위전원 레벨로 제어하게 된다. 이로 인하여, 장시간 높은 바이어스(Bias) 전압을 인가받는 제3a, 제3b, 제7a, 제7b트랜지스터(T3a, T3b, T7a, T7b)는 지속적으로 구동 상태를 유지하게 됨에 따라 특성이 저하된다.

한편, 트랜지스터의 특성은 바이어스 전압, 스트레스 시간(Stress Time), 구동 환경(온도 등)에 따라 변하게 된다. 단편적인 예로, 도 5를 참조하면 장시간 충전 상태를 유지하는 제3 및 제7트랜지스터(T3, T7은 T3a, T3b, T7a, T7b를 의미함)는 BTS(Bias Temperature Stress)로 인하여 다른 트랜지스터들 대비 문턱전압 이동(Vth Shift) 현상이 크게 발생하게 된다. 이때, 도 5는 제1비교예의 내장형 스캔 구동부를 60℃ 온도 조건 하에 1500 시간 동안 투입한 후 문턱전압 이동 특성을 확인할 결과를 나타낸다.

위와 같은 특성 때문에 제1비교예의 내장형 스캔 구동부를 극한 환경 조건(고온 90℃ 이상 / 저온 -30℃ 이상, 1000 시간)에서 구동시키면, 고온 장시간 구동에 따른 트랜지스터의 열화로 문턱전압 이동이 발생하게 된다. 이로 인하여 제3트랜지스터(T3: T3a, T3b를 의미함)가 제대로 동작하지 않을 경우, Q노드(Q)가 플로팅(Floating) 상태가 되고 클록신호에 의해 멀티 신호가 발생하게 된다. 이는 즉, 제6트랜지스터(T6)의 부정확한 충전 상태를 의미하므로 결국 제N스테이지의 출력단(VG_OUT[n])에는 원치않는 멀티 출력이 발생하게 된다.

-제1실시예-

도 6에 도시된 바와 같이, 제1실시예에 따른 내장형 스캔 구동부의 제N스테이지에는 스캔방향 제어부(T1, T3N), 노드 제어부(T3R, T3a, T4Aa, T5Fa, T5QIa, T5Qa, T3b, T4Ab, T5Fb, T5QIb, T5Qb), 출력 제어부(T6, T7a, T7b) 및 보상 회로부(T3L, T4AL, T5QL, T7L)가 포함된다. 제N스테이지에 포함된 회로에 대해 개략적으로 설명하면 다음과 같다.

스캔방향 제어부(T1, T3N)는 제N스테이지의 스캔신호에 대한 시프트 방향을 순방향으로 설정하거나 역방향으로 설정하는 역할을 한다. 노드 제어부(T3R, T3a, T4Aa, T5Fa, T5QIa, T5Qa, T3b, T4Ab, T5Fb, T5QIb, T5Qb)는 제N스테이지의 Q노드(Q), 홀수 QB노드(QB_O), 짝수 QB노드(QB_E)를 충전하거나 방전하는 역할을 한다. 출력 제어부(T6, T7a, T7b)는 제N스테이지의 출력단(VG_OUT[n])을 통해 스캔하이전압의 스캔신호를 출력하거나 스캔로우전압의 스캔신호를 출력하는 역할을 한다. 보상 회로부(T3L, T4AL, T5QL, T7L)는 내장형 스캔 구동부가 극한 환경 조건 하에 놓이게 되면 보상 QB노드(QB_L)를 제어하여 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 역할을 한다.

스캔방향 제어부(T1, T3N)에는 제1트랜지스터(T1)와 제3N트랜지스터(T3N)가 포함된다. 제1트랜지스터(T1)는 제1입력단(VST)에 게이트전극이 연결되고 순방향 전압이 공급되는 제1고전위전원라인(VDD_F)에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. 제1트랜지스터(T1)는 제1입력단(VST)을 통해 공급된 신호와 제1고전위전원라인(VDD_F)을 통해 공급된 순방향 전압에 대응하여 Q노드(Q)를 충전 또는 방전 구동한다. 제1트랜지스터(T1)가 턴온되면 제N스테이지는 스캔신호에 대한 시프트 방향이 순방향으로 설정된다.

제3N트랜지스터(T3N)는 제2입력단(VNEXT)에 게이트전극이 연결되고 역방향 전압이 공급되는 제2고전위전원라인(VDD_R)에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. 제3N트랜지스터(T3N)는 제2입력단(VNEXT)을 통해 공급된 신호와 제2고전위전원라인(VDD_R)을 통해 공급된 역방향 전압에 대응하여 Q노드(Q)를 방전 또는 충전 구동한다. 제3N트랜지스터(T3N)가 턴온되면 제N스테이지는 스캔신호에 대한 시프트 방향이 역방향으로 설정된다.

노드 제어부(T3R, T3a, T4Aa, T5Fa, T5QIa, T5Qa, T3b, T4Ab, T5Fb, T5QIb, T5Qb)에는 제T3R, 제T3a, 제T4Aa, 제T5Fa, 제T5QIa, 제T5Qa, 제T3b, 제T4Ab, 제T5Fb, 제T5QIb, 제T5Qb트랜지스터(T3R, T3a, T4Aa, T5Fa, T5QIa, T5Qa, T3b, T4Ab, T5Fb, T5QIb, T5Qb)가 포함된다. 제T3R트랜지스터(T3R), 제T3a트랜지스터(T3a), 제T3b트랜지스터(T3b)는 Q노드(Q)를 제어하고, 제T4Aa, 제T5Fa, 제T5QIa, 제T5Qa트랜지스터(T4Aa, T5Fa, T5QIa, T5Qa)는 홀수 QB노드(QB_O)를 제어하고, 제T4Ab, 제T5Fb, 제T5QIb, 제T5Qb트랜지스터(T4Ab, T5Fb, T5QIb, T5Qb)는 짝수 QB노드(QB_E)를 제어하는 역할을 한다.

제T3R트랜지스터(T3R)는 제3입력단(VRST)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. 제T3R트랜지스터(T3R)는 제3입력단(VRST)을 통해 공급되는 리셋신호에 대응하여 Q노드(Q)를 방전 구동한다. 제T3R트랜지스터(T3R)가 턴온되면 Q노드(Q)는 그라운드전원에 대응되거나 이보다 낮은 음의전원에 대응되는 전원으로 방전(또는 리셋)된다.

T3a트랜지스터(T3a)는 홀수 QB노드(QB_O)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. T3a트랜지스터(T3a)가 턴온되면 Q노드(Q)는 그라운드전원에 대응되거나 이보다 낮은 음의전원에 대응되는 전원으로 방전된다.

T4Aa트랜지스터(T4Aa)는 제3고전위전원라인(VDD_O)에 게이트전극과 제1전극이 연결되고 홀수 QB노드(QB_O)에 제2전극이 연결된다. T4Aa트랜지스터(T4Aa)가 턴온되면 홀수 QB노드(QB_O)는 제3고전위전원으로 충전 또는 방전된다.

제T5Fa트랜지스터(T5Fa)는 제1입력단(VST)에 게이트전극이 연결되고 제2고전위전원라인(VDD_R)에 제1전극이 연결되고 홀수 QB노드(QB_O)에 제2전극이 연결된다. 제T5Fa트랜지스터(T5Fa)가 턴온되면 홀수 QB노드(QB_O)는 제2고전위전원으로 충전 또는 방전된다.

제T5QIa트랜지스터(T5QIa)는 제4고전위전원라인(VDD_E)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 홀수 QB노드(QB_O)에 제2전극이 연결된다. 제T5QIa트랜지스터(T5QIa)가 턴온되면 홀수 QB노드(QB_O)는 저전위전원으로 방전된다.

제T5Qa트랜지스터(T5Qa)는 Q노드(Q)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 홀수 QB노드(QB_O)에 제2전극이 연결된다. 제T5Qa트랜지스터(T5Qa)가 턴온되면 홀수 QB노드(QB_O)는 저전위전원으로 방전된다.

제T3b트랜지스터(T3b)는 짝수 QB노드(QB_E)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. T3b트랜지스터(T3b)가 턴온되면 Q노드(Q)는 그라운드전원에 대응되거나 이보다 낮은 음의전원에 대응되는 전원으로 방전된다.

제T4Ab트랜지스터(T4Ab)는 제4고전위전원라인(VDD_E)에 게이트전극과 제1전극이 연결되고 짝수 QB노드(QB_E)에 제2전극이 연결된다. T4Ab트랜지스터(T4Ab)가 턴온되면 짝수 QB노드(QB_E)는 제4고전위전원으로 충전 또는 방전된다.

제T5Fb트랜지스터(T5Fb)는 제1입력단(VST)에 게이트전극이 연결되고 제2고전위전원라인(VDD_R)에 제1전극이 연결되고 짝수 QB노드(QB_E)에 제2전극이 연결된다. 제T5Fb트랜지스터(T5Fb)가 턴온되면 짝수 QB노드(QB_E)는 제2고전위전원으로 충전 또는 방전된다.

제T5QIb트랜지스터(T5QIb)는 제3고전위전원라인(VDD_O)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 짝수 QB노드(QB_E)에 제2전극이 연결된다. 제T5QIb트랜지스터(T5QIb)가 턴온되면 짝수 QB노드(QB_E)는 저전위전원으로 방전된다.

제T5Qb트랜지스터(T5Qb)는 Q노드(Q)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 짝수 QB노드(QB_E)에 제2전극이 연결된다. 제T5Qb트랜지스터(T5Qb)가 턴온되면 짝수 QB노드(QB_E)는 저전위전원으로 방전된다.

출력 제어부(T6, T7a, T7b)에는 풀업트랜지스터가 되는 제6트랜지스터(T6), 풀다운트랜지스터가 되는 제T7a 및 제T7b트랜지스터(T7a, T7b)가 포함된다. 제6트랜지스터(T6)는 스캔하이전압의 스캔신호를 출력하고 제T7a 및 제T7b트랜지스터(T7a, T7b)는 스캔로우전압의 스캔신호를 출력한다.

제6트랜지스터(T6)는 Q노드(Q)에 게이트전극이 연결되고 클록신호라인(CLK)에 제1전극이 연결되고 출력단(VG_OUT[n])에 제2전극이 연결된다. 제6트랜지스터(T6)는 Q노드(Q)가 충전 상태일 때, 클록신호라인(CLK)을 통해 공급되는 신호를 스캔신호로 출력한다.

제T7a트랜지스터(T7a)는 홀수 QB노드(QB_O)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 출력단(VG_OUT[n])에 제2전극이 연결된다. 제T7a트랜지스터(T7a)는 홀수 QB노드(QB_O)가 충전 상태일 때, 저전위전원라인(VSS)을 통해 공급되는 전원을 스캔신호로 출력한다.

제T7b트랜지스터(T7b)는 짝수 QB노드(QB_E)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 출력단(VG_OUT[n])에 제2전극이 연결된다. 제T7b트랜지스터(T7b)는 짝수 QB노드(QB_E)가 충전 상태일 때, 저전위전원라인(VSS)을 통해 공급되는 전원을 스캔신호로 출력한다.

한편, 제1실시예에 따른 내장형 스캔 구동부의 제N스테이지는 도 7에 도시된 바와 같이, 클록신호(CLK), 스타트신호(VST), 고전위전원(VDD), 제3고전위전원(VDD_ODD), 제4고전위전원(VDD_EVEN), 후단신호(VNEXT)에 대응하여 동작할 수 있으나 이에 한정되지 않는다.

구체적으로, 클록신호(CLK)는 1 수평 구동을 할 수 있는 클록으로 공급된다. 고전위전원(VDD)은 항상 로직하이(High) 상태를 유지한다. 제3고전위전원(VDD_ODD)은 n(n은 2 이상 정수)초마다 로직하이(High)와 로직로우(Low)로 교번한다. 제4고전위전원(VDD_EVEN)은 n(n은 2 이상 정수)초마다 로직로우(Low)와 로직하이(High)로 교번한다. 즉, 제3고전위전원(VDD_ODD)과 제4고전위전원(VDD_EVEN)에 의해 홀수 QB노드(QB_O)와 짝수 QB노드(QB_E)는 교번(또는 교류) 구동하게 된다.

그리고, 제N스테이지의 Q노드(Q)의 전압은 제1 및 제6트랜지스터(T1, T6)에 의해 부트 스트래핑 된다. 제N스테이지의 출력단(VG_OUT[n])으로부터 출력되는 스캔신호는 제6트랜지스터(T6)에 의해 1H 기간 동안 로직하이를 출력한 이후 제7a 또는 제7b트랜지스터(T7O(E))에 의해 로직로우를 유지하게 된다.

그리고, 홀수 또는 짝수 QB노드(QB_O(E))의 전압 충전 상태는 제T5Fa, 제T5Fb, 제T5QIa, 제T5QIb, 제T5Qa, 제T5Qb, 제T3N트랜지스터(T5Fa, T5Fb, T5QIa, T5QIb, T5Qa, T5Qb, T3N)에 의해 정의된다. 그리고 후단신호(VNEXT)는 클록신호(CLK)보다 적어도 1H 기간 후에 1H 기간 동안 로직하이를 유지한다.

한편, 보상 회로부(T3L, T4AL, T5QL, T7L)는 센서 회로부(145)와 연동하여 내장형 스캔 구동부가 극한 환경 조건 하에 놓이게 되면 보상 QB노드(QB_L)를 제어하여 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완한다.

본 발명의 제1실시예에 따르면, 센서 회로부(145)는 별도의 전원(VDD)에 의해 독립적으로 구동하는 온도센서(TS)로 구성된다. 온도센서(TS)는 내장형 스캔 구동부가 극한 환경 조건 하에 놓여 있는지 여부를 감지한다. 이때, 온도센서(TS)는 내장형 스캔 구동부(특히 시프트 레지스터)가 대략 -30℃ 이상의 온도 조건하에 노출될 경우 자신의 출력단을 통해 보상회로 제어신호를 출력한다. 그러면, 보상 회로부(T3L, T4AL, T5QL, T7L)는 보상회로 제어신호에 대응하여 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 보상신호를 출력한다.

보상 회로부(T3L, T4AL, T5QL, T7L)는 홀수 QB노드(QB_O) 또는 짝수 QB노드(QB_E)를 제어하는 회로에 대응되거나 이를 구성하는 트랜지스터보다 적어도 하나 적은 개수의 트랜지스터로 유사하게 구성된다. 다만, 회로부(T3L, T4AL, T5QL, T7L)는 센서 회로부(145)의 제어하에 동작하도록 센서 회로부(145)와 연동한다. 일례로, 보상 회로부(T3L, T4AL, T5QL, T7L)에는 제T3L, 제T4AL, 제T5QL, 제T7L트랜지스터(T3L, T4AL, T5QL, T7L)가 포함된다. 이때, 홀수 QB노드(QB_O) 또는 짝수 QB노드(QB_E)를 제어하는 회로보다 적은 개수의 트랜지스터로 보상 회로부(T3L, T4AL, T5QL, T7L)를 구성하면 회로의 복잡도를 낮출 수 있다. 그러나, 홀수 QB노드(QB_O) 또는 짝수 QB노드(QB_E)를 제어하는 회로와 유사 대응되도록 구현할 경우, 회로를 안정적으로 구동할 수 있게 되므로 구동 신뢰성을 높일 수 있다. 이하, 이들을 구체적으로 설명하면 다음과 같다.

제T3L트랜지스터(T3L)는 보상 QB노드(QB_L)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. 제T3L트랜지스터(T3L)는 보상 QB노드(QB_L)의 충전 또는 방전 상태에 대응하여 Q노드(Q)를 방전한다.

제T4AL트랜지스터(T4AL)는 센서 회로부(145)의 출력단과 연결된 제5입력단(VDD_L)에 게이트전극과 제1전극이 연결되고 보상 QB노드(QB_L)에 제2전극이 연결된다. 제T4AL트랜지스터(T4AL)는 제5입력단(VDD_L)을 통해 공급된 보상회로 제어신호에 대응하여 보상 QB노드(QB_L)를 충전 또는 방전 구동한다.

제T5QL트랜지스터(T5QL)는 Q노드(Q)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 보상 QB노드(QB_L)에 제2전극이 연결된다. 제T5QL트랜지스터(T5QL)는 Q노드(Q)의 충전 또는 방전 상태에 대응하여 보상 QB노드(QB_L)를 방전한다.

제T7L트랜지스터(T7L)는 보상 QB노드(QB_L)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 제N스테이지의 출력단(VG_OUT)에 제2전극이 연결된다. 제T7L트랜지스터(T7L)는 보상 풀다운트랜지스터로서의 역할을 한다.

한편, 센서 회로부(145)로부터 로직하이에 해당하는 보상회로 제어신호가 출력될 경우, 보상 QB노드(QB_L)는 충전 상태가 되고 제T7L트랜지스터(T7L)는 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 보상신호를 출력한다. 보상 QB노드(QB_L)가 충전 상태가 되었다는 것은 보상 동작을 수행할 만큼 내장형 스캔 구동부가 극한 환경 조건 하에 놓여 있다는 것을 의미한다.

이와 달리, 센서 회로부(145)로부터 로직로우에 해당하는 보상회로 제어신호가 출력될 경우, 보상 QB노드(QB_L)는 방전 상태가 되고 제T7L트랜지스터(T7L)는 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 보상신호를 미출력한다. 보상 QB노드(QB_L)가 방전 상태가 되었다는 것은 보상 동작을 수행하지 않아도 될 만큼 내장형 스캔 구동부가 극한 환경 조건 하에 놓여 있지 않다는 것을 의미한다.

앞서 설명한 바와 같이, 본 발명의 제1실시예는 내장형 스캔 구동부가 극한 환경 조건 하에 놓여 있을 경우, 이를 보상할 수 있어 BTS(Bias Temperature Stress)로 인한 트랜지스터의 특성 저하시 발생할 수 있는 문제를 개선할 수 있다. 이는 하기의 도 8을 참조하면 더욱 명확해질 것이다.

도 8의 (a)에 도시된 바와 같이, 도 4의 회로로 구현된 제1비교예(a)는 저온(예: - 40℃) 동작시, 온 커런트(On Current) 감소로 인한 시프트 레지스터의 트랜지스터 특성 저하로 자신의 출력단을 통해 출력되는 저전위전원 레벨을 정상적으로 유지하기 어려웠다.

반면, 도 8의 (b)에 도시된 바와 같이, 도 6의 회로로 구현된 제1실시예(b)는 저온(예: - 40℃) 동작시, 온 커런트(On Current) 감소로 인한 시프트 레지스터의 트랜지스터 특성 저하가 보상 회로에 의해 보상되므로 자신의 출력단을 통해 출력되는 저전위전원 레벨을 정상적으로 유지할 수 있었다.

이와 같이 특정 환경 조건 하에서도 저전위전원 레벨을 정상적으로 유지할 수 있는 이유는 기존 회로(기존 노드) 대비 보상 회로의 구동 횟수나 구동 시간이 비교적 적기 때문이다. 즉, 기존 회로는 장시간 동작을 지속하지만 보상 회로는 특정 환경 조건 하에서만 일시적으로 대체 동작(QB_L노드는 홀수 또는 짝수 QB노드의 대체 동작)하므로 특성 저하 문제를 대비할 수 있는 것이다.

그러므로, 파형도의 비교를 통해 알 수 있듯이 제1비교예(a)는 제N스테이지의 출력단(VG_OUT[n])에 원치않는 멀티 출력이 발생하지만, 제1실시예(b)는 제N스테이지의 출력단(VG_OUT[n])에 원치않는 멀티 출력이 미발생한다.

한편, 위의 설명에서는 센서 회로부(145)에 포함된 센서가 온도센서(TS)인 것을 일례로 설명하였다. 그러나, 센서 회로부(145) 구성시 전류센서나 전압센서를 이용할 수도 있다. 전류센서나 전압센서를 이용할 경우에도 검출부위의 전류나 전압을 극한 환경 조건과 유사한 환경값으로 데이터화 또는 환산할 수 있다. 그러므로, 경우에 따라서는 온도센서를 이용하는 것보다 다양하게 변하는 내/외부 환경 변화에 대응하여 보상신호를 출력할 수도 있다.

이하에서는 센서 회로부(145)가 전류센서나 전압센서로 구성된 변형된 예를 설명한다. 다만, 이하에서 설명되는 제1 및 제2변형예는 기본적으로 제1실시예와 동일한 시프트 레지스터를 기반으로 하므로 설명의 중복을 피하고자 추가된 구성에 대해서만 설명을 구체화한다.

도 9는 제1실시예의 제1변형예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도이고, 도 10은 제1실시예의 제2변형예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도이다.

-전류센서를 이용한 예-

도 9에 도시된 바와 같이, 제1변형예에 따른 내장형 스캔 구동부에는 센서 회로부(145), 시프트 레지스터로 구성된 제N스테이지, 제N스테이지에 포함된 보상 회로부(147) 및 전류 검출부(149)가 포함된다.

제1변형예에 따른 내장형 스캔 구동부는 센서 회로부(145) 내에 포함된 센서가 전류센서(CS)로 구성된다. 센서 회로부(145) 내에 포함된 센서가 전류센서(CS)로 구성된 경우, 제N스테이지에는 전류 검출부(149)가 더 포함된다. 전류 검출부(149)는 전류 미러(Current Mirror) 구조 등으로 구현될 수 있다.

전류 검출부(149)가 모든 스테이지에 포함될 경우, 모든 스테이지의 환경 조건을 참조할 수 있다. 그러나, 이 경우 전류 검출부(149)를 구성하기 위한 비용으로 인하여 제조 단가가 증가할 수 있다. 따라서, 전류 검출부(149)는 적어도 하나의 더미 스테이지에만 포함되는 것이 바람직하다.

이때, 전류 검출부(149)는 짝수 QB노드(QB_E)의 전류를 센싱하고 센싱된 전류를 전류 검출부(149)로 피드백하도록 구성될 수 있다. 또한, 전류 검출부(149)는 홀수 QB노드(QB_O)나 짝수 QB노드(QB_E)의 전류를 센싱하고 센싱된 전류를 전류 검출부(149)로 피드백하도록 구성될 수도 있다.

일례로, 전류 검출부(149)에는 짝수 QB노드(QB_E)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 전류 검출부(149)의 입력단(VDD_N)에 제2전극이 연결된 제8트랜지스터(T8)가 포함될 수 있다. 그리고, 제8트랜지스터(T8)의 제2전극과 전류 검출부(149)의 입력단(VDD_N) 사이에 일단과 타단이 접속된 저항기(R)가 더 포함될 수 있다. 이때, 저항기(R)는 라인 저항을 의미하거나 제어회로인 전류 검출부(149)의 보호를 위해 사용된다.

한편, 실시예에서는 설명의 이해를 돕고자 전류 검출부(149)를 스테이지의 내부에 형성한 것을 일례로 하였다. 그러나, 전류 검출부(149)는 전류 센서(145)의 내부에 포함될 수도 있다.

-전압센서를 이용한 예-

도 10에 도시된 바와 같이, 제2변형예에 따른 내장형 스캔 구동부에는 센서 회로부(145), 시프트 레지스터로 구성된 제N스테이지 및 제N스테이지에 포함된 보상 회로부(147)가 포함된다.

제2변형예에 따른 내장형 스캔 구동부는 센서 회로부(145) 내에 포함된 센서가 전압센서(VS)로 구성된다. 센서 회로부(145) 내에 포함된 센서가 전압센서(VS)로 구성된 경우, 전압센서(VS)의 입력임단자(VDD_N)는 제N스테이지의 Q노드(Q), 홀수 QB노드(QB_Q) 또는 짝수 QB노드(QB_E)의 전압을 센싱하도록 구성된다. 또한, 센서 회로부(145)는 제N스테이지의 Q노드(Q), 홀수 QB노드(QB_Q) 및 짝수 QB노드(QB_E)의 전압을 모두 센싱하도록 구성될 수도 있다.

한편, 위의 설명에서는 홀수 QB노드(QB_O)와 짝수 QB노드(QB_E)가 교번(또는 교류) 구동하도록 구성된 내장형 스캔 구동부를 일례로 설명하였다. 그러나, 내장형 스캔 구동부는 다양한 형태로 구성될 수 있고 또한 본 발명은 이들에 적절히 적용할 수 있는바 이에 대한 이해를 돕기 위해 실시예와 더불어 설명을 덧붙인다.

<제2실시예>

도 11은 제2비교예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도이며, 도 12는 제2실시예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도이다.

-제2비교예-

도 11에 도시된 바와 같이, 제2비교예에 따른 내장형 스캔 구동부의 제N스테이지에는 Q노드 충방전부(T1, T3N), Q노드 리셋부(T3R), 출력 제어부(T6, T7C, T7D) 및 Q노드 안정화부(T3C)가 포함된다. 제N스테이지에 포함된 회로에 대해 개략적으로 설명하면 다음과 같다.

Q노드 충방전부(T1, T3N)는 Q노드(Q)를 충전 또는 방전 구동하는 역할을 한다. Q노드 리셋부(T3R)는 Q노드(Q)를 방전하는 역할을 한다. 출력 제어부(T6, T7C, T7D)는 제N스테이지의 출력단(VG_OUT[n])을 통해 스캔하이전압의 스캔신호를 출력하거나 스캔로우전압의 스캔신호를 출력하는 역할을 한다. Q노드 안정화부(T3C)는 Q노드(Q)의 전압 드랍(Drop)을 방지하는 역할을 한다.

앞서 설명한 바와 같은 회로로 구현된 내장형 스캔 구동부는 1 프레임(1 Frame) 동안 Q노드(Q)가 충전(또는 턴온)되는 시간을 제외하고 제3R, 제7C 및 제7D트랜지스터(T3R, T7C, T7D)가 계속 충전 상태를 유지하며 제N스테이지의 출력단(VG_OUT[n])의 출력을 저전위전원 레벨로 제어하게 된다. 이로 인하여, 장시간 높은 바이어스(Bias) 전압을 인가받는 제3R, 제7C 및 제7D트랜지스터(T3R, T7C, T7D)는 지속적으로 구동 상태를 유지하게 됨에 따라 특성이 저하된다.

한편, 트랜지스터의 특성은 바이어스 전압, 스트레스 시간(Stress Time), 구동 환경(온도 등)에 따라 변하게 된다. 때문에, 제3R, 제7C 및 제7D트랜지스터(T3R, T7C, T7D)는 BTS(Bias Temperature Stress)로 인하여 다른 트랜지스터들 대비 문턱전압 이동(Vth Shift) 현상이 크게 발생하게 된다.

위와 같은 특성 때문에 제2비교예의 내장형 스캔 구동부를 극한 환경 조건(고온 90℃ 이상 / 저온 -30℃ 이상, 1000 시간)에서 구동시키면, 고온 장시간 구동에 따른 트랜지스터의 열화로 문턱전압 이동이 발생하게 된다. 이로 인하여 Q노드(Q)가 플로팅(Floating) 상태가 되고 클록신호에 의해 멀티 신호가 발생하게 된다. 이는 즉, 제6트랜지스터(T6)의 부정확한 충전 상태를 의미하므로 결국 제N스테이지의 출력단(VG_OUT[n])에는 원치않는 멀티 출력이 발생하게 된다.

-제2실시예-

도 12에 도시된 바와 같이, 제2실시예에 따른 내장형 스캔 구동부 또ㅎ는 극한 환경 조건에서 신뢰성을 확보할 수 있도록 센서 회로부(145) 및 센서 회로부(145)와 연동하는 보상 회로부(147)가 포함된다.

센서 회로부(145)는 별도의 전원(VDD)에 의해 독립적으로 구동하는 센서(SN)로 구성된다. 센서(SN)는 내장형 스캔 구동부가 극한 환경 조건 하에 놓여 있는지 여부를 감지한다. 이때, 온도센서(SN)는 내장형 스캔 구동부가 대략 -30℃ 이상의 온도 조건하에 노출될 경우 자신의 출력단을 통해 보상회로 제어신호를 출력한다. 그러면, 보상 회로부(147)는 보상회로 제어신호에 대응하여 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 보상신호를 출력한다.

센서 회로부(145)에 포함된 센서(SN)는 온도센서, 전류센서 또는 전압센서를 이용할 수 있다. 전류센서나 전압센서를 이용할 경우 검출부위의 전류나 전압을 극한 환경 조건과 유사한 환경값으로 데이터화 또는 환산(또는 근사화)할 수 있다. 그러므로, 경우에 따라서는 온도센서를 이용하는 것보다 전류센서 또는 전압센서를 이용할 때 다양하게 변하는 내/외부 환경 변화에 대응하여 보상신호를 출력할 수도 있다.

이하의 설명에서는 센서(SN)가 온도센서로 구성된 것을 예로 설명하되, 센서(SN)가 전류센서 또는 전압센서로 구성될 경우에 대한 구체적인 예는 본 발명의 제1실시예의 변형예들을 참고하면 되므로 이에 대한 예는 생략한다.

보상 회로부(147)는 제N스테이지에 포함된다. 보상 회로부(147)는 트랜지스터로 구성된다. 즉, 보상 회로부(147)는 스테이지와 동일한 GIP 방식으로 구성되며 스테이지 내에 포함된다. 이와 달리, 센서 회로부(145)는 스테이지의 외부(예: 레벨 시프터가 실장된 외부 기판)에 별도로 구성된다. 즉, 센서 회로부(145)는 IC 등으로 구성되며 스테이지 외부에 포함된다.

제2실시예에 따른 내장형 스캔 구동부의 제N스테이지에는 Q노드 충방전부(T1, T3N), Q노드 리셋부(T3R), 출력 제어부(T6, T7C, T7D), Q노드 안정화부(T3C) 및 보상 회로부(Ta, Tb, Tc, Td, T3S, T7S)가 포함된다.

제N스테이지에 포함된 Q노드 충방전부(T1, T3N), Q노드 리셋부(T3R), 출력 제어부(T6, T7C, T7D), Q노드 안정화부(T3C)에 대한 접속 관계 및 이들의 기능은 도 12 및 제1실시예를 통해 유추 가능하므로 이에 대한 설명을 생략한다. 대신, 제2실시예의 특징에 해당하는 보상 회로부(Ta, Tb, Tc, Td, T3S, T7S)에 대해 설명하면 다음과 같다.

보상 회로부(Ta, Tb, Tc, Td, T3S, T7S)에는 제Ta, 제Tb, 제Tc, 제Td, 제T3S, 제T7S트랜지스터(Ta, Tb, Tc, Td, T3S, T7S)가 포함된다.

제Ta트랜지스터(Ta)는 센서 회로부(145)의 제1출력단(VDD_S)에 게이트전극과 제1전극이 연결되고 보상 QQ노드(QQ)에 제2전극이 연결된다. 제Ta트랜지스터(Ta)는 센서 회로부(145)의 제1출력단(VDD_S)으로부터 출력된 제1보상회로 제어신호에 대응하여 보상 QQ노드(QQ)를 충전한다.

제Tb트랜지스터(Tb)는 센서 회로부(145)의 제2출력단(VDD_S_Bar)에 게이트전극과 제1전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 보상 QQ노드(QQ)에 제2전극이 연결된다. 제Tb트랜지스터(Tb)는 센서 회로부(145)의 제2출력단(VDD_S_Bar)으로부터 출력된 제2보상회로 제어신호에 대응하여 보상 QQ노드(QQ)를 방전한다.

제Tc트랜지스터(Tc)는 보상 QQ노드(QQ)에 게이트전극이 연결되고 제N-1클록신호라인(CLK[n-1])에 제1전극이 연결되고 제T3S트랜지스터(T3S)의 게이트전극에 제2전극이 연결된다. 제Tc트랜지스터(Tc)는 보상 QQ노드(QQ)의 전위에 대응하여 턴온 또는 턴오프되고 제N-1클록신호라인(CLK[n-1])을 통해 공급된 제N-1클록신호를 제T3S트랜지스터(T3S)의 게이트전극에 전달하는 역할을 한다. 즉, 제Tc트랜지스터(Tc)는 제T3S트랜지스터(T3S)를 턴온 또는 턴오프하는 역할을 한다.

제Td트랜지스터(Td)는 보상 QQ노드(QQ)에 게이트전극이 연결되고 제N+2클록신호라인(CLK[n+2])에 제1전극이 연결되고 제T7S트랜지스터(T7S)의 게이트전극에 제2전극이 연결된다. 제Td트랜지스터(Td)는 보상 QQ노드(QQ)의 전위에 대응하여 턴온 또는 턴오프되고 제N+2클록신호라인(CLK[n+2])을 통해 공급된 제N+2클록신호를 제T7S트랜지스터(T7S)의 게이트전극에 전달하는 역할을 한다. 즉, 제Td트랜지스터(Td)는 제T7S트랜지스터(T7S)를 턴온 또는 턴오프하는 역할을 한다.

제T3S트랜지스터(T3S)는 제Tc트랜지스터(Tc)의 제2전극에 게이트전극이 연결되고 제N-1스테이지의 출력단(VG_OUT[n-1])에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. 제T3S트랜지스터(T3S)는 제N-1스테이지의 출력단(VG_OUT[n-1])의 전위에 대응하여 Q노드(Q)를 충전 또는 방전 구동하는 역할을 한다.

제T7S트랜지스터(T7S)는 제Td트랜지스터(Td)의 제2전극에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 제N스테이지의 출력단(VG_OUT[n])에 제2전극이 연결된다. 제T7S트랜지스터(T7S)는 제N+2클록신호에 대응하여 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 보상신호를 출력한다. 제T7S트랜지스터(T7S)는 보상 풀다운트랜지스터로서의 역할을 한다.

한편, 센서 회로부(145)의 제1출력단(VDD_S)으로부터 로직하이에 해당하는 제1보상회로 제어신호가 출력될 경우, 보상 QQ노드(QQ)는 충전 상태가 되고 제T7S트랜지스터(T7S)는 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 보상신호를 출력한다. 보상 QQ노드(QQ)가 충전 상태가 되었다는 것은 보상 동작을 수행할 만큼 내장형 스캔 구동부가 극한 환경 조건 하에 놓여 있다는 것을 의미한다.

이와 달리, 센서 회로부(145)의 제2출력단(VDD_S)으로부터 로직하이에 해당하는 제2보상회로 제어신호가 출력될 경우, 보상 QQ노드(QQ)는 방전 상태가 되고 제T7S트랜지스터(T7S)는 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 보상신호를 미출력한다. 보상 QQ노드(QQ)가 방전 상태가 되었다는 것은 보상 동작을 수행하지 않아도 될 만큼 내장형 스캔 구동부가 극한 환경 조건 하에 놓여 있지 않다는 것을 의미한다.

한편, 위의 설명에서는 센서 회로부(145)가 제1 및 제2출력단(VDD_S, VDD_S_Bar)을 포함하는 2개의 출력단을 갖는 것을 일례로 하였다. 그러나, 제Tb트랜지스터(Tb)가 N타입이 아닌 P타입으로 구성된 경우 로직하이나 로직로우를 이용하여 2개의 트랜지스터를 선택구동할 수 있게 되므로 센서 회로부(145)의 출력단을 하나로 통합할 수도 있다.

<제3실시예>

도 13은 제3비교예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도이며, 도 14는 제3실시예에 따른 내장형 스캔 구동부의 제N스테이지에 대한 회로 구성 예시도이다.

-제3비교예-

도 13에 도시된 바와 같이, 제3비교예에 따른 내장형 스캔 구동부의 제N스테이지에는 Q노드 충방전부(W1, W3, W3N), 노드 제어부(W4N, W4, W5Vdd, W5Q, W5) 및 출력 제어부(W6, W7)가 포함된다. 제N스테이지에 포함된 회로에 대해 개략적으로 설명하면 다음과 같다.

Q노드 충방전부(W1, W3, W3N)는 Q노드(Q)를 충전 또는 방전 구동하는 역할을 한다. 노드 제어부(W4N, W4, W5Vdd, W5Q, W5)는 제N스테이지의 Q노드(Q) 및 QB노드(QB)를 충전 또는 방전 구동하는 역할을 한다. 출력 제어부(W6, W7)는 제N스테이지의 출력단(VG_OUT[n])을 통해 스캔하이전압의 스캔신호를 출력하거나 스캔로우전압의 스캔신호를 출력하는 역할을 한다.

앞서 설명한 바와 같은 회로로 구현된 내장형 스캔 구동부는 1 프레임(1 Frame) 동안 Q노드(Q)가 충전(또는 턴온)되는 시간을 제외하고 제W3N, 제W3 및 제W7트랜지스터(W3N, W3, W7)가 계속 충전 상태를 유지하며 제N스테이지의 출력단(VG_OUT[n])의 출력을 저전위전원 레벨로 제어하게 된다. 이로 인하여, 장시간 높은 바이어스(Bias) 전압을 인가받는 제W3N, 제W3 및 제W7트랜지스터(W3N, W3, W7)는 지속적으로 구동 상태를 유지하게 됨에 따라 특성이 저하된다.

한편, 트랜지스터의 특성은 바이어스 전압, 스트레스 시간(Stress Time), 구동 환경(온도 등)에 따라 변하게 된다. 때문에, 제W3N, 제W3 및 제W7트랜지스터(W3N, W3, W7)는 BTS(Bias Temperature Stress)로 인하여 다른 트랜지스터들 대비 문턱전압 이동(Vth Shift) 현상이 크게 발생하게 된다.

위와 같은 특성 때문에 제3비교예의 내장형 스캔 구동부를 극한 환경 조건(고온 90℃ 이상 / 저온 -30℃ 이상, 1000 시간)에서 구동시키면, 고온 장시간 구동에 따른 트랜지스터의 열화로 문턱전압 이동이 발생하게 된다. 이로 인하여 Q노드(Q)가 플로팅(Floating) 상태가 되고 클록신호에 의해 멀티 신호가 발생하게 된다. 이는 즉, 제6트랜지스터(W6)의 부정확한 충전 상태를 의미하므로 결국 제N스테이지의 출력단(VG_OUT[n])에는 원치않는 멀티 출력이 발생하게 된다.

-제3실시예-

도 14에 도시된 바와 같이, 제3실시예에 따른 내장형 스캔 구동부 또ㅎ는 극한 환경 조건에서 신뢰성을 확보할 수 있도록 센서 회로부(145) 및 센서 회로부(145)와 연동하는 보상 회로부(147)가 포함된다.

제3실시예에 따른 내장형 스캔 구동부의 제N스테이지에는 Q노드 충방전부(W1, W3, W3N), 노드 제어부(W4N, W4, W5Vdd, W5Q, W5) 및 출력 제어부(W6, W7)가 포함된다. 제N스테이지에 포함된 회로에 대해 개략적으로 설명하면 다음과 같다.

제N스테이지에 포함된 Q노드 충방전부(W1, W3, W3N), 노드 제어부(W4N, W4, W5Vdd, W5Q, W5) 및 출력 제어부(W6, W7)에 대한 접속 관계 및 이들의 기능은 도 14 및 제1실시예를 통해 유추 가능하므로 이에 대한 설명을 생략한다. 대신, 제3실시예의 특징에 해당하는 보상 회로부(W3L, W4L, W5QL, W7L)에 대해 설명하면 다음과 같다.

보상 회로부(W3L, W4L, W5QL, W7L)에는 제W3L, 제W4L, 제W5QL, 제W7L트랜지스터(W3L, W4L, W5QL, W7L)가 포함된다.

제W4L트랜지스터(W4L)는 센서 회로부(145)의 출력단(VDD_L)에 게이트전극과 제1전극이 연결되고 보상 QQ노드(QQ)에 제2전극이 연결된다. 제W4L트랜지스터(W4L)는 센서 회로부(145)의 출력단(VDD_L)로부터 출력된 보상회로 제어신호에 대응하여 보상 QQ노드(QQ)를 충전 또는 방전 구동한다.

제W3L트랜지스터(W3L)는 보상 QQ노드(QQ)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. 제W3L트랜지스터(W3L)는 보상 QQ노드(QQ)의 전위에 대응하여 Q노드(Q)를 방전한다.

제W5QL트랜지스터(W5QL)는 Q노드(Q)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 보상 QQ노드(QQ)에 제2전극이 연결된다. 제W5QL트랜지스터(W5QL)는 Q노드(Q)의 전위에 대응하여 보상 QQ노드(QQ)를 방전한다.

제W7L트랜지스터(W7L)는 보상 QQ노드(QQ)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 제N스테이지의 출력단(VG_OUT[n])에 제2전극이 연결된다. 제W7L트랜지스터(W7L)는 보상 QQ노드(QQ)의 전위에 대응하여 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 보상신호를 출력한다. 제W7L트랜지스터(W7L)는 보상 풀다운트랜지스터로서의 역할을 한다.

한편, 센서 회로부(145)의 출력단(VDD_L)으로부터 로직하이에 해당하는 보상회로 제어신호가 출력될 경우, 보상 QQ노드(QQ)는 충전 상태가 되고 제W7L트랜지스터(W7L)는 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 보상신호를 출력한다. 보상 QQ노드(QQ)가 충전 상태가 되었다는 것은 보상 동작을 수행할 만큼 내장형 스캔 구동부가 극한 환경 조건 하에 놓여 있다는 것을 의미한다.

이와 달리, 센서 회로부(145)의 출력단(VDD_L)으로부터 로직로우에 해당하는 보상회로 제어신호가 출력될 경우, 보상 QQ노드(QQ)는 방전 상태가 되고 제W7L트랜지스터(W7L)는 제N스테이지의 출력단(VG_OUT[n])의 출력을 보완하는 보상신호를 미출력한다. 보상 QQ노드(QQ)가 방전 상태가 되었다는 것은 보상 동작을 수행하지 않아도 될 만큼 내장형 스캔 구동부가 극한 환경 조건 하에 놓여 있지 않다는 것을 의미한다.

한편, 트랜지스터는 게이트전극을 제외한 2개의 전극이 접속 방향에 따라 소오스전극이 되거나 드레인전극이 될 수 있다. 그러므로, 본 발명에서는 트랜지스터의 소오스전극과 드레인전극이 되는 2개의 전극을 제1전극과 제2전극으로 표현하였음을 이해해야 한다.

이상의 설명을 통해 알 수 있듯이, 본 발명은 극한 환경 조건에서도 신뢰성을 확보할 수 있도록 구현된 스캔 구동부 및 이를 이용한 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 다양하게 변하는 내/외부 환경 조건 하에서도 신뢰성을 유지할 수 있음은 물론 노드의 열화 정도를 감지하고 이에 대응하여 보상신호를 출력할 수 있도록 구현된 스캔 구동부 및 이를 이용한 표시장치를 제공하는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시패널 110: 타이밍 제어부
120: 데이터 구동부 130, 140: 스캔 구동부
130: 레벨 시프터 140: 시프트 레지스터
145: 센서 회로부 147: 보상 회로부
149: 전류 검출부
STG[n] ~ STG[n+2]: 다수의 스테이지들

Claims

표시패널;
상기 표시패널에 데이터신호를 공급하는 데이터 구동부; 및
상기 표시패널의 비표시영역에 형성되며 다수의 스테이지들로 구성된 시프트 레지스터와 상기 표시패널의 외부에 형성된 레벨 시프터를 포함하고, 상기 시프트 레지스터와 상기 레벨 시프터를 이용하여 상기 표시패널에 스캔신호를 공급하는 스캔 구동부를 포함하며,
상기 스캔 구동부는
상기 내부 및 외부 환경 조건을 감지하고 감지 결과를 기반으로 보상회로 제어신호를 생성하는 센서 회로부와,
상기 보상회로 제어신호에 대응하여 상기 다수의 스테이지들의 출력을 보완하는 보상신호를 생성하는 보상 회로부를 포함하는 표시장치.
제1항에 있어서,
상기 센서 회로부는
상기 내부 및 외부 환경 조건을 감지하는 온도센서,
제N스테이지의 Q노드 또는 QB노드를 통해 흐르는 전류를 감지하는 전류센서 및
상기 제N스테이지의 Q노드 또는 QB노드를 통해 흐르는 전압을 감지하는 전압센서 중 하나로 선택되는 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 보상 회로부는
상기 다수의 스테이지들의 출력단을 통해 스캔하이전압의 스캔신호 및 스캔로우전압의 스캔신호가 안정적으로 출력되도록 기존 회로에 대한 대체 동작을 하도록 구성되는 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 보상 회로부는
상기 다수의 스테이지들의 Q노드 또는 QB노드를 제어하는 회로에 대응되도록 구성되거나 상기 Q노드 또는 상기 QB노드를 구성하는 트랜지스터보다 적은 개수의 트랜지스터로 구성되는 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 보상 회로부는
상기 센서 회로부의 출력단자에 게이트전극과 제1전극이 연결되고 보상 노드에 제2전극이 연결된 제1트랜지스터와,
상기 보상 노드에 게이트전극이 연결되고 저전위전원을 전달하는 저전위전원라인에 제1전극이 연결되고 제N스테이지의 Q노드에 제2전극이 연결된 제2트랜지스터와,
상기 제N스테이지의 Q노드에 게이트전극이 연결되고 상기 저전위전원라인에 제1전극이 연결되고 보상 노드에 제2전극이 연결된 제3트랜지스터와,
상기 보상 노드에 게이트전극이 연결되고 상기 저전위전원라인에 제1전극이 연결되고 상기 제N스테이지의 출력단에 제2전극이 연결된 제4트랜지스터를 포함하는 표시장치.
제1항에 있어서,
상기 보상 회로부는
상기 센서 회로부의 제1출력단자에 게이트전극과 제1전극이 연결되고 보상 노드에 제2전극이 연결된 제1트랜지스터와,
상기 센서 회로부의 제2출력단자에 게이트전극이 연결되고 저전위전원을 전달하는 저전위전원라인에 제1전극이 연결되고 보상 노드에 제2전극이 연결된 제2트랜지스터와,
상기 보상 노드에 게이트전극이 연결되고 제N-1클록신호라인에 제1전극이 연결된 제3트랜지스터와,
상기 제3트래지스터의 제2전극에 게이트전극이 연결되고 제N-1스테이지의 출력단에 제1전극이 연결되고 제N스테이지의 Q노드에 제2전극이 연결된 제4트랜지스터와,
상기 보상 노드에 게이트전극이 연결되고 제N+2클록신호라인에 제1전극이 연결된 제5트랜지스터와,
상기 제5트랜지스터의 제2전극에 게이트전극이 연결되고 상기 저전위전원라인에 제1전극이 연결되고 상기 제N스테이지의 출력단에 제2전극이 연결된 제6트랜지스터를 포함하는 표시장치.
레벨 시프터;
상기 레벨 시프터로부터 출력된 신호 및 전원을 기반으로 스캔 신호를 생성하도록 다수의 스테이지들로 구성된 시프트 레지스터;
상기 시프트 레지스터의 내부 및 외부 환경 조건을 감지하고 감지 결과를 기반으로 보상회로 제어신호를 생성하는 센서 회로부; 및
상기 보상회로 제어신호에 대응하여 상기 다수의 스테이지들의 출력을 보완하는 보상신호를 생성하는 보상 회로부를 포함하는 스캔 구동부.
제7항에 있어서,
상기 센서 회로부는
상기 내부 및 외부 환경 조건을 감지하는 온도센서,
제N스테이지의 Q노드 또는 QB노드를 통해 흐르는 전류를 감지하는 전류센서 및
상기 제N스테이지의 Q노드 또는 QB노드를 통해 흐르는 전압을 감지하는 전압센서 중 하나로 선택되는 것을 특징으로 하는 스캔 구동부.
제7항에 있어서,
상기 보상 회로부는
상기 다수의 스테이지들의 출력단을 통해 스캔하이전압의 스캔신호 및 스캔로우전압의 스캔신호가 안정적으로 출력되도록 기존 회로에 대한 대체 동작을 하도록 구성되는 것을 특징으로 하는 스캔 구동부.
제7항에 있어서,
상기 보상 회로부는
상기 다수의 스테이지들의 출력단을 통해 스캔하이전압의 스캔신호 및 스캔로우전압의 스캔신호가 안정적으로 출력되도록 기존 회로에 대한 대체 동작을 하도록 구성되는 것을 특징으로 하는 스캔 구동부.