KR20150142397A - 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 디스플레이 장치 - Google Patents

박막 트랜지스터, 그 제조 방법 및 이를 포함하는 디스플레이 장치 Download PDF

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KR20150142397A
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Abstract

본 발명은 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 디스플레이 장치에 관한 것이다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 채널층으로서 In2O3 를 포함하는 매트릭스; 및 상기 매트릭스에 리튬(Li) 금속이 도핑된 금속 산화물 반도체를 포함한다.

Description

박막 트랜지스터, 그 제조 방법 및 이를 포함하는 디스플레이 장치{Thin film transistor, method of fabricating the same, and display device having the same}
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 금속 산화물 박막의 채널층을 갖는 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 디스플레이 장치에 관한 것이다.
최근, 반도체 제조 기술의 발달에 따라, 액정 디스플레이(LCD), 전계 방출 디스플레이(FED), 전기 영동 디스플레이(EPD), 유기ㆍ무기 발광(organicㆍinorganic electrolumininance) 소자 및 자기 볼 디스플레이와 같은 전자 디스플레이 장치 또는 디지털 카메라와 같은 촬상 장치의 시장이 확대되고 있다. 일반적으로, 이들 전자 디스플레이 장치 또는 촬상 장치에는, 발광 부재 또는 수광 부재를 구동하기 하기 위한 스위칭 소자로서 능동형 매트릭스 회로가 제공되며, 상기 능동형 매트릭스 회로는 전계 효과 박막 트랜지스터에 의해 구현된다.
전자 디스플레이 장치의 경우, 상기 전계 효과 박막 트랜지스터의 활성층으로서, 비정질 실리콘 박막 또는 다결정질 실리콘 박막이 광범위하게 적용되어 왔다. 전계 효과 박막 트랜지스터에 있어서, 동일한 게이트 전압과 드레인 전압 하에서 높은 구동 전류를 얻기 위해서는, 채널의 폭을 증가시키는 것이 유리하다. 또한, 전자 디스플레이 장치의 고해상도화와 대형화를 위해서는 높은 전하 이동도를 요구한다. 그러나, 채널의 폭을 증가시키는 것은 광투과도가 낮은 실리콘계 박막의 경우에는 유효 개구율의 한계를 갖는다. 전하 이동도 측면에서, 비정질 실리콘 박막의 낮은 이동도를 개선하기 위하여 다결정질 실리콘 박막을 구현하려는 시도가 있다. 그러나, 다결정질 실리콘 박막은 대면적에서 균일한 결정화를 얻기 어렵고 고가의 공정 비용이 소요되어 한계에 직면하고 있다.
최근, 채널의 폭을 증가시키지 않으면서도 고이동도를 갖는 활성층으로서, ZnO 또는 In-Ga-Zn-O과 같은 광학적으로 투명한 산화물 반도체 박막이 제안되었다. 이에 관하여는, 미국 특허 공보 제7067843호 및 미국 특허 공개공보 제2006/0108636호를 참조할 수 있다. 그러나, 이들 산화물 반도체 박막은 실용화 단계에서 실리콘계 박막을 대체할만한 수준이 미치지 못하거나 복잡한 3 성분 이상의 조성으로 인하여 제조가 어려우며, 소자의 장기적인 전기적 안정성을 확보하지 못하는 문제점이 있다.
또한, 향후 폴리머를 소재로 하는 기판을 사용하는 플렉서블의 전자 소자에서는 고온 공정이 불가능하기 때문에 저온 공정에 의해서도 제조될 수 있는 우수한 특성을 갖는 활성층 물질의 선택과 그 박막 형성 기술의 확보가 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 반도체 활성층이 전자기파 스펙트럼의 가시 광선 영역에서 투명하여 채널 폭에 의한 유효 면적 감소가 작고, 높은 전하 이동도와 낮은 문턱 전압을 가짐으로써 디스플레이 장치의 대면적화와 고해상도화에 적합한 구동 소자로서 적용 가능하고, 전력 소모가 적은 전계 효과 박막 트랜지스터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 전술한 이점을 갖는 전계 효과 박막 트랜지스터의 저온 형성이 가능하여 기판 선택의 범위가 크고, 대면적화가 가능한 전계 효과 박막 트랜지스터의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 고속 스위칭 소자를 이용한 대면적 및 고해상도를 가지며, 바람직하게는 플렉시블 디스플레이 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터는, 반도체 채널층 및 게이트 구조를 갖는 박막 트랜지스터로서, 상기 반도체 채널층이 In2O3 를 포함하는 매트릭스; 및 상기 매트릭스에 도핑된 리튬(Li) 금속을 포함한다.
또한, 상기 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 금속 산화물 박막 트랜지스터의 제조 방법은, 기판을 제공하는 단계; 용매 내에 리튬 전구체 및 인듐 산화물 전구체를 함유하는 혼합 용액을 제공하는 단계; 및 상기 혼합 용액을 상기 기판 상에 코팅하는 단계를 포함한다.
또한, 상기 또 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 능동 매트릭스 패널 디스플레이 장치는, 기판; 및 상기 기판 상에 형성되고 복수의 화소들에 대응되도록 어레이 형태로 배치되는 복수의 스위칭 소자를 포함하는 능동 매트릭스 패널 디스플레이 장치로서, 상기 스위칭 소자는, In2O3 를 포함하는 매트릭스; 및 상기 매트릭스에 도핑된 Li 금속을 포함하는 활성층; 상기 활성층 상에 배치되는 게이트 절연막을 사이에 두고 상기 활성층의 일부 또는 전부와 중첩되는 게이트 도전막; 및 상기 게이트 도전막에 의해 이격된 상기 활성층의 양 측부에 형성된 소오스 및 드레인 영역을 포함하는 박막 트랜지스터인 디스플레이 장치이다.
전술한 본 발명의 실시예에 따른 박막 트랜지스터는 활성층으로서 높은 광투과도를 갖는 In2O3 를 포함하는 매트릭스에 산소와 전기음성도의 차이가 큰 Li 이온을 도핑하여 저온 형성된 상기 매트릭스의 결정성을 향상시켜서 전하 이동도를 증가시키고, 산소 공핍 결함 밀도를 억제하여 In2O3 매트릭스 내 자유전자 농도가 트랜지스터의 채널층으로서 적용 가능한 정도로 감소시킬 수 있다. 이로써, 본 발명의 실시예에 따르면, 투명 소자에서 채널 폭에 의한 유효 면적 감소 문제를 개선하고, 높은 전하 이동도와 낮은 문턱 전압을 갖는 디스플레이 장치의 대면적화와 고해상도화에 적합한 구동 소자를 제공하고, 전력 소모가 적은 전계 효과 박막 트랜지스터가 제공될 수 있다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은 종래의 In 계 산화물인 In-Ga-Zn-O와 비교시, 리튬을 도핑하는 것만으로도 저온 형성이 가능하고, 이를 용액법에 의해 구현함으로써, 제조가 용이하고, 플렉시블 소자의 구현에 적합한 제조 공정이 제공할 수 있다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는 전술한 이점을 갖는 박막 트랜지스터를 구동 소자로 사용함으로써 대면적과 고해상도를 가질 뿐만 아니라, 상기 구동 소자의 저온 형성 공정에 의해 플렉시블 디스플레이 장치를 제공할 수 있다.
도 1a 및 도 1b는 각각 본 발명의 실시예에 따른 박막 트랜지스터들을 도시하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 용액법에 의해 제조된 리튬이 도핑된 In2O3 매트릭스층 및 리튬이 도핑되지 않은 비교 실시예에 따른 X선 회절 그래프이다.
도 3a 내지 도 3c는 전술한 본 발명의 실시예에 따른 샘플 A, B, 및 C의 원자간력 현미경(Atomic force microscope)의 분석 이미지이며, 도 3d는 비교 실시예에 따른 샘플 R1의 원자간력 현미경의 분석 이미지이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 리튬이 도핑된 In2O3 매트릭스층과 비교 실시예에 따른 리튬이 도핑되지 않은 순수 In2O3 매트릭스층을 활성층으로서 사용하는 박막 트랜지스터의 전압(VG)-드레인 전류(ID)의 측정 결과를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
본 명세서에서 사용된 "비정질 구조"라는 용어는 일반적으로 원자들이 분명한 주기적 배열을 결여하고 있는 낮은 정도의 질서도를 갖는 비결정질 구조를 의미하며, 이는 상기 비결정질 구조 내에 마이크로 결정이 형성된 구조도 포함하는 것으로 해석되어야 한다.
도 1a 및 도 1b는 각각 본 발명의 실시예에 따른 박막 트랜지스터들(100, 200)을 도시하는 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(10) 상에 박막 트랜지스터(100, 200)가 형성된다. 기판(10)은 박막 트랜지스터(100, 200)의 형성 공정과 양립할 수 있으며, 박막 트랜지스터(100, 200)가 형성될 절연성 표면을 제공할 수 있는 재료로부터 선택될 수 있다. 예를 들면, 기판(10)은 유리 또는 수지계 재료와 같은 투광성 재료를 포함할 수 있다. 상기 수지계 재료는 가요성(flexibility)을 갖고 유리에 비해 가볍기 때문에 플렉시블 디스플레이 소자를 위해 바람직하다. 예를 들면, 상기 수지계 재료는, 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)와 같은 폴리에스테르 수지; 폴리에틸렌 수지; 염화 폴리비닐 수지; 폴리카보네이트(PC); 폴리에테리 술폰(PES); 폴리에테르 에테르케톤(PEEK); 황화 폴리페닐렌(PPS) 또는 이들의 혼합물 또는 적층 구조일 수 있다. 또 다른 예로서, 기판(10)은 통상의 반도체 제조 공정이 가능한 Si 또는 Ge와 같은 Ⅳ족 반도체, SiGe와 같은 혼합 반도체, GaAs과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 CdS와 같은 Ⅱ-Ⅵ족 반도체 재료로 형성될 수 있다. 그러나, 이들은 예시적일 뿐, 본 발명은 이에 제한되지 않으며, 예를 들면, 기판(10)은 알루미늄 산화물과 같은 세라믹 재료 또는 절연층으로 코팅된 금속 시트 또는 하지에 집적 회로가 형성된 집적 회로층일 수도 있다.
일부 실시예에서는, 기판(10) 상에 박막 트랜지스터(100, 200)를 형성하기 전에, 기판(10) 표면의 불순물을 제거하거나, 불순물의 확산 또는 부착 특성을 개선하기 위한 적절한 표면 처리를 수행할 수 있다. 예를 들면, 기판(10) 표면에 대하여 플라즈마 처리 또는 과산화 수소수, 에탄올 및 아세톤과 같은 약액 또는 탈이온화수를 이용한 세정 공정을 통하여 불순물을 제거할 수 있다. 또한, 기판(10)과 박막 트랜지스터(100, 200) 사이에서 발생하는 불순물의 확산이나 부착 특성을 개선하기 위하여, 기판(10) 상에 실리콘 산화막, 금속 산화막 또는 금속 질화막과 같은 부가층(미도시)의 형성 공정을 수행할 수도 있다.
전술한 바와 같이 준비된 기판(10) 상에 형성된 박막 트랜지스터(100, 200)는 활성층(13a, 13b) 및 게이트 절연막(12a, 12b)을 사이에 두고 활성층(13a, 13b)의 적어도 일부와 중첩되는 게이트 도전막(11a, 11b) 및 소오스 및 드레인 전극들(14a, 14b)을 포함할 수 있다. 일부 실시예에서는, 활성층(13a, 13b)과 소오스 및 드레인 전극들(14a, 14b) 사이에 오믹 접촉을 위한 부가층(미도시)이 더 형성될 수도 있다. 또한, 게이트 절연막(12a, 12b)과 게이트 도전막(11a, 11b) 사이에 부착 특성을 개선하기 위하여, Ti, Cr, W, Ta, Mo, Ni 또는 이들의 합금으로부터 선택된 부가층(미도시)을 더 형성할 수도 있다.
도 1a에 도시된 박막 트랜지스터(100)는, 활성층(13a) 상에 순차대로 게이트 절연막(12a) 및 게이트 도전막(11a)을 형성하여, 활성층(13a)을 기준으로 게이트 도전막(11a)이 기판(10)의 반대쪽에 배치되는 상부 게이트 구조를 갖는다. 다른 실시예로서, 도 1b에 도시된 박막 트랜지스터(200)는, 게이트 도전막(11b) 상에 순차대로 게이트 절연막(12b) 및 활성층(13b)이 형성되어, 활성층(13b)를 기준으로 게이트 도전막(11b)이 기판(10) 측에 배치되는 하부 게이트 구조를 갖는다. 도 1a 및 도 1b에 도시된 박막 트랜지스터들(100, 200)의 구조는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 본 발명의 실시예에 따른 박막 트랜지스터는 당해 기술분야에 잘 알려진 바와 같이, 활성층(13a, 13b)에 소스 및 드레인 전극들(14a, 14b)이 접합하는 방식에 따라 스태거드 형(Staggered type) 또는 평면형(Coplanar type) 트랜지스터일 수도 있다.
활성층(13a, 13b)은 In2O3 를 포함하는 매트릭스(이하, In2O3 매트릭스라 함) 및 상기 매트릭스에 도핑된 리튬(Li) 금속을 포함한다. 상기 매트릭스 내 리튬(Li)과 인듐(In)의 총 몰수에 대한 리튬(L)의 몰비는 0.01 % 내지 20 %의 범위 내이다. 리튬 함량이 0.01 % 미만인 경우에는 산소 결함의 제어가 충분하지 않아 도체이고, 리튬 함량이 20 %를 초과하면, 결정화는 일어나지만, 리튬 이온이 전하 억제제로서 작용하기 때문에 자유전자의 농도가 감소하고 리튬에 의한 전하의 스캐터링에 의해 오히려 이동도가 감소하고 온 전류의 크기가 감소되어 트랜지스터의 채널층으로 적용하기 어렵다. 바람직하게는, 상기 리튬 함량은 200 ℃ 내지 300 ℃의 범위의 저온 형성시에도 결정화가 일어나면서 캐리어 수의 감소 및 산란의 증가 효과가 나타나지 않는 10 % 내지 20 % 범위 내이다. 상기 리튬이 도핑된 In2O3 매트릭스는 N 형 증가형(enhanced)으로 동작하며, 리튬이 도핑되지 않은 순수한 In2O3 매트릭스와 비교시, 전계 효과 전하 이동도(μFE)의 극적인 향상과 문턱 전압의 감소가 나타난다.
또한, 순수한 In2O3 매트릭스 내에 리튬(Li)을 도핑함으로써 비정질의 순수한 In2O3 매트릭스가 저온 공정에서도 결정상으로 변해가며, 리튬(Li)의 도핑량이 증가할수록 결정립의 크기가 증가되고, 이로써 전하 이동도가 향상될 수 있다. 상기 리튬이 도핑된 In2O3 매트릭스의 두께는 20 nm 내지 2,000 nm의 범위 내이다. 20 nm 미만의 두께를 갖는 In2O3 매트릭스에서는 충분한 전하 농도와 전계 이동도를 얻을 수 없으며, In2O3 매트릭스의 두께가 2,000 nm를 초과하면 벌크 효과가 나타날 수 있으므로 바람직하지 않다.
In2O3 산화물은 In의 5s 오비탈의 등방성과 작은 유효질량으로 인해 우수한 이동도를 가지고 있어 투명 전도막으로서 널리 응용되지만, 활성층으로 사용되기 위해서는 전도성 기구인 산소 공핍 결함의 제어가 필요하다. 본 발명의 실시예에 따르면, 산소와 전기음성도의 차이가 큰 Li 이온이 In2O3 매트릭스 내에 첨가되어 저온 형성된 In2O3 매트릭스의 결정성을 향상시켜서 이동도를 증가시키고, 산소 공핍 결함 밀도를 억제함으로써 In2O3 매트릭스 내 자유전자 농도를 트랜지스터의 채널로서 적용 가능한 정도로 감소시킬 수 있다. 또한, 상기 In2O3 매트릭스 내 Li 이온의 첨가에 의해 트랩 밀도도 감소되어 순수한 In2O3 매트릭스에 비하여 S.S factor가 개선될 수도 있다. 이와 같은 본 발명의 실시예에 따른 리튬이 도핑된 In2O3 매트릭스가 트랜지스터의 채널층으로서 갖는 이점에 관한 정량적 특성에 대하여는 후술하도록 한다.
활성층(13a, 13b)은 저온 증착 공정이 가능한 용액법, 전자빔 증착법, 레이저 융착법(laser ablation) 또는 스퍼터링법에 의하여 형성될 수 있지만, 바람직하게는 용액법에 의해 형성될 수 있다. 상기 용액법에 의한 리튬이 도핑된 In2O3 매트릭스의 형성은, 용매 내에 리튬 전구체 및 인듐 전구체가 분산된 혼합 용액을 제공하고, 이후, 상기 혼합 용액을 기판 상에 코팅하여 건조 및 소성함으로써 달성된다.
일 실시예에서, 상기 리튬 전구체는 리튬염, 예를 들면, 리튬 질산염(Lithium nitrate), 리튬 수산화염(Lithium hydrate), 또는 리튬질산수산화염(Lithium nitrate hydrate)을 포함할 수 있다. 또한, 상기 인듐 전구체는 인듐염, 예를 들면, 인듈 질산염(Indium nitrate) 또는 인듐수산화염(Indium hydrate) 또는 인듐질산수산화염(Indium nitrate hydrate; In(NO3)3.xH2O)을 포함할 수 있다. 상기 혼합 용액 내에서, 인듐과 리튬 전구체의 총 몰수에 대한 리튬 전구체의 몰비는 0.01 % 내지 20 %의 범위 내일 수 있다.
상기 혼합 용액의 제조를 위한 상기 용매는, 예를 들면, 클로로폼, N-메틸피롤리돈, 아세톤, 시클로펜탄온, 시클로헥산온, 메틸에틸케톤, 에틸셀로솔브아세테이트, 부틸아세테이트, 에틸렌글리콜, 크실렌, 테트라하이드로퓨란, 디메틸포름아미드, 클로로벤젠, 메탄올, 에탄올, 이소프로판올, 테트라히드로푸르푸릴 알코올, 부탄올, 부틸 아세테이트, 메톡시에탄올, 1-메톡시-2-프로판올, 톨루엔, 디메틸아세트아미드(DMAc), 디메틸포름아미드(DMF), N-메틸-2-피롤리돈(NMP), 에틸아세테이트 및 아세토니트릴로 구성되는 군에서 선택되는 용매를 단독으로 사용하거나 2종 이상을 임의의 비율로 혼합된 혼합 용매일 수 있다. 그러나, 상기 용매는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 상기 용매는 용액법에 의한 박막 형성시 리튬의 급격한 산화에 의한 폭발 및 연소를 방지할 수 있는 비수계 전해액일 수도 있다. 상기 비수계 전해액은, 예를 들면, 에틸렌카르보네이트, 프로필렌카르보네이트, 디메틸카르보네이트와 같은 카르보네이트와 같은 탄화수소체를 포함할 수도 있다.
상기 혼합 용액을 기판 상에 코팅하는 것은, 드롭 캐스팅, 스핀 코팅, 블레이드 법, 잉크젯 코팅, 스프레이 분사법, 스크린 인쇄법 또는 그라비아 법으로 수행될 수 있다. 이들 코팅법은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 상기 용액법에 의한 활성층의 두께 조절은 상기 용매 내에 첨가되는 리튬 전구체 및 인듐 전구체의 총 농도에 의해 조절될 수 있다. 상기 용액법은 대면적 공정이 가능할 뿐만 아니라 저온 박막 형성이 가능하여 종래의 유리 기판 이외에도 전술한 바와 같은 경량의 수지계 가요성 기판이 사용될 수 있다. 특히 가요성 기판이 적용되는 경우, 롤투롤(roll-to-roll) 공정과 같은 대면적 증착 공정이 가능한 이점이 있다.
상기 기판 상에 코팅된 박막의 소성은 열처리에 의해 수행될 수 있다. 예를들면, 비활성 분위기 또는 산소 분위기에서 200 ℃ 내지 300 ℃ 의 온도 범위 내에서 수행될 수 있다.
활성층(13a, 13b)과 접하는 게이트 절연막(12a, 12b)은 실리콘 활성층의 열산화, 또는 스퍼터링 및 플라즈마강화 화학기상증착법에 의해 증착된 실리콘 산화물층을 포함할 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 게이트 절연막(12a, 12b)은 원자층 증착법 또는 플라즈마강화 화학기상증착법에 의해 증착되는 실리콘 산화물보다 높은 유전율 갖는 예를 들면, 실리콘 질화물 (Si3N4), 하프늄 산화물 (HfO2), 알루미늄 산화물 (Al2O3), 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 가돌리늄 산화물 (Gd2O3), 지르코늄 산화물 (ZrO2), 바륨 지르코늄 타이타늄 산화물(BaZrTiO3), 바륨 스트론튬 타이타늄 산화물(BaSrTiO3)과 같은 고유전율 재료, 또는 실리콘 산화물을 포함하는 전술한 2 이상의 적층 구조를 포함할 수 있다. 이들 게이트 절연막(12a, 12b) 또한 저온 공정이 가능한 용액법을 사용하여 채널층 상에 성막될 수 있다.
게이트 도전막(11a, 11b)은 스퍼터링 또는 전자빔 증착법 등에 의해 금속층을 증착하고 이를 패터닝함으로써 형성될 수 있다. 상기 금속층은 낮은 저항을 갖고 열적 안정성이 우수한, 예를 들면, Al, Au, Ag, Ti, Cu 또는 이들의 합금 등으로 형성될 수 있다.
소오스 및 드레인 전극들(14a, 14b)은 활성층(13a, 13b)의 양 측부에 각각 접속된다. 이들 소오스 및 드레인 전극들(14a, 14b) 중 적어도 하나는 투명 전극일 수 있다. 상기 투명 전극은, 예를 들면, 인듐-주석-산화물(Indium-Tin-Oxide; ITO), 불화 주석 산화물(Fluorinated Tin Oxide; FTO), 인듐 산화물(Indium Oxide; IO) 및 주석 산화물(Tin Oxide; SnO2)과 같은 투명 금속 산화물, 폴리아세틸렌(polyacetylene)과 같은 투명 도전성 수지 또는 도전성 금속 미립자를 함유하는 도전성 수지 중 어느 하나 또는 이들의 조합으로 형성될 수 있다. 소오스 및 드레인 전극들(14a, 14b)은 스퍼터링, 전자빔 증착법, 실크스크린법, 또는 잉크젯법에 의해 도전막을 증착하고 이를 패터닝하여 형성되며, 열처리 공정을 더 수행할 수도 있다.
이하에서는, 다양한 분석 결과를 참조하여 전술한 활성층을 포함하는 박막 트랜지스터의 정량적인 특성에 관하여 상술한다.
도 2는 본 발명의 일 실시예에 따른 용액법에 의해 제조된 리튬이 도핑된 In2O3 매트릭스층 및 리튬이 도핑되지 않은 비교 실시예에 따른 X선 회절 그래프이다. 상기 매트릭스층은, 인듐 전구체인 In(NO3)3.xH2O과 리튬 전구체인 Lithium nitrate hydrate를 용매인 2-methoxylethanol에 용해 및/또는 분산된 혼합 용액을 제조한 후, 이를 스핀 코팅 방법으로 코팅하여 제조하였다.
곡선 A, B, C는 각각 상기 매트릭스 내 리튬(Li)과 인듐(In)의 총 몰수에 대한 리튬(L)의 몰비는 0.01 % 내지 20 %의 범위 내에 속하는 6.7 %, 13.5 % 및 16.8 %의 함량을 갖는 매트릭스 층(각각, 샘플 A, B, C라 함)에 대하여 250 ℃에서 열처리된 후의 분석 결과이며, 곡선 R1 및 R2는 각각 250 ℃ 및 400 ℃에서 열처리된 후의순수한 In2O3 매트릭스층(각각 샘플 R1 및 R2라 함)의 분석 결과이다. 본 발명의 실시예에 따르면, 250 ℃의 저온에서도 리튬의 첨가에 의해 결정화가 일어나고, 리튬의 도핑량이 증가될수록 결정화가 더욱 잘 일어나는 것을 알 수 있으며, 바람직하게는, 리튬 함량이 10 % 내지 20 % 의 범위 내에 속하는 13.5 % 및 16.8 %에서 결정화가 강하게 일어난다. 이와 대조적으로, 순수한 In2O3 매트릭스층은 250 ℃의 열처리로는 결정화가 되지 않고(곡선 R1 참조), 400 ℃의 고온 열처리를 통해서 비로소 결정화가 되는 것을 알 수 있다(곡선 R2 참조).
도 3a 내지 도 3c는 전술한 본 발명의 실시예에 따른 샘플 A, B, 및 C의 원자간력 현미경(Atomic force microscope)의 분석 이미지이며, 도 3d는 비교 실시예에 따른 샘플 R1의 원자간력 현미경의 분석 이미지이다.
도 3a 내지 도 3c를 참조하면, 도 2를 참조하여 전술한 바와 같이 결정화에 따라 결정립이 성장하는 것을 확인할 수 있으며, 도 3d의 경우에는 비정질 구조의 XRD 패턴과 부합하는 이미지를 확인할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 리튬이 도핑된 In2O3 매트릭스층과 비교 실시예에 따른 리튬이 도핑되지 않은 순수 In2O3 매트릭스층을 활성층으로서 사용하는 박막 트랜지스터의 전압(VG)-드레인 전류(ID)의 측정 결과를 나타내는 그래프이다. 제조된 박막 트랜지스터의 채널층의 폭과 길이(W/L)는 150 ㎛ / 14 ㎛이다.
곡선 a 내지 곡선 e는 각각 본 발명의 실시예에 따른 0.8 %, 6.7%, 8.7 %, 13.5 % 및 16.8 %의 함량의 리튬이 도핑된 In2O3 매트릭스층를 포함하는 박막 트랜지스터의 분석 결과이며, 곡선 r은 비교 실시예에 따른 리튬이 도핑되지 않은 순수 In2O3 매트릭스층의 분석 결과이다. 적용된 게이트 절연막은, 지르코늄 산화물(ZrO2)이며, 용매로서 2-methoxylethanol을 사용하고 지르코늄 산화물의 전구체로서 ZrO(NO3)2.xH2O을 사용하여 용액법에 의해 In2O3 매트릭스층 상에 약 15 nm 내지 20 nm의 두께로 형성하였다.
도 4a 및 도 4b를 참조하면, 순수 In2O3 매트릭스층에 비하여, In2O3 매트릭스층 내에 리튬의 함유량이 증가할수록 문턱 전압이 감소될 뿐만 아니라 Ion/Ioff 의 크기도 증가함을 확인할 수 있다. 표 1은 도 4a 및 도 4b를 참조하여 설명한 샘플들의 문턱 전압(Vth), 전계 효과 최대 이동도 및 S.S 팩터의 측정 값들이 기재되어 있다. 표 1을 참조하면, 리튬이 도핑됨으로써 문턱 전압이 감소되고, S.S 팩터의 증가됨을 확인할 수 있다. 또한 포화 이동도가 증가됨을 확인할 수 있다.
샘플 리튬 몰비
(%)		 Vth(V) 전계 효과 최대 이동도
(V/cm2·s)		 S.S (V)
실시예 0.8 2.33 33.6 0.25
6.7 2.26 41.1 0.25
8.7 2.11 51.1 0.19
13.5 2.02 59.8 0.18
16.8 2.23 57.3 0.20
비교 실시예 0 2.48 19.4 0.33
도 5는 본 발명의 실시예에 따른 리튬이 도핑된 In2O3 매트릭스층의 두께 변화에 따른 박막 트랜지스터의 전압(VG)-드레인 전류(ID)의 측정 결과를 나타내는 그래프이다. 활성층인 In2O3 매트릭스층의 폭/길이는 150 ㎛/ 14 ㎛ 이다. 활성층인 In2O3 매트릭스층의 두께는 용액법에 의해 형성시 용액 내 리튬 및 인듐의 전구체의 농도를 조절함으로써 제어할 수 있다. 분석된 매트릭스층의 두께는 각각 0.15 mm(곡선 a), 0.2 mm(곡선 b), 0.3 mm(곡선 c), 및 0.5 mm(곡선 d)이다. 도 5를 참조하면, 드레인 인가 전압이 1 V에서, 채널층의 두께가 두꺼워질수록 전하의 농도는 증가되며, 더 큰 이동도를 갖는 것을 알 수 있다.
전술한 실시예에 따르면, 리튬이 도핑된 In2O3 매트릭스을 활성층으로서 적용한 박막 트랜지스터는 순수한 In2O3 매트릭스층의 문턱 전압, 전계 효과 이동 및 ION/OFF 를 개선하여 스위칭 소자로서 실제 응용에 적합하다. 상기 박막 트랜지스터를 행 × 열의 2차원 어레이 형태로 배열하고, 모든 열 방향의 박막 트랜지스터들의 게이트 전극막을 서로 전기적으로 연결하여 게이트 라인을 형성하고, 모든 행 방향의 박막 트랜지스터들의 소오스 및 드레인 전극들 중 어느 하나를 전기적으로 연결하여 데이터 라인을 형성하여 능동형 매트릭스 구동 소자를 구현할 수 있다. 상기 능동형 매트릭스 구동 소자는 액정 디스플레이(LCD), 전계 방출 디스플레이(FED), 전기 영동 디스플레이(EPD), 유기ㆍ무기 발광(organicㆍinorganic electrolumininance) 소자 및 자기 볼 디스플레이와 같은 전자 디스플레이 장치 또는 디지털 카메라와 같은 촬상 장치의 발광 부재 또는 수광 부재를 구동을 위해 응용될 수 있다.
또한, 당업자에게 있어서, 본 명세서에 개시된 활성층은 필요에 따라 바이폴라 트랜지스터 또는 소자 집적도를 증가시키기 위한 3차원 반도체 소자를 제조하기 위한 버티컬 소자의 활성층에도 적용될 수 있음은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (17)

  1. 반도체 채널층 및 게이트 구조를 갖는 박막 트랜지스터로서,
    상기 반도체 채널층이 In2O3 를 포함하는 매트릭스; 및
    상기 매트릭스에 도핑된 리튬(Li) 금속을 포함하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 매트릭스 내의 인듐(In)과 리튬(Li)의 총 몰수에 대한 리튬의 몰비는 0.01 % 내지 20 %의 범위 내인 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 매트릭스 내의 인듐(In)과 리튬(Li)의 총 몰수에 대한 리튬의 몰비는 10 % 내지 20 %의 범위 내인 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 박막 트랜지스터는 N 형 증가형으로 구동되는 박막 트랜지스터.
  5. 기판을 제공하는 단계;
    용매 내에 리튬 전구체 및 인듐 산화물 전구체를 함유하는 혼합 용액을 제공하는 단계; 및
    상기 혼합 용액을 상기 기판 상에 코팅하는 단계를 포함하는 금속 산화물 박막 트랜지스터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 혼합 용액의 상기 용매는, 클로로폼, N-메틸피롤리돈, 아세톤, 시클로펜탄온, 시클로헥산온, 메틸에틸케톤, 에틸셀로솔브아세테이트, 부틸아세테이트, 에틸렌글리콜, 크실렌, 테트라하이드로퓨란, 디메틸포름아미드, 클로로벤젠, 메탄올, 에탄올, 이소프로판올, 테트라히드로푸르푸릴 알코올, 부탄올, 부틸 아세테이트, 메톡시에탄올, 1-메톡시-2-프로판올, 톨루엔, 디메틸아세트아미드(DMAc), 디메틸포름아미드(DMF), N-메틸-2-피롤리돈(NMP), 에틸아세테이트 및 아세토니트릴로 이루어진 군으로부터 선택되는 어느 하나 또는 2 이상의 혼합물을 포함하는 박막 트랜지스터의 제조 방법.
  7. 제 5 항에 있어서,
    상기 리튬 전구체는 리튬 질산염(Lithium nitrate), 리튬 수산화염(Lithium hydrate), 또는 리튬질산수산화염(Lithium nitrate hydrate)을 포함하는 박막 트랜지스터의 제조 방법.
  8. 제 5 항에 있어서,
    상기 인듐 전구체는 인듐 질산염(Indium nitrate), 인듐수산화염(Indium hydrate) 또는 인듐질산수산화염(Indium nitrate hydrate; In(NO3)3.xH2O)을 포함하는 박막 트랜지스터의 제조 방법.
  9. 제 5 항에 있어서,
    상기 코팅하는 단계는, 스핀 코팅법, 잉크젯 프린팅법, 스핀 코팅, 레이저프린팅, 임프린트, 나노임프린트, 나노트랜스퍼, 그라비아, 오프셋, 솔겔법, 또는 딥핑법으로 수행되는 박막 트랜지스터의 제조 방법.
  10. 제 5 항에 있어서,
    상기 건조된 코팅막을 200 ℃ 내지 300 ℃의 온도 범위 내에서 열처리하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  11. 제 5 항에 있어서,
    상기 혼합 용액 내의 상기 매트릭스 내의 인듐(In)과 리튬(Li)의 총 몰수에 대한 리튬의 몰비는 0.01 % 내지 20 %의 범위 내인 박막 트랜지스터의 제조 방법.
  12. 제 5 항에 있어서,
    상기 혼합 용액 내의 상기 매트릭스 내의 인듐(In)과 리튬(Li)의 총 몰수에 대한 리튬의 몰비는 10 % 내지 20 %의 범위 내인 박막 트랜지스터의 제조 방법.
  13. 기판; 및 상기 기판 상에 형성되고 복수의 화소들에 대응되도록 어레이 형태로 배치되는 복수의 스위칭 소자를 포함하는 능동 매트릭스 패널 디스플레이 장치로서,
    상기 스위칭 소자는,
    In2O3 를 포함하는 매트릭스; 및 상기 매트릭스에 도핑된 Li 금속을 포함하는 활성층;
    상기 활성층 상에 배치되는 게이트 절연막을 사이에 두고 상기 활성층의 일부 또는 전부와 중첩되는 게이트 도전막; 및
    상기 게이트 도전막에 의해 이격된 상기 활성층의 양 측부에 형성된 소오스 및 드레인 영역을 포함하는 박막 트랜지스터인 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 매트릭스 내의 인듐(In)과 리튬(Li)의 총 몰수에 대한 리튬의 몰비는 0.01 % 내지 20 %의 범위 내인 박막 트랜지스터.
  15. 제 13 항에 있어서,
    상기 매트릭스 내의 인듐(In)과 리튬(Li)의 총 몰수에 대한 리튬의 몰비는 10 % 내지 20 %의 범위 내인 박막 트랜지스터.
  16. 제 13 항에 있어서,
    상기 박막 트랜지스터는 N 형 증가형으로 구동되는 박막 트랜지스터.
  17. 제 13 항에 있어서,
    상기 기판은, 유리 또는 가요성의 수지계 재료를 포함하는 박막 트랜지스터.
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