KR20150135084A - 리니어라이저 - Google Patents

Abstract

코스트와 삽입 손실을 저감하면서 수율을 높게 할 수 있는 리니어라이저를 얻는다. 분기회로(1)는 입력 전송선로(1a)와 출력 전송선로(1b, 1c)를 갖는다. 입력 전송선로(1a)는 입력 단자 IN과 분기점 사이에 접속되어 있다. 출력 전송선로 1b는 분기점과 출력 단자 OUT1 사이에 접속되고, 출력 전송선로 1c는 분기점과 출력 단자 OUT2 사이에 접속되어 있다. 다이오드(2)의 애노드가 분기점에 접속되고, 캐소드가 접지되어 있다. 바이어스 회로(3)가 다이오드(2)를 바이어스한다.

Description

리니어라이저{LINEARIZER}

본 발명은, 고주파 증폭기에 접속되어, 왜곡 특성을 개선하는 리니어라이저에 관한 것이다.

최근, 질화물 반도체(예를 들면, GaN)를 사용한 트랜지스터의 연구 개발이 활발하며, 그것의 응용예로서 통신용 출력 증폭기가 있다. GaN을 사용한 증폭기는 종래의 화합물 반도체(예를 들면, GaAs)와 비교해서 고출력화할 수 있다. 그러나, 낮은 입력 전력으로부터 이득이 완만하게 감소하는 GaN 특유의 소프트 압축(soft compression)에 의해, 특히 AMAM 특성(입력 레벨을 증가시켰을 때의 출력 레벨 특성)이 저하한다.

따라서, AMAM 특성을 보상하는 아날로그 프리디스토션(predistortion)으로서, 다이오드를 사용한 리니어라이저가 사용된다(예를 들면, 특허문헌 1 참조). 특히, GaN계의 증폭기 MMIC은 에피택셜 기판이 고가이기 때문에, 회로 구성이 작은 리니어라이저는 바람직하다.

일본국 특개 2012-244545호 공보

그러나, 소형이기는 하지만, 리니어라이저를 증폭기에 단순하게 캐스케이드 접속하면, 리니어라이저가 없는 증폭기와 비교해서 회로 면적의 증가는 피할 수 없다. 따라서, 고가의 에피택셜 기판의 사용 면적이 커져, 코스트가 증대한다고 하는 문제가 있다.

또한, GaN-MMIC에서 사용하는 리니어라이저의 다이오드는 일반적으로 쇼트키 배리어 다이오드이다. 이때, 다이오드의 셀 사이즈는, 단위 애노드 폭 Wau가 짧고, 핑거수가 많은 셀이 바람직하다. 이것에는 이하의 2가지 이유가 있다. 첫째, 단위 애노드 폭 Wau가 짧은 리니어라이저 쪽이, 리니어라이저의 삽입 손실을 낮게 하기 쉽기 때문이다. 도 12는 리니어라이저의 AMAM 특성의 단위 애노드 폭 Wau 의존성을 도시한 도면이다. 단위 애노드 폭 Wau가 20㎛인 경우에 가장 삽입 손실이 큰 것을 알 수 있다. 두번째, 애노드 메탈에 과대한 전류를 흘리면 애노드 전극에 일렉트로마이그레이션이 발생하기 때문에, 신뢰성의 관점에서 애노드 메탈의 전류 용량에 제한이 있다. 이것을 회피하기 위해서, 최대한, 핑거수를 많게 하고, 핑거 1개당의 전류값을 저감시킬 필요가 있다.

한편, 단위 애노드 폭 Wau를 결정하는 활성 영역의 경계는 웨이퍼 프로세스에 있어서 제어하기 어려워, 단위 애노드 폭 Wau의 격차가 커진다. 특히 단위 애노드 폭 Wau가 짧으면 단위 애노드 폭 전체에 대한 격차량이 크게 보이기 때문에, 다이오드 특성이 크게 변동하여, 리니어라이저 특성의 격차가 커진다. 반대로, 단위 애노드 폭 Wau가 길면 전체에 대한 격차량이 작아지기 때문에, 특성 격차는 작아진다. 이와 같이, 제조 수율의 관점에서는, 단위 애노드 폭 Wau는 긴 쪽이 바람직하다. 따라서, 삽입 손실과 제조 수율에서 트레이드오프가 발생한다고 하는 문제가 있다.

본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로서, 그 목적은 코스트와 삽입 손실을 저감하면서 수율을 높게 할 수 있는 리니어라이저를 얻는 것이다.

본 발명에 관한 리니어라이저는, 입력 단자와 분기점 사이에 접속된 입력 전송선로와, 상기 분기점과 제1 출력 단자 사이에 접속된 제1 출력 전송선로와, 상기 분기점과 제2 출력 단자 사이에 접속된 제2 출력 전송선로를 갖는 분기회로와, 상기 분기점에 접속된 애노드와, 접지된 캐소드를 갖는 다이오드와, 상기 다이오드를 바이어스하는 바이어스 회로를 구비한 것을 특징으로 한다.

본 발명에서는 출력측 회로가 2개이기 때문에, 출력측 회로가 1개인 경우와 비교해서 분기회로의 임피던스 Zc은 낮아진다. 이 때문에, 고주파신호는 다이오드의 영향을 받기 어려워져, 다이오드의 삽입 손실을 저감할 수 있다. 따라서, 삽입 손실이 커지기 쉬운 단위 애노드 폭 Wau가 긴 다이오드를 사용해도 삽입 손실을 저감할 수 있다. 단위 애노드 폭 Wau가 긴 다이오드는 특성 격차가 작아 제조 수율이 높다. 이 때문에, 본 발명에 의해 삽입 손실을 저감하면서 수율을 높게 할 수 있다.

또한, 토너먼트형 구성의 증폭기에서는 분기점 부근은 레이아웃에 여유가 생기기 쉽다. 본 발명에서는 분기점에 리니어라이저를 설치하기 때문에, 회로 면적의 증대를 억제하면서 리니어라이저를 삽입할 수 있다. 따라서, 고가의 에피택셜 기판의 사용 면적을 증대시키지 않기 때문에, 코스트를 저감할 수 있다.

도 1은 본 발명의 실시형태 1에 관한 리니어라이저를 도시한 도면이다.
도 2는 도 1의 리니어라이저의 일부를 확대한 도면이다.
도 3은 비교예에 관한 리니어라이저를 나타낸 블록도다.
도 4는 본 발명의 실시형태 1에 관한 리니어라이저를 나타낸 블록도다.
도 5는 본 발명의 실시형태 1에 관한 리니어라이저를 갖는 증폭기를 나타낸 블록도다.
도 6은 본 발명의 실시형태 2에 관한 리니어라이저를 도시한 도면이다.
도 7은 본 발명의 실시형태 2에 관한 리니어라이저의 AMAM 특성을 도시한 도면이다.
도 8은 본 발명의 실시형태 3에 관한 리니어라이저를 도시한 도면이다.
도 9는 본 발명의 실시형태 4에 관한 리니어라이저의 일부를 확대한 도면이다.
도 10은 본 발명의 실시형태 4에 관한 리니어라이저의 AMAM 특성을 도시한 도면이다.
도 11은 본 발명의 실시형태 4에 관한 리니어라이저를 갖는 증폭기를 도시한 도면이다.
도 12는 리니어라이저의 AMAM 특성의 단위 애노드 폭 Wau 의존성을 도시한 도면이다.

본 발명의 실시형태에 관한 리니어라이저에 대해서 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.

실시형태 1.

도 1은, 본 발명의 실시형태 1에 관한 리니어라이저를 도시한 도면이다. 도 2는, 도 1의 리니어라이저의 일부를 확대한 도면이다. 전단의 증폭기 A1과 후단의 증폭기 A2, A3의 단 사이에 리니어라이저가 삽입되어 있다. 리니어라이저의 분기회로(1)는 입력 전송선로(1a)와 출력 전송선로(1b, 1c)를 갖는다. 입력 전송선로(1a)는 입력 단자 IN과 분기점 사이에 접속되어 있다. 출력 전송선로 1b는 분기점과 출력 단자 OUT1 사이에 접속되고, 출력 전송선로 1c는 분기점과 출력 단자 OUT2 사이에 접속되어 있다.

다이오드(2)의 애노드가 분기회로(1)의 분기점에 접속되고, 캐소드가 접지되어 있다. 본 실시형태에서는 입력 전송선로(1a)의 중앙선의 연장선 위에 다이오드(2)의 애노드가 접속되어 있다. 바이어스 회로(3)가 다이오드(2)를 순방향으로 바이어스한다. 다이오드(2)의 애노드 핑거(2a)와 캐소드 핑거(2b)가 교대로 배치되어 있다. 다이오드(2)의 활성 영역의 폭이 단위 애노드 폭 Wau다.

고주파신호는 일반적으로 2분기하는 선로의 내측을 통과하는 성질이 있다. 따라서, 도면 중에 있어서 고주파신호는 경로 B보다도 경로 A를 지나기 쉽다. 경로 A를 지나는 고주파신호는 다이오드(2)를 느끼지 않고 통과한다. 리니어라이저에 의해 손실이 발생하는 것은 고주파신호가 경로 B를 통과하는 경우이다. 이와 같은 고주파신호의 경로는 분기점을 기점으로 한 임피던스에 의존한다.

다이오드(2)의 임피던스가 분기회로(1)의 임피던스보다 낮은 경우, 즉 식 (1)을 만족하는 경우에는, 리니어라이저의 삽입 손실이 커진다. 여기에서, Zd는 다이오드(2)의 임피던스이고, Zi는 분기점으로부터 입력 전송선로측을 본 임피던스이며, Zo는 분기점으로부터 출력 전송선로측을 본 임피던스이다.

한편, 다이오드(2)의 임피던스가 분기회로(1)의 임피던스보다 높은 경우, 즉 수식 (2)을 만족하는 경우에는, 일부의 고주파신호는 다이오드(2)를 느끼지 않고 입력 전송선로(1a)로부터 출력 전송선로(1b, 1c)로 빠져 나간다. 이 때문에, 고주파신호는 다이오드(2)의 영향을 받기 어려워져, 다이오드(2)의 삽입 손실을 저감할 수 있다.

도 3은 비교예에 관한 리니어라이저를 나타낸 블록도다. 도 4는 본 발명의 실시형태 1에 관한 리니어라이저를 나타낸 블록도다. 비교예에서는 출력측 회로가 1개이지만, 본 실시형태에서는 출력측 회로가 2개이다. 이 때문에, 식 (3)과 같이 비교예와 비교해서 본 실시형태에서는 분기회로(1)의 임피던스 Zc은 낮아진다. 이 때문에, 고주파신호는 다이오드(2)의 영향을 받기 어려워져, 다이오드(2)의 삽입 손실을 저감할 수 있다.

따라서, 삽입 손실이 커지기 쉬운 단위 애노드 폭 Wau가 긴 다이오드(2)를 사용해도 삽입 손실을 저감할 수 있다. 단위 애노드 폭 Wau가 긴 다이오드(2)는 특성 격차가 작아 제조 수율이 높다. 이 때문에, 본 실시형태에 의해 삽입 손실을 저감하면서 수율을 높게 할 수 있다.

도 5는 본 발명의 실시형태 1에 관한 리니어라이저를 갖는 증폭기를 도시한 도면이다. 증폭기 A1∼A3 등이 토너먼트형으로 구성되어 있는 경우, 분기점 부근에 레이아웃의 여유가 생기기 쉽다. 본 실시형태에서는 이 분기점에 리니어라이저를 설치하기 때문에, 회로 면적의 증대를 억제하면서 리니어라이저를 삽입할 수 있다. 따라서, 고가의 에피택셜 기판의 사용 면적을 증대시키지 않기 때문에, 코스트를 저감할 수 있다. 또한, 리니어라이저를 갖는 증폭기의 설계를 용이하게 할 수 있다. 이때, 트랜지스터를 밸런스 동작시키기 위해서, 회로 패턴을 비대칭으로 하여도 된다. 또한, 임피던스 정합을 위해, 분기점과 애노드 사이에 전송선로나 저항 등의 수동 소자를 삽입해도 된다. 부전압을 인가할 수 있다면 분기점에 캐소드를 접속하고, 애노드를 그라운드에 접속해도 된다. 이때, 바이어스 회로(3)는, 순방향으로 바이어스 가능한 것에 한정되지 않고, 역방향으로 바이어스 가능한 것이어도 된다. 또한, 전원단자를 구비하는 것이 아니고, 저항이나 인덕터를 거쳐 접지하는 회로도 바이어스 회로(3)에 포함된다.

실시형태 2.

도 6은, 본 발명의 실시형태 2에 관한 리니어라이저를 도시한 도면이다. 다이오드(2)의 캐소드가 비아 홀(4)을 통해 그라운드에 접속된다. 고주파수대에서는, 비아 홀(4)의 인덕턴스를 무시할 수 없어진다. 따라서, 본 실시형태에서는 다이오드(2)의 캐소드와 그라운드 사이에 인덕터(5)를 접속한다. 그리고, 비아 홀(4)의 인덕턴스를 LVH로 하고, 인덕터(5)의 인덕턴스를 Lc로 하여 식 (4)을 만족하도록 설계한다.

도 7은, 본 발명의 실시형태 2에 관한 리니어라이저의 AMAM 특성을 도시한 도면이다. 다이오드의 캐소드로부터 이상 그라운드까지의 인덕턴스 성분을 파라미터로 하고 있다. 100㎛ 기판 두께의 경우에는 비아 홀(4)의 인덕턴스 LVH는 30pH 정도이다. 다이오드(2)의 캐소드를 비아 홀(4)에 직결한 경우, 통과 손실은 약 3dB이지만, 이득 향상이 개시된 후 다이나믹 레인지가 거의 얻어지지 않는 특성으로 되고 있다. 한편, 인덕턴스가 150 또는 200pH인 경우, 이득 향상이 개시된 후 일정한 다이나믹 레인지를 확보할 수 있다. 따라서, 예를 들면, 200pH의 인덕턴스가 필요하다면, 비아 홀(4)의 인덕턴스는 30pH이기 때문에, 나머지 170pH의 인덕터(5)를 삽입하면 된다. 170pH는, 일반적인 SiC 기판을 사용한 100㎛ 기판 두께의 GaN-MMIC의 경우, 예를 들면, 10GHz대이면 선로 폭 10㎛, 선로 길이 250㎛ 정도의 마이크로스트립 선로로 실현할 수 있다. 이때, AMPM 특성은 도시하고 있지 않지만, 적절한 정합회로 설계를 행함으로써 원하는 특성이 얻어진다.

실시형태 3.

도 8은, 본 발명의 실시형태 3에 관한 리니어라이저를 도시한 도면이다. 다이오드(2)의 캐소드와 그라운드 사이에 저항(6)이 접속되어 있다. 이 저항(6)의 저항값을 포함해서 적절한 정합회로 설계를 행함으로써 원하는 특성이 얻어진다. 그 밖의 구성 및 효과는 실시형태 1과 같다.

실시형태 4.

도 9는, 본 발명의 실시형태 4에 관한 리니어라이저의 일부를 확대한 도면이다. 다이오드(2)의 애노드가 분기회로(1)에 접속되는 접속점은, 입력 전송선로(1a)의 중앙선의 연장선으로부터 입력 전송선로(1a)의 폭 W의 3배의 범위 내에서 연장선으로부터 벗어나 있다.

도 10은, 본 발명의 실시형태 4에 관한 리니어라이저의 AMAM 특성을 도시한 도면이다. 편차량 Δ을 입력 전송선로(1a)의 폭 W와 동일하게 하였다. 출력 단자 OUT2에서의 이득 쪽이 출력 단자 OUT1에 비해 약 1dB 높은 것을 알 수 있다.

도 11은 본 발명의 실시형태 4에 관한 리니어라이저를 갖는 증폭기를 도시한 도면이다. 이와 같은 토너먼트형 3단 증폭기에 있어서는 일반적으로 내측 쪽이 방열하기 어렵다. 이 때문에, 증폭기 A3의 이득이 증폭기 A2에 비해 부족하여, 증폭기 A2, A3에서 언밸런스 동작하는 경향이 있다. 상하 대칭인 회로이기 때문에 하측의 증폭기에서도 마찬가지이다.

또한, 이 언밸런스가 3단째에 이어져, 3단째에서의 언밸런스도는 더욱 커진다. 이에 대하여, 분기회로(1)의 패턴을 비대칭으로 함으로써 증폭기 A2, A3에의 입력 전력을 조정하여, 밸런스 동작시킬 수 있다. 그러나, 비대칭인 분기회로(1)의 패턴은, 시간이 걸리는 전자계 해석을 하지 않으면 특성을 알 수 없어, 개발 기간이 길어진다고 하는 문제가 있다. 이에 대하여, 본 실시형태에 따르면, 다이오드(2)의 접속 위치를 벗어나게 하는 것만으로 입력 전력을 조정할 수 있기 때문에, 용이하게 트랜지스터를 밸런스 동작시킬 수 있다. 이때, 본 실시형태에서는 다이오드(2)의 접속 위치만을 벗어나게 하였지만, 그것에 덧붙여 회로 패턴을 비대칭으로 하여도 된다.

1 분기회로, 1a 입력 전송선로, 1b, 1c 출력 전송선로, 2 다이오드, 3 바이어스 회로, 4 비아 홀, 5 인덕터, 6 저항, IN 입력 단자, OUT1, OUT2 출력 단자

Claims (6)

1. 입력 단자와 분기점 사이에 접속된 입력 전송선로와, 상기 분기점과 제1 출력 단자 사이에 접속된 제1 출력 전송선로와, 상기 분기점과 제2 출력 단자 사이에 접속된 제2 출력 전송선로를 갖는 분기회로와,
   상기 분기점에 접속된 애노드와, 캐소드를 갖는 다이오드와,
   상기 다이오드를 바이어스하는 바이어스 회로를 구비한 것을 특징으로 하는 리니어라이저.
   
2. 제 1항에 있어서,
   Zd는 상기 다이오드의 임피던스이고,
   Zi는 상기 분기점에서 본 상기 분기회로의 입력 임피던스이고,
   Zo는 상기 분기회로의 출력 임피던스이고,
   

   

   를 만족하는 것을 특징으로 하는 리니어라이저.
   
3. 제 1항 또는 제 2항에 있어서,
   상기 다이오드의 상기 캐소드에 접속된 인덕터를 더 구비한 것을 특징으로 하는 리니어라이저.
   
4. 제 3항에 있어서,
   상기 다이오드의 상기 캐소드에 접속된 비아 홀을 더 구비한 것을 특징으로 하는 리니어라이저.
   
5. 제 1항 또는 제 2항에 있어서,
   상기 다이오드의 상기 캐소드에 접속된 저항을 더 구비한 것을 특징으로 하는 리니어라이저.
   
6. 제 1항 또는 제 2항에 있어서,
   상기 다이오드의 상기 애노드가 상기 분기회로에 접속되는 접속점은, 상기 입력 전송선로의 중앙선의 연장선으로부터 상기 입력 전송선로의 폭의 3배의 범위 내에서 상기 연장선으로부터 벗어나 있는 것을 특징으로 하는 리니어라이저.

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