KR20150133181A - 델타-시그마 변조된 신호의 제곱 평균 제곱근을 결정하는 방법 및 디바이스 - Google Patents

Abstract

델타-시그마 변조된 신호의 제곱 평균 제곱근을 결정하는 방법 및 디바이스가 개시된다. 상기 방법은 상기 델타-시그마 변조된 신호를 필터링하여 다중-비트 필터링된 신호를 생성하는 단계, 상기 델타-시그마 변조된 신호의 사본을 고정된 개수의 샘플만큼 지연시켜 상기 필터링된 입력과 정렬시키는 단계, 상기 델타-시그마 변조된 신호의 지연된 사본의 대응하는 샘플 값에 기초하여 상기 다중-비트 필터링된 신호의 각 다중-비트 값의 부호를 설정하여, 하이브리드 신호를 생성하는 단계, 상기 하이브리드 신호를 합산하여 합산된 신호를 생성하는 단계, 및 상기 합산된 신호의 평균과 상기 평균의 제곱근을 결정하여 제곱 평균 제곱근 값을 생성하는 단계를 포함한다.

Description

델타-시그마 변조된 신호의 제곱 평균 제곱근을 결정하는 방법 및 디바이스{METHODS AND DEVICES FOR DETERMINING ROOT MEAN SQUARE OF A DELTA-SIGMA MODULATED SIGNAL}

본 출원은, 일반적으로 전력 측정, 및 제곱 평균 제곱근(root mean square: RMS)을 결정하는 방법 및 디바이스에 관한 것으로, 보다 상세하게는, 델타-시그마 변조된 신호(delta-sigma modulated signal)에 대하여 RMS를 결정하는 것에 관한 것이다.

RMS 측정은 신호를 평가할 때 종종 사용된다. 일반적인 RMS 계산기는 제곱 연산(squaring operation), 합산(summation) 및 제산(division), 및 제곱근 연산(square root operation)을 요구한다. 신호의 고속 샘플링을 처리할 때, 높은 동적 범위에서 신속히 동작하여 불필요한 복잡성을 회피하는 회로를 실현하는 것이 중요하다.

델타-시그마 변조된 신호와 같은 비트스트림(bitstream)은 RMS 계산에 곤란성을 제기한다. 비트스트림을 직접 곱셈(multiplication)하는 것은, 신호를 다중-비트 도메인(multi-bit domain)으로 변환함이 없이 또는 상당한 잡음을 추가하는 단일-비트 기술을 사용함이 없이는 가능하지 않다. 따라서, 델타-시그마 변조된 신호에 대해 RMS 계산기를 구현하는 것은 종종 고속 다중-비트 승수(multiplier)의 사용을 요구하여, 하드웨어 자원 면에서 많은 비용이 든다.

따라서 비트스트림 신호에 대해 RMS 값을 결정하는 대안적인 방법 및 디바이스를 제공하는 것이 유리하다.

이제 예로서, 본 출원의 예시적인 실시예를 도시하는 첨부 도면을 참조한다:
도 1은 RMS 계산기를 포함하는 전력 측정 디바이스의 일례의 블록도;
도 2는 종래의 RMS 계산기의 일례를 도시하는 도면;
도 3은 1-비트 RMS 계산기의 일례의 블록도;
도 4는 DSM 비트스트림에 대한 RMS를 결정하는 예시적인 방법의 흐름도;
도 5(a) 및 도 5(b)는 다중-통과 이동 평균 필터(multiple-pass moving average filter)에 대한 예시적인 주파수 응답을 도시하는 도면; 및
도 6은 DSM 비트스트림을 사용하는 전력 계산기의 예시적인 블록도.

일 측면에서, 본 출원은 델타-시그마 변조된 신호의 제곱 평균 제곱근을 결정하는 방법을 개시한다. 본 방법은, 델타-시그마 변조된 신호를 필터링하여 다중-비트 필터링된 신호를 생성하는 단계; 고정된 개수의 샘플만큼 상기 델타-시그마 변조된 신호의 사본(copy)을 지연시켜 상기 필터링된 입력과 정렬하는 단계; 상기 델타-시그마 변조된 신호의 지연된 사본의 대응하는 샘플 값에 기초하여 상기 다중-비트 필터링된 신호의 각 다중-비트 값의 부호(sign)를 설정하여, 하이브리드 신호를 생성하는 단계; 상기 하이브리드 신호를 합산(summing)하여 합산된 신호를 생성하는 단계; 및 상기 합산된 신호의 평균과 상기 평균의 제곱근을 결정하여 제곱 평균 제곱근 값을 생성하는 단계를 포함한다.

다른 측면에서, 본 출원은 델타-시그마 변조된 신호의 제곱 평균 제곱근을 결정하는 측정 디바이스를 개시한다. 본 측정 디바이스는 상기 델타-시그마 변조된 신호를 필터링하고 다중-비트 필터링된 신호를 출력하는 저역-통과 필터; 고정된 개수의 샘플만큼 상기 델타-시그마 변조된 신호의 사본을 지연시켜 상기 다중-비트 필터링된 신호와 정렬하는 지연 경로; 상기 델타-시그마 신호의 지연된 사본에 기초하여 상기 다중-비트 필터링된 신호의 부호를 설정하여, 하이브리드 신호를 생성하는 로직 연산기(logic operator); 상기 하이브리드 신호를 합산하여 합산된 신호를 생성하는 누산기(accumulator); 및 상기 합산된 신호를 평균내고 RMS 값을 상기 평균된 합산된 신호의 제곱근으로 출력하는 제곱근 연산기(square root operator)를 포함한다.

또 다른 측면에서, 본 출원은 본 명세서에 전술된 방법들 중 하나 이상의 방법을 수행하는 프로세서-실행가능한 명령을 포함하는 비-일시적인 컴퓨터-판독가능한 매체를 포함한다.

본 출원의 다른 측면과 특징은 첨부 도면과 함께 이하 예의 상세한 설명으로부터 이 기술 분야에 통상의 지식을 가진 자라면 잘 이해될 수 있을 것이다.

전력 측정 디바이스(10)의 간략화된 블록도를 도시하는 도 1을 먼저 참조한다. 디바이스(10)는 전력량(위상들 중 하나에 대한 전압 및/또는 전류)을 측정하고 1-비트 신호 또는 비트스트림(14)을 생성하는 1-비트 델타-시그마 변조기 (Delta-Sigma Modulator: DSM)(12)를 포함한다. 종래의 델타-시그마 컨버터는 비트스트림을 다중-비트 데이터로 변환할 때 델타-시그마 변조의 고주파수 성형된 양자화 잡음 성분(high frequency shaped quantization noise component)을 제거하는 저역-통과 필터를 출력에 사용하는 것으로 이해된다. 일부 실시예에서, 디바이스(10)는 이러한 저역 통과 필터링을 사용하지 않고, 고주파수 성분을 계속 사용한다. 전술된 바와 같이, 간략화를 위해 단일 DSM(12)이 도 1에 도시된다. 일부 구현은 하나 이상의 위상에서 전류 및 전압 신호를 측정하는 2개 이상의 델타-시그마 변조기를 구비할 수 있다. 3상(three-phase) 3선(three-wire) 시스템의 경우에, 6개의 DSM을 사용하여 모두 3개의 위상에 대한 전류와 전압을 측정할 수 있다. 유사하게, 3상 4선 시스템의 경우에, 8개의 델타-시그마 변조기를 사용하여 모두 3개의 위상과 중성(neutral) 위상에 대한 전류와 전압을 측정할 수 있다.

디바이스(10)는 신호 프로세서(20)를 포함한다. 이 신호 프로세서(20)는 비트스트림(14)을 수신하고, 이하에서 보다 상세히 설명된 신호 분석 및 측정을 수행한다. 특히, 신호 프로세서(20)는 1-비트 DSM 출력 비트스트림(14)에 직접 동작하도록 구현된다.

신호 프로세서(20)는 전력 시스템의 기본 주파수(fundamental)의 고정밀도 동기위상기(synchrophasor) 측정을 생성한다. 이 신호 프로세서는 또한 (전력 컨텐츠에 의해 선택된) 존재하는 서브그룹 고조파(subgroup harmonics)를 선택적으로 검출하고 측정하며, 과도 상태의 검출(transient detection)을 수행하고, 단일 비트 및 다중 비트의 파형 캡처를 모두 수행할 수 있다.

신호 프로세서(20)는 1-비트 듀얼 주파수 동기-루프(frequency locked-loop: FLL) 및 위상-동기-루프(phase-locked-loop: PLL)(32) 아키텍처를 포함한다. 1-비트 FLL/PLL(32)은 주파수 신호 및 위상 신호와 같은 페이저 데이터(phasor data)를 출력한다. 다위상 시스템의 경우에, 다수의 위상 신호가 있을 수 있는 것으로 이해된다. 또한 일부 구현에서 전압 변압기 신호로부터 측정된 하나의 신호 및 전류 변압기 신호로부터 측정된 다른 신호와 같은, 하나를 초과하는 주파수 신호가 출력될 수 있는 것으로 이해된다. 또한 일부 실시예에서 1개를 초과하는 FLL을 구비하는 것이 유리할 수 있는 것으로 이해된다. 예를 들어, 측정 디바이스(10)는 시스템에 연결하기 전에 새로운 전력 생성 소스가 올바른 위상에 있는지를 확인하기 위한 동기 체크(Synchro Check) 디바이스로 사용하도록 구성된다. 1-비트 FLL/PLL의 예는 미국 특허 공개 번호 2012-0200284-A1 (출원인: Dionne, 발명의 명칭: "Power Measurement Device")에 개시되어 있고, 그 전체 내용은 본 명세서에 병합된다.

신호 프로세서(20)는 과도 상태 캡처 및 위상 점프 검출 성분(36)을 더 포함한다. 과도 상태 캡처 및 위상 점프 검출 성분(36)은 비트스트림(14)에 가능한 과도 상태를 검출하도록 구성된다.

신호 프로세서(20)는 1-비트 RMS 계산기(34)를 더 포함한다. RMS 계산기(34)는 입력 DSM 비트스트림의 제곱 평균 제곱근 값을 계산하여, RMS 신호(42)를 생성한다.

신호 프로세서(20)는 로컬 발진기(미도시)를 정확히 정정하는 클록 정정 신호를 수신할 수 있다. 신호 프로세서(20)는 클록 정정 신호로부터 정정 팩터(correction factor)를 비트스트림(14) 신호의 주파수와 위상을 측정하는데 사용되는 주파수/위상 동기 루프에 병합하여, 정확한 동기화된 페이저(동기위상기) 측정을 생성할 수 있다. 다른 실시예에서, 로컬 발진기는 보다 직접 사용될 수 있다. 클록 신호를 정정하는 예시적인 방법 및 디바이스는 PCT 특허 출원 번호 PCT/CA2013/050912 (출원인: Dionne 등, 출원일: 2013년 11월 28일)에 개시되어 있고, 그 전체 내용은 본 명세서에 병합된다.

디바이스(10)는 측정 데이터를 저장하는 메모리 또는 버퍼(미도시)를 더 포함할 수 있다. 이 디바이스는 원격 위치와 통신하는 통신 서브시스템(미도시)을 더 포함한다. 통신 서브시스템은 다양한 통신 프로토콜과 물리적 계층 연결 중 어느 것을 구현할 수 있다. 일 예시적인 실시예에서, 통신 서브시스템은 이더넷(예를 들어, 10/100 또는 기가비트), GSM, 802.11 WiFi, USB 등을 구현할 수 있다. 일부 구현에서 통신 서브시스템은 2개 이상의 통신 프로토콜에 따라 동작할 수 있다.

신호 프로세서(20)는 다수의 방식으로 구현될 수 있다. 일부 실시예에서, 신호 프로세서(20)는 전계 프로그래밍가능한 게이트 어레이(FPGA)를 사용하여 구현될 수 있다. 일부 실시예에서, 이 신호 프로세서는 적절한 프로그래밍된 일반 목적 마이크로제어기 또는 마이크로프로세서를 사용하여 구현될 수 있다. 더 다른 실시예에서, 이 신호 프로세서는 디지털 신호 프로세서를 사용하여 구현될 수 있다. 더 다른 실시예에서, 이 신호 프로세서는 응용 특정 집적 회로(ASIC)를 사용하여 구현될 수 있다. 일부 실시예에서, 상기 사항은 신호 프로세서(20)의 특정 동작 또는 측면을 구현하는 이산 아날로그 및/또는 디지털 성분으로 보충될 수 있다. 이하 상세한 설명에 비춰 이 기술 분야에 통상의 지식을 가진 자에게는 최대 가능 범위가 명백할 것이다.

도 1에 도시된 간략도는, 디바이스(10)에 포함될 수 있는, 디버깅 회로, 로컬 발진기 및/또는 내부 클록을 위한 정정 회로, 아이솔레이션 하드웨어, 전력 소스 회로 등과 같은 다수의 성분 또는 요소를 생략한 것으로 이해된다.

이제 도 2를 참조하면, 이 도 2는 종래의 RMS 계산기(100)의 간략화된 블록도를 도시한다. 일반적으로, RMS 계산기(100)는 제곱 연산기(square operator)(102), 평균 연산기(averaging operator)(104), 및 제곱근 연산기(106)를 포함한다. 시간 구간 T₁ ≤ t ≤ T₂에서 연속 함수(continuous function) f(t)에 대해, RMS 계산기(100)는 다음 식으로 주어진 RMS 출력 신호를 제공한다:

N개의 샘플/값의 기간에 걸쳐 이산 신호(x_n)에 대해, RMS 계산기(100)는 다음 식으로 주어진 RMS 출력 신호를 제공한다:

도 2에 도시된 제곱 연산기(102)는 신호를 이 신호 자체와 곱셈한다. 이산 신호의 경우에, 제곱 연산기(102)는 각 샘플을 이 샘플 자체와 다중-비트 곱셈을 수행하도록 구성될 수 있다.

평균 연산기(104)는 제곱된 값을 누산하고 N으로 제산될 때 평균 제곱된 값을 결정한다. 이것은 일부 구현에서 가산 연산과 제산 연산을 수반할 수 있다.

제곱근 연산기(106)는 평균 연산기(104)에 의해 출력된 평균 값의 제곱근을 계산한다.

이산 아날로그 또는 디지털 로직 성분 및/또는 소프트웨어를 사용하여 RMS 계산기(10)를 구현하는데 다수의 방법이 있다. 일 예에서, 제곱 연산기(102)는 제곱된 입력 신호를 생성하는 다중-비트 승수이다. 일부 경우에, 제곱된 입력 신호를 평균내는 평균 연산기(104)는 입력에 RC 평균 필터를 구비하도록 구성된 연산 증폭기(operational amplifier)를 사용하여 구현된다. 다른 회로들도 다른 실시예에서 사용될 수 있다.

제곱근 연산기(106)는 일부 경우에 소프트웨어로 구현될 수 있다. 하나의 대안에서, 제곱근 연산기(106)는 다음 대수 변환(algebraic transformation)을 이용하여 구현된다:

평균 연산기(104)의 출력으로부터 피드백 루프를 사용하여, 제곱 연산기(102)는 제산 연산을 포함하도록 변경된다.

전술된 RMS 계산기들 중 어느 하나의 것에서, 복잡성은 제곱 연산기(102)에서 승수의 요구조건에 의해 지배된다.

제곱 연산에 승수를 사용하면 또한 델타-시그마 변조된 (DSM) 신호에 문제를 제기한다. 예를 들어, DSM 신호가 부호 있는 +1 또는 -1 신호라면, DSM 신호의 비트율에서 구현된 제곱 연산은 (-1)² = 1 및 (+1)² = 1을 생성하고, 이는 이 신호에서 모든 인코딩된 데이터를 상실하고 DC 상수 출력을 생성한다. 한편, DSM 신호가 0 또는 1의 부호 없는 바이너리 신호라면, 이 신호를 제곱하면 0² = 0 및 1² = 1을 생성하고, 이는 비트스트림에 아무런 효과를 미치지 않는다.

따라서, 일부 경우에 DSM 신호들은 비트스트림 신호를 필터링하고 필터링된 신호에 다중-비트 곱셈을 수행하는 것에 의해 제곱될 수 있다. 단일-비트 가산기, 지연, 및 단일-비트 승수의 네트워크를 사용하여 단일-비트 도메인 내에 비트스트림의 곱셈을 구현하는 시도가 일부 있었다. 적어도 하나의 이러한 예는 H. 후지사카(Fujisaka) 등의 논문 "Bit-stream signal processing and its application to communication systems" (IEEE Proceedings Circuits and Devices Systems, vol. 149, No. 3, June 2002)에 개시되어 있다. 후지사카 등에 개시된 접근법에 따른 문제는 DSM 잡음이 효과적으로 제거되지 않고 서브-곱의 가산(sub-product addition) 각각에 누산되어 출력으로 전파된다는 것이다. 따라서, 단일-비트 곱셈에 대한 이런 유형의 네트워크 접근법은 상당한 신호-대-잡음 제한을 가진다. 그 결과, 이들 해법은 고정밀도 RMS 측정 디바이스에 병합하기에는 적절치 않다.

2개의 비트스트림의 산술 곱은 다음 식으로 서술될 수 있다:

상기 표현에서, x(i)와 y(j)는 2개의 비트스트림이고, L은 곱이 발생하는 시간 구간 또는 윈도우이다. 곱셈 전에, 각 비트스트림은 다중-비트 정밀도(precision)에서 인코딩된 신호를 복구하기 위해 평균된다. 그러나, 이 표현은 다중-비트 승수를 요구한다.

상기 표현의 수학적 구조는 길이(L)의 직사각형 임펄스 응답 윈도우로 주어진 계수(bi)를 가지는 유한 임펄스 응답(finite impulse response: FIR) 필터의 것과 유사하다. 계수(bi)가 1/L로 설정되면, FIR 필터를 신호(x[n])에 적용하는 것은 다음과 같이 표현될 수 있다:

특히, 길이(L) 및 높이(1/L)의 직사각형 임펄스 응답을 갖는 FIR 필터는 비트스트림을 곱셈하는 산술 곱 표현에 사용된 것과 동일한 신호를 초래한다. 이득 파라미터(1/L)는 전달 함수에서 단위 이득을 제공하고, 소수 부분(fractional fixed point)이 아니라 정수 양자화(integer quantization)를 통해 전체적인 이득(K)(여기서 K=L)을 허용하는 것에 의해 제거될 수 있다. 선택적인 이득 파라미터(K)는 일부 실시예에서 1로 설정될 수 있다.

본 출원의 일 측면에 따라, DSM 신호에 대한 RMS 계산기는 제곱 연산이 입력 신호에 필터 연산을 사용하여 다중-비트 정밀도 필터링된 신호를 생성하도록 구현되는 것으로 제안된다. 입력 신호는 또한 고정된 개수의 샘플만큼 지연되고, 지연된 입력 신호는 필터링으로부터 초래되는 다중-비트 필터링된 신호와 곱셈된다. 필터링 연산은 DSM 잡음을 필터링한다. 그 결과 생성되는 신호는 고주파수에서 성형된 잡음을 갖는 다중-비트 정밀도 신호와 델타-시그마 변조된 신호의 특성을 갖는 하이브리드 신호이다. DSM 잡음이 제곱 신호들 중 하나로부터 필터링되었기 때문에, 곱셈은 출력 신호의 스펙트럼을 통해 DSM-성형된 잡음의 상호 콘볼루션(cross-convolution)을 초래하지 않는다. 나아가, 다중-비트 정밀도 필터링된 신호와 지연된 DSM 신호 사이에 곱셈 연산은 부호 연산에 해당한다. 즉, 곱셈 연산은, 많은 비용이 드는 승수를 사용함이 없이, 다중-비트 정밀도 필터링된 신호의 부호 비트를 적용하거나 설정하는 것에 의해 구현될 수 있다.

일 실시예에서, 이 연산으로부터 초래되는 하이브리드 신호(z[n])는 다음 식으로 표현될 수 있다:

상기 표현에서, 제1항은 입력 DSM 신호(x[n])의 필터링된 버전이다. 제2항은 DSM 신호의 지연된 사본이다. L은 샘플링 윈도우 또는 시간 지연이다. DSM 신호의 지연된 사본은 1/L의 고정된 지연만큼 지연된다. 제2항은 제1항으로 표현된 필터링된 다중-비트 신호의 부호를 변화시키는 +1 또는 -1이다. 상기 표현에서 필터 구조는 입력 신호(x[n])에서 콘볼루션된 길이(L)와 높이(1/L)의 간단한 직사각형 임펄스 응답이다. 이 필터는 일반적으로 이동 평균 필터 또는 박스카 필터(boxcar filter)라고도 언급된다. 이 필터는 예리한 계단 응답을 유지하고 백색(랜덤) 잡음을 제거하는 경향이 있다. 그 결과 생성된 하이브리드 신호(z[n])는 다중-비트 정밀도와 델타-시그마 변조된 성형된 고주파수 잡음을 포함하고, 이는 이득(K)과 곱셈된 다중-비트 정밀도 결과를 생성하도록 더 필터링될 수 있다.

시간 지연(D)은 필터를 통해 전파 지연에 기초하여 필터링된 신호와 지연된 신호를 재정렬하는 것이다. 유한 임펄스 응답 필터는 탭의 개수의 절반의 지연을 특징으로 하고, 이는 상기 예에서 D= L/2 (또한 z^-D로 표현될 수 있다)를 초래한다. D는 정수이어야 하기 때문에, L은 짝수이어야 한다. 아래에서 더 설명된 바와 같이, 또한 일부 실시예에서 이득(K)이 비트 시프트 연산(bit shift operation)을 사용하여 정규화될 수 있도록 L은 2의 멱수의 정수(power-of-two integer)인 것이 유리할 수 있다.

이동 평균 필터는 DSM 신호로부터 필터링된 다중-비트 신호를 생성하는데 사용될 수 있는 하나의 예시적인 필터이지만, 이것이 유일한 필터는 아니다. 일부 실시예에서 사용될 수 있는 다른 필터는 다중 통과 이동 평균 필터이고, 이는 가우시안(Gaussian) 필터와 블랙만(Blackman) 윈도우 필터의 특성을 구비한다. 일반적으로, DSM 신호에 적절한 필터는 통과 대역이 리플(ripple)을 갖지 않고 선형 위상이며, 승수를 사용함이 없이 구현될 수 있는 것이다.

이제 DSM 신호에 대해 RMS 계산기(200)의 예시적인 실시예의 블록도를 도시하는 도 3을 참조한다. DSM 신호(x[n])는 필터(202)와 지연 연산기(204)에 입력된다. 필터(202)는 다중-비트 신호(206)를 출력한다. 이 예에서, 필터(202)는 이득 팩터(K)(정수 실현을 위해)와 필터 변환(F(z))을 적용하고, 이는 이 예에서 전술된 박스카 필터일 수 있다. 지연(204)은 지연된 신호(208)를 초래한다. 지연 연산기(204)에 의해 적용된 지연은 다중-비트 신호(206)와 지연된 신호(208)를 재정렬하는 것에 기초하고, 이에 따라 필터(202) 내 지연에 기초한다. 일 실시예에서, 다중-비트 신호(206)는 24-비트 등가 정밀도를 구비하여야 한다.

DSM 신호(x[n])가 전력 시스템 전압 또는 전류 신호의 델타-시그마 변조된 샘플링인 예에서, 다중-비트 신호(206)는 사인 곡선(sinusoid) 또는 고조파를 갖는 사인 곡선을 나타낸다.

지연된 신호(208)는 다중-비트 신호(206)의 부호를 설정하거나 조절하여 하이브리드 신호(212)(z[n])를 생성하는데 사용된다. 원리적으로, 다중-비트 신호(206)는 지연된 신호(208)에 의해 곱셈되지만, 지연된 신호(208)는 -1 또는 +1을 나타내는 DSM 신호이므로, 곱셈은 효과적으로 부호 변화/설정 동작이고, 다중-비트 승수 성분을 요구함이 없이 구현될 수 있다. 결합 연산기는 (210)으로 표시된다. 언급된 바와 같이, 결합 연산기(210)는 효과적으로 1-비트 지연된 신호(208)에 기초하여 다중-비트 신호(206)에 대한 부호 설정 연산기이다.

RMS 계산기(200)는 하이브리드 신호(212)를 수신하고 평균 신호(216)를 출력하는 평균 연산기(214)를 더 포함한다. 평균 연산기(214)는 RMS 계산의 제곱 합계 부분을 수행한다. 평균 연산기(214)는, 일부 경우에, 적분기로 구현될 수 있다. 평균 연산기(214)는, 일부 실시예에서, 적분기가 신호의 DSM 잡음 부분을 제거하기 전에 저역 통과 필터를 포함할 수 있으나; 일부 다른 실시예에서 적분기 그 자체는 오버-샘플링 공정에서 상대적으로 고주파수로 성형되고 푸시되기 때문에 고주파수 DSM 잡음을 필터링할 수 있다. 일부 실시예에서 제1계(first-order), 단일-극성(single-pole) 적분기만으로도 제곱 합계 연산과 필터 DSM 잡음을 수행하는 평균 연산기(214)로 충분하다. 평균 연산기(214)는 하이브리드 신호(212)로부터 제곱의 합계 데이터를 누산하는 누산기 레지스터와, 샘플 카운트를 유지하는 카운트를 포함할 수 있다.

RMS 계산기(200)는 평균 신호(216)를 수신하고 제곱근 값(220)을 출력하는 제곱근 연산기(218)를 더 포함한다. 제곱근 연산기(218)는 적절히-프로그래밍된 프로세서, ASIC, 디지털 신호 처리 칩, 또는 다중-비트 값의 제곱근을 결정하는데 적절한 다른 컴퓨팅 요소에 의해 구현될 수 있다. 제곱근 연산기(218)는 RMS 계산기(200)의 나머지 부분과 동일한 속도로 동작할 필요가 없는 것으로 이해된다. 일부 실시예에서, 제곱근 연산기(218)는 미리 결정된 개수의 샘플마다 제곱근 값(220)을 계산하도록 구성될 수 있다. 일 예에서, 계산은 매 백만 개의 입력 샘플(x[n])마다 한번 발생할 수 있다.

일 예시적인 실시예에서, 평균 연산기(214)는 제곱 합계 연산을 수행하는 누산기로 구현된다. 합계를 샘플의 개수로 제산하는 것을 통해 제곱 합계를 평균내는 것은, 일부 실시예에서, 누산기로부터 출력 신호가 다중-비트 변조된 톱니 이빨(saw-tooth) 파형이 되도록 제곱근 연산기(218) 내에 구현될 수 있다. 누산기에서 합계는 종국적으로 오버플로우(overflow)할 수 있으므로, 오버플로우 전에 이 합계는 캡처되고/저장되고 나서, 샘플 카운트(N)로 제산하고 제곱근을 발견하는 것으로 처리된다. 저장된 값은 추가적으로 또는 대안적으로 더 긴 기간(longer term) 평균 연산에서 사용될 수 있다. 제곱근 연산기(218)는 누산기의 마지막 리셋/덤프(reset/dump) 이후 샘플의 개수의 카운트(N)로 누산기 값을 제산하는 것에 의해 평균 연산을 수행할 수 있다. 평균 연산을 수행하는 제곱근 연산기(218)의 타이밍은 일부 경우에 제산이 바이너리 시프트 연산을 통해 달성될 수 있는 것을 보장하도록 구성될 수 있다.

이제 입력 신호에 대해 RMS 값을 결정하는 하나의 예시적인 방법(300)의 흐름도를 도시하는 도 4를 참조한다. 방법(300)은 소스 신호의 DSM 샘플링을 통해 입력 신호를 먼저 생성하여 연산(302)에 의해 나타난 DSM 비트스트림을 생성하는 단계를 포함한다. DSM 비트스트림은 연산(304)에서 필터링되어 다중-비트 필터링된 신호를 생성한다. 필터링은 DSM 잡음을 제거하는 저역-통과 필터링일 수 있다. 출력 다중-비트 필터링된 신호는 입력 신호에서 매 DSM 샘플마다 다중-비트 샘플을 특징으로 한다. 전술된 바와 같이, 일부 실시예에서, 필터링은 FIR 필터를 사용하여 구현된다. 일 실시예에서, FIR 필터는 이동 평균 필터(즉, 박스카 필터)이다. 일부 실시예에서, 필터는 다중 통과 이동 평균 필터이다. 더 다른 실시예에서, 필터는 캐스케이드된 적분기-콤(cascaded-integrator-comb)(CIC) 필터일 수 있다. 어떤 구성이든지 간에, 필터는 곱셈을 요구하지 않는 것이다.

연산(304)과 병렬로, DSM 비트스트림의 사본은 지연 요소에 의해 지연되어 연산(306)에 의해 나타난 지연된 DSM 비트스트림을 생성한다. 이들은 흐름도에서 순차적인 것으로 도시되어 있으나, 연산(304)과 연산(306)은 동시에 발생하는 것으로 이해된다. DSM 비트스트림에 부과된 지연은 다중-비트 필터링된 신호와 비트스트림을 재정렬하기에 충분하다. 다시 말해, 부과된 지연은 필터를 통해 DSM 비트스트림의 전파로부터 초래되는 지연과 동일하다.

연산(308)에서, 다중-비트 필터링된 신호와 DSM 비트스트림의 지연된 사본은 곱셈되어 부호 있는 하이브리드 신호를 생성한다. 연산(308)에서 곱셈은 많은 실시예에서 다중-비트 필터링된 신호를 DSM 비트스트림과 곱셈하는 효과는 단순히 다중-비트 샘플을 +1 또는 -1, 즉 부호 값과 곱셈하는 것이기 때문에 실제 이산 승수 없이 구현될 수 있다. 일부 실시예에서, 곱셈은 지연된 DSM 비트스트림의 값에 기초하여 부호 비트 또는 값을 설정하는 것에 의해 구현될 수 있다.

연산(308)으로부터 초래되는 부호 있는 하이브리드 신호는 연산(310)에서 평균되어 제곱 합계/평균 연산을 구현한다. 일부 실시예에서, 적분기를 사용하여 평균 연산(308)을 구현할 수 있다. 평균 연산(310)은 하이브리드 신호의 임의의 고주파수 성분을 제거하여 제곱 합계 평균 신호(average sum-of-square signal)를 초래한다. 연산(312)에서, 제곱근이 제곱 합계 평균 신호에 결정되어 제곱근 값을 생성한다.

일부 실시예에서, 평균을 위한 제산 연산은 제곱 합계 연산이 아니라 제곱근 연산에 병합되어, 제곱 합계가, 예를 들어, 누산기를 사용하여 연산(310)에서 결정되고, 총계는 제곱근 값을 계산할 때 연산(310) 동안 누산기에서 누산된 샘플의 카운트로 제산된다.

제곱 합계와 샘플 카운트는 제1 시간(T1)에서 RMS를 결정하기 위해 저장될 수 있고, 적분기와 샘플 카운트는 클리어(cleared)될 수 있는 것으로 이해된다. 다른 제곱 합계와 샘플 카운트는 제2 시간(T2)에서 결정되고 저장될 수 있다. 이들 저장된 합계와 샘플 카운트의 취합은 시간(T1, T2, 및 T1+T2)에서 RMS를 제공한다. 이것은 단 하나의 적분기와 샘플 카운터에서 단기간(short-term) 및 장기간(long-term) 평균을 결정하기에 유리할 수 있다.

전술된 실시예는 이동 평균 필터의 예를 사용한다. 전술된 바와 같이, 다중 통과 이동 평균 필터를 포함하는 다른 필터도 또한 사용될 수 있다. 다중 통과 이동 평균 필터는 회로의 복잡성을 증가시키지만, 이 필터는 개선된 저지 대역(stop-band)의 감쇠를 초래할 수 있다. 지연(D)에 대응하는 조절은 필터링된 신호를 지연된 신호와 정렬을 유지하는데 요구될 수 있다.

이제 주파수 응답 차트(chart)를 도시하는 도 5(a) 및 도 5(b)를 참조한다. 도 5(a)는 직사각형 윈도우(길이 L = 8, 16, 32, 64, 및 128)에서 상이한 탭 길이를 갖는 복수의 이동 평균 필터의 주파수 응답을 도시하는 주파수 응답 차트이다. 개별적으로, 각 필터는 저지 대역에서 넓은 주파수 통과 대역과 주기적인 노치(notch) 및 리턴 노브(return lobe)를 구비한다. 최장 탭 길이 (L=128)를 갖는 이동 평균 필터는 저지 대역에서 최협 통과 대역과 상대적으로 평탄한 주파수 응답을 구비한다. 특히, 길이 2^N/2를 갖는 필터의 리턴 노브는 길이 2^N의 필터의 노치와 완벽히 정렬되고, 길이 2^N/2를 갖는 필터의 통과 대역은 길이 2^N의 필터를 지나 평탄화를 유지한다. 그 결과, 다중 통과에서 길이 2ⁿ의 캐스케이드 필터는 저지 대역을 신속히 감쇠시켜 통과 대역에서 매우 평탄한 주파수 응답을 유지한다.

도 5(b)는 도 5(a)의 5개의 예시적인 필터로 형성된 복합 필터(composite filter)의 주파수 응답을 도시한다. 복합 필터는 길이(64, 32, 16 및 8)의 성분 필터로 인해 저지 대역에서 길이(128)와 가파른(steep) 감쇠를 갖는 성분 필터의 통과 대역 특성을 구비한다.

따라서, 일부 실시예에서, RMS 계산기에서 필터는 복수의 이동 평균 필터를 사용하여 형성된 다중 통과 이동 평균 필터를 사용하여 구현될 수 있고, 각 이동 평균 필터는 2ⁿ의 탭 길이를 구비한다. 색인(n)은 2^N의 길이를 구비하는 필터 중 적어도 하나와, 2^N/2의 길이를 구비하는 필터 중 적어도 하나를 갖는 정수 세트일 수 있다.

수학적 의미에서, 다중 통과 이동 평균 필터는 이동 평균 필터 표현의 케스케이드이고, 이는 다중 통과 이동 평균 필터로부터 초래되는 하이브리드 신호가 다음 수식으로 표현될 수 있다는 것을 의미한다:

상기 표현에서, K_j = L_j인 일부 실시예에서, 제1항에 있는 K와 L은 상쇄되지만 전체적인 필터 이득은 K'= K₁₂₈ K₆₄ K₃₂ K₁₆ K₈ 이 된다. 또한, L_{N /2} =L_N/2이므로, 제2항에서 지연 라인은 y(n - L₁₂₈/2 - L₁₂₈/4 - L₁₂₈/8 - L₁₂₈/16 - L₁₂₈/32)이다.

분수(fraction)를 전개하고 항을 수집하면, 간략화된 표현은 다음 식으로 주어진다:

상기 표현은 길이(8, 16, 32, 64, 및 128)의 이동 평균 필터로 구성된 다중 통과 이동 평균 필터를 갖는 RMS 계산기에서 DSM 신호 제곱 연산을 나타낸다. 상기 표현에서 이득(K 또는 K')은 처리 디바이스에서 정수 연산을 하는데 편리를 위한 것으로 이해된다. 이득은 평균내는 연산 전에 또는 N으로 제산하는 연산 전에 제거될 수 있다. DSP 또는 FPGA 또는 ASIC에서와 같이 소수 부분(fractional fixed point) 계산이 사용되는 경우, 이득이 요구되지 않을 수 있고 소수 비트(fractional bit)로 팩터화되지 않을 수 있다. 곱셈 연산이 이 표현의 제2항이 DSM 신호의 지연된 사본인 것을 고려하면 간단한 부호 설정/변화 연산으로 여전히 해결된다는 것이 주목된다. 제1항에서 각 합산은 모든 계수들이 동일한 직사각형 윈도우로 인해 부분 합계 및 차이만이 구현되도록 최적화될 수 있다. 이 간략화는 아래에 더 설명된다.

직사각형 윈도우를 사용하는 이동 평균 필터 또는 다중 통과 이동 평균 필터는 하드웨어 및/또는 소프트웨어 구현 면에서 일부 최적화를 허용한다. 예를 들어, 많은 FIR 필터의 경우에, 필터 응답에서 대칭은 폴더링된 FIR 구조가 사용될 수 있게 하고, 여기서 대칭적으로 위치된 입력 샘플을 합산하는데 계수의 절반만이 2개의 가산을 사용하여 곱셈하는 것이 요구된다. 모든 계수들이 동일할 때, 추가적인 간략화가 사용될 수 있다. 특히, 간단한 직사각형 윈도우에서와 같이, 모든 계수가 b_i = 1일 때, 곱셈이 요구되지 않고 윈도우된 입력 샘플의 합산은 필터 출력을 생성하는데 요구되는 것이 전부이다.

더 추가적인 최적화는 계수들이 동일할 때 이용가능하다. 각 반복에서 윈도우된 샘플을 합산하는 것이 아니라, 새로이 캡처된 샘플이 이전의 합산에 가산되고 윈도우로부터 새로이 배제된 샘플이 이 합산으로부터 감산된다. 이 종단들 사이의 모든 "중간" 값은 동일하게 남아 있고 합산에 재사용된다.

따라서, 일부 실시예에서 합산은 홀딩 버퍼를 사용하고 새로운 x[n] 샘플을 가산하고 오래된 x[n-N+l] 샘플을 감산하여 수행된다. 지연 라인을 사용하여 x[n-N+l]을 찾고 감산할 수 있다. 이 간략화는 상당한 하드웨어 감소를 초래하여 이동 평균 또는 다중 통과 이동 평균 필터의 사용을 촉진할 수 있다.

이제 1-비트 DSM 신호에 대해 전력 계산기(300)의 일 실시예의 예시적인 블록도를 도시하는 도 6을 참조한다. DSM 비트스트림이 RMS 계산을 위하여 필터링과 지연을 이미 받았으므로, 또한 전력 계산기를 구현하는데 추가적인 하드웨어가 거의 요구되지 않는다. 이 예에서, 측정 디바이스는 델타-시그마 변조를 사용하여 전력 시스템의 위상에 대한 전압과 전류를 나타내는 비트스트림을 생성한다. 전압 비트스트림은 x_v[n]으로 표시되고, 전류 비트스트림은 x_i[n]으로 표시된다. 실수 전력은 전압과 전류의 곱으로부터 계산될 수 있다. DSM 샘플링된 전압과 전류의 경우에 이 계산을 수행하고, 불필요한 곱셈을 회피하기 위하여, RMS 계산기 아키텍처의 일부분이 이용될 수 있다.

RMS 계산기에서, DSM 신호를 필터링하여 다중-비트 필터링된 신호를 생성한다. 이 신호는 더 지연되어 지연된 신호를 생성한다. 따라서, 전류와 전압 신호를 "곱셈"하기 위하여, 전류 또는 전압 샘플링 중 한 쪽을 나타내는 필터링된 다중-비트 신호가 전류 또는 전압 중 다른 쪽의 지연된 DSM 비트스트림과 결합되어 부호 있는 다중-비트 곱 값을 생성한다. 전력 계산기(300)는 다중-비트 필터링된 신호(306)와, 다른 채널에서 지연(304)을 생성하여 지연된 DSM 비트스트림 신호(308)를 생성하는 필터(302)를 포함한다. 지연된 DSM 비트스트림 신호(308)는 다중-비트 필터링된 신호(306)와 결합되어 부호 있는 다중-비트 곱 값을 생성한다. 전술된 바와 같이, 결합 연산기(310), 개념적으로 승수는 구현을 하는데 곱셈 하드웨어를 전혀 요구치 않는 부호 설정 동작이다. 평균 연산기(314)는 부호 있는 다중-비트 곱 값을 누산시키고 누적된 합을 샘플 카운트로 제산하여 실수 전력 측정 신호(316)를 생성할 수 있다. 특히, 필터(302) 및 지연(304) 성분과 그 결과 생성되는 다중-비트 필터링된 신호(306) 및 지연된 DSM 비트스트림 신호(308)는 RMS 계산기에서 이미 이용가능하다. 그리하여, 전력 계산기(300)는, 일부 실시예에서, 단순히 결합 연산기(310)와 평균 연산기(314)의 추가로 구현될 수 있다.

전술된 RMS 계산기는 부분적으로 하드웨어로 구현되고 부분적으로 소프트웨어로 구현될 수 있는 것으로 이해된다. 일부 실시예에서, 구현은 하나 이상의 전계 프로그래밍가능한 게이트 어레이(FPGA)를 포함할 수 있다. 일부 실시예에서, 구현은 하나 이상의 응용 특정 집적 회로(ASIC)를 포함할 수 있다. 특정 하드웨어 성분의 선택은 비용, 속도, 동작 환경 등에 기초할 수 있다. 이러한 성분들의 선택과 프로그래밍은 본 명세서에 제공된 상세한 설명을 판독하면 이 기술 분야에 통상의 지식을 가진 자의 이해 범위 내에 있을 것이다.

더 추가적인 측면에서, 본 출원은, 프로세서에 의해 실행될 때, 프로세서가 전술된 공정 중 임의의 하나 이상의 공정을 실행하도록 구성된 컴퓨터-실행가능한 명령을 저장하는 비-일시적인 컴퓨터-판독가능한 매체를 개시한다.

전술된 실시예의 특정 적응과 변형이 이루어질 수 있다. 그리하여, 전술된 실시예는 예시적이고 발명을 제한하지 않는 것으로 고려된다.

Claims (19)

1. 델타-시그마 변조된 신호(delta-sigma modulated signal)의 제곱 평균 제곱근(root-mean-square)을 결정하는 방법으로서, 상기 방법은,
   상기 델타-시그마 변조된 신호를 필터링하여 다중-비트 필터링된 신호를 생성하는 단계;
   상기 델타-시그마 변조된 신호의 사본(copy)을 고정된 개수의 샘플만큼 지연시켜 상기 필터링된 입력과 정렬하는 단계;
   상기 델타-시그마 변조된 신호의 지연된 사본의 대응하는 샘플 값에 기초하여 상기 다중-비트 필터링된 신호의 각 다중-비트 값의 부호를 설정하여, 하이브리드 신호를 생성하는 단계;
   상기 하이브리드 신호를 합산하여 합산된 신호를 생성하는 단계; 및
   상기 합산된 신호의 평균과 상기 평균의 제곱근을 결정하여 제곱 평균 제곱근 값(root-mean-square value)을 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
2. 제1항에 있어서, 필터링하는 단계는 이산-시간 유한 임펄스 응답 필터를 적용하여 상기 다중-비트 필터링된 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
3. 제2항에 있어서, 상기 이산-시간 유한 임펄스 응답 필터는 탭 길이(L)의 직사각형 윈도우를 갖는 이동 평균 필터(moving average filter)를 포함하는 것을 특징으로 하는 방법.
4. 제3항에 있어서, 지연시키는 단계는 상기 델타-시그마 변조된 신호의 사본을 L/2 샘플만큼 지연시키는 단계를 포함하는 것을 특징으로 하는 방법.
5. 제2항에 있어서, 상기 이산-시간 유한 임펄스 응답 필터는 상기 다중 통과 이동 평균 필터 내 각 캐스케이드된 이동 평균 필터를 위한 직사각형 윈도우를 갖는 다중 통과 이동 평균 필터를 포함하는 것을 특징으로 하는 방법.
6. 제5항에 있어서, 상기 캐스케이드된 이동 평균 필터는 탭 길이 L=2ⁿ의 이동 평균 필터를 포함하는 것을 특징으로 하는 방법.
7. 제1항에 있어서, 상기 다중-비트 필터링된 신호는,
   

   

   
   으로 표현되고, T는 선택적인 이득 값을 나타내고, L은 필터링에 사용되는 필터의 탭 길이를 포함하고, x는 상기 델타-시그마 변조된 신호를 포함하고, i는 합산 색인인 것을 특징으로 하는 방법.
8. 제7항에 있어서, 상기 하이브리드 신호 z[n]는,
   

   

   
   으로 표현되고,
   상기 x(n - L/2) 항은 상기 델타-시그마 변조된 신호의 지연된 사본을 포함하고 각 샘플에서 +1 또는 -1의 값을 구비하는 것을 특징으로 하는 방법.
9. 제1항에 있어서, 상기 필터링, 지연, 설정 또는 합산을 구현할 때 사용되는 승수(multiplier)는 없는 것을 특징으로 하는 방법.
10. 델타-시그마 변조된 신호의 제곱 평균 제곱근을 결정하는 측정 디바이스로서, 상기 디바이스는,
    상기 델타-시그마 변조된 신호를 필터링하여 다중-비트 필터링된 신호를 출력하는 저역-통과 필터;
    상기 델타-시그마 변조된 신호의 사본을 고정된 개수의 샘플만큼 지연시켜 상기 다중-비트 필터링된 신호와 정렬시키는 지연 경로;
    상기 델타-시그마 신호의 지연된 사본에 기초하여 상기 다중-비트 필터링된 신호의 일부를 설정하여, 하이브리드 신호를 생성하는 로직 연산기(logic operator);
    상기 하이브리드 신호를 합산하여 합산된 신호를 생성하는 누산기(accumulator); 및
    상기 합산된 신호를 평균내고 제곱 평균 제곱근 값을 상기 평균낸 합산된 신호의 제곱근으로 출력하는 제곱근 연산기(square root operator)를 포함하는 것을 특징으로 하는 측정 디바이스.
11. 제10항에 있어서, 상기 저역-통과 필터는 이산-시간 유한 임펄스 응답 필터를 포함하는 것을 특징으로 하는 측정 디바이스.
12. 제11항에 있어서, 상기 이산-시간 유한 임펄스 응답 필터는 탭 길이 L의 직사각형 윈도우를 갖는 이동 평균 필터를 포함하는 것을 특징으로 하는 측정 디바이스.
13. 제12항에 있어서, 상기 지연 경로는 상기 델타-시그마 변조된 신호의 사본을 L/2 샘플만큼 지연시키는 것을 특징으로 하는 측정 디바이스.
14. 제11항에 있어서, 상기 이산-시간 유한 임펄스 응답 필터는 상기 다중 통과 이동 평균 필터에서 각 캐스케이드된 이동 평균 필터용 직사각형 윈도우를 갖는 다중 통과 이동 평균 필터를 포함하는 것을 특징으로 하는 측정 디바이스.
15. 제14항에 있어서, 상기 캐스케이드된 이동 평균 필터는 탭 길이 L=2ⁿ의 이동 평균 필터를 포함하는 것을 특징으로 하는 측정 디바이스.
16. 제10항에 있어서, 상기 다중-비트 필터링된 신호는,
    

    

    
    으로 표현되고, K는 선택적인 이득 값을 포함하고, L은 상기 저역-통과 필터의 탭 길이를 포함하고, x는 상기 델타-시그마 변조된 신호를 포함하고, i는 합산 색인인 것을 특징으로 하는 측정 디바이스.
17. 제16항에 있어서, 상기 하이브리드 신호 z[n]는,
    

    

    
    으로 표현되고, 상기 x(n - L/2) 항은 상기 델타-시그마 변조된 신호의 지연된 사본을 포함하고 각 샘플에서 +1 또는 -1의 값을 구비하는 것을 특징으로 하는 측정 디바이스.
18. 제10항에 있어서, 상기 필터링, 지연, 설정 또는 합산을 구현할 때 사용되는 승수는 없는 것을 특징으로 하는 측정 디바이스.
19. 프로그램 명령을 저장하는 비-일시적인 프로세서-판독가능한 매체로서, 상기 프로그램 명령은, 실행될 때, 하나 이상의 처리 요소로 하여금 제1항 내지 제9항 중 어느 한 항에 있는 방법을 실행하게 하는 것을 특징으로 하는 프로세서-판독가능한 매체.

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