KR20150131914A - 접속간 구조물에 대한 방법, 구조물 및 디바이스 - Google Patents

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Abstract

접속간(intra-connection) 구조물을 형성하기 위한 시스템 및 방법이 제공된다. 제1 게이트 구조물 및 제1 게이트 구조물에 인접한 제1 소스/드레인 영역이 기판 상에 형성된다. 제1 유전체 재료가 제1 소스/드레인 영역 상에 배치된다. 스페이서 재료가 제1 게이트 구조물 상에 형성된다. 제1 소스/드레인 영역을 노출시키도록 제1 유전체 재료가 제거된다. 제1 게이트 구조물을 노출시키도록 스페이서 재료의 적어도 일부가 제거된다. 제1 소스/드레인 영역과 제1 게이트 구조물을 전기적으로 접속시키도록 제1 게이트 구조물과 제1 소스/드레인 영역 사이에 제1 전도성 재료가 형성된다.

Description

접속간 구조물에 대한 방법, 구조물 및 디바이스{METHODS, STRUCTURES AND DEVICES FOR INTRA-CONNECTION STRUCTURES}
본 개시에 기재된 기술은 일반적으로 반도체 디바이스에 관한 것으로서, 보다 상세하게는 반도체 디바이스의 제조에 관한 것이다.
정적 랜덤 액세스 메모리(SRAM; static random access memory) 디바이스는 높은 속도, 낮은 전력 소비 및 간단한 동작이 필요한 전자 애플리케이션에 널리 사용되고 있다. SRAM 디바이스는 종종 다수의 메모리 셀을 포함하고, 각각의 셀은 트랜지스터, 트랜지스터의 활성 영역, 셀간 접속부, 및 컨택과 같은 복수의 컴포넌트들을 포함할 수 있다.
접속간(intra-connection) 구조물을 형성하기 위한 시스템 및 방법이 제공된다. 제1 게이트 구조물 및 제1 게이트 구조물에 인접한 제1 소스/드레인 영역이 기판 상에 형성된다. 제1 유전체 재료가 제1 소스/드레인 영역 상에 배치된다. 스페이서 재료가 제1 게이트 구조물 상에 형성된다. 제1 소스/드레인 영역을 노출시키도록 제1 유전체 재료가 제거된다. 제1 게이트 구조물을 노출시키도록 스페이서 재료의 적어도 일부가 제거된다. 제1 소스/드레인 영역과 제1 게이트 구조물을 전기적으로 접속시키도록 제1 게이트 구조물과 제1 소스/드레인 영역 사이에 제1 전도성 재료가 형성된다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되어 있을 수 있다.
도 1은 일부 실시예에 따른 6트랜지스터(6-T) SRAM 셀의 예시적인 도면을 도시한다.
도 2(A)는 일부 실시예에 따라 도 1에 도시된 SRAM 셀의 예시적인 레이아웃 도면을 도시한다.
도 2(B)는 일부 실시예에 따라 도 2(A)에 도시된 바와 같은 접속간(intra-connection) 구조물을 나타낸 예시적인 도면을 도시한다.
도 3(A)는 일부 실시예에 따라 도 1에 도시된 SRAM 셀의 다른 예시적인 레이아웃 도면을 도시한다.
도 3(B)는 일부 실시예에 따라 도 3(A)에 도시된 바와 같은 접속간 구조물을 나타낸 예시적인 도면을 도시한다.
도 4(A) 내지 도 4(D)는 일부 실시예에 따라 접속간 구조물을 포함한 디바이스 구조물을 제조하기 위한 프로세스를 나타낸 예시적인 도면을 도시한다.
도 5는 일부 실시예에 따라 도 4(D)에 도시된 디바이스 구조물의 상부 평면도를 나타낸 예시적인 도면을 도시한다.
도 6(A) 내지 도 6(D)는 일부 실시예에 따라 접속간 구조물을 포함한 디바이스 구조물을 제조하기 위한 다른 프로세스를 나타낸 예시적인 도면을 도시한다.
도 7은 일부 실시예에 따라 도 6(D)에 도시된 디바이스 구조물의 상부 평면도를 나타낸 예시적인 도면을 도시한다.
도 8(A) 내지 도 8(E)는 일부 실시예에 따라 접속간 구조물을 포함한 디바이스 구조물을 제조하기 위한 다른 프로세스를 나타낸 예시적인 도면을 도시한다.
도 9는 일부 실시예에 따라 도 8(E)에 도시된 디바이스 구조물의 상부 평면도를 나타낸 예시적인 도면을 도시한다.
도 10(A)는 일부 실시예에 따라 접속간 구조물을 포함한 디바이스 구조물의 단면도를 나타낸 예시적인 도면을 도시한다.
도 10(B)는 일부 실시예에 따라 도 10(A)에 도시된 디바이스 구조물의 상부 평면도를 나타낸 예시적인 도면을 도시한다.
도 11a 내지 도 11e는 일부 실시예에 따라 접속간 구조물을 포함한 디바이스 구조물을 제조하기 위한 상이한 마스크들을 나타낸 예시적인 도면들을 도시한다.
도 12는 일부 실시예에 따라 접속간 구조물을 포함한 디바이스 구조물을 제조하기 위한 예시적인 흐름도를 도시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고, 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부과 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하는 것은 아니다.
또한, "~ 상에", "~ 내에" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용 또는 동작시 디바이스의 다른 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향에 있음), 여기에 사용된 공간적으로 상대적인 기술자는 그에 따라 마찬가지로 해석될 수 있다.
반도체 디바이스의 특징부 크기가 계속해서 축소함에 따라, 디바이스 제조에 있어서 다양한 문제들이 생길 수 있다. SRAM 디바이스에 대하여, 메모리 셀 크기가 점점 더 작아짐에 따라, 트랜지스터, 트랜지스터의 활성 영역, 셀간 접속, 및 컨택과 같은 메모리 셀 내의 개별 컴포넌트들이 당연히 더 작아져야 할 것이다. 그러나, 현행 리소그래피 및 에칭 기술은 개별 컴포넌트들이 얼마나 축소될 수 있는지 한정하고 있다. 따라서, 큰 밀도의 컴포넌트들을 포함하는 SRAM 디바이스의 메모리 셀은 종종 오버레이 문제를 갖는다. 임의의 오버레이는 상이한 컴포넌트들 간의 회로 단락을 초래할 것이며 디바이스 고장을 일으킬 수 있다.
도 1은 일부 실시예에 따른 6트랜지스터(6-T) SRAM 셀의 예시적인 도면을 도시한다. 도 1에 도시된 바와 같이, SRAM 셀(100)은 2개의 풀업 트랜지스터(102("PU1") 및 104("PU2")), 2개의 풀다운 트랜지스터(106("PD1") 및 108("PD2")), 및 2개의 패스게이트 트랜지스터(110("PG1") 및 112("PG2"))를 포함한다. 트랜지스터(102, 104, 106 및 108)는 교차 연결된 인버터 구성으로 접속된다. 즉, 트랜지스터(102 및 106)는 제1 인버터를 형성하고, 트랜지스터(104 및 108)는 제2 인버터를 형성한다. 패스게이트 트랜지스터(110 및 112)의 게이트 단자는 둘 다 워드라인 신호(122)("WL")를 수신하도록 구성된다. 상보형 비트 라인(124("BL") 및 126("BLB")) 쌍은 각각 패스게이트 트랜지스터(110 및 112)의 소스/드레인 영역에 연결된다. 패스게이트 트랜지스터(110)는 노드(130)에서 풀업 트랜지스터(102) 및 풀다운 트랜지스터(106)에 연결되고, 패스게이트 트랜지스터(112)는 다른 노드(132)에서 풀업 트랜지스터(104) 및 풀다운 트랜지스터(108)에 연결된다. 예를 들어, 풀업 트랜지스터(102 및 104)는 P 채널 트랜지스터이고, 풀다운 트랜지스터(106 및 108)는 N 채널 트랜지스터이다. 패스게이트 트랜지스터(110 및 112)는 N 채널 트랜지스터이다.
도 2(A)는 일부 실시예에 따라 도 1에 도시된 SRAM 셀의 예시적인 레이아웃 도면을 도시한다. 도 2(A)에 도시된 바와 같이, 트랜지스터들(102, 104, 106 및 108)이 상호접속된다(예를 들어, 금속 컨택, 컨택 바, 또는 슬롯 컨택을 통해). 트랜지스터(102)("PU1")의 소스/드레인 영역(202)은 노드(130)에 대응하는 전도 구조물(230)을 통해 트랜지스터(106)("PD1")의 소스/드레인 영역(204)에 접속된다. 트랜지스터(104)("PU2")의 소스/드레인 영역(206)은 노드(132)에 대응하는 전도 구조물(232)을 통해 트랜지스터(108)("PD2")의 소스/드레인 영역(208)에 접속된다.
또한, 수직 접속 구조물과 연관된 오버레이 문제를 피하도록, 접속간(intra-connection) 구조물(214)이 트랜지스터(102)("PU1")의 게이트 구조물(210)과 트랜지스터(104)("PU2")의 소스/드레인 영역(206)을 측방으로 접속시킨다. 접속간 구조물(214)이 게이트 구조물(210)과 소스/드레인 영역(206) 사이에 측방으로 배치됨에 따라, 접속간 구조물(214)은 패스게이트 트랜지스터(112)("PG2")의 소스/드레인 영역(252)과 연관된 전도 구조물(244) 및 트랜지스터(102)("PU1")의 소스/드레인 영역(250)과 연관된 전도 구조물(246)과 접촉하지 않을 수 있다.
마찬가지로, 또다른 접속간 구조물(216)이 트랜지스터(104)("PU2")의 게이트 구조물(212)과 트랜지스터(102)("PU1")의 소스/드레인 영역(202)을 측방으로 접속시킨다. 접속간 구조물(216)이 게이트 구조물(212)과 소스/드레인 영역(202) 사이에 측방으로 배치되므로, 접속간 구조물(216)은 패스게이트 트랜지스터(110)("PG1")의 소스/드레인 영역(234)과 연관된 전도 구조물(240) 및 트랜지스터(104)("PU2")의 소스/드레인 영역(236)과 연관된 전도 구조물(242)과 접촉하지 않을 수 있다.
예를 들어, 전도 구조물(230) 및 전도 구조물(232)은 하나 이상의 전도성 재료(예를 들어, 금속계 재료)를 포함한다. 접속간 구조물(214) 및 접속간 구조물(216)은 하나 이상의 전도성 재료(예를 들어, 금속계 재료)를 포함한다. 게이트 구조물(210) 및 게이트 구조물(212)은 하나 이상의 전도성 재료(예를 들어, 금속계 재료, 폴리실리콘)를 포함한다.
도 2(B)는 일부 실시예에 따라 접속간 구조물(216)을 나타낸 예시적인 도면을 도시한다. 도 2(B)에 도시된 바와 같이, 트랜지스터(102)("PU1")의 게이트 구조물(210)은 접속간 구조물(216)을 통해 트랜지스터(104)("PU2")의 소스/드레인 영역(206)에 전기적으로 접속된다. 구체적으로, 접속간 구조물(216)은 트랜지스터(104)("PU2")의 게이트 구조물(212)의 일측과 접촉한다.
도 3(A)는 일부 실시예에 따라 도 1에 도시된 바와 같은 SRAM 셀의 또다른 예시적인 레이아웃 도면을 도시한다. 도 3(A)에 도시된 바와 같이, 트랜지스터들(102, 104, 106, 및 108)이 도 2(A)와 마찬가지로 상호접속된다(예를 들어, 금속 컨택, 컨택 바, 또는 슬롯 컨택을 통해). 접속간 구조물(294)이 트랜지스터(102)("PU1")의 게이트 구조물(210)과 트랜지스터(104)("PU2")의 소스/드레인 영역(206)을 측방으로 접속시킨다. 마찬가지로, 또다른 접속간 구조물(296)이 트랜지스터(104)("PU2")의 게이트 구조물(212)과 트랜지스터(102)("PU1")의 소스/드레인 영역(202)을 측방으로 접속시킨다.
도 3(B)는 일부 실시예에 따라 접속간 구조물(296)을 나타낸 예시적인 도면을 도시한다. 도 3(B)에 도시된 바와 같이, 트랜지스터(102)("PU1")의 게이트 구조물(210)은 접속간 구조물(296)을 통해 트랜지스터(104)("PU2")의 소스/드레인 영역(206)에 전기적으로 접속된다. 구체적으로, 접속간 구조물(296)은 트랜지스터(104)("PU2")의 게이트 구조물(212)의 단부 및 일측과 접촉한다.
도 4(A) 내지 도 4(D)는 일부 실시예에 따라 접속간 구조물을 포함한 디바이스 구조물을 제조하기 위한 프로세스를 나타낸 예시적인 도면들을 도시한다. 도 4(A)에 도시된 구조물을 생성하도록 하나 이상의 제조 프로세스(예를 들어, 리소그래피, 성막 및/또는 에칭)가 수행될 수 있다. 예를 들어, 복수의 게이트 구조물들(예를 들어, 게이트 구조물(302, 304, 306 및 308)) 사이에 형성되는 희생 유전체 재료(예를 들어, 절연 재료(320))가 리소그래피 프로세스 후에 (예를 들어, 에칭을 통해) 제거된다. 하나 이상의 소스/드레인 영역(예를 들어, 소스/드레인 영역(312 및 314))이 게이트 구조물들 사이에 배치되고, 희생 유전체 재료의 제거 후에 적어도 부분적으로 노출된다. 스페이서 재료가 각각의 게이트 구조물 상에 배치된다. 도 4(A)에 도시된 바와 같이, 스페이서 재료(310)는, 예를 들어 게이트 구조물(304)의 상부 표면 및 측벽 상에서, 게이트 구조물(304)의 적어도 일부를 덮는다. 예를 들어, 스페이서 재료(310)는 유전체 재료(예를 들어, 실리콘 질화물)를 포함한다.
또다른 리소그래피 프로세스가 수행되고, 도 4(B)에 도시된 바와 같이 게이트 구조물(304)의 일부를 노출시키도록 스페이서 재료(310)의 일부가 제거된다(예를 들어, 에칭을 통해). 예를 들어, 게이트 구조물(304)의 상부 표면 상의 스페이서 재료(310)가 부분적으로 제거된다. 또한, 소스/드레인 영역(312)에 인접한 게이트 구조물(304)의 측벽 상의 스페이서 재료(310)가 제거된다.
게이트 구조물 및 소스/드레인 영역 상에 전도성 재료(330)가 형성된다(예를 들어, 리소그래피, 성막 등을 통해). 도 4(C)에 도시된 바와 같이 전도성 재료(330)의 일부를 제거하도록 화학 기계적 평탄화(CMP; chemical mechanical planarization)가 수행된다. 전도성 재료(330)는 노출된 게이트 구조물(304) 및 노출된 소스/드레인 영역(312)과 접촉하고, 게이트 구조물(304)과 소스/드레인 영역(312)을 전기적으로 접속시키도록 구성된다. 예를 들어, 전도성 재료(330)는 게이트 구조물(304)의 상부 표면의 일부를 덮는다.
복수의 수직 전도 구조물(예를 들어, 비아)을 제조하도록 또다른 전도성 재료가 형성된다(예를 들어, 리소그래피, 성막 등을 통해). 도 4(D)에 도시된 바와 같이, 수직 전도 구조물(340)(예를 들어, 비아)은 게이트 구조물(302)과 게이트 구조물(304) 사이의 전도성 재료(330) 상에 형성되고, 또다른 수직 전도 구조물(342)(예를 들어, 비아)은 게이트 구조물(306)과 게이트 구조물(308) 사이의 전도성 재료(330) 상에 형성된다. 게이트 구조물(304)과 게이트 구조물(306) 사이의 전도성 재료(330)는 접속간 구조물(예를 들어, 도 2(A)에 도시된 바와 같은 접속간 구조물(214) 또는 접속간 구조물(216), 도 3(A)에 도시된 바와 같은 접속간 구조물(294) 또는 접속간 구조물(296))로서의 역할을 한다.
도 5는 일부 실시예에 따라 도 4(D)에 도시된 바와 같은 디바이스 구조물의 상부 평면도를 나타낸 예시적인 도면을 도시한다. 도 4(D) 및 도 5에 도시된 바와 같이, 전도 구조물(340 및 342)은 게이트 구조물들(304와 306) 사이의 전도성 재료(330)를 포함하는 접속간 구조물에 접촉할 우려를 감소시키도록 하부에 더 작은 폭을 갖는다. 도 4(D)에 도시된 단면도는 절단선(402)과 연관된 것이다.
도 6(A) 내지 도 6(D)는 일부 실시예에 따라 접속간 구조물을 포함한 디바이스 구조물을 제조하기 위한 또다른 프로세스를 나타낸 예시적인 도면들을 도시한다. 도 6(A)에 도시된 바와 같은 구조물을 생성하도록 하나 이상의 제조 프로세스(예를 들어, 리소그래피, 성막, 및/또는 에칭)가 수행될 수 있다. 예를 들어, 복수의 게이트 구조물들(예를 들어, 게이트 구조물(502, 504, 506 및 508)) 사이에 형성되는 희생 유전체 재료(예를 들어, 절연 재료(520))가 리소그래피 프로세스 후에 (예를 들어, 에칭을 통해) 제거된다. 하나 이상의 소스/드레인 영역(예를 들어, 소스/드레인 영역(512 및 514))이 게이트 구조물들 사이에 배치되고, 희생 유전체 재료의 제거 후에 적어도 부분적으로 노출된다. 스페이서 재료가 각각의 게이트 구조물 상에 배치된다. 도 6(A)에 도시된 바와 같이, 스페이서 재료(510)는, 예를 들어 게이트 구조물(504)의 상부 표면 및 측벽 상에서, 게이트 구조물(504)의 적어도 일부를 덮는다. 예를 들어, 스페이서 재료(510)는 유전체 재료(예를 들어, 실리콘 질화물)를 포함한다.
또다른 리소그래피 프로세스가 수행되고, 도 6(B)에 도시된 바와 같이 게이트 구조물(504)의 일부를 노출시키도록 스페이서 재료(510)의 일부가 제거된다(예를 들어, 에칭을 통해). 예를 들어, 게이트 구조물(504)의 상부 표면 상의 스페이서 재료(510)가 부분적으로 제거된다. 또한, 소스/드레인 영역(512)에 인접한 게이트 구조물(504) 상의 스페이서 재료(510)가 제거된다.
전도성 재료(530)가 게이트 구조물 및 소스/드레인 영역 상에 형성된다(예를 들어, 리소그래피, 성막 등을 통해). 도 6(C)에 도시된 바와 같이, 전도성 재료(530)의 일부를 제거하도록 CMP 프로세스가 수행된다. 전도성 재료(530)는 노출된 게이트 구조물(504) 및 노출된 소스/드레인 영역(512)과 접촉하고, 게이트 구조물(504)과 소스/드레인 영역(512)을 전기적으로 접속시키도록 구성된다. 예를 들어, 전도성 재료(530)는 게이트 구조물(504)의 상부 표면의 일부를 덮는다.
특정 실시예에서, CMP 프로세스 후에, 전도성 재료(530)는 게이트 구조물(504)의 상부 표면의 어떠한 부분도 덮지 않으며, 완전히 게이트 구조물(504)과 소스/드레인 영역(512) 사이에 배치된다. 유전체 재료(예를 들어, 절연성 재료)(550)가 게이트 구조물을 덮도록 형성된다(예를 들어, 성막 등을 통해).
복수의 수직 전도 구조물(예를 들어, 비아)을 제조하도록 또다른 전도성 재료가 형성된다(예를 들어, 리소그래피, 성막 등을 통해). 도 6(D)에 도시된 바와 같이, 수직 전도 구조물(540)(예를 들어, 비아)이 게이트 구조물(502)과 게이트 구조물(504) 사이의 전도성 재료(530) 상에 형성되고, 또다른 수직 전도 구조물(542)(예를 들어, 비아)이 게이트 구조물(506)과 게이트 구조물(508) 사이의 전도성 재료(530) 상에 형성된다. 게이트 구조물(504)과 게이트 구조물(506) 사이의 전도성 재료(530)는 접속간 구조물(예를 들어, 도 2(A)에 도시된 바와 같은 접속간 구조물(214) 또는 접속간 구조물(216), 도 3(A)에 도시된 바와 같은 접속간 구조물(294) 또는 접속간 구조물(296))로서의 역할을 한다.
도 7은 일부 실시예에 따라 도 6(D)에 도시된 바와 같은 디바이스의 상부 평면도를 나타낸 예시적인 도면을 도시한다. 도 6(D) 및 도 7에 도시된 바와 같이, 게이트 구조물(504와 506) 사이의 전도성 재료(530)를 포함하는 접속간 구조물은 전도 구조물(540 및 542)과 접촉하지 않을 수 있다. 도 6(D)에 도시된 단면도는 절단선(602)과 연관된 것이다.
도 8(A) 내지 도 8(D)는 일부 실시예에 따라 접속간 구조물을 포함하는 디바이스 구조물을 제조하기 위한 또다른 프로세스를 나타낸 예시적인 도면을 도시한다. 도 8(A)에 도시된 바와 같은 구조물을 생성하도록 하나 이상의 제조 프로세스(예를 들어, 리소그래피, 성막 및/또는 에칭)가 수행될 수 있다. 예를 들어, 복수의 게이트 구조물들(예를 들어, 게이트 구조물(702, 704, 706 및 708)) 사이에 형성되는 희생 유전체 재료(예를 들어, 절연성 재료(720))가 리소그래피 프로세스 후에 제거된다(예를 들어, 에칭을 통해). 하나 이상의 소스/드레인 영역(예를 들어, 소스/드레인 영역(712 및 714))이 게이트 구조물들 사이에 배치되고, 희생 유전체 재료의 제거 후에 적어도 부분적으로 노출된다. 스페이서 재료가 각각의 게이트 구조물 상에 배치된다. 도 8(A)에 도시된 바와 같이, 스페이서 재료(710)는 예를 들어 게이트 구조물(704)의 상부 표면 및 측벽 상에서, 게이트 구조물(704)의 적어도 일부를 덮는다.
또다른 리소그래피 프로세스가 수행되고, 도 8(B)에 도시된 바와 같이 게이트 구조물(704)의 일부를 노출시키도록 스페이서 재료(710)의 일부가 제거된다(예를 들어, 에칭을 통해). 예를 들어, 게이트 구조물(704)의 상부 표면 상의 스페이서 재료(710)가 부분적으로 제거된다. 또한, 소스/드레인 영역(712)에 인접한 게이트 구조물(704)의 측벽 상의 스페이서 재료(710)가 제거된다.
게이트 구조물 및 소스/드레인 영역 상에 전도성 재료(730)가 형성된다(예를 들어, 리소그래피, 성막 등을 통해). CMP 프로세스는 도 4(C)에 도시된 바와 같이 전도성 재료(730)의 일부를 제거하도록 수행된다. 전도성 재료(730)는 노출된 게이트 구조물(704) 및 노출된 소스/드레인 영역(712)과 접촉하고, 게이트 구조물(704)과 소스/드레인 영역(712)을 전기적으로 접속시키도록 구성된다. 예를 들어, 전도성 재료(730)는 게이트 구조물(704)의 상부 표면의 일부를 덮는다.
특정 실시예에서, CMP 프로세스 후에, 전도성 재료(730)는 게이트 구조물(704)의 상부 표면의 어떠한 부분도 덮지 않으며, 완전히 게이트 구조물(704)과 소스/드레인 영역(712) 사이에 배치된다. 유전체 재료(예를 들어, 절연성 재료)(750)가 게이트 구조물을 덮도록 형성된다(예를 들어, 성막 등을 통해).
복수의 수직 전도 구조물(예를 들어, 비아)을 제조하도록 또다른 전도성 재료가 형성된다(예를 들어, 리소그래피, 성막 등을 통해). 도 8(D)에 도시된 바와 같이, 수직 전도 구조물(740)(예를 들어, 비아)이 게이트 구조물(702)과 게이트 구조물(704) 사이의 전도성 재료(730) 상에 형성되고, 또다른 수직 전도 구조물(742)(예를 들어, 비아)이 게이트 구조물(706)과 게이트 구조물(708) 사이의 전도성 재료(730) 상에 형성된다. 게이트 구조물(704)과 게이트 구조물(706) 사이의 전도성 재료(730)는 접속간 구조물(예를 들어, 도 2(A)에 도시된 바와 같은 접속간 구조물(214) 또는 접속간 구조물(216), 도 3(A)에 도시된 바와 같은 접속간 구조물(294) 또는 접속간 구조물(296))로서의 역할을 한다. 도 8(E)에 도시된 바와 같이, 전도 구조물(740 및 742) 상에 각각 더 높은 레벨의 수직 전도 구조물(760 및 762)(예를 들어, 비아)이 제조될 수 있다(예를 들어, 리소그래피, 성막 등을 통해).
도 9는 일부 실시예에 따라 도 8(E)에 도시된 바와 같은 디바이스 구조물의 상부 평면도를 나타낸 예시적인 도면을 도시한다. 도 9에 도시된 바와 같이, 전도 구조물(740 및 742)은 게이트 구조물에 평행하게 연장하고, 상이한 활성 영역들 간의 상호접속에 사용될 수 있다. 게이트 구조물들(704와 706) 사이의 전도성 재료(730)를 포함하는 접속간 구조물은 전도 구조물(740, 742, 760 및 762)과 접촉하지 않을 수 있다. 도 8(E)에 도시된 단면도는 절단선(802)과 연관된 것이다.
도 10(A)는 일부 실시예에 따라 접속간 구조물을 포함하는 디바이스 구조물의 단면도를 나타낸 예시적인 도면을 도시한다. 디바이스 구조물(900)은 게이트 구조물(904)과 소스/드레인 영역(906) 사이의 접속간 구조물(902)을 포함한다. 또한, 디바이스 구조물(900)은 상이한 수직 전도 구조물들을 포함한다. 도 10(A)에 도시된 바와 같이, 단일 전도성 재료를 포함하는 수직 전도 구조물(908)이 도 6(A) 내지 도 6(D)에 도시된 바와 유사한 프로세스를 통해 형성될 수 있다. 2개의 전도성 재료 층을 포함하는 또다른 수직 전도 구조물(910)이 도 8(A) 내지 도 8(E)에 도시된 바와 유사한 프로세스를 통해 형성될 수 있다. 도 10(B)는 일부 실시예에 따라 도 10(A)에 도시된 바와 같은 디바이스 구조물의 상부 평면도를 나타낸 예시적인 도면을 도시한다. 도 10(A)에 도시된 단면도는 절단선(910)과 연관된 것이다.
도 11a 내지 도 11e는 일부 실시예에 따라 접속간 구조물을 포함하는 디바이스 구조물을 제조하기 위한 상이한 마스크들을 나타낸 예시적인 도면을 도시한다. 도 11a 내지 도 11e에 도시된 바와 같이, 마스크(1100, 1102, 1104, 1106, 및 1108)는 전부 게이트 구조물 상의 스페이서 재료의 일부를 제거함으로써 접속간 구조물을 정의하는데 사용될 수 있다. 구체적으로, 마스크(1100)는 작은 패턴 영역을 갖는 단순한 패턴 형상을 포함하고, 마스크(1102)는 단일 패터닝에 의해 구현될 수 있다. 또한, 마스크(1104)는 큰 패턴 영역을 갖는 단순한 형상을 포함하고, 마스크(1106) 및 마스크(1108)는 둘 다 큰 패턴 영역을 포함한다.
도 12는 일부 실시예에 따라 접속간 구조물을 포함한 디바이스 구조물을 제조하기 위한 예시적인 흐름도를 도시한다. 1202에서, 제1 게이트 구조물 및 제1 게이트 구조물에 인접한 제1 소스/드레인 영역이 기판 상에 형성된다. 제1 유전체 재료가 제1 소스/드레인 영역 상에 배치된다. 스페이서 재료가 제1 게이트 구조물 상에 형성된다. 1204에서, 제1 소스/드레인 영역의 적어도 일부를 노출시키도록 제1 유전체 재료가 제거된다. 1206에서, 제1 게이트 구조물의 적어도 일부를 노출시키도록 스페이서 재료의 적어도 일부가 제거된다. 1208에서, 제1 소스/드레인 영역과 제1 게이트 구조물을 전기적으로 접속시키도록 제1 전도성 재료가 제1 게이트 구조물과 제1 소스/드레인 영역 사이에 형성된다.
하나의 실시예에 따르면, 접속간 구조물을 형성하기 위한 방법이 제공된다. 제1 게이트 구조물 및 제1 게이트 구조물에 인접한 제1 소스/드레인 영역이 기판 상에 형성된다. 제1 유전체 재료가 제1 소스/드레인 영역 상에 배치된다. 스페이서 재료가 제1 게이트 구조물 상에 형성된다. 제1 소스/드레인 영역을 노출시키도록 제1 유전체 재료가 제거된다. 제1 게이트 구조물을 노출시키도록 스페이서 재료의 적어도 일부가 제거된다. 제1 소스/드레인 영역과 제1 게이트 구조물을 전기적으로 접속시키도록 제1 전도성 재료가 제1 게이트 구조물과 제1 소스/드레인 영역 사이에 형성된다.
다른 실시예에 따르면, 구조물은, 기판 상에 형성된 제1 게이트 구조물, 상기 제1 게이트 구조물에 인접한 제1 소스/드레인 영역, 및 제1 게이트 구조물과 제1 소스/드레인 영역 사이에 형성된 제1 전도성 재료를 포함한다. 제1 전도성 재료는 제1 게이트 구조물의 일부와 접촉하고 제1 소스/드레인 영역의 일부와 접촉한다.
또 다른 실시예에 따르면, 디바이스는, 제1 트랜지스터와 연관된 게이트 구조물, 제2 트랜지스터와 연관되며 상기 게이트 구조물에 인접한 소스/드레인 영역, 및 제1 게이트 구조물의 측벽 및 제1 소스/드레인 영역의 상부 표면과 접촉하여 배치된 접속간 전도성 재료를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 방법에 있어서,
    기판 상에 제1 게이트 구조물 및 상기 제1 게이트 구조물에 인접한 제1 소스/드레인 영역을 형성하는 단계 - 제1 유전체 재료가 상기 제1 소스/드레인 영역 상에 배치되고, 스페이서 재료가 상기 제1 게이트 구조물 상에 형성됨 - ;
    상기 제1 소스/드레인 영역의 적어도 일부를 노출시키도록 상기 제1 유전체 재료를 제거하는 단계;
    상기 제1 게이트 구조물의 적어도 일부를 노출시키도록 상기 스페이서 재료의 적어도 일부를 제거하는 단계; 및
    상기 제1 소스/드레인 영역과 상기 제1 게이트 구조물을 전기적으로 접속시키도록 상기 제1 게이트 구조물과 상기 제1 소스/드레인 영역 사이에 제1 전도성 재료를 형성하는 단계를 포함하는 방법.
  2. 구조물에 있어서,
    기판 상에 형성된 제1 게이트 구조물;
    상기 제1 게이트 구조물에 인접한 제1 소스/드레인 영역; 및
    상기 제1 게이트 구조물과 상기 제1 소스/드레인 영역 사이에 형성된 제1 전도성 재료를 포함하고,
    상기 제1 전도성 재료는 상기 제1 게이트 구조물의 일부와 접촉하고 상기 제1 소스/드레인 영역의 일부와 접촉하는 것인 구조물.
  3. 청구항 2에 있어서, 상기 제1 전도성 재료는 상기 제1 게이트 구조물과 상기 제1 소스/드레인 영역을 전기적으로 접속시키도록 구성되는 것인 구조물.
  4. 청구항 2에 있어서,
    상기 제1 게이트 구조물은 제1 트랜지스터와 연관되고,
    상기 제1 소스/드레인 영역은 제2 트랜지스터와 연관되는 것인 구조물.
  5. 청구항 4에 있어서, 상기 제1 트랜지스터와 연관된 제2 소스/드레인 영역과 상기 제2 트랜지스터와 연관된 제2 게이트 구조물을 전기적으로 접속시키도록 상기 제2 소스/드레인 영역과 상기 제2 게이트 구조물 사이에 제2 전도성 재료가 형성되는 것인 구조물.
  6. 청구항 2에 있어서,
    상기 제1 전도성 재료 상에 형성된 제1 유전체 재료;
    상기 제1 게이트 구조물에 인접한 제2 소스/드레인 영역;
    상기 제2 소스/드레인 영역 상에 형성된 제2 전도성 재료; 및
    상기 제2 전도성 재료와 상기 제1 게이트 구조물 사이에 형성된 스페이서 재료를 더 포함하는 구조물.
  7. 청구항 6에 있어서,
    상기 제2 소스/드레인 영역에 전압을 인가하기 위해 상기 제2 전도성 재료 상에 형성된 전도성 구조물을 더 포함하고, 상기 전도성 구조물은 하나 이상의 제3 전도성 재료를 포함하는 것인 구조물.
  8. 청구항 2에 있어서, 상기 제1 전도성 재료의 제1 상부 표면은 상기 기판에 대한 상기 제1 게이트 구조물의 제2 상부 표면보다 더 높거나 또는 상기 기판에 대한 상기 제1 게이트 구조물의 제2 상부 표면과 동일한 높이에 있는 것인 구조물.
  9. 청구항 2에 있어서, 상기 제1 전도성 재료는 상기 제1 게이트 구조물의 측벽 또는 상기 제1 소스/드레인 영역의 상부 표면 중의 적어도 하나와 접촉하는 것인 구조물.
  10. 디바이스에 있어서,
    제1 트랜지스터와 연관된 게이트 구조물;
    제2 트랜지스터와 연관되며, 상기 게이트 구조물에 인접한 소스/드레인 영역; 및
    상기 게이트 구조물의 측벽 및 상기 소스/드레인 영역의 상부 표면과 접촉하여 배치된 접속간(intra-connection) 전도성 재료를 포함하는 디바이스.
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