KR20150130363A - 유기 박막의 형성 방법 - Google Patents

유기 박막의 형성 방법 Download PDF

Info

Publication number
KR20150130363A
KR20150130363A KR1020157027614A KR20157027614A KR20150130363A KR 20150130363 A KR20150130363 A KR 20150130363A KR 1020157027614 A KR1020157027614 A KR 1020157027614A KR 20157027614 A KR20157027614 A KR 20157027614A KR 20150130363 A KR20150130363 A KR 20150130363A
Authority
KR
South Korea
Prior art keywords
organic semiconductor
group
semiconductor material
organic
thin film
Prior art date
Application number
KR1020157027614A
Other languages
English (en)
Inventor
마사토시 사카이
가즈히로 구도
유이치 사다미츠
마사히로 하마다
Original Assignee
닛뽄 가야쿠 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽄 가야쿠 가부시키가이샤 filed Critical 닛뽄 가야쿠 가부시키가이샤
Publication of KR20150130363A publication Critical patent/KR20150130363A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/50—Forming devices by joining two substrates together, e.g. lamination techniques
    • H01L51/0541—
    • C—CHEMISTRY; METALLURGY
    • C07—ORGANIC CHEMISTRY
    • C07D—HETEROCYCLIC COMPOUNDS
    • C07D409/00—Heterocyclic compounds containing two or more hetero rings, at least one ring having sulfur atoms as the only ring hetero atoms
    • C07D409/02—Heterocyclic compounds containing two or more hetero rings, at least one ring having sulfur atoms as the only ring hetero atoms containing two hetero rings
    • C07D409/04—Heterocyclic compounds containing two or more hetero rings, at least one ring having sulfur atoms as the only ring hetero atoms containing two hetero rings directly linked by a ring-member-to-ring-member bond
    • C—CHEMISTRY; METALLURGY
    • C07—ORGANIC CHEMISTRY
    • C07D—HETEROCYCLIC COMPOUNDS
    • C07D495/00—Heterocyclic compounds containing in the condensed system at least one hetero ring having sulfur atoms as the only ring hetero atoms
    • C07D495/02—Heterocyclic compounds containing in the condensed system at least one hetero ring having sulfur atoms as the only ring hetero atoms in which the condensed system contains two hetero rings
    • C07D495/04—Ortho-condensed systems
    • C—CHEMISTRY; METALLURGY
    • C07—ORGANIC CHEMISTRY
    • C07D—HETEROCYCLIC COMPOUNDS
    • C07D517/00—Heterocyclic compounds containing in the condensed system at least one hetero ring having selenium, tellurium, or halogen atoms as ring hetero atoms
    • C07D517/02—Heterocyclic compounds containing in the condensed system at least one hetero ring having selenium, tellurium, or halogen atoms as ring hetero atoms in which the condensed system contains two hetero rings
    • C07D517/04—Ortho-condensed systems
    • H01L51/0024—
    • H01L51/0071—
    • H01L51/0074—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/649—Aromatic compounds comprising a hetero atom
    • H10K85/657—Polycyclic condensed heteroaromatic hydrocarbons
    • H10K85/6576—Polycyclic condensed heteroaromatic hydrocarbons comprising only sulfur in the heteroaromatic polycondensed ring system, e.g. benzothiophene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

간이한 프로세스에 의해 일정 방향으로 결정 성장한 유기 반도체 박막의 형성 방법을 제공하는 것을 목적으로 한다. 2 개의 수지 기재 사이에 유기 반도체 재료의 유기 박막을 형성하는 방법으로서, 상기 유기 반도체 재료를 배치한 일방의 수지 기재와 타방의 수지 기재를 열 라미네이트법을 이용하여 프레스함으로써 첩합하는 것을 포함하는 유기 박막의 형성 방법으로 한다.

Description

유기 박막의 형성 방법{METHOD FOR FORMING ORGANIC THIN FILM}
본 발명은, 유기 반도체 박막의 형성 방법 및 유기 반도체 디바이스의 제조 방법 그리고 그것들에 의해 얻어지는 유기 반도체 디바이스에 관한 것이다.
유기 반도체 재료의 박막을 전극 사이에 형성하여 유기 반도체 디바이스를 얻는 방법은, 저온 프로세스에서 실시할 수 있고, 플렉시블하며, 잘 파손되지 않고, 또한 경량인 디바이스를 제작 가능한 점에서 최근 활발히 연구되게 되었다.
그러나, 종래 유기 반도체 재료에 사용된 유기 화합물은 그 대부분이 유기 용매에 잘 용해되지 않기 때문에, 도포·인쇄 등의 저렴한 수법을 이용할 수 없어, 비교적 비용이 비싼 진공 증착법 등에 의해 반도체의 기판 상에 박막을 형성시키는 것이 일반적이었다. 최근에 와서 전계 효과 트랜지스터의 제작 공정에 있어서, 스루풋이 높고, 대면적의 전계 효과 트랜지스터를 저비용으로 제조하는 것이 기대되는 잉크젯, 플렉소, 코팅 등의 인쇄 방법을 이용한 방법에 의해 유기 박막을 형성하여 유기 반도체 디바이스를 얻는 연구가 활발히 실시되고 있고, 비교적 높은 캐리어 이동도를 갖는 디바이스가 얻어지게 되었다.
그러나 현상황에서는, 유기 반도체 재료를 사용한 도포·인쇄 프로세스에 의해, 캐리어 이동도가 높고 또한 내구성이 우수한 전계 효과 트랜지스터를 제조할 수 있는 방법은 아직 실용화되어 있지 않다. 일반적으로 유기 박막의 형성에는 진공 증착법을 비롯한 진공 프로세스 또는 용매를 사용한 스핀 코트법, 블레이드 코트법 등의 도포 프로세스에 의해 형성되지만, 전자는 진공 프로세스를 실시하기 위한 설비가 필요해지는 것 이외에 재료의 로스가 많아진다는 결점이 있다. 후자도 기판 전체에 도포하기 때문에, 진공 프로세스와 마찬가지로 재료의 로스가 많아진다. 잉크젯법 등의 인쇄법은 목적 위치에 필요량의 재료를 도포하는 것이 가능하지만, 다른 도포·인쇄법과 마찬가지로 용액으로부터 결정을 제작하는 방법은 결정 배향 방향을 제어하기 위해서, 온도, 분위기, 도포면의 처리 등의 정밀한 컨트롤이 필요하다. 그 때문에, 이들 디바이스의 제작 방법에서는 유기 반도체층의 성막에 시간이 걸려, 스루풋이 높지 않다는 결점이 있다. 또, 현상황에서는 이동도 등의 디바이스 성능에 관해서도 실용화되기에는 불충분하다.
실용화할 수 없는 원인의 하나로, 유기 반도체 재료는 다결정 간의 결정립계나 결정 배향 제어 등의 유기 박막의 상태에 따라서 트랜지스터 특성이 크게 변하는 것을 들 수 있다. 결정립계가 존재하지 않는 단결정을 사용한 디바이스 제조 방법으로서, 비특허문헌 1 에서는 기상법에 의한 단결정 제조 방법, 특허문헌 1 에서는 기판을 경사시켜 유기 반도체 용액으로부터 일정 방향으로 결정 성장을 제어하는 방법, 특허문헌 2 에서는 더블 잉크젯법에 의한 단결정성 유기 반도체 박막의 제조 방법이 나타나 있다. 그러나, 기상법은 실제의 제조에 응용하기에는 곤란이 수반되고, 기판을 경사시키는 방법은 기판 자체를 경사시키는 것이 매우 곤란하다. 또 더블 잉크젯법은, 용매의 선택의 곤란성이나 건조의 제어가 필요하고, 환경에 대해 마이너스의 영향이 있는 용매의 사용이나 스루풋이 높은 유기 반도체의 제조 방법이라는 면에서는 어려움이 있다. 또, 단결정 이외의 결정 배향 방법으로는 액정성의 유기 반도체 재료를 배향막 상에 도포하고, 액정 전이를 이용하여 배향시키는 방법 등이 특허문헌 3 등에 개시되어 있지만, 냉각 과정에서의 상 (相) 변화에 의해 결정 사이에 균열이 생길 가능성이 있어, 냉각 과정의 온도를 치밀하게 제어할 필요가 있다. 비특허문헌 2 에는 다결정 박막을 형성한 후, 용매 증기에 노출시킴으로써 결정 배향을 촉진시키는 방법이 기재되어 있지만, 재배향에는 장시간 용매에 노출시킬 필요가 있어, 롤-투-롤 (Roll-to-Roll) 과 같은 스루풋이 높은 유기 반도체의 제조 방법에 응용하기에는 적합하지 않다.
WO2011/040155호 일본 공개특허공보 2012-049291호 일본 특허 4867168호
Science and Technology of Advanced Materials, 2009, 10, 024314, APPLIED PHYSICS LETTERS, 94, 93307, 2009.
본 발명은, 간단한 프로세스에 의해 일정 방향으로 결정 성장한 유기 반도체 박막의 형성 방법을 제공하는 것을 제 1 목적으로 한다. 본 발명은 또, 이와 같은 형성 방법을 이용하여 일정 방향으로 결정 성장한 박막을 갖는 유기 반도체 디바이스를 높은 스루풋으로 제조 가능한 방법을 제공하는 것을 제 2 목적으로 한다. 본 발명은 나아가서는, 일정 방향으로 결정 성장한 유기 반도체 박막을 갖고, 캐리어의 이동도나 굽힘 내성 등의 특성이 우수한 플렉시블 유기 반도체 디바이스를 제공하는 것을 제 3 목적으로 한다.
본 발명자들은 상기 과제를 해결하고자 예의 검토한 결과, 2 종류의 수지 기판 사이에 배치한 반도체 재료를 열 라미네이트법에 의해 결정 성장시킴으로써 우수한 반도체 특성 및 굽힘 내성을 갖는 유기 반도체 박막 및 유기 반도체 디바이스가 얻어지는 것을 알아내어, 본 발명을 완성시키기에 이르렀다.
즉, 본 발명은 이하와 같다.
[1] 2 개의 수지 기재 사이에 유기 반도체 재료의 유기 박막을 형성하는 방법으로서, 상기 유기 반도체 재료를 배치한 일방의 수지 기재와 타방의 수지 기재를 열 라미네이트법을 이용하여 프레스함으로써 첩합 (貼合) 하는 것을 포함하는 유기 박막의 형성 방법.
[2] 열 라미네이트시에, 열 롤부를 유기 반도체 재료의 액정 전이점, 유리 전이점 또는 융점 이상의 온도로 하는, [1] 에 기재된 유기 박막의 형성 방법.
[3] 열 라미네이트시에, 열 롤부를 유기 반도체 재료의 액정 전이점, 유리 전이점 또는 융점 이상의 온도로 하여, 유기 반도체 재료를 상 변화시킨 후, 라미네이트의 진행 방향으로 결정 성장시키는, [1] 에 기재된 유기 박막의 형성 방법.
[4] 2 개의 수지 기재 (i) 및 (ii) 사이에 적어도 게이트 전극, 절연층, 소스 전극, 드레인 전극, 및 1 종류 이상의 유기 반도체 재료로 이루어지는 유기 반도체층을 포함하는 플렉시블 유기 반도체 디바이스의 제조 방법으로서, 유기 반도체 재료를 배치한 수지 기재 (i) 과 타방의 수지 기재 (ii) 를 열 라미네이트법을 이용하여 프레스해서 첩합함으로써 일정 방향으로 결정 성장한 유기 반도체층을 형성하는 것을 포함하는, 제조 방법.
[5] 수지 기재 (i) 은, 게이트 전극, 그 게이트 전극을 덮도록 형성되어 있는 절연층, 및 그 절연층 상에 배치되어 있는 유기 반도체 재료를 포함하고, 수지 기재 (ii) 는, 절연층, 및 그 절연층 상에 형성되어 있는 소스 전극 및 드레인 전극을 포함하고, 수지 기재 (i) 과, 수지 기재 (ii) 를 열 라미네이트법을 이용해서 프레스함으로써 첩합하여 유기 반도체층을 형성하는, [4] 에 기재된 제조 방법.
[6] 유기 반도체 재료가 고체 또는 용융 상태로 절연층 상에 배치되는, [4] 에 기재된 유기 반도체 디바이스의 제조 방법.
[7] 유기 반도체 재료가 절연층 상에 유기 반도체 재료를 함유한 용액 프로세스에 의해 도포, 건조시켜 배치되는, [4] 에 기재된 유기 반도체 디바이스의 제조 방법.
[8] 열 라미네이트시에, 열 롤부를 유기 반도체 재료의 액정 전이점, 유리 전이점 또는 융점 이상의 온도로 하는, [4] 에 기재된 제조 방법.
[9] 유기 반도체 재료의 액정 전이점, 유리 전이점 또는 융점은, 수지 기재 (i) 및 (ii) 의 유리 전이점보다 낮은, [4] 에 기재된 제조 방법.
[10] 유기 반도체 재료가 하기 식 (1) 로 나타내는 화합물인, [4] 내지 [9] 중 어느 한 항에 기재된 제조 방법.
[화학식 1]
Figure pct00001
(상기 식 (1) 중, X1 및 X2 는 각각 독립적으로 황 원자 또는 셀레늄 원자를 나타내고, R1 및 R2 는 각각 독립적으로 수소 원자, 지방족 탄화수소기, 아릴기, 복소 고리기, 알콕시기 또는 알콕시알킬기를 나타내고, R1 및 R2 는 동일해도 되고 상이해도 되며, m 및 n 은 각각 독립적으로 0 또는 1 을 나타낸다.)
[11] [4] 내지 [10] 중 어느 한 항에 기재된 제조 방법으로 이루어지는 플렉시블 유기 반도체 디바이스.
본 발명에 의해, 간이한 프로세스에 의해 일정 방향으로 결정 성장한 유기 박막의 형성 방법이 제공된다. 또, 이 형성 방법을 이용하여, 일정 방향으로 결정 성장한 유기 박막을 갖는 유기 반도체 디바이스를 높은 스루풋으로 제조 가능한 방법이 제공된다. 또, 이들 방법에 의해, 캐리어 이동도나 굽힘 내성 등의 특성이 우수한 플렉시블 유기 반도체 디바이스를 제공할 수 있다.
도 1 은, 본 발명의 유기 반도체 디바이스의 일례로서 유기 박막 트랜지스터의 구조 양태예를 나타내는 개략도이다.
도 2 는, 본 발명의 유기 반도체 디바이스를 제조함에 있어서, 유기 반도체 재료를 배치하는 위치의 일례를 나타낸 개략도이다.
도 3 은, 본 발명의 유기 반도체 디바이스의 일 양태예를 제조하기 위한 공정의 개략도이다.
도 4(a) 및 4(b) 는, 본 발명의 유기 박막의 형성 방법으로 제조한 유기 박막의 편광 현미경 사진이다.
도 5 는, 본 발명에서 제작한 유기 반도체 디바이스의 굽힘 시험을 실시하는 V 자 블록법의 개략도이다.
도 6 은, 본 발명의 유기 반도체 디바이스의 굽힘 시험을 실시한 순서를 나타내는 개략도이다.
도 7 은, 본 발명의 유기 반도체 디바이스의 굽힘 시험 후의 트랜지스터 특성을 나타내는 것이다.
본 발명을 상세하게 설명한다.
본 발명은 2 종류의 수지 기판 사이에 배치한 유기 반도체 재료를 열 라미네이트법에 의해 결정 성장시키는 것을 특징으로 하는 플렉시블 반도체 디바이스의 제조 방법, 및 이 방법에 의해 얻어지는 반도체 디바이스를 특징으로 한다.
본 발명의 제 1 목적은, 유기 반도체 재료의 결정 성장 방향을 일정하게 하는 유기 박막을 형성하는 것에 있다.
본 발명의 유기 박막의 형성 방법은, 유기 반도체 재료를 배치한 일방의 수지 기재와 타방의 수지 기재의 2 개의 수지 기재를 열 라미네이트법에 의해 프레스하여, 일정 방향으로 결정 성장한 유기 박막을 형성하는 것을 특징으로 하는 것이다.
본 발명의 열 라미네이트법에 의한 유기 박막의 형성 방법에서는, 2 개의 수지 기재를 열 롤에 의해 압착하는 일반적인 라미네이트 장치를 사용하는 방법을 들 수 있고, 본 발명의 유기 박막은, 일방의 수지 기재 상에 배치한 유기 반도체 재료를 타방의 수지 기재로 협지하고, 양 기재를 라미네이트 장치의 열 롤로 압착하여 첩합함으로써 형성된다.
유기 반도체 재료는, 벌크 분말, 미세 분말 등의 고체, 용융 상태의 재료를 직접 배치할 수 있는 것 외에, 드롭 캐스트법 등의 용액 프로세스 (예를 들어, 용액 도포, 인쇄 공정 및 건조 공정 등으로 구성된다) 에 의해 배치할 수도 있다. 용액 프로세스를 사용하는 경우, 용액으로부터 결정화되는 단계에 있어서는 결정 배향이 랜덤이어도 되고, 용액 중에 함유되는 유기 용제를 증발시키기만 해도 된다. 그 때문에, 장시간의 베이크에 의한 결정 배향 제어나 후처리에 의한 결정의 재배향과 같은 프로세스는 필요로 하지 않는다. 또, 분말이나 용융 상태로 배치하는 방법은, 환경 부하가 높은 유기 용매를 사용하지 않고 유기 반도체 재료를 배치할 수 있는 등의 장점이 있다. 이와 같이 하여 2 개의 수지 기재 사이에 배치된 유기 반도체 재료는, 열 라미네이트에 의해 유기 반도체 박막이 된다.
열 라미네이트시에 제어하는 파라미터로는, 주로 열 롤의 온도, 소인 속도, 롤러압 등을 들 수 있다. 유기 반도체 재료의 결정 성장 방향을 일정하게 하기 위해서는 열 롤 온도를 유기 반도체 재료의 상 전이점, 즉 액정 전이점, 유리 전이점 또는 융점을 초과하는 온도로 하는 것이 바람직하다. 이 온도 조건하에서는 유기 반도체 재료가 열 롤에 접촉할 때에 상 변화를 일으켜, 용융 상태를 거쳐 재차 결정 상태로 변화할 때에 라미네이트의 진행 방향, 즉 시트의 반송 방향과 동일 방향으로 결정이 성장하는 것이 가능하여, 일반적인 용액 프로세스에 의해 얻어지는 유기 박막에 비해 결정립 사이에 크랙이 잘 생기지 않는다.
유기 반도체 재료의 액정 전이점, 유리 전이점, 융점의 측정은, 시차 주사 열량계 (DSC), 편광 현미경 관찰 (POM) 자동 융점 측정 장치 등을 이용하여 상전이 거동을 파악할 수 있다. 또, 고차 구조에 대해서는, X 선 회절 (XRD) 을 이용하여 분자 구조, 액정성, 및 결정성의 관계에 대해 파악하는 것이 가능하다.
열 롤 온도의 설정은, 사용하는 유기 반도체 재료의 종류 (즉 물질 고유의 상 전이점) 에 따라 조정하는 것이 가능하지만, 상 전이점에 대하여 0 ∼ ＋80 ℃ 의 범위에서 조정하는 것이 바람직하다. 또, 온도의 상한은 사용하는 수지 기재의 유리 전이 온도보다 낮은 온도로 설정하는 것이 바람직하고, 유기 반도체 재료의 상 전이점과 수지 기재의 유리 전이점의 조합 및 소인 속도에 의해 최적화된다. 소인 속도는 열 롤부에 대한 접촉 시간 및 결정 성장 속도, 막두께에 영향을 주고, 라미네이트 장치의 사양에 따라 다르기도 하지만, 통상 0.1 m/min ∼ 5 m/min 이다. 접촉 시간을 고려하여 소인 속도에 따라 열 롤 온도를 조정할 필요가 있다. 또한 열 롤부의 선압이나 롤 주변 온도를 제어할 수 있는 것이 바람직하다. 선압의 제어가 곤란한 경우에는, 일정한 압력이 2 종류의 수지 기재에 가해지도록 라미네이트 보조로서 스테인리스판 등의 기판 사이에 수지 기재를 협지하여 라미네이트할 수도 있다. 또, 적절한 결정 배향 상태를 얻기 위해서 열 롤에 의한 라미네이트 공정을 반복해서 실시할 수도 있다.
본 발명의 제 2 목적은 유기 반도체 디바이스의 제조 방법을 제공하는 것이고, 제 ３ 목적은 반도체 특성과 플렉시블성이 우수한 유기 반도체 디바이스를 제공하는 것이다.
본 발명에서 말하는 유기 반도체 디바이스는, 유기 반도체층을 전극으로 협지한 구성이면 특별히 한정되지 않지만, 소스 전극 및 드레인 전극의 2 개의 전극이 유기 반도체층에 접하고 있고, 그 2 개의 전극 사이에 흐르는 전류를, 게이트 절연막층을 통해서 게이트 전극이라고 불리는 다른 하나의 전극에 인가하는 전압으로 제어하는 구성의 유기 트랜지스터가 바람직하다.
도 1 에 나타내는 본 발명의 유기 트랜지스터의 양태예에 있어서의 각 구성 요소에 대해 설명한다.
기재 (1 및 8) 는 수지 필름이고, 예를 들어 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리에테르술폰, 폴리아미드, 폴리이미드, 폴리카보네이트, 셀룰로오스트리아세테이트, 폴리에테르이미드 등을 들 수 있고, 열 라미네이트에 있어서의 프로세스 온도에 따라 선택된다. 이들 기재의 유리 전이점은 100 ℃ 이상인 것이 바람직하고, 150 ℃ 이상인 것이 더욱 바람직하다. 유기 반도체 디바이스의 굽힘 내성을 고려하여, 2 종류의 기재의 재질을 동일하게 하는 것이 바람직하고, 이와 같은 수지성 기재를 사용함으로써 반도체 디바이스에 가요성을 갖게 할 수 있어, 높은 굽힘 내성을 갖는 플렉시블하고 경량인 유기 반도체 디바이스로서의 실용성이 향상된다. 기재의 두께는 통상적으로 1 ㎛ ∼ 10 ㎜ 이고, 바람직하게는 5 ㎛ ∼ 3 ㎜ 이다.
소스 전극 (5), 드레인 전극 (6), 게이트 전극 (2) 에는 도전성을 갖는 재료가 사용된다. 예를 들어, 백금, 금, 은, 알루미늄, 크롬, 텅스텐, 탄탈, 니켈, 코발트, 구리, 철, 납, 주석, 티탄, 인듐, 팔라듐, 몰리브덴, 마그네슘, 칼슘, 바륨, 리튬, 칼륨, 나트륨 등의 금속 및 그것들을 포함하는 합금 ; InO2, ZnO2, SnO2, ITO 등의 도전성 산화물 ; 폴리아닐린, 폴리피롤, 폴리티오펜 (PEDOT·PSS 등), 폴리아세틸렌, 폴리파라페닐렌비닐렌, 폴리디아세틸렌 등의 도전성 고분자 화합물 ; 카본 나노 튜브, 그라파이트 등의 탄소 재료 등을 사용할 수 있다. 전극의 접촉 저항을 저하시키기 위해 산화 몰리브덴을 도핑하는 것이나 금속에 티올 등의 처리를 해도 된다. 또, 상기 재료에 카본 블랙이나 금, 백금, 은, 구리 등의 금속 입자 등을 분산시킨 도전성의 복합 재료도 사용된다. 각 전극 (2, 5, 6) 에는 배선이 연결되는데, 배선도 전극과 거의 동일한 재료로 제작된다. 소스 전극 (5), 드레인 전극 (6), 게이트 전극 (2) 의 막두께는 재료에 따라 상이하지만, 통상적으로 1 ㎚ ∼ 10 ㎛ 이고, 바람직하게는 10 ㎚ ∼ 5 ㎛ 이고, 보다 바람직하게는 30 ㎚ ∼ 1 ㎛ 이다.
절연층 (3 및 7) 은 절연성을 갖는 재료이고, 예를 들어, 폴리파라자일릴렌, 폴리아크릴레이트, 폴리메틸메타크릴레이트, 폴리스티렌, 폴리비닐페놀, 폴리아미드, 폴리이미드, 폴리카보네이트, 폴리에스테르, 폴리비닐알코올, 폴리아세트산비닐, 폴리우레탄, 폴리술폰, 불소계 수지, 에폭시 수지, 페놀 수지 등의 폴리머 및 이들을 조합한 공중합체 ; 이산화규소, 산화알루미늄, 산화티탄, 산화탄탈 등의 산화물 ; SrTiO3, BaTiO3 등의 강유전성 산화물 ; 질화규소, 질화알루미늄 등의 질화물 ; 황화물 ; 불화물 등의 유전체의 입자를 분산시킨 폴리머 등을 사용할 수 있다. 절연층 (3 및 7) 은, 유기 반도체 디바이스의 굽힘 내성을 고려하여 동일한 재질을 사용하는 것이 바람직하고, 이들 층의 막두께는 재료에 따라 상이하지만, 통상적으로 10 ㎚ ∼ 10 ㎛, 바람직하게는 50 ㎚ ∼ 5 ㎛, 보다 바람직하게는 100 ㎚ ∼ 1 ㎛ 이다.
반도체층 (4) 에 함유되는 유기 반도체 재료는, 이하에 나타내는 반도체 특성을 나타내는 저분자 화합물, 수평균 분자량이 1000 이상의 고분자 화합물, 반복 단위가 2 ∼ 20 의 올리고머 중 어느 것이나 사용할 수 있지만, 유기 반도체 재료 중에서도, 열 라미네이트하는 온도 이하에 액정 전이점, 유리 전이점, 융점 등의 상 전이점을 갖는 화합물이 바람직하고, 열 라미네이트시에 유기 반도체 재료의 액정 전이점, 유리 전이점 또는 융점이 상기 기재한 유리 전이점보다 낮은 재료인 것이 더욱 바람직하다.
반도체층 (4) 의 반도체 재료로는 하기에 나타내는 반도체 특성을 나타내는 화합물을 단독 혹은 여러 종류의 화합물을 혼합하여 사용해도 된다. 유기 반도체 디바이스의 특성을 개선하기 위해, 혹은 다른 특성을 부여하기 위해, 필요에 따라 각종 첨가제를 혼합해도 된다. 반도체층 (4) 의 막두께는, 필요한 기능을 상실하지 않는 범위에서 얇을수록 바람직하다. 유기 반도체 디바이스에 있어서는, 소정 이상의 막두께가 있으면 반도체 소자의 특성은 막두께에 의존하지 않지만, 막두께가 두꺼워지면 리크 전류가 증가되는 경우가 많다. 반대로 지나치게 얇으면 전하가 지나는 길 (채널) 을 형성할 수 없게 되기 때문에, 적당한 막두께는 필요하다. 반도체가 필요한 기능을 나타내기 위한 반도체층의 막두께는 통상적으로 1 ㎚ ∼ 5 ㎛ 이고, 바람직하게는 10 ㎚ ∼ 1 ㎛ 이고, 보다 바람직하게는 10 ㎚ ∼ 500 ㎚ 이다.
본 발명에 사용되는 반도체 특성을 나타내는 화합물, 즉 유기 반도체 화합물로는, 예를 들어, 저분자 화합물로는 폴리아센류 및 폴리아센류의 탄소의 일부를 N, S, O 등의 원자, 아릴기, 아실기, 알킬기, 알콕시기, 카르보닐기 등의 관능기로 치환한 유도체 (트리페노디옥사진 유도체, 트리페노디티아진 유도체, 상기 식 (1) 로 나타내는 티에노티오펜 유도체 등) 를 들 수 있다. 또, 스티릴벤젠 유도체, 금속 프탈로시아닌류, 나프탈렌1,4,5,8-테트라카르복실산디이미드, N,N'-비스(4-트리플루오로메틸벤질)나프탈렌1,4,5,8-테트라카르복실산디이미드와 함께, N,N'-비스(1H,1H-퍼플루오로옥틸), N,N'-비스(1H,1H-퍼플루오로부틸) 및 N,N'-디옥틸나프탈렌1,4,5,8-테트라카르복실산디이미드 유도체, 나프탈렌2,3,6,7테트라카르복실산디이미드 등의 나프탈렌테트라카르복실산디이미드류, 및 안트라센2,3,6,7-테트라카르복실산디이미드 등의 안트라센테트라카르복실산디이미드류 등의 축합 고리 테트라카르복실산디이미드류, 메로시아닌 색소류, 헤미시아닌 색소류 등의 색소 등을 들 수 있다.
고분자 화합물로는, 예를 들어, 폴리피롤, 폴리(N-치환 피롤), 폴리(3-치환 피롤), 폴리(3,4-2 치환 피롤) 등의 폴리피롤류 ; 폴리티오펜, 폴리(3-치환 티오펜), 폴리(3,4-2 치환 티오펜), 폴리벤조티오펜 등의 폴리티오펜류 ; 폴리이소티아나프텐 등의 폴리이소티아나프텐류 ; 폴리티에닐렌비닐렌 등의 폴리티에닐렌비닐렌류 ; 폴리(p-페닐렌비닐렌) 등의 폴리(p-페닐렌비닐렌)류 ; 폴리아닐린, 폴리(N-치환 아닐린), 폴리(3-치환 아닐린), 폴리(2,3-치환 아닐린) 등의 폴리아닐린류 ; 폴리아세틸렌 등의 폴리아세틸렌류 ; 폴리디아세틸렌 등의 폴리디아세틸렌류 ; 폴리아줄렌 등의 폴리아줄렌류 ; 폴리피렌 등의 폴리피렌류 ; 폴리카르바졸, 폴리(N-치환 카르바졸) 등의 폴리카르바졸류 ; 폴리셀레노펜 등의 폴리셀레노펜류 ; 폴리푸란, 폴리벤조푸란 등의 폴리푸란류 ; 폴리(p-페닐렌) 등의 폴리(p-페닐렌)류 ; 폴리인돌 등의 폴리인돌류 ; 폴리피리다진 등의 폴리피리다진류 ; 폴리페닐렌술파이드, 폴리비닐렌술파이드 등의 폴리술파이드류를 들 수 있다. 올리고머로는, 상기 폴리머와 동일한 반복 단위를 갖는 올리고머, 예를 들어, 티오펜 6 량체인 α-섹시티오펜, α,ω-디헥실-α-섹시티오펜, α,ω-디헥실-α-퀸퀘티오펜, α,ω-비스(3-부톡시프로필)-α-섹시티오펜 등의 올리고머를 들 수 있다.
본 발명의 실시에 있어서 특히 바람직한 화합물의 일례로서 식 (1) 로 나타내는 티에노티오펜 유도체를 들 수 있다.
[화학식 2]
Figure pct00002
(상기 식 (1) 중, X1 및 X2 는 각각 독립적으로 황 원자 또는 셀레늄 원자를 나타내고, R1 및 R2 는 각각 독립적으로 수소 원자, 지방족 탄화수소기, 아릴기, 복소 고리기, 알콕시기 또는 알콕시알킬기를 나타내고, R1 및 R2 는 동일해도 되고 상이해도 되며, m 및 n 은 각각 독립적으로 0 또는 1 을 나타낸다.)
상기 지방족 탄화수소기는, 직사슬, 분기사슬 또는 고리형의 지방족 탄화수소기이며, 바람직하게는 직사슬의 지방족 탄화수소기를 들 수 있다. 탄소수는 통상 1 ∼ 36 이고, 바람직하게는 2 ∼ 24 이고, 더욱 바람직하게는 4 ∼ 20 이고, 가장 바람직하게는 4 ∼ 10 이다. 직사슬 또는 분기사슬의 포화 지방족 탄화수소기의 구체예로는, 메틸기, 에틸기, 프로필기, iso-프로필기, n-부틸기, iso-부틸기, t-부틸기, n-펜틸기, iso-펜틸기, t-펜틸기, sec-펜틸기, n-헥실기, iso-헥실기, n-헵틸기, sec-헵틸기, n-옥틸기, n-노닐기, sec-노닐기, n-데실기, n-운데실기, n-도데실기, n-트리데실기, n-테트라데실기, n-펜타데실기, n-헥사데실기, n-헵타데실기, n-옥타데실기, n-노나데실기, n-에이코실기, 도코실기, n-펜타코실기, n-옥타코실기, n-트리콘틸기, 5-(n-펜틸)데실기, 헨에이코실기, 트리코실기, 테트라코실기, 헥사코실기, 헵타코실기, 노나코실기, n-트리아콘틸기, 스쿠아릴기, 도트리아콘틸기, 헥사트리아콘틸기 등을 들 수 있고, 고리형의 포화 지방족 탄화수소기의 구체예로는, 시클로헥실기, 시클로펜틸기, 아다만틸기, 노르보르닐기 등을 들 수 있다.
아릴기로는, 페닐기, 비페닐기, 피렌기, 자일릴기, 메시틸기, 쿠메닐기, 벤질기, 페닐에틸기, α-메틸벤질기, 트리페닐메틸기, 스티릴기, 신나밀기, 비페닐릴기, 1-나프틸기, 2-나프틸기, 안트릴기, 페난트릴기 등의 방향족 탄화수소기 등을 들 수 있다. 복소 고리기는, 황, 산소, 질소 원자를 함유하는 방향족 복소 고리기이고, 바람직하게는 2-티에닐기, 티에노티에닐기이다. 아릴기나 복소 고리기는 C4 ∼ C10 의 알킬기 등의 상기 지방족 탄화수소기를 치환기로서 갖고 있어도 되고, 복수의 치환기를 갖는 경우, 각각의 치환기는 동일해도 되고 또는 상이해도 된다.
알콕시기로는, 메톡시기, 에톡시기, n-프로폭시기, n-부톡시기, n-펜틸옥시기, n-헥실옥시기, n-헵틸옥시기, n-옥틸옥시기, n-노닐옥시기, n-데실옥시기, n-운데실옥시기, n-도데실옥시기, n-트리데실옥시기, n-테트라데실옥시기, n-펜타데실옥시기, n-헥사데실옥시기, n-헵타데실옥시기, n-옥타데실옥시기, n-노나데실옥시기, n-이코실옥시기, n-헨이코실옥시기, n-도코실옥시기, n-트리코실옥시기, n-테트라코실옥시기, n-펜타코실옥시기, n-헥사코실옥시기, n-헵타코실옥시기, n-옥타코실옥시기, n-노나코실옥시기, 및 n-트리아콘틸옥시기를 들 수 있다. 바람직하게는, 메톡시기, 에톡시기, n-프로폭시기, n-부톡시기, n-펜틸옥시기, n-헥실옥시기, n-헵틸옥시기, n-옥틸옥시기, n-노닐옥시기, n-데실옥시기, n-운데실옥시기, n-도데실옥시기, n-트리데실옥시기, n-테트라데실옥시기, n-펜타데실옥시기, n-헥사데실옥시기, n-헵타데실옥시기, n-옥타데실옥시기, n-노나데실옥시기, 및 n-이코실옥시기 등의 탄소수 1 ∼ 20 의 알콕시기를 들 수 있다.
알콕시알킬기로는, 메톡시메틸기, 에톡시메틸기, n-프로폭시메틸기, n-부톡시메틸기, n-펜틸옥시메틸기, n-헥실옥시메틸기, n-헵틸옥시메틸기, n-옥틸옥시메틸기, n-노닐옥시메틸기, n-데실옥시메틸기, n-운데실옥시메틸기, n-도데실옥시메틸기, n-트리데실옥시메틸기, n-테트라데실옥시메틸기, n-펜타데실옥시메틸기, n-헥사데실옥시메틸기, n-헵타데실옥시메틸기, n-옥타데실옥시메틸기, n-노나데실옥시메틸기, 메톡시에틸기, 에톡시에틸기, n-프로폭시에틸기, n-부톡시에틸기, n-펜틸옥시에틸기, n-헥실옥시에틸기, n-헵틸옥시에틸기, n-옥틸옥시에틸기, n-노닐옥시에틸기, n-데실옥시에틸기, n-운데실옥시에틸기, n-도데실옥시에틸기, n-트리데실옥시에틸기, n-테트라데실옥시에틸기, n-펜타데실옥시에틸기, n-헥사데실옥시에틸기, n-헵타데실옥시에틸기, n-옥타데실옥시에틸기, n-노나데실옥시에틸기, 메톡시프로필기, 에톡시프로필기, n-프로폭시프로필기, n-부톡시프로필기, n-펜틸옥시프로필기, n-헥실옥시프로필기, n-헵틸옥시프로필기, n-옥틸옥시프로필기, n-노닐옥시프로필기, n-데실옥시프로필기, 메톡시부틸기, 에톡시부틸기, n-프로폭시부틸기, n-부톡시부틸기, n-펜틸옥시부틸기, n-헥실옥시부틸기, n-헵틸옥시부틸기, n-옥틸옥시부틸기, n-노닐옥시부틸기, n-데실옥시부틸기를 들 수 있다. 바람직하게는 메톡시메틸기, 에톡시메틸기, n-프로폭시메틸기, n-부톡시메틸기, n-펜틸옥시메틸기, n-헥실옥시메틸기, 메톡시에틸기, 에톡시에틸기, n-프로폭시에틸기, n-부톡시에틸기, n-펜틸옥시에틸기, n-헥실옥시에틸기, 메톡시프로필기, 에톡시프로필기, n-프로폭시프로필기, n-부톡시프로필기, n-펜틸옥시프로필기, n-헥실옥시프로필기, 메톡시부틸기, 에톡시부틸기, n-프로폭시부틸기, n-부톡시부틸기, n-펜틸옥시부틸기, n-헥실옥시부틸기, n-헵틸옥시부틸기, n-옥틸옥시부틸기, n-노닐옥시부틸기, n-데실옥시부틸기를 들 수 있다.
식 (1) 에 있어서의 X1 및 X2, 그리고 R1 및 R2 의 바람직한 조합은, 상기에서 각각에 있어서 바람직하다고 여겨지는 것끼리의 조합이고, 보다 바람직한 조합은 상기에서 각각에 있어서 보다 바람직하다고 여겨지는 것끼리의 조합이다. 이 때, m 및 n 은 각각 독립적으로 0 또는 1 을 나타낸다.
상기 식 (1) 로 나타내는 화합물의 대표적인 예로는 이하의 화합물 (2) ∼ 화합물 (7) 을 들 수 있다. 이들 화합물의 상 전이점은 90 ℃ ∼ 280 ℃ 의 범위 정도이다.
[화학식 3]
Figure pct00003
[화학식 4]
Figure pct00004
[화학식 5]
Figure pct00005
[화학식 6]
Figure pct00006
[화학식 7]
Figure pct00007
[화학식 8]
Figure pct00008
상기 식 (1) 로 나타내는 화합물은, Journal of the American Chemical Society, No. 2007, 51, 15732 및 Advance Material, 2011, 23. 1222 에 기재된 공지된 방법에 의해 합성할 수 있다. 식 (1) 로 나타내는 화합물의 정제 방법은 특별히 한정되지 않고, 재결정, 칼럼 크로마토그래피, 및 진공 승화 정제 등의 공지된 방법을 채용할 수 있다. 또 필요에 따라 이들 방법을 조합하여 사용해도 된다.
다음으로, 본 발명의 유기 반도체 디바이스의 제조 방법에 대해, 도 1 의 양태예에 기초하여 이하에 설명한다.
본 발명은, 2 개의 기재 상에 각각 절연층 및 전극을 형성한 2 종류의 기재를 열 라미네이트에 의해 첩합함으로써, 유기 반도체 디바이스 (0) 를 제조한다 (도 1 참조). 1 번째 기판 (게이트 전극 기판 (9) 이라고 부른다) 은 기재 (1) 상에 게이트 전극 (2) 및 절연층 (3) 을 적층하고, 타방의 기판 (소스 드레인 기판 (10) 이라고 부른다) 은 기재 (8) 상에 절연층 (7) 및 소스 전극 (5), 드레인 전극 (6) 을 적층한다.
(게이트 전극 기판의 제작)
[기재 (1) 의 처리]
본 발명의 유기 반도체 디바이스는, 상기에서도 설명한 기재 (1) 상에 필요한 전극이나 절연층을 형성함으로써 제작된다. 기재의 표면은, 적층하는 각 층의 젖음성 (적층 용이성) 을 향상시키기 위해 세정 처리를 실시해도 된다. 예로는 염산이나 황산, 아세트산 등에 의한 산 처리, 수산화나트륨, 수산화칼륨, 수산화칼슘, 암모니아 등에 의한 알칼리 처리, 오존 처리, 불소화 처리, 산소나 아르곤 등의 플라즈마 처리, 량뮤어·블라젯막의 형성 처리, 코로나 방전 등의 전기적 처리 등의 표면 처리 등을 실시하는 것도 가능하다.
[게이트 전극 (2) 의 형성]
상기의 도전성을 갖는 재료 등을 사용하여 기재 (1) 상에 게이트 전극을 형성한다. 전극을 형성하는 방법으로는, 예를 들어 진공 증착법, 스퍼터법, 도포법, 열 전사법, 인쇄법, 졸겔법 등을 들 수 있다. 성막시 또는 성막 후, 원하는 형상이 되도록 필요에 따라 패터닝을 실시하는 것이 바람직하다. 패터닝의 방법으로도 각종 방법을 사용할 수 있는데, 예를 들어 포토레지스트의 패터닝과 에칭을 조합한 포토리소그래피법 등을 들 수 있다. 또, 잉크젯 인쇄, 스크린 인쇄, 오프셋 인쇄, 볼록판 인쇄 등의 인쇄법, 마이크로 콘택트 프린팅법 등의 소프트 리소그래피법, 및 이들 수법을 복수 조합한 수법을 이용하여 패터닝하는 것도 가능하다.
[절연층 (3) 의 형성]
상기 절연성을 갖는 재료 등을 사용하여 기재 (1) 및 게이트 전극 (2) 상에 절연층 (3) 을 형성한다 (도 3 참조). 절연층 (3) 의 형성 방법으로는, 예를 들어 스핀 코팅, 스프레이 코팅, 딥 코팅, 캐스트, 바 코트, 블레이드 코팅 등의 도포법 ; 스크린 인쇄, 오프셋 인쇄, 잉크젯 인쇄 등의 인쇄법 ; 진공 증착법, 분자선 에피택셜 성장법, 이온 클러스터 빔법, 이온 플레이팅법, 스퍼터링법, 대기압 플라즈마법, CVD 법 등의 드라이 프로세스법 등을 들 수 있다. 절연층 (3) 은 표면 처리를 실시해도 된다. 그 후에 성막되는 반도체층과의 계면 부분의 분자 배향이나 결정성이 제어되거나, 기재나 절연층 상의 트랩 부위가 저감되는 등에 의해, 캐리어 이동도 등의 특성이 개량되는 것으로 생각된다. 트랩 부위란, 미처리 기재에 존재하는 예를 들어 수산기와 같은 관능기를 가리키며, 이와 같은 관능기가 존재하면, 전자가 그 관능기로 끌어 당겨져, 그 결과로 캐리어 이동도가 저하된다. 따라서, 트랩 부위를 저감시키는 것도 캐리어 이동도 등의 특성 개량에는 유효한 경우가 있다.
(소스 드레인 전극 기판의 제작)
[기재 (8) 의 처리]
기재 (8) 는 상기 서술한 기재 (1) 와 동일하게 하여 처리된다.
[절연층 (7) 의 형성]
상기 절연성을 갖는 재료 등을 사용하여 기재 (8) 상에 절연층 (7) 을 상기 서술한 절연층 (3) 의 형성과 동일하게 하여 형성한다.
[소스 전극 (5) 및 드레인 전극 (6) 의 형성]
상기 도전성을 갖는 재료 등을 사용하여 절연층 (7) 상에 소스 전극 (5) 및 드레인 전극 (6) 을 형성한다. 소스 전극 (5) 및 드레인 전극 (6) 의 재료는 동일해도 되고 상이해도 된다. 전극을 형성하는 방법은, 게이트 전극 (2) 의 형성 방법과 동일하게 하여 실시된다. 소스 전극 (5) 및 드레인 전극 (6) 은 전극의 접촉 저항을 저하시키기 위해 산화몰리브덴을 도핑하거나 금속에 티올 등의 처리를 해도 되고, 이들 층은 도전성을 갖는 재료와 동일한 방법에 의해 소스 전극 (5) 및/또는 드레인 전극 (6) 의 상부 혹은 하부에 적층할 수 있다.
[반도체층의 배치]
다음으로 상기 서술한 방법으로 제작한 소스 드레인 전극 기판 상에 유기 반도체 재료 (11) 를 배치한다. 본 발명에서 사용되는 유기 반도체 재료 (11) 는, 고체, 용융 상태의 재료를 직접 배치할 수 있는 것 이외에, 도포·인쇄 방법으로도 유기 반도체 재료를 배치하는 것은 가능하지만, 잉크젯 인쇄법, 스크린 인쇄법, 오프셋 인쇄법, 마이크로 콘택트 인쇄법 등의 용액 프로세스 등의 필요한 양을 필요한 장소에 배치할 수 있는 방법에 의해 배치하는 것이 유기 반도체 재료의 이용 효율을 높이기 위해서는 바람직하다. 이하, 반도체층의 배치 방법에 대해 상세하게 설명한다.
먼저, 고체 혹은 용융 상태의 재료를 직접 배치하는 경우에는, 벌크상의 고체 분말 혹은 미세 분말화된 유기 반도체 재료를 원하는 장소에 직접 배치 혹은 산포하거나, 혹은 상전이 온도까지 가열한 유기 반도체 재료를 스탬프나 디스펜서 등 여러 가지 방법에 의해 도포할 수 있다. 용이하게는 유기 반도체 재료 (11) 를 막대상인 것에 취하여, 용융 상태인 채로 원하는 위치에 도포해도 된다.
다음으로, 유기 반도체 재료 (11) 를 용액 프로세스에 의해 배치하는 방법에 대해 설명한다. 용액 프로세스란, 용제 가용성을 갖는 반도체 재료, 예를 들어 본 발명의 상기 식 (1) 로 나타내는 화합물 등을 미리 유기 용매에 용해하고, 얻어진 유기 반도체 재료의 용해액을 도포·건조시켜 반도체 재료를 원하는 장소에 배치하는 방법을 말한다. 도포에 의한 제조 방법, 즉 도포 인쇄 프로세스는 디바이스 제조시의 환경을 진공이나 고온 상태로 할 필요가 없고, 대면적의 유기 반도체 디바이스를 저비용으로 제조할 수 있기 때문에 공업적으로도 유리하다. 또, 본 발명에서 용액 프로세스를 사용하는 경우, 용액으로부터 결정화하는 단계에서 결정 배향이 랜덤이어도 되고, 용액 중에 함유되는 유기 용제를 증발시키기만 해도 된다. 그 때문에, 장시간의 베이크에 의한 결정 배향 제어나 후처리에 의한 결정의 재배향과 같은 프로세스는 필요로 하지 않는다.
유기 반도체 재료 (11) 는 채널 상에 배치해도 되지만, 채널 외의 근방에 배치할 수도 있다. 열 라미네이트법에 의해 반도체층을 형성하고, 일정 방향으로 결정 성장시키려면, 채널 외의 근방에 배치하는 편이 바람직하고, 통상 소스 전극 혹은 드레인 전극의 어느 일방으로부터 5 ㎜ 이하의 범위에 배치시키는 것이 바람직하다. 이 경우, 어느 쪽 전극의 근방에 배치하는지는 특별히 한정되지 않는다. 또한 채널 길이 방향과 시트의 반송 방향이 일치하도록 배치시키는 편이 결정의 성장 방향, 즉 캐리어의 이동 방향과 라미네이트의 진행 방향, 즉 시트의 반송 방향이 일치하기 때문에 더욱 바람직하다 (도 2 참조).
[반도체층의 형성 및 유기 반도체 디바이스의 제작]
게이트 전극 기판 (9) 과 유기 반도체 재료를 배치한 소스 드레인 전극 기판 (10) 을 라미네이터를 이용하여 열 라미네이트함으로써 유기 반도체 재료를 라미네이트의 진행 방향, 즉 시트의 반송 방향과 동일 방향으로 결정 성장시켜 유기 박막으로 이루어지는 채널을 형성하는 것과 동시에 2 종류의 기재가 압착되어 유기 반도체 디바이스가 완성된다. 열 라미네이트에 있어서의 조건은 상기 서술한 유기 박막의 형성 방법과 동일한 조건을 이용하여 본 발명의 유기 반도체 디바이스가 제조된다.
일반적으로 유기 반도체 디바이스의 동작 특성은, 반도체층의 캐리어 이동도, 전도도, 절연층의 정전 용량, 소자의 구성 (소스-드레인 전극 사이의 거리 및 폭, 절연층의 막두께 등) 등에 의해 정해지지만, 반도체층의 높은 캐리어 이동도를 얻기 위해서는 유기 반도체 재료가 일정 방향으로 배향 질서를 갖는 것이 요구된다. 본 발명의 유기 박막의 형성 방법은, 2 종류의 기재를 라미네이트할 때에 그 라미네이트의 진행 방향, 즉 시트의 반송 방향으로 일정한 결정 성장을 촉진하는 것이 가능하고, 이 방법을 사용함으로써 높은 캐리어 이동도를 가짐과 함께 경량이며 유연성이 우수한 잘 파손되지 않는 유기 반도체 디바이스의 제조가 가능해진다. 또, 2 종류의 기재의 재질 및 2 종류의 절연층의 재료에 동일한 것을 사용함으로써 반도체층을 중심으로 대칭인 샌드위치 구조로 함으로써, 상이한 재질이나 재료를 사용하는 것에 따른 변형 등의 영향을 잘 받지 않아, 높은 굽힘 내성을 얻는 것이 가능하다. 나아가서는, 본 발명의 유기 반도체 디바이스의 제조 방법은, 롤-투-롤로 제조할 수 있어, 종래의 진공 증착 프로세스나 다른 도포 인쇄 방법과 비교하여 스루풋이 높고, 매우 저비용으로 대면적 디스플레이 용도의 유기 반도체 디바이스의 제조에도 적용할 수 있다.
본 발명의 유기 반도체 디바이스는, 디스플레이의 액티브 매트릭스의 스위칭 소자 등으로서 이용할 수 있다. 디스플레이로는, 예를 들어 액정 디스플레이, 고분자 분산형 액정 디스플레이, 전기 영동형 디스플레이, EL 디스플레이, 일렉트로크로믹형 디스플레이, 입자 회전형 디스플레이 등을 들 수 있다. 또, 메모리 회로 소자, 신호 드라이버 회로 소자, 신호 처리 회로 소자 등의 디지털 소자나 아날로그 소자로서도 이용할 수 있고, 이들을 조합함으로써 IC 카드나 IC 태그의 제작이 가능하다. 또한, 본 발명의 유기 반도체 디바이스는 화학 물질 등의 외부 자극에 의해 그 특성에 변화를 일으킬 수 있으므로, FET 센서로서의 이용도 기대할 수 있다.
실시예
이하, 실시예를 들어 본 발명을 더욱 상세하게 설명하지만, 본 발명은 이들 예에 한정되는 것은 아니다. 실시예 중, 부는 특별히 지정하지 않는 한 질량부를, 또 ％ 는 질량％ 를 각각 나타낸다.
실시예 1
두께 12 ㎛ 의 폴리이미드 필름 상에 화합물 (2) 의 고체 (융점 : 127 ℃) 를 배치한 후, 이 필름 상에 다른 1 장의 폴리이미드 필름을 씌웠다. 균일하게 압력이 가해지도록 이들 기판을 스테인리스판으로 협지하고, 히트 롤러부가 부착된 라미네이터 (FUJIPLA 제조 Lamipacker Meister 6 LPD3226) 를 사용하여, 롤러 온도 150 ℃, 롤압 5.9 N/㎠, 0.4 m/min 의 속도로 양 기판을 라미네이트하여, 화합물 (2) 로 이루어지는 유기 박막을 얻었다.
실시예 2
실시예 1 에서 얻어진 유기 박막의 편광 현미경 관찰을 실시한 결과, 도 4(a) 에 나타내는 바와 같이 시트의 반송 방향과 동일 방향으로 단 (單) 그레인 영역이 신장되어, 그레인의 성장 방향이 제어되어 있는 것을 나타내고 있다. 이들의 전형적인 결정립 사이즈는 200 ㎛ ∼ 300 ㎛ 로, 매우 큰 결정립의 성장이 확인되었다. 또, 150 ℃ 의 롤러에 접촉한 후에도 박막에 큰 결함 (간극) 이 없어, 균일한 박막이 형성되어 있음이 확인되었다.
실시예 3
라미네이터의 롤러 온도를 160 ℃, 소인 속도를 1.5 m/min 으로 변경하는 것 이외에는, 실시예 1 과 동일하게 하여 2 장의 폴리이미드 필름을 라미네이트하여, 화합물 (2) 로 이루어지는 유기 박막을 얻었다.
실시예 4
실시예 2 와 동일하게 실시예 1 에서 얻어진 유기 박막의 편광 현미경 관찰을 실시한 결과, 도 4(b) 에 나타내는 바와 같이, 시트의 반송 방향으로 결정 성장되어 있는 것이 확인되었다. 본 실시예에서 사용한 장치는 롤러 온도의 상한이 160 ℃, 최대 소인 속도가 1.5 m/min 이었지만, 온도를 적절히 제어함으로써 더욱 고속에서의 결정 성장을 달성할 수 있음을 예상할 수 있는 결과를 얻었다.
비교예 1
라미네이터의 롤러 온도를, 화합물 (2) 의 융점 이하의 온도인 120 ℃, 소인 속도를 0.4 m/min 으로 변경하는 것 이외에는, 실시예 1 과 동일하게 하여 2 장의 폴리이미드 필름을 라미네이트하여, 화합물 (2) 의 상태를 확인하였지만, 라미네이트 후에도 후막인 채로, 시트 반송 방향으로의 결정 성장은 확인되지 않았다.
실시예 5
폴리이미드 필름 상에 파릴렌을 900 ㎚ 성막하고, 그 상부에 채널 길이 20 ㎛ 의 소스 전극 및 드레인 전극으로서 금 전극을 형성한 소스 드레인 전극 기판을 제작하였다. 한편, 폴리이미드 필름 상에 게이트 전극으로서 금 전극을 형성하고, 그 상부에 파릴렌을 900 ㎚ 성막한 게이트 전극 기판을 제작하였다.
소스 드레인 전극 기판 상의 소스 전극 혹은 드레인 전극으로부터 라미네이터측으로 약 3 ㎜ 떨어진 위치 (도 2 참조) 에 화합물 (2) 의 고체 (융점 : 127 ℃) 를 배치하고, 실시예 1 과 동일 조건으로 양 기판을 라미네이트하여, 소스 드레인 전극 사이에 화합물 (2) 로 이루어지는 유기 박막을 형성하고, 유기 박막 트랜지스터를 제작하였다.
실시예 6
실시예 5 에서 얻어진 유기 반도체 디바이스인 유기 박막 트랜지스터의 반도체 특성을, 이하와 같이 하여 측정하였다. 게이트 전압의 인가 및 게이트 전류의 측정에는 KEITHLEY 2635A SYSTEM Source Meter 를, 소스-드레인 전압의 인가 및 드레인 전류의 측정에는 KEITHLEY 6430 SUBFEMTO AMP REMOTE Source Meter 를 사용하고, 드레인 전압을 -50 V, 게이트 전압 Vg 를 20 ∼ -50 V 로 변화시킨 조건으로 산출된 이동도는 0.15 ㎠/Vs, 임계값 전압은 -5 V 였다.
실시예 7
실시예 5 의 소스 드레인 전극에 펜타플루오로벤젠티올로 이루어지는 SAM 막을 수식하고, 주입층을 형성한 것 이외에는, 실시예 5 와 동일하게 하여 유기 박막 트랜지스터를 제작하였다.
실시예 8
실시예 7 에서 얻어진 유기 박막 트랜지스터를 실시예 6 과 동일 장치를 사용하고, 드레인 전압을 -10 V, 게이트 전압 Vg 를 5 ∼ -10 V 로 변화시킨 조건으로 측정하였다. 산출된 이동도는 0.33 ㎠/Vs 로, 저전압 상태에 있어서 높은 이동도가 확인되어, SAM 막의 효과는 라미네이트 후에도 안정적이었다.
실시예 9
실시예 5 에서 얻어진 유기 박막 트랜지스터의 굽힘 내성을 도 5 에 나타내는 V 자 블록법을 이용하여 측정하였다. 예각 상의 홈 상에 실시예 1 에서 얻어진 유기 박막 트랜지스터를 설치하고, 채널 상에 곡률 반경 (1 ㎜) 을 갖는 금속 봉을 꽉 눌러 유기 박막 트랜지스터를 구부렸다. 도 6 에 나타내는 바와 같이 처음에 게이트 전극측을 외주로 하도록 눌러 구부린 (도 6 의 2 상태) 후, 소스 드레인 전극측을 외주로 하도록 눌러 구부리는 (도 6 의 4 상태) 일련의 측정을 실시하여, 각 상태에 있어서의 트랜지스터 특성을 측정하였다 (즉, 도 6 에서 나타낸 번호와 도 7 에 나타낸 번호는 각각 대응하고 있다.). 도 7 에 나타내는 바와 같이 모든 굽힘 상태에 있어서 트랜지스터의 전달 특성에 변화가 없어, 높은 굽힘 내성을 가지는 것을 나타내었다.
각 실시예에 기재한 결과로부터, 본 발명의 열 라미네이트법을 이용한 유기 박막은, 시트의 반송 방향과 동일 방향으로 결정 성장이 확인되고, 이 방법에 의해 제작한 플렉시블 유기 반도체 디바이스는 높은 반도체 특성을 나타낼 뿐만 아니라, 곡률 반경 1 ㎜ 의 굽힘 시험 후에도 전달 특성에 변화가 없어, 우수한 굽힘 내성을 나타내었다. 또, 반도체층을 제작할 때에는 진공 증착법이나 결정 성장을 위한 번잡하고, 정밀한 컨트롤을 하지 않아도 채널 사이에 결정 성장 방향이 규제된 유기 반도체 박막을 형성 가능한 높은 스루풋의 제조 방법인 것이 확인되었다.
0 : 유기 반도체 디바이스
1 : 기재
2 : 게이트 전극
3 : 절연층
4 : 반도체층
5 : 소스 전극
6 : 드레인 전극
7 : 절연층
8 : 기재
9 : 게이트 전극 기판
10 : 소스 드레인 전극 기판
11 : 유기 반도체 재료

Claims (11)

  1. 2 개의 수지 기재 사이에 유기 반도체 재료의 유기 박막을 형성하는 방법으로서, 상기 유기 반도체 재료를 배치한 일방의 수지 기재와 타방의 수지 기재를 열 라미네이트법을 이용하여 프레스함으로써 첩합하는 것을 포함하는, 유기 박막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 열 라미네이트시에, 열 롤부를 상기 유기 반도체 재료의 액정 전이점, 유리 전이점 또는 융점 이상의 온도로 하는, 유기 박막의 형성 방법.
  3. 제 1 항에 있어서,
    상기 열 라미네이트시에, 열 롤부를 상기 유기 반도체 재료의 액정 전이점, 유리 전이점 또는 융점 이상의 온도로 하여, 그 유기 반도체 재료를 상 변화시킨 후, 라미네이트의 진행 방향으로 결정 성장시키는, 유기 박막의 형성 방법.
  4. 2 개의 수지 기재 (i) 및 (ii) 사이에 적어도 게이트 전극, 절연층, 소스 전극, 드레인 전극, 및 1 종 이상의 유기 반도체 재료로 이루어지는 유기 반도체층을 포함하는 플렉시블 유기 반도체 디바이스의 제조 방법으로서,
    그 유기 반도체 재료를 배치한 그 수지 기재 (i) 과 타방의 그 수지 기재 (ii) 를 열 라미네이트법을 이용하여 프레스해서 첩합함으로써 일정 방향으로 결정 성장한 유기 반도체층을 형성하는 것을 포함하는, 유기 반도체 디바이스의 제조 방법.
  5. 제 4 항에 있어서,
    상기 수지 기재 (i) 은, 상기 게이트 전극, 그 게이트 전극을 덮도록 형성되어 있는 상기 절연층, 및 그 절연층 상에 배치되어 있는 상기 유기 반도체 재료를 포함하고, 상기 수지 기재 (ii) 는, 상기 절연층, 및 그 절연층 상에 형성되어 있는 상기 소스 전극 및 상기 드레인 전극을 포함하고, 그 수지 기재 (i) 과 그 수지 기재 (ii) 를 열 라미네이트법을 이용하여 프레스함으로써 첩합하여 유기 반도체층을 형성하는, 유기 반도체 디바이스의 제조 방법.
  6. 제 4 항에 있어서,
    상기 유기 반도체 재료가 고체 또는 용융 상태로 상기 절연층 상에 배치되는, 유기 반도체 디바이스의 제조 방법.
  7. 제 4 항에 있어서,
    상기 유기 반도체 재료가, 상기 절연층 상에 유기 반도체 재료를 함유한 용액 프로세스에 의해 도포, 건조시켜 배치되는, 유기 반도체 디바이스의 제조 방법.
  8. 제 4 항에 있어서,
    상기 열 라미네이트시에, 열 롤부를 유기 반도체 재료의 액정 전이점, 유리 전이점 또는 융점 이상의 온도로 하는, 유기 반도체 디바이스의 제조 방법.
  9. 제 4 항에 있어서,
    상기 유기 반도체 재료의 액정 전이점, 유리 전이점 또는 융점은, 수지 기재 (i) 및 (ii) 의 유리 전이점보다 낮은, 유기 반도체 디바이스의 제조 방법.
  10. 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 유기 반도체 재료가 하기 식 (1) 로 나타내는 화합물인, 유기 반도체 디바이스의 제조 방법.
    [화학식 1]
    Figure pct00009

    (식 (1) 중, X1 및 X2 는 각각 독립적으로 황 원자 또는 셀레늄 원자를 나타내고, R1 및 R2 는 각각 독립적으로 수소 원자, 지방족 탄화수소기, 아릴기, 복소 고리기, 알콕시기, 또는 알콕시알킬기를 나타내고, R1, R2 는 서로 동일해도 되고 상이해도 되며, n 및 m 은 각각 독립적으로 0 또는 1 을 나타낸다.)
  11. 제 4 항 내지 제 10 항 중 어느 한 항에 기재된 제조 방법에 의해 얻어지는, 플렉시블 유기 반도체 디바이스.
KR1020157027614A 2013-03-07 2014-03-07 유기 박막의 형성 방법 KR20150130363A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2013-045255 2013-03-07
JP2013045255 2013-03-07
PCT/JP2014/055993 WO2014136942A1 (ja) 2013-03-07 2014-03-07 有機薄膜の形成方法

Publications (1)

Publication Number Publication Date
KR20150130363A true KR20150130363A (ko) 2015-11-23

Family

ID=51491449

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157027614A KR20150130363A (ko) 2013-03-07 2014-03-07 유기 박막의 형성 방법

Country Status (5)

Country Link
JP (1) JPWO2014136942A1 (ko)
KR (1) KR20150130363A (ko)
CN (1) CN105103324A (ko)
TW (1) TW201448305A (ko)
WO (1) WO2014136942A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170030639A (ko) * 2014-07-17 2017-03-17 닛뽄 가야쿠 가부시키가이샤 유기 반도체 박막의 형성 방법, 그리고 그것을 이용한 유기 반도체 디바이스 및 그의 제조 방법
TWI703746B (zh) * 2015-08-28 2020-09-01 國立大學法人千葉大學 有機半導體裝置的製造方法及粉體
CN113981541B (zh) * 2021-12-27 2022-04-12 天津大学 一种生长有机半导体单晶的方法及装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1291932A3 (en) * 2001-09-05 2006-10-18 Konica Corporation Organic thin-film semiconductor element and manufacturing method for the same
KR100719547B1 (ko) * 2005-03-24 2007-05-17 삼성에스디아이 주식회사 유기박막 패터닝방법, 이를 이용한 유기박막 트랜지스터 및그의 제조방법과 유기 박막 트랜지스터를 구비한평판표시장치
JP2008066439A (ja) * 2006-09-06 2008-03-21 Konica Minolta Holdings Inc 有機薄膜トランジスタの製造方法
JP4730623B2 (ja) * 2008-07-24 2011-07-20 ソニー株式会社 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器
JP2010040678A (ja) * 2008-08-01 2010-02-18 Panasonic Corp 半導体製造装置および半導体装置の製造方法
JP2010040768A (ja) * 2008-08-05 2010-02-18 Dainippon Printing Co Ltd 有機半導体素子の製造方法、および有機半導体素子
JP5093049B2 (ja) * 2008-10-27 2012-12-05 コニカミノルタホールディングス株式会社 有機エレクトロニクス素子、その製造方法、及び製造装置
JP5708980B2 (ja) * 2009-08-24 2015-04-30 株式会社リコー 有機電子デバイスの製造方法および有機電子デバイス
JP2013021189A (ja) * 2011-07-12 2013-01-31 Dainippon Printing Co Ltd 有機半導体素子の製造方法および有機半導体素子

Also Published As

Publication number Publication date
JPWO2014136942A1 (ja) 2017-02-16
CN105103324A (zh) 2015-11-25
TW201448305A (zh) 2014-12-16
WO2014136942A1 (ja) 2014-09-12

Similar Documents

Publication Publication Date Title
KR101410150B1 (ko) 전계 효과 트랜지스터
JP6274203B2 (ja) 有機半導体薄膜の作製方法
CN102714276B (zh) 有机半导体材料、有机半导体薄膜以及有机薄膜晶体管
US8241946B2 (en) Method of forming an organic semiconducting device by a melt technique
JP4867168B2 (ja) 有機薄膜トランジスタの製造方法
EP2377178B1 (en) Method of manufacturing organic semiconductor nanofibrillar network dispersed in insulating polymer using a blend of organic semiconductor/insulating polymer and organic thin film transistor using the same
Zhang et al. Flexible field-effect transistors from a liquid crystalline semiconductor by solution processes
KR101192615B1 (ko) 전계 효과 트랜지스터
JP2005045266A (ja) ｎ−型半導体を有する装置
CN102823011A (zh) 有机半导体材料、有机半导体组合物、有机薄膜和场效应晶体管及其制造方法
KR101928284B1 (ko) 유기 화합물, 유기 반도체 재료, 유기 박막 및 그의 제조 방법, 유기 반도체 조성물, 그리고 유기 반도체 디바이스
Chang et al. Organic field-effect transistor: Device physics, materials, and process
JP2007266411A (ja) 電界効果トランジスタ
KR20150130363A (ko) 유기 박막의 형성 방법
KR20120116971A (ko) 유기 반도체 재료 및 전계 효과 트랜지스터 그리고 그의 제조 방법
TWI712602B (zh) 有機半導體組合物及包含其之有機薄膜、與其用途
Katz et al. Mesophase transitions, surface functionalization, and growth mechanism of semiconducting 6PTTP6 films from solution
JP2007123716A (ja) 有機系電界効果トランジスタ
Tszydel et al. Applications of parylene films in the manufacture of organic field-effect transistors
JP6917106B2 (ja) 縮合多環芳香族化合物及びその用途
US20060211180A1 (en) Field effect transistor and method of manufacturing the same
KR101910680B1 (ko) 유기 트랜지스터의 제조 방법, 유기 트랜지스터, 반도체 장치의 제조 방법, 반도체 장치 및 전자 기기
KR20170030639A (ko) 유기 반도체 박막의 형성 방법, 그리고 그것을 이용한 유기 반도체 디바이스 및 그의 제조 방법
JP2007266201A (ja) 電界効果トランジスタ
Ashizawa et al. Synthesis and solution-processed field effect transistors of liquid crystalline oligothiophenes

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid