KR20150127441A - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명은, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 노출되도록 배치된 복수의 제1 내부 전극; 상기 세라믹 본체 내에서 상기 제1 내부 전극과 번갈아 적층되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 일 측면을 통해 노출되도록 배치된 복수의 제2 내부 전극; 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 내부 전극의 양 단부와 각각 연결된 제1 및 제2 외부 전극; 상기 세라믹 본체의 일 측면에서 실장 반대 면의 일부까지 연장되게 형성되며, 상기 제2 내부 전극과 연결된 제3 외부 전극; 상기 세라믹 본체의 타 측면에서 실장 반대 면으로 연장되게 형성된 제4 외부 전극; 및 상기 세라믹 본체의 실장 반대 면에 형성되며, 상기 제3 및 제4 외부 전극을 연결하는 단속부; 를 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTI LAYER CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants), 스마트폰 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터 중 ESR(등가직렬저항: Equivalent Series Resistance) 값이 낮은 제품은, 전원 회로에 사용되는 경우 낮은 ESR 특성으로 인해 전원 회로에 발진 현상(oscillating)이 발생되는 문제점이 있을 수 있다.
상기 발진 현상을 방지하기 위해 적층 세라믹 커패시터의 ESR 값을 높이면 상대적으로 ESL(등가직렬 인덕턴스: Equivalent Serial Inductance) 값이 증가되어 적층 세라믹 커패시터의 전기적 특성이 저하되는 문제점이 발생할 수 있다.
또한, 상기 적층 세라믹 커패시터는 내부 단락 또는 전기적 과부하에 의해 쇼트(short)가 발생할 수 있다.
이 경우, 상기 적층 세라믹 커패시터와 연결된 나머지 회로에 과전류가 전달되면서 상기 적층 세라믹 커패시터와 연결된 제품 전체에 손상을 주는 문제점이 발생할 수 있다.
일본공개특허 제2013-502746호
당 기술 분야에서는, ESR 값을 높이더라도 ESL 값의 증가는 최소화되도록 하여 적층 세라믹 커패시터의 전기적 특성을 향상시킬 수 있으며, 상기 적층 세라믹 커패시터에 쇼트가 발생하는 경우 회로를 오픈 시켜 상기 적층 세라믹 커패시터의 과전류가 연결된 제품 전체에 손상을 주는 것을 방지할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 노출되도록 배치된 복수의 제1 내부 전극; 상기 세라믹 본체 내에서 상기 제1 내부 전극과 번갈아 적층되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 일 측면을 통해 노출되도록 배치된 복수의 제2 내부 전극; 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 내부 전극의 양 단부와 각각 연결된 제1 및 제2 외부 전극; 상기 세라믹 본체의 일 측면에서 실장 반대 면의 일부까지 연장되게 형성되며, 상기 제2 내부 전극과 연결된 제3 외부 전극; 상기 세라믹 본체의 타 측면에서 실장 반대 면의 일부까지 연장되게 형성된 제4 외부 전극; 및 상기 세라믹 본체의 실장 반대 면에 형성되며, 상기 제3 및 제4 외부 전극을 연결하는 단속부; 를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제2 내부 전극은 상기 세라믹 본체의 일 측면을 통해 노출되도록 리드부를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면에서 실장 면의 일부까지 연장되게 형성될 수 있다.
본 발명의 다른 측면은, 복수의 유전체층이 폭 방향으로 적층된 세라믹 본체; 상기 세라믹 본체의 실장 면에 길이 방향으로 서로 이격되게 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체의 실장 면에 형성되되, 상기 제1 및 제2 외부 전극 사이에 형성된 제3 외부 전극; 상기 세라믹 본체의 실장 반대 면에 상기 제1 내지 제3 외부 전극과 각각 대응되게 형성된 제4 내지 제6 외부 전극; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 번갈아 배치된 복수의 제1 및 제2 내부 전극; 상기 제1 내부 전극에서 상기 세라믹 본체의 실장 면과 실장 반대 면을 통해 각각 노출되도록 연장되게 형성되며, 상기 제1 및 제4 외부 전극과 각각 연결된 제1 및 제2 리드부; 상기 제2 내부 전극에서 상기 세라믹 본체의 실장 면과 실장 반대 면을 통해 각각 노출되도록 연장되게 형성되며, 상기 제2 및 제5 외부 전극과 각각 연결된 제3 및 제4 리드부; 및 상기 세라믹 본체의 실장 반대 면에 형성되며, 상기 제5 및 제6 외부 전극을 연결하는 단속부; 를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 내부 전극은 상기 세라믹 본체의 양 단면으로부터 이격되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제6 외부 전극은 상기 세라믹 본체의 실장 면 또는 실장 반대 면에서 상기 세라믹 본체의 양 측면의 일부까지 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 단속부는 휴즈(fuse) 또는 저항 패턴(resistive pattern)일 수 있다.
본 발명의 일 실시 형태에 따르면, 전류 패스(current path)가 세라믹 본체의 양 단면에서 중앙부로 이동하는 형태가 됨으로써, 상기 적층 세라믹 커패시터의 ESR 값은 높이면서도 ESL 값의 증가는 최소화시켜 상기 적층 세라믹 커패시터의 전기적 특성을 향상시킬 수 있는 효과가 있다.
또한, 세라믹 본체의 실장 반대 면에 인접한 외부 전극을 서로 연결하는 단속부를 적용함으로써, 상기 적층 세라믹 커패시터에 쇼트가 발생하는 경우 상기 단속부가 단락되면서 회로를 오픈 상태로 만들어 과전류가 상기 적층 세라믹 커패시터와 연결된 나머지 회로에 전달되는 것을 차단하여 제품 전체에 손상이 발생되는 것을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 분해사시도이다.
도 3a 및 도 3b는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 등가 회로를 나타낸 회로도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5는 도 4의 적층 세라믹 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 분해사시도이다.
도 6a 및 도 6b는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 등가 회로를 나타낸 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
수평 실장형 적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 적층 세라믹 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 분해사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122), 세라믹 본체(110)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132), 세라믹 본체(110)의 양 측면에 형성된 제3 및 제4 외부 전극(141, 142) 및 세라믹 본체(110)의 실장 반대 면에 형성된 단속부(151)를 포함한다.
즉, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 총 4개의 외부 전극을 갖는 일명 4단자 커패시터로 볼 수 있다.
세라믹 본체(110)는 복수의 유전체층(111, 112, 113)을 두께 방향으로 적층한 다음 소성하여 형성된다.
다만, 본 발명의 세라믹 본체(110)의 형상, 치수 및 유전체층(111, 112, 113)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
이때, 세라믹 본체(110)를 형성하는 복수의 유전체층(111, 112, 113)은 소결된 상태이다.
따라서, 인접하는 유전체층(111, 112, 113) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
세라믹 본체(110)는 육면체 형상을 가질 수 있다.
본 발명의 일 실시 형태에서는 세라믹 본체(110)의 서로 마주보는 두께 방향의 면을 제1 및 제2 주면(1, 2)으로, 제1 및 제2 주면(1, 2)을 연결하며 서로 마주보는 길이 방향의 면을 제1 및 제2 단면(3, 4)으로, 서로 마주보는 폭 방향의 면을 제1 및 제2 측면(5, 6)으로 정의하기로 한다.
이하, 본 실시형태에서, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 본체(110)의 제1 주면(1)으로 함께 정의하여 설명하기로 한다.
세라믹 본체(110)는 액티브층과 커버층(112, 113)을 포함할 수 있다.
상기 액티브층은 커패시터의 용량 형성에 기여하는 부분으로서 세라믹 본체(110) 중에서 복수의 내부 전극이 적층된 부분이다.
커버층(112, 113)은 상기 액티브층의 제1 및 제2 주면(1, 2) 측에 형성된 부분으로서, 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브층의 유전체층(111)과 동일한 재질 및 구성으로 이루어질 수 있다.
또한, 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 제1 및 제2 주면(1, 2) 측에 각각 두께 방향으로 적층하여 형성할 수 있다.
이러한 커버층(112, 113)은 물리적 또는 화학적 스트레스에 의해 제1 및 제2 내부 전극(121, 122)이 손상되는 것을 방지하는 역할을 수행할 수 있다.
유전체층(111, 112, 113)은 고유전률의 세라믹 재료를 포함할 수 있다.
예를 들어, 유전체층(111, 112, 113)은 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111, 112, 113)에는 상기 세라믹 재료와 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있다.
여기서, 상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류를 사용할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 세라믹 본체(110) 내에서 유전체층(111)을 사이에 두고 복수 개가 두께 방향으로 번갈아 배치된다.
이때, 복수의 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 도전성 페이스트의 도전성 금속은, 예를 들어, 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 내부 전극(121)은 세라믹 본체(110) 내에서 세라믹 본체(110)의 제1 및 제2 단면(3, 4)을 통해 동시에 노출되도록 형성된다.
제2 내부 전극(122)은 세라믹 본체(110) 내에서 세라믹 본체(110)의 제1 측면(5)을 통해 노출되도록 형성된다.
이때, 제2 내부 전극(122)은 필요시 세라믹 본체(110)의 제2 측면(6)을 통해 노출되도록 할 수 있으며, 이 경우 제2 내부 전극(122)와 직접 접촉되지 않는 제3 외부 전극(141)이 음극이 된다.
또한, 제2 내부 전극(122)은 두께 방향으로 제1 내부 전극(121)과 서로 오버랩되며 용량을 형성하는 용량부(122a)와, 세라믹 본체(110)의 제1 측면(5)을 통해 인출되어 제3 외부 전극(141)과 연결하기 위한 되도록 용량부(122a)에서 제1 측면(5) 쪽으로 연장되게 형성된 리드부(122b)를 포함할 수 있다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 두께 방향을 따라 서로 오버랩된 제1 및 제2 내부 전극(121, 122)의 오버랩 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 전원 연결 단자로서, 세라믹 본체(110)의 제1 및 제2 단면(3, 4)에 서로 마주보게 각각 형성된다.
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면(3, 4)에서 실장 면인 제1 주면(1)의 일부까지 연장되게 형성될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)에는 세라믹 본체(110)의 제1 및 제2 단면(3, 4)을 통해 인출된 제1 내부 전극(121)의 양 단부가 각각 연결되어 전기적으로 접속된다.
제3 및 제4 외부 전극(141, 142)은 그라운드 단자(GND)로서, 세라믹 본체(110)의 제1 및 제2 측면(5, 6)에 서로 마주보며 제1 및 제2 외부 전극(131, 132)과는 이격되게 각각 형성된다.
이때, 제3 및 제4 외부 전극(141, 142)은 세라믹 본체(110)의 제1 및 제2 측면(5, 6)에서 실장 반대 면인 제2 주면(2)의 일부까지 연장되게 형성된다.
또한, 제3 외부 전극(141)은 세라믹 본체(110)의 제1 측면(5)을 통해 인출된 제2 내부 전극(122)의 리드부(122b)가 연결되어 전기적으로 접속된다.
이러한 제1 내지 제4 외부 전극(131, 132, 141, 142)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 예컨대 니켈(Ni), 구리(Cu), 주석(Sn) 중 하나 또는 이들의 합금 등일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있다.
예를 들어, 상기 절연성 물질은 글라스(glass)일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 본 발명에서 제1 내지 제4 외부 전극(131, 132, 141, 142)을 형성하는 방법은 특별히 제한되지 않으며, 세라믹 본체(110)를 도전성 페이스트에 디핑(dipping)하여 형성하거나, 도금하는 등의 다른 여러 가지 방법을 사용할 수 있음은 물론이다.
한편, 제1 내지 제4 외부 전극(131, 132, 141, 142) 상에 전기 도금 등의 방법으로 도금층(미도시)이 더 형성될 수 있다.
상기 도금층은 제1 내지 제4 외부 전극(131, 132, 141, 142) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
상기 도금층은 적층 세라믹 커패시터(100)를 기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것이다.
단속부(151)는 세라믹 본체(110)의 실장 반대 면인 제2 주면(2)에 형성되며, 세라믹 본체(110)의 제2 주면(2)에서 제3 외부 전극(141)과 제4 외부 전극(142)을 서로 연결하는 역할을 한다.
이러한 단속부(151)는 내부 단락 또는 전기적 과부하 등에 의해 쇼트와 같은 현상이 발생하게 되면 단락 되어 회로를 오픈 시키고, 이에 적층 세라믹 커패시터(100)에 발생된 과전류가 이와 연결된 나머지 회로에 전달되는 것을 막아 제품 전체에 손상이 발생되는 것을 방지할 수 있다.
이때, 단속부(151)는 휴즈(fuse) 또는 저항 패턴(resistive pattern) 등으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 3a는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 등가 회로를 나타낸 것으로 단속부(151)로 휴즈를 사용한 것이다.
도 3b는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 등가 회로를 나타낸 것으로 단속부(151)로 저항 패턴을 사용한 것이다.
상기 저항 패턴으로는 저항, 배리스터 및 서미스터 중 하나가 포함될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 3b와 같이, 단속부(151)에 저항 패턴을 사용하는 경우 저항 패턴의 저항 값에 의해 정해지는 시간 동안 적층 세라믹 커패시터(100)를 방전시킬 수 있는 효과가 있다.
이때, 단속부(151)는 ESR 값이 상승하는 것을 최대한 억제하기 위해 가능한 낮은 저항을 갖는 것이 바람직하나, 본 발명에서 단속부(151)의 저항 값이 특정 값으로 한정되는 것은 아니다.
일반적으로 ESR 값이 낮은 적층 세라믹 커패시터(100)는 전원 회로에 사용되는 경우 낮은 ESR 특성으로 인해 전원 회로에 발진 현상이 발생될 수 있다.
이때, 상기 발진 현상을 방지하기 위해 적층 세라믹 커패시터(100)의 ESR 값을 높이면 상대적으로 ESL이 증가되어 적층 세라믹 커패시터(100)의 전기적 특성이 저하될 수 있다.
또한, 적층 세라믹 커패시터(100)에 쇼트(short)가 발생하는 경우, 적층 세라믹 커패시터(100)와 연결된 나머지 회로에 과전류가 전달되면서 적층 세라믹 커패시터와(100) 연결된 제품 전체에 손상을 줄 수 있다.
본 실시 형태에서 제1 내부 전극(121)의 양 단부와 연결된 제1 및 제2 외부 전극(131, 132)은 양극이고, 제4 외부 전극(142)은 음극이다.
전원을 인가하면 전류 패스(current path)는 양극인 제1 및 제2 외부 전극(131, 132)에서 제1 내부 전극(121)의 중앙부를 향해 이동하고, 두께 방향으로 배치된 제2 내부 전극(122)의 용량부(122a) 및 리드부(122b)를 통해 제3 외부 전극(141)으로 이동한 후, 단속부(151)를 통해 음극인 제4 외부 전극(142)으로 이동하게 된다.
위와 같이, 본 실시 형태는 적층 세라믹 커패시터(100)의 전류 패스가 세라믹 본체(110)의 양 단면에서 중앙부로 이동하는 형태가 되므로, 적층 세라믹 커패시터(100)의 ESR 값은 높이면서도 ESL 값의 증가는 최소화시킬 수 있어서, 적층 세라믹 커패시터(100)의 전기적 특성을 향상시킬 수 있다.
또한, 세라믹 본체(110)의 제2 주면(2)에 제3 및 제4 외부 전극(141, 142)을 연결하는 단속부(151)를 적용함으로써, 적층 세라믹 커패시터(100)에 쇼트가 발생하는 경우 단속부(151)가 단락 되면서 회로를 오픈 상태로 만들어 과전류가 적층 세라믹 커패시터(100)와 연결된 나머지 회로에 전달되는 것을 막아 적층 세라믹 커패시터(100)와 연결된 제품 전체의 손상을 방지할 수 있다.
따라서, 적층 세라믹 커패시터(100)에서 쇼트가 발생한 경우 제품 전체에서 적층 세라믹 커패시터(100)만 교체하여 수리한 후 재사용할 수 있다.
수직 실장형 적층 세라믹 커패시터
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 5는 도 4의 적층 세라믹 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 분해사시도이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100')는 수직 실장형 구조로서, 세라믹 본체(110), 세라믹 본체(110)의 제1 주면(1)에 길이 방향으로 서로 이격되게 형성된 제1 내지 제3 외부 전극(161-163), 제2 주면(2)에 길이 방향으로 서로 이격되게 형성되며 제1 내지 제3 외부 전극(161-163)과 서로 마주보는 제4 내지 제6 외부 전극(164-166), 복수의 제1 및 제2 내부 전극(123, 124) 및 단속부(152)를 포함한다.
즉, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(100')는 일명 3단자 커패시터로 볼 수 있다.
여기서, 앞서 설명한 일 실시 형태와 유사한 부분은 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 수직 실장 구조에 대해 구체적으로 설명하기로 한다.
또한, 설명의 편의를 위해 내부 전극은 제1 및 제2 내부 전극으로, 내부 전극은 제1 내지 제6 외부 전극으로 지칭하여 설명하며, 이러한 내부 전극 및 외부 전극이 앞서 설명한 일 실시 형태와 동일한 구성의 내부 전극 또는 외부 전극을 가리키는 것은 아니다.
세라믹 본체(110)는 복수의 유전체층(111, 112, 113)을 폭 방향으로 적층한 다음 소성하여 형성된다.
또한, 세라믹 본체(110)는 액티브층과 커버층(112, 113)을 포함할 수 있다.
상기 액티브층은 커패시터의 용량 형성에 기여하는 부분으로서 세라믹 본체(110) 중에서 복수의 내부 전극이 적층된 부분이다.
커버층(112, 113)은 상기 액티브층의 제1 및 제2 측면(5, 6) 측에 형성된 부분으로서, 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브층의 유전체층(111)과 동일한 재질 및 구성으로 이루어질 수 있다.
또한, 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 제1 및 제2 측면(5, 6) 측에 각각 폭 방향으로 적층하여 형성할 수 있다.
제1 및 제2 내부 전극(123, 124)은 서로 다른 극성을 갖는 전극으로서, 세라믹 본체(110) 내에서 유전체층(111)을 사이에 두고 복수 개가 폭 방향으로 번갈아 배치된다.
이때, 복수의 제1 및 제2 내부 전극(123, 124)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 내부 전극(123)은 제2 내부 전극(124)과 서로 오버랩되며 용량을 형성하는 제1 용량부(123a)와, 세라믹 본체(110)의 제1 및 제2 주면(1, 2)을 통해 각각 인출되도록 제1 용량부(123a)에서 제1 및 제2 주면(1, 2) 쪽으로 각각 연장되게 형성된 제1 및 제2 리드부(123b, 123c)를 포함한다.
제2 내부 전극(124)은 제1 내부 전극(123)의 용량부(123a)와 서로 오버랩되며 용량을 형성하는 제2 용량부(124a)와, 세라믹 본체(110)의 제1 및 제2 주면(1, 2)을 통해 각각 인출되되 제1 및 제2 리드부(123b, 123c)에서 길이 방향으로 이격되도록 제2 용량부(124a)에서 제1 및 제2 주면(1, 2) 쪽으로 각각 연장되게 형성된 제3 및 제4 리드부(124b, 124c)를 포함한다.
이때, 적층 세라믹 커패시터(100')의 정전 용량은 두께 방향을 따라 서로 오버랩된 제1 및 제2 내부 전극(123, 124)의 제1 및 제2 용량부(123a, 124a)의 오버랩 면적과 비례하게 된다.
또한, 제1 또는 제2 내부 전극(123, 124)은 내습성을 향상시키고 크랙 등을 방지하기 위해 세라믹 본체(110)의 제1 및 제2 단면(3, 4)으로부터 이격되게 형성될 수 있다.
제1 및 제2 외부 전극(161, 162)은 세라믹 본체(110)의 제1 주면(1)에 길이 방향으로 서로 이격되게 형성되며, 제1 외부 전극(161)은 제1 내부 전극(123)의 제1 리드부(123b)와 연결된다.
제3 외부 전극(163)은 세라믹 본체(110)의 제1 주면(1)에 길이 방향으로 제1 및 제2 외부 전극(161, 162) 사이에 서로 이격되게 형성되며, 제2 내부 전극(124)의 제3 리드부(124b)와 연결된다.
제1 내지 제3 외부 전극(161-163)은 고착 강도를 향상시키기 위해 세라믹 본체(110)의 실장 면인 제1 주면(1)에서 세라믹 본체(110)의 제1 및 제2 측면(5, 6)의 일부까지 연장되게 형성될 수 있다.
제4 및 제5 외부 전극(164, 165)은 세라믹 본체(110)의 제2 주면(2)에 길이 방향으로 서로 이격되게 형성되며, 제4 외부 전극(164)은 제1 내부 전극(123)의 제2 리드부(123c)와 연결된다.
제6 외부 전극(166)은 세라믹 본체(110)의 제2 주면(2)에 길이 방향으로 제4 및 제5 외부 전극(164, 165) 사이에 서로 이격되게 형성되며, 제2 내부 전극(124)의 제4 리드부(124c)와 연결된다.
제4 내지 제6 외부 전극(164-166)은 고착 강도를 향상시키기 위해 세라믹 본체(110)의 실장 반대 면인 제2 주면(2)에서 세라믹 본체(110)의 제1 및 제2 측면(5, 6)의 일부까지 연장되게 형성될 수 있다.
위와 같은 전극 구조를 갖는 적층 세라믹 커패시터(100')는, 제1 내지 제6 외부 전극(161-166) 간의 길이가 작기 때문에 전류 패스가 작아지고, 이로 인하여 전류 루프가 감소하여 ESL 값을 감소시킬 수 있다.
단속부(152)는 세라믹 본체(110)의 실장 반대 면인 제2 주면(2)에 형성되며, 세라믹 본체(110)의 제2 주면(2)에서 제5 외부 전극(165)과 제6 외부 전극(166)을 서로 연결하는 역할을 한다.
이러한 단속부(152)는 내부 단락 또는 전기적 과부하 등에 의해 쇼트와 같은 현상이 발생하게 되면 단락되어 회로를 오픈시키고, 이에 적층 세라믹 커패시터(100')에 발생된 과전류가 이와 연결된 나머지 회로에 전달되는 것을 막아 제품 전체에 손상이 발생되는 것을 방지할 수 있다.
이때, 단속부(152)는 휴즈(fuse) 또는 저항 패턴(resistive pattern) 등일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 6a는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(100)의 등가 회로를 나타낸 것으로 단속부(152)로 휴즈를 사용한 것이다.
도 6b는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(100)의 등가 회로를 나타낸 것으로 단속부(152)로 저항 패턴을 사용한 것이다.
이때, 단속부(152)는 ESR 값이 상승하는 것을 최대한 억제하기 위해 가능한 낮은 저항을 갖는 것이 바람직하나, 본 발명에서 단속부(152)의 저항 값이 특정 값으로 한정되는 것은 아니다.
본 실시 형태에서 제1 내부 전극(123)과 제1 및 제4 외부 전극(161, 164)은 양극이고, 제2 내부 전극(124)과 제5 외부 전극(165)은 음극이다.
전원을 인가하면 전류 패스(current path)는 양극인 제1 및 제4 외부 전극(161, 164)에서 제1 내부 전극(123)의 제1 및 제2 리드부(123b, 123c)를 통해 제1 용량부(123a)로 이동하고, 제2 내부 전극(124)의 제2 용량부(124a)와 제3 및 제4 리드부(124b, 124c)를 통해 제6 외부 전극(166)으로 이동한 후, 단속부(152)를 통해 음극인 제5 외부 전극(165)으로 이동하게 된다.
위와 같이, 본 실시 형태는 적층 세라믹 커패시터(100')의 전류 패스가 세라믹 본체(110)의 양 단부에서 중앙부로 이동하는 형태가 되므로, 적층 세라믹 커패시터(100')의 ESR 값은 높이면서도 ESL 값의 증가는 최소화시킬 수 있어서, 적층 세라믹 커패시터(100')의 전기적 특성을 향상시킬 수 있다.
또한, 세라믹 본체(110)의 제2 주면(2)에 제5 및 제6 외부 전극(165, 166)을 연결하는 단속부(152)를 적용함으로써, 적층 세라믹 커패시터(100')에 쇼트가 발생하는 경우 단속부(152)가 단락되면서 회로를 오픈 상태로 만들어 과전류가 적층 세라믹 커패시터(100')와 연결된 나머지 회로에 전달되는 것을 막아 적층 세라믹 커패시터(100')와 연결된 제품 전체의 손상을 방지할 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100'; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112, 113 ; 커버층
121, 123 ; 제1 내부 전극 122, 124 ; 제2 내부 전극
131, 161 ; 제1 외부 전극 132, 162 ; 제2 외부 전극
141, 163 ; 제3 외부 전극 142, 164 ; 제4 외부 전극
165 ; 제5 외부 전극 166 ; 제6 외부 전극
151, 152 ; 단속부

Claims (10)

  1. 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체;
    상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 노출되도록 배치된 복수의 제1 내부 전극;
    상기 세라믹 본체 내에서 상기 제1 내부 전극과 번갈아 적층되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 일 측면을 통해 노출되도록 배치된 복수의 제2 내부 전극;
    상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 내부 전극의 양 단부와 각각 연결된 제1 및 제2 외부 전극;
    상기 세라믹 본체의 일 측면에서 실장 반대 면의 일부까지 연장되게 형성되며, 상기 제2 내부 전극과 연결된 제3 외부 전극;
    상기 세라믹 본체의 타 측면에서 실장 반대 면의 일부까지 연장되게 형성된 제4 외부 전극; 및
    상기 세라믹 본체의 실장 반대 면에 형성되며, 상기 제3 및 제4 외부 전극을 연결하는 단속부; 를 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 단속부는 휴즈(fuse)인 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 단속부는 저항 패턴(resistive pattern)인 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제2 내부 전극은 상기 세라믹 본체의 일 측면을 통해 노출되도록 리드부를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면에서 실장 면의 일부까지 연장되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 복수의 유전체층이 폭 방향으로 적층된 세라믹 본체;
    상기 세라믹 본체의 실장 면에 길이 방향으로 서로 이격되게 형성된 제1 및 제2 외부 전극;
    상기 세라믹 본체의 실장 면에 형성되되, 상기 제1 및 제2 외부 전극 사이에 형성된 제3 외부 전극;
    상기 세라믹 본체의 실장 반대 면에 상기 제1 내지 제3 외부 전극과 각각 대응되게 형성된 제4 내지 제6 외부 전극;
    상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 번갈아 배치된 복수의 제1 및 제2 내부 전극;
    상기 제1 내부 전극에서 상기 세라믹 본체의 실장 면과 실장 반대 면을 통해 각각 노출되도록 연장되게 형성되며, 상기 제1 및 제4 외부 전극과 각각 연결된 제1 및 제2 리드부;
    상기 제2 내부 전극에서 상기 세라믹 본체의 실장 면과 실장 반대 면을 통해 각각 노출되도록 연장되게 형성되며, 상기 제2 및 제5 외부 전극과 각각 연결된 제3 및 제4 리드부; 및
    상기 세라믹 본체의 실장 반대 면에 형성되며, 상기 제5 및 제6 외부 전극을 연결하는 단속부; 를 포함하는 적층 세라믹 커패시터.
  7. 제6항에 있어서,
    상기 단속부는 휴즈(fuse)인 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제6항에 있어서,
    상기 단속부는 저항 패턴(resistive pattern)인 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제6항에 있어서,
    상기 제1 또는 제2 내부 전극은 상기 세라믹 본체의 양 단면으로부터 이격되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  10. 제6항에 있어서,
    상기 제1 내지 제6 외부 전극은 상기 세라믹 본체의 실장 면 또는 실장 반대 면에서 상기 세라믹 본체의 양 측면의 일부까지 연장되게 형성된 특징으로 하는 적층 세라믹 커패시터.
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