KR20150126286A

KR20150126286A - Shift register and display device using the same

Info

Publication number: KR20150126286A
Application number: KR1020150058714A
Authority: KR
Inventors: 장용호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-05-02
Filing date: 2015-04-27
Publication date: 2015-11-11
Also published as: KR102385624B1

Abstract

The present invention relates to a shift register which suppresses a leakage current of a turned-off transistor to obtain a stable output and a display device using the same. According to the present invention, each of multiple stages in the shift register includes: a set unit which sets a Q node to a set voltage in response to a front-end output supplied from a front-end stage or a start pulse; an inverter which controls a QB node to be opposite to the logic status of the Q node; an output unit which outputs one input clock among multiple clocks and a gate-off voltage in response to the logic status of the Q node and the QB node; a reset unit which resets the Q node to a first reset voltage in response to a back-end output supplied from a back-end stage or a reset purse; and a noise cleaner which resets the Q node to a second reset voltage in response to the QB node. The first reset voltage is higher than the reset pulse or the voltage of the back-end output applied to the gate of a reset switching device, when the reset switching device is turned-off.

Description

[0001] SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME [0002]

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 누설 전류를 방지하여 정상적인 스캔 펄스를 출력할 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register, and more particularly, to a shift register capable of outputting a normal scan pulse by preventing a leakage current and a display using the same.

최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElecToPhoretic Display; EPD) 등이 대표적이다.2. Description of the Related Art [0002] Flat panel display devices that have recently become popular as display devices include liquid crystal displays (LCDs) using liquid crystals, OLED display devices using organic light emitting diodes (OLEDs) Display devices (ElecTophoretic Display; EPD), and the like.

평판 표시 장치는 각 픽셀이 박막 트랜지스터(Thin Film Tansistor; TFT)에 의해 독립적으로 구동되는 픽셀 어레이를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 드라이버와, 패널 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다. 패널 드라이버는 표시 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버를 포함한다.A flat panel display device includes a display panel in which each pixel displays an image through a pixel array independently driven by a thin film transistor (TFT), a panel driver for driving the display panel, a timing controller And the like. The panel driver includes a gate driver for driving the gate lines of the display panel and a data driver for driving the data lines of the display panel.

게이트 드라이버는 표시 패널의 게이트 라인들을 순차 구동하기 위한 스캔 펄스들을 출력하는 쉬프트 레지스터를 기본 구성으로 포함한다. 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지들을 구비하고, 각 스테이지는 다수의 박막 트랜지스터로 구성된다. 각 스테이지의 출력은 각 게이트 라인에 스캔 펄스로 공급됨과 아울러 다른 스테이지를 제어하는 제어 신호로 공급된다.The gate driver includes as a basic structure a shift register for outputting scan pulses for sequentially driving the gate lines of the display panel. The shift register has a plurality of stages connected to each other in a dependent manner, and each stage is composed of a plurality of thin film transistors. The output of each stage is supplied to each gate line as a scan pulse and is supplied as a control signal for controlling another stage.

일반적으로, 각 스테이지는 Q 노드의 전압에 따라 어느 하나의 클럭을 스캔 펄스로 출력하는 풀-업 트랜지스터와, QB 노드의 전압에 따라 저전위 전압을 출력하는 풀-다운 트랜지스터와, 입력 제어 신호에 응답하여 Q 노드 및 QB 노드를 교번적으로 충전 및 방전시키는 다수의 트랜지스터들을 포함하는 노드 제어부를 포함한다.Generally, each stage includes a pull-up transistor for outputting any one of the clocks in accordance with the voltage of the Q node as a scan pulse, a pull-down transistor for outputting a low potential voltage according to the voltage of the QB node, And a node controller including a plurality of transistors for alternately charging and discharging the Q node and the QB node in response thereto.

각 스테이지의 트랜지스터들은 N-타입 박막 트랜지스터가 적용될 수 있다. 종래의 쉬프트 레지스터에 적용되는 N-타입 박막 트랜지스터에서 게이트 전압은 소스 전극에 인가되는 저전위 전압 보다 낮아지지 않는다. 이에 따라, 게이트 전압으로 로우 전압이 인가되어 트랜지스터가 논리적으로는 턴-오프되더라도 게이트-소스간 전압(Vgs)이 0V보다 크므로(Vgs>0V) 누설 전류가 흐르게 된다. 트랜지스터의 문턱 전압(Vth)이 네거티브로 쉬프트하는 경우 누설 전류는 더욱 커지게 되어 회로가 정상 동작하지 않으므로 쉬프트 레지스터는 정상적인 파형을 출력할 수 없게 된다.N-type thin film transistors can be applied to the transistors of each stage. In the N-type thin film transistor applied to the conventional shift register, the gate voltage is not lower than the low potential voltage applied to the source electrode. Accordingly, even if a low voltage is applied to the gate voltage and the transistor is logically turned off, the gate-source voltage Vgs is larger than 0 V (Vgs> 0 V), so that a leakage current flows. If the threshold voltage (Vth) of the transistor shifts negatively, the leakage current becomes larger, and the circuit does not operate normally. Therefore, the shift register can not output a normal waveform.

예를 들면, 빛에 민감한 산화물 트랜지스터를 이용할 때, 빛의 인가에 의해 산화물 트랜지스터의 문턱 전압(Vth)이 네거티브로 쉬프트하는 경우, 노드 제어부의 누설 전류로 인하여 풀-업 트랜지스터의 턴-온 상태가 불안정해짐으로써, 풀-업 트랜지스터를 통해 출력되는 스캔 펄스의 파형이 왜곡되거나, 스캔 펄스 자체가 출력되지 않는 출력 불량이 발생하게 된다.For example, when using a light-sensitive oxide transistor, when the threshold voltage (Vth) of the oxide transistor is shifted negatively by the application of light, the turn-on state of the pull-up transistor Unstable results in a waveform distortion of the scan pulse output through the pull-up transistor or an output failure in which the scan pulse itself is not output.

본 발명은 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 턴-오프된 트랜지스터의 누설 전류를 억제하여 안정된 출력을 얻을 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a shift register capable of obtaining a stable output by suppressing a leakage current of a turn-off transistor and a display device using the shift register .

상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 쉬프트 레지스터에 포함되는 다수의 스테이지들 각각은, 스타트 펄스 또는 전단 스테이지들 중 어느 하나로부터 공급되는 현재단에 대한 전단 출력에 응답하여 Q 노드를 세트용 전압으로 세트하는 세트부와, 상기 Q 노드의 논리 상태와 상반되도록 QB 노드를 제어하는 인버터와, 상기 Q 노드 및 QB 노드의 논리 상태에 응답하여 다수의 클럭들 중 어느 하나의 입력 클럭 또는 게이트 오프 전압을 출력하는 출력부와, 리셋 펄스 또는 후단 스테이지들 중 어느 하나로부터 공급되는 현재단에 대한 후단 출력에 응답하여 상기 Q 노드를 제1 리셋용 전압으로 리셋하는 리셋 스위칭 소자를 적어도 포함하는 리셋부와, 상기 QB 노드에 응답하여 상기 Q 노드를 제2 리셋용 전압으로 리셋하는 노이즈 클리너를 구비한다. 여기서, 리셋 스위칭 소자가 턴-오프일 때 자신의 게이트에 인가되는 상기 리셋 펄스 또는 후단 출력의 전압보다 상기 제1 리셋용 전압이 높다. 높다.In order to solve the above problems, each of a plurality of stages included in a shift register according to an embodiment of the present invention includes a Q node in response to a front end output for a current stage supplied from either a start pulse or a front stage And an inverter for controlling the QB node so as to be opposite to the logic state of the Q node; and a selector for selecting either one of the plurality of clocks in response to the logic state of the Q node and the QB node, And a reset switching element for resetting the Q node to a first reset voltage in response to a subsequent output for a current stage supplied from either the reset pulse or the subsequent stage And a noise cleaner for resetting the Q node to a second reset voltage in response to the QB node The. Here, the voltage for the first reset is higher than the voltage of the reset pulse or the subsequent output applied to the gate of the reset switch when the reset switch is turned off. high.

상기 출력부는 상기 Q 노드에 응답하여 상기 입력 클럭을 스캔 출력으로 출력하는 풀-업 스위칭 소자와, 상기 QB 노드에 응답하여 제1 게이트 오프 전압을 상기 스캔 출력으로 출력하는 풀-다운 스위칭 소자를 포함하는 스캔 출력부를 구비한다. 또는, 상기 출력부는 상기 스캔 출력부와, 상기 Q 노드에 응답하여 상기 입력 클럭 또는 상기 다수의 클럭에 포함되는 캐리 클럭들 중 어느 하나의 캐리 클럭을 캐리 출력으로 출력하는 캐리 풀-업 스위칭 소자와, 상기 QB 노드에 응답하여 제2 게이트 오프 전압을 상기 캐리 출력으로 출력하는 캐리 풀-다운 스위칭 소자를 포함하는 캐리 출력부를 구비한다. 여기서, 상기 출력부는 상기 스캔 출력 및 상기 캐리 출력 중 적어도 어느 하나를 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급한다. 상기 스캔 출력이 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급될 때, 상기 제1 게이트 오프 전압이 상기 게이트 오프 전압으로 공급된다. 또는, 상기 캐리 출력이 상기 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급된다.The output unit includes a pull-up switching device responsive to the Q node for outputting the input clock as a scan output, and a pull-down switching device for outputting a first gate-off voltage in response to the QB node as the scan output And a scan output unit. Alternatively, the output unit may include a scan output unit, a carry-up switching device responsive to the Q node for outputting a carry clock of any one of the input clock or the carry clocks included in the plurality of clocks to a carry output, And a carry output including a carry pull-down switching element responsive to the QB node for outputting a second gate-off voltage to the carry output. Here, the output unit may supply at least one of the scan output and the carry output to at least one of a front end output for at least one of the rear end stages and a rear end output for at least one of the front end stages. Wherein when the scan output is supplied to at least one of a front end output for at least one of the following stage and a rear end output for at least one of the front stage, the first gate off voltage is equal to the gate off voltage . Alternatively, the carry output is supplied to at least one of a front end output for at least one of the rear end stages and a rear end output for at least one of the front end stages.

상기 리셋부는 상기 리셋 스위칭 소자를 구비한다. 또는, 상기 리셋부는 상기 리셋 스위칭 소자에 대응하는 제1 트랜지스터와, 상기 리셋 펄스 또는 상기 현재단에 대한 후단 출력에 응답하여 상기 제1 리셋용 전압을 상기 제1 트랜지스터로 공급하는 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 옵셋 전압을 상기 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비한다. 상기 제1 리셋용 전압으로는 저전위 전압, 상기 상기 입력 클럭, 상기 캐리 클럭, 상기 스캔 출력, 상기 캐리 출력 중 어느 하나가 공급된다.The reset unit includes the reset switching device. The reset unit may include a first transistor corresponding to the reset switching element, a second transistor for supplying the first reset voltage to the first transistor in response to the reset pulse or a subsequent output to the current terminal, And a third transistor for supplying an offset voltage to a connection node between the first and second transistors in response to a logic state of the Q node. The first reset voltage may be a low potential voltage, the input clock, the carry clock, the scan output, or the carry output.

상기 노이즈 클리너는 상기 QB 노드의 논리 상태에 응답하여 제2 리셋용 전압으로 상기 Q 노드를 리셋하는 추가 리셋 스위칭 소자를 구비한다. 또는, 상기 노이즈 클리너는 상기 Q 노드와 상기 제2 리셋용 전압의 공급 단자 사이에 직렬 연결되고, 상기 QB 노드의 논리 상태에 응답하여 상기 Q 노드와 상기 제2 리셋용 전압의 공급 단자를 연결하는 제1 및 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 상기 옵셋 전압을 상기 노이즈 클리너의 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비한다. 상기 제2 리셋용 전압으로는 다른 저전위 전압, 상기 출력부로부터 출력되는 상기 스캔 출력 및 캐리 출력 중 어느 하나가 공급될 수 있다.The noise cleaner has an additional reset switching element for resetting the Q node with a voltage for a second reset in response to the logic state of the QB node. Alternatively, the noise cleaner is connected in series between the Q node and the supply terminal of the second reset voltage, and connects the Q node and the supply terminal of the second reset voltage in response to the logic state of the QB node And a third transistor for supplying the offset voltage to the connection node between the first and second transistors of the noise cleaner in response to the logic state of the Q node. The second reset voltage may be a low potential voltage, and the scan output and the carry output from the output unit may be supplied.

상기 세트부는 제어 단자의 논리 상태에 응답하여 상기 세트용 전압의 공급 단자를 상기 Q 노드와 연결하는 세트 트랜지스터를 구비한다. 또는, 상기 세트부는 상기 Q 노드와 상기 세트용 전압의 공급 단자 사이에 직렬 연결되고, 상기 제어 단자의 논리 상태에 응답하여 상기 Q 노드와 상기 세트용 전압의 공급 단자를 연결하는 제1 및 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 상기 옵셋 전압을 상기 세트부의 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비한다. 상기 제어 단자에는 상기 스타트 펄스, 상기 현재단에 대한 전단 출력인 상기 현재단에 대한 전단 캐리 출력, 전단 스캔 출력 중 어느 하나가 공급된다. 상기 세트용 전압의 공급 단자에는 고전위 전압, 상기 현재단에 대한 전단 캐리 출력, 전단 스캔 출력 중 어느 하나가 공급된다.The set section includes a set transistor for connecting a supply terminal of the set voltage to the Q node in response to a logic state of a control terminal. Alternatively, the setting section may include a first and a second terminal that are serially connected between the Q node and the supply terminal of the set voltage, and that connect the Q node and the supply terminal of the set voltage in response to the logic state of the control terminal. And a third transistor for supplying the offset voltage to the connection node between the first and second transistors of the set part in response to the logic state of the Q node. The control terminal is supplied with either the start pulse, the front end carry output for the current end, or the front end scan output for the current end. The supply terminal of the set voltage is supplied with either a high potential voltage, a previous carry output for the current stage, or a previous scan output.

상기 캐리 풀-다운 스위칭 소자는 상기 QB 노드의 논리 상태에 응답하여 상기 캐리 출력의 출력 단자와 상기 제2 게이트 오프 전압의 공급 단자를 연결하는 캐리 풀-다운 트랜지스터를 구비한다. 또는, 상기 캐리 풀-다운 스위칭 소자는 상기 캐리 출력의 출력 단자와 전압 공급 단자 사이에 직렬 연결되고, 상기 QB 노드의 논리 상태에 응답하여 상기 캐리 출력의 출력 단자와 상기 전압 공급 단자를 연결하는 제1 및 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 상기 옵셋 전압을 상기 캐리 풀-다운 스위칭 소자의 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비한다. 상기 전압 공급 단자에는 상기 제2 게이트 오프 전압, 상기 입력 클럭, 상기 캐리 클럭 중 어느 하나가 공급된다.The carry pull-down switching element has a carry pull-down transistor for connecting the output terminal of the carry output and the supply terminal of the second gate-off voltage in response to the logic state of the QB node. Or the carry pull-down switching element is serially connected between the output terminal of the carry output and the voltage supply terminal, and the carry pull-down switching element is connected in series to the output terminal of the carry output and the voltage supply terminal in response to the logic state of the QB node. And a third transistor for supplying the offset voltage to a node between the first and second transistors of the carry pull-down switching element in response to a logic state of the Q node. The voltage supply terminal is supplied with either the second gate-off voltage, the input clock, or the carry clock.

상기 제1 게이트 오프 전압으로는 제1 저전위 전압이 공급되고, 상기 제1 리셋용 전압으로는 제2 저전위 전압이 공급되고, 상기 제2 게이트 오프 전압 및 상기 제2 리셋용 전압으로는 제3 저전위 전압이 공급된다.Off voltage is supplied to the first gate-off voltage, the second low-potential voltage is supplied to the first reset voltage, and the second gate-off voltage and the second reset voltage are supplied to the first gate- 3 low potential voltage is supplied.

상기 후단 출력이 상기 스캔 출력의 상기 제1 저전위 전압일 때, 상기 리셋 스위칭 소자는 상기 제2 저전위 전압보다 낮은 상기 제1 저전위 전압에 의해 턴-오프되고, 상기 제3 저전위 전압은 상기 제2 저전위 전압보다 낮다. 상기 후단 출력이 상기 캐리 출력의 상기 제3 저전위 전압일 때, 상기 리셋 스위칭 소자는 상기 제2 저전위 전압보다 낮은 상기 제3 저전위 전압에 의해 턴-오프되고, 상기 제1 및 제2 저전위 전압은 서로 같거나 다르다. 상기 제3 저전위 전압과 상기 인버터의 제4 저전위 전압은 서로 같거나 다르다. 상기 옵셋 전압은 상기 고전위 전압과 같거나 다르다.The reset switching element is turned off by the first low potential voltage lower than the second low potential potential when the output of the subsequent stage is the first low potential voltage of the scan output, Is lower than the second low potential voltage. The reset switching element is turned off by the third low potential voltage lower than the second low potential voltage when the output of the subsequent stage is the third low potential voltage of the carry output, Potential voltages are the same or different. The third low potential voltage and the fourth low potential voltage of the inverter are equal to or different from each other. The offset voltage is equal to or different from the high potential voltage.

상기 다수의 클럭은 하이 펄스가 순차적으로 위상 쉬프트되면서 순환하는 n상(n은 2이상의 자연수) 클럭들을 포함한다. 또는 상기 다수의 클럭은 상기 다수의 클럭은 상기 n상 클럭과, 상기 n상과 같거나 다른 작은 m상(m은 2이상의 자연수) 캐리 클럭을 포함한다. 상기 n상 클럭의 하이 논리의 전압은 상기 m상 캐리 클럭의 하이 논리의 전압과 같거나 다르고, 상기 n상 클럭의 로우 논리의 전압은 상기 m상 캐리 클럭의 로우 논리의 전압과 같거나 다르다.The plurality of clocks include n clocks (n is a natural number of 2 or more) clocked by a high pulse sequentially shifted in phase. Alternatively, the plurality of clocks include the n-phase clock and the m-phase (m is a natural number of 2 or more) carry clocks that are equal to or different from the n-phase clock. The voltage of the high logic of the n phase clock is equal to or different from the voltage of the high logic of the m phase carry clock and the voltage of the low logic of the n phase clock is equal to or different from the voltage of the low logic of the m phase carry clock.

상기 쉬프트 레지스터는 상기 스타트 펄스 또는 상기 현재단에 대한 전단 출력에 응답하여 상기 QB 노드를 상기 인버터의 제4 저전위 전압으로 리셋하는 QB 리셋 트랜지스터를 추가로 구비한다.The shift register further comprises a QB reset transistor for resetting the QB node to a fourth low potential voltage of the inverter in response to the start pulse or a previous output for the current stage.

본 발명의 실시예에 따른 쉬프트 레지스터에 포함되는 다수의 스테이지들 각각은, Q 노드 및 QB 노드의 논리 상태에 응답하여 다수의 클럭 중 어느 하나의 입력 클럭 또는 게이트 오프 전압을 출력하는 출력부와, 전단 스테이지들 중 어느 하나에서 현재단에 대한 전단 출력으로 이용되는 전단 클럭에 응답하여 상기 현재단에 대한 전단 출력과 상기 Q 노드를 연결하는 노이즈 클리너와, 상기 Q 노드의 논리 상태와 적어도 일부 구간이 상반되도록 QB 노드를 제어하는 QB 컨트롤러를 구비한다. 상기 노이즈 클리너는 상기 Q 노드와 상기 전단 출력 사이에 직렬 연결되어 상기 현재단에 대한 전단 클럭의 논리 상태에 응답하여 상기 Q 노드와 상기 현재단에 대한 전단 출력을 연결하는 제1 및 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 옵셋 전압을 상기 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비한다.Each of the plurality of stages included in the shift register according to the embodiment of the present invention includes an output unit for outputting either an input clock or a gate off voltage of any of a plurality of clocks in response to a logic state of a Q node and a QB node, A noise cleaner for connecting the front end output for the current stage to the Q node in response to a front end clock used as a front end output for the current end in any one of the front end stages; And a QB controller for controlling the QB node to be opposite to each other. Wherein the noise cleaner includes first and second transistors connected in series between the Q node and the front end output for connecting the Q node and a front end output to the current end in response to a logic state of a front end clock for the current end, And a third transistor for supplying an offset voltage to a connection node between the first and second transistors in response to a logic state of the Q node.

상기 출력부는 전술한 구성일 수 있고, 상기 캐리 출력이 상기 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급될 때, 상기 전단 스테이지의 캐리 출력부로 공급되는 전단 캐리 클럭이 상기 현재단에 대한 전단 클럭으로 공급될 수 있다.When the carry output is supplied to at least one of a front end output for at least one of the rear end stages and a rear end output for at least one of the front end stages, A previous carry clock supplied to the carry output of the front end stage may be supplied as the front end clock for the current end.

상기 쉬프트 레지스터는 전술한 세트부와 리셋부를 추가로 구비할 수 있다.The shift register may further include the set unit and the reset unit.

QB 컨트롤러는 다수의 클럭 중 상기 출력부의 입력 클럭과 오버랩하지 다른 클럭이다. 또는, QB 컨트롤러는 Q 노드에 응답하여 제2 저전위 전압으로 QB 노드를 리셋시키는 리셋 트랜지스터와, 입력 클럭을 QB 노드로 전달하는 커패시터 또는 고전위 전압에 응답하여 입력 클럭을 QB 노드로 공급하는 세트 트랜지스터를 구비한다. 또는, QB 컨트롤러는 Q 노드의 논리 상태에 응답하여 QB 노드를 Q 노드와 상반되게 제어하는 인버터를 구비한다.The QB controller is a clock that does not overlap with the input clock of the output unit among a plurality of clocks. Alternatively, the QB controller includes a reset transistor responsive to the Q node for resetting the QB node to a second low potential voltage, a capacitor for transferring the input clock to the QB node, or a set for supplying an input clock to the QB node in response to a high potential voltage Transistor. Alternatively, the QB controller has an inverter that controls the QB node in opposition to the Q node in response to the logic state of the Q node.

상기 다수의 클럭은 하이 펄스가 순차적으로 위상 쉬프트하면서 순환하는 k상 클럭들을 구비하고, 인접한 클럭끼리 적어도 일부가 오버랩한다.The plurality of clocks include k-phase clocks in which a high pulse sequentially shifts in phase, and at least a part of adjacent clocks overlaps.

상기 인버터는 고전위 전압 또는 전단 클럭에 응답하여 고전위 전압 또는 전단 클럭을 연결 노드로 공급하는 제1 트랜지스터와, Q 노드의 논리 상태에 응답하여 연결 노드와 제2 저전위 전압의 공급 단자를 연결하는 제2 트랜지스터와, 연결 노드의 논리 상태에 응답하여 고전위 전압 또는 전단 클럭을 QB 노드로 공급하는 제3 트랜지스터와, Q 노드의 논리 상태에 응답하여 QB 노드와 제2 저전위 전압의 공급 단자를 연결하는 제4 트랜지스터를 구비한다.The inverter includes a first transistor for supplying a high-potential voltage or a front-end clock to the connection node in response to a high-potential voltage or a front-end clock, and a second transistor for supplying a connection node and a supply terminal of a second low- A third transistor for supplying a high-potential voltage or a front-end clock to the QB node in response to the logic state of the connection node; and a second transistor for supplying a high- And a fourth transistor for connecting the first transistor and the second transistor.

본 발명의 실시예에 따른 표시 장치는 표시 패널의 다수의 게이트 라인과 각각 연결된 상기 다수의 스테이지를 갖는 전술한 쉬프트 레지스터를 포함한다.A display device according to an embodiment of the present invention includes the above-described shift register having the plurality of stages respectively connected to the plurality of gate lines of the display panel.

본 발명에 따른 쉬프트 레지스터 및 그를 이용한 표시 장치는 트랜지스터의 문턱 전압이 네거티브로 쉬프트하더라도, 다수의 저전위 전압들 중 적어도 하나를 조절하여 리셋부 및 노이즈 클리너에서 Q 노드와 연결된 트랜지스터를 완전히 턴-오프시킴으로써 Q 노드의 누설 전류를 방지함에 따라 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.The shift register and the display using the shift register according to the present invention can control at least one of a plurality of low potential voltages even when the threshold voltage of the transistor is shifted to a negative state to completely turn off the transistor connected to the Q node in the reset unit and the noise cleaner The leakage current of the Q node is prevented so that the range of the threshold voltage at which the shift register operates normally can be increased.

또한, 본 발명에 따른 쉬프트 레지스터 및 그를 이용한 표시 장치는 세트부, 리셋부, 노이즈 클리너, 캐리 풀-다운부 중 적어도 하나를 3개의 트랜지스터로 구성된 TTO 구조를 적용하여 문턱 전압이 네거티브로 쉬프트하더라도 Q 노드와 연결된 트랜지스터를 완전히 턴-오프시킴으로써 Q 노드의 누설 전류를 방지함에 따라 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.In addition, the shift register according to the present invention and the display device using the shift register may be configured such that at least one of a set portion, a reset portion, a noise cleaner, and a carry pull-down portion is a TTO structure composed of three transistors, By preventing the leakage current of the Q node by completely turning off the transistor connected to the node, the range of the threshold voltage at which the shift register operates normally can be increased.

도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 포함하는 표시 장치의 구성을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 3은 도 2에 도시된 스테이지의 구동 파형도이다.
도 4는 본 발명의 제2 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 5는 본 발명의 제3 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 6은 본 발명의 제4 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 7은 본 발명의 제5 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 8은 본 발명의 제6 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 9는 본 발명의 각 실시예에 추가되는 QB 리셋부를 나타낸 회로도이다.
도 10은 본 발명의 제7 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 11은 본 발명의 각 실시예에 적용되는 인버터의 내부 구성을 예를 들어 나타낸 회로도이다.
도 12는 도 10에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.
도 13은 본 발명의 제8 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 14는 본 발명의 제9 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 15는 도 14에 적용되는 클럭들 및 캐리 클럭들을 예를 들어 나타낸 파형도이다.
도 16은 도 14에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.
도 17은 본 발명에 따른 각 실시예의 세트부, 리셋부, 캐리 풀-다운부에 적용되는 TTO 구조를 나타낸 회로도이다.
도 18은 본 발명의 제10 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 19는 도 18에 도시된 스테이지에 부가되는 구성들을 예를 들어 나타낸 회로도이다.
도 20은 본 발명의 제11 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 21은 도 20에 도시된 스테이지의 구동 파형도이다.
도 22는 본 발명의 제12 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 23은 본 발명의 제13 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 24는 본 발명의 제14 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 25는 도 22에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.1 is a block diagram schematically showing a configuration of a display device including a shift register according to an embodiment of the present invention.
2 is a circuit diagram showing the basic structure of each stage in a shift register according to the first embodiment of the present invention.
3 is a driving waveform diagram of the stage shown in Fig.
4 is a circuit diagram showing a basic configuration of each stage in a shift register according to a second embodiment of the present invention.
5 is a circuit diagram showing a basic configuration of each stage in a shift register according to a third embodiment of the present invention.
6 is a circuit diagram showing a basic configuration of each stage in a shift register according to a fourth embodiment of the present invention.
7 is a circuit diagram showing a basic configuration of each stage in a shift register according to a fifth embodiment of the present invention.
8 is a circuit diagram showing a basic configuration of each stage in a shift register according to a sixth embodiment of the present invention.
9 is a circuit diagram showing a QB reset unit added to each embodiment of the present invention.
10 is a circuit diagram showing a basic configuration of each stage in a shift register according to a seventh embodiment of the present invention.
11 is a circuit diagram showing an example of the internal configuration of an inverter applied to each embodiment of the present invention.
12 is a waveform diagram simulating the driving result of the stage shown in FIG.
13 is a circuit diagram showing a basic configuration of each stage in a shift register according to an eighth embodiment of the present invention.
14 is a circuit diagram showing a basic configuration of each stage in a shift register according to a ninth embodiment of the present invention.
FIG. 15 is a waveform diagram illustrating clocks and carry clocks applied to FIG. 14, for example.
Fig. 16 is a waveform diagram simulating the driving result of the stage shown in Fig. 14. Fig.
17 is a circuit diagram showing a TTO structure applied to a set portion, a reset portion, and a carry pull-down portion of each embodiment according to the present invention.
18 is a circuit diagram showing a basic configuration of each stage in a shift register according to a tenth embodiment of the present invention.
19 is a circuit diagram showing an example of configurations added to the stage shown in Fig.
20 is a circuit diagram showing a basic configuration of each stage in a shift register according to an eleventh embodiment of the present invention.
Fig. 21 is a driving waveform diagram of the stage shown in Fig. 20. Fig.
22 is a circuit diagram showing a basic configuration of each stage in a shift register according to a twelfth embodiment of the present invention.
23 is a circuit diagram showing a basic configuration of each stage in a shift register according to a thirteenth embodiment of the present invention.
24 is a circuit diagram showing a basic configuration of each stage in a shift register according to a fourteenth embodiment of the present invention.
25 is a waveform diagram simulating the driving result of the stage shown in Fig.

도 1은 본 발명에 따른 쉬프트 레지스터를 포함하는 표시 장치를 개략적으로 나타낸 블록도이다.1 is a block diagram schematically showing a display device including a shift register according to the present invention.

도 1에 도시된 쉬프트 레지스터는 표시 패널(10)에 위치하는 다수의 게이트 라인들(GL1 내지 GLm)과 각각 연결된 다수의 스테이지들(ST1 내지 STm, m은 2이상의 자연수)을 구비하여 게이트 라인들(GL1 내지 GLm)을 순차적으로 구동한다.The shift register shown in FIG. 1 includes a plurality of stages (ST1 to STm, m is a natural number of 2 or more) connected to a plurality of gate lines GL1 to GLm located in the display panel 10, (GL1 to GLm) sequentially.

이하에서, "전단 스테이지"는 해당 스테이지의 이전에 구동되어 스캔 펄스를 출력한 적어도 하나의 스테이지들 중 어느 하나를 지시하고, "후단 스테이지"는 해당 스테이지의 이후에 구동되어 스캔 펄스를 출력할 적어도 하나의 스테이지들 중 어느 하나를 지시한다.Hereinafter, the "front stage" refers to any one of the at least one stages that have been previously driven to output the scan pulse, and the " Indicating either one of the stages.

스테이지들(ST1 내지 STm)의 스캔 출력들(OUT1 내지 OUTm)은 각각 해당 게이트 라인에 공급됨과 동시에 후단 스테이지 및 전단 스테이지 중 적어도 하나를 제어하는 캐리 신호로 공급된다. 첫번째 스테이지(ST1)는 전단 스테이지로부터의 캐리 신호 대신 스타트 펄스(Vst)를 공급받는다. 마지막 스테이지(STm)는 후단 스테이지로부터의 캐리 신호 대신 리셋 펄스(Vrst)를 공급받을 수 있다. 게이트 라인에 연결되지 않고 해당 출력을 다른 스테이지에 캐리 신호로 출력하는 적어도 하나의 더미 스테이지를 마지막 스테이지 다음에 더 구비할 수 있다.The scan outputs OUT1 to OUTm of the stages ST1 to STm are supplied to the corresponding gate lines and simultaneously supplied as a carry signal for controlling at least one of the subsequent stage and the preceding stage. The first stage ST1 receives the start pulse Vst instead of the carry signal from the previous stage. The last stage STm may be supplied with the reset pulse Vrst instead of the carry signal from the subsequent stage. At least one dummy stage that is not connected to the gate line and outputs the output as a carry signal to another stage may be further provided after the last stage.

스테이지들(ST1 내지 STm) 각각은 하이 펄스의 위상이 순차적으로 지연되는 k상(k는 2이상의 자연수) 클럭들(CLKs) 중 적어도 하나의 클럭을 공급받고, 자신의 출력부로 공급된 어느 하나의 클럭을 스캔 출력(OUT)으로 발생시킨다. 예를 들면, 스테이지들(ST1 내지 STm) 각각은 순차적으로 4상 클럭(CLK1~CLK4; 도 3 참조) 중 어느 하나를 스캔 출력(OUT)으로 출력할 수 있으나, 4상 클럭으로 한정되는 것은 아니다.Each of the stages ST1 to STm is supplied with at least one of clocks CLKs (k is a natural number of 2 or more) in which the phases of the high pulses are sequentially delayed, and one of the stages The clock is generated as a scan output (OUT). For example, each of the stages ST1 to STm may sequentially output any one of the four-phase clocks CLK1 to CLK4 (see FIG. 3) as a scan output OUT, but is not limited to a four-phase clock .

도 2는 본 발명의 제1 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.2 is a circuit diagram showing the basic structure of each stage in a shift register according to the first embodiment of the present invention.

도 2에 도시된 스테이지는 세트부(1), 리셋부(2), 노이즈 클리너(3), 인버터(4), 출력부(5)를 구비한다. 세트부(1)와 리셋부(2) 및 노이즈 클리너(3)는 출력부(5)의 제1 제어 노드(이하 Q 노드)를 제어하는 Q 노드 제어부로 표현되고, 인버터(4)는 출력부(5)의 제2 제어 노드(이하 QB 노드)를 제어하는 QB 노드 제어부로 표현될 수 있다.2 includes a set portion 1, a reset portion 2, a noise cleaner 3, an inverter 4, and an output portion 5. The set section 1, the reset section 2 and the noise cleaner 3 are represented by a Q node control section for controlling a first control node (hereinafter Q node) of the output section 5, And a QB node control unit for controlling a second control node (hereinafter referred to as a QB node)

세트부(1)는 전단 스테이지로부터의 스캔 출력(OUTpr)에 응답하여 Q 노드를 하이 논리로 세트한다. 세트부(1)는 전단 스캔 출력(OUTpr)의 하이 논리에 응답하여 Q 노드를 세트용 전압인 고전위 전압(VDD)으로 세트(충전)하는 세트 트랜지스터(Ts)를 구비한다. 첫번째 스테이지(ST1)의 세트부(1)에는 전단 스캔 출력(OUTpr) 대신 스타트 펄스(Vst)가 공급된다.The set unit 1 sets the Q node to a high logic in response to the scan output OUTpr from the front stage. The set section 1 includes a set transistor Ts for setting (charging) the Q node to the high potential voltage VDD which is the set voltage in response to the high logic of the front stage scan output OUTpr. The start pulse Vst is supplied to the set portion 1 of the first stage ST1 instead of the front stage scan output OUTpr.

인버터(4)는 고전위 전압(VH) 및 저전위 전압(VL)을 이용하여 Q 노드와 상반된 논리의 전압을 QB 노드에 공급한다.The inverter 4 uses the high potential VH and the low potential VL to supply the QB node with the voltage of the logic opposite to the Q node.

출력부(5)는 Q 노드 및 QB 노드의 논리 상태에 따라 k상 클럭들 중 어느 하나의 입력 클럭(CLKn) 또는 제1 게이트 오프 전압인 제1 저전위 전압(VSS1)을 스캔 출력(OUT)으로 출력한다. 출력부(5)는 Q 노드의 하이 논리에 응답하여 입력 클럭(CLKn)을 스캔 출력(OUT)으로 출력하는 풀-업 트랜지스터(Tu)와, QB 노드의 하이 논리에 응답하여 제1 저전위 전압(VSS1)을 스캔 출력(OUT)으로 출력하는 풀-다운 트랜지스터(Td)를 구비한다.The output unit 5 outputs either the input clock CLKn of the k-phase clocks or the first low-potential voltage VSS1, which is the first gate-off voltage, to the scan output OUT according to the logic states of the Q node and the QB node, . The output unit 5 includes a pull-up transistor Tu responsive to the high logic of the Q node to output the input clock CLKn to the scan output OUT, Down transistor Td for outputting the scan signal VSS1 to the scan output OUT.

리셋부(2)는 후단 스테이지로부터의 스캔 출력(OUTnt)에 응답하여 Q 노드를 로우 논리로 리셋한다. 리셋부(2)는 후단 스캔 출력(OUTnt)의 하이 논리에 응답하여 Q 노드를 제1 리셋용 전압인 제2 저전위 전압(VSS2)으로 리셋(방전)하는 제1 리셋 트랜지스터(Tr1)를 구비한다. 마지막 스테이지(STm)의 리셋부(2)에는 후단 스캔 출력(OUTnt) 대신 리셋 펄스(Vrst)가 공급될 수 있다.The reset unit 2 resets the Q node to the low logic in response to the scan output OUTnt from the subsequent stage. The reset unit 2 includes a first reset transistor Tr1 for resetting (discharging) the Q node to the second low potential voltage VSS2 which is the first reset voltage in response to the high logic of the rear stage scan output OUTnt do. The reset section 2 of the last stage STm may be supplied with a reset pulse Vrst instead of the subsequent scan output OUTnt.

노이즈 클리너(3)는 QB 노드의 전압에 응답하여 Q 노드를 로우 논리로 리셋한다. 노이즈 클리너(3)는 QB 노드의 하이 논리에 응답하여 Q 노드를 제2 리셋용 전압인 제3 저전위 전압(VSS3)으로 리셋(방전)하는 제2 리셋 트랜지스터(Tr2)를 구비한다. 이에 따라, 스캔 출력(OUT)이 로우 논리를 유지하는 동안, 입력 클럭(CLKn)의 하이 논리 때마다 풀-업 트랜지스터(Tu)의 커패시터(도시하지 않음)에 의한 커플링에 의해 Q 노드에 발생하는 노이즈를, 노이즈 클리너(3)는 제3 저전위 전압(VSS3)으로 방전함으로써 Q 노드 노이즈를 제거한다.The noise cleaner 3 resets the Q node to low logic in response to the voltage of the QB node. The noise cleaner 3 includes a second reset transistor Tr2 for resetting (discharging) the Q node to the third low potential voltage VSS3, which is the second reset voltage, in response to the high logic of the QB node. Thus, every time the high logic of the input clock CLKn is generated, coupling to the Q node occurs by coupling by a capacitor (not shown) of the pull-up transistor Tu while the scan output OUT maintains the low logic And the noise cleaner 3 discharges the third low-potential voltage VSS3, thereby eliminating the Q-node noise.

세트부(1)의 세트 트랜지스터(Ts)가 스타트 펄스(Vst) 또는 전단 출력(OUTpr)에 응답하여 Q 노드를 고전위 전압(VDD)으로 세트함에 따라 출력부(5)의 풀-업 트랜지스터(Tu)는 입력 클럭(CLKn)을 스캔 출력(OUT)으로 출력한다. 그 다음, 후단 출력(OUTnt) 또는 리셋 펄스(Vrst)에 응답하여 리셋부(2)의 제1 리셋 트랜지스터(Tr1)는 Q 노드를 제2 저전위 전압(VSS2)으로 리셋한다. 이후, 인버터(4)에 의해 Q 노드와 상반된 하이 논리의 QB 노드에 응답하여, 출력부(5)의 풀-다운 트랜지스터(Td)는 제1 저전위 전압(VSS1)을 스캔 출력(OUT)으로 출력하여 유지하고, 제2 리셋 트랜지스터(Tr2)는 Q 노드를 제3 저전위 전압(VSS3)으로 리셋하여 유지한다. 이러한 각 스테이지의 동작은 프레임마다 반복된다.The set transistor Ts of the set portion 1 responds to the start pulse Vst or the front end output OUTpr to set the Q node to the high potential voltage VDD, Tu output the input clock CLKn to the scan output OUT. Then, the first reset transistor Tr1 of the reset unit 2 resets the Q node to the second low potential voltage VSS2 in response to the subsequent output OUTnt or the reset pulse Vrst. Thereafter, in response to the QB node of the high logic opposite to the Q node by the inverter 4, the pull-down transistor Td of the output section 5 outputs the first low potential voltage VSS1 to the scan output OUT And the second reset transistor Tr2 resets and holds the Q node to the third low potential voltage VSS3. The operation of each stage is repeated for each frame.

각 스테이지에 공급되는 고전위 전압(VDD, VH)은 서로 같거나 다를 수 있고, 게이트 온 전압이나 충전용 전압으로 표현될 수 있다. 저전위 전압(VSS1, VSS2, VSS3, VL)은 게이트 오프 전압이나 방전용 전압으로 표현될 수 있다.The high-potential voltages VDD and VH supplied to the respective stages may be equal to or different from each other, and may be represented by a gate-on voltage or a charging voltage. The low-potential voltages VSS1, VSS2, VSS3, and VL can be expressed by a gate-off voltage or a discharge voltage.

리셋부(2) 및 노이즈 클리너(3)를 통한 Q 노드의 누설 전류를 방지하기 위하여, 저전위 전압들(VSS1, VSS2, VSS3, VL)은 VSS2＞VSS1, VSS2＞VSS3의 조건을 만족하는 것이 바람직하다. 또한, VSS3=VL의 조건을 만족하는 것이 바람직하다.The low potential voltages VSS1, VSS2, VSS3, and VL satisfy the conditions of VSS2> VSS1 and VSS2> VSS3 in order to prevent the leakage current of the Q node through the reset section 2 and the noise cleaner 3 desirable. It is also preferable that the condition of VSS3 = VL is satisfied.

구체적으로, Q 노드가 하이 논리일 때, 리셋부(2)의 제1 리셋 트랜지스터(Tr1)는 후단 출력(OUTnt)의 제1 저전위 전압(VSS1)에 의해 턴-오프된다. 이때, 제1 리셋 트랜지스터(Tr1)의 게이트에 인가되는 후단 출력(OUTnt)의 제1 저전위 전압(VSS1)이 소스 전극에 인가되는 제2 저전위 전압(VSS2)보다 작으면(VSS2>VSS1), 게이트-소스간 전압(Vgs)은 문턱 전압보다 낮은 네거티브 값을 갖게 되어 제1 리셋 트랜지스터(Tr1)는 완전한 턴-오프 상태가 된다. 또한, 문턱 전압이 네거티브로 쉬프트하더라도 제1 리셋 트랜지스터(Tr1)는 완전히 턴-오프된다. 예를 들면, 제1 저전위 전압(VSS1)은 -10V, 제2 저전위 전압(VSS2)은 -5V가 인가될 수 있다. 이 경우, 문턱 전압이 -4V로 쉬프트하더라도 게이트-소스간 전압(Vgs)는 문턱 전압보다 작으므로 제1 리셋 트랜지스터(Tr1)는 완전히 턴-오프된다. 이에 따라, VSS2＞VSS1의 조건을 만족시킴에 따라 턴-오프된 제1 리셋 트랜지스터(Tr1)에 의한 Q 노드의 누설 전류를 방지할 수 있다.Specifically, when the Q node is high logic, the first reset transistor Tr1 of the reset unit 2 is turned off by the first low potential voltage VSS1 of the subsequent stage output OUTnt. If the first low potential VSS1 of the subsequent output OUTnt applied to the gate of the first reset transistor Tr1 is smaller than the second low potential VSS2 applied to the source electrode (VSS2> VSS1) , The gate-source voltage Vgs has a negative value lower than the threshold voltage, so that the first reset transistor Tr1 becomes a complete turn-off state. Further, even if the threshold voltage shifts to the negative, the first reset transistor Tr1 is completely turned off. For example, the first low potential voltage VSS1 may be -10V, and the second low potential voltage VSS2 may be -5V. In this case, even if the threshold voltage is shifted to -4 V, the gate-source voltage Vgs is smaller than the threshold voltage, so that the first reset transistor Tr1 is completely turned off. Accordingly, the leakage current of the Q node due to the first reset transistor Tr1 turned off can be prevented by satisfying the condition of VSS2> VSS1.

노이즈 클리너(3)의 제2 리셋 트랜지스터(Tr2)가 QB 노드에 응답하여 Q 노드에 인가하는 제3 저전위 전압(VSS3)이 제2 저전위 전압(VSS2)보다 작으면(VSS2>VSS3), 제2 리셋 트랜지스터(Tr2)는 제1 리셋 트랜지스터(Tr1)보다 더 낮은 전압으로 Q 노드를 방전시킬 수 있다. 다시 말하여, Q 노드는 리셋부(2)에 의해 제2 저전위 전압(VSS2)으로 방전한 다음, 노이즈 클리너(3)에 의해 더 낮은 제3 저전위 전압(VSS3)으로 더 방전하여 보다 안정적으로 리셋 상태를 유지하여 클럭 커플링에 의한 Q 노드 노이즈를 제거할 수 있다.When the second reset transistor Tr2 of the noise cleaner 3 responds to the QB node and the third low potential voltage VSS3 applied to the node Q is smaller than the second low potential voltage VSS2 (VSS2> VSS3) The second reset transistor Tr2 can discharge the Q node with a lower voltage than the first reset transistor Tr1. In other words, the Q node is discharged to the second low potential voltage VSS2 by the reset section 2 and then further discharged to the lower third low potential voltage VSS3 by the noise cleaner 3, To keep the reset state to eliminate Q-node noise due to clock coupling.

Q 노드가 하이 논리일 때, 리셋부(2)의 제1 리셋 트랜지스터(Tr1)가 턴-오프됨과 아울러 노이즈 클리너(3)의 제2 리셋 트랜지스터(Tr2)는 Q 노드와 상반된 로우 논리의 QB 노드에 응답하여 턴-오프된다. 이때, 제2 리셋 트랜지스터(Tr2)의 게이트에 인가되는 인버터(4)로부터의 저전위 전압(VL)이 제3 트랜지스터(T2)의 소스에 인가되는 제3 저전위 전압(VSS3)보다 작거나 같으면(VSS3=VL), 게이트-소스간 전압(Vgs)은 문턱 전압보다 낮은 네거티브 값을 갖게 되어 제2 리셋 트랜지스터(Tr2)는 완전한 턴-오프 상태가 된다. 또한, 인버터(4)로부터의 저전위 전압(VL)이 제3 저전위 전압(VSS3)보다 작으면(VSS3>VL), 문턱 전압이 네커티브로 쉬프트하더라도 제2 리셋 트랜지스터(Tr2)는 완전히 턴-오프된다. 이에 따라, VSS3=VL의 조건을 만족시킴에 따라 턴-오프된 제2 리셋 트랜지스터(Tr2)에 의한 Q 노드의 누설 전류를 방지할 수 있다.When the Q node is high logic, the first reset transistor Tr1 of the reset section 2 is turned off and the second reset transistor Tr2 of the noise cleaner 3 is connected to the low logic QB node In turn, is turned off. At this time, if the low potential (VL) from the inverter (4) applied to the gate of the second reset transistor (Tr2) is smaller than or equal to the third low potential (VSS3) applied to the source of the third transistor (VSS3 = VL), the gate-source voltage Vgs has a negative value lower than the threshold voltage, and the second reset transistor Tr2 becomes a complete turn-off state. When the low-potential voltage VL from the inverter 4 is lower than the third low-potential voltage VSS3 (VSS3> VL), the second reset transistor Tr2 is completely turned off even when the threshold voltage is shifted negatively - Off. As a result, the leakage current of the Q node due to the second reset transistor Tr2 turned off can be prevented by satisfying the condition of VSS3 = VL.

도 3은 도 2에 도시된 스테이지의 구동 파형도이다. 도 2 및 도 3을 참조하여 제1 내지 제5 기간(t1 내지 t5)에서 제1 스테이지(ST1)의 동작을 설명하기로 한다.3 is a driving waveform diagram of the stage shown in Fig. The operation of the first stage ST1 in the first to fifth periods t1 to t5 will be described with reference to FIGS. 2 and 3. FIG.

제1 기간(t1)에서, 세트 트랜지스터(Ts)는 스타트 펄스(Vst)(또는 전단 스캔 출력 OUTpr)의 하이 논리에 응답하여 Q 노드를 고전위 전압(VDD)으로 세트한다. 이에 따라, Q 노드의 하이 논리에 응답하여 풀-업 트랜지스터(Tu)는 클럭(CLK1)의 로우 논리를 스캔 출력(OUT1)으로 출력한다. Q 노드의 하이 논리에 응답하여 인버터(4)는 QB 노드를 저전위 전압(VL)으로 리셋한다. QB 노드의 로우 논리에 응답하여 풀-다운 트랜지스터(Td) 및 제2 리셋 트랜지스터(Tr2)는 턴-오프된다. 이때, 제1 리셋 트랜지스터(Tr1)도 후단 스캔 출력(OUTnt=OUT3)의 로우 논리인 제1 저전위 전압(VSS1)에 응답하여 턴-오프된다. 전술한 VSS2>VSS1, VSS3=VL의 조건에 의해, 제1 및 제2 리셋 트랜지스터(Tr1, Tr2)는 완전히 턴-오프되어 Q 노드의 누설 전류를 방지한다.In the first period t1, the set transistor Ts sets the Q node to the high-potential voltage VDD in response to the high logic of the start pulse Vst (or the front-end scan output OUTpr). Thus, in response to the high logic of the Q node, the pull-up transistor Tu outputs the low logic of the clock CLK1 to the scan output OUT1. In response to the high logic of the Q node, the inverter 4 resets the QB node to the low potential voltage (VL). In response to the low logic of the QB node, the pull-down transistor Td and the second reset transistor Tr2 are turned off. At this time, the first reset transistor Tr1 is also turned off in response to the first low potential VSS1, which is the low logic of the rear stage scan output OUTnt = OUT3. The first and second reset transistors Tr1 and Tr2 are completely turned off by the above-described conditions of VSS2> VSS1 and VSS3 = VL to prevent the leakage current of the Q node.

제2 기간(t2)에서, 세트 트랜지스터(Ts)는 스타트 펄스(Vst)(또는 전단 스캔 출력 OUTpr)의 로우 논리에 의해 턴-오프되어 Q 노드는 하이 논리 상태로 플로팅된다. 이때, 풀-업 스위칭소자(Tu)에 인가된 클럭(CLK1)의 하이 논리를 따라 플로팅 상태의 Q 노드는 더 높은 하이 전압으로 부트스트랩핑됨으로써 풀-업 트랜지스터(Tu)는 완전히 턴-온되어 클럭(CLK1)의 하이 논리를 스캔 출력(OUT1)으로 출력한다. 이때, QB 노드 및 후단 스캔 출력(OUTnt=OUT3)은 제1 기간(t1)과 동일하게 로우 논리를 유지하므로, 제1 및 제2 리셋 트랜지스터(Tr1, Tr2)는 완전한 턴-오프 상태를 유지하여 Q 노드의 누설 전류를 방지한다.In the second period t2, the set transistor Ts is turned off by the low logic of the start pulse Vst (or the front-end scan output OUTpr) so that the Q node is floated to the high logic state. At this time, the Q node in the floating state along with the high logic of the clock CLK1 applied to the pull-up switching element Tu is bootstrapped to a higher high voltage so that the pull-up transistor Tu is completely turned on And outputs the high logic of the clock CLK1 to the scan output OUT1. At this time, since the QB node and the rear stage scan output (OUTnt = OUT3) maintain the low logic in the same manner as the first period t1, the first and second reset transistors Tr1 and Tr2 maintain the full turn- Thereby preventing the leakage current of the Q node.

제3 기간(t3)에서, 풀-업 트랜지스터(Tu)에 클럭(CLK1)의 로우 논리가 인가됨에 따라 플로팅 상태의 Q 노드의 하이 전압은 낮아지고 풀-업 트랜지스터(Tu)는 클럭(CLK1)의 로우 논리를 스캔 출력(OUT1)으로 출력한다. 이때, 제1 및 제2 리셋 트랜지스터(Tr1, Tr2)는 제1 및 제2 기간(t1, t2)과 동일하게 턴-오프 상태를 유지한다.In the third period t3, as the low logic of the clock CLK1 is applied to the pull-up transistor Tu, the high voltage of the Q node in the floating state is lowered and the pull-up transistor Tu is driven to the clock CLK1, To the scan output OUT1. At this time, the first and second reset transistors Tr1 and Tr2 maintain the turn-off state in the same manner as the first and second periods t1 and t2.

제4 기간(t4)에서, 후단 스캔 출력(OUTnt=OUT3)의 하이 논리에 응답하여 제1 리셋 트랜지스터(Tr1)는 Q 노드를 제2 저전위 전압(VSS2)으로 리셋한다. Q 노드의 로우 논리에 응답하여, 풀-업 트랜지스터(Tu)는 턴-오프되고, 인버터(4)는 QB 노드를 고전위 전압(VH)으로 세트한다. QB 노드의 하이 논리에 응답하여, 풀-다운 트랜지스터(Td)가 제1 저전위 전압(VSS1)을 스캔 출력(OUT1)으로 출력하고, 제2 리셋 트랜지스터(Tr2)는 Q 노드를 제3 저전위 전압(VSS3)으로 리셋한다.In the fourth period t4, the first reset transistor Tr1 resets the Q node to the second low potential voltage VSS2 in response to the high logic of the trailing scan output OUTnt = OUT3. In response to the low logic of the Q node, the pull-up transistor Tu is turned off and the inverter 4 sets the QB node to the high-potential voltage VH. Down transistor Td outputs the first low potential voltage VSS1 to the scan output OUT1 in response to the high logic of the QB node and the second reset transistor Tr2 outputs the Q node to the third low potential Reset to the voltage VSS3.

제5 기간(t5) 및 이후에서, 후단 스캔 출력(OUTnt=OUT3)의 로우 논리에 응답하여 제1 리셋 트랜지스터(Tr1)는 턴-오프되고, QB 노드의 하이 논리에 응답하여 풀-다운 트랜지스터(Td)는 제1 저전위 전압(VSS1)의 스캔 출력(OUT)을 유지하고, 제2 리셋 트랜지스터(Tr2)는 제3 저전위 전압(VSS3)으로 Q 노드의 리셋 상태를 유지한다.In the fifth period t5 and thereafter, the first reset transistor Tr1 is turned off in response to the low logic of the trailing scan output (OUTnt = OUT3), and the pull-down transistor Td maintains the scan output OUT of the first low potential voltage VSS1 while the second reset transistor Tr2 maintains the reset state of the Q node at the third low potential VSS3.

이와 같이, 본 발명에 따른 쉬프트 레지스터의 각 스테이지는 Q 노드가 하이 논리일 때, 즉 풀-업 트랜지스터(Tu)가 입력 클럭(CLKn)을 스캔 출력(OUT)으로 출력할 때, 제1 및 제2 리셋 트랜지스터(Tr1, Tr2)를 완전히 턴-오프시킴에 따라 Q 노드의 누설 전류를 방지한다. 이에 따라, 풀-업 트랜지스터(Tu)는 안정적으로 입력 클럭(CLKn)을 스캔 출력(OUT)으로 출력할 수 있다. 나아가, 본 발명에 따른 쉬프트 레지스터는 스캔 신호의 펄스폭이 1 수평기간(1H) 이상으로 길어지는 경우에도 효과적으로 출력 안정성을 높일 수 있다.As described above, each stage of the shift register according to the present invention is configured such that when the Q node is high logic, that is, when the pull-up transistor Tu outputs the input clock CLKn as a scan output (OUT) 2 reset transistors Tr1 and Tr2 are completely turned off, thereby preventing the leakage current of the Q node. Accordingly, the pull-up transistor Tu can stably output the input clock CLKn to the scan output OUT. Further, the shift register according to the present invention can effectively improve the output stability even when the pulse width of the scan signal is longer than one horizontal period (1H).

도 4는 본 발명의 제2 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 구성을 나타낸 회로도이다.4 is a circuit diagram showing a configuration of each stage in a shift register according to a second embodiment of the present invention.

도 2에 도시된 제1 실시예의 스테이지와 대비하여, 도 4에 도시된 제2 실시예의 스테이지는 노이즈 클리너(13)가 3개의 트랜지스터(Ta, Tb, Tc)로 구성되는 점만 다르므로, 도 2와 중복된 구성 요소들에 대한 설명은 생략한다.The stage of the second embodiment shown in Fig. 4 differs from the stage of the first embodiment shown in Fig. 2 only in that the noise cleaner 13 is composed of three transistors Ta, Tb and Tc, And the description of the overlapping components is omitted.

도 4에 도시된 노이즈 클리너(13)는 Q 노드와 제3 저전위 전압(VSS3) 단자 사이에 직렬 연결되고, QB 노드의 논리 상태에 응답하여 Q 노드를 제3 저전위 전압(VSS3)으로 리셋하는 제1 및 제2 트랜지스터(Ta, Tb)와, Q 노드의 논리 상태에 응답하여 고전위 전압(VDD), 즉 옵셋 전압을 제1 및 제2 트랜지스터(Ta, Tb)의 연결 노드(P)에 공급하는 제3 트랜지스터(Tc)를 구비한다.The noise cleaner 13 shown in FIG. 4 is connected in series between the Q node and the third low potential voltage (VSS3) terminal, and resets the Q node to the third low potential voltage VSS3 in response to the logic state of the QB node A high voltage VDD, i.e., an offset voltage, is applied to the connection node P of the first and second transistors Ta and Tb in response to the logic state of the Q node, And a third transistor Tc for supplying the third transistor Tc.

리셋부(2) 및 노이즈 클리너(13)를 통한 Q 노드의 누설 전류를 방지하기 위하여, 저전위 전압들(VSS1, VSS2, VSS3, VL)은 전술한 제1 실시예와 동일한 VSS2＞VSS1, VSS2＞VSS3=VL의 조건일 수 있다. 이와 달리, VL은 VSS1 또는 VSS3와 같거나 다를 수 있고, VSS3가 VL보다 낮아도 무방하다.The low potential voltages VSS1, VSS2, VSS3, and VL are set to VSS2 > VSS1, VSS2 (VSS2, VSS2, VSS2) that are the same as those of the first embodiment described above, in order to prevent leakage current of the Q node through the reset section 2 and the noise cleaner 13. [ &Gt; VSS3 = VL. Alternatively, VL may be equal to or different from VSS1 or VSS3, and VSS3 may be lower than VL.

노이즈 클리너(13)의 제1 및 제2 트랜지스터(Ta, Tb)는 QB 노드가 로우 논리일 때 턴-오프되고, QB 노드가 하이 논리일 때 턴-온되어 Q 노드를 제3 저전위 전압(VSS3)으로 리셋한다.The first and second transistors Ta and Tb of the noise cleaner 13 are turned off when the QB node is low logic and turned on when the QB node is high logic to turn the Q node to the third low potential voltage VSS3).

QB 노드의 로우 논리에 의해 제1 및 제2 트랜지스터(Ta, Tb)가 턴-오프될 때, 제3 트랜지스터(Tc)는 Q 노드의 하이 논리에 의해 턴-온된다. 턴-온된 제3 스위칭소자(Tc)는 고전위 전압(VDD)을 제1 및 제2 트랜지스터(Ta, Tb)의 연결 노드(P), 즉 제2 트랜지스터(Tb)의 드레인과 연결된 제1 트랜지스터(Ta)의 소스에 옵셋 전압으로 인가한다. 이에 따라, 제1 트랜지스터(Ta)는 게이트에 QB 노드의 로우 전압(VL)이 인가되고 소스에 하이 전압(VDD)이 인가되어 게이트-소스간 전압(Vgs)이 문턱 전압보다 낮은 네거티브 값을 갖게 됨으로써 완전히 턴-오프된다. 또한, 제1 트랜지스터(Ta)의 문턱 전압이 네거티브로 이동하더라도 소스에 인가된 옵셋 전압(VDD)에 의해 게이트-소스간 전압(Vgs)은 문턱 전압보다 낮으므로 제1 트랜지스터(Ta)는 완전히 턴-오프된다. 이에 따라, 제1 및 제2 트랜지스터(Ta, Tb)를 통한 Q 노드의 누설 전류를 방지할 수 있다.When the first and second transistors Ta and Tb are turned off by the low logic of the QB node, the third transistor Tc is turned on by the high logic of the Q node. The turned-on third switching element Tc turns on the high voltage VDD to the connection node P of the first and second transistors Ta and Tb, that is, the first transistor Tb connected to the drain of the second transistor Tb. (Ta) as an offset voltage. Accordingly, the first transistor Ta has a negative voltage which is lower than the threshold voltage by applying the low voltage VL of the QB node to the gate and the high voltage VDD to the source thereof so that the gate-source voltage Vgs is lower than the threshold voltage So that it is completely turned off. In addition, even if the threshold voltage of the first transistor Ta shifts to the negative, the gate-source voltage Vgs is lower than the threshold voltage due to the offset voltage VDD applied to the source thereof, - Off. Accordingly, the leakage current of the Q node through the first and second transistors Ta and Tb can be prevented.

이와 같이, Q 노드가 하이 논리일 때 제3 트랜지스터(Tc)를 통해 공급된 옵셋 전압(VDD)에 의해 제1 트랜지스터(Ta)는 완전한 턴-오프 상태를 유지할 수 있으므로, 제2 실시예에서는 노이즈 클리너(13)의 제3 저전위 전압(VSS3)이 인버터(4)의 저전위 전압(VL)보다 낮아도 무방하다. 제3 트랜지스터(Tc)의 드레인에 공급되는 옵셋 전압으로는 도 4에 도시된 VDD 대신 다른 DC 전압(>VL)이 인가될 수 있다.As described above, the first transistor Ta can maintain the complete turn-off state by the offset voltage VDD supplied through the third transistor Tc when the Q node is high logic. Therefore, in the second embodiment, The third low potential voltage VSS3 of the cleaner 13 may be lower than the low potential voltage VL of the inverter 4. [ A different DC voltage (> VL) may be applied to the offset voltage supplied to the drain of the third transistor Tc in place of the VDD shown in FIG.

도 5는 본 발명의 제3 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 구성을 나타낸 회로도이다.5 is a circuit diagram showing the configuration of each stage in a shift register according to the third embodiment of the present invention.

도 2에 도시된 제1 실시예의 스테이지와 대비하여, 도 5에 도시된 제3 실시예의 스테이지는 캐리 신호(CR)를 출력하는 캐리 출력부(6)를 추가로 구비함에 따라 세트부(1)에는 전단 스테이지로부터의 캐리 신호(CRpr)가 공급되고 리셋부(2)에는 후단 스테이지로부터의 캐리 신호(CRnt)가 공급되는 점이 다르다. 따라서, 도 2와 중복된 구성 요소들에 대한 설명은 생략하거나 간단하게 언급하기로 한다.In contrast to the stage of the first embodiment shown in FIG. 2, the stage of the third embodiment shown in FIG. 5 further includes a carry output section 6 for outputting a carry signal CR, Except that the carry signal CRpr from the front end stage is supplied and the carry signal CRnt from the rear stage is supplied to the reset unit 2. [ Therefore, the description of the elements overlapping with those in Fig. 2 will be omitted or simply referred to.

캐리 출력부(6)의 캐리 풀-업 트랜지스터(Tcu)는 Q 노드가 하이 논리일 때 입력 클럭(CLKn)을 캐리 신호(CR)로 출력하고, 캐리 풀-다운 트랜지스터(Tcd)는 QB 노드가 하이 논리일 때 제2 게이트 오프 전압인 제3 저전위 전압(VSS3)을 캐리 신호(CR)로 출력한다.The carry pull-up transistor Tcu of the carry output unit 6 outputs the input clock CLKn as the carry signal CR when the Q node is high logic and the carry pull-down transistor Tcd outputs the carry clock signal And outputs the third low potential voltage VSS3, which is the second gate off voltage, as the carry signal CR when the logic is high.

세트부(1)의 세트 트랜지스터(Ts)는 전단 캐리(CRpr)에 응답하여 Q 노드를 세트하고, 리셋부(2)의 제1 리셋 트랜지스터(Tr1)는 후단 캐리(CRnt)에 응답하여 Q 노드를 리셋한다.The set transistor Ts of the set section 1 sets the Q node in response to the preceding carry CRpr and the first reset transistor Tr1 of the reset section 2 responds to the subsequent carry Lt; / RTI >

도 5에 도시된 제3 실시예에서, 제1 및 제2 리셋 트랜지스터(Tr1, Tr2)의 완전한 턴-오프를 위하여, 저전위 전압들(VSS1, VSS2, VSS3, VL)은 VSS2는 VSS3보다 높고, VSS3은 VL과 같거나 높은 것이 바람직하다. VL는 VSS1과 같거나 다를 수 있고, VSS2는 VSS1과 같거나 다를 수 있다.5, for the complete turn-off of the first and second reset transistors Tr1 and Tr2, the low potential voltages VSS1, VSS2, VSS3, and VL are set such that VSS2 is higher than VSS3 , And VSS3 is preferably equal to or higher than VL. VL may be equal to or different from VSS1, and VSS2 may be equal to or different from VSS1.

Q 노드가 하이 논리일 때, 제1 리셋 트랜지스터(Tr1)의 게이트에 인가되는 후단 캐리(CRnt)의 로우 논리인 제3 저전위 전압(VSS3)이 소스에 인가되는 제2 저전위 전압(VSS2)보다 낮음(VSS2>VSS3)에 따라, 제1 리셋 트랜지스터(Tr1)는 완전히 턴-오프되어 Q 노드의 누설 전류를 방지할 수 있다. 또한, 제1 실시예와 동일한 VSS3=VL의 조건에 의해, 제2 리셋 트랜지스터(Tr2)도 완전히 턴-오프되어 Q 노드의 누설 전류를 방지할 수 있다.When the Q node is high logic, the second low potential voltage VSS2, to which the third low potential voltage VSS3, which is the low logic of the subsequent carry (CRnt) applied to the gate of the first reset transistor Tr1, The first reset transistor Tr1 is completely turned off according to the lower voltage VSS2 (VSS2 > VSS3), thereby preventing the leakage current of the Q node. Further, the second reset transistor Tr2 is also completely turned off by the condition of VSS3 = VL, which is the same as that of the first embodiment, so that the leakage current of the Q node can be prevented.

도 5의 제3 실시예에서 VSS2 및 VSS1이 동일한 경우, 도 6에 도시된 제4 실시예와 같이 풀-다운 트랜지스터(Td)의 소스 및 제1 리셋 트랜지스터(Tr1)의 소스는 제2 저전위 전압(VSS2) 단자와 공통 접속될 수 있다.In the third embodiment of FIG. 5, when VSS2 and VSS1 are the same, the source of the pull-down transistor Td and the source of the first reset transistor Tr1, as in the fourth embodiment shown in FIG. 6, And may be commonly connected to the voltage VSS2 terminal.

도 7 및 도 8은 본 발명의 제5 및 제6 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 구성을 나타낸 회로도이다.7 and 8 are circuit diagrams showing the configuration of each stage in a shift register according to fifth and sixth embodiments of the present invention.

도 7 및 도 8에 도시된 제5 및 제6 실시예 각각의 스테이지는, 도 5 및 도 6에 도시된 제3 및 제4 실시예 각각에서 노이즈 클리너(3) 대신, 도 4의 제2 실시예에서 설명한 제1 내지 제3 트랜지스터(Ta, Tb, Tc)로 구성된 노이즈 클리너(13)를 적용한 것으로, Q 노드가 하이 논리이고 QB 노드가 로우 논리일 때, 제3 트랜지스터(Tc)가 옵셋 전압(VDD)을 공급함에 따라 제1 트랜지스터(Ta)가 완전히 턴-오프되어 Q 노드의 누설 전류를 방지한다.The stages of the fifth and sixth embodiments shown in Figs. 7 and 8 respectively correspond to the second embodiment of Fig. 4 instead of the noise cleaner 3 in the third and fourth embodiments shown in Figs. 5 and 6, respectively. A noise cleaner 13 composed of the first to third transistors Ta, Tb and Tc explained in the example is applied. When the Q node is high logic and the QB node is low logic, the third transistor Tc is turned off, (VDD), the first transistor Ta is completely turned off to prevent the leakage current of the Q node.

도 9는 전술한 제1 내지 제6 실시예의 각 스테이지에 추가될 수 있는 QB 리셋부를 나타낸 회로도이다.Fig. 9 is a circuit diagram showing a QB reset section which can be added to each stage of the above-described first to sixth embodiments.

도 9에 도시된 QB 리셋부(7)는 스타트 펄스(Vst) 또는 전단 스캔 출력(OUTpr) 또는 전단 캐리(CRpr)에 응답하여 QB 노드를 저전위 전압(VL)으로 리셋하는 제3 리셋 트랜지스터(Tr3)를 구비한다. 제3 리셋 트랜지스터(Tr3)는 세트부(1)의 세트 트랜지스터(Ts)와 함께 동시에 턴-온되어 세트 트랜지스터(Ts)가 Q 노드를 세트할 때 제3 리셋 트랜지스터(Tr3)는 QB 노드를 리셋한다. QB 리셋부(7)의 제3 리셋 트랜지스터(Tr3)는 전술한 제1 내지 제6 실시예에 각각 적용될 수 있다.The QB reset section 7 shown in Fig. 9 includes a third reset transistor QR resetting the QB node to the low potential voltage VL in response to the start pulse Vst or the front stage scan output OUTpr or the front stage carry CRpr Tr3. The third reset transistor Tr3 is simultaneously turned on with the set transistor Ts of the set portion 1 so that when the set transistor Ts sets the Q node, the third reset transistor Tr3 resets the QB node do. The third reset transistor Tr3 of the QB reset section 7 can be applied to each of the first to sixth embodiments described above.

예를 들면, 도 10에 도시된 제7 실시예와 같이, 도 8에 도시된 제6 실시예의 스테이지에 도 9에 도시된 QB 리셋부(7)의 제3 리셋 트랜지스터(Tr3)를 적용할 수 있다.For example, as in the seventh embodiment shown in Fig. 10, the third reset transistor Tr3 of the QB reset section 7 shown in Fig. 9 can be applied to the stage of the sixth embodiment shown in Fig. 8 have.

도 11은 전술한 실시예들 각각의 각 스테이지에 적용되는 인버터(4)의 내부 구성을 나타낸 회로도이다.11 is a circuit diagram showing an internal configuration of an inverter 4 applied to each stage of each of the above-described embodiments.

도 11(a)에 도시된 인버터(4)는 고전위 전압(VH)의 공급 라인과 QB 노드 사이에 다이오드 구조로 연결된 제1 트랜지스터(Ti1)와, Q 노드의 제어에 응답하여 저전위 전압(VL)으로 QB 노드를 리셋하는 제2 트랜지스터(Ti2)를 구비한다.The inverter 4 shown in Fig. 11A includes a first transistor Ti1 connected in a diode structure between a supply line of a high-potential voltage VH and a QB node, and a second transistor Ti1 connected in series between the low- And a second transistor (Ti2) for resetting the QB node by the second transistor (VL).

Q 노드의 로우 논리일 때, 제2 트랜지스터(Ti2)가 턴-오프되어 QB 노드는 턴-온된 제1 트랜지스터(Ti1)를 통해 고전위 전압(VL)으로 세트된다. Q 노드가 하이 논리일 때, 제2 트랜지스터(Ti2)가 턴-온되어, 다이오드 구조의 제1 트랜지스터(Ti1)가 턴-온된 상태라도, QB 노드는 제2 트랜지스터(Ti2)를 통해 저전위 전압(VL)으로 리셋된다. 이를 위하여, 제2 트랜지스터(Ti2)가 제1 트랜지스터(Ti1) 보다 채널폭이 크게 형성된다. 인버터(4)의 저전위 전압(VL)은 전술한 노이즈 클리너(3, 13), 캐리 출력부(6)의 저전위 전압(VSS3)과 같거나 다를 수 있다.When it is the low logic of the Q node, the second transistor Ti2 is turned off and the QB node is set to the high potential voltage VL via the first transistor Ti1 turned on. When the Q node is high logic, the second transistor Ti2 is turned on so that the first transistor Ti1 of the diode structure is turned on, and the QB node is turned on via the second transistor Ti2, (VL). For this, the second transistor Ti2 has a larger channel width than the first transistor Ti1. The low potential voltage VL of the inverter 4 may be equal to or different from the low potential voltage VSS3 of the noise cleaners 3 and 13 and carry output unit 6 described above.

도 11(b)에 도시된 인버터(4)는 제1 트랜지스터(Ti1) 내지 제4 트랜지스터(Ti4)를 구비한다.The inverter 4 shown in Fig. 11 (b) includes a first transistor Ti1 to a fourth transistor Ti4.

다이오드 구조의 제1 트랜지스터(Ti1)는 고전위 전압(VH)을 A 노드로 공급하고, 제2 트랜지스터(Ti2)는 Q 노드의 제어에 응답하여 A 노드로 저전위 전압(VL1)을 공급하고, 제3 트랜지스터(Ti3)는 A 노드의 제어에 응답하여 QB 노드에 고전위 전압(VH)을 공급하고, 제4 트랜지스터(Ti4)는 Q 노드의 제어에 응답하여 QB 노드에 저전위 전압(VL2)을 공급한다.The first transistor Ti1 of the diode structure supplies the high potential voltage VH to the node A and the second transistor Ti2 supplies the low potential voltage VL1 to the node A in response to the control of the Q node, The third transistor Ti3 supplies the high potential voltage VH to the QB node in response to the control of the node A and the fourth transistor Ti4 supplies the low potential voltage VL2 to the QB node in response to the control of the Q node. .

Q 노드가 로우 논리일 때, 제2 및 제4 트랜지스터(Ti2, Ti4)가 턴-오프되고, A 노드는 턴-온된 제1 트랜지스터(Ti1)를 통해 고전위 전압(VH)으로 세트되고, A 노드의 하이 논리에 의해 제3 트랜지스터(Ti3)가 턴-온되어 QB 노드를 고전위 전압(VH)으로 세트한다. Q 노드가 하이 논리일 때, 제2 및 제4 트랜지스터(Ti2, Ti4)가 턴-온되고, A 노드는 제1 트랜지스터(Ti1)가 턴-온되더라도 제2 트랜지스터(Ti2)를 통해 저전위 전압(VL1)으로 리셋되어 제3 트랜지스터(Ti3)를 턴-오프시킨다. 이에 따라, QB 노드는 턴-온된 제4 트랜지스터(Ti4)를 통해 저전위 전압(VL2)으로 리셋된다. VL1은 VL2와 같거나 다르고, VL2는 VSS3와 같거나 다를 수 있다.When the Q node is low logic, the second and fourth transistors Ti2 and Ti4 are turned off, the node A is set to the high potential voltage VH through the first transistor Ti1 turned on, and A The third transistor Ti3 is turned on by the high logic of the node to set the QB node to the high potential voltage VH. When the Q node is high logic, the second and fourth transistors Ti2 and Ti4 are turned on and the node A is turned on through the second transistor Ti2 even if the first transistor Ti1 is turned on. (VL1) to turn off the third transistor (Ti3). Thus, the QB node is reset to the low potential voltage VL2 through the fourth transistor Ti4 turned on. VL1 may be equal to or different from VL2, and VL2 may be equal to or different from VSS3.

도 12는 도 10에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.12 is a waveform diagram simulating the driving result of the stage shown in FIG.

도 12는 도 10에 도시된 스테이지에 대하여, 각 트랜지스터의 문턱 전압이 -4V일 때, VSS2(=VSS1) 및 VL로 -10V를 인가하고, VSS3와 클럭(CLKn)의 로우 전압으로 -5V를 인가하여 구동한 결과이다.Fig. 12 is a graph showing the relationship between the threshold voltage VSS2 (= VSS1) and VL of -10 V when the threshold voltage of each transistor is -4 V, -5 V (VSS3) and the clock CLKn As shown in FIG.

Q 노드가 20V 이상의 하이 논리일 때, 리셋부(2)의 제1 리셋 트랜지스터(Tr1)의 게이트에는 VSS3=-10V 전압이, 소스에는 VSS2=-5V 전압이 인가됨으로써 문턱 전압이 -4V이더라도 제1 리셋 트랜지스터(Tr1)는 완전히 턴-오프된다. 또한, 노이즈 클리너(13)의 제1 트랜지스터(Ta)의 게이트에는 VL=-10V 전압이, 제1 트랜지스터(Ta)의 소스와 접속된 연결 노드(P)에는 제3 트랜지스터(Tc)를 통해 15V의 옵셋 전압이 인가됨으로써, 문턱 전압이 -4V이더라도 제1 트랜지스터(Ta)는 완전히 턴-오프된다. 이에 따라, 리셋부(2) 및 노이즈 클리너(13)를 통한 Q노드의 누설 전류가 방지됨으로써 출력부(5)를 통해 입력 클럭(CLKn)이 정상적으로 스캔 출력(OUT)로 출력됨을 알 수 있다.VSS3 = -10 V voltage is applied to the gate of the first reset transistor Tr1 of the reset section 2 and VSS2 = -5 V voltage is applied to the source thereof when the Q node is high logic of 20 V or more, 1 reset transistor Tr1 is completely turned off. VL = -10 V is applied to the gate of the first transistor Ta of the noise cleaner 13 and 15 V is applied to the connection node P connected to the source of the first transistor Ta through the third transistor Tc. The first transistor Ta is completely turned off even if the threshold voltage is -4V. It can be seen that the leakage current of the Q node through the reset unit 2 and the noise cleaner 13 is prevented so that the input clock CLKn is normally output to the scan output OUT through the output unit 5. [

따라서, 본 발명에 따른 쉬프트 레지스터는 트랜지스터의 문턱 전압이 네거티브로 쉬프트하더라도, 저전위 전압(VSS1, VSS2, VSS3, VL) 중 적어도 하나를 조절함으로써 리셋부(2) 및 노이즈 클리너(3, 13)를 통한 Q 노드의 누설 전류를 방지함으로써 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.Therefore, the shift register according to the present invention controls the reset portion 2 and the noise cleaners 3 and 13 by adjusting at least one of the low potential voltages VSS1, VSS2, VSS3, and VL even when the threshold voltage of the transistor is shifted to the negative. It is possible to increase the range of the threshold voltage at which the shift register normally operates.

또한, 본 발명에 따른 쉬프트 레지스터는 도 2, 도 7, 도 8, 도 10에 도시된 제2, 제5, 제6, 제7 실시예와 같이 노이즈 클리너(13)를 3개의 트랜지스터(Ta, Tb, Tc)로 구성하는 경우 VSS3을 VL보다 높게 조절하지 않더라도 문턱 전압이 네거티브일 때 노이즈 클리너(13)를 통한 Q 노드의 누설 전류를 방지함으로써 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.The shift register according to the present invention is a shift register in which the noise cleaner 13 is divided into three transistors Ta, Tb, Tc), the leakage current of the Q node through the noise cleaner 13 is prevented when the threshold voltage is negative even if VSS3 is not adjusted to be higher than VL, thereby increasing the range of the threshold voltage at which the shift register operates normally .

도 13은 본 발명의 제8 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 구동을 나타낸 회로도이다.13 is a circuit diagram showing the driving of each stage in the shift register according to the eighth embodiment of the present invention.

도 7에 도시된 제5 실시예의 스테이지와 대비하여, 도 13에 도시된 제8 실시예의 스테이지는 세트부(1)에 고전위 전압(VDD) 대신 전단 스캔 출력(OUTpr)가 공급된다는 점에서 차이가 있다. 따라서, 도 7과 중복된 구성요소들에 대한 설명은 생략한다.In contrast to the stage of the fifth embodiment shown in Fig. 7, the stage of the eighth embodiment shown in Fig. 13 differs from the stage of the fifth embodiment shown in Fig. 7 in that the stage 1 is supplied with the front- . Therefore, the description of the elements overlapping with those in Fig. 7 will be omitted.

세트부(1)의 세트 트랜지스터(Ts)는 전단 캐리(CRpr)의 하이 논리에 응답하여 전단 스캔 출력(OUTpr)의 하이 논리로 Q 노드를 세트한다. 전단 캐리(CRpr)와 전단 스캔 출력(OUTpr)는 동일한 전단 스테이지의 캐리 출력부(6) 및 출력부(5)에서 각각 출력된다. 또는, 전단 캐리(CRpr)는 어느 하나의 전단 스테이지의 캐리 출력부(6)에서 출력되고, 스캔 출력(OUTpr)은 다른 전단 스테이지의 출력부(5)에서 출력될 수 있다. 예를 들면, n-1번째 스테이지의 캐리 출력부(6)에서 전단 캐리(CRpr)가 출력되고, n-2번째 스테이지의 출력부(5)에서 전단 스캔 출력(OUTpr)이 출력될 수 있다. 이때, 전단 캐리(CRpr) 및 전단 스캔 출력(OUTpr)은 하이 논리 구간의 적어도 일부가 오버랩하면 된다.The set transistor Ts of the set section 1 sets the Q node with the high logic of the front stage scan output OUTpr in response to the high logic of the preceding carry CRpr. The front end carry CRpr and the front end scan output OUTpr are output from the carry output unit 6 and the output unit 5 of the same front end stage, respectively. Alternatively, the front stage carriage CRpr may be outputted from the carry output section 6 of any one of the front stage and the scan output OUTpr may be outputted from the output section 5 of the other front stage. For example, the carry output CRpr may be output from the carry output unit 6 of the (n-1) -th stage and the front end scan output OUTpr may be output from the output unit 5 of the (n-2) At this time, the front end carry CRpr and the front end scan output OUTpr may overlap at least a part of the high logic period.

노이즈 클리너(13)에서 제3 트랜지스터(Tc)의 드레인에 공급되는 옵셋 전압으로는 고전위 전압(VDD)이나 인버터(4)의 고전위 전압(VH)이 인가되거나 다른 DC 전압이 인가될 수 있다.The offset voltage supplied to the drain of the third transistor Tc in the noise cleaner 13 may be either the high voltage VDD or the high voltage VH of the inverter 4 or another DC voltage .

도 13에서 저전위 전압(VSS1, VSS2, VSS3, VL)은 VSS1=VSS2=VSS3의 조건을 갖는 것이 바람직하고, VL은 VSS3와 같거나 다를 수 있다. VSS3는 입력 클럭(CLKn)의 로우 전압과 같다.13, it is preferable that the low potential voltages VSS1, VSS2, VSS3, and VL have a condition of VSS1 = VSS2 = VSS3, and VL may be equal to or different from VSS3. VSS3 is equal to the low voltage of the input clock CLKn.

도 14는 본 발명의 제9 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 구동을 나타낸 회로도이다.14 is a circuit diagram showing driving of each stage in a shift register according to a ninth embodiment of the present invention.

도 13에 도시된 제8 실시예와 대비하여, 도 14에 도시된 제9 실시예의 스테이지는 캐리 출력부(6)에 공급되는 캐리 클럭(CCLKi)을 출력부(5)의 클럭(CLKn)과 달리 사용하고, 인버터(4)는 도 11(b)에 도시된 4개 트랜지스터(Ti1 내지 Ti4)를 갖는 구성을 이용하며, 도 9에 도시된 QB 리셋부(7)를 더 구비한다.14, the stage of the ninth embodiment shown in FIG. 14 corresponds to the clock CLKn of the output section 5 and the carry clock CCLKi supplied to the carry output section 6, The inverter 4 uses the configuration having the four transistors Ti1 to Ti4 shown in FIG. 11 (b), and further includes the QB reset section 7 shown in FIG.

또한, 제9 실시예의 스테이지는 풀-업 트랜지스터(Tu), 캐리 풀-업 트랜지스터(Tcu), 인버터(4)의 제3 트랜지스터(Ti3)은 각각의 게이트와 소스 사이에 연결되어, 드레인에 인가되는 하이 논리에 따라 게이트를 부트스트랩핑시키는 커패시터(C1, C2, C3)를 더 구비한다. QB 노드와 제2 저전위 전압(VSS2) 단자 사이와, 노이즈 클리너(13)의 연결 노드(P)와 제2 저전위 전압(VSS2) 단자 사이에도 각각 커패시터(C4, C5)를 더 구비하여 QB 노드와 연결 노드(P)의 전압을 안정적으로 유지시킬 수 있다. 전술한 커패시터들(C1~C5) 중 적어도 어느 하나는 본원 발명의 실시예들 각각에 적용될 수 있다.In the stage of the ninth embodiment, the pull-up transistor Tu, the carry pull-up transistor Tcu, and the third transistor Ti3 of the inverter 4 are connected between the respective gates and the sources, C2, C3 for bootstrapping the gate in accordance with the high logic to be applied to the gate. Capacitors C4 and C5 are further provided between the QB node and the second low potential voltage VSS2 terminal and between the connection node P of the noise cleaner 13 and the second low potential voltage VSS2, The voltage of the node and the connection node P can be stably maintained. At least one of the above-mentioned capacitors C1 to C5 may be applied to each of the embodiments of the present invention.

전단 캐리(CRpre) 및 전단 스캔 출력(OUTpre)의 하이 논리에 의해 세트부(1)가 Q노드를 하이로 세트한 다음, 출력부(5) 및 캐리 출력부(6)는 각각 클럭(CLKn) 및 캐리 출력(CCLKi)을 스캔 출력(OUT) 및 캐리 출력(CR)으로 출력한 후, Q 노드는 후단 캐리(CRnt)에 의해 제어되는 리셋부(2)와 QB 노드에 의해 제어되는 노이즈 클리너(13)에 의해 리셋된다. 인버터(4)는 QB 노드가 Q 노드와 상반된 논리를 갖게 한다.The output unit 5 and the carry output unit 6 respectively output the clock CLKn after the set unit 1 sets the Q node to high by the high logic of the front stage carry CRpre and the front stage scan output OUTpre, And the carry output CCLKi to the scan output OUT and the carry output CR, the Q node outputs a reset portion 2 controlled by the following carry CRnt and a noise cleaner 13). The inverter 4 causes the QB node to have logic opposite to the Q node.

도 15는 도 14에 도시된 제9 실시예에 적용되는 클럭들을 예를 들어 나타낸 파형도이다.FIG. 15 is a waveform diagram illustrating clocks applied to the ninth embodiment shown in FIG. 14, for example.

도 15를 참조하면, 각 스테이지의 출력부(5)에는 6상 클럭들(CLK1 내지 CLK6) 중 어느 하나(CLKn)가 공급되고, 캐리 출력부(6)에는 4상 캐리 클럭들(CCLK1 내지 CCLK3) 중 어느 하나(CCLKi)가 공급될 수 있다.15, one of the six-phase clocks CLK1 to CLK6 is supplied to the output unit 5 of each stage and four-phase carry clocks CCLK1 to CCLK3 (CCLKi) may be supplied.

클럭(CLKn)과 캐리 클럭(CCLKi)의 전압은 다르게 설정될 수 있다. 예를 들면, 스캔 출력(OUT)으로 이용되는 클럭(CLKn)의 로우 전압은, 캐리 출력(CR)으로 이용되는 캐리 클럭(CCLKi)의 로우 전압보다 크고, 클럭(CLKn)의 하이 전압은 캐리 클럭(CCLKi)의 하이 전압보다 클 수 있다.The voltage of the clock CLKn and the voltage of the carry clock CCLKi may be set differently. For example, the low voltage of the clock CLKn used as the scan output OUT is higher than the low voltage of the carry clock CCLKi used as the carry output CR, and the high voltage of the clock CLKn is higher than the carry voltage (CCLKi).

도 16은 도 14에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.Fig. 16 is a waveform diagram simulating the driving result of the stage shown in Fig. 14. Fig.

도 16는 도 14에 도시된 스테이지에 대하여, 각 트랜지스터의 문턱 전압이 -4V일 때, VSS1, VSS2, VL1, 클럭(CLKn)의 로우 전압으로는 -5V를 인가하고 VSS3, VL2, 캐리 클럭(CLKn)의 로우 전압으로 -10V를 인가하여 구동한 결과이다.FIG. 16 is a timing chart showing the operation of applying VSS1, VSS2, VL1 and -5 V to the low voltage of the clock (CLKn), VSS3, VL2, and carry clock -10 V to the low voltage of the scan line CLKn.

전단 캐리(CRpre) 및 전단 스캔 출력(OUTpre)의 하이 논리에 의해 세트부(1)가 Q노드를 하이로 세트한 다음, 출력부(5) 및 캐리 출력부(6)는 각각 클럭(CLKn) 및 캐리 출력(CCLKi)을 스캔 출력(OUT) 및 캐리 출력(CR)으로 출력한 후, 리셋부(2) 및 노이즈 클리너(13)가 Q 노드를 리셋한다.The output unit 5 and the carry output unit 6 respectively output the clock CLKn after the set unit 1 sets the Q node to high by the high logic of the front stage carry CRpre and the front stage scan output OUTpre, And the carry output CCLKi to the scan output OUT and carry output CR and then the reset unit 2 and the noise cleaner 13 reset the Q node.

Q 노드가 20V 이상의 하이 논리일 때, 리셋부(2)의 제1 리셋 트랜지스터(Tr1)의 게이트에는 VSS3=-10V 전압이, 소스에는 VSS2=-5V 전압이 인가됨으로써 문턱 전압이 -4V이더라도 제1 리셋 트랜지스터(Tr1)는 완전히 턴-오프된다. 또한, 노이즈 클리너(13)도 전술한 바와 같이 완전히 턴-오프된다. 이에 따라, 리셋부(2) 및 노이즈 클리너(3, 13)를 통한 Q노드의 누설 전류가 방지됨으로써 출력부(5) 및 스캔 출력부(6) 각각을 통해 클럭(CLKn) 및 캐리 클럭(CLKi)이 정상적으로 스캔 출력(OUT) 및 캐리 신호(CR)로 출력됨을 알 수 있다.VSS3 = -10 V voltage is applied to the gate of the first reset transistor Tr1 of the reset section 2 and VSS2 = -5 V voltage is applied to the source thereof when the Q node is high logic of 20 V or more, 1 reset transistor Tr1 is completely turned off. Further, the noise cleaner 13 is also completely turned off as described above. This prevents the leakage current of the Q node through the reset section 2 and the noise cleaners 3 and 13 so that the clock CLKn and the carry clock CLKi are output through the output section 5 and the scan output section 6, ) Is normally output as the scan output (OUT) and the carry signal (CR).

한편, 전술한 노이즈 클리너(13)에서 누설 전류 방지를 위해 제1 내지 제3 트랜지스터(Ta, Tb, Tc)로 구성된 트랜지스터-트랜지스터 옵셋(Transistor-Transistor Offset; 이하 TTO) 구조는 전술한 실시예들 각각의 스테이지에 대하여 세트부(1), 리셋부(2), 캐리 풀-다운 트랜지스터(Tcd) 중 적어도 하나에도 적용될 수 있다.A transistor-transistor offset (hereinafter referred to as TTO) structure composed of the first to third transistors Ta, Tb and Tc for preventing leakage current in the noise cleaner 13 described above is applied to the above- It can be applied to at least one of the set portion 1, the reset portion 2, and the carry pull-down transistor Tcd for each stage.

한편, 전술한 노이즈 클리너(13)에서 전술한 제3 저전위 전압(VSS3)을 대신하여 출력부(5)로부터의 스캔 출력(OUT) 또는 스캔 출력부(6)로부터 캐리 신호(CR)가 공급될 수 있다.The noise cleaner 13 supplies the scan output OUT from the output unit 5 or the carry signal CR from the scan output unit 6 instead of the third low potential voltage VSS3, .

도 17은 전술한 세트부(1), 리셋부(2), 캐리 풀-다운 트랜지스터(Tcd)에 적용되는 TTO 구조를 각각 나타낸 도면이다.17 is a diagram showing a TTO structure applied to the set portion 1, the reset portion 2, and the carry pull-down transistor Tcd, respectively.

도 17(a)는 전술한 세트부(1)에 세트 트랜지스터(Ts) 대신 TTO 구조가 적용된 경우를 나타낸 것으로, 제1 및 제2 트랜지스터(Ta1, Tb1)는 전단 캐리(CRpr) 또는 전단 출력(OUTpr)에 의해 제어되어 Q 노드와 전단 출력(OUTpr), 전단 캐리(CRpr), 고전위 전압(VDD) 중 어느 하나를 연결하고, 제3 트랜지스터(Tc1)는 Q 노드에 의해 제어되어 옵셋 전압(Vc)을 제1 및 제2 트랜지스터(Ta1, Tb1) 사이의 연결 노드(P1)에 공급한다. Q 노드가 하이이고, 전단 캐리(CRpr) 또는 전단 출력(OUTpr)에 응답하여 제1 및 제2 트랜지스터(Ta1, Tb1)가 턴-오프될 때, 제3 트랜지스터(Tc1)로부터의 옵셋 전압(Vc)에 의해 제1 트랜지스터(Ta1)는 완전히 턴-오프되어 Q 노드의 누설 전류를 방지할 수 있다.17A shows a case where the setter 1 is replaced with the TTO structure in place of the set transistor Ts and the first and second transistors Ta1 and Tb1 are driven by the previous carry CRpr or the front end output And the third transistor Tc1 is controlled by the Q node to output the offset voltage Vdd through the output terminal OUTpr, Vc to the connection node P1 between the first and second transistors Ta1, Tb1. When the Q node is high and the first and second transistors Ta1 and Tb1 are turned off in response to the front stage carry CRpr or the front stage output OUTpr, the offset voltage Vc from the third transistor Tc1 The first transistor Ta1 is completely turned off to prevent the leakage current of the Q node.

도 17(b)는 전술한 리셋부(2)에 제1 리셋 트랜지스터(Tr1) 대신 TTO 구조가 적용된 경우를 나타낸 것으로, 제1 및 제2 트랜지스터(Ta2, Tb2)는 후단 캐리(CRnt) 또는 후단 출력(OUTnt)에 의해 제어되어 Q 노드를 저전위 전원(VSS2), 클럭(CLKn), 캐리 클럭(CCLKi), 현재단 출력(OUT), 현재단 캐리(CR) 중 어느 하나와 연결하고, 제3 트랜지스터(Tc2)는 Q 노드에 의해 제어되어 옵셋 전압(Vc)을 제1 및 제2 트랜지스터(Ta2, Tb2) 사이의 연결 노드(P2)에 공급한다. Q 노드가 하이이고, 후단 캐리(CRpr)또는 후단 출력(OUTnt)에 응답하여 제1 및 제2 트랜지스터(Ta2, Tb2)가 턴-오프될 때, 제3 트랜지스터(Tc2)로부터의 옵셋 전압(Vc)에 의해 제1 트랜지스터(Ta2)는 완전히 턴-오프되어 Q 노드의 누설 전류를 방지할 수 있다.17B shows a case where a TTO structure is applied to the reset section 2 in place of the first reset transistor Tr1. The first and second transistors Ta2 and Tb2 are turned on in the following stage (CRnt) Is controlled by the output OUTnt to connect the Q node to either the low potential power supply VSS2, the clock CLKn, the carry clock CCLKi, the current stage output OUT or the current stage carry CR, The third transistor Tc2 is controlled by the Q node to supply the offset voltage Vc to the connection node P2 between the first and second transistors Ta2 and Tb2. When the Q node is high and the first and second transistors Ta2 and Tb2 are turned off in response to the rear stage carry CRpr or the rear stage output OUTnt, the offset voltage Vc from the third transistor Tc2 The first transistor Ta2 is completely turned off to prevent the leakage current of the Q node.

도 17(c)는 전술한 캐리 풀-다운 트랜지스터(Tcd) 대신 TTO 구조가 적용된 캐리 풀-다운부를 나타낸 것으로, 제1 및 제2 트랜지스터(Ta3, Tb3)는 QB 노드에 의해 제어되어 캐리 출력단(CR)을 저전위 전원(VSS3)과 현재단의 입력 클럭(CLKn), 캐리 클럭(CCLKi) 중 어느 하나와 연결하고, 제3 트랜지스터(Tc3)는 Q 노드에 의해 제어되어 옵셋 전압(Vc)을 제1 및 제2 트랜지스터(Ta3, Tb3) 사이의 연결 노드(P3)에 공급한다. 캐리 출력단(CR)이 하이이고, QB 노드에 응답하여 제1 및 제2 트랜지스터(Ta3, Tb3)가 턴-오프될 때, Q 노드에 응답하여 턴-온된 제3 트랜지스터(Tc3)로부터의 옵셋 전압(Vc)에 의해 제1 트랜지스터(Ta3)는 완전히 턴-오프되어 캐리 출력단(CR)의 누설 전류를 방지할 수 있다.The first and second transistors Ta3 and Tb3 are controlled by a QB node and are connected to a carry output terminal (not shown) via a pull-down transistor And the third transistor Tc3 is controlled by the Q node to connect the offset voltage Vc to the low-potential power supply VSS3, the input clock CLKn and the carry clock CCLKi of the current stage, To the connection node P3 between the first and second transistors Ta3 and Tb3. When the carry output CR is high and the first and second transistors Ta3 and Tb3 are turned off in response to the QB node, the offset voltage from the third transistor Tc3 turned on in response to the Q node The first transistor Ta3 is completely turned off by the voltage Vc to prevent leakage current of the carry output CR.

본 발명에서 전술하거나 후술하는 실시예들에 따른 쉬프트 레지스터의 각 스테이지는 도 17(a) 내지 도 17(c)에 도시된 세트부(1), 리셋부(2), 캐리 풀-다운부의 TTO 구조와, 전술한 노이즈 클리너(13)의 TTO 구조들 중 적어도 하나를 이용함으로써 문턱 전압이 네거티브로 쉬프트하더라도 누설 전류를 효과적으로 방지하여 출력 안정성을 높일 수 있다.Each stage of the shift register according to the embodiments described above or later described in the present invention includes the set portion 1, the reset portion 2, the TTO of the carry pull-down portion shown in Figs. 17A to 17C, Structure and the TTO structures of the noise cleaner 13 described above, leakage current can be effectively prevented even when the threshold voltage is shifted to the negative, and the output stability can be improved.

도 18은 본 발명의 제10 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.18 is a circuit diagram showing a basic configuration of each stage in a shift register according to a tenth embodiment of the present invention.

도 18에 도시된 제10 실시예의 스테이지는 기본적으로 세트부(1), 리셋부(2), 노이즈 클리너(23), 출력부(5), QB 컨트롤러(12)를 구비한다.The stage of the tenth embodiment shown in Fig. 18 basically includes a set portion 1, a reset portion 2, a noise cleaner 23, an output portion 5, and a QB controller 12. [

세트부(1), 리셋부(2), 출력부(5)의 구성은 전술한 실시예들과 동일하므로 이에 대한 설명은 생략하며, 리셋부(2)에는 제2 저전위 전원(VSS2), 현재단 출력(OUT), 현재단 캐리(CR), 출력부(5)와 동일한 클럭(CLKn) 중 어느 하나가 공급될 수 있다. 세트부(1) 및 리셋부(2) 중 적어도 하나는 도 17에서 전술한 TTO 구조가 적용될 수 있거나 세트부(1) 및 리셋부(2)는 생략 가능하다.The configuration of the set unit 1, the reset unit 2 and the output unit 5 is the same as that of the above-described embodiments, and a description thereof will be omitted. The reset unit 2 is provided with a second low potential power source VSS2, Any one of the current stage output OUT, the current stage carry CR, and the same clock CLKn as the output stage 5 can be supplied. At least one of the set portion 1 and the reset portion 2 can be applied to the TTO structure described in Fig. 17, or the set portion 1 and the reset portion 2 can be omitted.

TTO 구조의 제1 내지 제3 트랜지스터(Ta, Tb, Tc)를 구비하는 노이즈 클리너(23)는 전단 클럭(CLKpr)에 의해 응답하여 출력부(5)의 클럭(CLKn) 커플링으로 발생되는 Q 노드 노이즈를 제거한다. 이를 위하여, 노이즈 클리너(23)는 전단 스테이지의 출력부(5)에 공급되는 전단 클럭(CLKpr)과, 전단 스테이지의 출력(OUTpr)을 이용한다. 한편, 제10 실시예의 스테이지는 전술한 캐리 출력부(6)를 추가로 구비할 수 있고, 이 경우 노이즈 클리너(23)에는 전단 출력(OUTpr) 대신 전단 캐리(CRpr)가 공급된다. 또는, 전술한 캐리 출력부(6)가 도 14와 같이 별도의 캐리 클럭(CCLKi)을 사용하는 경우 노이즈 클리너(23)의 게이트에는 전단 스테이지의 캐리 출력(CRpr)으로 공급되는 전단 캐리 클럭(CCLKpr)이 공급될 수 있다.The noise cleaner 23 having the first to third transistors Ta, Tb and Tc of the TTO structure responds by the front end clock CLKpr and outputs a Q Remove node noise. To this end, the noise cleaner 23 uses the front end clock CLKpr supplied to the output section 5 of the front end stage and the output OUTpr of the front end stage. The stage of the tenth embodiment may further include the carry output unit 6 described above. In this case, the noise cleaner 23 is supplied with the front end carry CRpr instead of the front end output OUTpr. Alternatively, when the carry output unit 6 uses a separate carry clock CCLKi as shown in FIG. 14, the gate of the noise cleaner 23 is supplied with the carry-output clock CRpr of the preceding stage CCLKpr ) Can be supplied.

Q 노드가 하이(세트) 상태일 때, 제1 및 제2 트랜지스터(Ta, Tb)는 전단 클럭(CLKpr)에 응답하여 턴-오프된다. 이때, 제3 트랜지스터(Tc)는 Q 노드에 응답하여 옵셋 전압(Vc)을 제1 및 제2 트랜지스터(Ta, Tb) 사이의 연결 노드(P)에 인가함에 따라 제1 트랜지스터(Ta)의 소스가 게이트에 인가된 전단 클럭(CLKpr)의 로우 전압보다 높아지게 되므로 제1 트랜지스터(Ta)는 완전히 턴-오프되어 Q 노드의 누설 전류를 방지한다. 한편, 전단 클럭(CLKpr)과 현재단 클럭(CLKn)은 일부 구간이 오버랩되어 전단 출력(OUTpr)과 현재단 출력(OUT)도 일부 구간이 오버랩할 수 있다. 이에 따라, Q 노드가 하이(세트) 상태일 때, 전단 클럭(CLKpr)과 현재단 클럭(CLKn)의 하이 논리가 오버랩하는 구간에서 제1 및 제2 트랜지스터(Ta, Tb)가 턴-온되어 전단 출력(OUTpr)의 하이 논리를 Q 노드에 더 공급할 수 있다.When the Q node is in a high (set) state, the first and second transistors Ta and Tb are turned off in response to the front end clock CLKpr. At this time, the third transistor Tc responds to the Q node to apply the offset voltage Vc to the connection node P between the first and second transistors Ta and Tb, Becomes higher than the low voltage of the front end clock CLKpr applied to the gate, the first transistor Ta is completely turned off to prevent the leakage current of the Q node. On the other hand, some of the sections of the front end clock CLKpr and the current end clock CLKn overlap with each other so that the front end output OUTpr and the current end output OUT may overlap with each other. Accordingly, when the Q node is in the high (set) state, the first and second transistors Ta and Tb are turned on in a period in which the high logic of the previous-stage clock CLKpr and the current of the current one-stage clock CLKn overlap each other The high logic of the front stage output OUTpr can be further supplied to the Q node.

Q 노드가 로우(리셋) 상태일 때, 제1 및 제2 트랜지스터(Ta, Tb)는 전단 클럭(CLKpr)에 응답하여 Q 노드와 전단 출력(OUTpr)의 로우 전압을 연결함으로써 전단 클럭(CLKpr)이 하이일 때마다 출력부(5)의 클럭(CLKn) 커플링으로 발생된 Q 노드 노이즈를 제거한다.When the Q node is in a low (reset) state, the first and second transistors Ta and Tb couple the low voltage between the Q node and the front end output OUTpr in response to the front end clock CLKpr, (Q) node noise generated by the clock (CLKn) coupling of the output unit 5 is removed.

QB 컨트롤러(24)는 Q 노드가 하이 논리일 때 QB 노드가 로우 논리가 되게 제어한다. 이러한 QB 컨트롤러(24)의 가장 단순한 예로는 출력부(5)이 인가되는 입력 클럭(CLKn)과 오버랩하지 않는 다른 클럭(CLKi)이 적용될 수 있다.The QB controller 24 controls the QB node to be logic low when the Q node is high logic. The simplest example of the QB controller 24 may be an input clock CLKn to which the output unit 5 is applied and another clock CLKi that does not overlap.

추가로, QB 컨트롤러(24)는 Q 노드가 로우 논리인 경우, 출력부(5)에 공급되는 클럭(CLKn)이 하이 논리가 될 때마다 QB 노드가 하이 논리가 되게 제어할 수 있다. 이에 따라, 풀-업 트랜지스터(Tu)를 통해 출력단(OUT)으로 유입된 노이즈는 풀-다운 트랜지스터(Td)를 통해 제거된다.In addition, the QB controller 24 can control the QB node to be high logic whenever the clock CLKn supplied to the output 5 becomes high logic, when the Q node is low logic. Thus, the noise introduced to the output terminal OUT through the pull-up transistor Tu is removed through the pull-down transistor Td.

도 19는 도 18에 도시된 제10 실시예의 각 스테이지에 추가로 적용될 수 있는 부가 구성들을 나타낸 것이다.Fig. 19 shows additional configurations that can be additionally applied to each stage of the tenth embodiment shown in Fig.

도 19(a)를 참조하면, 도 18에 도시된 스테이지에는 출력단(OUT)과, 출력부(5)로 공급되는 클럭(CLKn) 단자 사이에 다이오드 구조로 접속된 트랜지스터(Tx)가 부가될 수 있다.19, a transistor Tx connected in a diode structure may be added between an output terminal OUT and a clock (CLKn) terminal supplied to the output section 5 in the stage shown in FIG. have.

도 19(b)를 참조하면, 도 18에 도시된 스테이지에는 Q 노드와 출력단(OUT) 사이에 커패시터(C)가 추가될 수 있다.Referring to FIG. 19 (b), a capacitor C may be added between the Q node and the output terminal OUT in the stage shown in FIG.

도 19(c) 및 도 19(d)를 참조하면, 도 18에 도시된 스테이지에는 한 프레임에 한번씩 인가되는 외부 펄스 신호(Vext)에 응답하여 Q 노드를 제2 저전위 전원(VSS2)로 리셋시키는 추가 리셋부(RT)가 추가될 수 있다. 추가 리셋부(RT)는 도 19(c)와 같은 리셋 트랜지스터(Ty) 또는 도 19(d)와 같은 TTO 구조의 제1 내지 제3 트랜지스터(Tay, Tby, Tcy)로 구성될 수 있다. 외부 펄스 신호(Vext)로는 스타트 펄스(Vst)를 사용할 수 있다.Referring to FIGS. 19 (c) and 19 (d), in the stage shown in FIG. 18, the Q node is reset to the second low potential power supply VSS2 in response to the external pulse signal Vext applied once per frame An additional reset unit RT may be added. The additional reset section RT may be composed of the reset transistor Ty as shown in FIG. 19C or the first to third transistors Tay, Tby and Tcy of the TTO structure as shown in FIG. 19D. As the external pulse signal Vext, a start pulse Vst can be used.

도 20은 본 발명의 제11 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.20 is a circuit diagram showing a basic configuration of each stage in a shift register according to an eleventh embodiment of the present invention.

도 18에 도시된 제10 실시예와 대비하여, 도 20에 도시된 제11 실시예의 스테이지는 도 18의 세트부(1) 및 리셋부(2)가 생략된 것을 제외하고, 나머지 구성은 동일하다.In contrast to the tenth embodiment shown in Fig. 18, the stage of the eleventh embodiment shown in Fig. 20 is the same as the remaining configuration except that the set portion 1 and the reset portion 2 of Fig. 18 are omitted .

전술한 세트부(1) 및 리셋부(2)가 생략됨에 따라 노이즈 클리너(23)를 통해 Q 노드가 세트 및 리셋된다.The Q node is set and reset through the noise cleaner 23 as the set portion 1 and the reset portion 2 described above are omitted.

QB 컨트롤러(24)는 Q 노드의 하이 논리에 응답하여 QB 노드를 리셋하는 리셋 트랜지스터(Trx)와, 클럭(CLKn) 단자와 QB 노드 사이에 접속되어 Q 노드가 로우 논리일 때 입력 클럭(CLKn)의 하이 논리를 따라 QB 노드를 세트하는 커패시터(C)를 구비한다.The QB controller 24 includes a reset transistor Trx for resetting the QB node in response to the high logic of the Q node and a reset transistor Trx connected between the clock terminal CLKn and the QB node for outputting the input clock CLKn when the Q node is low logic, And a capacitor C for setting the QB node along the high logic of FIG.

도 21은 도 20에 도시된 스테이지의 구동 파형도이다.Fig. 21 is a driving waveform diagram of the stage shown in Fig. 20. Fig.

도 21을 참조하면, 하이 펄스의 위상이 순차적으로 쉬프트하면서 순환하며 인접한 클럭끼리 적어도 일부(예를 들면, 1/3)의 하이 구간이 오버랩하는 4상 클럭(CLK1 내지 CLK4) 중 어느 하나(CLKn)가 출력부(5)에 입력되고, 다른 하나인 전단 클럭(CLKpr=CLKn-1)이 노이즈 클리너(23)에 입력된다.Referring to FIG. 21, one of the four-phase clocks CLK1 to CLK4 (CLK1 to CLK4) in which the phase of the high pulse sequentially shifts and at least a high section of the adjacent clocks (for example, Is input to the output section 5 and the other one of the front-end clocks (CLKpr = CLKn-1) is input to the noise cleaner 23.

도 20 및 도 21을 참조하여 제2 스테이지의 구동을 예를 들어 설명한다.Driving of the second stage will be described by way of example with reference to Figs. 20 and 21. Fig.

제1 기간(t11)에서, 전단 출력(OUTpr=OUT1) 및 전단 클럭(CLKpr=CLK1)이 하이일 때, 노이즈 클리너(23)의 제1 및 제2 트랜지스터(Ta, Tb)가 모두 턴-온되어 Q 노드는 전단 출력(OUTpr=OUT1)의 하이로 세트된다.The first and second transistors Ta and Tb of the noise cleaner 23 are both turned on when the front end output OUTpr = OUT1 and the front end clock CLKpr = CLK1 are high in the first period t11 And the Q node is set to high of the front stage output (OUTpr = OUT1).

제2 기간(t12)에서, Q노드의 하이 논리에 응답하여 풀-업 트랜지스터(Tu)는 입력 클럭(CLKn=CLK2)을 스캔 출력(OUT=OUT2)으로 출력한다. 이때, 제2 기간(t12)의 초반에서 전단 출력(OUTpr=OUT1) 및 전단 클럭(CLKpr=CLK1)이 로우가 되어 제1 및 제2 트랜지스터(Ta, Tb)가 턴-오프될 때, 제3 트랜지스터(Tc)로부터의 옵셋 전압(Vc)에 의해 제1 트랜지스터(Ta)는 완전히 턴-오프된다. 전단 클럭(CLKpr=CLK1)이 다시 하이가 되기 이전까지 Q 노드는 하이를 유지함에 따라, 풀-업 트랜지스터(Tu)는 입력 클럭(CLKn=CLK2)의 하이 및 로우를 스캔 출력(OUT=OUT2)으로 출력한다.In the second period t12, the pull-up transistor Tu outputs the input clock (CLKn = CLK2) to the scan output (OUT = OUT2) in response to the high logic of the Q node. At this time, when the first output terminal OUTpr = OUT1 and the front end clock CLKpr = CLK1 are low in the first half of the second period t12 and the first and second transistors Ta and Tb are turned off, The first transistor Ta is completely turned off by the offset voltage Vc from the transistor Tc. Up transistor Tu drives the high and low of the input clock CLKn = CLK2 to the scan output OUT = OUT2 as the Q node remains high until the front end clock CLKpr = CLK1 goes high again, .

제3 기간(t13)에서, 전단 클럭(CLKpr=CLK1)이 다시 하이일 때 전단 출력(OUTpr=OUT1)은 로우이므로 노이즈 클리너(23)를 통해 Q2 노드는 로우로 리셋된다. 이때, 전단 스테이지(ST1)의 QB1 노드가 커패시터(C)의 커플링을 통해 전단 클럭(CLKpre=CLK1)을 따라 하이가 되므로 전단 출력(OUTpr=OUT1)이 로우가 된다. 이후 Q 노드가 로우를 유지하는 동안, 입력 클럭(CLKn=CLK2)이 하이일 때마다 클럭(CLKn=CLK2)의 커플링으로 Q 노드에 유도된 노이즈는, 전단 클럭(CLKpr=CLK1)이 하이일 때마다 노이즈 클리너(23)에 의해 전단 출력(OUTpr=OUT1)의 로우 논리로 방전하여 제거된다. 이때, 커패시터(C)에 의해 입력 클럭(CLKn=CLK2)을 따라 하이가 된 QB2 노드에 의해 풀-다운 트랜지스터(Td)가 턴-온됨으로써, 입력 클럭(CLKn=CLK2)에 의해 풀-업 트랜지스터(Tu)를 통해 출력단(OUT)에 유입된 노이즈는, 풀-다운 트랜지스터(Td)를 통해 저전위 전압(VSS1)으로 방전하여 제거된다.In the third period t13, the front end output OUTpr = OUT1 is low when the front end clock CLKpr = CLK1 is again high, so that the node Q2 is reset to low through the noise cleaner 23. [ At this time, the QB1 node of the front stage ST1 goes high along the front-end clock CLKpre = CLK1 through the coupling of the capacitor C, so that the front stage output OUTpr = OUT1 becomes low. The noise introduced to the Q node by the coupling of the clock (CLKn = CLK2) every time the input clock (CLKn = CLK2) is high, while the Q node is kept low, (OUTpr = OUT1) by the noise cleaner 23 every time it is discharged. At this time, the pull-down transistor Td is turned on by the QB2 node that has become high according to the input clock CLKn = CLK2 by the capacitor C, whereby the pull-up transistor Td is turned on by the input clock CLKn = The noise introduced into the output terminal OUT through the pull-down transistor Tu is removed by discharging it through the pull-down transistor Td to the low potential voltage VSS1.

도 22 내지 도 23은 본 발명의 제12 및 제13 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.22 to 23 are circuit diagrams showing the basic structure of each stage in a shift register according to the twelfth and thirteenth embodiments of the present invention.

도 20에 도시된 제11 실시예와 대비하여, 도 22 및 도 23에 도시된 제12 및 제13 실시예는 QB 컨트롤러(24)가 도 20의 커패시터(C)를 대신하여, 클럭(CLKn) 단자와 QB 노드 사이에 연결된 세트 트랜지스터(Tsx)를 구비한다는 점에 차이가 있고, 나머지 구성은 동일하다.In contrast to the eleventh embodiment shown in Fig. 20, in the twelfth and thirteenth embodiments shown in Figs. 22 and 23, the QB controller 24 replaces the capacitor C in Fig. 20 with the clock CLKn, And a set transistor Tsx connected between the terminal and the QB node, and the rest of the configuration is the same.

세트 트랜지스터(Tsx)는 도 22와 같이 고전위 전원(VDD)에 응답하며 턴-온 상태를 유지함으로써 입력 클럭(CLKn)의 하이로 QB 노드를 세트하거나, 도 23과 같이 클럭(CLKn) 단자에 소스 및 드레인이 공통 연결되어 클럭(CLKn)이 하이일 때마다 턴-온되어 클럭(CLKn)으로 QB 노드를 세트한다. 도 22의 제11 실시예에서 노이즈 클리너(23)의 제3 트랜지스터(Tc)의 드레인에 인가되는 옵셋 전압(Vc)으로는 QB 컨트롤러(24)의 세트 트랜지스터(Tsx)의 게이트에 인가되는 고전위 전원(VDD)이 이용될 수 있다.The set transistor Tsx responds to the high-potential power supply VDD as shown in FIG. 22 and maintains the turn-on state so that the QB node is set to high of the input clock CLKn, The source and the drain are connected in common and are turned on every time the clock CLKn is high to set the QB node with the clock CLKn. The offset voltage Vc applied to the drain of the third transistor Tc of the noise cleaner 23 in the eleventh embodiment of Fig. 22 is the offset voltage Vc applied to the gate of the set transistor Tsx of the QB controller 24 The power supply VDD can be used.

QB 컨트롤러(24)는 Q 노드가 하이일 때 리셋 트랜지스터(Trx)가 QB 노드를 제2 저전위 전원(VSS2)으로 리셋시키고, Q 노드가 로우일 때 세트 트랜지스터(Tsx)가 클럭(CLKn)이 하이일 때마다 QB 노드를 클럭(CLKn)의 하이로 세트시킨다. 이에 따라, Q 노드가 로우이고 클럭(CLKn)이 하이일 때마다 풀-다운 트랜지스터(Td)가 턴-온되어 출력단(OUT)의 노이즈를 제거할 수 있다.The QB controller 24 resets the QB node to the second low potential power supply VSS2 when the Q node is high and sets the QB node to the second low potential power supply VSS2 when the Q node is low, And sets the QB node to the high level of the clock signal CLKn every time it is high. Thus, every time the Q node is low and the clock (CLKn) is high, the pull-down transistor Td can be turned on to remove the noise at the output OUT.

도 24는 본 발명의 제14 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.24 is a circuit diagram showing a basic configuration of each stage in a shift register according to a fourteenth embodiment of the present invention.

도 20에 도시된 제11 실시예와 대비하여, 도 24에 도시된 제14 실시예는 QB 컨트롤러(24)가 도 11(b)에서 전술한 제1 내지 제4 트랜지스터(Ti1 내지 Ti4)로 구성된 인버터로 구성된다는 점에 차이가 있고, 나머지 구성은 동일하다.In contrast to the eleventh embodiment shown in Fig. 20, the fourteenth embodiment shown in Fig. 24 differs from the eleventh embodiment shown in Fig. 20 in that the QB controller 24 is composed of the first to fourth transistors Ti1 to Ti4 described above with reference to Fig. Inverter, and the remaining configuration is the same.

도 24에서 QB 컨트롤러(24)는 고전위 전원(VDD) 또는 클럭(CLKn) 단자와 제2 저전위 전원(VSS2) 사이에 제1 및 제2 트랜지스터(Ti1, Ti2)의 직렬 구조와, 제3 및 제4 트랜지스터(Ti3, Ti4)의 직렬 구조가 병렬 연결된 구조를 구비하여, Q 노드에 응답하여 QB 노드를 세트 또는 리셋한다. 제1 트랜지스터(Ti1)는 다이오드 구조로 고전위 전원(VDD) 또는 클럭(CLKn)에 응답하여 턴-온되고, 제1 및 제2 트랜지스터(Ti1, Ti2) 사이의 연결 노드(A)의 논리 상태에 응답하여 제3 트랜지스터(Ti3)가 턴-온되며, Q 노드의 논리 상태에 응답하여 제2 및 제4 트랜지스터(Ti2, Ti4)가 턴-온된다.24, the QB controller 24 has a series structure of the first and second transistors Ti1 and Ti2 between the high-potential power supply VDD or the clock (CLKn) terminal and the second low-potential power supply VSS2, And the fourth transistor (Ti3, Ti4) are connected in parallel to set or reset the QB node in response to the Q node. The first transistor Ti1 has a diode structure and is turned on in response to the high potential power supply VDD or the clock CLKn so that the logic state of the connection node A between the first and second transistors Ti1 and Ti2 The third transistor Ti3 is turned on and the second and fourth transistors Ti2 and Ti4 are turned on in response to the logic state of the Q node.

QB 컨트롤러(24)는 Q 노드가 하이일 때 QB 노드를 제2 저전위 전원(VSS2)으로 리셋시키고, Q 노드가 로우일 때 QB 노드를 고전위 전원(VDD)으로 세트시키거나 클럭(CLKn)이 하이일 때마다 QB 노드를 클럭(CLKn)의 하이로 세트시킨다. 이에 따라, QB 노드가 하이일 때 풀-다운 트랜지스터(Td)가 턴-온되어 출력단(OUT)의 노이즈를 제거할 수 있다.The QB controller 24 resets the QB node to the second low potential power supply VSS2 when the Q node is high and sets the QB node to the high potential power supply VDD or the clock CLKn when the Q node is low, Quot; high " of the clock " CLKn " Accordingly, when the QB node is high, the pull-down transistor Td can be turned on to remove the noise at the output terminal OUT.

한편, 전술한 제11 내지 제14 실시예들 각각은 전술한 세트부(1) 및 리셋부(2)를 추가로 구비할 수 있고, 전술한 캐리 출력부(6)도 추가로 구비할 수 있다.Each of the eleventh to fourteenth embodiments described above may further include the above-described set unit 1 and reset unit 2, and may further include the above-described carry output unit 6 .

도 25는 도 22에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.25 is a waveform diagram simulating the driving result of the stage shown in Fig.

도 25는 도 22에 도시된 스테이지에서 노이즈 클리너(23)의 제1 및 제2 트랜지스터(Ta, Tb)의 문턱 전압이 네거티브이고, 제3 트랜지스터(Tc)에 옵셋 전압(Vc)으로 고전위 전원(VDD)을 공급하며, 현재단 클럭(CLKn)으로는 도 21에 도시된 제1 클럭(CLK1)이, 전단 클럭(CLKpr)으로는 제4 클럭(CLK4)을 공급하여 구동한 결과이다.25 shows that the threshold voltages of the first and second transistors Ta and Tb of the noise cleaner 23 are negative and the offset voltage Vc is applied to the third transistor Tc in the stage shown in FIG. The first clock CLK1 shown in FIG. 21 is supplied as the current short clock CLKn and the fourth clock CLK4 is supplied as the preceding clock CLKpr.

Q 노드가 20V 이상의 하이 논리인 구간 중 클럭(CLKn=CLK1)의 하이 논리가 스캔 출력(OUT)으로 공급될 때, 전단 클럭(CLKpr=CLK4) 및 전단 출력(OUTpr)이 로우가 되어 제1 및 제2 트랜지스터(Ta, Tb)가 턴-오프되더라도, 제3 트랜지스터(Tc)가 연결 노드(P)에 고전위 전원(VDD)을 인가함에 따라 제1 트랜지스터(Ta)의 소스가 게이트에 인가된 전단 클럭(CLKpr=CLK4)의 로우 전압보다 높아지게 되므로 제1 트랜지스터(Ta)는 완전히 턴-오프된다. 이에 따라, 노이즈 클리너(23)를 통한 Q 노드의 누설 전류가 방지됨으로써 출력부(5)를 통해 클럭(CLKn=CLK1)이 정상적으로 스캔 출력(OUT)으로 출력됨을 알 수 있다.When the high logic of the clock (CLKn = CLK1) is supplied to the scan output (OUT) in the period in which the Q node is at the high logic level of 20V or more, the front end clock CLKpr = CLK4 and the front end output OUTpr become low, The source of the first transistor Ta is applied to the gate as the third transistor Tc applies the high potential power source VDD to the connection node P even if the second transistor Ta or Tb is turned off Becomes higher than the low voltage of the front end clock (CLKpr = CLK4), the first transistor Ta is completely turned off. Thus, it can be seen that the leakage current of the Q node through the noise cleaner 23 is prevented, and the clock CLKn = CLK1 is normally output to the scan output OUT through the output unit 5. [

또한, Q 노드가 로우 논리인 구간 중 클럭(CLKn=CLK1)이 하이 논리가 될 때마다 Q 노드로 유입되는 노이즈는 노이즈 클리너(23)를 통해 제거되고, 출력단(OUT)에 유입된 노이즈는 QB 노드의 하이 논리에 따라 풀-다운 트랜지스터(Td)를 통해 제거됨을 알 수 있다.The noise introduced into the Q node is removed through the noise cleaner 23 every time the clock (CLKn = CLK1) becomes high logic in the section where the Q node is in the low logic state, and the noise introduced into the output terminal OUT is QB Down transistor Td in accordance with the high logic of the node.

이상 설명한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 트랜지스터의 문턱 전압이 네거티브로 쉬프트하더라도, 저전위 전압(VSS1, VSS2, VSS3, VL) 중 적어도 하나를 조절하여 리셋부(2) 및 노이즈 클리너(3, 13)를 통한 Q 노드의 누설 전류를 방지함으로써 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.As described above, the shift register according to the present invention adjusts at least one of the low potential voltages VSS1, VSS2, VSS3, and VL even when the threshold voltage of the transistor is shifted to the negative and controls the reset unit 2 and the noise cleaner 3 , 13), it is possible to increase the range of the threshold voltage at which the shift register normally operates.

또한, 본 발명에 따른 쉬프트 레지스터는 세트부(1), 리셋부(2), 노이즈 클리너(3, 13, 23), 캐리 풀-다운부 중 적어도 하나를 3개의 트랜지스터(Ta, Tb, Tc)로 구성된 TTO 구조를 적용함으로써 문턱 전압이 네거티브로 쉬프트하더라도 Q 노드의 누설 전류를 방지함으로써 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.The shift register according to the present invention includes at least one of a set 1, a reset 2, noise cleaners 3, 13 and 23, and a carry pull- It is possible to increase the range of the threshold voltage at which the shift register operates normally by preventing the leakage current of the Q node even if the threshold voltage is shifted to the negative.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

1: 세트부 2: 리셋부
3, 13, 23: 노이즈 클리너 4: 인버터
5: 출력부 6: 캐리 출력부
7: QB 리셋부 24: QB 컨트롤러
10: 표시 패널1: set portion 2: reset portion
3, 13, 23: Noise cleaner 4: Inverter
5: Output section 6: Carry output section
7: QB reset section 24: QB controller
10: Display panel

Claims

Comprising a plurality of stages,
Each of the plurality of stages comprising:
A set section for setting a first control node (hereinafter referred to as a Q node) to a set voltage in response to a front end output for a current stage supplied from either the start pulse or the front stage,
An inverter for controlling a second control node (hereinafter referred to as a QB node) so as to be opposite to the logic state of the Q node;
An output unit for outputting an input clock or a gate-off voltage of any one of a plurality of clocks in response to a logic state of the Q node and the QB node;
A reset section that at least includes a reset switching element for resetting the Q node to a first reset voltage in response to a post-stage output for a current stage supplied from either the reset pulse or the rear stage,
And a noise cleaner for resetting the Q node to a second reset voltage in response to the QB node,
And the first reset voltage is higher than the voltage of the reset pulse or the subsequent output applied to the gate of the shift register when the reset switching element is turned off.

The method according to claim 1,
The output
A full-up switching element for outputting the input clock in response to the Q node as a scan output; and a pull-down switching element for outputting a first gate-off voltage as the scan output in response to the QB node, Or,
The output unit includes the scan output unit,
A carry pull-up switching element responsive to the Q node for outputting a carry clock of any one of carry clocks included in the input clock or the plurality of clocks to a carry output; And a carry output section including a carry pull-down switching element for outputting a voltage to the carry output,
Wherein the output unit supplies at least one of the scan output and the carry output to at least one of a front end output for at least one of the rear end stages and a rear end output for at least one of the front end stages,
Wherein when the scan output is supplied to at least one of a front end output for at least one of the following stage and a rear end output for at least one of the front stage, the first gate off voltage is equal to the gate off voltage And,
When the carry output is supplied to at least one of a front end output for at least one of the rear end stages and a rear end output for at least one of the front end stages, Lt; / RTI >

The method of claim 2,
Wherein the reset unit includes the reset switching element,
The reset unit
A first transistor corresponding to the reset switching element,
A second transistor for supplying the first reset voltage to the first transistor in response to the reset pulse or a subsequent output to the current terminal,
And a third transistor for supplying an offset voltage to a connection node between the first and second transistors in response to the logic state of the Q node,
Wherein the first resetting voltage is supplied with one of a low potential voltage, the input clock, the carry clock, the scan output, and the carry output.

The method of claim 3,
Wherein the noise cleaner has an additional reset switching element for resetting the Q node with a voltage for a second reset in response to a logic state of the QB node,
The noise cleaner
And a first reset transistor connected in series between the Q node and a supply terminal of the second reset voltage and connected in parallel to the logic state of the QB node and a supply terminal of the second reset voltage, Wow,
And a third transistor for supplying the offset voltage to the connection node between the first and second transistors of the noise cleaner in response to the logic state of the Q node,
And the second reset voltage is supplied with one of a low potential voltage and the scan output and carry output from the output section.

The method of claim 4,
Wherein the set section includes a set transistor for connecting a supply terminal of the set voltage to the Q node in response to a logic state of a control terminal,
The set section
First and second transistors connected in series between the Q node and the supply terminal of the set voltage and connecting the Q node and the supply terminal of the set voltage in response to a logic state of the control terminal; And a third transistor for supplying the offset voltage to a connection node between the first and second transistors of the set part in response to a logic state of the node,
Wherein the control terminal is supplied with either the start pulse, a front end carry output for the current end, which is a front end output for the current end, or a front end scan output,
And a supply terminal of the set voltage is supplied with one of a high potential voltage, a previous carry output for the current stage, and a previous scan output.

The method of claim 5,
The carry pull-down switching element has a carry pull-down transistor which couples an output terminal of the carry output to a supply terminal of the second gate-off voltage in response to a logic state of the QB node,
The carry pull-down switching element
The first and second transistors being connected in series between an output terminal and a voltage supply terminal of the carry output and connecting an output terminal of the carry output and the voltage supply terminal in response to a logic state of the QB node,
And a third transistor for supplying the offset voltage to a connection node between the first and second transistors belonging to the carry pull-down switching element in response to the logic state of the Q node,
And the second gate-off voltage, the input clock, and the carry clock are supplied to the voltage supply terminal.

The method of claim 6,
Off voltage is supplied to the first gate-off voltage, the second low-potential voltage is supplied to the first reset voltage, and the second gate-off voltage and the second reset voltage are supplied to the first gate- 3 is supplied with a low potential voltage,
The reset switching element is turned off by the first low potential voltage lower than the second low potential potential when the output of the subsequent stage is the first low potential voltage of the scan output, The second low potential voltage,
The reset switching element is turned off by the third low potential voltage lower than the second low potential voltage when the output of the subsequent stage is the third low potential voltage of the carry output, The potentials are the same or different,
The third low potential voltage and the fourth low potential voltage of the inverter are equal to or different from each other,
Wherein the offset voltage is equal to or different from the high potential voltage.

The method of claim 7,
The plurality of clocks include n clocks (n is a natural number of 2 or more) clocks that are circulated while a high pulse is sequentially phase-shifted,
Wherein the plurality of clocks include an n-phase clock and an m-phase (m is a natural number greater than or equal to 2) carry clock that is equal to or different from the n-phase clock,
Wherein the voltage of the high logic of the n phase clock is equal to or different from the voltage of the high logic of the m phase carry clock and the voltage of the low logic of the n phase clock is equal to or different from the voltage of the low logic of the m phase carry clock. register.

The method of claim 8,
And a QB reset transistor for resetting the QB node to a fourth low potential voltage of the inverter in response to the start pulse or a front end output for the current stage.

Comprising a plurality of stages,
Each of the plurality of stages comprising:
An output unit for outputting either an input clock or a gate-off voltage of a plurality of clocks in response to a logic state of the Q node and the QB node,
A noise cleaner for connecting the front end output to the current stage and the Q node in response to a front end clock used as a front end output for the current end in any one of the front end stages,
And a QB controller for controlling the QB node so that the logical state of the Q node is at least partially inconsistent with the QB node.
The noise cleaner
First and second transistors connected in series between the Q node and the front end output for connecting the Q node and a front end output to the current end in response to a logic state of a front end clock for the current end;
And a third transistor for supplying an offset voltage to a connection node between the first and second transistors in response to a logic state of the Q node.

The method of claim 10,
The output
A full-up switching element for outputting the input clock in response to the Q node as a scan output; and a pull-down switching element for outputting a first gate-off voltage as the scan output in response to the QB node, Or,
The output unit includes the scan output unit,
A carry pull-up switching element responsive to the Q node for outputting a carry clock of any one of carry clocks included in the input clock or the plurality of clocks to a carry output; And a carry output section including a carry pull-down switching element for outputting a voltage to the carry output,
Wherein the output unit supplies at least one of the scan output and the carry output to at least one of a front end output for at least one of the rear end stages and a rear end output for at least one of the front end stages,
When the scan output is supplied to either the front end output for at least one of the following stages and the rear output for at least one of the front ends, the first gate off voltage is set to the gate off voltage And,
When the carry output is supplied to at least one of a front end output for at least one of the rear end stages and a rear end output for at least one of the front end stages, And a previous carry clock supplied to a carry output of the previous stage is supplied as a previous stage clock to the current stage.

The method of claim 11,
A set section for setting the Q node with a set voltage in response to a start pulse or a front end output for the current stage,
Further comprising a reset section for resetting the Q node with a reset voltage in response to a reset pulse or a subsequent output to the current stage output from the succeeding stage.

The method of claim 12,
Wherein the set section includes a set transistor for connecting a supply terminal of the set voltage to the Q node in response to a logic state of a control terminal,
The set section
The first and second transistors connected in series between the Q node and the supply terminal of the set voltage and connecting the Q node and the supply terminal of the set voltage in response to the logic state of the control terminal,
And a third transistor for supplying the offset voltage to the connection node between the first and second transistors of the set part in response to the logic state of the Q node,
Wherein the control terminal is supplied with either the start pulse, a front end carry output for the current end, which is a front end output for the current end, or a front end scan output,
The supply terminal of the set voltage is supplied with one of a high potential voltage, a front end carry output for the current end, and a front end scan output,
Wherein the offset voltage is equal to or different from the high potential voltage.

14. The method of claim 13,
Wherein the reset section has a reset switching element for resetting the Q node with the resetting voltage in response to the reset pulse or a subsequent output to the current terminal,
The reset unit
And a reset terminal connected in series between the Q node and the supply terminal of the reset voltage, and for connecting the Q node to the supply terminal of the reset voltage in response to the logic state of the reset pulse or the output terminal for the current terminal, 1 and the second transistor,
And a third transistor for supplying the offset voltage to a connection node between the first and second transistors of the reset unit in response to a logic state of the Q node,
Wherein the reset voltage is supplied with either a low potential voltage, the input clock, the carry clock, the scan output, or the carry output.

15. The method of claim 14,
The QB controller
A clock different from the input clock of the output unit among the plurality of clocks,
A reset transistor responsive to the Q node for resetting the QB node with the low potential voltage; a capacitor for transferring the input clock to the QB node or the input clock in response to the high voltage to the QB node A set transistor,
And an inverter for controlling the QB node in a manner opposite to the Q node in response to the logic state of the Q node.

16. The method of claim 15,
The inverter
A first transistor for supplying the high potential voltage or the front end clock to the connection node in response to the high potential voltage or the front end clock;
A second transistor for connecting the connection node and a supply terminal of the low potential voltage in response to a logic state of the Q node;
A third transistor for supplying the high-potential voltage or the front-end clock to the QB node in response to a logic state of the connection node;
And a fourth transistor for connecting the QB node and a supply terminal of the low potential voltage in response to a logic state of the Q node.

18. The method of claim 16,
Wherein the plurality of clocks have k-phase clocks in which a high pulse sequentially shifts with a phase shift, and at least a part of adjacent clocks overlap each other.

The method according to any one of claims 1 to 17,
And the plurality of stages respectively connected to the plurality of gate lines of the display panel.