KR20150116519A - 전압 더블러 및 그것을 포함하는 비휘발성 메모리 장치 - Google Patents

전압 더블러 및 그것을 포함하는 비휘발성 메모리 장치

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KR20150116519A
KR20150116519A KR1020140041163A KR20140041163A KR20150116519A KR 20150116519 A KR20150116519 A KR 20150116519A KR 1020140041163 A KR1020140041163 A KR 1020140041163A KR 20140041163 A KR20140041163 A KR 20140041163A KR 20150116519 A KR20150116519 A KR 20150116519A
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Abstract

본 발명의 실시 예에 따른 전압 더블러는, 제 1 트랜지스터 내지 제 4 트랜지스터들; 제 1 노드와 제 1 클록 신호를 입력 받는 제 1 클록 단자 사이에 연결되는 제 1 캐패시터; 제 2 노드와 상기 제 1 클록 신호의 반전된 제 1 클록 신호를 입력 받는 제 2 클록 단자 사이에 연결되는 제 2 캐패시터; 상기 제 1 클록 신호 및 상기 반전된 제 1 클록 신호를 이용하여 상기 제 1 및 제 2 트랜지스터들의 게이트들을 제어하는 제 1 게이트 제어 유닛; 제 2 클록 신호 및 반전된 제 2 클록 신호를 이용하여 상기 제 3 및 제 4 트랜지스터들의 게이트들을 제어하는 제 2 게이트 제어 유닛; 및상기 출력단과 접지단 사이에 연결된 부하 캐패시터를 포함한다.

Description

전압 더블러 및 그것을 포함하는 비휘발성 메모리 장치{VOLTAGE DOUBLER AND NONVOLATILE MEMORY DEVICE HAVING THE SAME}
본 발명은 전압 더블러 및 그것을 포함한 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 면적 증가를 하지 않으면서 램프-업 시간을 단축하는 전압 더블러 및 그것을 포함하는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 전압 더블러는, 입력 전압을 입력 받는 입력단과 제 1 노드 사이의 제 1 트랜지스터; 상기 입력단과 제 2 노드 사이의 제 2 트랜지스터; 상기 제 1 노드와 출력 전압을 출력하는 출력단 사이의 제 3 트랜지스터; 상기 제 2 노드와 상기 출력단 사이의 제 4 트랜지스터; 상기 제 1 노드와 제 1 클록 신호를 입력 받는 제 1 클록 단자 사이에 연결되는 제 1 캐패시터; 상기 제 2 노드와 상기 제 1 클록 신호의 반전된 제 1 클록 신호를 입력 받는 제 2 클록 단자 사이에 연결되는 제 2 캐패시터; 상기 제 1 클록 신호 및 상기 반전된 제 1 클록 신호를 이용하여 상기 제 1 및 제 2 트랜지스터들의 게이트들을 제어하는 제 1 게이트 제어 유닛; 제 2 클록 신호 및 반전된 제 2 클록 신호를 이용하여 상기 제 3 및 제 4 트랜지스터들의 게이트들을 제어하는 제 2 게이트 제어 유닛; 및상기 출력단과 접지단 사이에 연결된 부하 캐패시터를 포함한다.
실시 예에 있어서, 상기 제 1 및 제 2 트랜지스터들 각각은 엔모스 트랜지스터이고, 상기 제 3 및 제 4 트랜지스터들 각각은 피모스 트랜지스터이다.
실시 예에 있어서, 상기 제 2 클록 신호는 상기 제 1 클록 신호보다 사전에 결정된 시간만큼 지연된다.
실시 예에 있어서, 상기 1 게이트 제어 유닛은, 상기 제 1 및 제 2 트랜지스터들의 게이트들에 연결되고, 상기 제 1 클록 신호 및 상기 반전된 제 1 클록 신호를 입력 받는 제 1 부스팅 캐패시터들; 및 상기 제 1 및 제 2 트랜지스터들의 게이트들 및 상기 입력단 사이에 크로스 커플된 엔모스 트랜지스터쌍을 포함한다.
실시 예에 있어서, 상기 2 게이트 제어 유닛은, 상기 제 3 및 제 4 트랜지스터들의 게이트들에 연결되고, 상기 제 2 클록 신호 및 상기 반전된 제 2 클록 신호를 입력 받는 제 2 부스팅 캐패시터들; 및 상기 제 3 및 제 4 트랜지스터들의 게이트들 및 상기 출력단 사이에 크로스 커플된 피모스 트랜지스터쌍을 포함한다.
실시 예에 있어서, 상기 제 2 노드와 상기 제 3 트랜지스터의 게이트 사이에 연결된 제 1 다이오드; 및 상기 제 1 노드와 상기 제 4 트랜지스터의 게이트 사이에 연결된 제 2 다이오드를 더 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는: 복수의 메모리 셀들로 구성된 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더; 상기 선택된 메모리 블록의 워드라인들로 워드라인 전압을 제공하는 전압 발생 회로; 프로그램 동작시 상기 선택된 메모리 블록의 선택된 페이지에 프로그램될 페이지 데이터를 저장하거나, 읽기 동작시 상기 선택된 메모리 블록의 선택된 페이지로부터 읽혀진 데이터를 저장하는 입출력 회로; 및 상기 어드레스 디코더, 상기 전압 발생 회로, 및 상기 입출력 회로를 제어하는 제어 회로를 포함하고, 상기 전압 발생 회로는, 입력 전압을 입력 받는 입력단과 제 1 노드 사이의 제 1 트랜지스터; 상기 입력단과 제 2 노드 사이의 제 2 트랜지스터; 상기 제 1 노드와 출력 전압을 출력하는 출력단 사이의 제 3 트랜지스터; 상기 제 2 노드와 상기 출력단 사이의 제 4 트랜지스터; 상기 제 1 노드와 제 1 클록 신호를 입력 받는 제 1 클록 단자 사이에 연결되는 제 1 캐패시터; 상기 제 2 노드와 상기 제 1 클록 신호의 반전된 제 1 클록 신호를 입력 받는 제 2 클록 단자 사이에 연결되는 제 2 캐패시터; 상기 제 1 클록 신호 및 상기 반전된 제 1 클록 신호를 이용하여 상기 제 1 및 제 2 트랜지스터들의 게이트들을 제어하는 제 1 게이트 제어 유닛; 제 2 클록 신호 및 반전된 제 2 클록 신호를 이용하여 상기 제 3 및 제 4 트랜지스터들의 게이트들을 제어하는 제 2 게이트 제어 유닛; 및 상기 출력단과 접지단 사이에 연결된 부하 캐패시터를 포함하는 전압 더블러를 포함한다.
실시 예에 있어서, 상기 메모리 블록들 각각은 공통 소스 라인과 비트라인들 사이에 기판에 수직한 방향으로 형성된 스트링들을 포함한다.
실시 에에 있어서, 상기 전압 발생 회로는, 상기 제 2 노드와 상기 제 3 트랜지스터의 게이트 사이에 연결된 제 1 다이오드; 및 상기 제 1 노드와 상기 제 4 트랜지스터의 게이트 사이에 연결된 제 2 다이오드를 더 포함한다.
실시 예에 있어서, 상기 제 2 클록 신호는 상기 제 1 클록 신호보다 사전에 결정된 시간만큼 지연된다.
상술한 바와 같이 본 발명에 따른 전압 더블러 및 그것을 포함하는 비휘발성 메모리 장치는, 부스팅 캐패시터와 커플된 트랜지스터쌍을 이용하여 패스 트랜지스터의 게이트들을 제어함으로써, 온-저항을 줄일 수 있다. 그 결과로써, 램프-업 시간이 크게 단축될 수 있다.
도 1은 캐패시터 부하 및 이상적인 스위치들을 갖는 전압 더블러 모델을 예시적으로 보여주는 도면이다.
도 2는 간단한 크로스 커플된 전압 더블러를 예시적으로 보여주는 도면이다.
도 3은 저항 스위치를 갖는 전압 더블러를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 전압 더블러를 예시적으로 보여주는 도면이다.
도 5는 도 4에 도시된 CLK과 PCLK 과의 관계를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 전압 더블러와 간단한 크로스 커플된 전압 더블러를 비교한 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 전압 더블러를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 전하 펌프 유닛은 크로스 커플된 전하 펌프와 비교하여 보다 빠른 램프-업 시간을 나타낸다. 여기서 램프- 업 시간은 출력 전압이 타겟 레벨까지 도달하는 시간이다. 본 발명의 전하 펌프 유닛은 초기화 동작에서 면적 증가 없이 전류 구동 능력 및 펌핑 효율을 증가시킴으로써, 저 전류 구동 능력 및 높은 온-저항과 같은 문제점을 극복할 수 있다. 아래서는 전아 펌프 유닛은 전압 더블러(voltage doubler)라는 용어로 언급하겠다.
본 발명의 실시 에에 따른 전하 펌프 유닛의 빠른 램프-업 동작을 이해하기 위해서, 이상적인 저하 전송 스위치들로 구성된 이상적인 전압 더블러(voltage doubler)의 램프-업 시간 공식이 유도될 필요가 있다. 전하 전송 스위치들의 온-저항이 전하 펌프의 램프-업 시간에 어떠한 영향을 주는지 이해하기 위하여, 램프-업 시간 공식에 비이상성이 추가될 수 있다.
도 1은 캐패시터 부하 및 이상적인 스위치들을 갖는 전압 더블러 모델을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 전압 더블러의 절반은 부하 캐패시터(CL)를 충전한다. 스위치(S1)가 턴-온 될 때, 펌프 캐패시터(C)의 상단은 전원전압(VDD)으로 충전된다. 스위치(S2)가 턴-온 될 때, 펌프 캐패시터(C)는 부하 캐패시터(CL)에 연결된다. 스위치(S2)가 턴온 될 때, 동시에 펌프 캐패시터(C)의 하단은 전원전압(VDD)으로 충전된다. 펌프 캐패시터(C)와 부하 캐패시터(CL)의 전하를 공유함으로써, 부하 캐패시터(CL)은 초기 전압(V1)으로 충전된다. 여기서 스위치들(S1, S2)는 이상적인 스위치들이라고 가정하겠다. 그러면, 출력 전압(VOUT)은 다음과 같은 식으로 표현된다.
Figure pat00001
전압 더블러가 'n' 클록 싸이클 동안 진행되었다면, 아래의 수식으로 출력 전압이 표현된다.
Figure pat00002
따라서, 스텝 전압(Vstepn)은 다음 수식으로 표현된다.
Figure pat00003
부하 캐패시터(CL)은 마지막 값(2VDD)까지 감소하는 단계로 충전된다. 수식에 따르면, 스텝 전압(Vstepn)은 n이 증가함에 따라 감소한다. 이상적으로, 펌프 유닛은 마지막 값(2VDD)에 도달하도록 무한 싸이클을 요구한다. 전압(VF)이 전압 더블러의 타겟 전압이라면, 펌프 유닛이 이 타겟 값(VF)에 도달하기까지 요구되는 클록 싸이클(n)의 개수는 수학식 2로부터 다음과 같은 수식으로 표현된다.
Figure pat00004
펌프 유닛의 램프-업 시간은 클록의 절반 싸이클 시간에 'n'을 곱함으로써 수학식 4로부터 얻어질 수 있다.
도 2는 간단한 크로스 커플된 전압 더블러를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 패스 트랜지스터들(M1 ~ M4)의 게이트들은 펌프 유닛의 나머지 절반에 의해 구동된다. CL >> C 가정하면, 노드들(D1, D2)은 CL의 전하 공유때문에 매우 낮은 값으로 초기화될 것이다. 패스 트랜지스터들(M1 ~ M4)의 오버드라이브 전압들은 펌프 유닛의 초기 램프-업 동작 동안에 매우 작다. 이는 모든 스위치들의 온-저항을 증가시킨다. 스위치의 온-저항은 초기 램프-업 조건 동작에서 클록 시간 주기와 비교할 때 무시될 수 없다. 연속적인 클록 싸이클에서 노드들(D1, D2)이 보다 높은 값을 가짐에 따라 온-저항은 각 클록 싸이클로 줄어든다. 그러면, 수학식 4에서 유도된 라이징 시간 공식은 도 2를 위하여 유효하지 않다.
아래에서는 패스 트랜지스터들(M1 ~ M4)의 온-저항 효과에 대하여 설명하겠다. 도 3은 저항 스위치를 갖는 전압 더블러를 예시적으로 보여주는 도면이다. 도 3에서, CL >> C 및 RON이 모든 클록 싸이클 동안 일정하다고 가정하면, n 클록 싸이클 후에 마지막 값 Vn은 다음의 수식으로 표현될 수 있다.
Figure pat00005
여기서 RON은 PMOS 패스 트랜지스터의 온-저항이고, T는 클록의 반주기 시간이다. 그러나 RON 는 각 클록 싸이클 마다 아래의 수식으로 가변된다.
Figure pat00006
여기서 RONt는 i번째 클록 싸이클의 온-저항이다. 도 2에 도시된 노드들(D1, D2)의 전압이 점점 증가하는 것처럼, PMOS 패스 트랜지스터의 오버-드라이브 전압은 점점 증가할 것이다. 결론적으로, RONt는 각 클록 싸이클에서 줄어든다. 만일, RON의 가변을 고려하면, Vn은 다음과 같은 수식으로 표현될 수 있다.
Figure pat00007
여기서,
Figure pat00008
.
RONi는 노드들(D1, D2)에 의존한다. RONi가 0에 가까울수록, 수학식 7은 수학식 2로 줄어든다. 수학식 2와 수학식 7을 비교할 때, 스위치 저항들은 펌프 유닛의 램프-업 시간에 영향을 준다는 것을 알 수 있다. 펌프 유닛이 마지막 전압에 도달할 때, 스위치들의 크기가 적당하게 크다면, 스위치들의 오버드라이브 전압들은 무시할 정도로 충분하게 높기 때문에 스위치 저항이 영향이 없다.
도 4는 본 발명의 실시 예에 따른 펌프 유닛을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 전압 더블러(10), 패스 트랜지스터들(M1 ~ M4), 더블러 캐패시터들(C1, C2), 제 1 게이트 제어 유닛(12), 및 제 2 게이트 제어 유닛(14)를 포함한다.
전압 더블러(10)의 구성 관계는 아래와 같다. 전압 더블러(10)는, 입력 전압(VIN)을 입력 받는 입력단과 제 1 노드(D1) 사이의 제 1 트랜지스터(M1), 입력단(VIN)과 제 2 노드(D2) 사이의 제 2 트랜지스터(M2), 제 1 노드(D1)와 출력 전압(VOUT)을 출력하는 출력단 사이의 제 3 트랜지스터(M3), 제 2 노드(D2)와 출력단(VOUT) 사이의 제 4 트랜지스터(M4), 제 1 노드(D1)와 제 1 클록 신호(CLK)를 입력 받는 제 1 클록 단자 사이에 연결되는 제 1 캐패시터(C1); 제 2 노드(D2)와 제 1 클록 신호(CLK)의 반전된 제 1 클록 신호(nCLK)를 입력 받는 제 2 클록 단자 사이에 연결되는 제 2 캐패시터(C2), 제 1 클록 신호(CLK) 및 상기 반전된 제 1 클록 신호(nCLK)를 이용하여 제 1 및 제 2 트랜지스터들(M1, M2)의 게이트들(GN1, GN2)을 제어하는 제 1 게이트 제어 유닛(12), 제 2 클록 신호(PCLK) 및 반전된 제 2 클록 신호(nPCLK)를 이용하여 제 3 및 제 4 트랜지스터들(M3, M4)의 게이트들(GP1, GP2)을 제어하는 제 2 게이트 제어 유닛(14) 및 출력단(VOUT)과 접지단 사이에 연결된 부하 캐패시터(CL)를 포함한다.
패스 트랜지스터들(M1, M2)의 게이트들은, 부스팅 캐패시터들(CN1, CN2)와 함께 크로스 커플된 엔모스 트랜지스터쌍(MN1, MN2)로 구성된 제 1 게이트 제어 유닛(12)에 의해 제어된다. 실시 예에 있어서, 제 1 게이트 제어 유닛(12)은, 제 1 및 제 2 트랜지스터들(M1, M2)의 게이트들(GN1, GN2)에 연결되고, 제 1 클록 신호(CLK) 및 반전된 제 1 클록 신호(nCLK)를 입력 받는 제 1 부스팅 캐패시터들(CN1, CN2) 및 제 1 및 제 2 트랜지스터들(M1, M2)의 게이트들(GN1, GN2) 및 입력단(VIN) 사이에 크로스 커플된 엔모스 트랜지스터쌍(MN1, MN2)을 포함한다.
아래에서는 온-저항이 낮아지는 이유에 대하여 설명하겠다. 모든 노드들이 초기에 0V라고 가정하면, 제 1 클록 신호(CLK)은 "HIGH"가 될 때, 노드(GN2)는 전원전압(VDD)이 된다. 패스 트랜지스터(M2)는 전원전압(VDD)의 VGS 전압으로 턴-온된다. 노드(D2)는 VDD-Vt로 충전된다. 반전된 제 1 클록 신호(nCLK)이 "HIGH"일 때, 제 2 클록 신호(PCLK)는 "LOW"이고, 노드(D2)는 높은 VGS 전압으로 트랜지스터(M4)를 통하여 VOUT에 연결된다. 왜냐하면, 노드(GP2)는 전원전압(VDD)로 풀업되기 때문이다. 그러면, 패스 트랜지스터들(M2, M4)의 온-저항은 제 1 클록 싸이클로부터 낮아진다.
유사하게 패스 트랜지스터들(M3, M4)의 게이트들은, 부스팅 캐패시터들(CP1, CP2)와 함께 크로스 커플된 피모스 트랜지스터쌍(MP1, MP2)로 구성된 제 2 게이트 제어 유닛(14)에 의해 제어된다. 실시 예에 있어서, 제 2 게이트 제어 유닛(14)은, 제 3 및 제 4 트랜지스터들(M3, M4)의 게이트들(GP1, GP2)에 연결되고, 제 2 클록 신호(PCLK) 및 반전된 제 2 클록 신호(nPCLK)를 입력 받는 제 2 부스팅 캐패시터들(CP1, CP2) 및 제 3 및 제 4 트랜지스터들(M3, M4)의 게이트들(GP1, GP2) 및 출력단(VOUT) 사이에 크로스 커플된 피모스 트랜지스터쌍(MP1, MP2)을 포함한다. 이로써 패스 트랜지스터들(M1, M3)의 온-저항은 초기 펌프 램프-업 동작에서 낮아진다. 만일, 기생 전류 및 리버스 전류가 없다면, 펌프 유닛은 수학식 2에 따라 형성된다.
도 2에 도시된 크로스 커플된 더블러에 의해 형성되는 펌프유닛은 수학식 5를 따른다. 온-저항은 펌프 유닛의 램프-업 시간을 나쁘게 하는 경우에 무시될 수 없다.
본 발명의 실시 예에 따른 전압 더블러(10)은 제 1 클록 싸이클로부터 높은 오버드라이버 전압들을 유지함으로써 PMOS 및 NMOS 패스 트랜지스터들의 스위치 저항들을 줄일 수 있다.
도 5는 본 발명의 실시 예에 따른 CLK과 PCLK 과의 관계를 예시적으로 보여주는 도면이다. 도 5를 참조하면, PCLK은 CLK의 반전 클록을 사전에 결정된 시간(DT)만큼 지연된 클록이다.
도 6은 본 발명의 전압 더블러와 간단한 크로스 커플된 전압 더블러를 비교한 도면이다. 도 6을 참조하면, VOUT는 VIN과 VIN+VTH 사이의 값을 영향주고, 노드 전압들(D1,D2)과 본 발명의 전압 더블러의 게이트 전압들(GP2,GN1)이 나타난다. 종래의 전압 더블러의 경우, 노드들(D1, D2)는 문턱전압(VTH)의 드랍(drop) 때문에 VOUT을 완벽하게 충전될 수 없다. 반면에 본 발명의 전압 더블러는 상술된 문제점을 야기하지 않는다. 이는 노드들(GP2 , GN1)을 VOUT 아래의 전원전압(VDD) 및 VIN 위의 전원전압(VDD)으로 각각 풀업하기 때문이다.
한편, 노드들(GP1, GP2)이 완전하게 초기화되지 않을 때, PMOS 크로스 커플 쌍에서 발생되는 start-up 문제가 야기될 수 있다. 본 발명은 이렇나 start-up 문제를 줄이도록 구현될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 전압 더블러를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 전압 더블러(20)는 노드들(GP1, GP2) 사이의 초기화를 완전하게 하도록, 도 4에 도시된 전압 더블러(10)와 비교하여 노드(D2)와 노드(G3) 사이에 제 1 다이오드(DA1) 및 노드(D1)와 노드(G4) 사이에 제 2 다이오드(DA2)를 추가한다.
한편, 본 발명의 전압 더블러는 게이트 캐패시턴스 및 클록 제어 스킴 때문에 전하를 내부적으로 소모할 수 있다. 이에, 본 발명의 전압 더블러의 효율인 종래의 그것과 비교하여 다소 적을 수 있다.
펌프 유닛의 램프-업 시간의 증가는 영역과 전력 소비에 관련된다. 필요한 램프-업 시간은 작은 캐패시터 영역으로 구현되고 낮은 전류를 소비한다. 낸드 플래시 메모리에서 있어서, 보다 빠르게 프로그램 및 읽기 동작을 수행하도록 본 발명의 펌프 유닛은 고전압 펌프에 사용될 수 있다. 전체적인 성능 향상도 기대할 수 있다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 8을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생 회로(130), 입출력 회로(140) 및 제어 로직(150)을 포함한다.
비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKz)을 포함한다. 메모리 블록들(BLK1 ~ BLKz) 각각은 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(140)에 연결된다. 실시 예에 있어서, 워드라인들(WLs)은 적층된 판 형태 구조일 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 비트라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(140)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
전압 발생 회로(130)는 구동에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생할 수 있다. 전압 발생 회로(130)는 프로그램 동작/읽기 동작/소거 동작에 필요한 워드라인 전압(Vwl)을 발생할 수 있다.
또한, 전압 발생 회로(130)는 제어 로직(150)의 제어에 따라 선택적으로 옵셋 펄스를 갖는 워드라인 전압을 발생할 수 있다. 즉, 전압 발생 회로(130)는 옵셋 펄스를 갖는 워드라인 전압을 발생할 수도 있고, 옵셋 펄스가 없는 워드라인 전압(Vwl)을 발생할 수도 있다.
전압 발생 회로(130)는 도 4에 도시된 전압 더블러(10) 혹은 도 6에 도시된 전압 더블러(20)를 이용하여 구현될 수 있다.
입출력 회로(140)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(140)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(140)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.
입출력 회로(140)는 프로그램 동작시 프로그램 될 데이터를 저장하거나, 읽기 동작시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함한다. 여기서 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램 될 수 있다. 읽기 동작시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 입출력 회로(140)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(140)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(150)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(150)은 외부로부터 입력된 제어 신호들 혹은 명령(들)에 응답하여 동작할 수 있다. 제어 로직(150)은 프로그램/읽기/소거 동작시 어드레스 디코더(120), 전압 발생 회로(130) 및 입출력 회로(130)를 제어한다.
본 발명의 비휘발성 메모리 장치(100)은 메모리 카드(CF, SD, microSD, 등), SSD, eMMC, UFS, USB 저장 장치 등과 같은 저장 매체가 될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10, 20: 전압 더블러
12: 제 1 게이트 제어 유닛
14: 제 2 게이트 제어 유닛
CLK: 제 1 클록 신호
PCLK: 제 2 클록 신호
130: 전압 발생 회로
100: 비휘발성 메모리 장치

Claims (10)

  1. 입력 전압을 입력 받는 입력단과 제 1 노드 사이의 제 1 트랜지스터;
    상기 입력단과 제 2 노드 사이의 제 2 트랜지스터;
    상기 제 1 노드와 출력 전압을 출력하는 출력단 사이의 제 3 트랜지스터;
    상기 제 2 노드와 상기 출력단 사이의 제 4 트랜지스터;
    상기 제 1 노드와 제 1 클록 신호를 입력 받는 제 1 클록 단자 사이에 연결되는 제 1 캐패시터;
    상기 제 2 노드와 상기 제 1 클록 신호의 반전된 제 1 클록 신호를 입력 받는 제 2 클록 단자 사이에 연결되는 제 2 캐패시터;
    상기 제 1 클록 신호 및 상기 반전된 제 1 클록 신호를 이용하여 상기 제 1 및 제 2 트랜지스터들의 게이트들을 제어하는 제 1 게이트 제어 유닛;
    제 2 클록 신호 및 반전된 제 2 클록 신호를 이용하여 상기 제 3 및 제 4 트랜지스터들의 게이트들을 제어하는 제 2 게이트 제어 유닛; 및
    상기 출력단과 접지단 사이에 연결된 부하 캐패시터를 포함하는 전압 더블러.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들 각각은 엔모스 트랜지스터이고,
    상기 제 3 및 제 4 트랜지스터들 각각은 피모스 트랜지스터인 전압 더블러.
  3. 제 1 항에 있어서,
    상기 제 2 클록 신호는 상기 제 1 클록 신호보다 사전에 결정된 시간만큼 지연된 전압 더블러.
  4. 제 1 항에 있어서,
    상기 1 게이트 제어 유닛은,
    상기 제 1 및 제 2 트랜지스터들의 게이트들에 연결되고, 상기 제 1 클록 신호 및 상기 반전된 제 1 클록 신호를 입력 받는 제 1 부스팅 캐패시터들; 및
    상기 제 1 및 제 2 트랜지스터들의 게이트들 및 상기 입력단 사이에 크로스 커플된 엔모스 트랜지스터쌍을 포함하는 전압 더블러.
  5. 제 2 항에 있어서,
    상기 2 게이트 제어 유닛은,
    상기 제 3 및 제 4 트랜지스터들의 게이트들에 연결되고, 상기 제 2 클록 신호 및 상기 반전된 제 2 클록 신호를 입력 받는 제 2 부스팅 캐패시터들; 및
    상기 제 3 및 제 4 트랜지스터들의 게이트들 및 상기 출력단 사이에 크로스 커플된 피모스 트랜지스터쌍을 포함하는 전압 더블러.
  6. 제 1 항에 있어서,
    상기 제 2 노드와 상기 제 3 트랜지스터의 게이트 사이에 연결된 제 1 다이오드; 및
    상기 제 1 노드와 상기 제 4 트랜지스터의 게이트 사이에 연결된 제 2 다이오드를 더 포함하는 전압 더블러.
  7. 비휘발성 메모리 장치에 있어서: 복수의 메모리 셀들로 구성된 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더; 상기 선택된 메모리 블록의 워드라인들로 워드라인 전압을 제공하는 전압 발생 회로; 프로그램 동작시 상기 선택된 메모리 블록의 선택된 페이지에 프로그램될 페이지 데이터를 저장하거나, 읽기 동작시 상기 선택된 메모리 블록의 선택된 페이지로부터 읽혀진 데이터를 저장하는 입출력 회로; 및 상기 어드레스 디코더, 상기 전압 발생 회로, 및 상기 입출력 회로를 제어하는 제어 회로를 포함하고,
    상기 전압 발생 회로는, 입력 전압을 입력 받는 입력단과 제 1 노드 사이의 제 1 트랜지스터; 상기 입력단과 제 2 노드 사이의 제 2 트랜지스터; 상기 제 1 노드와 출력 전압을 출력하는 출력단 사이의 제 3 트랜지스터; 상기 제 2 노드와 상기 출력단 사이의 제 4 트랜지스터; 상기 제 1 노드와 제 1 클록 신호를 입력 받는 제 1 클록 단자 사이에 연결되는 제 1 캐패시터; 상기 제 2 노드와 상기 제 1 클록 신호의 반전된 제 1 클록 신호를 입력 받는 제 2 클록 단자 사이에 연결되는 제 2 캐패시터; 상기 제 1 클록 신호 및 상기 반전된 제 1 클록 신호를 이용하여 상기 제 1 및 제 2 트랜지스터들의 게이트들을 제어하는 제 1 게이트 제어 유닛; 제 2 클록 신호 및 반전된 제 2 클록 신호를 이용하여 상기 제 3 및 제 4 트랜지스터들의 게이트들을 제어하는 제 2 게이트 제어 유닛; 및 상기 출력단과 접지단 사이에 연결된 부하 캐패시터를 포함하는 전압 더블러를 포함하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 메모리 블록들 각각은 공통 소스 라인과 비트라인들 사이에 기판에 수직한 방향으로 형성된 스트링들을 포함하는 비휘발성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 전압 발생 회로는, 상기 제 2 노드와 상기 제 3 트랜지스터의 게이트 사이에 연결된 제 1 다이오드; 및 상기 제 1 노드와 상기 제 4 트랜지스터의 게이트 사이에 연결된 제 2 다이오드를 더 포함하는 비휘발성 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제 2 클록 신호는 상기 제 1 클록 신호보다 사전에 결정된 시간만큼 지연된 비휘발성 메모리 장치.


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