CN115273943A - 具有减轻的栅极应力的高电压开关 - Google Patents

具有减轻的栅极应力的高电压开关 Download PDF

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CN115273943A CN202210475703.4A CN202210475703A CN115273943A CN 115273943 A CN115273943 A CN 115273943A CN 202210475703 A CN202210475703 A CN 202210475703A CN 115273943 A CN115273943 A CN 115273943A
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Abstract

本申请涉及一种具有减轻的栅极应力的高电压开关。多种应用可包含一种高电压开关，其被配置成将供应电压或其它电压转变到存储器装置中的特定量值，其中所述高电压开关被设计成提供所述高电压开关的组件的增强的寿命。高电压开关可包含高电压二极管，其耦合到输出节点，且耦合到耦合至所述输出节点的高电压晶体管的栅极。所述高电压二极管可将输出电压的反馈提供到所述高电压晶体管的所述栅极以减轻所述晶体管中的耦合到所述栅极的电介质上的佛勒‑诺特海姆应力，其中原本可能由于所述佛勒‑诺特海姆应力而导致所述晶体管的阈值电压的较大移位。所述高电压二极管可使用高电压场效应晶体管结构化。论述了额外装置、系统和方法。

Description

具有减轻的栅极应力的高电压开关
技术领域
本公开的实施例大体上涉及电路，且更确切地说涉及存储器系统中的电路。
背景技术
存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。非易失性存储器可在不被供电时保持所存储数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如，相变随机存取存储器(PCRAM))、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或3D XPointTM存储器等等。
快闪存储器用作多种多样的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管、浮动栅极或电荷阱存储器单元的一或多个群组。两种常见类型的快闪存储器阵列架构包含NAND和NOR架构，所述架构以每一个的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在一实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的串中的每一存储器单元的漏极在源极线与位线之间以源极到漏极的方式串联耦合在一起。
高电压(HV)开关(也称为高电压电平移位器)在许多存储器装置中使用以将到存储器装置中的一或多个存储器单元的电压移位到较高电平以用于例如编程和擦除操作等一或多个操作。HV开关具有若干组件，其中这些组件中的一或多个上的来自HV开关的操作的应力可能非常大，达到应力可能限制这些组件及因此HV开关的寿命的程度。HV开关的增强可实现与HV开关一起使用的例如存储器装置等装置的较好操作。
发明内容
本公开的一方面提供一种高电压开关电路，所述高电压开关电路包括：第一高电压晶体管，其具有通过介电区与沟道结构分离的第一栅极，所述第一高电压晶体管经耦合以从所述高电压开关电路的高电压节点接收高电压；第二高电压晶体管，其耦合到所述第一高电压晶体管，所述第二高电压晶体管经耦合以接收到所述高电压开关电路的输入信号的型式；输出节点，其安置于所述第一高电压晶体管和所述第二高电压晶体管之间且耦合到所述第一高电压晶体管和所述第二高电压晶体管，其中所述输出节点经耦合以将来自所述第一高电压晶体管的电压传递到所述高电压开关电路的外部；以及二极管结构，其具有耦合到所述输出节点的第一节点和耦合到所述第一栅极的第二节点。
本公开的另一方面提供一种存储器装置，所述存储器装置包括：存储器单元群组；以及高电压开关电路，其用以将电压提供到耦合到所述存储器单元群组的一或多个存取线，所述高电压开关电路包含：p沟道场效应晶体管，所述p沟道场效应晶体管具有通过介电区与沟道结构分离的第一栅极，所述p沟道场效应晶体管是耦合到所述高电压开关电路的高电压节点的高电压晶体管；n沟道场效应晶体管，其耦合到所述p沟道场效应晶体管，所述n沟道场效应晶体管是经耦合以接收到所述高电压开关电路的输入信号的补充的高电压晶体管；输出节点，其耦合到所述p沟道场效应晶体管和所述n沟道场效应晶体管，所述输出节点安置于所述p沟道场效应晶体管和所述n沟道场效应晶体管之间，其中所述输出节点经耦合以传递来自所述p沟道场效应晶体管的导向所述一或多个存取线的电压；以及二极管结构，其具有耦合到所述输出节点的第一节点和耦合到所述第一栅极的第二节点；以及控制电路系统，其用以控制到所述高电压开关电路的信号的定时以防止跨所述介电区的电压进入佛勒-诺特海姆体系。
本公开的另一方面提供一种控制高电压开关的方法，其中所述方法包括：在所述高电压开关处接收低电压输入，所述高电压开关具有耦合到第二高电压晶体管的第一高电压晶体管，所述第一高电压晶体管具有通过介电区与沟道结构分离的第一栅极；从所述高电压开关的输出节点传递高电压，所述输出节点耦合到所述第一高电压晶体管和所述第二高电压晶体管且安置于所述第一高电压晶体管和所述第二高电压晶体管之间，其中所述第二高电压晶体管经耦合以接收所述低电压输入的补充，且所述第一高电压晶体管经耦合以存取所述高电压的源；以及通过使用经由二极管结构从所述输出节点到所述第一高电压晶体管的栅极的反馈防止跨所述介电区的电压进入佛勒-诺特海姆体系。
附图说明
未必按比例绘制的图式通过实例而非作为限制大体上示出本文中论述的各种实施例。
图1示出根据各种实施例的包含存储器装置的环境的实例。
图2和3示出根据各种实施例的三维NAND架构半导体存储器阵列的实例的示意图。
图4示出根据各种实施例的存储器模块的实例框图。
图5示出根据各种实施例具有耦合到高电压开关的输出节点以反馈输出电压的二极管结构的高电压开关电路的实例的实施例。
图6示出根据各种实施例的图5的高电压开关电路的实例定时信号。
图7示出根据各种实施例具有耦合到输出节点的高电压晶体管的高电压开关电路的实例，其中所述高电压晶体管具有暴露于两个二极管结构的栅极，其中所述二极管结构中的一个反馈输出电压。
图8示出根据各种实施例的图7的高电压开关电路的实例定时信号。
图9示出根据各种实施例具有耦合到高电压开关的输出节点以反馈输出电压的二极管结构的高电压开关电路的实例。
图10示出根据各种实施例的图9的高电压开关电路的实例定时信号。
图11示出根据各种实施例的可与高电压开关电路一起操作的实例感测电路。
图12是根据各种实施例的控制高电压开关的实例方法的特征的流程图。
图13是示出根据各种实施例的可在其上实施一或多个实施例的机器的实例的框图。
具体实施方式
以下详细描述参考附图，附图借助于说明展示可实施的各种实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践这些及其它实施例。可利用其它实施例，且可对这些实施例作出结构、逻辑、机械和电性改变。各种实施例不一定相互排斥，因为一些实施例可与一或多个其它实施例组合从而形成新的实施例。因此，不应在限制性意义上看待以下详细描述。
HV开关电路已经在例如NAND快闪存储器装置等各种存储器装置中使用，以提供不同量值的所要电压来选择性地操作存储器单元，例如读取、编程或擦除存储器单元。在存储器装置中，组件或子电路可具有不同电压要求以满足相应功能。HV开关电路可充当不同逻辑装置组件之间的接口以将信号从一个逻辑电平或电压域转变到另一逻辑电平或电压域，借此实现不同组件或子电路的电压电平之间的兼容性。将适当操作电压提供到特定电路组件可增加存储器装置的可靠性且减小功率消耗。
与存储器装置一起使用的标准HV开关电路涉及HV p型场效应晶体管(HVP)，其归因于佛勒-诺特海姆(Fowler-Nordheim，FN)应力而遭受阈值电压(Vt)的显著移位。存储器装置可包含布置为存储器单元的一或多个块的存储器阵列。通过应用HV开关来限定高电压。在HV开关与存储器装置一起实施的情况下，HV由存储器装置的一或多个操作限定。对于NAND存储器装置，这些高电压是用于NAND存储器单元编程和擦除操作的电压。这些高电压通常由板载电荷泵生成。HV可在约20V到约32V的范围内。NAND存储器装置的低电压是小于或等于约3.3V的逻辑电压。低电压可通常由小于或等于3.3V的外部电源提供。
佛勒-诺特海姆指代场发射隧穿过程，其中电子在存在高电场的情况下隧穿穿过阻挡层。在绝缘栅场效应晶体管中，阻挡层是可传导电载流子的沟道结构和栅极或电荷阱区之间的薄电介质。所述薄电介质可以是绝缘氧化物。应力可能非常大，使得在没有用以辅助接通的额外电路系统(例如，辅助HV装置)的情况下，HV开关无法接通，或用于HVP的介电阻挡层的应力消除电路系统在已起始HV开关的接通之后增加到HVP的栅极电压。即使存在这些特征，寿命也可能是有限的，这可能导致在设计和操作中谨慎地考虑，尤其是对于用于提供编程电压Vprog的例如上游开关等某些电路，所述电路针对存储器阵列的每一块在这些块的编程期间激活。
在各种实施例中，基于使用HVP的HV开关(电平位移器)包含HV二极管以将HV开关的输出节点耦合到HVP的栅极，所述HV二极管将HV开关的输出电压提供到HVP的栅极以减轻接触HVP的沟道结构的电介质上的FN应力，原本会由于FN应力而导致Vt的较大移位。HV二极管可在二极管模式中实施为HV场效应晶体管(FET)。HV FET可布线在二极管配置中。HVP的栅极电压遵循输出电压，存在二极管的二极管电压降，从而使得跨电介质的电压不在FN体系内且寿命是无限期的。FN体系是基本上迫使电流经过接触沟道结构的电介质的电压范围。通过利用二极管将HVP栅极耦合到输出电压，仅存在跨HVP电介质到其沟道结构的二极管电压降，这可产生基本上零FN应力和相对于FN应力的无限的寿命。因此，此电路可充当通用解决方案，且减少原本分析和缓解与阈值电压(其与经受FN发射的装置相关联)相关联的此些问题所需的工程资源。
在利用耦合到HV开关(在所述HV开关的输出区段处使用HVP)的输出的反馈二极管的实施例中，当HV开关接通且HV开关的输出电压Vout增加时，HVP的栅极电压可上拉到Vout-Vdiode，其中Vdiode是跨二极管的电压降。二极管可布置于HV电路中，使得Vdiode为约3-4伏以允许HVP的沟道结构保持接通。二极管的电压降可置于3-4V范围内以确保HVP在初始接通期间保持接通。通过HV开关的这种布置，在开关的整个激活期间，跨HVP的电介质的电压不超出此电压，从而防止跨电介质的电压偏置到FN体系中。防止跨电介质的电压偏置到FN体系中还防止HVP遭受相关联Vt移位，使得HVP的寿命相对于FN发射基本上是无限的。
基于使用HVP的HV开关的二极管可由具有用于n型FET的标准植入物掺杂剂的组合或以用于高Vt的额外植入物掺杂剂结构化的HV n型场效应晶体管(HVN)实施。可在二极管模式中结构化为HV FET或布线在二极管配置中的第二二极管可放置于HV开关中在要保护的HVP的栅极的偏置电路系统之间，同时仍允许在开关切断的时间期间将断开电压施加到HVP的栅极。
HVP的栅极可耦合到干线网络以允许在起始HV开关接通期间HVP栅极的栅极初始接地。干线网络可提供干线电压。干线电压可设定为电压Vsg，其可在源极和栅极之间施加。起始期间HVP栅极的栅极的初始接地可利用除反馈HV二极管外的另一HV二极管实现，所述另一HV二极管可在二极管模式中结构化为HV FET或布线在二极管配置中。可对两个实例配置的结构作出变化。第一实例配置的结构可包含具有Vsg输入的经布线二极管配置中的HVN，使得HVP栅极的栅极维持偏置到Vsg。辅助HV耗尽型晶体管(HVD)可以在此第一配置中使用。第二实例配置的结构可包含具有偏置到Vsg的栅极和可在Vsg和0V之间切换的漏极的HVN，其中对于到Vs的此些电压连接，此HVN可视为Vsg二极管。漏极可设定为在接通起始期间接地，从而迫使HVP的栅极接地，且还可充当来自耦合到HVP的栅极的节点的放电路径。在第二实例配置中，此HVN可较弱。因为如果存在与从HV开关的输出节点提供反馈的二极管的上拉的瞬时争用状态，则其用于对耦合到HVP的栅极的节点处的电容进行放电，且不应明显地下拉在耦合到HVP的栅极的节点处的电压。HV开关电路的组件依据其结构性质(例如，针对晶体管)、形成载流子型(n型或p型)装置的掺杂剂水平，以及其沟道结构的宽度与长度(W/L)比率等而为HV装置。
HVP的栅极的节点处电容的放电可通过各种机制实现。在一个实例机制中，可平行于Vsg二极管利用额外放电FET。在第二实例机制中，可布置Vsg二极管本身，具有端子接地，例如当使用FET实施时源极接地。
存储器装置可包含个别存储器裸片，所述存储器裸片可以例如包含存储区，所述存储区包括一或多个存储器单元阵列，从而实施一种(或多种)所选存储技术。此存储器裸片将通常包含用于操作存储器阵列的支持电路系统。有时通常称为“受管理存储器装置”的其它实例包含一或多个存储器裸片的组合件，所述一或多个存储器裸片与被配置成控制所述一或多个存储器裸片的操作的控制器功能性相关联。此控制器功能性可以简化与例如主机等外部装置的互操作性。在此些受管理存储器装置中，控制器功能性可在还并入有存储器阵列的一或多个裸片上或在单独的裸片上实施。在其它实例中，一或多个存储器装置可以与控制器功能性组合以形成固态驱动器(SSD)存储卷。
NOR和NAND快闪架构半导体存储器阵列均经由解码器来存取，所述解码器通过选择耦合到特定存储器单元的栅极的字线来激活所述特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，选定存储器单元就可将其数据值置于位线上，从而取决于特定单元被编程所处的状态而致使不同电流流动。在NAND架构半导体存储器阵列中，高偏置电压可施加到漏极侧选择栅极(SGD)线。以指定传递电压(例如，Vpass)驱动耦合到每一群组的未选定存储器单元的栅极的字线，以使每一群组的未选定存储器单元作为传递晶体管操作(例如，以不受其所存储数据值限制的方式传递电流)。电流随后从源极线经由每一串联耦合的群组流动到位线，仅受每一群组的选定存储器单元限制，从而将选定存储器单元的当前经编码数据值置于位线上。
NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可个别地或共同地编程到一个或若干编程状态。举例来说，单层级单元(SLC)可表示两个编程状态(例如，1或0)中的一个，表示一个数据位。快闪存储器单元还可表示两个以上编程状态，从而允许在不增加存储器单元数目的情况下制造较高密度存储器，因为每一单元可表示一个以上二进制数字(例如，一个以上位)。此些单元可被称为多状态存储器单元、多数位单元或多层级单元(MLC)。在某些实例中，MLC已被称为可每单元存储两个数据位(例如，四个编程状态中的一个)的存储器单元。MLC在本文中在其更广泛的上下文中用以指代可每单元存储一个以上数据位(即，可表示两个以上编程状态)的任何存储器单元。本文中，可每单元存储两个数据位(例如，四个编程状态中的一个)的存储器单元可称为双层级单元(DLC)。三层级单元(TLC)可以指可每单元存储三个数据位(例如，八个编程状态中的一个)的存储器单元。四层级单元(QLC)可每单元存储四个数据位，且五层级单元(PLC)可每单元存储五个数据位。
可根据公认的行业标准来配置和操作受管理存储器装置。举例来说，受管理NAND装置可为(作为非限制性实例)通用快闪存储(UFSTM)存储装置或嵌入式MMC装置(eMMCTM)等。举例来说，在以上实例的情况下，UFS装置可根据电子装置工程设计联合协会(JEDEC)标准(例如，标题为“JEDEC UFS快闪存储3.0”的JEDEC标准JESD223D和/或此标准的更新或后续版本)配置。类似地，可以根据标题为“JEDEC eMMC标准5.1”的JEDEC标准JESD84-A51和/或此标准的更新或后续版本来配置所识别的eMMC装置。
SSD尤其可用作计算机的主存储装置，其关于例如性能、大小、重量、耐用性、操作温度范围和功耗具有优于具有移动零件的传统硬盘驱动器的优点。举例来说，SSD可具有减少的寻道时间、时延或与磁盘驱动器(例如，机电等)相关联的其它延迟。SSD使用例如快闪存储器单元等非易失性存储器单元来避免内部电池电源要求，从而使驱动器更加通用和紧凑。受管理NAND装置可用作各种形式的电子装置中的主存储器或辅助存储器，且常用于移动装置中。
SSD和受管理存储器装置两者均可以包含具有若干裸片或逻辑单元(例如，逻辑单元号或LUN)的若干存储器装置，并且可以包含执行用于操作存储器装置或与外部系统介接的逻辑功能的一或多个处理器或其它控制器。此些SSD和受管理存储器装置可以包含一或多个快闪存储器裸片，其上包含若干存储器阵列和外围电路系统。快闪存储器阵列可包含组织成若干物理页的若干存储器单元块。在一些实例中，SSD还可包含DRAM或静态随机存取存储器(SRAM)(或其它形式存储器裸片或其它存储器结构)。类似地，受管理NAND装置可包含与NAND存储阵列分离且在控制器之内或与控制器分离的易失性和/或非易失性存储器的一或多个阵列。SSD和受管理NAND装置两者可接收来自主机的命令，所述命令与例如以下存储器操作相关联：读取或写入操作，用以在存储器装置和主机之间传递数据(例如，用户数据和相关联完整性数据，例如错误数据和地址数据等)，或擦除操作，用以从存储器装置擦除数据。
例如移动电子装置(例如，智能手机、平板电脑等)、用于汽车应用中的电子装置(例如，汽车传感器、控制单元、驾驶员辅助系统、乘客安全或舒适系统等)和因特网连接的器具或装置(例如，物联网(IoT)装置等)等电子装置尤其取决于电子装置的类型、使用环境、性能期望等而具有变化的存储需求。
电子装置可分解为若干主要组件：处理器(例如，中央处理单元(CPU)或其它主处理器)；存储器(例如，一或多个易失性或非易失性RAM存储器装置，比如动态DRAMM)、移动或低功率双数据速率同步DRAM(DDR SDRAM)等)；以及存储装置(例如，非易失性存储器(NVM)装置，比如快闪存储器、ROM、SSD、MMC，或其它存储卡结构或组合件等)。在某些实例中，电子装置可包含用户接口(例如，显示器、触摸屏、键盘、一或多个按钮等)、图形处理单元(GPU)、电力管理电路、基带处理器或者一或多个收发器电路等。
图1示出包含被配置成在通信接口上通信的主机装置105和存储器装置110的环境100的实例。主机装置105或存储器装置110可包含在多种产品150中，例如IoT装置(例如，冰箱或其它电器、传感器、马达或致动器、移动通信装置、汽车、无人机等)以支持产品150的处理、通信或控制。
存储器装置110包含存储器处理装置115和存储器阵列120，所述存储器阵列包含例如若干个别存储器裸片(例如，3D NAND裸片的堆叠)。在3D架构半导体存储器技术中，竖直结构堆叠，从而增加层次、物理页的数目，并相应地增加存储器装置(例如，存储装置)的密度。在一实例中，存储器装置110可以是主机装置105的离散存储器或存储装置组件。在其它实例中，存储器装置110可以是与主机装置105的一或多个其它组件堆叠或以其它方式一起包含的集成电路(例如，芯片上系统(SOC)等)的部分。
一或多个通信接口可用于在存储器装置110和主机装置105的一或多个其它组件之间传递数据，例如串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、UFS接口、eMMCTM接口或者一或多个其它连接器或接口。主机装置105可包含主机系统、电子装置、处理器、存储卡读卡器，或在存储器装置110外部的一或多个其它电子装置。在一些实例中，主机装置105可以是具有参考图13的机器1300论述的组件的某一部分或全部的机器。
存储器处理装置115可从主机装置105接收指令，且可与存储器阵列120通信，以便向(例如，写入或擦除)或从(例如，读取)存储器阵列120的存储器单元、平面、子块、块或页中的一或多个传递数据。存储器处理装置115可以包含(尤其)电路系统或固件，包含一或多个组件或集成电路。举例来说，存储器处理装置115可包含一或多个存储器控制单元、电路或组件，其被配置成控制存储器阵列120上的存取且提供主机装置105与存储器装置110之间的转译层。存储器处理装置115可包含用以将数据传递到存储器阵列120或从存储器阵列120传递数据的一或多个输入/输出(I/O)电路、线或接口。存储器处理装置115可包含存储器管理器125和阵列控制器135。
存储器管理器125可尤其包含电路系统或固件，例如与各种存储器管理功能相关联的若干组件或集成电路。在一些实施例中，存储器管理器125的功能是通过控制器(或处理器)执行固件的指令来实施的。举例来说，在一些实例中，存储器管理器125可至少部分由一或多个处理器实施，所述由一或多个处理器可执行存储在中的指令。管理表130可类似地存储于存储器处理装置115上，在此些存储器装置位置中的任一个中。在其它实例中，指令和/或管理表130可存储于NAND裸片堆叠的某些块中并且在操作期间加载到存储器处理装置115的工作存储器中。所属领域的技术人员将认识到，在一些实例中，存储器管理器125和阵列控制器135的组件和功能可由本文中所描述的组件(或其子集)的任何组合实施，且可包含额外硬件组件。
出于当前描述的目的，将在NAND存储器的上下文中描述实例存储器操作和管理功能。所属领域的技术人员将认识到，其它形式的非易失性存储器可具有类似的存储器操作或管理功能。此些NAND管理功能包含损耗均衡(例如垃圾收集或回收)、错误检测或校正、块引退，或者一或多个其它存储器管理功能。存储器管理器125可将主机命令(例如，从主机接收到的命令)解析或格式化为装置命令(例如，与存储器阵列的操作相关联的命令等)，或生成用于阵列控制器135或存储器装置110的一或多个其它组件的装置命令(例如，以实现各种存储器管理功能)。
存储器管理器125可包含被配置成维持与存储器装置110的一或多个组件相关联的各种信息(例如，与耦合到存储器处理装置115的存储器阵列或一或多个存储器单元相关联的各种信息)的管理表130的集合。举例来说，管理表130可包含关于耦合到存储器处理装置115的一或多个存储器单元块的块年龄、块擦除计数、错误历史或者一或多个错误计数(例如，写入操作错误计数、读取位错误计数、读取操作错误计数、擦除错误计数等)的信息。在某些实例中，如果针对错误计数中的一或多个检测到的错误的数目高于阈值，则位错误可称为不可校正位错误。管理表130可尤其维持可校正或不可校正位错误的计数。
阵列控制器135可尤其包含被配置成控制存储器操作的电路系统或组件，所述存储器操作与将数据写入到耦合到存储器处理装置115的存储器装置110的一或多个存储器单元，从所述一或多个存储器单元读取数据或对所述一或多个存储器单元进行擦除相关联。存储器操作可基于例如从主机装置105接收到或由存储器管理器125内部生成的主机命令(例如，与耗损均衡、错误检测或校正等相关联)。
阵列控制器135可包含错误校正码(ECC)组件140，其可尤其包含ECC引擎或其它电路系统，所述ECC引擎或其它电路系统被配置成检测或校正与将数据写入到耦合到存储器处理装置115的存储器装置110的一或多个存储器单元或从所述一或多个存储器单元读取数据相关联的错误。存储器处理装置115可被配置成有效地检测与各种操作或数据存储相关联的错误现象(例如，位错误、操作错误等)并从所述错误现象中恢复，同时维持在主机装置105与存储器装置110之间传递的数据的完整性，或维持所存储的数据的完整性(例如，使用独立磁盘冗余阵列(RAID)存储等)，并可移除(例如，引退)发生故障的存储器资源(例如，存储器单元、存储器阵列、页、块等)以防止未来错误。
存储器阵列120可包含布置于例如若干装置、平面、子块、块或页中的若干存储器单元。作为一个实例，48GB TLC NAND存储器装置可包含每页18,592字节(B)的数据(16,384+2208字节)、每块1536页、每平面548块，和每装置4个或更多个平面。作为另一实例，32GBDLC存储器装置(存储每单元两个数据位(即，4个可编程状态))可包含每页18,592字节(B)的数据(16,384+2208字节)、每块1024页、每平面548块，和每装置4个平面，但相比于相应TLC存储器装置，写入时间为一半且编程/擦除(P/E)循环为两倍。其它实例可以包含其它数目或布置。在一些实例中，存储器装置或其部分可在SLC模式中或在所要MLC模式(例如TLC、QLC等)中选择性地操作。
在操作中，数据通常以页写入到NAND存储器装置110或从NAND存储器装置110读取，且以块擦除。然而，可按需要对更大或更小的存储器单元群组执行一或多个存储器操作(例如，读取、写入、擦除等)。NAND存储器装置110的数据传递大小通常称为页；而主机的数据传递大小通常称为扇区。
虽然数据页可包含若干字节的用户数据(例如，包含若干数据扇区的数据有效负载)及其相应元数据，但页的大小经常仅指代用以存储用户数据的字节的数目。作为一实例，具有4KB的页大小的数据页可包含4KB的用户数据(例如，假定512B的扇区大小的8个扇区)以及对应于用户数据的若干字节(例如32B、54B、224B等)的元数据，例如完整性数据(例如错误检测或校正代码数据)、地址数据(例如逻辑地址数据等)，或与用户数据相关联的其它元数据。
不同类型的存储器单元或存储器阵列120可提供不同页大小，或可需要与其相关联的不同量的元数据。举例来说，不同存储器装置类型可具有不同位错误率，其可能导致必需要不同量的元数据来确保数据页的完整性(例如，具有较高位错误率的存储器装置可要求比具有较低位错误率的存储器装置更多字节的错误校正码数据)。作为实例，MLC NAND快闪装置可具有比相应的SLC NAND快闪装置更高的位错误率。因此，MLC装置可需要比相应SLC装置更多的用于错误数据的元数据字节。
图2示出可实施为图1的存储器阵列120的3D NAND架构半导体存储器阵列200的实例示意图。3D NAND架构半导体存储器阵列200可包含若干存储器单元串(例如，第一-第三A0存储器串205A0-207A0，第一-第三An存储器串205An-207An，第一-第三B0存储器串205B0-207B0，第一-第三Bn存储器串205Bn-207Bn等)，所述存储器单元串组织成块(例如，块A201A、块B 201B等)和子块(例如，子块A0 201A0、子块An 201An、子块B0 201B0、子块Bn 201Bn等)。存储器阵列200表示通常将在存储器装置的块、装置或其它单元中找到的较大数目的类似结构的一部分。
每一存储器单元串包含若干层次的电荷存储晶体管(例如，浮动栅极晶体管、电荷捕获结构等)，所述电荷存储晶体管在Z方向上源极到漏极地堆叠于源极线(SRC)235或源极侧选择栅极(SGS)(例如，第一-第三A0 SGS 231A0-233A0、第一-第三An SGS 231An-233An、第一-第三B0 SGS 231B0-233B0、第一-第三Bn SGS 231Bn-233Bn等)与漏极侧选择栅极(SGD)(例如，第一-第三A0 SGD 226A0-228A0、第一-第三An SGD 226An-228An、第一-第三B0 SGD226B0-228B0、第一-第三Bn SGD 226Bn-228Bn等)之间。3D存储器阵列中的每一存储器单元串可沿着X方向布置为数据线(例如，位线(BL)BL0-BL2 220-222)，且沿着Y方向布置为物理页。
在物理页内，每一层次表示一行存储器单元，并且每一存储器单元串表示一列。子块可包含一或多个物理页。块可以包含若干子块(或物理页)(例如，128个、256个、384个等)。尽管本文中说明为具有两个块，每一块具有两个子块，每一子块具有单个物理页，每一物理页具有三个存储器单元串，且每一串具有8个层次的存储器单元，但在其它实例中，存储器阵列200可包含更多或更少的块、子块、物理页、存储器单元串、存储器单元或层次。举例来说，每一存储器单元串可包含更多或更少层次(例如，16、32、64、128等)，以及按需要在电荷存储晶体管(例如，选择栅极、数据线等)上方或方下的半导体材料的一或多个额外层次。作为实例，48GB TLC NAND存储器装置可包含每页18,592字节(B)的数据(16,384+2208字节)、每块1536页、每平面548个块，及每装置4个或更多个平面。
存储器阵列200中的每一存储器单元包含耦合到(例如，电学上或另外以操作方式连接到)存取线(例如，字线(WL)WL00-WL70 210A-217A、WL01-WL71 210B-217B等)的控制栅极(CG)，所述存取线按需要跨越特定层次或层次的一部分共同地耦合控制栅极(CG)。可使用相应存取线来存取或控制3D存储器阵列200中的特定层次且因此存取或控制串中的特定存储器单元。可以使用各种选择线来存取选择栅极的群组。举例来说，可使用A0 SGD线SGDA0225A0存取第一-第三A0 SGD 226A0-228A0，可使用An SGD线SGDAn 225An存取第一-第三AnSGD 226An-228An，可使用B0 SGD线SGDB0 225B0存取第一-第三B0 SGD 226B0-228B0，且可使用Bn SGD线SGDBn 225Bn存取第一-第三Bn SGD 226Bn-228Bn。可使用栅极选择线SGS0 230A存取第一-第三A0 SGS 231A0-233A0和第一-第三An SGS 231An-233An，且可使用栅极选择线SGS1 230B存取第一-第三B0 SGS 231B0-233B0和第一-第三Bn SGS 231Bn-233Bn。
在实例中，存储器阵列200可包含若干层级的半导体材料(例如，多晶硅等)，其被配置成耦合阵列200的相应层次的每一存储器单元的CG或选择栅极(或者CG或选择栅极的一部分)。可使用位线(BL)和选择栅极等的组合来存取、选择或控制阵列中的特定存储器单元串，且可使用一或多个存取线(例如，字线)来存取、选择或控制特定串中的一或多个层次处的特定存储器单元。
图3示出可实施为图1的存储器阵列120的NAND架构半导体存储器阵列300的一部分的实例示意图。NAND架构半导体存储器阵列300的所述部分可包含布置于串(例如，第一-第三串305-307)和层次(例如，示出为相应字线(WL)WL0-WL7 310-317、漏极侧选择栅极(SGD)线325、源极侧选择栅极(SGS)线330等)的二维(2D)阵列中的多个存储器单元302，以及感测放大器或装置360。举例来说，存储器阵列300可示出例如图2中所示出的3D NAND架构半导体存储器装置的存储器单元的一个物理页的一部分的实例示意图。
每一存储器单元串使用相应源极侧选择栅极(SGS)(例如，第一-第三SGS 331-333)耦合到源极线(SRC)335，且使用相应漏极侧选择栅极(SGD)(例如，第一-第三SGD 326-328)耦合到相应数据线(例如，第一-第三位线(BL)BL0-BL2 320-322)。尽管在图3的实例中示出为具有8个层次(例如，使用字线(WL)WL0-WL7 310-317)和三个数据线(BL0-BL2 326-328)，但其它实例按需要可包含具有更多或更少层次或数据线的存储器单元串。
在例如实例存储器阵列300等NAND架构半导体存储器阵列中，可通过感测与含有选定存储器单元的特定数据线相关联的电流或电压变化来存取选定存储器单元302的状态。存储器阵列300可使用一或多个驱动器来存取(例如，由控制电路、一或多个处理器、数字逻辑等)。在一实例中，一或多个驱动器可通过取决于将需要在特定存储器单元或存储器单元的集合上执行的操作的类型将特定电位驱动到一或多个数据线(例如，位线BL0-BL2)、存取线(例如，字线WL0-WL7)或选择栅极来激活特定存储器单元或存储器单元的集合。
为了将数据编程或写入到存储器单元，可将编程电压(Vpgm)(例如，一或多个编程脉冲等)施加到选定字线(例如，WL4)，且因此施加到耦合到选定字线的每一存储器单元的控制栅极(例如，耦合到WL4的存储器单元的第一-第三CG 341-343)。举例来说，编程脉冲可以在15V处或附近开始，并且在某些实例中，可以在每一编程脉冲施加期间增加量值。在编程电压施加到选定字线的同时，例如接地电位(例如，Vss)等电位可施加到作为编程的目标的存储器单元的数据线(例如，位线)和衬底(及因此源极和漏极之间的沟道)，从而实现从沟道到目标存储器单元的浮动栅极或电荷阱区的电荷转移(例如，直接注入或FN隧穿等)。
相比之下，可将传递电压(Vpass)施加到具有并不作为编程的目标的存储器单元的一或多个字线，或可将抑制电压(例如，Vcc)施加到具有并不作为编程的目标的存储器单元的数据线(例如，位线)，以例如抑制电荷从所述沟道转移到此些非目标存储器单元的浮动栅极。传递电压可以例如取决于所施加的传递电压与作为编程的目标的字线的近程而变化。抑制电压可包含供应电压(例如，Vcc)，例如相对于接地电位(例如，Vss)来自外部源或供应(例如，电池、AC到DC转换器等)的电压。
作为实例，如果将编程电压(例如，15V或更高)施加到特定字线(例如WL4)，则可将10V的传递电压施加到一或多个其它字线(例如WL3、WL5等)，以抑制非目标存储器单元的编程，或保持并非作为编程的目标的此些存储器单元上存储的值。随着所施加编程电压与非目标存储器单元之间的距离增加，用于避免对非目标存储器单元进行编程的传递电压可减小。举例来说，在将15V的编程电压施加到WL4的情况下，可将10V的传递电压施加到WL3和WL5，可将8V的传递电压施加到WL2和WL6，可将7V的传递电压施加到WL1和WL7等。在其它实例中，传递电压或字线的数目等可更高或更低，或者更多或更少。
耦合到数据线(例如，第一、第二或第三位线(BL0-BL2)320-322)中的一或多个的感测放大器360可通过感测特定数据线上的电压或电流来检测相应数据线中的每一存储器单元的状态。
在一或多个编程脉冲(例如，Vpgm)的施加之间，可执行校验操作以确定选定存储器单元是否已到达其既定编程状态。如果选定存储器单元已到达其既定编程状态，则可禁止其进一步编程。如果选定存储器单元尚未到达其既定编程状态，则可施加额外编程脉冲。如果选定存储器单元在特定数目的编程脉冲(例如，最大数目)之后尚未到达其既定编程状态，则选定存储器单元或者与此些选定存储器单元相关联的串、块或页可标记为有缺陷的。
为了擦除存储器单元或存储器单元群组(例如，擦除通常以块或子块执行)，可(例如，使用一或多个位线、选择栅极等)将擦除电压(Vers)(例如，通常Vpgm)施加到作为擦除的目标的存储器单元的衬底(及因此源极和漏极之间的沟道)，同时目标存储器单元的字线保持在例如接地电位(例如，Vss)等电位下，从而导致从目标存储器单元的浮动栅极到所述沟道的电荷转移(例如，直接注入或FN隧穿等)。
图4示出可实施于图1的存储器装置110中的存储器装置400的实例框图，其包含具有多个存储器单元404的存储器阵列402，以及提供与存储器阵列402的通信或对存储器阵列402执行一或多个存储器操作的一或多个电路或组件。存储器装置400可包含行解码器412、列解码器414、感测放大器420、页缓冲器422、选择器424、I/O电路426和存储器控制单元430。
存储器阵列402的存储器单元404可布置在块中，例如第一和第二块402A、402B。每一块可包含子块。举例来说，第一块402A可包含第一和第二子块402A0、402An，且第二块402B可包含第一和第二子块402B0、402Bn。每一子块可包含若干物理页，每一页包含若干存储器单元404。尽管在本文中被示出为具有两个块，每一块具有两个子块，并且每一子块具有若干存储器单元404，但在其它实例中，存储器阵列402可以包含更多或更少的块、子块、存储器单元等。在其它实例中，存储器单元404可以以若干行、列、页、子块、块等布置，并使用例如存取线406，第一数据线410或者一或多个选择栅极、源极线等进行存取。
存储器控制单元430可根据控制线432上接收到的一或多个信号或指令控制存储器装置400的存储器操作，所述一或多个信号或指令包含例如指示所需操作(例如，写入、读取、擦除等)的一或多个时钟信号或控制信号，或者一或多个地址线416上接收到的地址信号(A0-AX)。在存储器装置400外部的一或多个装置可控制控制线432上的控制信号或地址线416上的地址信号的值。在存储器装置400外部的装置的实例可包含但不限于主机、存储器控制器、处理器，或图4中未示出的一或多个电路或组件。
存储器装置400可使用存取线406和第一数据线410向(例如，写入或擦除)或从(例如，读取)存储器单元404中的一或多个传递数据。存储器控制单元430可包含耦合到行解码器412、列解码器414和I/O电路426的状态机431。状态机413也可以输出快闪存储器的数据状态(例如，就绪/忙碌(READY/BUSY)或合格/不合格(PASS/FAIL))。在一些设计中，状态机413可被配置成管理编程过程。行解码器412和列解码器414可从地址线416接收和解码地址信号(A0-AX)，确定哪些存储器单元404待存取，且将信号提供到存取线406(例如，多个字线(WL0-WLm)中的一或多个)或第一数据线410(例如，多个位线(BL0-BLn)中的一或多个)中的一或多个，例如上文所描述。
存储器装置400可包含感测电路系统，例如感测放大器420，其被配置成确定使用第一数据线410的存储器单元404上的数据的值(例如，读取)，或确定待写入到存储器单元404的数据的值。举例来说，在存储器单元404的选定串中，感测放大器420中的一或多个可响应于在存储器阵列402中流动穿过选定串到达数据线410的读取电流来读取选定存储器单元404中的逻辑电平。
在存储器装置400外部的一或多个装置可使用I/O线(DQ0-DQN)408、地址线416(A0-AX)或控制线432来与存储器装置400通信。I/O电路426可根据例如控制线432和地址线416使用I/O线408将数据值传递到存储器装置400中或从其中传递数据值，例如将数据值传递到页缓冲器422或存储器阵列402中或从其中传递数据值。页缓冲器422可在数据编程到存储器阵列402的相关部分中之前存储从存储器装置400外部的所述一或多个装置接收到的数据，或可在数据发射到存储器装置400外部的所述一或多个装置之前存储从存储器阵列402读取的数据。
列解码器414可接收地址信号(A0-AX)并且将其解码为一或多个列选择信号(CSEL1-CSELn)。选择器424(例如，选择电路)可接收列选择信号(CSEL1-CSELn)且选择页缓冲器422中表示将从存储器单元404读取或将编程到存储器单元404中的数据的值的数据。可使用第二数据线418在页缓冲器422与I/O电路426之间传递所选数据。
存储器控制单元430可从外部源或供应(例如，内部或外部电池、AC到DC转换器等)接收正和负供应信号，例如供应电压(Vcc)434和负供应(Vss)436(例如，接地电位)。在某些实例中，存储器控制单元430可包含调节器428以在内部提供正或负供应信号。
在各种实施例中，例如图4的行解码器412等存储器装置的行解码器可包含HV开关，其被配置成转变到存储器单元的存取线(例如，全局字线(GWL))的特定量值的供应电压。来自HV开关的输出电压可提供至到存储器单元404的存取线。
图5示出具有耦合到高电压开关500的输出节点507以反馈输出电压的二极管结构515的高电压开关电路500。高电压开关电路500包含耦合到输出节点507的第一高电压晶体管505，以及耦合到第一高电压晶体管505和输出节点507的第二高电压晶体管510。第一高电压晶体管505具有通过第一高电压晶体管505的介电区和输出节点507与沟道结构分离的栅极。输出节点507经安置且耦合以将来自第一高电压晶体管505的电压传递到高电压开关电路500的外部。第一高电压晶体管505经耦合以接收来自用于高电压开关电路500的高电压节点501的高电压。第二高电压晶体管510经耦合以接收到高电压开关电路500的输入信号Vin的型式。Vin的所述型式可提供到第二高电压晶体管510作为具有耦合到节点514以接收Vin的输入的反相器512的输出处的Vin的补充。二极管结构515具有耦合到输出节点507的第一节点516，其中二极管结构515的另一端子耦合到第二节点517，所述第二节点耦合到第一高电压晶体管505的栅极。经由二极管结构515从输出节点507到第一高电压晶体管505的栅极的反馈可防止跨第一高电压晶体管505的介电区的电压进入FN体系。
第一高电压晶体管505可结构化为HVP，且第二高电压晶体管510可结构化为HVN。二极管结构515可由FET在二极管模式中实施。二极管结构515可布线在二极管配置中。在各种实施例中，二极管结构515可在二极管模式中使用一或多个FET结构化。所述一或多个FET可结构化为HV FET。此HV FET可以是HV n型FET。二极管结构515可结构化为高Vt装置。二极管结构515可结构化为具有高阈值电压的HVN。举例来说，Vt可为约3V到约4V，体电压Vb为0V，且Vt可为6V到约8V，体电压Vb为-31V，其中二极管结构507的衬底相对于源极负偏置。在具有结构化为HVP的第一高电压晶体管505的高电压开关电路500的情况下，跨HVP 505的介电区的最差电压可大致为8V。
高电压开关电路500可包含晶体管520，其将HV节点501耦合到第一高电压晶体管505。晶体管520可以是HV耗尽型晶体管，其具有拥有负阈值电压的n沟道结构。晶体管520的栅极耦合到输出节点507。高电压开关电路500还可包含晶体管530，其经由耦合到二极管结构515的节点517耦合到第一高电压晶体管505。晶体管530的漏极可耦合到输入节点511以接收第二输入信号Vin2。第二输入信号Vin2可在零伏和Vsg之间切换。Vsg的电压电平的实例为3.6V。晶体管530的栅极可耦合到节点513，所述节点513可耦合到干线网络。干线网络可耦合到节点513以提供固定或恒定电压Vsg到晶体管530的栅极以及到第二高电压晶体管510的栅极，并且还提供偏压到反相器512。
在晶体管530的栅极经耦合以接收Vsg的情况下，当Vin2被设定为Vsg时，晶体管530操作上为高电压开关电路500中的第二二极管。高电压开关电路500依赖于Vin和Vin2的定时以避免两个二极管结构515和530之间的争用，从而在节点517上牵拉到HVP栅极节点的栅极。Vin2仅在Vin切换到接地时短暂地接地，其中反相器512的输出切换到Vsg。Vin2在Vout到达二极管结构515的Vt之前切换回到Vsg。或者，感测电路可用于检测Vout上的电压大于Vsg加上HVP 505的Vt或发生穿过二极管结构515的电流。
图6示出用于图5的高电压开关电路500的实例定时信号的实施例。图6展示接通间隔的随时间电压和放电间隔的随时间电压。电压差Vt_HVtHVN为二极管结构515的阈值电压。Vg_hvp为第一高电压晶体管505的栅极上的栅极电压，且Vt为第一高电压晶体管505的阈值电压。V*等于对于第一高电压晶体管505的栅极上的栅极电压的泄放电压Vg_hvp，其可大致等于2.8V，但如果并非可靠性威胁则可为0V。为了使Vsg-Vt尽可能接近Vsg，可通过使晶体管530结构化以具有使用中的低阈值电压来使Vt最小化。区640为用于将Vin2双态切换回到Vsg以避免晶体管530和二极管结构515的争用的窗口。此窗口在Vout已经上升到Vsg+Vt之后且在达到Vt_HVtHVN之前发生。区642为其中第一高电压晶体管505经由用于HV的节点501放电的间隔。区644为其中第一高电压晶体管505经由第二高电压晶体管510和用于Vin的节点514放电的间隔。可使用替代性定时647以等待直至Vout大致为Vt_HVTHVN，且接着将Vin2设定为0V以在复位到Vsg之前将第一高电压晶体管505的栅极的电容性电荷经由Vin2从节点517排放出去。
图7示出具有耦合到输出节点707的第一高电压晶体管705的高电压开关电路700的实例的实施例，其中第一高电压晶体管705的栅极暴露于两个二极管结构，其中所述二极管结构中的一个反馈输出电压。第一高电压晶体管705的栅极通过第一高电压晶体管705的介电区与沟道结构分离。节点716处的二极管结构715耦合到高电压开关700的输出节点707以反馈输出电压Vout，且耦合到耦合至第一高电压晶体管705的栅极的节点717。二极管结构730耦合到耦合至第一高电压晶体管705的栅极的节点717，且耦合到耦合至固定或恒定电压Vsg的节点713。Vsg可由高电压开关电路700耦合到的干线网络提供。二极管结构715可使节点717暴露于电压Vout-HVt，其中HVt为二极管结构715的阈值电压。二极管结构730可使节点717暴露于电压Vsg-Vt，其中Vt为二极管结构730的阈值电压。耦合到节点717的第一高电压晶体管705的栅极将上拉到无论哪个较大的电压。经由二极管结构715从输出节点707到第一高电压晶体管705的栅极的反馈可防止跨第一高电压晶体管705的介电区的电压进入FN体系。
高电压开关电路700包含耦合到第一高电压晶体管705和输出节点707的第二高电压晶体管710。输出节点707经安置且耦合以将来自第一高电压晶体管705的电压传递到高电压开关电路700的外部。第一高电压晶体管705经耦合以接收来自用于高电压开关电路700的高电压节点701的高电压。第二高电压晶体管710经耦合以接收到高电压开关电路700的输入信号Vin的型式。Vin的所述型式可提供到第二高电压晶体管710作为具有耦合到节点714以接收Vin的输入的反相器712的输出处的Vin的补充。第二高电压晶体管710的栅极耦合到节点713以接收Vsg，所述Vsg还提供为到反相器712的偏压。
第一高电压晶体管705可结构化为HVP，且第二高电压晶体管710可结构化为HVN。二极管结构715可由FET在二极管模式中实施。二极管结构715可布线在二极管配置中。在各种实施例中，二极管结构715可在二极管模式中使用一或多个FET结构化。所述一或多个FET可结构化为HV FET。此HV FET可以是HV n型FET。二极管结构715可结构化为高Vt装置。二极管结构715可结构化为具有高阈值电压HVt的HVN。二极管结构730可由FET在二极管模式中实施。二极管结构730可布线在二极管配置中。在各种实施例中，二极管结构730可在二极管模式中使用一或多个FET结构化。所述一或多个FET可结构化为HV FET。此HV FET可以是HVn型FET。二极管结构730可结构化为具有阈值电压Vt的HVN。二极管结构730的阈值电压Vt可通常小于二极管结构715的HVt。
晶体管720将HV节点701耦合到第一高电压晶体管705，且具有耦合到输出节点707的栅极。晶体管720可以是HV耗尽型晶体管，其具有拥有负阈值电压的n沟道结构。晶体管720的栅极耦合到输出节点707。晶体管725与晶体管720并联耦合，也将HV节点701耦合到第一高电压晶体管705。晶体管725的栅极耦合到节点709以接收Vin的补充。晶体管725可以是HV耗尽型晶体管，其具有拥有负阈值电压的n沟道结构。晶体管725可视为辅助装置。因为第一高电压晶体管705的栅极上的电压不接地，所以晶体管725可用于辅助触发接通。
第一高电压晶体管705的栅极的电容经由节点718处的晶体管735放电可用于将耦合到第一高电压晶体管的栅极的节点717上的电压往回下拉到Vsg，且确保节点717保持在约Vout-HVt。具有在节点719处耦合到Vsg的栅极的晶体管735可相对于高电压开关电路700中的其它晶体管是弱装置，使得二极管结构715很少正向偏置。弱晶体管结构化为具有穿过其沟道结构的高电阻，这可在小W/L比率下实现。晶体管735对Vin2使用其自身的定时，因此其不尝试将节点717下拉到低于Vsg。
图8示出用于图7的高电压开关电路700的实例定时信号的实施例。图8展示接通间隔的随时间电压和放电间隔的随时间电压。电压差Vt_HVtHVN为二极管结构715的阈值电压。Vg_hvp为第一高电压晶体管705的栅极上的栅极电压，且Vt为第一高电压晶体管705的阈值电压。V*由耦合到耦合至第一高电压晶体管705的栅极的节点717的两个二极管结构715和730之间的争用限定。为了使Vsg-Vt尽可能接近Vsg，可通过将二极管结构730形成为低阈值装置来使Vt最小化。区840为其中辅助晶体管725强力启动从输出节点701到二极管结构715的反馈的间隔。区842为其中第一高电压晶体管505经由用于HV的节点501放电的间隔。区844为其中第一高电压晶体管705经由第二高电压晶体管710和用于Vin的节点714放电的间隔。
图9示出具有耦合到高电压开关900的输出节点907以反馈输出电压Vout的二极管结构915的高电压开关电路900的实例的实施例。高电压开关电路900包含耦合到输出节点907的第一高电压晶体管905，以及耦合到第一高电压晶体管905和输出节点907的第二高电压晶体管910。第一高电压晶体管905具有通过第一高电压晶体管905的介电区与沟道结构分离的栅极。输出节点907经安置且耦合以将来自第一高电压晶体管905的电压传递到高电压开关电路900的外部。第一高电压晶体管905经耦合以接收来自用于高电压开关电路900的高电压节点901的高电压。第二高电压晶体管910经耦合以接收到高电压开关电路900的输入信号Vin的型式。Vin的所述型式可提供到第二高电压晶体管910作为具有耦合到节点914以接收Vin的输入的反相器912的输出处的Vin的补充。二极管结构915具有耦合到输出节点907的第一节点916，其中二极管结构915的另一端子耦合到耦合至第一高电压晶体管905的栅极的第二节点917。经由二极管结构915从输出节点907到第一高电压晶体管905的栅极的反馈可防止跨第一高电压晶体管905的介电区的电压进入FN体系。
第一高电压晶体管905可结构化为HVP，且第二高电压晶体管910可结构化为HVN。二极管结构915可由FET在二极管模式中实施。二极管结构915可布线在二极管配置中。在各种实施例中，二极管结构915可在二极管模式中使用一或多个FET结构化。所述一或多个FET可结构化为HV FET。此HV FET可以是HV n型FET。二极管结构915可结构化为高Vt装置。二极管结构915可结构化为具有高阈值电压的HVN。
晶体管920将HV节点901耦合到第一高电压晶体管905，且具有耦合到输出节点907的栅极。晶体管920可以是HV耗尽型晶体管，其具有拥有负阈值电压的n沟道结构。晶体管925与晶体管920并联耦合，也将HV节点901耦合到第一高电压晶体管905。晶体管925的栅极耦合到节点909以接收Vin的补充。晶体管925可以是HV耗尽型晶体管，其具有拥有负阈值电压的n沟道结构。晶体管925可视为辅助装置。因为第一高电压晶体管905的栅极上的电压不接地，所以晶体管925可用于辅助触发接通。
高电压开关电路900还可包含晶体管930，其经由耦合到二极管结构915的节点917耦合到第一高电压晶体管905。晶体管930的漏极可耦合到输入节点911以接收输入信号Vin。输入信号Vin可在零伏和Vsg之间切换。Vsg的电压电平的实例为3.6V。晶体管930的栅极可耦合到节点913，所述节点913可耦合到干线网络。干线网络可耦合到节点913以提供固定或恒定电压Vsg到晶体管930的栅极以及到第二高电压晶体管910的栅极，并且还提供偏压到反相器912。
被配置成使第一高电压晶体管905偏置的晶体管930还可工作以对第一高电压晶体管905进行放电。Vin可单独地施加到晶体管930和反相器912，或Vin可利用布线到节点914的晶体管930的节点911施加到反相器912。晶体管930可结构化为弱装置，因为期望从晶体管930汲取的放电电流为适度的量，从而保持二极管结构915很少正向偏置。高电压开关电路900可在无辅助晶体管925的情况下结构化，此时晶体管930为足够弱的装置而不能将二极管结构915置于明显争用状态，但足够强以对耦合到第一高电压晶体管905的栅极的节点917处的电容进行充电和放电。
当Vin双态切换到接地时，第一高电压晶体管905的栅极上的电压经由晶体管930牵拉到接地，且Vout开始上升直至其到达二极管结构915的接通点，在此点处，二极管结构915和晶体管930之间存在争用，这可用作为弱装置的晶体管930来解决。一些电流将经由二极管结构915和晶体管930从输出节点907泄放，且应低足够而不会成为节点901处供应的HV的泵上的明显负载。此泄放电流将保持第一高电压晶体管905的栅极上的电压在接通和放电期间处于Vout-Vt_HVTHVN直至Vin双态切换回到Vsg，其中Vt_HVTHVN为二极管结构915的阈值电压。此时，第一高电压晶体管905的栅极上的电压可大致为10V-4V＝6V，在一实例中，Vsg＝3.6V。第一高电压晶体管905的与其栅极相关联的部分上可存在一些捕获的电荷，但此并非大量的，且以使用例如第一高电压晶体管905等晶体管的HV开关的常规设计发生。
图10示出用于图9的高电压开关电路900的实例定时信号的实施例。图10展示接通间隔的随时间电压和放电间隔的随时间电压。电压差Vt_HVtHVNN为二极管结构915的阈值电压。Vg_hvp为第一高电压晶体管905的栅极上的栅极电压。Vhvd2为跨晶体管925的电压。区1040为其中辅助晶体管925强力启动到二极管结构915的反馈过程的时间间隔。区1042为其中第一高电压晶体管905经由用于HV的节点901放电的时间间隔。区1044为其中第一高电压晶体管505经由第二高电压晶体管910和用于Vin的节点914放电的时间间隔。
图11示出可与高电压开关电路1100一起操作的实例感测电路1103的实施例。高电压开关电路1100具有二极管结构1115，其耦合到高电压开关1100的输出节点1107以反馈输出电压。输出节点1107耦合回到感测电路1103。高电压开关电路1100包含耦合到输出节点1107的第一高电压晶体管1105，以及耦合到第一高电压晶体管1105和输出节点1107的第二高电压晶体管1110。
第一高电压晶体管1105具有通过第一高电压晶体管1105的介电区和输出1107与沟道结构分离的栅极。输出节点1107经安置且耦合以将来自第一高电压晶体管1105的电压传递到高电压开关电路1100的外部。第一高电压晶体管1105经耦合以接收来自用于高电压开关电路1100的高电压节点1101的高电压。第二高电压晶体管1110经耦合以接收到高电压开关电路1100的输入信号Vin的型式。Vin的所述型式可提供到第二高电压晶体管1110作为具有耦合到节点1114以接收Vin的输入的反相器1112的输出处的Vin的补充。二极管结构1115具有耦合到输出节点1107的第一节点1116，其中二极管结构1115的另一端子耦合到耦合至第一高电压晶体管1105的栅极的第二节点1117。经由二极管结构1115从输出节点1107到第一高电压晶体管1105的栅极的反馈可防止跨第一高电压晶体管1105的介电区的电压进入FN体系。
第一高电压晶体管1105可结构化为HVP，且第二高电压晶体管1110可结构化为HVN。二极管结构1115可由FET在二极管模式中实施。二极管结构1115可布线在二极管配置中。在各种实施例中，二极管结构1115可在二极管模式中使用一或多个FET结构化。所述一或多个FET可结构化为HV FET。此HV FET可以是HV n型FET。二极管结构1115可结构化为高Vt装置。二极管结构1115可结构化为具有高阈值电压的HVN。
高电压开关电路1100可包含晶体管1120，其将HV节点1101耦合到第一高电压晶体管1105。晶体管1120可以是HV耗尽型晶体管，其具有拥有负阈值电压的n沟道结构。晶体管1120的栅极耦合到输出节点1107。高电压开关电路1100还可包含晶体管1130，其经由耦合到二极管结构1115的节点1117耦合到第一高电压晶体管1105。晶体管1130的漏极可耦合到输入节点1111以从感测电路1103接收信号VA。感测电路1103可耦合到节点1108以接收第二输入信号Vin2，所述第二输入信号可在零伏和Vsg之间切换且供应为VA。Vsg的电压电平的实例为3.6V。晶体管1130的栅极可耦合到节点1113，所述节点1113可耦合到干线网络。干线网络可耦合到节点1113以提供固定或恒定电压Vsg到晶体管1130的栅极以及到第二高电压晶体管1110的栅极，并且还提供偏压到反相器1112。
感测电路1103可用于检测输出节点1107上的电压Vout大于固定或恒定电压Vsg加上第一高电压晶体管1105的阈值电压或发生穿过二极管结构1115的电流。电压Vdelta可限定针对触发将VA从0V双态切换到Vsg的容限。临界阈值电压VtCrit可相对于二极管结构1115的阈值电压Vt_HVtHVN和Vdelta限定为VtCrit等于Vt_HVtHVN-Vdelta。感测电路1103的逻辑可相对于Vsg和VtCrit结构化。在Vin2等于Vsg的情况下，VA等于Vsg，而与Vout无关。在Vin2等于0V的情况下，Vout可小于VtCrit，其中VA等于0V。在Vin2等于0V的情况下，Vout可大于VtCrit，其中VA等于0V。Vin2可在已触发感测电路1103之后的任何时间安全地从0V双态切换回到Vsg，而无与二极管结构1115争用的风险。
例如感测电路1103等感测电路可实施于图5的HV开关电路500、图7的HV开关电路700、图9的HV电路900、图11的HV开关电路1100或其它类似的HV电路中，具有适当修改。用于HV开关电路的这些感测电路提供一种机制以防止跨HV开关电路的HV转变晶体管的介电区的电压进入佛勒-诺特海姆体系，其中所述感测电路被布置成检测耦合到HV开关电路的HV转变晶体管的输出节点上的电压或发生穿过HV开关电路的反馈二极管结构的电流。
如本文所教示的例如图5的高电压开关电路500、图7的高电压开关电路700、图9的高电压开关电路900和图11的高电压开关电路1100等各种高电压开关电路可包含控制电路系统以控制输入信号的定时，从而防止跨经耦合以将HV提供到输出节点的其HV晶体管的介电区的电压进入佛勒-诺特海姆体系。在此高电压开关电路实施于存储器装置中的情况下，高电压开关电路可实施于用于存储器装置的存储器阵列的行解码器电路中。举例来说，高电压开关电路可以是图4的存储器装置400的行解码器412控制电路系统的部分。定时信号可由实施如本文所教示的HV开关电路的逻辑电路系统(例如存储器装置的状态机)提供。高电压可由存储器的机载电荷泵提供，正如在整个存储器中使用的一些中间电压。各种实施例中使用的Vsg电压可由外部电源经由存储器装置的专用引脚提供，或可从Vcc供应电压加压，这取决于给定的特定存储器裸片的规格书。举例来说，如果Vcc为1.8V且Vsg将为3.6V，则Vsg从1.8V加压。
如本文所教示的HV开关电路的实施例可在对于其实施HV开关电路的存储器裸片中结构化。逻辑、HV开关电路和模拟电路系统可在存储器裸片上在装置的存储器阵列下结构化。存储器阵列下的电路系统可被实施为存储器裸片的互补金属氧化物半导体(CMOS)电路系统的一部分。或者，HV开关电路可内置有单独裸片上的CMOS电路，其中所述单独裸片接合到存储器装置的存储器阵列裸片。本文所论述的HV电路中展示的装置展示特定载流子型晶体管。或者，相对型FET或其它晶体管可以在适当修改的情况下使用以实施通过使用反馈二极管结构提供的反馈机制。
图12是控制高电压开关的实例方法1200的实施例的特征的流程图。在1210处，在高电压开关处接收低电压输入。高电压开关具有耦合到第二高电压晶体管的第一高电压晶体管，其中第一高电压晶体管具有通过介电区与沟道结构分离的第一栅极。在1220处，从高电压开关的输出节点传递高电压。所述输出节点耦合到第一高电压晶体管和第二高电压晶体管且安置于第一高电压晶体管和第二高电压晶体管之间。第二高电压晶体管经耦合以接收低电压输入的补充，且第一高电压晶体管经耦合以存取高电压的源。在1230处，通过使用经由二极管结构从输出节点到第一高电压晶体管的栅极的反馈防止跨介电区的电压进入佛勒-诺特海姆体系。
方法1200的变型或类似于方法1200的方法可包含若干不同实施例，所述不同实施例可取决于这些方法的应用和/或其中实施这些方法的存储器装置的架构而组合。此些变型可包含，在第三高电压晶体管耦合到第一高电压晶体管的栅极的情况下，使耦合到第三高电压晶体管的输入电压接地持续低电压输入切换到接地的周期，以及在输出节点处的电压达到二极管结构的阈值电压之前将到第三高电压晶体管的输入电压切换回到低偏置电压。
方法1200的变型或类似于方法1200的方法可包含通过将低电压输入的补充施加到与第二高电压耗尽晶体管并联布置的第一高电压耗尽晶体管的第一栅极来开始反馈。第一和第二高电压耗尽晶体管耦合到第一高电压晶体管且耦合到高电压的源，其中第二高电压耗尽晶体管具有耦合到输出节点的第二栅极。
方法1200的变型或类似于方法1200的方法可包含经由耦合到高电压的源的节点对第一高电压晶体管的栅极电容进行放电。在经由耦合到高电压的源的节点使栅极电容放电之后，栅极电容可经由耦合到第一高电压晶体管的栅极的偏置高电压晶体管进一步放电。
在各种实施例中，高电压开关电路包括具有通过介电区与沟道结构分离的第一栅极的第一高电压晶体管，其中第一高电压晶体管经耦合以从高电压开关电路的高电压节点接收高电压。第二高电压晶体管耦合到第一高电压晶体管，其中第二高电压晶体管经耦合以接收到高电压开关电路的输入信号的型式。输出节点安置于第一高电压晶体管和第二高电压晶体管之间且耦合到第一高电压晶体管和第二高电压晶体管，其中输出节点经耦合以将来自第一高电压晶体管的电压传递到高电压开关电路的外部。二极管结构具有耦合到输出节点的第一节点和耦合到第一栅极的第二节点。二极管结构可在二极管模式中包含一或多个FET。
此高电压开关电路的变型或类似的高电压开关电路可包含若干不同实施例，所述若干不同实施例可取决于此些高电压开关电路的应用和/或其中实施此些高电压开关电路的架构而组合。此些高电压开关电路可包含将第一高电压晶体管耦合到高电压节点的第三高电压晶体管，所述第三高电压晶体管具有耦合到输出节点的第二栅极。
此高电压开关电路的变型或类似的高电压开关电路可包含第一高电压晶体管耦合到干线网络以允许在高电压开关电路起始到导通状态期间第一栅极初始接地。高电压开关电路可包含第二二极管结构以耦合到干线网络。高电压开关电路还可包含彼此并联布置的第三高电压晶体管和第四高电压晶体管，其中第三高电压晶体管和第四高电压晶体管将第一高电压晶体管耦合到高电压节点，其中第三高电压晶体管具有耦合到输出节点的第二栅极。
此高电压开关电路的变型或类似的高电压开关电路可包含第一高电压晶体管耦合到干线网络以允许在高电压开关电路起始到导通状态期间第一栅极初始接地，其中第五高电压晶体管具有经耦合以接收干线电压的栅极和可在干线电压和0V之间切换的输入，其中第五高电压晶体管耦合到第一晶体管。
此高电压开关电路的变型或类似的高电压开关电路可包含控制电路系统以控制输入信号和第二输入信号的定时，从而防止跨介电区的电压进入佛勒-诺特海姆体系。变型可包含感测电路以防止跨介电区的电压进入佛勒-诺特海姆体系，其中所述感测电路被布置成检测输出节点上的电压或发生穿过二极管结构的电流，且生成到耦合到第一高电压晶体管的第五高电压晶体管的第二输入信号。
在各种实施例中，一种存储器装置可包括存储器单元群组；以及高电压开关电路，其用以将电压提供到耦合到所述存储器单元群组的一或多个存取线。所述高电压开关电路可包含：p沟道FET，所述P沟道FET具有通过介电区与沟道结构分离的第一栅极，所述p沟道FET为耦合到高电压开关电路的高电压节点的高电压晶体管；n沟道FET，其耦合到p沟道FET，所述n沟道FET为经耦合以接收到高电压开关电路的输入信号的补充的高电压晶体管；输出节点，其耦合到p沟道FET和n沟道FET，所述输出节点安置于p沟道FET和n沟道FET之间，其中所述输出节点经耦合以传递来自p沟道FET的导向所述一或多个存取线的电压；以及二极管结构，其具有耦合到输出节点的第一节点和耦合到第一栅极的第二节点；以及控制电路系统，其用以控制到高电压开关电路的信号的定时以防止跨介电区的电压进入佛勒-诺特海姆体系。二极管结构可在二极管模式中包含一或多个n沟道FET。
此存储器装置的变型或类似的存储器装置可包含若干不同实施例，所述若干不同实施例可取决于此些存储器装置的应用和/或其中实施此些存储器装置的架构而组合。此些存储器装置可包含具有耦合到p沟道FET和高电压节点的高电压耗尽n沟道FET的高电压开关电路，其中所述高电压耗尽n沟道FET具有耦合到输出节点的第二栅极。
此存储器装置的变型或类似的存储器装置可包含所述高电压开关电路具有经耦合以接收固定输入信号且耦合到第一栅极的第二二极管结构，且具有彼此并联布置的第一高电压耗尽n沟道场效应和第二高电压耗尽n沟道场效应，其中所述第一和第二高电压耗尽n沟道场效应耦合到p沟道FET且耦合到高电压节点。第一高电压耗尽n沟道场效应可具有耦合到输出节点的第二栅极，且第二高电压耗尽n沟道场效应可具有经耦合以接收输入信号的补充的第二栅极。高电压开关电路可包含耦合到二极管结构和第一栅极的第二高电压n沟道FET。第二高电压n沟道FET可具有经耦合以接收固定输入信号的栅极，且可具有经耦合以接收由控制电路系统控制的输入信号中的一个的漏极。
此存储器装置的变型或类似的存储器装置可包含所述高电压开关电路具有耦合到第一栅极的第二高电压n沟道FET，其中所述第二高电压n沟道FET具有耦合到固定输入信号的栅极且具有经耦合以接收输入信号的漏极。高电压开关电路还可具有彼此并联布置的第一高电压耗尽n沟道场效应和第二高电压耗尽n沟道场效应，其中所述第一和第二高电压耗尽n沟道场效应耦合到p沟道FET且耦合到高电压节点。第一高电压耗尽n沟道场效应可具有耦合到输出节点的第二栅极，且第二高电压耗尽n沟道场效应可具有经耦合以接收输入信号的补充的第二栅极。输入信号可在固定输入信号的电压或零伏之间改变。
图13是本文所论述的技术(例如，方法)中的任何一或多种可在上面执行的实例机器1300的实施例的框图。在替代实施例中，机器1300可以充当独立装置或可以连接(例如，联网)到其它机器。在联网部署中，机器1300可在服务器-客户端网络环境中作为服务器机器、客户端机器或两者操作。在实例中，机器1300可充当对等(P2P)(或其它分布式)网络环境中的对等机器。机器1300可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络电器、IoT装置、汽车系统，或能够执行(循序或以其它方式)指定将由所述机器采取的动作的指令的任何机器。此外，虽然仅说明单个机器，但术语“机器”也应被视为包含个别地或共同地执行指令集(或多个指令集)以执行所述方法中的任一或多种(例如，云计算、软件即服务(SaaS)、其它计算机丛集配置)的任何机器集合。实例机器1300可被布置成在图1的环境100中操作。实例机器1300可包含一或多个存储器装置，其具有包含如本文中且相对于图2的存储器阵列200、图3的存储器阵列300和图4的存储器装置400所论述的一或多个HV开关电路的结构。
如本文中所描述，实例可以包含逻辑、组件、装置、封装或机制，或者可以通过逻辑、组件、装置、封装或机制操作。电路系统是在包含硬件(例如，简单电路、门、逻辑等)的有形实体中实施的电路的总集(例如，集合)。电路系统成员可随时间推移和基础硬件变化而为灵活的。电路系统包含当操作时可单独或组合地执行特定任务的成员。在实例中，可以不可改变地设计电路系统的硬件以实行特定操作(例如，硬连线)。在实例中，电路系统的硬件可包含可变连接的物理组件(例如，执行单元、晶体管、简单电路等)，包含以物理方式修改(例如，不变的集结粒子的磁、电、可移动放置等)以编码特定操作的指令的机器可读介质。在连接物理组件时，硬件构成的基础电性质例如从绝缘体改变成导体，或反之亦然。指令使得参与的硬件(例如，执行单元或负载机构)能够经由可变连接以硬件创建电路系统的成员以当在操作中时实行特定任务的部分。因此，当装置操作时计算机可读介质以通信方式耦合到电路系统的其它组件。在实例中，物理组件中的任一个可在一个以上电路系统的一个以上成员中使用。举例来说，在操作下，执行单元可在一个时间点处用于第一电路系统的第一电路中，并且由第一电路系统中的第二电路再使用，或在不同时间处由第二电路系统中的第三电路再使用。
机器(例如，计算机系统)1300，例如(但不限于)计算机系统或包含例如图1的主机装置105、存储器装置110等的系统，可包含处理器1302，所述处理器可以是硬件处理器(例如CPU、GPU)、硬件处理器核心或其任何组合(例如存储器处理装置115等)。机器1300可包含主存储器1304和静态存储器1306，其中的一些或全部可经由互链路(例如，总线)1308彼此通信。机器1300可进一步包含显示装置1310、字母数字输入装置1312(例如，键盘)和用户接口(UI)导航装置1314(例如，鼠标)。在实例中，显示装置1310、输入装置1312和UI导航装置1314可以是触摸屏显示器。机器1300可另外包含大容量存储装置(例如，驱动单元)1321、信号生成装置1318(例如，扬声器)、网络接口装置1320和一或多个传感器1316，例如全球定位系统(GPS)传感器、指南针、加速计或其它传感器。机器1300可包含输出控制器1328，例如串行(例如，USB、并行或其它有线或无线(例如，红外(IR)、近场通信(NFC)等)连接来通信或控制一或多个外围装置(例如，打印机、读卡器等)。
机器1300可包含机器可读介质1322，上面存储体现本文中所描述的技术或功能中的任何一或多个或由本文中所描述的技术或功能中的任何一或多个利用的数据结构或指令1324(例如，软件)的一或多个集合。指令1324还可在其由机器1300执行期间完全或至少部分地驻留在主存储器1304内、静态存储器1306内、大容量存储装置1321内，或处理器1302内。在一实例中，处理器1302、主存储器1304、静态存储器1306或大容量存储装置1321的一个或任何组合可构成机器可读介质1322。
虽然机器可读介质1322示出为单个介质，但术语“机器可读介质”可包含被配置成存储所述一或多个指令1324的单个介质或多个介质(例如，集中式或分布式数据库，或相关联高速缓存和服务器)。
术语“机器可读介质”可包含能够存储、编码或携载供机器1300执行的指令且致使机器1300执行本公开的技术中的任何一或多种或能够存储、编码或携载由此些指令使用或与此些指令相关联的数据结构的任何介质。非限制性机器可读介质实例可以包含固态存储器以及光学和磁性介质。在一实例中，集结式机器可读介质包括具有拥有不变(例如，静止)质量的多个粒子的机器可读介质。因此，集结式机器可读介质是非暂时性传播信号。集结式机器可读介质的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如，EPROM、EEPROM)和快闪存储器装置；磁盘，例如内部硬盘和可拆卸式磁盘；磁光盘；以及压缩光盘-ROM(CD-ROM)和数字多功能光盘-只读存储器(DVD-ROM)盘。
指令1324(例如，软件、程序、操作系统(OS)等)或其它数据存储在大容量存储装置1321上，可由存储器1304存取以供处理器1302使用。存储器1304(例如，DRAM)通常是快速但易失性的，且因此为与大容量存储装置1321(例如，SSD)不同类型的存储装置，所述大容量存储装置1321适合于长期存储，包含在处于“断开”状态中时。用户或机器1300正在使用的指令1324或数据通常被加载到存储器1304中以供处理器1302使用。当存储器1304已满时，可分配来自大容量存储装置1321的虚拟空间以补充存储器1304；然而，因为大容量存储装置1321通常比存储器1304慢且写入速度通常比读取速度慢至少两倍，所以虚拟存储器的使用归因于存储装置时延可能极大地降低用户体验(相比于存储器1304，例如DRAM)。此外，用于虚拟存储器的大容量存储装置1321的使用可能极大地缩短大容量存储装置1321的使用寿命。
与虚拟存储器相比，虚拟存储器压缩(例如，
Figure BDA0003625431580000271
内核特征“ZRAM”)使用存储器的部分作为经压缩块存储以避免对大容量存储装置1321的分页。分页在经压缩块中发生直到将这些数据写入到大容量存储装置1321是适当的。虚拟存储器压缩增加存储器1304的可用大小，同时减少大容量存储装置1321上的磨损。
针对移动电子装置或移动存储装置而优化的存储装置传统上包含MMC固态存储装置(例如，微安全数字(microSDTM)卡等)。MMC装置包含与主机装置的若干并行接口(例如，8位并行接口)，且通常为从主机装置可移除及分离的组件。相比之下，eMMCTM装置附接到电路板且视为主机装置的组件，其读取速度比得上基于SATA的SSD装置。然而，对移动装置性能的需求持续增加，以便完全实现虚拟或扩增现实装置，利用增加的网络速度等。响应于此需求，存储装置已经从并行转变到串行通信接口。包含控制器和固件的UFS装置使用具有专用读取/写入路径的低电压差分信令(LVDS)串行接口与主机通信，从而进一步推进了更高的读取/写入速度。
指令1324可使用发射介质经由网络接口装置1320利用若干传递协议中的任一个(例如，帧中继、因特网协议(IP)、发射控制协议(TCP)、用户数据报协议(UDP)、超文本传递协议(HTTP)等)在通信网络1326上进一步发射或接收。实例通信网络可包含局域网(LAN)、广域网(WAN)、包数据网络(例如，因特网)、移动电话网络(例如，蜂窝式网络)、普通老式电话(POTS)网络和无线数据网络(例如，被称为
Figure BDA0003625431580000272
的电气电子工程师学会(IEEE)802.11标准系列、被称为
Figure BDA0003625431580000273
的IEEE 802.16标准系列)、IEEE 802.15.4标准系列、对等(P2P)网络等等。在实例中，网络接口装置1320可以包含一或多个物理插口(例如，以太网、同轴或电话插口)或者一或多个天线以连接到通信网络1326。在实例中，网络接口装置1320可以包含多个天线以使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一种进行无线通信。术语“发射介质”应被视为包含能够存储、编码或携载用于由机器1300执行的指令的任何有形介质，并且包含传播数字或模拟通信信号或其它有形介质以便于此些软件的通信的工具。
以下是根据本文中的教示的装置和方法的实例实施例。
实例高电压开关电路1可包括：第一高电压晶体管，其具有通过介电区与沟道结构分离的第一栅极，所述第一高电压晶体管经耦合以接收来自高电压开关电路的高电压节点的高电压；第二高电压晶体管，其耦合到第一高电压晶体管，所述第二高电压晶体管经耦合以接收到高电压开关电路的输入信号的型式；输出节点，其安置于第一高电压晶体管和第二高电压晶体管之间且耦合到第一高电压晶体管和第二高电压晶体管，其中所述输出节点经耦合以将来自第一高电压晶体管的电压传递到高电压开关电路的外部；以及二极管结构，其具有耦合到输出节点的第一节点和耦合到第一栅极的第二节点。
实例高电压开关电路2可包含实例高电压开关电路1的特征，且可包含将第一高电压晶体管耦合到高电压节点的第三高电压晶体管，所述第三高电压晶体管具有耦合到输出节点的第二栅极。
实例高电压开关电路3可包含先前实例高电压开关电路中的任一个的特征，且可包含所述二极管结构在二极管模式中包含一或多个场效应晶体管。
实例高电压开关电路4可包含先前实例高电压开关电路中的任一个的特征，且可包含所述第一高电压晶体管耦合到干线网络以允许在高电压开关电路起始到导通状态期间第一栅极初始接地。
实例高电压开关电路5可包含实例高电压开关电路4和先前实例高电压开关电路中的任一个的特征，且可包含所述高电压开关电路包含：第二二极管结构以耦合到干线网络；以及彼此并联布置的第三高电压晶体管和第四高电压晶体管，所述第三高电压晶体管和所述第四高电压晶体管将第一高电压晶体管耦合到高电压节点，所述第三高电压晶体管具有耦合到输出节点的第二栅极。
实例高电压开关电路6可包含实例高电压开关电路4和先前实例高电压开关电路中的任一个的特征，且可包含第五高电压晶体管，所述第五高电压晶体管具有经耦合以接收干线电压的栅极和可在干线电压和0V之间切换的输入，其中所述第五高电压晶体管耦合到第一晶体管。
实例高电压开关电路7可包含先前实例高电压开关电路中的任一个的特征，且可包含控制电路系统以控制输入信号和第二输入信号的定时，从而防止跨介电区的电压进入佛勒-诺特海姆体系。
实例高电压开关电路8可包含先前实例高电压开关电路中的任一个的特征，且可包含感测电路以防止跨介电区的电压进入佛勒-诺特海姆体系，其中所述感测电路被布置成检测输出节点上的电压或发生穿过二极管结构的电流，且生成到耦合到第一高电压晶体管的第五高电压晶体管的第二输入信号。
在实例高电压开关电路9中，实例高电压开关电路1到8的高电压开关电路中的任一个可与同实例系统相关联的存储器装置一起操作，所述实例系统包括主机处理器以及在主机处理器和存储器装置之间延伸的通信总线。
在实例高电压开关电路10中，实例高电压开关电路1到9的高电压开关电路中的任一个可被修改为包含实例高电压开关电路1到9的另一实例高电压开关电路中呈现的任何结构。
在实例高电压开关电路11中，与实例高电压开关电路1到10的实例高电压开关电路相关联的任何设备可进一步包含被配置成将指令存储为物理状态的机器可读存储装置，其中所述指令可用于执行所述设备的一或多个操作。
在实例高电压开关电路12中，实例高电压开关电路1到11的高电压开关电路中的任一个可经调适和操作以执行根据以下实例方法1-5的方法中的任一个的操作。
实例存储器装置1可包括：存储器单元群组；以及高电压开关电路，其用以将电压提供到耦合到所述存储器单元群组的一或多个存取线，所述高电压开关电路包含：p沟道场效应晶体管，所述p沟道场效应晶体管具有通过介电区与沟道结构分离的第一栅极，所述p沟道场效应晶体管是耦合到高电压开关电路的高电压节点的高电压晶体管；n沟道场效应晶体管，其耦合到p沟道场效应晶体管，所述n沟道场效应晶体管是经耦合以接收到高电压开关电路的输入信号的补充的高电压晶体管；输出节点，其耦合到p沟道场效应晶体管和n沟道场效应晶体管，所述输出节点安置于p沟道场效应晶体管和n沟道场效应晶体管之间，其中所述输出节点经耦合以传递来自p沟道场效应晶体管的导向所述一或多个存取线的电压；以及二极管结构，其具有耦合到输出节点的第一节点和耦合到第一栅极的第二节点；以及控制电路系统，其用以控制到高电压开关电路的信号的定时以防止跨介电区的电压进入佛勒-诺特海姆体系。
实例存储器装置2可包含实例存储器装置1的特征，且可包含所述高电压开关电路包含耦合到p沟道场效应晶体管和高电压节点的高电压耗尽n沟道场效应晶体管，所述高电压耗尽n沟道场效应晶体管具有耦合到输出节点的第二栅极。
实例存储器装置3可包含前述实例存储器装置中的任一个的特征，且可包含所述二极管结构在二极管模式中包含一或多个n沟道场效应晶体管。
实例存储器装置4可包含前述实例存储器装置中的任一个的特征，且可包含所述高电压开关电路包含：经耦合以接收固定输入信号且耦合到第一栅极的第二二极管结构；以及彼此并联布置的第一高电压耗尽n沟道场效应和第二高电压耗尽n沟道场效应，其中所述第一和第二高电压耗尽n沟道场效应耦合到p沟道场效应晶体管且耦合到高电压节点，所述第一高电压耗尽n沟道场效应具有耦合到输出节点的第二栅极，且所述第二高电压耗尽n沟道场效应具有经耦合以接收输入信号的补充的第二栅极。
实例存储器装置5可包含前述实例存储器装置中的任一个的特征，且可包含所述高电压开关电路包含耦合到二极管结构和第一栅极的第二高电压n沟道场效应晶体管，所述第二高电压n沟道场效应晶体管具有经耦合以接收固定电压的栅极且具有经耦合以接收由控制电路系统控制的输入信号中的一个的漏极。
实例存储器装置6可包含前述实例存储器装置中的任一个的特征，且可包含所述高电压开关电路包含：耦合到第一栅极的第二高电压n沟道场效应晶体管，所述第二高电压n沟道场效应晶体管具有耦合到固定输入信号的栅极且具有经耦合以接收输入信号的漏极；以及彼此并联布置的第一高电压耗尽n沟道场效应和第二高电压耗尽n沟道场效应，其中所述第一和第二高电压耗尽n沟道场效应耦合到p沟道场效应晶体管且耦合到高电压节点，所述第一高电压耗尽n沟道场效应具有耦合到输出节点的第二栅极，且所述第二高电压耗尽n沟道场效应具有经耦合以接收输入信号的补充的第二栅极。
实例存储器装置7可包含实例存储器装置6的特征和前述实例存储器装置中的任一个的特征，且可包含所述输入信号在固定输入信号的电压或零伏之间改变。
在实例存储器装置8中，实例存储器装置1到7的存储器装置中的任一个可包含并入到电子存储器装置中的存储器装置，所述电子存储器装置进一步包括主机处理和器在主机处理器与存储器装置之间延伸的通信总线。
在实例存储器装置9中，实例存储器装置1到8的存储器装置中的任一个可被修改为包含实例存储器装置1到8的另一实例存储器装置中呈现的任何结构。
在实例存储器装置10中，实例存储器装置1到9的存储器装置中的任一个的任何设备可进一步包含被配置成将指令存储为物理状态的机器可读存储装置，其中所述指令可用于执行所述设备的一或多个操作。
在实例存储器装置11中，实例存储器装置1到10的存储器装置中的任一个可经调适和操作以执行根据以下实例方法1-5的方法中的任一个的操作。
控制高电压开关的实例方法1可包括：在高电压开关处接收低电压输入，所述高电压开关具有耦合到第二高电压晶体管的第一高电压晶体管，所述第一高电压晶体管具有通过介电区与沟道结构分离的第一栅极；从高电压开关的输出节点传递高电压，所述输出节点耦合到第一高电压晶体管和第二高电压晶体管且安置于第一高电压晶体管和第二高电压晶体管之间，其中所述第二高电压晶体管经耦合以接收低电压输入的补充，且所述第一高电压晶体管经耦合以存取高电压的源；以及通过使用经由二极管结构从输出节点到第一高电压晶体管的栅极的反馈防止跨介电区的电压进入佛勒-诺特海姆体系。
控制高电压开关的实例方法2可包含控制高电压开关的实例方法1的特征，且可包含：使耦合到耦合至第一高电压晶体管的栅极的第三高电压晶体管的输入电压接地持续低电压输入切换到接地的周期，以及在输出节点处的电压达到二极管结构的阈值电压之前将到第三高电压晶体管的输入电压切换回到低偏置电压。
控制高电压开关的实例方法3可包含控制高电压开关的前述实例方法中的任一个的特征，且可包含：通过将低电压输入的补充施加到与第二高电压耗尽晶体管并联布置的第一高电压耗尽晶体管的第一栅极而开始所述反馈，其中所述第一和第二高电压耗尽晶体管耦合到第一高电压晶体管且耦合到高电压的源，所述第二高电压耗尽晶体管具有耦合到输出节点的第二栅极。
控制高电压开关的实例方法4可包含控制高电压开关的前述实例方法中的任一个的特征，且可包含经由耦合到高电压的源的节点对第一高电压晶体管的栅极电容进行放电。
控制高电压开关的实例方法5可包含控制高电压开关的前述实例方法中的任一个的特征，且可包含在经由耦合到高电压的源的节点对栅极电容进行放电之后经由耦合到第一高电压晶体管的栅极的偏置高电压晶体管进一步对栅极电容进行放电。
在控制高电压开关的实例方法6中，控制高电压开关的实例方法1-5中的任一个可由电子系统执行，所述电子系统包含主机处理器以及在主机处理器和存储器装置之间延伸的通信接口。
在控制高电压开关的实例方法7中，控制高电压开关的实例方法1-6中的任一个可被修改为包含控制高电压开关的方法实例1-8中的任何其它方法中陈述的操作。
在控制高电压开关的实例方法8中，控制高电压开关的实例方法1-7中的任一个可至少部分通过使用作为物理状态存储在一或多个机器可读存储装置中的指令来实施。
控制高电压开关的实例方法9可包含控制高电压开关的先前实例方法1-8中的任一个的特征，且可包含执行与实例高电压开关电路1到12和实例存储器装置1-11的任何特征相关联的功能。
存储在由一或多个处理器执行时致使机器执行操作的指令的实例机器可读存储装置1可包括用以执行与实例高电压开关电路1到12和实例存储器装置1-11的任何特征相关联的功能或执行与实例方法1-9的任何特征相关联的方法的指令。
在各种实例中，本文中所描述的组件、控制器、处理器、单元、引擎或表可尤其包含存储于物理装置上的物理电路系统或固件。如本文中所使用，“处理器装置”意指任何类型的计算电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(DSP)，或任何其它类型的处理器或处理电路，包含处理器或多核心装置的群组。
如本文所使用，操作存储器单元包含从存储器单元读取、对存储器单元写入或擦除存储器单元。使存储器单元置于既定状态中的操作在本文中称为“编程”，且可以包含对存储器单元写入或从存储器单元擦除两者(即，存储器单元可编程到擦除状态)。
本文中描述的方法实例可以至少部分地由机器或计算机实施。一些实例可以包含编码有指令的计算机可读介质或机器可读介质，所述指令可操作以配置电子装置以执行如以上实例中描述的方法。此些方法的实施方案可包含代码，例如微码、汇编语言代码、高级语言代码等。此代码可包含用于执行各种方法的计算机可读指令。代码可以形成计算机程序产品的部分。此外，代码可例如在执行期间或在其它时间有形地存储于一或多个易失性或非易失性有形计算机可读介质上。这些有形计算机可读介质的实例可包含(但不限于)硬盘、可拆卸式磁盘、可移动光盘(例如，紧凑型光盘和数字视频光盘)、盒式磁带、存储卡或棒、RAM、ROM、SSD、UFS装置、eMMC装置等等。
尽管本文中已说明且描述特定实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置可以取代所展示的特定实施例。各种实施例使用本文中所描述的实施例的排列及/或组合。以上描述既定是说明性而非限制性的，且本文中采用的措词或术语是出于描述的目的。另外，在前述详细描述中，可以看出，出于精简本公开的目的将各种特征一起分组在单个实施例中。在研究以上描述后，以上实施例的组合和其它实施例对于所属领域的技术人员将是显而易见的。

Claims (20)

1.一种高电压开关电路，其包括：
第一高电压晶体管，其具有通过介电区与沟道结构分离的第一栅极，所述第一高电压晶体管经耦合以从所述高电压开关电路的高电压节点接收高电压；
第二高电压晶体管，其耦合到所述第一高电压晶体管，所述第二高电压晶体管经耦合以接收到所述高电压开关电路的输入信号的型式；
输出节点，其安置于所述第一高电压晶体管和所述第二高电压晶体管之间且耦合到所述第一高电压晶体管和所述第二高电压晶体管，其中所述输出节点经耦合以将来自所述第一高电压晶体管的电压传递到所述高电压开关电路的外部；以及
二极管结构，其具有耦合到所述输出节点的第一节点和耦合到所述第一栅极的第二节点。
2.根据权利要求1所述的高电压开关电路，其中所述高电压开关电路包含将所述第一高电压晶体管耦合到所述高电压节点的第三高电压晶体管，所述第三高电压晶体管具有耦合到所述输出节点的第二栅极。
3.根据权利要求1所述的高电压开关电路，其中所述二极管结构在二极管模式中包含一或多个场效应晶体管。
4.根据权利要求1所述的高电压开关电路，其中所述第一高电压晶体管耦合到干线网络以允许在所述高电压开关电路起始到导通状态期间所述第一栅极初始接地。
5.根据权利要求4所述的高电压开关电路，其中所述高电压开关电路包含：
第二二极管结构，其耦合到所述干线网络；以及
彼此并联布置的第三高电压晶体管和第四高电压晶体管，所述第三高电压晶体管和所述第四高电压晶体管将所述第一高电压晶体管耦合到所述高电压节点，所述第三高电压晶体管具有耦合到所述输出节点的第二栅极。
6.根据权利要求4所述的高电压开关电路，其中所述高电压开关电路包含第三高电压晶体管，所述第三高电压晶体管具有经耦合以接收干线电压的栅极和可在所述干线电压和0V之间切换的输入，其中所述第三高电压晶体管耦合到所述第一晶体管。
7.根据权利要求1所述的高电压开关电路，其中所述高电压开关电路包含控制电路系统以控制所述输入信号和第二输入信号的定时，从而防止跨所述介电区的电压进入佛勒-诺特海姆体系。
8.根据权利要求1所述的高电压开关电路，其中所述高电压开关电路包含感测电路以防止跨所述介电区的电压进入佛勒-诺特海姆体系，其中所述感测电路被布置成检测所述输出节点上的电压或发生穿过所述二极管结构的电流，且生成到耦合到所述第一高电压晶体管的第三高电压晶体管的第二输入信号。
9.一种存储器装置，其包括：
存储器单元群组；以及
高电压开关电路，其用以将电压提供到耦合到所述存储器单元群组的一或多个存取线，所述高电压开关电路包含：
p沟道场效应晶体管，所述p沟道场效应晶体管具有通过介电区与沟道结构分离的第一栅极，所述p沟道场效应晶体管是耦合到所述高电压开关电路的高电压节点的高电压晶体管；
n沟道场效应晶体管，其耦合到所述p沟道场效应晶体管，所述n沟道场效应晶体管是经耦合以接收到所述高电压开关电路的输入信号的补充的高电压晶体管；
输出节点，其耦合到所述p沟道场效应晶体管和所述n沟道场效应晶体管，所述输出节点安置于所述p沟道场效应晶体管和所述n沟道场效应晶体管之间，其中所述输出节点经耦合以传递来自所述p沟道场效应晶体管的导向所述一或多个存取线的电压；以及
二极管结构，其具有耦合到所述输出节点的第一节点和耦合到所述第一栅极的第二节点；以及
控制电路系统，其用以控制到所述高电压开关电路的信号的定时以防止跨所述介电区的电压进入佛勒-诺特海姆体系。
10.根据权利要求9所述的存储器装置，其中所述高电压开关电路包含耦合到所述p沟道场效应晶体管和所述高电压节点的高电压耗尽n沟道场效应晶体管，所述高电压耗尽n沟道场效应晶体管具有耦合到所述输出节点的第二栅极。
11.根据权利要求9所述的存储器装置，其中所述二极管结构在二极管模式中包含一或多个n沟道场效应晶体管。
12.根据权利要求9所述的存储器装置，其中所述高电压开关电路包含：
第二二极管结构，其经耦合以接收固定输入信号且耦合到所述第一栅极；以及
彼此并联布置的第一高电压耗尽n沟道场效应和第二高电压耗尽n沟道场效应，其中所述第一和第二高电压耗尽n沟道场效应耦合到所述p沟道场效应晶体管且耦合到所述高电压节点，所述第一高电压耗尽n沟道场效应具有耦合到所述输出节点的第二栅极，且所述第二高电压耗尽n沟道场效应具有经耦合以接收所述输入信号的所述补充的第二栅极。
13.根据权利要求12所述的存储器装置，其中所述高电压开关电路包含耦合到所述二极管结构和所述第一栅极的第二高电压n沟道场效应晶体管，所述第二高电压n沟道场效应晶体管具有经耦合以接收固定输入信号的栅极，且具有经耦合以接收由所述控制电路系统控制的所述输入信号中的一个的漏极。
14.根据权利要求9所述的存储器装置，其中所述高电压开关电路包含：
第二高电压n沟道场效应晶体管，其耦合到所述第一栅极，所述第二高电压n沟道场效应晶体管具有耦合到固定输入信号的栅极，且具有经耦合以接收所述输入信号的漏极；以及
彼此并联布置的第一高电压耗尽n沟道场效应和第二高电压耗尽n沟道场效应，其中所述第一和第二高电压耗尽n沟道场效应耦合到所述p沟道场效应晶体管且耦合到所述高电压节点，所述第一高电压耗尽n沟道场效应具有耦合到所述输出节点的第二栅极，且所述第二高电压耗尽n沟道场效应具有经耦合以接收所述输入信号的所述补充的第二栅极。
15.根据权利要求14所述的存储器装置，其中所述输入信号在所述固定输入信号的电压或零伏之间改变。
16.一种控制高电压开关的方法，所述方法包括：
在所述高电压开关处接收低电压输入，所述高电压开关具有耦合到第二高电压晶体管的第一高电压晶体管，所述第一高电压晶体管具有通过介电区与沟道结构分离的第一栅极；
从所述高电压开关的输出节点传递高电压，所述输出节点耦合到所述第一高电压晶体管和所述第二高电压晶体管且安置于所述第一高电压晶体管和所述第二高电压晶体管之间，其中所述第二高电压晶体管经耦合以接收所述低电压输入的补充，且所述第一高电压晶体管经耦合以存取所述高电压的源；以及
通过使用经由二极管结构从所述输出节点到所述第一高电压晶体管的栅极的反馈防止跨所述介电区的电压进入佛勒-诺特海姆体系。
17.根据权利要求16所述的方法，其中所述方法包含使耦合到耦合至所述第一高电压晶体管的所述栅极的第三高电压晶体管的输入电压接地持续所述低电压输入切换到接地的周期，以及在所述输出节点处的电压达到所述二极管结构的阈值电压之前将到所述第三高电压晶体管的所述输入电压切换回到低偏置电压。
18.根据权利要求16所述的方法，其中所述方法包含通过将所述低电压输入的所述补充施加到与第二高电压耗尽晶体管并联布置的第一高电压耗尽晶体管的第一栅极来开始反馈，其中所述第一和第二高电压耗尽晶体管耦合到所述第一高电压晶体管且耦合到所述高电压的源，其中所述第二高电压耗尽晶体管具有耦合到所述输出节点的第二栅极。
19.根据权利要求16所述的方法，其中所述方法包含经由耦合到所述高电压的所述源的节点对所述第一高电压晶体管的栅极电容进行放电。
20.根据权利要求19所述的方法，其中所述方法包含在经由耦合到所述高电压的所述源的所述节点对栅极电容进行放电之后经由耦合到所述第一高电压晶体管的所述栅极的偏置高电压晶体管进一步对所述栅极电容进行放电。
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