KR20150115091A - 낮은 트리거 전압을 가지는 횡형 절연 게이트 바이폴라 트랜지스터 기반의 정전 방전 보호소자 - Google Patents

낮은 트리거 전압을 가지는 횡형 절연 게이트 바이폴라 트랜지스터 기반의 정전 방전 보호소자 Download PDF

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Abstract

낮은 트리거 전압에서 홀딩 영역으로 진입하여 안정적인 동작을 수행할 수 있는 정전 방전 보호소자가 개시된다. 딥 N-웰 영역 상에는 제1 P-웰 활성영역, N-웰 활성영역 및 제2 P-웰 활성영역이 형성된다. 제1 P-웰 활성영역은 배선을 통해 제2 P-웰 활성영역과 전기적으로 연결된다. 또한, 제1 P-웰 활성영역과 N-웰 활성영역이 가지는 이격거리는 N-웰 활성영역과 제2 P-웰 활성영역이 가지는 이격거리를 상회한다. 따라서, N-웰 활성영역과 제2 P-웰 활성영역 사이에 펀치-스루 현상이 발생되고, 다이오드의 등가회로를 형성한다. 이를 통해 낮은 트리거 전압에서도 정전 방전 보호소자는 빠르게 홀딩영역으로 진입할 수 있다.

Description

낮은 트리거 전압을 가지는 횡형 절연 게이트 바이폴라 트랜지스터 기반의 정전 방전 보호소자{Electrostatic Discharge Device of using Lateral Insulated Gate Bipolar Transistor having lower Trigger Voltage}
본 발명은 정전 방전 보호에 관한 것으로, 더욱 상세하게는 순방향 다이오드 영역을 가지는 횡형 절연 게이트 바이폴라 트랜지스터를 기반으로 하여 낮은 트리거 전압을 가지는 정전 방전 보호소자에 관한 것이다.
정전 방전 보호소자는 반도체 소자 중에서 정전기 등의 원치않는 고전압이 인가되는 상황에서 반도체 회로를 보호하는 소자이다. 정전 방전 보호소자는 특정의 기능을 수행하는 반도체 회로의 입력단에 연결되고, 통상의 레벨을 가진 전압 또는 신호가 인가되는 경우, 오프 상태를 유지한다. 또한, 서지(surge) 전압이 인가되는 경우, 정전 방전 보호소자는 턴온되어 접지 등으로 인가되는 전압에 따른 전류를 흘려보낸다. 이러한 동작을 통해 반도체 회로를 보호하는 기능을 수행한다.
정전 방전 보호소자가 턴온되어 동작을 개시하는 전압레벨을 트리거 포인트라 지칭한다. 또한, 턴온된 상태에서 일종의 정전압 상태를 유지하는 영역을 홀딩 영역(holding region)이라 지칭한다. 따라서, 정전기 등으로 반도체 소자에 높은 수준의 전압이 인가되면, 정전 방전 보호소자는 홀딩 영역에서 동작하고, 대전류는 정전 방전 보호소자를 통해 접지로 흐르게 된다. 따라서, 반도체 회로가 구현된 칩의 내부 회로는 정전기 등에 의한 충격에서 보호된다.
도 1은 종래 기술에 따라 횡형 절연 게이트 바이폴라 트랜지스터(Lateral Insulated Gate Bipolar Transistor ; LIGBT)를 이용한 정전 방전 보호소자를 도시한 단면도이다.
도 1을 참조하면, p형 기판(10) 상에 딥 N-웰(Deep N-well) 영역(20)이 형성된다. 딥 N-웰 영역(20) 상에는 P-웰 활성영역, N-웰 활성영역 및 P-웰 활성영역과 N-웰 활성영역 사이에 배치된 절연층(50)이 구비된다.
P-웰 활성영역은 P-웰 영역(40), 상기 P-웰 영역(40) 상에 형성된 제1 P+ 영역(41) 및 N+ 영역(42)을 가진다. 제1 P+ 영역(41)의 도판트 농도는 P-웰 영역(40)의 도판트 농도를 상회한다. 또한, N+ 영역(42)은 딥 N-웰 영역(20)의 도판트 농도를 상회한다. 제1 P+ 영역(41) 상에는 제1 P형 전극(43)이 형성되고, N+ 영역(42) 상에는 N형 전극(44)이 구비된다. 제1 P형 전극(43)과 N형 전극(44)은 전기적으로 연결된다.
N-웰 활성영역은 N-웰 영역(30) 및 N-웰 영역(30) 상에 형성된 제2 P+ 영역(31)을 가진다. 또한, 제2 P+ 영역(31) 상에는 제2 P형 전극(32)이 형성된다. 상기 N-웰 영역(30)의 도판트 농도는 딥 N-웰 영역(20)보다 높음이 바람직하다.
또한, 절연층(50)은 P-웰 영역(40)과 N-웰 영역(30) 사이에 배치되며, 얕은 소자 분리막 공정에 의해 절연물로 매립된 상태이다. 상기 절연층(50)의 일부와 P-웰 영역(40) 상에는 게이트 구조물(51)이 형성된다. 상기 게이트 구조물(51)은 유전막 및 게이트 전극으로 구성되며, 제1 P형 전극(43) 및 N형 전극(44)과 전기적으로 연결된다.
정전 방전 보호소자로 기능하기 위해 제2 P형 전극(32)은 애노드 단자로 사용되고, 공통 연결된 제1 P형 전극(43), N형 전극(44) 및 게이트 구조물(51)은 캐소드 단자로 사용된다. 캐소드 단자는 접지와 연결된다.
애노드 단자를 통해 인가되는 전압이 트리거 레벨 미만이면, 정전 방전 보호소자는 동작을 개시하지 않는다. 이는 N+ 영역(42), P-웰 영역(40) 및 딥 N-웰 영역(20)이 NPN 트랜지스터를 형성하며, 인가되는 애노드 단자의 전압이 형성된 NPN 트랜지스터에 역바이어스로 작용함에 기인한다.
애노드 단자에 전압이 상승하는 경우, 형성된 NPN 트랜지스터의 역바이어스로 인해 P-웰 영역(40)과 딥 N-웰 영역(20) 사이에는 공핍 영역이 확장된다. 예컨대, 딥 N-웰 영역(20)의 도판트 농도가 P-웰 영역(40)의 도판트 농도보다 낮으면, 공핍 영역은 딥 N-웰 영역(20)을 잠식하며 확장된다. 또한, 게이트 구조물(50)에 인가되는 접지 레벨로 인해 절연층(50)의 하부에는 정공의 응집되는 현상이 발생된다. 애노드 단자에 인가되는 전압이 트리거 레벨에 도달하면, 공핍 영역은 확장되어 N-웰 영역(30)까지 신장된다. 또한, 절연층 하부의 영역에서는 정공에 의한 채널이 형성된다. 따라서, 제2 P+ 영역(31), N-웰 영역(30) 및 P-웰 활성영역을 통한 전류 경로가 형성된다. 공핍 영역의 확장에 따른 펀치-스루 현상 이외에 절연층(50) 하부에 정공의 얕은 채널이 형성되는 핀치-오프 현상으로 인해 정전 방전 보호소자는 정전압 특성을 가진다. 따라서, 높은 서지 전압이 인가되더라도 애노드 단자 및 캐소드 단자를 통해 전류는 접지로 흐르게 되고, 애노드 단자는 트리거 레벨로 설정되는 홀딩 영역이 형성된다.
상술한 도 1의 정전 방전 보호소자는 딥 N-웰 영역(20)에 대한 공핍 영역이 확장이 동작의 중요한 요소로 작용한다. 또한, 안정적이고 일정한 트리거 레벨을 확보하기 위해서는 웨이퍼 상에 형성되는 칩들마다 딥 N-웰 영역(20) 및 P-웰 영역(40)의 도판트의 농도는 일정하게 제어되어야 한다. 그러나, 반도체 제조공정에서 도판트의 농도는 일정한 변화폭을 가지므로 특정의 트리거 레벨로 고정하는데는 어려움이 있다.
또한, 동작 메커니즘에서 딥 N-웰 영역(20)을 잠식하며 공핍 영역이 확장되므로 트리거 전압은 높게 설정되는 문제가 발생한다. 트리거 전압이 높은 경우, 정상적으로 동작하여야 하는 반도체 회로에 원치않는 높은 레벨의 전압이 인가되어 반도체 회로의 손상을 유발한다.
따라서, 낮은 트리거 레벨을 가지고 안정적인 홀딩 영역을 확보할 수 있는 정전 방전 보호소자는 요청된다 할 것이다.
본 발명이 이루고자 하는 기술적 과제는 낮은 트리거 전압에서도 안정적인 동작을 수행할 수 있는 정전 방전 보호소자를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명은, P형 기판 상에 형성된 딥 N-웰 영역; 상기 딥 N-웰 영역 상에 형성되고, 트리거 전압 미안의 전압이 애노드 단자에 인가되는 경우, 전류의 흐름을 차단하기 위한 제1 P-웰 활성영역; 상기 딥 N-웰 영역 상에 형성되고, 제1 P-웰 영역의 측면에 이격거리 L1으로 형성되고, 상기 애노드 단자에 연결되어 인가되는 전압에 대해 정방향 다이오드로 모델링되는 N-웰 활성영역; 및 상기 딥 N-웰 영역 상에 형성되고, 상기 N-웰 영역의 측면에 상기 이격거리 L1보다 작은 이격거리 L2를 가지고 형성되며, 상기 트리거 전압의 인가에 따라 상기 딥 N-웰 영역의 핀치-오프 현상을 유도하기 위한 제2 P-웰 활성영역을 포함하는 정전 방전 보호소자를 제공한다.
상술한 본 발명에 따르면, N-웰 활성영역과 제2 P-웰 활성영역 사이에는 핀치-오프 현상이 발생된다. 따라서, 제1 P-웰 활성영역과 N-웰 활성영역 사이에서 핀치-오프 현상이 발생되기 이전에 빠르게 홀딩영역으로 진입할 수 있다. 이는 낮은 트리거 전압에서 정전 방전 보호소자가 홀딩영역으로 진입함을 의미한다.
이를 통해 비교적 낮은 서지 전압에서 홀딩영역으로의 진입을 통해 반도체 소자를 보호할 수 있으며, 안정적인 동작을 확보할 수 있다.
도 1은 종래 기술에 따라 횡형 절연 게이트 바이폴라 트랜지스터(Lateral Insulated Gate Bipolar Transistor ; LIGBT)를 이용한 정전 방전 보호소자를 도시한 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 정전 방전 보호소자를 도시한 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2에서 도시된 정전 방전 보호소자를 모델링한 회로도이다.
도 4는 본 발명의 바람직한 실시예에 따라 상기 도 2에서 도시된 정전 방전 보호소자를 모델링한 다른 회로도이다.
도 5는 본 발명의 바람직한 실시예에 따라 상기 도 2 내지 도 4의 정전 방전 보호소자의 효과를 설명하기 위한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 2는 본 발명의 바람직한 실시예에 따른 정전 방전 보호소자를 도시한 단면도이다.
도 1을 참조하면, P형 기판(100) 상에는 딥 N-웰 영역(110)이 구비된다. 딥 N-웰 영역(110) 상에는 제1 P-웰 활성영역(120), N-웰 활성영역(130) 및 제2 P-웰 활성영역(140)이 구비된다. 또한, 제1 P-웰 활성영역(120)과 N-웰 활성영역(130) 사이에는 절연층(150)이 형성된다.
상기 제1 P-웰 활성영역(120)은 트리거 전압 미만의 전압이 애노드 단자에 인가되는 경우, 전류의 흐름을 차단한다. 또한, 애노드 단자와 캐소드 단자 사이의 전압이 트리거 전압 이상인 경우, 접지를 향한 전류 경로를 형성하여 전류를 접지로 흐르게 한다. 상술한 동작을 위하여 상기 제1 P-웰 활성영역(120)은 제1 P-웰 영역(121)과 상기 제1 P-웰 영역(121) 상에 형성된 제1 P+ 영역(122), 제1 N+ 영역(123) 및 제2 P+ 영역(124)을 가진다. 제1 P+ 영역(122) 상에는 제1 P형 전극(125)이 형성되고, 제1 N+ 영역(123) 상에는 제1 N형 전극(126)이 형성되며, 제2 P+ 영역(124) 상에는 제2 P형 전극(127)이 형성된다. 제1 P형 전극(125)과 제1 N형 전극(126)은 공통 연결되어 캐소드 단자를 형성한다.
제1 P-웰 활성영역(120)의 측면에 형성된 절연층(150)을 가로질러 N-웰 활성영역(130)이 형성된다. 상기 N-웰 활성영역(130)은 N-웰 영역(131) 및 상기 N-웰 영역(131) 상에 형성된 제3 P+ 영역(132)을 가진다. 또한, 제3 P+ 영역(132) 상에는 제3 P형 전극(133)이 형성되며, 제3 P형 전극(133)은 애노드 단자를 형성한다. 애노드 단자를 통해 전압이 인가되는 경우, 제3 P+ 영역(132)과 N-웰 영역(131)은 정방향 다이오드로 모델링된다. 따라서, 애노드 단자에 인가되는 전압은 소정의 전압 강하를 거친후, 딥 N-웰 영역(110)으로 인가될 수 있다.
상기 N-웰 활성영역(130)의 측면에는 제2 P-웰 활성영역(140)이 형성된다. 상기 제2 P-웰 활성영역(140)은 제2 P-웰 영역(141) 및 상기 제2 P-웰 영역(141) 상에 형성된 제2 N+ 영역(142)을 가진다. 또한, 제2 N+ 영역(142) 상에는 제2 N형 전극(143)이 형성되고, 제2 N형 전극(143)은 제1 P-웰 활성영역(120) 상에 형성된 제2 P형 전극(127)과 전기적으로 연결된다. 예컨대, 딥 N-웰 영역(110)을 통해 바이어스가 인가되는 경우, 제2 P-웰 영역(141)은 딥 N-웰 영역(110)에 대해 역방향 다이오드 연결 구조를 형성한다. 다만, 제2 P-웰 활성영역(140) 내부에서는 제2 P-웰 영역(141)과 제2 N+ 영역(142) 사이에는 정방향 다이오드를 형성한다.
상기 제1 P-웰 활성영역(120)과 N-웰 활성영역(130) 사이에는 절연층(150)이 형성된다. 상기 절연층(150)은 얕은 소자 분리막 공정에 따른 절연물로 매립된 구조일 수 있다. 또한, 상기 제1 P-웰 영역(121)의 일부와 절연층(150)의 일부 상에는 게이트 구조물(151)이 형성된다. 상기 게이트 구조물(151)은 게이트 유전물 및 게이트 전극으로 구성될 수 있다. 상기 게이트 구조물(151)은 캐소드 단자에 전기적으로 연결된다.
또한, 상기 절연층(150)은 N-웰 활성영역(130)과 제2 P-웰 활성영역(140) 사이에 형성될 수 있다. 절연층(150)이 상기 2개의 영역 사이에 형성된 경우, 게이트 구조물은 형성된 절연층의 일부와 제2 P-웰 영역(141)의 일부에 걸쳐 형성된다. 게이트 구조물의 구성은 전술한 바와 동일하다.
또한, 애노드 단자에 바이어스가 인가되지 않는 경우, 제1 P-웰 영역(121)과 N-웰 영역(131) 사이의 이격거리 L1은 N-웰 영역(131)과 제2 P-웰 영역(141) 사이의 이격거리 L2 보다 크게 설정된다.
애노드 단자를 통해 전압이 인가되는 경우, N-웰 활성영역(130) 내의 제3 P+ 영역(132)과 N-웰 영역(131) 사이의 정방향 다이오드 구성으로 인해 딥 N-웰 영역(110)에는 일정한 바이어스가 인가된다. 딥 N-웰 영역(110)과 제1 P-웰 영역(121) 사이에는 역방향 다이오드가 나타나고, 딥 N-웰 영역(110)과 제2 P-웰 영역(141) 사이에도 역방향 다이오드가 나타난다. 따라서, 애노드 단자로부터 캐소드 단자로 흐르는 전류는 차단된다. 다만, 전압의 증가에 따라 역방향 다이오드에서의 누설 전류에 의한 미세한 전류량은 존재할 수 있다. 또한, 애노드 단자의 전압이 증가할수록 역방향 다이오드를 형성하는 딥 N-웰 영역(110)과 제1 P-웰 영역(121)의 계면에서는 공핍 영역이 확대된다. 예컨대 제1 P-웰 영역(121)의 도핑 농도가 딥 N-웰 영역(110)의 도핑 농도보다 높으면 딥 N-웰 영역(110)을 잠식하는 방향으로 공핍 영역이 확대된다. 또한, 딥 N-웰 영역(110)과 제2 P-웰 영역(141)의 계면에서도 공핍 영역이 확대된다. 확대되는 공핍 영역은 딥 N-웰 영역(110)을 잠식한다.
애노드 전압이 계속 증가하는 경우, 이격거리 L2가 이격거리 L1보다 작으므로, N-웰 영역(131)과 제2 P-웰 영역(141) 사이는 공핍 영역만이 나타나는 현상이 먼저 발생된다. 따라서, N-웰 영역(131)과 제2 P-웰 영역(141) 사이에 형성된 공핍영역을 가로질러 펀치-스루 현상이 발생될 수 있다. 또한, N-웰 영역(131)과 제2 P-웰 영역(141) 사이에 절연층 및 게이트 구조물이 형성된 경우, 절연층 하부에는 정공의 채널이 형성된다. 따라서, 트리거 전압에서 N-웰 활성영역(130)으로부터 제2 P-웰 활성영역(140)으로 향하는 전류경로가 형성된다. 반면, 이격거리 L2에 의해 제1 P-웰 영역(121)과 N-웰 영역(131) 사이에는 펀치-스루 현상이 발생되지 않는다. 따라서, N-웰 활성영역(130)으로부터 제1 P-웰 활성영역(120)을 직접 향하는 전류경로는 발생되지 않는다.
N-웰 활성영역(130)과 제2 P-웰 활성영역(140) 사이에 전류경로가 형성되면, 제2 N형 전극(143)과 제2 P형 전극(127)이 전기적으로 연결된 관계로 인해 제1 P-웰 활성영역(120)에도 전류가 흐른다. 이는 제2 P+ 영역(124)을 거쳐 제1 P+ 영역(122)으로 흐르는 전류를 형성한다. 따라서, 애노드 단자와 캐소드 단자 사이에 인가된 트리거 전압은 홀딩 전압으로 급격하게 감소한다. 또한, 제2 P+ 영역(127)과 제1 P+ 영역(122) 사이에는 제1 P-웰 영역(121)으로 인한 저항 성분이 존재한다. 따라서, 트리거 전압이 인가된 상태에서 전류량이 증가하는 경우, 제1 P-웰 영역(121)이 가지는 저항성분에 따른 전압강하도 증가할 수 있다. 증가된 전압강하는 제1 P-웰 영역(121)과 제1 N+ 영역(123)에 의해 형성된 순방향 다이오드로 인해 일정한 레벨로 셋팅될 수 있다. 따라서, 홀딩 상태에서 전류가 증가하더라도, 애노드 단자와 캐소드 단자 사이의 전압의 증가는 미미한 수준이 되며, 애노드 단자와 캐소드 단자 사이의 전압차는 일정하게 유지된다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2에서 도시된 정전 방전 보호소자를 모델링한 회로도이다.
도 3을 참조하면, 애노드 단자와 캐소드 단자 사이에는 트리거 전압 미만의 전압차가 인가되는 것을 가정한다. 따라서, 펀치-스루 현상은 발생되지 않는다.
정전 방전 보호소자는 3개의 트랜지스터들 Q1, Q2 및 Q3 및 하나의 다이오드 D로 모델링된다.
제1 트랜지스터 Q1의 에미터 단자는 캐소드 단자에 연결되고, 컬렉터 단자는 제2 노드 N2에 연결되며, 베이스 단자는 제1 노드 N1에 연결된다. 상기 에미터 단자는 제1 N+ 영역(123)을 모델링한 것이고, 제1 노드 N1은 제1 P웰 영역(121)을 모델링한 것이며, 제2 노드 N2는 딥 N웰 영역(110)을 모델링한 것이다. 또한, 제1 노드 N1과 캐소드 단자 사이의 저항 R1은 제1 P웰 영역(121)과 제1 P+ 영역(122) 사이의 저항을 모델링한 것이다.
제2 트랜지스터 Q2의 컬렉터 단자는 제1 노드 N1에 연결되고, 베이스 단자는 제2 노드 N2에 연결되며, 에미터 단자는 저항 R2를 거쳐 제3 노드 N3에 연결된다. 제3 노드 N3은 제3 P+ 영역(132)을 모델링한 것이다. 또한, 저항 R2는 N-웰 영역(131) 과 딥 N-웰 영역(110) 사이의 저항을 모델링 한 것이다.
제3 트랜지스터 Q3의 에미터 단자는 저항 R3을 통해 제3 노드 N3에 연결되고, 베이스 단자는 제2 노드 N2에 연결되며, 컬렉터 단자는 제4 노드 N4에 연결된다. 상기 제4 노드 N4는 제2 P-웰 영역(141)을 모델링한 것이며, 저항 R3은 N-웰 영역(131)과 딥 N-웰 영역(110) 사이의 저항을 모델링한 것이다.
또한, 다이오드 D는 저항 R4을 통해 제4 노드 N4와 제1 노드 N1 사이에 연결된다. 상기 저항 R4는 제2 P+ 영역(127)과 제1 P-웰 영역(121) 사이의 저항을 모델링한 것이다.
상기 회로도에서 캐소드 단자를 접지에 연결하고, 애노드 단자에 전압을 인가한다. 인가 전압은 트리거 전압 미만으로 설정한다. 제3 노드 N3과 제2 노드 N2 사이에는 정바이어스가 인가된다. 다만, 제2 트랜지스터 Q2의 베이스 단자인 제2 노드 N2와 컬렉터 단자인 제1 노드 N1 사이에는 역바이어스가 인가된다. 또한, 제3 트랜지스터 Q3의 베이스 단자인 제2 노드 N2와 컬렉터 단자인 제4 노드 N4 사이에도 역바이어스가 인가된다. 따라서, 제2 트랜지스터 Q2 및 제3 트랜지스터 Q3은 오프 상태를 유지한다. 또한, 제2 노드 N2를 통해 바이어스가 인가되더라도 역바이어스 상태가 되는 제1 트랜지스터 Q1에 의해 애노드 단자에 인가되는 전압은 캐소드 단자로 전달되지 않는다.
도 4는 본 발명의 바람직한 실시예에 따라 상기 도 2에서 도시된 정전 방전 보호소자를 모델링한 다른 회로도이다.
도 4를 참조하면, 애노드 단자에 인가되는 전압이 트리거 전압 이상인 경우의 도 2의 동작을 모델링한 회로도가 개시된다.
도 4에서 제1 트랜지스터 Q1 및 제2 트랜지스터 Q2의 연결관계는 상기 도 3에서 설명된 바와 동일하다. 다만, 제3 트랜지스터 Q3은 생략되고, 전압 강하 수단이 도시된다. 즉, 제3 노드 N3으로 모델링되는 제3 P+ 영역(132)과 제4 노드 N4로 도시되는 제2 P-웰 영역(141) 사이에는 딥 N-웰 영역(110)의 펀치-스루에 따른 전압 강하 수단(200)이 배치된다. 상기 전압 강하 수단(200)은 특정의 정전압원으로 모델링될 수 있다. 다만, 상기 도 2에서 설명된 바와 같이 N-웰 활성영역(130)과 제2 P-웰 활성영역(140) 사이에 절연막이 형성되고, 그 상부에 게이트 구조물이 형성되는 경우, 정공에 따른 채널이 형성으로 인해 전압 강하 수단(200)은 낮은 값을 가지는 저항으로 모델링될 수 있다. 즉, 상기 전압 강하 수단(200)은 정전압원 또는 저항으로 모델링될 수 있다.
애노드 단자에 트리거 전압 이상의 전압이 인가되면, N-웰 활성영역(130)과 제2 P-웰 활성영역(140) 사이는 펀치-스루 현상이 발생된다. 즉, N-웰 영역(131)과 제2 P-웰 영역(141) 사이의 딥 N-웰 영역(110)에서는 전자나 정공이 존재하지 않는 공핍 영역만이 나타나고 공핍 영역을 가로지르는 정공의 채널이 절연막 하부에 형성될 수 있다. 공핍 영역 만이 나타나는 경우, 소정의 전압에 의한 터널링 현상이 발생되며 이는 정전압원으로 모델링될 수 있다. 또한, 절연막 하부에 채널이 형성되는 경우, 이는 비교적 낮은 저항값을 가지는 저항요소로 모델링될 수 있다.
따라서, 애노드 단자를 통해 트리거 전압 이상의 전압이 인가되면, 제3 노드 N3, 전압 강하 수단(200), 다이오드 D, 저항 R4, 제1 노드 N1 및 저항 R1을 통해 접지에 연결된 캐소드 단자로 흐르는 전류 경로가 형성된다. 따라서, 인가되는 전압은 정전 방전 보호소자는 홀딩 전압으로 강하되고, 일정한 전압 상태를 유지하게 된다.
도 5는 본 발명의 바람직한 실시예에 따라 상기 도 2 내지 도 4의 정전 방전 보호소자의 효과를 설명하기 위한 그래프이다.
도 5를 참조하면, 점선은 상기 도 1의 구성을 가지는 정전 방전 보호소자의 특성을 나타내고, 실선은 본 발명의 도 2의 구성을 가지는 정전 방전 보호소자의 특성을 나타낸다.
먼저, 도 1의 구성에서는 펀치-스루 동작은 P-웰 영역(40)과 N-웰 영역(30) 사이의 이격공간인 딥 N-웰 영역(20)에서 일어난다. 즉, 딥 N-웰 영역에 인가되는 역바이어스에 의해 형성된 공핍 영역을 가로지르는 전압차에 의해 펀치-스루 동작이 일어난다. 따라서, 펀치-스루가 발생되기 위한 트리거 전압인 Vt1은 상대적으로 높은 값을 가진다.
그러나, 본 발명의 도 2에서 펀치-스루는 N-웰 활성영역(130)과 제2 P-웰 활성영역(140) 사이에서 발생된다. 즉, 제1 P-웰 활성영역(120)과 N-웰 활성영역(130) 사이에서 펀치-스루 현상이 일어나기 이전에 N-웰 활성영역(130)과 제2 P-웰 활성영역(140) 사이에서 펀치-스루가 발생된다. 따라서, 도 2에서의 트리거 전압은 도 1의 트리거 전압보다 낮은 Vt2로 설정된다. 이는 비교적 낮은 레벨의 인가전압에서도 홀딩 상태로 진입하여 정전 방전 보호소자가 동작함을 의미한다.
따라서, 정전 방전 보호소자가 홀딩 상태로 진입하는 경우, 홀딩전압 Vh로 셋팅되고, 홀딩전류 Ih는 인가되는 애노드 전압에 따라 증가하거나 감소되는 상태를 유지한다.
따라서, 높은 서지 전압이 인가되거나 반도체 소자에 손상을 입힐 고전압에 대해 본 발명의 정전 방전 보호소자는 안정적인 동작을 수행할 수 있다.
110 : 딥 N-웰 영역 120 : 제1 P-웰 활성영역
130 : N-웰 활성영역 140 : 제2 P-웰 활성영역

Claims (5)

  1. P형 기판 상에 형성된 딥 N-웰 영역;
    상기 딥 N-웰 영역 상에 형성되고, 트리거 전압 미안의 전압이 애노드 단자에 인가되는 경우, 전류의 흐름을 차단하기 위한 제1 P-웰 활성영역;
    상기 딥 N-웰 영역 상에 형성되고, 제1 P-웰 영역의 측면에 이격거리 L1으로 형성되고, 상기 애노드 단자에 연결되어 인가되는 전압에 대해 정방향 다이오드로 모델링되는 N-웰 활성영역; 및
    상기 딥 N-웰 영역 상에 형성되고, 상기 N-웰 영역의 측면에 상기 이격거리 L1보다 작은 이격거리 L2를 가지고 형성되며, 상기 트리거 전압의 인가에 따라 상기 딥 N-웰 영역의 펀치-스루 현상을 유도하기 위한 제2 P-웰 활성영역을 포함하는 정전 방전 보호소자.
  2. 제1항에 있어서, 상기 제1 P-웰 활성영역은,
    상기 딥 N-웰 영역 상에 형성되고, 상기 애노드 단자에 인가되는 전압에 대해 상기 딥 N-웰 영역과 역방향 다이오드를 형성하는 제1 P-웰 영역;
    상기 제1 P-웰 영역 상에 형성되고, 상기 캐소드 단자와 연결된 제1 P+ 영역;
    상기 제1 P-웰 영역 상에 형성되고, 상기 캐소드 단자와 연결되는 제1 N+ 영역;
    상기 제1 P-웰 영역 상에 형성되고, 상기 제2 P-웰 활성영역과 전기적으로 연결되어 상기 애노드 단자에 트리거 전압 이상의 레벨이 인가될 경우, 상기 캐소드 단자로 전류를 공급하기 위한 제2 P+ 영역을 포함하는 것을 특징으로 하는 정전 방전 보호소자.
  3. 제1항에 있어서, 상기 N-웰 활성영역은,
    상기 딥 N-웰 영역 상에 형성되고, 상기 애노드 단자에 연결된 전압을 상기 딥 N-웰 영역에 전달하기 위한 N-웰 영역; 및
    상기 N-웰 영역 상에 형성되고, 상기 애노드 단자를 통해 인가되는 전압에 대해 상기 N-웰 영역과 정방향 다이오드를 형성하는 제3 P+ 영역을 포함하는 것을 특징으로 하는 정전 방전 보호소자.
  4. 제3항에 있어서, 상기 제2 P-웰 활성영역은,
    상기 딥 N-웰 영역 상에 형성되고, 상기 딥 N-웰 영역과 역방향 다이오드를 형성하기 위한 제2 P-웰 영역; 및
    상기 제2 P-웰 영역 상에 형성되고, 상기 제1 P-웰 활성영역과 전기적으로 연결되는 제2 N+ 영역을 포함하는 것을 특징으로 하는 정전 방전 보호소자.
  5. 제4항에 있어서, 상기 애노드 전극의 전압이 트리거 전압 이상인 경우, 상기 딥 N-웰 영역은 펀치-스루되는 것을 특징으로 하는 정전 방전 보호소자.
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