KR20150109444A - 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법 및 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판 - Google Patents

에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법 및 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판 Download PDF

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Abstract

표면 결함 등이 적고 고품질의 탄화규소 단결정 박막을 구비한 에피택셜 탄화규소 웨이퍼를 얻을 수 있는 탄화규소 단결정 기판의 제조 방법 및 탄화규소 단결정 기판을 제공한다. 표면 결함 등이 적고 고품질의 탄화규소 단결정 박막을 갖는 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법이며, 탄화규소 단결정 기판의 표면을 연마 속도 100㎚/hr. 이하의 CMP(화학 기계 연마)법에 의해 연마하여 표면을 두께 100㎚ 이상 제거하고, 직경 0.5㎛ 이상 1.5㎛ 이하, 깊이 50㎚ 이상 500㎚ 이하의 대략 원 형상의 피트를 1개/㎠ 이하로 한다.

Description

에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법 및 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판 {METHOD FOR MANUFACTURING SIC SINGLE- CRYSTAL SUBSTRATE FOR EPITAXIAL SIC WAFER, AND SIC SINGLE-CRYSTAL SUBSTRATE FOR EPITAXIAL SIC WAFER}
본 발명은 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법 및 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판에 관한 것이다.
탄화규소(이하, SiC라고 표기함)는 내열성 및 기계적 강도가 우수하고, 물리적, 화학적으로 안정적인 점에서, 내환경성 반도체 재료로서 주목받고 있다. 또한, 최근 들어, 고주파 고내압 전자 디바이스 등의 기판으로서 에피택셜 SiC 웨이퍼의 수요가 높아지고 있다.
에피택셜 SiC 웨이퍼를 사용하여, 전력 디바이스, 고주파 디바이스 등을 제작하는 경우, 일반적으로, SiC 단결정 기판(이하, SiC 기판이라고 함) 상에 열 CVD법(열 화학 증착법)에 의해 SiC 박막을 에피택셜 성장시키거나, 이온 주입법에 의해 직접 도펀트를 타입하는 방법이 사용된다. 후자의 경우에는, 주입 후에 고온에서의 어닐이 필요해지기 때문에, 에피택셜 성장에 의한 박막 형성이 다용되고 있다.
또한, 일반적으로, SiC 기판을 얻기 위해서는, 와이어 소우 등을 사용하여 SiC 단결정 잉곳으로부터 소정의 두께로 잘라내고, 랩핑에 의해 두께의 편차를 저감시키고, 폴리싱에 의해 가공 변질층을 저감시키고, 마지막으로 화학 기계 연마(CMP)를 행한다. 또한, 경우에 따라서는 또한 가스 에칭하여, SiC 기판을 마무리한다(특허문헌 1, 2 참조).
최근 들어, SiC 디바이스의 개발이 급속하게 진전하고, 보다 큰 전류 밀도를 취급하는 요구가 증가한 점에서, 디바이스 면적이 증대하고 있다. 에피택셜 SiC 웨이퍼에 존재하는 결함의 대표적인 것으로서, 삼각형 결함, 캐럿 결함, 코멧 결함이 있지만, 이들은 디바이스 킬러 결함으로서 그 저감이 강하게 요구되고 있다. 현 상황에서는, 이들 에피택셜 결함 밀도는, 1㎠당 수개∼10개 정도의 레벨이지만, 디바이스에 포함되는 에피택셜 결함수는 실질적으로 제로일 필요가 있기 때문에, 현재 5㎜×5㎜ 정도보다도 큰 면적을 갖는 디바이스를 높은 수율로 제작하는 것은 어려운 상황에 있다. 상기 에피택셜 결함의 저감을 위해, 에피택셜 성장 시의 성장 온도, 성장 시에 흘리는 재료 가스 중의 규소 원자수에 대한 탄소 원자수의 비(C/Si비), 성장 전처리 등, 다양한 조건의 검토, 최적화가 행해지고 있지만, 안정적으로 1∼2개/㎠ 이하의 낮은 에피택셜 결함 밀도를 얻는 것은 곤란한 상황에 있다.
따라서, 이후 디바이스에의 응용이 기대되는 에피택셜 SiC 웨이퍼이지만, 현 상황의 에피택셜 결함 밀도에서는 비교적 소면적의 디바이스는 제작할 수 있지만, 5㎜×5㎜ 정도 이상의 면적을 갖는 대형 디바이스에 대응하는 것은 곤란하였다.
일본 특허 공개 제2011-222750호 공보(단락 0055) 일본 특허 공개 제2013-34007호 공보(단락 0059, 0072)
본 발명은 SiC 기판을 사용한 에피택셜 성장에 있어서, 캐럿 결함을 종래보다도 더욱 저감시킨 고품질 에피택셜 막을 실현할 수 있는 에피택셜 SiC 웨이퍼용 기판의 제조 방법 및 그 기판을 제공하는 것이다.
본 발명자들은, SiC 기판의 표면 가공 시에, 기판 내의 나선 전위를 기점으로 하여 기판 표면 상에 생성한 피트 중, 특정한 크기의 것이, 에피택셜 성장 시에 거의 100％의 비율로 캐럿 결함으로 된다고 하는 지견을 얻었다. 또한, 피트의 생성은 화학 기계 연마의 연마 속도 및 연마에 의해 제거되는 양에 의존하고, 소정의 피트를 억제함으로써, 결과적으로 에피택셜 막의 캐럿 결함을 저감시킬 수 있는 것을 발견하고, 본 발명에 이른 것이다. 즉, 본 발명의 요지는, 다음과 같다.
(1) 탄화규소 단결정 기판의 표면을 10㎚/hr. 이상 100㎚/hr. 이하의 연마 속도로 화학 기계 연마하여, 탄화규소 단결정 기판의 표면을 두께 100㎚ 이상 1000㎚ 이하의 범위로 제거하는 것을 특징으로 하는, 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법.
(2) 얻어진 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판은, 직경 0.5㎛ 이상 1.5㎛ 이하이며, 또한 깊이 50㎚ 이상 500㎚ 이하의 대략 원 형상의 피트가 1개/㎠ 이하인 (1)에 기재된 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법.
(3) 상기 화학 기계 연마에 의한 표면 연마 후, 또한 반응성 이온 에칭을 행하는 (1) 또는 (2)에 기재된 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법.
(4) 상기 반응성 이온 에칭에서 사용하는 가스가 희가스인 (3)에 기재된 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법.
(5) 상기 탄화규소 단결정 기판의 오프각도가 4°이하인 (1)∼(4) 중 어느 한 항에 기재된 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법.
(6) (1)∼(5) 중 어느 한 항에 기재된 방법에 의해 얻어진 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판이며, 직경 0.5㎛ 이상 1.5㎛ 이하이며, 또한 깊이 50㎚ 이상 500㎚ 이하의 대략 원 형상의 피트가 1개/㎠ 이하인 것을 특징으로 하는 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판.
본 발명에 따르면, 상기 디바이스 킬러 결함이 종래보다도 더욱 저감되고, 표면 평탄도가 우수한 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판을 제공할 수 있다. 본 발명에 따르면, SiC 기판 상의 에피택셜 막에 있어서, 특히 캐럿 결함을 종래보다도 더욱 저감시킨 고품질의 에피택셜 SiC 웨이퍼를 얻을 수 있는 SiC 기판으로 할 수 있다. 또한, 본 발명의 표면 가공은, CMP법이기 때문에, 높은 재현성으로 표면 상태가 제어된 에피택셜 SiC 웨이퍼용 SiC 기판이 얻어진다. 또한, 본 발명의 에피택셜 SiC 웨이퍼용 SiC 기판을 사용하여 성장한 에피택셜 성장막은, 캐럿 결함이 저감된 고품질의 막이기 때문에, 그 위에 게재된 디바이스의 특성 및 수율이 향상된다.
도 1은 에피택셜 성장을 행할 때의 전형적인 성장 시퀀스를 나타내는 도면
도 2는 에피택셜 성장 후에 발생한 캐럿 결함의 사진
도 3은 도 2와 동일 개소의 CMP 후(에피택셜 성장 전)의 표면 사진
도 4는 도 3의 화살표 부분(캐럿 결함의 기점 부분)의 AFM상
도 5는 도 4의 대략 원형 부분을 용융 KOH로 에칭한 후의 표면 사진
이하, 본 발명에 대해 상세하게 설명한다.
우선, SiC 기판의 표면 가공에 대해 설명한다. 일반적으로, 표면 가공은 잉곳으로부터 잘라내진 웨이퍼의 형상 제어(랩핑), 가공 변질층 저감(폴리싱), 최종의 CMP로 형성된다.
여기서, CMP라 함은, 가공물 표면에 기계적 작용과 화학적 작용을 동시에 부여하여, 가공 변질층이 없는 표면을 얻는 연마 방법의 하나이며, 슬러리 중의 약액에 의해 표면에 산화물을 형성하고, 그것을 연마 지립에 의해 동시에 제거함으로써, 연마 후의 표면에 가공 변질층을 잔존시키지 않는 방법이다. SiC 기판의 CMP용 슬러리로서는, 과산화수소수를 콜로이달 실리카 슬러리에 배합한 것이나, SiC 기판 전용으로 개발된 슬러리가 존재하고(참고:반도체 SiC 기술과 응용 제2판 일간 공업 신문사), 연마 지립의 입경, 연마제의 첨가량, 슬러리의 성분이나 pH, CMP 시의 가공압, 정반 회전수 등의 조건을 조정함으로써, 가공 후의 면 성상이 결정된다. 가공 시간은, 통상 폴리싱 후의 가공 변질층의 두께가 100㎚ 정도이므로, 그것을 제거하고, 또한 연마 흠집이 남지 않는 연마 시간을 설정한다.
상기한 바와 같이 하여 얻은 SiC 기판의 표면에 에피택셜 성장을 실시하는데, 그 에피택셜 성장에 대해 이하에 설명한다. 본 발명에서 적절하게 에피택셜 성장에 사용하는 장치는, 횡형의 CVD 장치이다. CVD법은, 장치 구성이 간단하고, 가스의 on/off로 에피택셜 성장의 막 두께를 제어할 수 있으므로, 에피택셜 막의 제어성, 재현성이 우수한 성장 방법이다.
도 1에, 에피택셜 막 성장을 행할 때의 전형적인 CVD법에 의한 성장 시퀀스를, 가스의 도입 타이밍과 함께 나타낸다. 먼저, 성장로에 SiC 기판을 세트하고, 성장로 내를 진공 배기한 후, 수소 가스를 도입하여 압력을 1×104∼3×104㎩로 조정한다. 그 후, 압력을 일정하게 유지하면서 성장로의 온도를 높이고, 성장 온도인 1550∼1650℃에 도달한 후, 재료 가스인 SiH4와 C2H4 및 도핑 가스인 N2를 도입하여 성장을 개시한다. 이때의 SiH4 유량은 매분 40∼50㎤, C2H4 유량은 매분 20∼40㎤이며, 성장 속도는 매시 6∼7㎛이다. 이 성장 속도는, 통상 이용되는 에피택셜층의 막 두께가 10㎛ 정도이기 때문에, 생산성을 고려하여 결정된 것이다. 원하는 막 두께가 얻어진 시점에서 SiH4, C2H4 및 N2의 도입을 멈추고, 수소 가스만 흘린 상태에서 온도를 낮춘다. 온도가 상온까지 내려간 후, 수소 가스의 도입을 멈추고, 성장실 내를 진공 배기하고, 불활성 가스를 성장실에 도입하여, 성장실을 대기압으로 복귀시키고 나서, SiC 웨이퍼를 취출한다.
에피택셜 성장 후에 발생한 캐럿 결함의 사진을 도 2에 나타낸다. 또한, 도 3에는, 도 2와 동일 개소의 SiC 기판의 CMP 후(에피택셜 성장 전)의 표면 사진을 나타내지만, 도 3 중의 화살표 부분이 캐럿 결함의 기점 부분에 해당한다. 그 기점 부분의 AFM상을 도 4에 나타낸다. 도 4로부터 알 수 있는 바와 같이, 직경이 약 0.5∼1㎛인 대략 원 형상의 피트가 형성되어 있고, 그 깊이는 약 70㎚이었다. 또한 이 대략 원형 부분을 용융 KOH로 에칭한 후의 표면 상태 사진을 도 5에 나타낸다. 도 5로부터, 대략 원형 부분에는 큰 육각형의 에치 피트가 나타나 있고, SiC 기판 내에 존재하는 나선 전위가 대응하고 있는 것을 알 수 있다. 즉, SiC 기판 내에 존재하는 나선 전위의 일부가 CMP에 의해 상술한 바와 같이 대략 원 형상 피트를 기판 표면에 형성하고, 그것을 기점으로 하여 캐럿 결함이 발생하고 있는 것이 밝혀졌다.
상술한 바와 같이, CMP의 기구로서는, 연마액이 SiC 기판 표면을 산화하고, 그 산화층을 연마제 입자가 제거해 가는 것으로 생각된다. 그러나, 나선 전위 부분에서는 결정성이 흐트러져 있기 때문에, 산화 속도가 다른 부분보다도 빨라지고, 결과적으로 연마 제거되는 양이 커진 결과, SiC 기판 표면에 대략 원 형상 피트가 발생하는 것이라고 생각된다. 따라서, 본 발명자들이 상세한 검토를 행한 바, 이 대략 원 형상 피트의 직경이 0.5㎛ 이상 1.5㎛ 이하이고, 깊이가 50㎚ 이상 500㎚ 이하일 때, 에피택셜 성장 후 거의 100％의 확률로 캐럿 결함이 발생하는 것을 규명하였다. 캐럿 결함은, SiC 기판 내에 존재하는 나선 전위가 에피택셜 성장 시에 일부 분해되어 생성되는 것이 알려져 있지만[참고:H. Tsuchida, M. Ito, I. Kamata, and M. Nagano:Phys. Status Solidi B 246, No. 7, 1553-1568(2009)], 상기한 바와 같은 대략 원 형상 피트를 수반한 나선 전위 부분에서는, 표면 단차의 존재와 결정성의 흐트러짐으로 인해, 보다 분해가 일어나기 쉽고, 그 결과 높은 확률로 캐럿 결함을 발생시키는 것으로 생각된다.
SiC 기판 표면에 생성하는 대략 원 형상 피트의 직경이 0.5㎛보다 작고, 깊이도 50㎚보다 얕을 때는, 표면 단차가 작고 결정성의 흐트러짐도 적기 때문에, 캐럿 결함의 발생 확률은 낮아진다. 또한, 상기 대략 원 형상 피트의 직경이 0.5㎛보다 작고, 깊이가 500㎚보다 깊을 때는, 피트 내부에서의 성장이 진행되지 않기 때문에, 피트가 거의 그대로의 형태로 남지만, 작은 피트이기 때문에, 그 위에 형성된 디바이스에 대한 영향은 작다고 생각된다. 한편, 대략 원 형상 피트의 직경이 1.5㎛보다 큰 경우에는, 피트의 형성 원인으로 된 나선 전위 주위로부터의 스텝 플로우 성장이 우세해지기 때문에, 상기 나선 전위 부분에서의 결정성의 흐트러짐이 회복되고, 나선 전위의 분해가 일어나기 어려워져, 피트의 깊이에 관계없이 캐럿 결함의 발생은 억제된다고 생각된다. 즉, 에피택셜 성장 전의 SiC 기판이, 직경 0.5㎛ 이상 1.5㎛ 이하, 깊이 50㎚ 이상 500㎚ 이하의 대략 원 형상 피트를 갖고 있으면, 에피택셜 막에서의 캐럿 결함의 발생 확률이 높아져 버린다.
일반적인 에피택셜 막에 있어서, 현 상황, 에피택셜 결함 밀도는 다양한 결함을 포함하여 전체적으로 수개∼10개/㎠의 레벨이지만, 이 중 삼각형 결함, 코멧 결함 등은 1개/㎠ 정도이고, 따라서 대부분이 캐럿 결함이다. 캐럿 결함 중에는, 상기 대략 원 형상 피트 등의 모폴러지적 특징을 수반하지 않는 통상의 나선 전위로부터 발생하는 것도 있지만, 그 밀도는 작기 때문에, 이 대략 원 형상 피트를 수반한 나선 전위가 기점으로 된 캐럿 결함의 밀도, 즉 대략 원 형상 피트 밀도 그 자체를 1개/㎠ 이하의 레벨로 해야만, 전체의 결함 밀도를 1∼2개/㎠ 이하로 할 수 있게 된다. 또한, 대략 원 형상 피트라 함은, SiC 기판 표면에서의 형상이 진원인 피트 외에, 완전히 원이 아닌 것도 포함한다. 완전한 원이 아닌 경우, 피트의 직경은 원 상당 직경을 말하는 것으로 한다.
상기한 바와 같은 크기를 갖는 대략 원 형상 피트의 SiC 기판에 있어서의 밀도에 대해, 본 발명자들은, CMP의 연마 속도 및 연마량의 관계를 검토한 바, 연마 속도가 100㎚/hr. 이하이며, 또한 연마량이 100㎚ 이상이라면, 이와 같은 대략 원 형상 피트의 밀도를 1개/㎠ 이하로 억제할 수 있는 것을 알 수 있었다. CMP의 연마 속도는, 가공압이나 연마액의 화학적 활성 등에 관련되어 있다고 생각되고, 연마 속도를 바꿈으로써, 나선 전위 부분에서의 산화 속도나 반응하는 나선 전위의 수가 변화된다고 생각된다. 따라서 연마 속도를 조정함으로써, 대략 원 형상 피트의 형상 및 밀도의 제어가 가능하게 된다. 또한, CMP에 의해 제거해야 하는 연마량, 즉 폴리싱 후의 가공 변질층의 두께는 통상 50∼100㎚ 정도이고, 그 제거가 불충분하면, 상기 대략 원 형상 피트의 형상 및 밀도의 제어가 곤란해지기 때문에, 이 가공 변질층은 충분히 제거할 필요가 있다.
본 발명에 의해, 대략 원 형상 피트의 형상 및 밀도가 제어된 SiC 기판을 제작할 수 있고, 그 위에 성장한 에피택셜 막에 있어서, 결함이 적은 에피택셜 막이 얻어지게 되지만, 실질적으로 CMP를 진행시키기 위해서는 연마 속도는 10㎚/hr. 이상일 필요가 있다. 여기서, CMP의 연마 속도를 지나치게 줄이면 생산성에 문제가 발생하는 점에서, 연마 속도는 50㎚/hr. 이상 100㎚/hr. 이하가 바람직하고, 보다 적합하게는 50㎚/hr. 이상 80㎚/hr. 이하인 것이 좋다. 또한, CMP에 의한 연마량에 관해서는, 캐럿 결함의 발생을 억제할 수 있으면 되고, 생산성을 고려하면 연마량의 상한은 1000㎚이다.
한편, 대략 원 형상 피트를 더욱 작게, 더욱 얕게 할 수 있으면, 그로부터 발생하는 캐럿 결함의 빈도는 작아질 것으로 예상된다. 따라서, 소정의 CMP 처리 후, 또한 표면을 반응성 이온 에칭(이하, RIE라고 함)에 의해 처리하는 것도 유효하다. 단, 이 경우, 나선 전위 부분과의 반응에 의해, 국소적으로 에칭이 촉진되어, 반대로 피트 형상이 크고, 깊어지는 것도 생각되므로, 사용하는 가스는 He, Ar 등의 희가스가 바람직하다.
본 발명에 의해 얻어진 SiC 기판을 사용하여 형성한 에피택셜 SiC 웨이퍼는 다양한 용도로 사용할 수 있고, 그 중에서도, SiC 단결정의 (0001)면에 대해 <11-20> 축방향으로 기울이는 각도인 오프각도가 4°이하인 SiC 기판을 사용하여 형성함으로써, 결함 밀도에 추가하여 기저면 전위 밀도도 저감된 에피택셜 막이 얻어지기 때문에, 고신뢰성이 요구되는 디바이스나 바이폴라 디바이스에 적합하다. 특히, 얻어진 에피택셜 SiC 웨이퍼 상에 적절하게 형성되는 디바이스로서는, 쇼트키 배리어 다이오드, PIN 다이오드, MOS 다이오드, MOS 트랜지스터 등과 같은, 전력 제어용에 사용되는 디바이스를 들 수 있다.
실시예
(실시예 1)
4인치(100㎜) 웨이퍼용 SiC 단결정 잉곳으로부터, 약 400㎛의 두께로 슬라이스하고, 랩핑과 다이아몬드 지립에 의한 통상의 폴리싱을 실시하여, CMP를 실시하는 대상의 기판을 준비하였다. 이 기판의 폴리타입은 4H형, 오프각은 4°이다. 이와 같이 폴리싱을 행한 경우, 표면의 가공 변질층의 두께는 100㎚ 정도 이하이었다. 계속해서, 이하와 같이 하여 CMP를 실시하였다.
연마 슬러리로서 실리카 등의 연마제 입자 및 산을 포함하는 것을 사용하고, 가공압이나 슬러리의 pH를 적절히 조정하여, 연마 속도를 100㎚/hr.로 하고, 기판의 표면을 두께 100㎚ 제거하고(연마량 100㎚), 또한 연마 흠집도 남지 않도록 CMP를 행하였다. CMP 종료 후, 공초점 현미경(레이저텍사 SICA61)을 사용하여, 본 실시예에서 얻어진 SiC 기판의 표면의 피트를 관찰하고, 그 형상과 깊이를 평가한 바, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하의 범위에 해당하는 대략 원 형상 피트의 밀도는 0.8개/㎠이었다.
이어서, 상기에서 얻어진 CMP 후의 SiC 기판에 대해 에피택셜 성장을 행하였다. 그 수순으로서는, 성장로에 SiC 기판을 세트하고, 성장로 내를 진공 배기한 후, 수소 가스를 매분 150L 도입하면서 압력을 1.0×104㎩로 조정하였다. 그 후, 압력을 일정하게 유지하면서 성장로의 온도를 1600℃까지 높이고, SiH4 유량을 매분 40㎤, C2H4 유량을 매분 20㎤, 도핑용의 N2의 유량을 매분 1㎤로 하여 에피택셜 성장층을 10㎛ 성장시켰다. 성장 후, 수소 가스만 흘린 상태에서 온도를 낮추고, 상온까지 낮춘 후, 수소 가스의 도입을 멈추고, 성장실 내를 진공 배기하고, 불활성 가스를 성장실에 도입하여, 성장실을 대기압으로 복귀시키고 나서, 에피택셜 SiC 웨이퍼를 취출하였다.
이와 같이 하여 에피택셜 성장을 행한 막의 결함수를 상기 공초점 현미경에 의해 평가한 바, 캐럿 결함 밀도는 1개/㎠이었다. 대략 원 형상 피트의 밀도보다, 캐럿 결함 밀도 쪽이 큰 것은, 모폴러지적 특징을 수반하지 않는 통상의 나선 전위로부터 발생하는 캐럿 결함도 근소하지만 존재하였기 때문이다. 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 1.8개/㎠이었다.
(실시예 2)
CMP의 연마 속도를 80㎚/hr.로 하고, 연마량을 100㎚로 한 것 외에는 실시예 1과 마찬가지로 하여, 실시예 2에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 0.6개/㎠이었다. 이어서, 실시예 1과 마찬가지로 하여 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 0.8개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 1.7개/㎠이었다.
(실시예 3)
CMP의 연마 속도를 50㎚/hr.로 하고, 연마량을 100㎚로 한 것 외에는 실시예 1과 마찬가지로 하여, 실시예 3에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 0.4개/㎠이었다. 이어서, 실시예 1과 마찬가지로 하여 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 0.6개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 1.4개/㎠이었다.
(실시예 4)
CMP의 연마 속도를 30㎚/hr.로 하고, 연마량을 100㎚로 한 것 외에는 실시예 1과 마찬가지로 하여, 실시예 4에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 0.2개/㎠이었다. 이어서, 실시예 1과 마찬가지로 하여 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 0.5개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 1.3개/㎠이었다.
(실시예 5)
CMP를 실시하는 대상의 기판의 오프각이 2°인 것 외에는 실시예 1과 마찬가지로 하여, 실시예 5에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 0.7개/㎠이었다. 이어서, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 1개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 1.9개/㎠이었다.
(실시예 6)
CMP를 실시하는 대상의 기판의 오프각이 0.5°인 것 외에는 실시예 1과 마찬가지로 하여, 실시예 6에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 0.8개/㎠이었다. 이어서, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 1.1개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 2개/㎠이었다.
(실시예 7)
CMP 종료까지는 실시예 1과 마찬가지로 하여 SiC 기판을 얻은 후, 또한 RIE 장치를 사용하여, Ar 가스를 흘려 SiC 기판의 표면의 에칭을 행하였다. RIE(반응성 이온 에칭)의 조건으로서는, 에칭 압력이 20㎩, Ar 가스 유량이 20sccm, 투입하는 고주파 전력은 0.1W/㎠이며, 두께 약 20㎚의 에칭을 행하였다.
상기에서 얻어진 실시예 7에 관한 SiC 기판에 대해, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 0.8개/㎠이며, 실시예 1과 다름없었지만, 이와 같이 하여 얻은 SiC 기판 상에, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 0.6개/㎠이었다. 이것은, RIE에 의해 대략 원 형상 피트의 단차 및 크기가 저감됨과 함께, 피트 부분의 결정성의 흐트러짐이 제거된 것에 의해, 이 피트가 캐럿 결함의 발생 기점으로 될 확률이 억제되었기 때문이라고 생각되고, 또한 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 1.3개/㎠이었다.
(실시예 8)
CMP 종료까지는 실시예 2와 마찬가지로 하여 SiC 기판을 얻은 후, 또한 RIE 장치를 사용하여, He 가스를 흘려 SiC 기판의 표면의 에칭을 행하였다. RIE의 조건으로서는, 에칭 압력이 20㎩, He 가스 유량이 20sccm, 투입하는 고주파 전력은 0.1W/㎠이며, 두께 약 20㎚의 에칭을 행하였다.
상기에서 얻어진 실시예 8에 관한 SiC 기판에 대해, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 0.6개/㎠이며, 실시예 2와 다름없었지만, 이와 같이 하여 얻은 기판 상에, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 0.4개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 1.1개/㎠이었다.
(실시예 9)
CMP의 연마 속도를 100㎚/hr.로 하고, 연마량을 500㎚로 한 것 외에는 실시예 1과 마찬가지로 하여, 실시예 9에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 0.7개/㎠이었다. 이어서, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 0.9개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 1.8개/㎠이었다.
(실시예 10)
CMP의 연마 속도를 80㎚/hr.로 하고, 연마량을 500㎚로 한 것 외에는 실시예 1과 마찬가지로 하여, 실시예 10에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 0.6개/㎠이었다. 이어서, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 1.1개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 1.7개/㎠이었다.
(비교예 1)
CMP의 연마 속도를 150㎚/hr.로 하고, 연마량을 100㎚로 한 것 외에는 실시예 1과 마찬가지로 하여, 비교예 1에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 2.5개/㎠이었다. 이어서, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 2.8개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 3.5개/㎠이었다.
(비교예 2)
CMP의 연마 속도를 300㎚/hr.로 하고, 연마량을 100㎚로 한 것 외에는 실시예 1과 마찬가지로 하여, 비교예 2에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 4개/㎠이었다. 이어서, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 4.3개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 5.2개/㎠이었다.
(비교예 3)
CMP의 연마 속도를 500㎚/hr.로 하고, 연마량을 500㎚로 한 것 외에는 실시예 1과 마찬가지로 하여, 비교예 3에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 5.5개/㎠이었다. 이어서, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 5.8개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 6.5개/㎠이었다.
(비교예 4)
CMP의 연마 속도를 100㎚/hr.로 하고, 연마량을 50㎚로 한 것 외에는 실시예 1과 마찬가지로 하여, 비교예 4에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 2.1개/㎠이며, 연마 속도가 작아도 연마량이 적으면 폴리싱 후의 가공 변질층의 제거량이 불충분하기 때문에, 소정의 대략 원 형상 피트의 밀도는 감소하지 않았다. 이어서, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 2.5개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 3.5개/㎠이었다.
(비교예 5)
CMP의 연마 속도를 80㎚/hr.로 하고, 연마량을 30㎚로 한 것 외에는 실시예 1과 마찬가지로 하여, 비교예 5에 관한 SiC 기판을 얻었다. CMP 후의 SiC 기판의 표면에 있어서, 직경이 0.5㎛ 이상 1.5㎛ 이하, 깊이가 50㎚ 이상 500㎚ 이하인 대략 원 형상 피트의 밀도는 2.7개/㎠이며, 연마 속도가 작아도 연마량이 적으면 폴리싱 후의 가공 변질층의 제거량이 불충분하기 때문에, 소정의 대략 원 형상 피트의 밀도는 감소하지 않았다. 이어서, 실시예 1과 마찬가지로 에피택셜 성장을 실시하고, 성장 후의 에피택셜 막의 결함수를 평가한 바, 캐럿 결함 밀도는 3.2개/㎠이며, 삼각형 결함이나 코멧 결함 등을 포함한 에피택셜 결함 전체의 밀도는 4.1개/㎠이었다.
본 발명에 의하면, SiC 기판 상에의 에피택셜 성장에 있어서, 에피택셜 결함을 저감시킨 고품질 에피택셜 막을 갖는 에피택셜 SiC 웨이퍼를 제작하는 것이 가능하다. 그로 인해, 이와 같은 에피택셜 SiC 웨이퍼 상에 전자 디바이스를 형성하면 디바이스의 특성 및 수율이 향상되는 것을 기대할 수 있다.

Claims (6)

  1. 탄화규소 단결정 기판의 표면을 10㎚/hr. 이상 100㎚/hr. 이하의 연마 속도로 화학 기계 연마하여, 탄화규소 단결정 기판의 표면을 두께 100㎚ 이상 1000㎚ 이하의 범위로 제거하는 것을 특징으로 하는, 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판은, 직경 0.5㎛ 이상 1.5㎛ 이하이며, 또한 깊이 50㎚ 이상 500㎚ 이하의 대략 원 형상의 피트가 1개/㎠ 이하인, 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 화학 기계 연마에 의한 표면 연마 후, 또한 반응성 이온 에칭을 행하는 것을 특징으로 하는, 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법.
  4. 제3항에 있어서,
    상기 반응성 이온 에칭에서 사용하는 가스가 희가스인 것을 특징으로 하는, 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 탄화규소 단결정 기판의 오프각도가 4°이하인 것을 특징으로 하는, 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 기재된 방법에 의해 얻어진 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판이며, 직경 0.5㎛ 이상 1.5㎛ 이하이며, 또한 깊이 50㎚ 이상 500㎚ 이하의 대략 원 형상의 피트가 1개/㎠ 이하인 것을 특징으로 하는, 에피택셜 탄화규소 웨이퍼용 탄화규소 단결정 기판.
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