KR20150102685A - 플라즈마 에칭 챔버 내에서 반도체 기판의 상부 표면을 평탄화하는 방법 - Google Patents

플라즈마 에칭 챔버 내에서 반도체 기판의 상부 표면을 평탄화하는 방법 Download PDF

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Abstract

플라즈마 에칭 챔버 내에서 반도체 기판의 상부 표면을 평탄화하는 방법이 본 명세서에서 개시되며, 반도체 기판은 플라즈마 에칭 챔버 내에 위치된 기판 지지 어셈블리의 지지 표면 상에 지지되며, 기판 지지 어셈블리는 독립적으로 제어된 열 (thermal) 제어 요소들의 어레이를 기판 지지 어셈블리 내에 포함하며, 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들은 독립적으로 제어가능한 가열기 존들 (zones) 을 형성하도록 기판 지지 어셈블리의 지지 표면의 공간적 및 시간적 온도를 제어하게 동작가능하며, 독립적으로 제어가능한 가열기 존들은 반도체 기판의 상부 표면에 걸친 목표된 온도 프로파일에 대응되게 형성된다. 플라즈마 에칭 동안의 반도체 기판의 상부 표면에 걸친 에칭 레이트는 상부 표면의 국부화된 온도에 의존하며, 목표된 온도 프로파일은 반도체 기판의 상부 표면이 미리 결정된 기간 내에 평탄화되도록 결정된다. 반도체 기판이 미리 결정된 기간 동안에 플라즈마 에칭되며 이로써 반도체 기판의 상부 표면이 평탄화된다.

Description

플라즈마 에칭 챔버 내에서 반도체 기판의 상부 표면을 평탄화하는 방법{METHOD OF PLANARIZING AN UPPER SURFACE OF A SEMICONDUCTOR SUBSTRATE IN A PLASMA ETCH CHAMBER}
관련 출원에 대한 교차 참조
본원은 그 전체 내용이 본 명세서에서 참조로서 인용되고 2014년 2월 28일에 출원된 미국 가 특허 출원 번호 61/946,399에 대한 우선권을 35 U.S.C. 119(e) 하에서 주장한다.
본 발명은 플라즈마 에칭 챔버 내에서 반도체 기판의 상부 표면을 평탄화하는 방법들에 관한 것이며, 보다 구체적으로 반도체 기판의 상부 표면에 걸쳐서 온도를 제어하면서 플라즈마 에칭 챔버 내에서 반도체 기판의 상부 표면을 평탄화하는 방법에 관한 것이다.
집적 회로들, 메모리 셀들 등과 같은 반도체 디바이스들의 제조 시에, 일련의 제조 동작들이 반도체 기판들 상에 피처들을 규정하기 위해서 수행된다. 반도체 기판은 실리콘으로 형성된 반도체 기판 상에 규정된 다중-레벨 구조물들의 형태로 집적 회로 디바이스들을 포함할 수 있다. 기판 레벨에서, 확산 영역들을 갖는 트랜지스터 디바이스들이 형성된다. 후속 레벨들에서, 상호접속 금속화 라인들이 패터닝되어 트랜지스터 디바이스들에 전기적으로 접속되어서 목표된 집적 회로 디바이스를 규정한다. 또한, 패터닝된 도전성 층들은 유전체 재료들에 의해서 다른 도전성 층들로부터 절연된다.
반도체 기판 상에 피처들을 규정하기 위한 이러한 일련의 제조 동작들은 다른 것들 중에서도 다양한 재료 층들을 부가, 패터닝, 에칭, 제거, 폴리싱 및 평탄화하는 것들과 같은 많은 프로세스들을 포함할 수 있다. 각 프로세스를 정밀한 방식으로 수행하는 것이 필요하다. 예를 들어서, 반도체 기판의 상부 표면의 표면 토포그래피의 편차들을 줄이도록 정밀한 방식으로 반도체 기판의 상부 표면을 평탄화하는 것이 때로 바람직하다. 정밀한 평탄화가 이루어지지 않으면, 추가 층들의 제조는 반도체 기판의 상부 표면의 표면 토포그래피의 증가된 편차로 인해서 실질적으로 보다 어렵게 된다.
플라즈마 에칭 챔버 내에서 반도체 기판의 상부 표면을 평탄화하는 방법이 본 명세서에서 개시되며, 반도체 기판은 플라즈마 에칭 챔버 내에 위치된 기판 지지 어셈블리의 지지 표면 상에 지지된다. 기판 지지 어셈블리는 독립적으로 제어된 열 (thermal) 제어 요소들의 어레이를 기판 지지 어셈블리 내에 포함한다. 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들은 독립적으로 제어가능한 가열기 존들 (zones) 을 형성하도록 기판 지지 어셈블리의 지지 표면의 공간적 및 시간적 온도를 제어하게 동작가능하다. 독립적으로 제어가능한 가열기 존들 (zones) 은, 반도체 기판의 상부 표면이 평탄화될 수 있게 반도체 기판의 상부 표면에 걸친 에칭 레이트가 플라즈마 에칭 동안에 제어될 수 있도록, 반도체 기판의 상부 표면에 걸친 목표된 온도 프로파일에 대응한다. 이 방법은 반도체 기판의 상부 표면을 분석하고 이로써 상부 표면의 표면 토포그래피 (topography) 의 불균일도를 측정하는 단계로서, 상부 표면은 Si-함유 재료에 의해서 형성된, 불균일도를 측정하는 단계를 포함한다. 미리 결정된 시간 동안에 반도체 기판을 플라즈마 에칭한 후에 반도체 기판의 평탄한 상부 표면을 달성하도록 상부 표면의 분석에 기초하여서 반도체 기판의 상부 표면으로부터 제거할 Si-함유 재료의 양이 계산된다. 기판 지지 어셈블리의 지지 표면에 걸친 공간적 온도 및 시간적 온도의 온도 프로파일이 생성된다. 이 온도 프로파일은 반도체 기판의 상부 표면에 걸친 목표된 온도들에 대응하며, 반도체 기판의 상부 표면에 걸친 목표된 온도들은 상부 표면으로부터 Si-함유 재료의 계산된 양을 제거하는데 요구되며, 상부 표면을 형성하는 Si-함유 재료의 에칭 레이트는 상부 표면의 국부화된 온도에 의존한다. 반도체 기판이 플라즈마 에칭 챔버 내로 삽입된다. 프로세스 가스가 플라즈마 에칭 챔버 내로 공급되고 프로세스 가스가 플라즈마 상태로 에너자이징 (energizing) 된다. 반도체 기판의 상부 표면에 걸친 목표된 온도 프로파일을 달성하도록 독립적으로 제어된 열 제어 요소들의 어레이에 전력을 공급하면서 반도체 기판의 상부 표면을 플라즈마 에칭하고 이로써 반도체 기판의 상부 표면으로부터 Si-함유 재료의 계산된 양을 제거하고 반도체 기판의 평탄한 상부 표면을 달성함으로써 반도체 기판의 상부 표면이 평탄화된다.
반도체 기판의 상부 표면이 Si-함유 재료에 의해서 형성된, 반도체 기판의 상부 표면을 플라즈마 에칭 챔버 내에서 평탄화하는 방법이 본 명세서에서 또한 개시된다. 이 방법은 기판 지지 어셈블리의 지지 표면 상에 반도체 기판을 지지하는 단계로서, 기판 지지 어셈블리는 기판 지지 어셈블리 내에 독립적으로 제어된 열 제어 요소들의 어레이를 포함하며, 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들은 독립적으로 제어가능한 가열기 존들을 형성하도록 기판 지지 어셈블리의 지지 표면의 공간적 및 시간적 온도를 제어하도록 동작가능한, 반도체 기판을 지지하는 단계를 포함한다. 반도체 기판의 상부 표면에 걸친 목표된 온도 프로파일에 대응되게 독립적으로 제어가능한 가열기 존들이 형성되며, 플라즈마 에칭 동안의 반도체 기판의 상부 표면에 걸친 에칭 레이트는 상부 표면의 국부화된 온도에 의존하며, 목표된 온도 프로파일은 반도체 기판의 상부 표면이 미리 결정된 기간 내에 평탄화되도록 결정된다. 반도체 기판이 미리 결정된 기간 동안에 플라즈마 에칭되며 이로써 반도체 기판의 상부 표면이 평탄화되며, 플라즈마 에칭을 수행하는데 사용된 프로세스 가스는 HBr, C4F8, NF3, CH2F2, CF4, CH3F, O2, He, Cl2, 또는 이들의 조합을 포함한다.
도 1은 반도체 기판의 상부 표면을 평탄화하는 방법의 실시예들이 수행될 수 있는 유도 결합형 플라즈마 에칭 챔버의 실시예를 예시한다.
도 2는 독립적으로 제어된 열 제어 요소들의 어레이를 그 내에 갖는 가열 플레이트를 포함하는 기판 지지 어셈블리의 개략적 단면도이다.
도 3a 내지 도 3c는 각각 본 명세서에서 개시된 바와 같은 반도체 기판의 상부 표면을 평탄화하는 실시예의 다양한 방법 단계들 동안에 반도체 기판의 단면도이다.
도 4a 내지 도 4d는 각각 본 명세서에서 개시된 바와 같은 반도체 기판의 상부 표면을 평탄화하는 실시예의 다양한 방법 단계들 동안에 반도체 기판의 단면도이다.
적어도 50 개의 독립적으로 제어된 열 제어 요소들의 어레이와 같은 독립적으로 제어된 열 제어 요소들의 어레이를 포함하는 플라즈마 에칭 챔버 내 위치한 기판 지지 어셈블리의 상부 표면 상에서 반도체 기판이 지지되는 플라즈마 에칭 챔버 내에서 반도체 기판 (기판) 의 상부 표면을 평탄화하는 방법이 본 명세서에서 개시된다. 다음의 상세한 설명에서, 다수의 특정 실시예들은 본 명세서에서 기술된 장치 및 방법들의 철저한 이해를 제공하기 위해서 제시된다. 그러나, 본 기술 분야의 당업자에게 자명한 바와 같이, 본 실시예들은 이러한 특정 세부사항 없이도 또는 다른 요소들 또는 프로세스들을 사용하여서 실시될 수 있다. 다른 실례들에서, 잘 알려진 프로세스들, 절차 및/또는 컴포넌트들은 본 명세서에서 기술된 실시예들의 양태들을 불필요하게 모호하게 하지 않도록 세부적으로 기술되지 않았다. 수치 값과 관련하여서 본 명세서에서 사용되는 바와 같이, 용어 "약"은 ± 10 % 을 말한다.
수많은 플라즈마 프로세싱 프로세스들의 성능은 기판 지지 어셈블리의 지지 표면 상에 지지된 반도체 기판의 온도 프로파일에 의존한다. 예를 들어서, 플라즈마 프로세싱 동안에, 기판 지지 어셈블리는 그 지지 표면 상에서 지지된 반도체 기판의 공간적 및/또는 시간적 온도 프로파일을 튜닝하도록 구성될 수 있다. 반도체 기판 온도 프로파일을 튜닝하기 위해서, 이 기판 지지 어셈블리 내에 포함된 독립적으로 제어된 열 제어 요소들의 어레이는 기판 지지 어셈블리의 지지 표면의 온도를 튜닝하도록 제어될 수 있으며, 이로써 반도체 기판 어셈블리의 지지 표면 상에서 지지되는 기판의 온도 프로파일 (즉, 반도체 기판의 상부 표면에 걸친 온도들) 을 제어할 수 있다. 반도체 기판 어셈블리들 및 반도체 기판 어셈블리용 가열 배열부들 (즉, 튜닝 배열부들) 의 예시적인 실시예들은 공동으로-양도된 미국 특허 번호 8,461,674, 및 공동으로-양도된 미국 공개 출원 번호 2011/0092072, 2012/0097661, 2013/0068750, 2013/0220989, 및 2011/0143462, 및 공동으로-양도된 미국 특허 출원 일련 번호 13/908,676에서 찾을 수 있으며 이 문헌들은 그 전체가 본 명세서에서 참조로서 인용된다. 전력 공급부 및 전력 스위칭 시스템에 전기적으로 접속된 독립적으로 제어된 열 제어 요소들의 어레이를 포함하는 기판 지지 어셈블리용 전력 공급부 및 전력 스위칭 시스템의 예시적인 실시예는 공동으로-양도된 미국 특허 일련 번호 13/690,745에서 찾을 수 있으며, 이 문헌은 그 전체가 본 명세서에서 참조로서 인용된다.
기판 지지 어셈블리는 프로세싱 동안에 기판 지지 어셈블리의 지지 표면 상에 반도체 기판 (기판) 을 정전 방식으로 클램핑하는데 유용한 정전 척 (ESC) 을 포함할 수 있다. 기판 지지 어셈블리는 또한 유체-냉각된 히트 싱크 (즉, 냉각 플레이트) 및 복수의 독립적으로 제어가능한 가열기 존들을 형성하도록 동작가능한 독립적으로 제어된 열 제어 요소들의 어레이를 포함하는 가열기 플레이트를 포함하여서 기판 지지 어셈블리의 지지 표면 상에서 지지되는 기판의 단계별 그리고 방사상 온도 제어, 방위각상 온도 제어, 및/또는 다이별 온도 제어를 실현할 수 있다. 예를 들어서, 일 실시예에서, 유체-냉각된 히트 싱크는 약 - 20 내지 80 ℃ 온도에서 유지될 수 있으며, 독립적으로 제어된 열 제어 요소들 (가열기들) 의 어레이는 기판 지지 어셈블리의 지지 표면 및 이로써 이 지지 표면 상에서 지지되는 기판을 유체-냉각된 히트 싱크 온도보다 높은 0 내지 90 ℃ 온도에서 유지할 수 있다. 열 제어 요소들에 공급된 가열기 전력을 변화시킴으로써, 독립적으로 제어가능한 가열기 존들은, 기판 지지 어셈블리의 지지 표면의 온도 프로파일 및 이로써 기판 지지 어셈블리의 지지 표면 상에서 지지되는 기판의 온도 프로파일이 제어될 수 있도록, 형성될 수 있다. 열 제어 요소들은 바람직하게는 독립적으로 제어가능하며, 독립적으로 제어가능한 가열기 존들은 기판 지지 어셈블리 내에 포함된 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들의 공간적 빈도와 무관한 공간적 빈도로 독립적으로 제어된 열 제어 요소들의 어레이에 의해서 형성될 수 있다. 바람직하게는, 기판 지지 어셈블리는 적어도 50 개의 열 제어 요소들을 그 내에서 포함하며, 적어도 100 개의 독립적으로 제어가능한 가열기 존들을 형성하도록 동작가능하다.
도 1은 본 명세서에 개시된 반도체 기판의 상부 표면을 평탄화하는 방법의 실시예들을 수행할 수 있는 유도 결합형 플라즈마 에칭 챔버의 실시예를 예시한다. 유도 결합형 플라즈마 프로세싱 장치는 진공 챔버 (200) (즉, 플라즈마 에칭 챔버) 를 포함한다. 진공 챔버 (200) 는 진공 챔버 (200) 내에서 반도체 기판 (214) 을 지지하기 위한 기판 지지부 (하부 전극 어셈블리 ) (215) 를 포함한다. 유전체 윈도우 (20) 는 진공 챔버 (200) 의 상단 벽을 형성한다. 프로세스 가스들이 가스 주입기 (22) 를 통해서 진공 챔버 (200) 내부로 주입된다. 가스 소스 (234) 는 가스 주입기 (22) 를 통해서 프로세스 가스를 진공 챔버 (200) 내부로 공급한다.
일단 프로세스 가스들이 진공 챔버 (200) 내부로 도입되면, 이 가스들은 안테나 (18) 가 진공 챔버 (200) 의 내부에 에너지를 공급함으로써 플라즈마 상태로 에너자이징된다. 바람직하게는, 안테나 (18) 는 RF 에너지를 진공 챔버 (200) 내로 유도적으로 커플링하도록 RF 전력 소스 (240) 및 RF 임피던스 매칭 회로 (238) 에 의해서 전력을 공급받는 외부 평면형 안테나이다. 그러나, 다른 실시예들에서, 안테나 (18) 는 비평면형인 외부 또는 내장형 안테나일 수 있다. RF 전력을 평면형 안테나에 인가함으로써 생성된 전자계는 진공 챔버 (200) 내의 프로세스 가스를 에너자이징하여서 기판 21 위에 고밀도 플라즈마 (예를 들어서, 109-1012 이온들/cm3) 를 형성한다. 에칭 프로세스 동안에, 안테나 (18) (즉, RF 코일) 는 변압기의 1 차 코일의 기능과 유사한 기능을 수행하며, 진공 챔버 (200) 내에서 생성된 플라즈마는 변압기 내의 2 차 코일의 기능과 유사한 기능을 수행한다. 바람직하게는, 안테나 (18) 는 전기적 커넥터 (238b) (즉, 리드) 에 의해서 RF 임피던스 매칭 회로 (238) 에 전기적으로 접속되며, RF 전력 소스는 (240) 는 전기적 커넥터 (240b) 에 의해서 RF 임피던스 매칭 회로 (238) 에 전기적으로 접속된다.
도 2는 본 명세서에서 개시된 반도체 기판의 상부 표면을 평탄화하는 방법의 실시예를 수행하는데 사용될 수 있는, 지지 표면 (301) 을 갖는, 기판 지지 어셈블리 (300) 의 개략적 단면도이다. 기판 지지 어셈블리 (300) 는 독립적으로 제어된 열 제어 요소들의 어레이를 그 내에 갖는 가열 플레이트 (304) 를 포함할 수 있다. 바람직하게는 가열 플레이트 (304) 는 그 내에서 적어도 50 개의 독립적으로 제어가능한 열 제어 요소들 305 을 포함한다. 가열 플레이트 (304) 는 폴리머 재료, 무기 재료, 실리콘 산화물과 같은 세라믹, 알루미나, 이트리아, 알루미늄 질화물 또는 다른 적합한 재료일 수 있다. 기판 지지 어셈블리 (300) 는 바람직하게는 DC 전압을 사용하여서 기판을 세라믹 층 (303) 의 지지 표면 (301) 에 정전 방식으로 클램핑하도록 적어도 하나의 전극 (302) (예를 들어서, 단극성 또는 쌍극성) 이 내장된 세라믹 층 (303) (정전 클램핑 층) 에 의해서 형성된 정전 척을 더 포함한다. 기판 지지 어셈블리 (300) 는 예를 들어서 열 장벽 층 (307), 및 냉각제 플로우를 위한 채널들 (306) 을 수용하는 냉각 플레이트 (308) 를 더 포함할 수 있다.
기판 지지 어셈블리의 지지 표면 상에서 지지되는 반도체 기판의 상부 표면은 바람직하게는 재료의 에칭 레이트가 그의 국부화된 온도에 의존하는 재료로 형성될 수 있다. 예를 들어서, 에칭 레이트들은 반도체 기판의 상부 표면에 걸쳐 있는 주변 위치들에 비해서 그의 국부화된 온도를 증가시킴으로써 반도체 기판의 상부 표면에 걸친 위치들에서 증가될 수 있다. 그러나, 다른 실시예에서, 반도체 기판의 상부 표면을 형성하는 재료에 따라서, 에칭 레이트들은 반도체 기판의 상부 표면에 걸쳐 있는 주변 위치들에 비해서 그의 국부화된 온도를 감소시킴으로써 반도체 기판의 상부 표면에 걸친 위치들에서 증가될 수 있다.
독립적으로 제어된 열 제어 요소들의 어레이의 독립적으로 제어된 열 제어 요소들 (305) 은 기판 지지 어셈블리 (300) 의 지지 표면 (301) 의 공간적 그리고 시간적 온도를 제어하여서 독립적으로 제어가능한 가열기 존들을 형성하도록 동작가능하다. 독립적으로 제어가능한 가열기 존들은 기판 지지 어셈블리 내에 포함된 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들의 공간적 빈도와 무관한 공간적 빈도로 형성될 수 있다. 독립적으로 제어가능한 가열기 존들은 바람직하게는, 반도체 기판의 상부 표면에 걸친 에칭 레이트들이 플라즈마 에칭 동안에, 반도체 기판의 상부 표면이 플라즈마 에칭 동안에 평탄화될 수 있게, 제어될 수 있도록, 상부 표면 (301) 상에서 지지된 반도체 기판의 상부 표면에 걸쳐서 목표된 온도 프로파일에 대응하게 형성된다. 예를 들어서, 독립적으로 제어된 열 제어 요소들의 어레이는, 기판 지지 어셈블리의 지지 표면에 걸친 목표된 온도 프로파일 및 이로써 지지 표면 (301) 상에 지지된 반도체 기판의 온도 프로파일에 대응하도록 적어도 100 개의 독립적으로 제어가능한 가열기 존들을 형성하게 전력을 공급받으며, 이로써 각 형성된 독립적으로 제어가능한 가열기 존에 대응하는 반도체 기판의 상부 표면의 부분들의 에칭 레이트가 약 0 내지 5 nm/min/℃이다. 이로써, 반도체 기판의 전체 상부 표면은 플라즈마 에칭 동안에 한 번에 평탄화될 수 있다. 반도체 기판의 상부 표면의 부분들의 에칭 레이트를 제어하기 위해서, 기판 지지 어셈블리의 지지 표면에 걸친 독립적으로 제어가능한 가열기 존들의 온도들은 바람직하게는 약 - 20 내지 약 90 ℃ 및 보다 바람직하게는 약 20 내지 약 90 ℃ 의 지지 표면에 걸친 온도들을 달성할 수 있다.
바람직하게는, 반도체 기판의 상부 표면은 실리콘-함유 재료 (본 명세서에서는 Si-함유 재료로서 사용됨) 로 형성되고, 보다 바람직하게는 반도체 기판의 상부 표면은 실리콘 (Si) 예를 들어서, 폴리실리콘, 또는 결정질 실리콘, 실리콘 질화물 (SiN) 또는 실리콘 산화물 (SiOx, 여기서 x는 1 이상임) 로 형성된다. 바람직한 실시예에서, 반도체 기판의 상부 표면을 형성하는 Si-함유 재료는 Si이며, 플라즈마 에칭을 수행하는데 사용된 프로세스 가스는 HBr이며, HBr에 O2, 또는 C4F8, NF3, 및 CH2F2가 첨가된다. 다른 바람직한 실시예에서, Si-함유 재료는 SiN이며, 플라즈마 에칭을 수행하는데 사용된 프로세스 가스는 CH3F; C4F8, NF3, 및 He; C4F8, NF3, He, 및 CH2F2; C4F8, NF3, He, Ch2F2, 및 Cl2; 또는 C4F8, NF3, 및 CH2F2이다. 다른 바람직한 실시예에서, Si-함유 재료는 SiOx이며, 여기서 x는 1 이상이며, 플라즈마 에칭을 수행하는데 사용된 프로세스 가스는 CH2F2 및 CF4; C4F8, NF3, 및 He; C4F8, NF3, He, CH2F2, O2, 및 CF4; C4F8, NF3, He, 및 O2; 또는 C4F8, NF3, He, 및 CF4 이다. 일 실시예에서, 패시베이션 층이 플라즈마 에칭 동안에 반도체 기판의 상부 표면의 일부들 상에 형성될 수 있다. 플라즈마 에칭 동안에 패시베이션 층을 형성하는데 사용되는 프로세스 가스는 바람직하게는 C4F8, He, CF4, CHF3, 또는 이들의 조합을 포함한다. 바람직하게는 플라즈마 에칭 동안에 플라즈마 에칭 챔버 내의 압력은 약 5 mTorr 내지 90 mTorr에서 유지된다. 일 실시예에서, 반도체 기판의 상부 표면은 2 개 이상의 재료들, 예를 들어서 Si, SiN, 및/또는 SiOx (여기서 x는 1 이상임) 로 형성될 수 있으며, 플라즈마 에칭을 수행하는데 사용된 프로세스 가스의 조성은 상부 표면을 형성하는 각 재료의 에칭 레이트가 플라즈마 에칭 동안에 1:1 비로 에칭되도록 최적화될 수 있다. 예를 들어서, 반도체 기판의 상부 표면은 Si, SiN, 및 SiOx 로 형성될 수 있으며, 이 경우에 프로세스 가스의 조성은 각 재료가 플라즈마 프로세싱 동안에 1:1:1 비로 에칭되도록 최적화된다.
반도체 기판의 상부 표면을 평탄화하는 방법은 반도체 기판의 상부 표면을 분석하고 이로써 반도체 기판의 상부 표면이 Si-함유 재료로 형성된 경우의 상부 표면의 표면 토포그래피의 불균일성을 측정하는 것을 포함한다. 바람직한 실시예에서, 반도체 기판의 상부 표면의 토포그래피는 광 산란 또는 간섭계 기법을 사용하여서 분석된다. 반도체 기판의 상부 표면으로부터 제거될 Si-함유 재료의 양이, 사전결정된 기간 동안에 반도체 기판을 플라즈마 에칭한 후에, 반도체 기판의 평면 상부 표면을 달성하도록 상부 표면 분석에 기초하여서 계산된다. 기판 지지 어셈블리의 지지 표면에 걸친 공간적 온도 및 시간적 온도의 목표된 온도 프로파일이 생성된다. 목표된 온도 프로파일은 바람직하게는 상부 표면으로부터 Si-함유 재료의 계산된 양을 제거하는데 요구되는 반도체 기판의 상부 표면에 걸친 목표된 온도들에 대응하도록 생성되며, 상부 표면을 형성하는 Si-함유 재료의 에칭 레이트는 그의 국부화된 온도에 의존한다.
반도체 기판이 플라즈마 에칭 챔버 내에 삽입된다. 프로세스 가스가 챔버 내로 공급되고 프로세스 가스는 플라즈마 상태로 에너자이징된다. 반도체 기판의 상부 표면이, 반도체 기판의 상부 표면에 걸친 목표된 온도 프로파일을 달성하게 독립적으로 제어된 열 제어 요소들의 어레이에 전력을 공급하면서, 사전결정된 기간 동안에 반도체 기판의 상부 표면을 플라즈마 에칭함으로써 평탄화되며, 이로써 반도체 기판의 상부 표면으로부터 Si-함유 재료의 계산된 양이 제거되고 평탄한 반도체 기판의 상부 표면이 달성된다.
방법의 일 실시예에서, Si-함유 재료 층은 플라즈마 에칭 챔버 내에 반도체 기판을 삽입하기 이전에 반도체 기판의 상부 표면 상에 증착될 수 있으며, 이 증착된 Si-함유 재료의 플라즈마 에칭 레이트는 그의 국부화된 온도에 의존한다. 바람직하게는 플라즈마 에칭 챔버 내에 반도체 기판을 삽입하기 이전에 반도체 기판의 상부 표면 상에 증착된 Si-함유 재료 층은 SiN이다. 일 실시예에서, 반도체 기판의 상부 표면은 플라즈마 에칭 챔버 내에 반도체 기판을 삽입하기 이전에 CMP (chemical mechanical planarization) 프로세스를 받을 수 있다. CMP 장치의 예시적인 실시예는 그 전체가 본 명세서에서 참조로서 인용되고 공동으로-양도된 미국 특허 6,769,961에서 찾을 수 있다.
제어 시스템, 예를 들어 제어 시스템 (385) (도 1 참조) 은 바람직하게는 플라즈마 에칭 챔버, 기판 지지 어셈블리에 의해서 수행되는 프로세스들 및/또는 독립적으로 제어된 열 제어 요소들의 어레이의 제어에 의해서 수행되는 프로세스를 제어한다. 비일시적 컴퓨터 머신-판독가능한 매체는 본 명세서에서 개시된 방법들의 실시예들 및 플라즈마 에칭 챔버의 제어를 위한 프로그램 인스트럭션들을 포함할 수 있으며, 본 명세서에서 기술된 방법들은 바람직하게는 소프트웨어 알고리즘에 의해서 수행된다. 프로세싱 동작들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 통상적인 컴퓨터 판독가능한 프로그래밍 언어: 예를 들어서, 어셈블리 언어, C, C++, Pascal, Fortran 또는 다른 언어들로 기록될 수 있다. 컴파일링된 객체 코드 또는 스크립트는 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해서 실행된다.
일 실시예에서, 반도체 기판의 상부 표면이 Si-함유 재료로 형성된 반도체 기판의 상부 표면을 플라즈마 에칭 챔버 내에서 평탄화하는 방법은 독립적으로 제어된 열 제어 요소들의 어레이, 예를 들어 적어도 50 개의 독립적으로 제어된 열 제어 요소들의 어레이를 포함하는 기판 지지 어셈블리의 지지 표면 상에 반도체 기판을 지지하는 단계를 포함한다. 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들은 기판 지지 어셈블리의 지지 표면의 공간적 및 시간적 온도를 제어하여서 독립적으로 제어가능한 가열기 존들을 형성하게 동작가능하다. 독립적으로 제어가능한 가열기 존들은 기판 지지 어셈블리 내에 포함된 열 제어 요소들의 어레이의 열 제어 요소들의 공간적 빈도와 무관한 공간적 빈도로 형성될 수 있다. 이러한 방식으로, 독립적으로 제어가능한 가열기 존들은 반도체 기판의 상부 표면에 걸친 목표된 온도 프로파일에 대응되게 형성되며, 플라즈마 에칭 동안에 반도체 기판의 상부 표면에 걸친 에칭 레이트는 그의 국부화된 온도에 의존하며, 목표된 온도 프로파일은 반도체 기판의 상부 표면이 플라즈마 에칭의 사전결정된 기간 내에 평탄화되도록 결정된다. 반도체 기판은 사전결정된 기간 동안에 플라즈마 에칭되며 이로써 그의 상부 표면이 평탄화되고 플라즈마 에칭을 수행하는데 사용되는 프로세스 가스는 HBr, C4F8, NF3, CH2F2, CF4, CH3F, O2, He, Cl2, 또는 이들의 조합을 포함한다.
바람직하게는, 목표된 온도 프로파일은 반도체 기판의 상부 표면 토포그래피의 불균일성을 결정하도록 반도체 기판의 상부 표면 토포그래피를 분석하고, 온도 프로파일을 분석된 표면 토포그래피에 매칭시킴으로써 생성되며, 온도 프로파일에 걸친 온도들은 상부 표면 토포그래피의 불균일성이 반도체 기판을 플라즈마 에칭하는 동안에 감소되도록 선택된다. 반도체 기판의 상부 표면의 표면 토포그래피는 바람직하게는 광 산란 또는 간섭계 기법을 사용하여서 분석된다. 바람직하게는 목표된 온도 프로파일은 바람직하게는 반도체 기판을 플라즈마 에칭 챔버 내에서 기판 지지 어셈블리의 지지 표면 상에 지지하기 이전에 생성된다. 이와 달리, 목표된 온도 프로파일은 반도체 기판을 플라즈마 에칭 챔버 내에서 기판 지지 어셈블리의 지지 표면 상에 지지한 후에 생성될 수 있다.
일 실시예에서, Si-함유 재료 층은 바람직하게는 반도체 기판을 플라즈마 에칭 챔버 내에서 기판 지지 어셈블리의 지지 표면 상에 지지하기 이전에 반도체 기판의 상부 표면 상에 증착될 수 있다. 바람직하게는 Si-함유 재료는 SiN이다.
플라즈마 에칭 동안에, 독립적으로 제어된 열 제어 요소들의 어레이는 바람직하게는, 각 형성된 독립적으로 제어가능한 가열기 존에 대응하는 반도체 기판의 상부 표면의 부분들의 에칭 레이트가 약 0 내지 5 nm/min/℃이도록, 지지 표면에 걸쳐서 적어도 100 개의 독립적으로 제어가능한 가열기 존들을 형성하게 제어된다. 예를 들어서, 기판 지지 어셈블리의 지지 표면에 걸친 독립적으로 제어가능한 가열기 존들의 온도들은 약 20 내지 약 90 ℃의 지지 표면에 걸친 온도를 달성할 수 있다. 이러한 방식으로, 상부 표면 토포그래피의 주변 부분들보다 두꺼운 (즉, 피크들을 형성하는) 반도체 기판의 상부 표면 토포그래피의 부분들은 두껍지 않은 (즉, 밸리들을 형성하는) 주변 부분들보다 높은 에칭 레이트를 갖도록 제어될 수 있다. 이로써, 상부 표면의 부분들이 상이한 레이트들로 에칭되고, 에칭 레이트가 반도체 기판의 상부 표면의 국부화된 온도에 의존하는, 플라즈마 에칭의 사전결정된 기간 후에, 평탄화된 반도체 기판의 상부 표면이 달성될 수 있다. 바람직하게는 플라즈마 에칭 동안에, 플라즈마 에칭 챔버 내의 압력은 약 5 mTorr 내지 90 mTorr로 유지된다.
도 3a 내지 도 3c는 본 명세서에서 개시된 바와 같은 반도체 기판의 상부 표면을 평탄화하는 방법의 실시예의 단계들 동안에 반도체 기판의 단면도를 각각 예시한다. 도 3a에 도시된 바와 같이, 반도체 기판 (100) 의 상부 표면 (400) 은 불균일한 표면 토포그래피를 가지며, 상부 표면 (400) 은 Si-함유 재료로 형성된다. 바람직한 실시예에서, 상부 표면 (400) 은 CMP (chemical mechanical planarization) 프로세스를 받으며 이로써 이는 상부 표면 (400) 의 표면 토포그래피의 불균일성을 줄인다. 이어서, 상부 표면 (400) 이 분석되고 이로써 상부 표면 (400) 의 표면 토포그래피가 측정되고, 사전결정된 기간 동안에 기판 (100) 을 플라즈마 에칭한 후에 그 평탄한 상부 표면 (400) 을 달성하도록 기판 (100) 의 상부 표면 (400) 으로부터 제거될 재료의 양이 계산된다. 반도체 기판 (100) 의 상부 표면 (400) 에 걸친 목표된 온도들에 대응하는 기판 지지 어셈블리의 지지 표면에 걸친 공간적 온도 및 시간적 온도의 온도 프로파일이 생성된다. 이어서, 기판 (100) 이 플라즈마 에칭 챔버 내로 삽입되고, 독립적으로 제어가능한 가열기 존들이 상기 생성된 온도 프로파일에 대응되게 기판 지지 어셈블리 내에 배치된 독립적으로 제어된 열 제어 요소들의 어레이에 의해서 형성된다. 예를 들어서, 도 3b에 도시된 바와 같이, 독립적으로 제어가능한 가열기 존들 (401A) 은 독립적으로 제어된 열 제어 요소들의 어레이에 의해서 형성될 수 있으며, 독립적으로 제어가능한 가열기 존들 (401A) 의 온도들은 보다 신속한 에칭 레이트를 가능하게 하며, 독립적으로 제어가능한 가열기 존들 (401B) 이 독립적으로 제어된 열 제어 요소들의 어레이에 의해서 형성될 수 있으며, 독립적으로 제어가능한 가열기 존들 (401B) 의 온도들은 보다 저속의 에칭 레이트를 가능하게 한다. 이어서, 반도체 기판 (100) 의 상부 표면 (400) 이, 생성된 온도 프로파일에 대응하는 독립적으로 제어가능한 가열기 존들을 형성하도록 독립적으로 제어된 열 제어 요소들의 어레이에 전력을 공급하면서, 사전결정된 기간 동안에 플라즈마 에칭되고 이로써 도 3c에 도시된 바와 같은 평탄한 상부 표면 (400) 을 달성한다.
도 4a 내지 도 4d는 본 명세서에서 개시된 바와 같은 반도체 기판의 상부 표면을 평탄화하는 방법의 실시예의 단계들 동안에 반도체 기판의 단면도를 각각 예시한다. 도 4a에 도시된 바와 같이, 반도체 기판 (100) 의 상부 표면 (400) 은 불균일한 표면 토포그래피를 가지며 상부 표면 (400) 은 Si-함유 재료로 형성된다. 바람직한 실시예에서, SiN 층이 상부 표면 (400) 상에 증착되어서 역시 불균일한 표면 토포그래피를 갖는 새로운 상부 표면 (400a) 을 형성한다. 이어서, SiN에 의해서 형성된 상부 표면 (400a) 이 분석되고 이로써 상부 표면 (400a) 의 표면 토포그래피가 측정되고, 사전결정된 기간 동안에 기판 (100) 을 플라즈마 에칭한 후에 그 평탄한 상부 표면 (400a) 을 달성하도록 기판 (100) 의 상부 표면 (400a) 으로부터 제거될 재료의 양이 계산된다. 반도체 기판 (100) 의 상부 표면 (400a) 에 걸친 목표된 온도들에 대응하는 기판 지지 어셈블리의 지지 표면에 걸친 공간적 온도 및 시간적 온도의 온도 프로파일이 생성된다. 이어서, 기판 (100) 이 플라즈마 에칭 챔버 내로 삽입되고, 독립적으로 제어가능한 가열기 존들 (미도시) 이 생성된 온도 프로파일에 대응되게 기판 지지 어셈블리 내에 배치된 독립적으로 제어된 열 제어 요소들의 어레이에 의해서 형성된다. 이어서, 반도체 기판 (100) 의 상부 표면 (400a) 이 사전결정된 기간 동안에 플라즈마 에칭되고 이로써 도 4c에 도시된 바와 같은 평탄한 상부 표면 (400a) 가 달성된다. 이어서, 반도체 기판 (100) 이 증착된 SiN 층이 완전하게 제거되기까지 플라즈마 에칭되고 이로써 그 아래의 Si-함유 재료로부터 형성된 평탄한 상부 표면 (400) 이 노출된다.
본 발명이 그의 특정 실시예들을 참조하여서 세부적으로 기술되었지만, 첨부된 청구항들의 범위 내에서 다양한 변경 및 수정이 가능하고 균등사항이 채용될 수 있다는 것은 본 기술 분야의 당업자에게 자명하다.

Claims (20)

  1. 플라즈마 에칭 챔버 내에서 반도체 기판의 상부 표면을 평탄화하는 방법으로서,
    상기 반도체 기판은 상기 플라즈마 에칭 챔버 내에 위치된 기판 지지 어셈블리의 지지 표면 상에 지지되며,
    상기 기판 지지 어셈블리는 독립적으로 제어된 열 (thermal) 제어 요소들의 어레이를 상기 기판 지지 어셈블리 내에 포함하며,
    상기 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들은 독립적으로 제어가능한 가열기 존들 (zones) 을 형성하도록 상기 기판 지지 어셈블리의 상기 지지 표면의 공간적 온도 및 시간적 온도를 제어하게 동작가능하며,
    상기 독립적으로 제어가능한 가열기 존들 (zones) 은, 상기 반도체 기판의 상부 표면이 평탄화될 수 있게 상기 반도체 기판의 상부 표면에 걸친 에칭 레이트가 플라즈마 에칭 동안에 제어될 수 있도록, 상기 반도체 기판의 상부 표면에 걸친 목표된 온도 프로파일에 대응하며,
    상기 방법은,
    상기 반도체 기판의 상부 표면을 분석하고 이로써 상기 상부 표면의 표면 토포그래피 (topography) 의 불균일도를 측정하는 단계로서, 상기 상부 표면은 Si-함유 재료에 의해서 형성된, 상기 불균일도를 측정하는 단계;
    미리 결정된 시간 동안에 상기 반도체 기판을 플라즈마 에칭한 후에 상기 반도체 기판의 평탄한 상부 표면을 달성하도록 상기 상부 표면의 분석에 기초하여서 상기 반도체 기판의 상부 표면으로부터 제거할 Si-함유 재료의 양을 계산하는 단계;
    상기 반도체 기판의 상부 표면에 걸친 목표된 온도들에 대응하는, 상기 기판 지지 어셈블리의 지지 표면에 걸친 공간적 온도 및 시간적 온도의 온도 프로파일을 생성하는 단계로서, 상기 반도체 기판의 상부 표면에 걸친 목표된 온도들은 상기 상부 표면으로부터 상기 Si-함유 재료의 계산된 양을 제거하는데 요구되며, 상기 상부 표면을 형성하는 상기 Si-함유 재료의 에칭 레이트는 상기 상부 표면의 국부화된 온도에 의존하는, 상기 온도 프로파일을 생성하는 단계;
    상기 반도체 기판을 상기 플라즈마 에칭 챔버 내로 삽입하는 단계;
    프로세스 가스를 상기 플라즈마 에칭 챔버 내로 공급하고 상기 프로세스 가스를 플라즈마 상태로 에너자이징 (energizing) 하는 단계; 및
    상기 반도체 기판의 상부 표면에 걸친 목표된 온도 프로파일을 달성하도록 상기 독립적으로 제어된 열 제어 요소들의 어레이에 전력을 공급하면서 상기 반도체 기판의 상부 표면을 플라즈마 에칭하고 이로써 상기 반도체 기판의 상부 표면으로부터 상기 Si-함유 재료의 계산된 양을 제거하고 상기 반도체 기판의 평탄한 상부 표면을 달성함으로써 상기 반도체 기판의 상부 표면을 평탄화하는 단계를 포함하는, 반도체 기판 상부 표면 평탄화 방법.
  2. 제 1 항에 있어서,
    (a) 상기 Si-함유 재료는 Si이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 HBr이거나;
    (b) 상기 Si-함유 재료는 Si이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 HBr 및 O2이거나;
    (c) 상기 Si-함유 재료는 Si이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 C4F8, NF3, 및 CH2F2이거나;
    (d) 상기 Si-함유 재료는 SiN이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 CH3F이거나;
    (e) 상기 Si-함유 재료는 SiN이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 C4F8, NF3, 및 CH2F2이거나;
    (f) 상기 Si-함유 재료는 SiN이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 C4F8, NF3, 및 He이거나;
    (g) 상기 Si-함유 재료는 SiN이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 C4F8, NF3, He, 및 CH2F2이거나;
    (h) 상기 Si-함유 재료는 SiN이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 C4F8, NF3, He, CH2F2, 및 Cl2이거나;
    (i) 상기 Si-함유 재료는 SiOx이며 x는 1 이상이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 CH2F2 및 CF4이거나;
    (j) 상기 Si-함유 재료는 SiOx이며 x는 1 이상이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 C4F8, NF3, 및 He이거나;
    (k) 상기 Si-함유 재료는 SiOx이며 x는 1 이상이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 C4F8, NF3, He, CH2F2, O2, 및 CF4이거나;
    (l) 상기 Si-함유 재료는 SiOx이며 x는 1 이상이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 C4F8, NF3, He, 및 O2이거나;
    (m) 상기 Si-함유 재료는 SiOx이며 x는 1 이상이며 상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 C4F8, NF3, He, 및 CF4인, 반도체 기판 상부 표면 평탄화 방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 에칭 챔버 내에 상기 반도체 기판을 삽입하기 이전에 상기 반도체 기판의 상부 표면 상에 Si-함유 재료 층을 증착하는 단계로서, 상기 증착된 Si-함유 재료 층의 플라즈마 에칭 레이트는 상기 증착된 Si-함유 재료 층의 국부화된 온도에 의존하는, 상기 Si-함유 재료 층을 증착하는 단계; 및/또는
    상기 플라즈마 에칭 챔버 내에 상기 반도체 기판을 삽입하기 이전에 화학적 기계적 평탄화 (CMP) 프로세스를 상기 반도체 기판의 상부 표면이 받게 하는 단계를 더 포함하는, 반도체 기판 상부 표면 평탄화 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판의 상부 표면은 Si, SiN 및 SiOx로 구성된 그룹으로부터 선택된 2 개 이상의 재료에 의해서 형성되며, x는 1 이상이며,
    상기 방법은,
    상기 반도체 기판의 상부 표면을 형성하는 재료 각각이 플라즈마 에칭 동안에 1:1 비로 에칭되도록 상기 프로세스 가스의 조성을 최적화하는 단계를 더 포함하는, 반도체 기판 상부 표면 평탄화 방법.
  5. 제 1 항에 있어서,
    상기 기판 지지 어셈블리의 지지 표면에 걸친 상기 독립적으로 제어가능한 가열기 존들의 온도들은 약 20 ℃ 내지 약 90 ℃의 상기 지지 표면에 걸친 온도들을 달성할 수 있는, 반도체 기판 상부 표면 평탄화 방법.
  6. 제 1 항에 있어서,
    상기 플라즈마 에칭 챔버 내의 압력을 약 5 mTorr 내지 약 90 mTorr로 유지하는 단계를 더 포함하는, 반도체 기판 상부 표면 평탄화 방법.
  7. 제 1 항에 있어서,
    상기 플라즈마 에칭을 수행하는데 사용된 상기 프로세스 가스는 C4F8, He, CF4, CHF3, 또는 이들의 조합을 포함하며,
    상기 플라즈마 에칭은 상기 반도체 기판의 상부 표면의 일부들 상에 패시베이션 층 (passivation layer) 을 형성하는, 반도체 기판 상부 표면 평탄화 방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판의 상부 표면의 토포그래피는 광 산란 또는 간섭계 기법을 사용하여서 분석되는, 반도체 기판 상부 표면 평탄화 방법.
  9. 제 1 항에 있어서,
    상기 목표된 온도 프로파일 및 상기 독립적으로 제어가능한 가열기 존들은 상기 기판 지지 어셈블리 내에 포함된 상기 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들의 공간적 빈도와 무관한 공간적 빈도로 형성되는, 반도체 기판 상부 표면 평탄화 방법.
  10. 제 1 항에 있어서,
    형성된 독립적으로 제어가능한 가열기 존 각각에 대응하는, 상기 반도체 기판의 상부 표면의 부분들의 에칭 레이트가 약 0 내지 5 nm/min/℃이기 위해 상기 지지 표면에 걸쳐서 적어도 100 개의 독립적으로 제어가능한 가열기 존들을 형성하도록, 상기 독립적으로 제어된 열 제어 요소들의 어레이를 제어하는 단계를 더 포함하는, 반도체 기판 상부 표면 평탄화 방법.
  11. 제 1 항에 있어서,
    상기 방법은 소프트웨어 알고리즘에 의해서 수행되는, 반도체 기판 상부 표면 평탄화 방법.
  12. 제 1 항에 기재된 방법을 수행하기 위한 프로그램 인스트럭션들을 포함하는 컴퓨터 판독가능한 매체.
  13. 상기 플라즈마 에칭 챔버에 의해서 수행되는 프로세스들을 제어하도록 구성되며 제 12 항에 기재된 컴퓨터 판독가능한 매체를 포함하는 제어 시스템.
  14. 반도체 기판의 상부 표면이 Si-함유 재료에 의해서 형성된, 상기 반도체 기판의 상부 표면을 플라즈마 에칭 챔버 내에서 평탄화하는 방법으로서,
    기판 지지 어셈블리의 지지 표면 상에 상기 반도체 기판을 지지하는 단계로서, 상기 기판 지지 어셈블리는 상기 기판 지지 어셈블리 내에 독립적으로 제어된 열 제어 요소들의 어레이를 포함하며, 상기 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들은 독립적으로 제어가능한 가열기 존들을 형성하도록 상기 기판 지지 어셈블리의 지지 표면의 공간적 온도 및 시간적 온도를 제어하도록 동작가능한, 상기 반도체 기판을 지지하는 단계;
    상기 반도체 기판의 상부 표면에 걸친 목표된 온도 프로파일에 대응되게 상기 독립적으로 제어가능한 가열기 존들을 형성하는 단계로서, 플라즈마 에칭 동안의 상기 반도체 기판의 상부 표면에 걸친 에칭 레이트는 상기 상부 표면의 국부화된 온도에 의존하며, 상기 목표된 온도 프로파일은 상기 반도체 기판의 상부 표면이 미리 결정된 기간 내에 평탄화되도록 결정되는, 상기 독립적으로 제어가능한 가열기 존들을 형성하는 단계; 및
    상기 반도체 기판을 상기 미리 결정된 기간 동안에 플라즈마 에칭하며 이로써 상기 반도체 기판의 상부 표면을 평탄화하는 단계로서, 상기 플라즈마 에칭을 수행하는데 사용된 프로세스 가스는 HBr, C4F8, NF3, CH2F2, CF4, CH3F, O2, He, Cl2, 또는 이들의 조합을 포함하는, 상기 평탄화하는 단계를 포함하는, 반도체 기판 상부 표면 평탄화 방법.
  15. 제 14 항에 있어서,
    상기 목표된 온도 프로파일은 상기 반도체 기판의 상부 표면의 표면 토포그래피의 불균일도를 결정하도록 상기 반도체 기판의 상부 표면의 표면 토포그래피를 분석하고, 온도 프로파일을 상기 분석된 표면 토포그래피에 매칭시킴으로써 생성되며,
    상기 목표된 온도 프로파일에 걸친 온도들은 상기 반도체 기판을 플라즈마 에칭하는 동안에 상기 상부 표면의 표면 토포그래피의 불균일도가 감소되도록 선택되는, 반도체 기판 상부 표면 평탄화 방법.
  16. 제 15 항에 있어서,
    상기 목표된 온도 프로파일은 상기 반도체 기판을 상기 플라즈마 에칭 챔버 내에서 상기 기판 지지 어셈블리의 지지 표면 상에 지지하기 이전에 생성되는, 반도체 기판 상부 표면 평탄화 방법.
  17. 제 14 항에 있어서,
    상기 반도체 기판을 상기 플라즈마 에칭 챔버 내에서 상기 기판 지지 어셈블리의 지지 표면 상에 지지하기 이전에 상기 반도체 기판의 상부 표면 상에 Si-함유 재료 층을 증착하는 단계를 더 포함하는, 반도체 기판 상부 표면 평탄화 방법.
  18. 제 14 항에 있어서,
    형성된 독립적으로 제어가능한 가열기 존 각각에 대응하는, 상기 반도체 기판의 상부 표면의 부분들의 에칭 레이트가 약 0 내지 5 nm/min/℃이기 위해 상기 지지 표면에 걸쳐서 적어도 100 개의 독립적으로 제어가능한 가열기 존들을 형성하도록, 상기 독립적으로 제어된 열 제어 요소들의 어레이를 제어하는 단계를 더 포함하는, 반도체 기판 상부 표면 평탄화 방법.
  19. 제 14 항에 있어서,
    상기 기판 지지 어셈블리의 지지 표면에 걸친 상기 독립적으로 제어가능한 가열기 존들의 온도들은 약 20 ℃ 내지 약 90 ℃의 상기 지지 표면에 걸친 온도들을 달성할 수 있으며; 및/또는
    상기 플라즈마 에칭 챔버 내의 압력은 약 5 mTorr 내지 약 90 mTorr로 유지되는, 반도체 기판 상부 표면 평탄화 방법.
  20. 제 16 항에 있어서,
    상기 목표된 온도 프로파일 및 상기 독립적으로 제어가능한 가열기 존들은 상기 기판 지지 어셈블리 내에 포함된 상기 독립적으로 제어된 열 제어 요소들의 어레이의 열 제어 요소들의 공간적 빈도와 무관한 공간적 빈도로 형성되는, 반도체 기판 상부 표면 평탄화 방법.
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