KR20150093082A - 반도체장치 - Google Patents

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KR20150093082A
KR20150093082A KR1020140016891A KR20140016891A KR20150093082A KR 20150093082 A KR20150093082 A KR 20150093082A KR 1020140016891 A KR1020140016891 A KR 1020140016891A KR 20140016891 A KR20140016891 A KR 20140016891A KR 20150093082 A KR20150093082 A KR 20150093082A
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Abstract

반도체장치는 외부전압의 레벨을 감지하여 전치감지신호를 생성하고, 상기 전치감지신호로부터 생성된 기준전압과 상기 외부전압을 차동증폭하여 제1 감지신호를 생성하며, 내부전압의 레벨을 감지하여 제2 감지신호를 생성하고, 상기 제1 감지신호 및 상기 제2 감지신호로부터 개시신호를 생성하는 개시신호생성회로; 및 상기 개시신호에 응답하여 제어데이터를 제1 데이터래치부 및 제2 데이터래치부에 전달하는 부트업동작을 수행하는 부트업동작회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것이다.
반도체장치는 여러 설정정보, 리페어 정보 등 다양한 내부제어동작에 필요한 정보를 저장하기 위해 퓨즈를 사용한다. 일반적인 퓨즈는 레이저에 의해 퓨즈가 컷팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스 간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
이-퓨즈의 데이터를 인식하기 위해서는 트랜지스터의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, 트랜지스터의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
최근, 이-퓨즈의 면적 상 제한을 해결하기 위해 이-퓨즈를 어레이로 구현하여 반도체장치의 내부제어동작에 필요한 정보를 저장하는 방식이 연구되고 있다. 이-퓨즈를 어레이로 구현하는 경우 이-퓨즈의 데이터를 증폭하기 위한 증폭기를 공유할 수 있어 전체 면적을 감소시킬 수 있게 된다.
본 발명은 이-퓨즈 어레이에 저장된 제어데이터를 데이터래치부에 전달하는 부트업 동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 외부전압의 레벨을 감지하여 전치감지신호를 생성하고, 상기 전치감지신호로부터 생성된 기준전압과 상기 외부전압을 차동증폭하여 제1 감지신호를 생성하며, 내부전압의 레벨을 감지하여 제2 감지신호를 생성하고, 상기 제1 감지신호 및 상기 제2 감지신호로부터 개시신호를 생성하는 개시신호생성회로; 및 상기 개시신호에 응답하여 부트업동작을 수행하는 부트업동작회로를 포함하되, 상기 부트업동작은 상기 부트업동작회로로부터 생성된 제어데이터를 제1 데이터래치부 및 제2 데이터래치부에 전달하는 반도체장치를 제공한다.
또한, 본 발명은 외부전압의 레벨을 감지하여 전치감지신호를 생성하는 외부전압감지부; 상기 전치감지신호에 응답하여 기준전압을 생성하는 기준전압생성부; 상기 기준전압과 상기 외부전압을 차동증폭하여 제1 감지신호를 생성하는 차동증폭부; 상기 내부전압의 레벨을 감지하여 제2 감지신호를 생성하는 내부전압감지부; 및 상기 제1 감지신호 및 상기 제2 감지신호로부터 제어데이터를 제1 데이터래치부 및 제2 데이터래치부에 전달하는 부트업동작을 수행하기 위한 개시신호를 생성하는 신호합성부를 포함하는 반도체장치를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 외부전압과 내부전압의 레벨이 안정적인 레벨에 도달한 후 부트업 동작을 개시함으로써, 목표레벨보다 낮은 외부전압에서 부트업 동작이 수행되어 발생하는 오동작을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 개시신호 생성회로의 구성을 도시한 도면이다.
도 3은 도 2에 도시된 개시신호 생성회로에 포함된 차동증폭부의 구성을 도시한 도면이다.
도 4는 도 3에 도시된 개시신호 생성회로에 포함된 신호합성부의 구성을 도시한 도면이다.
도 5는 도 2에 도시된 개시신호 생성회로의 동작을 설명하기 위한 도면이다.
도 6은 도 1에 도시된 부트업 동작회로의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체장치는 개시신호생성회로(1), 부트업동작회로(2), 제1 셀블럭(3), 제1 데이터래치부(4), 제2 셀블럭(5) 및 제2 데이터래치부(6)를 포함한다.
개시신호생성회로(1)는 외부에서 공급되는 외부전압(VDD) 및 내부전압(VRD)의 레벨을 감지하여 개시신호(STR)를 생성한다. 좀 더 구체적으로 개시신호생성회로(1)는 외부전압(VDD) 및 내부전압(VRD)의 레벨이 각각 기설정된 레벨에 도달하는 경우 인에이블되는 개시신호(STR)를 생성한다.
부트업동작회로(2)는 개시신호(STR)에 응답하여 부트업동작을 수행한다. 부트업동작은 부트업동작회로(2)에서 제1 데이터래치부(4) 및 제2 데이터래치부(6)로 제어데이터(CNT_DATA)가 전달되는 동작이다. 제어데이터(CNT_DATA)는 부트업동작회로(2)에 포함된 이-퓨즈 어레이(미도시)에 저장되어 있다. 제어데이터(CNT_DATA)에는 제1 셀블럭(3)에 대한 내부제어동작을 위한 정보 및 제2 셀블럭(5)에 대한 내부제어동작을 위한 정보가 포함된다. 내부제어동작을 위한 정보란 불량셀들을 리페어하기 위한 리페어정보 또는 설정정보 등을 의미한다. 부트업동작에 의해 제어데이터(CNT_DATA)에 포함된 제1 셀블럭(3)에 대한 내부제어동작을 위한 정보는 제1 데이터래치부(4)에 전달되어 래치되고, 제어데이터(CNT_DATA)에 포함된 제2 셀블럭(5)에 대한 내부제어동작을 위한 정보는 제2 데이터래치부(6)에 전달되어 래치된다.
도 2를 참고하면 개시신호생성회로(1)는 외부전압감지부(11), 기준전압생성부(12), 차동증폭부(13), 내부전압감지부(14) 및 신호합성부(15)로 구성된다.
외부전압감지부(11)는 외부전압(VDD)이 기설정된 제1 목표레벨보다 높은 레벨을 갖는 경우 인에이블되는 전치감지신호(DET_PRE)를 생성한다. 전치감지신호(DET_PRE)가 인에이블되는 논리레벨은 실시예에 따라서 로직하이레벨 또는 로직로우레벨로 설정할 수 있다.
기준전압생성부(12)는 전치감지신호(DET_PRE)가 인에이블되는 경우 기준전압(VREF)을 생성한다. 기준전압(VREF)은 PVT(Process, Voltage, Temperature) 변동에 따라 일정한 레벨을 갖는 것이 바람직하다. 기준전압생성부(12)는 widlar 회로 등의 기준전압 생성회로로 구현할 수 있다.
차동증폭부(13)는 외부전압(VDD) 및 기준전압(VREF)을 차동증폭하여 제1 감지신호(DET1)를 생성한다. 차동증폭부(13)는 외부전압(VDD)이 기준전압(VREF)보다 높은 레벨인 경우 로직로우레벨에서 로직하이레벨로 레벨천이하여 인에이블되는 제1 감지신호(DET1)를 생성한다. 제1 감지신호(DET1)가 인에이블되는 논리레벨은 실시예에 따라서 로직로우레벨로 설정할 수 있다.
내부전압감지부(14)는 내부전압(VRD)이 기설정된 제2 목표레벨보다 높은 레벨을 갖는 경우 로직로우레벨에서 로직하이레벨로 레벨천이하여 인에이블되는 제2 감지신호(DET2)를 생성한다. 제2 감지신호(DET2)가 인에이블되는 논리레벨은 실시예에 따라서 로직로우레벨로 설정할 수 있다.
신호합성부(15)는 제1 감지신호(DET1) 및 제2 감지신호(DET2)가 모두 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 개시신호(STR)를 생성한다. 개시신호(STR)가 인에이블되는 논리레벨은 실시예에 따라서 로직로우레벨로 설정할 수 있다.
개시신호생성회로(1)에서 생성된 개시신호(STR)는 외부전압(VDD)이 제1 목표레벨 및 기준전압(VREF)보다 높은 레벨이고, 내부전압(VRD)이 기설정된 제2 목표레벨보다 높은 레벨을 갖는 경우 인에이블된다. 개시신호생성회로(1)에서 개시신호(STR)를 생성함에 있어, 외부전압(VDD) 및 기준전압(VREF)의 차동증폭 동작을 수행함으로써, 외부전압(VDD)에 노이즈가 발생하더라도 외부전압(VDD)의 레벨을 안정적으로 감지하여 개시신호(STR)를 생성할 수 있다.
도 3을 참고하면 차동증폭부(13)는 정전류원(131), 신호입력부(132) 및 활성화부(133)로 구성된다.
정전류원(131)은 전원전압 단자 및 노드들(nd11, nd12) 사이에 연결되고, 신호입력부(132)는 노드들(nd11, nd12) 및 노드(nd13) 사이에 연결된다. 또한, 활성화부(133)는 노드(nd13) 및 접지전압 단자 사이에 연결된다.
정전류원(131)은 노드들(nd11, nd12)에 정전류를 공급한다. 정전류원(131)은 커런트미러(current mirror)로 구현할 수 있다. 신호입력부(132)는 외부전압(VDD) 및 기준전압(VREF)을 입력받아 노드들(nd11, nd12)의 레벨을 설정한다. 활성화부(133)는 바이어스전압(VB)에 응답하여 노드(nd13)의 전하를 방출하여 정전류원(131) 및 신호입력부(132)의 차동증폭 동작을 활성화시킨다.
차동증폭부(13)는 외부전압(VDD)이 기준전압(VREF)보다 낮은 레벨인 경우 노드(nd11)를 로직하이레벨, 노드(nd12)를 로직로우레벨로 차동증폭하여 로직로우레벨을 갖는 노드(nd12)의 신호를 제1 감지신호(DET1)로 출력한다. 차동증폭부(13)는 외부전압(VDD)이 기준전압(VREF)보다 높은 레벨인 경우 노드(nd11)를 로직로우레벨, 노드(nd12)를 로직하이레벨로 차동증폭하여 로직하이레벨을 갖는 노드(nd12)의 신호를 제1 감지신호(DET1)로 출력한다.
도 4를 참고하면 신호합성부(15)는 낸드게이트(NAND11) 및 낸드게이트(NAND11)의 출력신호를 입력받는 인버터(IV11)로 구성된다. 신호합성부(15)는 제1 감지신호(DET1) 및 제2 감지신호(DET2)를 입력받아 논리곱 연산을 수행하여 개시신호(STR)를 생성한다. 신호합성부(15)는 제1 감지신호(DET1) 및 제2 감지신호(DET2)가 모두 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 개시신호(STR)를 생성한다.
이상 살펴본 반도체장치에서 수행되는 부트업 동작을 도 5를 참고하여 살펴보면 다음과 같다.
t11 시점이전까지의 구간동안 외부전압(VDD)은 제1 목표레벨(VTAR1) 보다 낮은 레벨이므로, 전치감지신호(DET_PRE)는 디스에이블 상태로 생성되어 기준전압(VREF)이 생성되지 않는다. 이때, 제1 감지신호(DET1) 및 제2 감지신호(DET2)는 모두 로직로우레벨로 디스에이블된 상태로 생성된다. 개시신호(STR)는 로직로우레벨로 디스에이블 상태이므로, 부트업동작을 수행되지 않는다.
t11 시점부터 t12 시점까지의 구간동안 외부전압(VDD)은 제1 목표레벨(VTAR1) 보다 높고, 기준전압(VREF)보다 낮은 레벨이므로, 전치감지신호(DET_PRE)는 인에이블되어 기준전압(VREF)이 생성된다. 제1 감지신호(DET1)는 외부전압(VDD) 및 기준전압(VREF)이 차동증폭되어 로직로우레벨로 디스에이블되어 생성된다. 제2 감지신호(DET2)는 로직로우레벨로 디스에이블된 상태로 생성된다. 개시신호(STR)는 로직로우레벨로 디스에이블 상태이므로, 부트업동작을 수행되지 않는다.
t12 시점부터 t13 시점까지의 구간동안 외부전압(VDD)은 기준전압(VREF)보다 높은 레벨이므로, 전치감지신호(DET_PRE)는 인에이블되어 기준전압(VREF)이 생성된다. 제1 감지신호(DET1)는 외부전압(VDD) 및 기준전압(VREF)이 차동증폭되어 로직하이레벨로 인에이블되어 생성된다. 제2 감지신호(DET2)는 로직로우레벨로 디스에이블된 상태로 생성된다. 개시신호(STR)는 로직로우레벨로 디스에이블 상태이므로, 부트업동작을 수행되지 않는다.
t13 시점이후의 구간동안 내부전압(VRD)은 제2 목표레벨(VTAR2)보다 높은 레벨이므로, 전치감지신호(DET_PRE)는 인에이블되어 기준전압(VREF)이 생성된다. 제1 감지신호(DET1)는 외부전압(VDD) 및 기준전압(VREF)이 차동증폭되어 로직하이레벨로 인에이블되어 생성된다. 제2 감지신호(DET2)는 로직하이레벨로 인에이블된 상태로 생성된다. 개시신호(STR)는 로직하이레벨로 인에이블되므로, 부트업동작이 수행된다. 부트업동작에 의해 제어데이터(CNT_DATA)에 포함된 제1 셀블럭(3)에 대한 내부제어동작을 위한 정보는 제1 데이터래치부(4)에 전달되어 래치되고, 제어데이터(CNT_DATA)에 포함된 제2 셀블럭(5)에 대한 내부제어동작을 위한 정보는 제2 데이터래치부(6)에 전달되어 래치된다.
이상 살펴본 바와 같이 본 실시예에 따른 반도체장치는 기준전압(VREF)을 이용한 차동증폭 동작을 통해 외부전압(VDD)의 레벨을 감지하여 부트업동작 수행을 위한 개시신호(STR)를 생성한다. 차동증폭 동작을 통해 외부전압(VDD)의 레벨을 안정적으로 감지하여 개시신호(STR)를 생성하므로, 외부전압(VDD)에 발생된 노이즈에 의해 낮은 외부전압(VDD)의 레벨에서 부트업동작이 발생하는 오동작을 방지할 수 있다.
도 6을 참고하면 부트업동작회로(2)는 리드신호생성부(21), 로우제어부(22), 제어데이터저장부(23) 및 컬럼제어부(24)로 구성된다. 리드신호생성부(21)는 개시신호(STR)가 인에이블되는 구간에서 제어데이터저장부(22)에 저장된 제어데이터(CNT_DATA)를 출력하기 위해 인에이블되는 리드신호(RD)를 생성한다. 로우제어부(22)는 리드신호(RD)에 동기하여 로우어드레스(RADD) 및 내부전압(VRD)을 생성하여 제어데이터저장부(23)에 인가한다. 컬럼제어부(24)는 리드신호(RD)에 동기하여 컬럼어드레스(CADD)를 생성하여 제어데이터저장부(23)에 인가한다. 제어데이터저장부(22)는 로우어드레스(RADD)에 의해 선택된 로우라인(미도시)에 연결된 메모리셀들(미도시)의 데이터들을 내부전압(VRD)에 따라 컬럼라인들(미도시)에 전달하고, 컬럼어드레스(CADD)에 의해 선택된 컬럼라인(미도시)의 데이터를 센싱 및 증폭하여 제어데이터(CNT_DATA)로 출력한다.
1: 개시신호생성회로 2: 부트업동작회로
3: 제1 셀블럭 4: 제1 데이터래치부
5: 제2 셀블럭 6: 제2 데이터래치부
11: 외부전압감지부 12: 기준전압생성부
13: 차동증폭부 14: 내부전압감지부
15: 신호합성부 131: 정전류원
132: 신호입력부 133: 활성화부

Claims (20)

  1. 외부전압의 레벨을 감지하여 전치감지신호를 생성하고, 상기 전치감지신호로부터 생성된 기준전압과 상기 외부전압을 차동증폭하여 제1 감지신호를 생성하며, 내부전압의 레벨을 감지하여 제2 감지신호를 생성하고, 상기 제1 감지신호 및 상기 제2 감지신호로부터 개시신호를 생성하는 개시신호생성회로; 및
    상기 개시신호에 응답하여 부트업동작을 수행하는 부트업동작회로를 포함하되,
    상기 부트업동작은 상기 부트업동작회로로부터 생성된 제어데이터를 제1 데이터래치부 및 제2 데이터래치부에 전달하는 반도체장치.
  2. 제 1 항에 있어서, 상기 전치감지신호는 상기 외부전압의 레벨이 제1 목표레벨보다 높은 경우 레벨 천이하는 반도체장치.
  3. 제 2 항에 있어서, 상기 제1 감지신호는 상기 외부전압이 상기 기준전압보다 높은 레벨인 경우 레벨천이하여 인에이블되는 반도체장치.
  4. 제 3 항에 있어서, 상기 제2 감지신호는 상기 내부전압이 제2 목표레벨보다 높은 경우 레벨 천이하여 인에이블되는 반도체장치.
  5. 제 4 항에 있어서, 상기 개시신호는 상기 제1 감지신호 및 상기 제2 감지신호가 모두 인에이블되는 경우 인에이블되는 반도체장치.
  6. 제 1 항에 있어서, 상기 개시신호생성회로는
    상기 외부전압의 레벨이 제1 목표레벨보다 높은 경우 레벨 천이하여 인에이블되는 상기 전치감지신호를 생성하는 외부전압감지부;
    상기 전치감지신호가 인에이블되는 경우 상기 기준전압을 생성하는 기준전압생성부;
    상기 외부전압이 상기 기준전압보다 높은 레벨인 경우 레벨천이하여 인에이블되는 상기 제1 감지신호를 생성하는 차동증폭부;
    상기 내부전압이 제2 목표레벨보다 높은 경우 레벨 천이하여 인에이블되는 상기 제2 감지신호를 생성하는 내부전압감지부; 및
    상기 제1 감지신호 및 상기 제2 감지신호가 모두 인에이블되는 경우 인에이블되는 상기 개시신호를 생성하는 신호합성부를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 차동증폭부는
    제1 노드 및 상기 제1 감지신호가 출력되는 제2 노드에 정전류를 공급하는 정전류원;
    상기 외부전압과 상기 기준전압을 입력받아 상기 제1 노드 및 상기 제2 노드의 레벨을 설정하는 신호입력부; 및
    상기 신호입력부에 연결된 제3 노드의 전하를 방출하여 차동증폭 동작을 활성화하는 활성화부를 포함하는 반도체장치.
  8. 제 1 항에 있어서, 상기 제어데이터는 제1 셀블럭의 내부제어동작을 위한 정보와 제2 셀블럭의 내부제어동작을 위한 정보를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 부트업동작은 상기 제어데이터에 포함된 상기 제1 셀블럭의 내부제어동작을 위한 정보를 상기 제1 데이터래치부에 저장하고, 상기 제어데이터에 포함된 상기 제2 셀블럭의 내부제어동작을 위한 정보를 상기 제2 데이터래치부에 저장하는 반도체장치.
  10. 제 1 항에 있어서, 상기 부트업동작회로는
    상기 개시신호에 응답하여 리드신호를 생성하는 리드신호생성부;
    상기 리드신호에 응답하여 상기 내부전압 및 로우어드레스를 생성하는 로우제어부;
    상기 리드신호에 응답하여 컬럼어드레스를 생성하는 컬럼제어부; 및
    상기 내부전압, 상기 로우어드레스 및 상기 컬럼어드레스에 의해 응답하여 상기 제어데이터를 데이터라인으로 출력하는 제어데이터저장부를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 제어데이터저장부는 상기 로우어드레스에 의해 선택된 로우라인에 연결된 메모리셀들의 데이터를 상기 내부전압에 따라 컬럼라인에 전달하고, 상기 컬럼어드레스에 의해 선택된 컬럼라인의 데이터를 센싱 및 증폭하여 상기 제어데이터로 출력하는 반도체장치.
  12. 제 11 항에 있어서, 상기 메모리셀들은 이-퓨즈 어레이로 구현되는 반도체장치.
  13. 외부전압의 레벨을 감지하여 전치감지신호를 생성하는 외부전압감지부;
    상기 전치감지신호에 응답하여 기준전압을 생성하는 기준전압생성부;
    상기 기준전압과 상기 외부전압을 차동증폭하여 제1 감지신호를 생성하는 차동증폭부;
    내부전압의 레벨을 감지하여 제2 감지신호를 생성하는 내부전압감지부; 및
    상기 제1 감지신호 및 상기 제2 감지신호로부터 제어데이터를 제1 데이터래치부 및 제2 데이터래치부에 전달하는 부트업동작을 수행하기 위한 개시신호를 생성하는 신호합성부를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 전치감지신호는 상기 외부전압의 레벨이 제1 목표레벨보다 높은 경우 레벨 천이하는 반도체장치.
  15. 제 14 항에 있어서, 상기 제1 감지신호는 상기 외부전압이 상기 기준전압보다 높은 레벨인 경우 레벨천이하여 인에이블되는 반도체장치.
  16. 제 15 항에 있어서, 상기 제2 감지신호는 상기 내부전압이 제2 목표레벨보다 높은 경우 레벨 천이하여 인에이블되는 반도체장치.
  17. 제 16 항에 있어서, 상기 개시신호는 상기 제1 감지신호 및 상기 제2 감지신호가 모두 인에이블되는 경우 인에이블되는 반도체장치.
  18. 제 13 항에 있어서, 상기 제어데이터는 제1 셀블럭의 내부제어동작을 위한 정보와 제2 셀블럭의 내부제어동작을 위한 정보를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 부트업동작은 상기 제어데이터에 포함된 상기 제1 셀블럭의 내부제어동작을 위한 정보를 상기 제1 데이터래치부에 저장하고, 상기 제어데이터에 포함된 상기 제2 셀블럭의 내부제어동작을 위한 정보를 상기 제2 데이터래치부에 저장하는 반도체장치.

  20. 제 13 항에 있어서, 상기 차동증폭부는
    제1 노드 및 상기 제1 감지신호가 출력되는 제2 노드에 정전류를 공급하는 정전류원;
    상기 외부전압과 상기 기준전압을 입력받아 상기 제1 노드 및 상기 제2 노드의 레벨을 설정하는 신호입력부; 및
    상기 신호입력부에 연결된 제3 노드의 전하를 방출하여 차동증폭 동작을 활성화하는 활성화부를 포함하는 반도체장치.
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