KR20150085475A - 질화물 반도체 소자 및 질화물 반도체 웨이퍼 - Google Patents

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도시키 히코사카
히사시 요시다
하지메 나고
신야 누노우에
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가부시끼가이샤 도시바
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Abstract

한 실시양태에 따르면, 질화물 반도체 소자는 기능 층 및 적층체를 포함한다. 적층체는 GaN 중간 층, 저 Al 조성 층, 고 Al 조성 층 및 제1 Si-함유 층을 포함한다. 저 Al 조성 층은 제1 Al 조성비를 갖는 질화물 반도체를 포함한다. 저 Al 조성 층은 GaN 중간 층과 기능 층 사이에 제공된다. 고 Al 조성 층은 제2 Al 조성비를 갖는 질화물 반도체를 포함한다. 고 Al 조성 층은 GaN 중간 층과 저 Al 조성 층 사이에 제공된다. 제2 Al 조성비는 제1 Al 조성비보다 높다. 제1 Si-함유 층은 GaN 중간 층과 고 Al 조성 층 사이에 제공된다.

Description

질화물 반도체 소자 및 질화물 반도체 웨이퍼 {NITRIDE SEMICONDUCTOR ELEMENT AND NITRIDE SEMICONDUCTOR WAFER}
<관련 출원에 대한 상호 참조>
본원은 2014년 1월 15일자로 출원된 일본 특허 출원 번호 2014-005040을 기초로 하고 그 우선권의 이익을 청구하며; 그의 전문을 본원에 참조로 인용한다.
<기술분야>
본원에 기재된 실시양태는 일반적으로 질화물 반도체 소자 및 질화물 반도체 웨이퍼에 관한 것이다.
질화물 반도체를 사용한 반도체 발광 소자인 발광 다이오드 (LED)는, 예를 들어, 디스플레이 장치, 조명 등에 사용된다. 질화물 반도체를 사용한 전자 장치는 고속 전자 장치, 전력 장치 등으로서 사용될 수 있다.
이러한 질화물 반도체 소자를 대량 제조에 우수한 적합성을 갖는 규소 기판 상에 형성하는 경우, 격자 상수와 열 팽창 계수 사이의 차이로 인해 결함 및 균열이 용이하게 발생한다. 규소 등의 기판 상에 균열이 거의 없는 고품질 결정을 제조하기 위한 기술이 바람직하다. 또한, 생산시 수율 및 소자 특성을 개선하기 위해 기판의 휘어짐을 감소시키기 위한 기술이 바람직하다.
도 1A 내지 도 1D는 제1 실시양태에 따른 질화물 반도체 소자를 예시하는 개략도이고;
도 2A 내지 도 2D는 제1 실시양태에 따른 또 다른 질화물 반도체 소자를 예시하는 개략도이고;
도 3A 및 도 3B는 제1 실시양태에 따른 또 다른 질화물 반도체 소자의 그래프이고;
도 4는 질화물 반도체 소자의 특성 그래프이고;
도 5는 질화물 반도체 소자의 특성 그래프이고;
도 6은 질화물 반도체 소자의 특성 그래프이고;
도 7A 내지 도 7D는 제2 실시양태에 따른 질화물 반도체 소자를 예시하는 개략도이고;
도 8A 내지 도 8D는 제2 실시양태에 따른 또 다른 질화물 반도체 소자를 예시하는 개략도이고;
도 9는 제2 실시양태에 따른 질화물 반도체의 그래프이고;
도 10은 제2 실시양태에 따른 질화물 반도체 소자를 예시하는 개략도이고;
도 11은 질화물 반도체 소자의 특성 그래프이고;
도 12는 질화물 반도체 소자의 특성 그래프이고;
도 13A 내지 도 13D는 제3 실시양태에 따른 질화물 반도체 소자를 예시하는 개략도이고;
도 14A 내지 도 14D는 제3 실시양태에 따른 또 다른 질화물 반도체 소자를 예시하는 개략도이다.
한 실시양태에 따르면, 질화물 반도체 소자는 기능 층 및 적층체를 포함한다. 적층체는 GaN 중간 층, 저 Al 조성 층, 고 Al 조성 층 및 제1 Si-함유 층을 포함한다. 저 Al 조성 층은 제1 Al 조성비를 갖는 질화물 반도체를 포함한다. 저 Al 조성 층은 GaN 중간 층과 기능 층 사이에 제공된다. 고 Al 조성 층은 제2 Al 조성비를 갖는 질화물 반도체를 포함한다. 고 Al 조성 층은 GaN 중간 층과 저 Al 조성 층 사이에 제공된다. 제2 Al 조성비는 제1 Al 조성비보다 높다. 제1 Si-함유 층은 GaN 중간 층과 고 Al 조성 층 사이에 제공된다.
한 실시양태에 따르면, 질화물 반도체 소자는 적층체 상에 형성된 기능 층을 포함한다. 적층체는 GaN 중간 층, 저 Al 조성 층, 고 Al 조성 층 및 제1 Si-함유 층을 포함한다. 저 Al 조성 층은 제1 Al 조성비를 갖는 질화물 반도체를 포함한다. 저 Al 조성 층은 GaN 중간 층과 기능 층 사이에 제공된다. 고 Al 조성 층은 제2 Al 조성비를 갖는 질화물 반도체를 포함한다. 고 Al 조성 층은 GaN 중간 층과 저 Al 조성 층 사이에 제공된다. 제2 Al 조성비는 제1 Al 조성비보다 높다. 제1 Si-함유 층은 GaN 중간 층과 고 Al 조성 층 사이에 제공된다.
한 실시양태에 따르면, 질화물 반도체 소자는 기능 층 및 적층체를 포함한다. 적층체는 GaN 중간 층, 저 Al 조성 층, 고 Al 조성 층 및 제2 Si-함유 층을 포함한다. 저 Al 조성 층은 제1 Al 조성비를 갖는 질화물 반도체를 포함한다. 저 Al 조성 층은 GaN 중간 층과 기능 층 사이에 제공된다. 고 Al 조성 층은 제2 Al 조성비를 갖는 질화물 반도체를 포함한다. 고 Al 조성 층은 GaN 중간 층과 저 Al 조성 층 사이에 제공된다. 제2 Al 조성비는 제1 Al 조성비보다 높다. 제2 Si-함유 층은 저 Al 조성 층과 고 Al 조성 층 사이에 제공된다.
한 실시양태에 따르면, 질화물 반도체 웨이퍼는 기판, 기능 층 및 적층체를 포함한다. 적층체는 기판과 기능 층 사이에 제공된다. 적층체는 GaN 중간 층, 저 Al 조성 층, 고 Al 조성 층 및 제1 Si-함유 층을 포함한다. 저 Al 조성 층은 제1 Al 조성비를 갖는 질화물 반도체를 포함한다. 저 Al 조성 층은 GaN 중간 층과 기능 층 사이에 제공된다. 고 Al 조성 층은 제2 Al 조성비를 갖는 질화물 반도체를 포함한다. 고 Al 조성 층은 GaN 중간 층과 저 Al 조성 층 사이에 제공된다. 제2 Al 조성비는 제1 Al 조성비보다 높다. 제1 Si-함유 층은 GaN 중간 층과 고 Al 조성 층 사이에 제공된다.
이하, 첨부하는 도면을 참조하여 다양한 실시양태를 설명한다.
도면은 모식적 또는 개념적인 것이며; 부분들의 두께와 폭의 관계, 부분들 간의 크기의 비율 등은 반드시 실제 치수와 동일하지는 않다. 또한, 동일한 부분에 대해서도, 치수 및/또는 비율이 도면들 간에 상이하게 예시될 수 있다.
본원의 도면 및 명세서에서, 앞서 도면에 대해 기재한 것과 유사한 성분들을 비슷한 참조번호로 표시하고, 상세한 설명은 적절히 생략한다.
제1 실시양태
본 실시양태는 질화물 반도체 소자에 관한 것이다. 본 실시양태에 따른 질화물 반도체 소자는 반도체 장치, 예컨대 반도체 발광 소자, 반도체 수광 소자, 전자 장치 등을 포함한다. 반도체 발광 소자는, 예를 들어, 발광 다이오드 (LED), 레이저 다이오드 (LD) 등을 포함한다. 반도체 수광 소자는 포토다이오드 (PD) 등을 포함한다. 전자 장치는, 예를 들어, 높은 전자 이동성 트랜지스터 (HEMT), 이종접합 양극성 트랜지스터 (HBT), 전계 효과 트랜지스터 (FET), 쇼트키 배리어 다이오드 (SBD) 등을 포함한다.
도 1A 내지 도 1D는 제1 실시양태에 따른 질화물 반도체 소자를 예시하는 개략도이다.
도 1A는 본 실시양태에 따른 질화물 반도체 소자 (110)를 나타내는 개략적 단면도다. 도 1B는 적층체의 Al 조성비 CAl의 그래프이다. 도 1C는 적층체의 성장 온도 GT (형성 온도)의 그래프이다. 도 1D는 적층체의 a-축의 격자 간격 Ld의 그래프이다.
도 1A에 나타난 바와 같이, 본 실시양태에 따른 질화물 반도체 소자 (110)는 기초 층 (60), 적층체 (50) 및 기능 층 (10)을 포함한다. 기초 층 (60)은 주요 표면 (60a)을 갖는다. 적층체 (50)는 기초 층 (60)의 주요 표면 (60a)과 기능 층 (10) 사이에 제공된다. 예를 들어, 기능 층 (10)은 적층체 (50) 상에 형성된다. 적층체 (50)는 제1 적층 유닛 (50a)을 포함한다.
본 실시양태에서, 기능 층 (10)은, 예를 들어, 발광 기능, 광전 변환 메커니즘 및 전류 스위칭 기능으로부터 선택되는 적어도 하나를 갖는다.
본원에서, 기초 층 (60)에서 기능 층 (10)을 향하는 방향을 Z-축으로 간주한다. Z-축과 수직인 한 방향을 X-축으로 간주한다. Z-축 및 X-축에 수직인 방향을 Y-축으로 간주한다. 기능 층 (10)은 Z-축 방향을 따라 적층체 (50)와 함께 적층된다.
본원의 명세서에서, "적층"되는 것은 서로 접해서 겹쳐지는 상태뿐 아니라, 그 사이 삽입된 또 다른 층과 겹쳐지는 상태도 포함한다. 또한, "위에 제공"되는 것은 직접 접해서 제공되는 것뿐만 아니라, 그 사이에 삽입되는 또 다른 층이 제공되는 것도 포함한다.
본 예에서, 질화물 반도체 소자 (110)는 기판 (40)을 추가로 포함한다. 적층체 (50)는 기판 (40)과 기능 층 (10) 사이에 제공된다. 기초 층 (60)은 기판 (40)과 적층체 (50) (예를 들어, 제1 적층 유닛 (50a)) 사이에 제공된다. 기판 (40)은 주요 표면 (40a)을 갖는다. 기판 (40)의 주요 표면 (40a)은 기초 층 (60)의 주요 표면 (60a)과 실질적으로 평행하다.
기판 (40)은 예를 들어 규소를 포함한다. 예를 들어, 기판 (40)은 Si (111) 기판이다. 본 실시양태에서, 기판 (40)이 규소 기판인 경우에, 기판 (40)의 면 배향은 (111) 면이 아닐 수 있고, 예를 들어 (11n) 면 배향 (n은 정수임) 또는 (100) 면일 수도 있다. 예를 들어, 규소 기판과 질화물 반도체 층 사이에 격자 부정합이 작기 때문에 (110) 면이 바람직하다.
기판 (40)은 산화물 층을 포함하는 기판일 수 있다. 예를 들어, 기판 (40)은 절연체-상-규소 (SOI) 기판 등일 수 있다. 기판 (40)은 기능 층 (10)의 격자 상수와 상이한 격자 상수를 갖는 물질을 포함할 수 있다. 기판 (40)은 기능 층 (10)의 열 팽창 계수와 상이한 열 팽창 계수를 갖는 물질을 포함할 수 있다. 예를 들어, 기판 (40)은 사파이어, 스피넬, GaAs, InP, ZnO, Ge, SiGe, GaN, 질화알루미늄 (AlN) 및 SiC로부터 선택되는 1종의 기판일 수 있다.
예를 들어, 기초 층 (60)은 기판 (40) 상에 형성된다. AlGaN 기초 층 (63)은 기초 층 (60) 상에 형성된다. 적층체 (50)는 AlGaN 기초 층 (63) 상에 형성된다. 즉, AlGaN 기초 층 (63)은 기판 (40)과 적층체 (50) 사이에 제공된다. 기초 층 (60)은 AlGaN 기초 층 (63)과 기판 (40) 사이에 제공된다.
기능 층 (10)은 적층체 (50) 상에 형성된다. 이러한 층의 형성은 에피택셜 성장에 의해 실행될 수 있다. 예를 들어, 이러한 질화물 반도체 층의 주요 표면은 (0001) 면 (c-면)이다.
본 실시양태에 따른 질화물 반도체 소자는 적층체 (50) 상에 형성된 기능 층 (10)을 포함한다. 질화물 반도체 소자는 기능 층 (10)이 적층체 (50) 상에 형성된 후 적층체 (50)의 적어도 일부가 제거된 상태로 사용되는 경우가 있다. 예를 들어, 질화물 반도체 소자는 기판 (40), 기초 층 (60), AlGaN 기초 층 (63), 적층체 (50) 및 기능 층 (10)의 일부가 제거된 상태로 사용된다.
질화물 반도체 소자가 발광 소자인 경우에, 기능 층 (10)은, 예를 들어, n-형 반도체 층, 발광 층 및 p-형 반도체 층을 포함한다.
기초 층 (60)은 예를 들어 AlN을 포함한다. 예를 들어, 기초 층 (60)은 AlN 완충 층 (62)을 포함한다. AlN 완충 층 (62)은 Al 및 N을 포함한다. AlN 완충 층 (62)의 두께는, 예를 들어, 10 나노미터 (nm) 이상 및 400 nm 이하, 예를 들어 약 200 nm인 것이 바람직하다. 완충 층은 AlN 층으로 제한되지 않고, GaN 층이 사용될 수도 있다. GaN 층이 기초 층 (60)으로서 사용되는 경우에, GaN 층의 두께는, 예를 들어, 10 nm 이상 및 50 nm 이하이다. GaN 층의 두께는 예를 들어 약 30 nm이다. 혼합된 결정, 예컨대 AlGaN, InGaN 등이 기초 층 (60)으로서 사용될 수 있다.
예를 들어, 기판 (40) (규소 기판)과의 화학 반응이 용이하게 일어나지 않는 AlN이 규소에 접촉하는 기초 층 (60)으로 사용된다. 이에 따라, 이는 예를 들어 규소와 갈륨 사이의 반응으로 인해 발생하는 멜트백 에칭 등의 문제를 해결하는데 용이하다. 기초 층 (60)으로 사용되는 AlN의 적어도 일부가 단결정을 포함하는 것이 바람직하다. 예를 들어, 단결정질 AlN 완충 층 (62)은 1000℃ 이상의 고온에서 AlN의 에피텍셜 성장을 실행함으로써 형성될 수 있다. 규소 기판이 기판 (40)으로 사용되는 경우에, 질화물 반도체와 규소 기판의 열 팽창 계수 사이의 차이는 질화물 반도체와 규소 이외의 물질의 기판의 열 팽창 계수 사이의 차이보다 크다. 따라서, 에피택셜 성장 후에 발생하는 기판 (40)의 휘어짐은 크고, 균열이 용이하게 발생한다. 기초 층 (60)으로서 단결정을 포함하는 AlN 층을 사용함으로써, 에피택셜 성장시 질화물 반도체 내부에 응력 (변형)이 형성되고, 성장 종결 후 기판의 휘어짐이 감소될 수 있다.
인장 응력 (변형)이 AlN 완충 층 (62) 내에 형성되는 것이 바람직하다. AlN 완충 층 (62) 내에 인장 응력 (변형)이 형성됨으로써 기판 (40)과 기초 층 (60) 사이의 계면에서의 결함 형성이 억제된다.
기초 층 (60)은 인듐 (In)을 포함할 수 있다. In을 포함하는 기초 층 (60)에 의해, 기초 층 (60)과 기판 (40) (규소 기판) 사이의 격자 부정합이 완화되고, 전위의 발생이 억제된다. 기초 층 (60)이 In을 포함하는 경우, 결정 성장시 In의 탈착 반응이 용이하게 발생한다. In 조성비를 50% 이하로 설정하는 것이 바람직하다. 이에 따라, 우수한 평탄성을 갖는 기초 층 (60)이 얻어질 수 있다.
AlGaN 기초 층 (63)은 AlN 완충 층 (62) 상에 형성된다. AlGaN 기초 층 (63)은 Al, Ga 및 N을 포함한다.
AlGaN 기초 층 (63)은 AlxGa1 - xN (0 < x ≤ 1)을 포함한다. AlGaN 기초 층 (63)의 두께는, 예를 들어, 100 nm 이상 및 1000 nm 이하, 예를 들어 약 250 nm인 것이 바람직하다. AlGaN 기초 층 (63)의 Al의 조성비는, 예를 들어, 0.1 이상 및 0.9 이하, 예를 들어 0.25인 것이 바람직하다. 멜트백 에칭은 AlGaN 기초 층 (63)에 의해 추가로 억제된다. 적층체 (50)에 형성되는 압축 응력 (변형)이 AlGaN 기초 층 (63)에 의해 증가될 수 있다.
상이한 조성을 갖는 다수의 질화물 반도체 층이 적층되는 경우에, 상단에 적층되는 질화물 반도체 층 (예를 들어, AlGaN 기초 층 (63))은 하단에 형성되는 질화물 반도체 층 (예를 들어, AlN 완충 층 (62))의 격자 간격 (격자의 길이)과 일치하도록 형성된다. 따라서, 질화물 반도체 층의 실제 격자 간격은 변형되지 않은 격자 간격 (격자 상수)과 상이하다.
본원의 명세서에서, "격자 상수"는 질화물 반도체의 변형되지 않은 격자 간격을 의미한다. 본원의 명세서에서, "격자 간격"은 형성된 질화물 반도체 층의 실제 격자의 길이를 의미한다. 격자 상수는 예를 들어 물성 상수이다. 격자 간격은, 예를 들어, 형성된 질화물 반도체 소자에 포함된 질화물 반도체 층의 실제 격자의 길이이다. 예를 들어, 격자 간격은 X-선 회절 측정으로부터 결정된다.
AlGaN 기초 층 (63)의 적어도 일부는 결정성을 갖는다. 즉, AlGaN 기초 층 (63)의 적어도 일부는 무정형이 아니고 다결정질 또는 단결정질이다. AlN 완충 층 (62)의 격자 간격보다 큰, 적층 방향과 수직인 축 (a 방향)의 격자 상수를 갖는 AlGaN 기초 층 (63)이 단결정질 AlN 완충 층 (62) 상에 형성된다. 이에 따라, 결정성을 갖는 AlGaN 기초 층 (63) 내부에 압축 응력 (변형)이 형성된다. 압축 응력 (변형)이 형성되는 AlGaN 기초 층 (63)의 적층 방향과 수직인 축 (방향)의 격자 간격은 변형되지 않은 격자 간격 (격자 상수)보다 작다. 압축 응력 (변형)을 형성함으로써, 결정 성장 후 냉각 과정에서 질화물 반도체와 규소 기판의 열 팽창 계수 사이의 차이로 인해 발생하는 인장 응력 (변형)이 감소될 수 있다. 이에 따라, 기판 (40)의 휘어짐 및 균열의 발생이 억제될 수 있다.
AlGaN 기초 층 (63)이 결정성을 가지기 때문에, GaN 층이 AlGaN 기초 층 (63) 상에 형성된 적층체 (50)의 일부인 것이 3차원적 성장에 용이하다. 이에 따라, 전위가 용이하게 감소된다. AlGaN 기초 층 (63)이 결정성을 가지는지 아닌지는, 예를 들어, X-선 회절 측정 등에 의해 회절 피크를 관측함으로써 평가할 수 있다. 예를 들어, 평가는 성장 방향 (적층 방향)과 수직인 결정 면 (예를 들어 (0002) 면)의 회절 피크를 관측함으로써 실행할 수 있다.
AlGaN 기초 층 (63)은 피트가 없는 평평한 표면을 갖는 것이 바람직하다. 평평한 표면 상에 GaN 층을 형성함으로써 더 큰 압축 응력 (변형)이 적층체 (50)의 일부인 GaN 층에 용이하게 형성된다.
AlN 완충 층 (62)과 AlGaN 기초 층 (63) 사이의 계면에서의 전위는 AlN 완충 층 (62) 상에 AlGaN 기초 층 (63)을 형성함으로써 감소될 수 있다.
AlGaN 기초 층 (63)은 하나의 층일 수 있거나 다수의 층을 포함할 수 있다. 본 예에서, AlGaN 기초 층 (63)은 제1 AlGaN 기초 층 (63a), 제2 AlGaN 기초 층 (63b) 및 제3 AlGaN 기초 층 (63c)을 포함한다. AlGaN 기초 층 (63)에 포함된 층의 수는 2, 4 또는 그 보다 많을 수 있다. 제2 AlGaN 기초 층 (63b)은 제1 AlGaN 기초 층 (63a) 상에 제공된다. 제3 AlGaN 기초 층 (63c)은 제2 AlGaN 기초 층 (63b) 상에 제공된다. AlGaN 기초 층 (63) 내부에 형성되는 압축 응력 (변형)은 다수의 층을 AlGaN 기초 층 (63)으로 형성함으로써 증가될 수 있다. 이러한 경우에, 적층은 Al 조성비가 기초 층 (60)에서부터 위쪽 방향으로 (예를 들어, 기초 층 (60)에서 기능 층 (10)을 향하는 방향으로) 감소되도록 실행하는 것이 바람직하다. 즉, 제2 AlGaN 기초 층 (63b)의 Al 조성비가 제1 AlGaN 기초 층 (63a)의 Al 조성비보다 낮은 것이 바람직하고, 제3 AlGaN 기초 층 (63c)의 Al 조성비가 제2 AlGaN 기초 층 (63b)의 Al 조성비보다 낮은 것이 바람직하다.
예를 들어, 기초 층 (60)이 AlN을 포함하는 경우에, 서로 접촉하는 다수의 층의 AlGaN 기초 층 (63)의 층들 사이의, 적층 방향과 수직인 방향 (예를 들어, a-축)의 격자 부정합은, AlGaN 기초 층 (63)의 적층 수에 걸쳐 균일한 간격으로 분할된 실온에서의 AlN과 GaN 사이의 격자 부정합과 동일한 것이 바람직하다. 예를 들어, 다수의 층의 AlGaN 기초 층들 (63)의 각각의 Al 조성비는 격자 부정합을 고려하여 설정된다.
즉, 예를 들어, 각 층의 격자 부정합 값은 대략적으로 실온에서의 AlN과 GaN 사이의 격자 부정합을 1과 적층 수의 합계로 나눈 것임이 바람직하다. 이에 따라, AlGaN 기초 층 (63)의 Al 조성비를 설정하는 것이 바람직하다. 이에 따라, AlGaN 기초 층 (63) 내부에 형성되는 압축 응력 (변형)이 용이하게 증가된다.
실온에서의 AlN과 GaN 사이의 a-축의 격자 부정합은 약 2.1% 이다. 이에 따라, 예를 들어, 3 층의 AlGaN 기초 층 (63)의 경우에, AlGaN 기초 층 (63)은 각 층의 a-축의 격자 부정합이 약 0.5% (예를 들어, 0.4% 이상 및 0.6% 이하)가 되는 Al 조성비를 가지도록 형성될 수 있다.
예를 들어, AlGaN 기초 층 (63)에서, 약 0.55의 Al 조성비를 갖는 AlGaN, 약 0.3의 Al 조성비를 갖는 AlGaN, 및 약 0.15의 Al 조성비를 갖는 AlGaN의 층들이 상기 순서대로 적층될 수 있다. 예를 들어, 제1 AlGaN 기초 층 (63a)의 Al 조성비는 약 0.55 이다. 제2 AlGaN 기초 층 (63b)의 Al 조성비는 약 0.3 이다. 제3 AlGaN 기초 층 (63c)의 Al 조성비는 약 0.15 이다. Al 조성비가 상기 언급된 값으로부터 ±0.05의 범위 (약 0.55, 약 0.3 및 약 0.15) 내에 있도록 설정된 경우, 각 층의 a-축의 격자 부정합은 약 0.5% (예를 들어, 0.4% 이상 및 0.6% 이하)일 수 있다.
예를 들어, 2 층의 AlGaN 기초 층 (63)이 형성되는 경우에, AlGaN 기초 층 (63)은 각 층의 a-축의 격자 부정합이 약 0.7% (예를 들어, 0.6% 이상 및 0.8% 이하)가 되는 Al 조성비를 가지도록 형성될 수 있다.
예를 들어, AlGaN 기초 층 (63)에서, 약 0.45의 Al 조성비를 갖는 AlGaN 및 약 0.18의 Al 조성비를 갖는 AlGaN이 상기 순서대로 적층될 수 있다. 예를 들어, 제1 AlGaN 기초 층 (63a)의 Al 조성비는 약 0.45이다. 제2 AlGaN 기초 층 (63b)의 Al 조성비는 약 0.18이다.
AlGaN 기초 층들 (63) (본 예에서, 제1 AlGaN 기초 층 (63a), 제2 AlGaN 기초 층 (63b) 및 제3 AlGaN 기초 층 (63c))의 Al 조성비 간의 차이가 일정하지 않은 이유는 AlGaN 기초 층 (63) 내부에 변형 (응력)이 형성되기 때문이다. AlGaN 기초 층 (63)의 격자 부정합은 실온에서의 X-선 회절 측정에 의해 계산될 수 있다.
다수의 층이 AlGaN 기초 층 (63)으로 형성되는 경우에, 층이 기초 층 (60)에서부터 위쪽으로 (예를 들어, 기초 층 (60)에서 기능 층 (10)을 향하는 방향으로) 적층됨에 따라 필름 두께가 증가하는 것이 바람직하다. 즉, 제2 AlGaN 기초 층 (63b)의 필름 두께는 제1 AlGaN 기초 층 (63a)의 필름 두께보다 두꺼운 것이 바람직하고, 제3 AlGaN 기초 층 (63c)의 필름 두께는 제2 AlGaN 기초 층 (63b)의 필름 두께보다 두꺼운 것이 바람직하다. 이에 따라, AlGaN 기초 층 (63) 내부에 형성되는 압축 응력 (변형)이 용이하게 증가된다.
적층체 (50)는 GaN 중간 층 (51) (제1 적층 유닛 (50a)의 GaN 중간 층 (51a)), 제1 Si-함유 층 (52), 고 Al 조성 층 (53) (제1 적층 유닛 (50a)의 고 Al 조성 층 (53a)) 및 저 Al 조성 층 (54) (제1 적층 유닛 (50a)의 저 Al 조성 층 (54a))을 포함한다.
GaN 중간 층 (51)은 기판 (40)과 기능 층 (10) 사이에 제공된다. 저 Al 조성 층 (54)은 GaN 중간 층 (51)과 기능 층 (10) 사이에 제공된다. 고 Al 조성 층 (53)은 GaN 중간 층 (51)과 저 Al 조성 층 (54) 사이에 제공된다. 제1 Si-함유 층 (52)은 GaN 중간 층 (51)과 고 Al 조성 층 (53) 사이에 제공된다.
저 Al 조성 층 (54)은 제1 Al 조성비를 갖는 질화물 반도체를 포함한다. 고 Al 조성 층 (53)은 제2 Al 조성비를 갖는 질화물 반도체를 포함한다. 제2 Al 조성비는 제1 Al 조성비보다 높다.
저 Al 조성 층 (54)의 적층 방향과 수직인 제1 축 (예를 들어, a-축)의 변형되지 않은 격자 간격 (격자 상수)은 GaN 중간 층 (51)의 제1 축의 변형되지 않은 격자 간격 (격자 상수)보다 작다. 고 Al 조성 층 (53)의 적층 방향과 수직인 제1 축 (예를 들어, a-축)의 변형되지 않은 격자 간격 (격자 상수)은 저 Al 조성 층 (54)의 제1 축의 변형되지 않은 격자 간격 (격자 상수)보다 작다.
고 Al 조성 층 (53) (제1 적층 유닛 (50a)의 고 Al 조성 층 (53a))은, 예를 들어, Alx1Ga1 -x1N (0 < x1 ≤ 1) 및 AlN으로부터 선택되는 1종 이상을 포함한다. 고 Al 조성 층 (53) (제1 적층 유닛 (50a)의 고 Al 조성 층 (53a))은, 예를 들어, Alx1Ga1 -x1N (0 < x1 ≤ 1) 또는 AlN을 포함한다. 저 Al 조성 층 (54) (제1 적층 유닛(50a)의 저 Al 조성 층 (54a))은, 예를 들어, Aly1Ga1 - y1N (0 < y1 < 1 및 y1 < x1)을 포함한다.
AlGaN 기초 층 (63)의 격자 간격과 비교하여 큰 격자 상수를 갖는 GaN 중간 층 (51) (제1 적층 유닛 (50a)의 GaN 중간 층 (51a))이 형성될 때, GaN 중간 층 (51)은 AlGaN 기초 층 (63)의 격자 간격과의 격자 정합을 가지도록 형성되고; GaN 중간 층 (51)에 압축 응력이 형성된다. GaN 중간 층 (51)의 필름 두께가 증가됨에 따라, 격자 GaN 중간 층 (51)에서 격자 완화가 발생하고; GaN 중간 층 (51)의 격자 간격이 변형되지 않은 GaN의 격자 간격에 가까워진다. GaN 중간 층 (51)의 실제 격자 간격이 변형되지 않은 GaN의 격자 간격 (GaN의 격자 상수)과 실질적으로 동일해지는 경우에는, 심지어 필름 두께가 추가로 증가될 때에도 GaN 중간 층 (51)에 인가되는 압축 응력이 발생하지 않고; GaN 중간 층 (51)이 기판 (40)으로부터의 인장 응력에 용이하게 영향을 받는다. GaN 중간 층 (51)의 두께를 적절하게 설정함으로써, GaN의 제1 축 (예를 들어, a-축)의 격자 간격이 변형되지 않은 GaN의 제1 축 (예를 들어, a-축)의 격자 간격 (GaN의 격자 상수)보다 작은 상태가 유지될 수 있다. GaN 중간 층 (51)의 두께는, 예를 들어, 100 nm 이상 및 3000 nm 이하, 예를 들어, 약 400 nm인 것이 바람직하다.
제1 Si-함유 층 (52)은 규소 (Si)를 함유한다. 예를 들어, 제1 Si-함유 층 (52)은 질소 및 Si를 포함하는 화합물 (예를 들어, 질화규소 (SiN))을 포함한다. 제1 Si-함유 층 (52)은 Si의 델타-도핑된 층을 포함할 수 있다. 고 Al 조성 층 (53)은 제1 Si-함유 층 (52) 상에 형성된다. 제1 Si-함유 층 (52)의 Si 농도 및/또는 두께는 적층 방향과 수직인 평면 내에서 (X-Y 평면 내에서) 변동된다. 제1 Si-함유 층 (52)은 낮은 Si 농도를 갖는 부분들 또는 얇은 두께를 갖는 부분들 중 적어도 하나 위에 선택적으로 성장된다. 이에 따라, 고 Al 조성 층 (53)은 3차원으로 성장된다.
고 Al 조성 층 (53)이 3차원으로 성장됨으로써, 고 Al 조성 층 (53)이 용이하게 완화된다. 이에 따라, 고 Al 조성 층 (53) 상에 형성된 층 (예를 들어, 기능 층 (10)) 내에 압축 응력이 용이하게 형성된다. GaN 중간 층 (51) 상의 제1 Si-함유 층 (52)의 커버리지는 높다. 이에 따라, 예를 들어, 완화도가 증가된다.
본 예에서, 제1 Si-함유 층 (52)은 GaN 중간 층 (51)에 접촉한다. 제1 Si-함유 층 (52)이 GaN 중간 층 (51)에 접촉하기 때문에, 고 Al 조성 층 (53)이 용이하게 완화되고; 고 Al 조성 층 (53) 상에 형성된 층 (예를 들어, 기능 층 (10))에 인가되는 압축 응력 (변형)이 증가된다.
예를 들어, 제1 Si-함유 층 (52)의 두께는 1 원자층에 상응하는 두께이다. 예를 들어, 제1 Si-함유 층 (52)의 두께는 0.2 원자층 이상 및 2.5 원자층 이하에 상응하는 두께인 것이 바람직하다. 제1 Si-함유 층 (52)의 두께가 0.2 원자층에 상응하는 두께보다 얇은 경우에, 고 Al 조성 층 (53)의 3차원적 성장이 용이하게 발생하지 않고; 완화가 감소된다. 다른 한편으로는, 제1 Si-함유 층 (52)의 두께가 2.5 원자층에 상응하는 두께보다 두꺼운 경우에, 고 Al 조성 층 (53)의 응집성 성장이 발생하지 않는 영역이 증가되고; 결정 축의 변동이 발생하고; 결정 품질이 감소된다.
제1 Si-함유 층 (52)의 두께는 불균일할 수 있다. 제1 Si-함유 층 (52)은 불연속적인 섬 형상 등을 갖는 층일 수 있다. 제1 Si-함유 층 (52)은 개구부가 제공된 층일 수 있다.
제1 Si-함유 층 (52)의 두께는, 예를 들어, 전자 투과 현미경 (TEM) 이미지 또는 전자 주사 현미경 (SEM) 이미지를 사용하는 직접적 관측에 의해 얻어진다. SEM을 사용하여 관측을 실행할 때, 분할 면에 의한 절단시의 질화물 반도체 층 또는 기판의 단면을 사용한다. 제1 Si-함유 층 (52)의 두께는 2차 이온 질량 분광측정법 (SIMS)으로부터 얻어진다. 2차 이온 질량 분광측정법에서 층 내부의 Si 농도가 약 2×1020/세제곱 센티미터(/cm3)일 때, 제1 Si-함유 층 (52)의 두께는 1 원자층에 상응한다. Si 농도는 표면 밀도로 변환하면 약 1×1015/제곱 센티미터 (/cm2)에 상응한다.
고 Al 조성 층 (53)의 Al 조성비는, 예를 들어, 0.5 이상 및 1.0 이하, 예를 들어, 약 1.0인 것이 바람직하다. 고 Al 조성 층 (53)의 Al 조성비가 0.5 미만인 경우에, 고 Al 조성 층 (53)을 충분히 완화시키는 것이 어렵다. 고 Al 조성 층 (53)의 두께는, 예를 들어, 5 nm 이상 및 100 nm 이하, 예를 들어 약 12 nm인 것이 바람직하다. 고 Al 조성 층 (53)의 두께가 5 nm보다 얇은 경우에, 고 Al 조성 층 (53)을 충분히 완화시키는 것이 어렵다. 고 Al 조성 층 (53)의 두께가 100 nm보다 두꺼운 경우에, 고 Al 조성 층 (53)의 결정 품질은 용이하게 저하된다. 예를 들어, 표면 평탄성이 저하되고; 피트가 용이하게 발생한다. 고 Al 조성 층 (53)의 두께는 10 nm 이상 및 50 nm 이하인 것이 보다 바람직하다. 고 Al 조성 층 (53)의 두께가 50 nm 이하인 경우에, 결정 품질의 저하가 추가로 억제될 수 있다.
저 Al 조성 층 (54)은, 예를 들어, Al, Ga 및 N을 포함한다. 저 Al 조성 층 (54)의 Al 조성비는, 예를 들어, 0.1 이상 및 0.9 이하, 예를 들어, 약 0.5인 것이 바람직하다. 저 Al 조성 층 (54)의 두께는, 예를 들어, 5 nm 이상 및 100 nm 이하, 예를 들어 약 25 nm인 것이 바람직하다. 저 Al 조성 층 (54)의 두께가 5 nm보다 얇은 경우에, 전위는 용이하게 감소되지 않다. 저 Al 조성 층 (54)의 두께가 100 nm보다 두꺼운 경우에, 전위의 감소는 포화되고; 균열이 용이하게 발생한다. 저 Al 조성 층 (54)의 두께는 50 nm 미만인 것이 보다 바람직하다. 저 Al 조성 층 (54)의 두께는 50 nm 미만이도록 설정된다. 이에 따라, 전위가 효율적으로 감소될 수 있다.
질화물 반도체 소자 (110)가 발광 소자인 경우에, 기능 층 (10)은, 예를 들어, 적층체 (50) 상에 형성된 n-형 반도체 층 (11), n-형 반도체 층 (11) 상에 형성된 발광 층 (13) 및 발광 층 (13) 상에 형성된 p-형 반도체 층 (12)을 포함한다. 발광 층 (13)은 다수의 GaN의 배리어 층 및 배리어 층들 사이에 제공된 InGaN (예를 들어, In0 .15Ga0 .85N) 층을 포함한다. 발광 층 (13)은 MQW (Multi-Quantum Well; 다중-양자 우물) 구조 또는 SQW (Single-Quantum Well; 단일-양자 우물) 구조를 갖는다. 기능 층(10)의 두께는, 예를 들어, 1 마이크로미터 (μm) 이상 및 5 μm 이하, 예를 들어 약 3.5 μm인 것이 바람직하다.
질화물 반도체 소자 (110)는, 예를 들어, 갈륨 질화물 (GaN) HEMT (High Electron Mobility Transistor; 고 전자 이동성 트랜지스터)의 질화물 반도체 소자를 포함할 수 있다. 이러한 경우에, 기능 층 (10)은, 예를 들어, 불순물을 포함하지 않는 도핑되지 않은 Alz1Ga1 - z1N (0 ≤ z1 ≤ 1) 층 및 도핑되지 않거나 n-형인 Alz2Ga1 - z2N (0 ≤ z2 ≤ 1 및 z1 < z2) 층의 적층된 구조를 갖는다.
GaN 층 (11i) (도핑되지 않은 GaN 층)은 적층체 (50) 상에 (예를 들어, 적층체 (50)과 기능 층 (10) 사이에) 제공될 수 있다. GaN 층 (11i) (도핑되지 않은 GaN 층)이 제공됨으로써, GaN 층 (11i)에 압축 변형 (응력)이 형성되고, 균열이 추가로 억제된다.
도 1B, 도 1C 및 도 1D에서, 수직축은 Z-축 방향 위치이다.
도 1B의 수평축은 Al 조성비 CAl이다. 도 1B에 나타난 적층체 (50)에서, Al 조성비 CAl은 GaN 중간 층 (51)에서 실질적으로 0이고, 고 Al 조성 층 (53)에서 실질적으로 1이고, 저 Al 조성 층 (54)에서 0 초과 및 1 미만이다.
도 1C의 수평축은 성장 온도 GT이다. 도 1C에 나타난 바와 같이, 예를 들어, GaN 중간 층 (51)의 성장 온도 GT는 높다. GaN 중간 층 (51)의 성장 온도 GT를 높게 설정함으로써, 격자 완화가 억제되고; GaN 중간 층 (51)에 형성되는 압축 응력이 증가될 수 있다. GaN 중간 층 (51)의 성장 온도 GT는, 예를 들어, 1000℃ 이상 및 1200℃ 이하, 예를 들어 약 1130℃인 것이 바람직하다.
제1 Si-함유 층 (52)의 성장 온도 GT는 GaN 중간 층 (51)의 성장 온도 GT보다 높지 않다. 제1 Si-함유 층 (52)의 성장 온도 GT를 GaN 중간 층 (51)의 성장 온도 GT보다 높지 않게 설정함으로써, 제1 Si-함유 층 (52)의 형성시 에칭에 의한 GaN 중간 층 (51)의 평탄성의 감소가 억제될 수 있다. 제1 Si-함유 층 (52)의 성장 온도 GT는, 예를 들어, 900℃ 이상 및 1150℃ 이하, 예를 들어 약 1100℃인 것이 바람직하다.
고 Al 조성 층 (53)의 성장 온도 GT는 낮다. 고 Al 조성 층 (53)의 성장 온도 GT는, 예를 들어, 500℃ 이상 및 1050℃ 이하, 예를 들어 약 800℃인 것이 바람직하다. 600℃ 이상 및 850℃ 이하인 것이 보다 바람직하다. 고 Al 조성 층 (53)의 성장 온도 GT가 500℃보다 낮은 경우에, 불순물은 용이하게 받아들여진다. 또한, 입방 AlGaN 등이 성장하고; 결정 전위가 바람직하지 않게 과도하게 발생한다. 또한, 고 Al 조성 층 (53)의 결정 품질이 바람직하지 않게 과도하게 저하된다. 고 Al 조성 층 (53)의 성장 온도 GT가 1050℃보다 높은 경우에, 격자 완화가 용이하게 발생하지 않는다. 따라서, 응력은 완화되지 않고, 인장 응력이 고 Al 조성 층 (53)에 용이하게 도입된다. 또한, 저 Al 조성 층 (54) 및/또는 기능 층 (10)이 고 Al 조성 층 (53) 상에 형성될 때, 압축 변형이 적절하게 인가되지 않고; 결정 성장 후 냉각 과정에서 균열이 용이하게 발생한다. 반대로, 고 Al 조성 층 (53)의 성장 온도 GT가 예를 들어 800℃인 경우에는, 고 Al 조성 층 (53)에서 격자 완화가 용이하게 발생한다. 그 결과, 고 Al 조성 층 (53)은 실질적으로 GaN 중간 층 (51) 및/또는 기초 층 (60)으로부터의 응력의 영향 없이 형성될 수 있다. 즉, GaN 중간 층 (51) 및/또는 기초 층 (60)으로부터의 인장 응력이 고 Al 조성 층 (53)의 초기 형성부터 용이하게 인가되지 않는다. 따라서, 격자 완화된 고 Al 조성 층 (53)이 제1 Si-함유 층 (52) 상에 형성된다.
저 Al 조성 층 (54)의 성장 온도 GT는 높다. 저 Al 조성 층 (54)의 성장 온도 GT는, 예를 들어, 300℃ 이상 및 1200℃ 이하, 예를 들어 1130℃인 것이 바람직하다.
도 1D의 수평축은 a-축의 격자 간격 Ld이다. 도 1D는 변형되지 않은 GaN의 a-축의 격자 간격 dg (예를 들어, 0.3189 nm) 및 변형되지 않은 AlN의 a-축의 격자 간격 da (예를 들어, 0.3112 nm)를 나타낸다. 변형되지 않은 Alx1Ga1 -x1N (0 < x1 ≤ 1)의 a-축 (제1 축)의 격자 간격 da는 Alx1Ga1 -x1N (0 < x1 ≤ 1)의 a-축 (제1 축)의 격자 상수에 상응한다. 예를 들어, 고 Al 조성 층 (53)이 AlN인 경우에, 변형되지 않은 고 Al 조성 층 (53)의 a-축 (제1 축)의 격자 간격 da는 AlN의 a-축 (제1 축)의 격자 상수에 상응한다. 변형되지 않은 GaN의 격자 간격 dg는 변형되지 않은 AlN의 격자 간격 da보다 크다.
도 1D에 나타난 바와 같이, GaN 중간 층 (51)의 a-축 (제1 축)의 격자 간격은 크고, 고 Al 조성 층 (53)의 a-축 (제1 축)의 격자 간격은 작다. GaN 중간 층 (51)의 a-축 (제1 축)의 실제 격자 간격은, 예를 들어, 변형되지 않은 GaN의 a-축 (제1 축)의 격자 간격 dg보다 작다. 고 Al 조성 층 (53)의 a-축 (제1 축)의 실제 격자 간격은, 예를 들어, 변형되지 않은 Alx1Ga1 -x1N (0 < x1 ≤ 1)의 a-축 (제1 축)의 격자 간격 da보다 크다. 고 Al 조성 층 (53)이 AlN인 경우에, 고 Al 조성 층 (53)의 실제 격자 간격은, 예를 들어, 변형되지 않은 AlN의 a-축 (제1 축)의 격자 간격 da보다 크다. 즉, 적층체 (50)의 a-축 (제1 축)의 격자 간격은 GaN 중간 층 (51)에서 가장 크고, 고 Al 조성 층 (53)에서 갑자기 감소한다. 저 Al 조성 층 (54)의 a-축 (제1 축)의 격자 간격은 고 Al 조성 층 (53)의 a-축 (제1 축)의 격자 간격과 동일하거나 그보다 크다.
저 Al 조성 층 (54)의 Al의 조성비는 고 Al 조성 층 (53)의 완화율 α보다 크지 않다.
저 Al 조성 층 (54)의 Al의 조성비가 고 Al 조성 층 (53)의 완화율 α보다 클 때, 저 Al 조성 층 (54)에서 인장 변형 (응력)이 발생하고; 균열이 용이하게 발생한다. 격자 완화가 발생하고; 전위가 용이하게 증가된다.
고 Al 조성 층 (53)인 Alx1Ga1 -x1N (0 < x1 ≤ 1)의 완화율 α는, 변형되지 않은 GaN의 제1 축 (예를 들어 a-축)의 격자 간격 dg와 변형되지 않은 Alx1Ga1 -x1N (0 < x1 ≤ 1)의 제1 축 (예를 들어 a-축)의 격자 간격 da 사이의 차이의 절대값에 대한, 변형되지 않은 GaN의 제1 축 (예를 들어 a-축)의 격자 간격 dg와 고 Al 조성 층 (53) (제1 적층 유닛 (50a)의 고 Al 조성 층 (53a))의 제1 축 (예를 들어 a-축)의 실제 격자 간격 Da 사이의 차이의 절대값의 비이도록 설정된다. 즉, 고 Al 조성 층 (53)의 완화율 α는 |dg - Da|/|dg - da|이다. 변형되지 않은 GaN의 제1 축 (예를 들어, a-축)의 격자 간격 dg는 GaN의 격자 상수에 상응한다. 변형되지 않은 Alx1Ga1 -x1N (0 < x1 ≤ 1)의 제1 축 (예를 들어, a-축)의 격자 간격 da는 Alx1Ga1 -x1N (0 < x1 ≤ 1)의 제1 축 (예를 들어, a-축)의 격자 상수에 상응한다.
변형되지 않은 AlxGa1 - xN의 제1 축의 격자 간격 (격자 상수)은, 예를 들어, 변형되지 않은 AlN의 제1 축의 격자 간격 (격자 상수) 및 변형되지 않은 GaN의 제1 축의 격자 간격 (격자 상수)으로부터 베가드 법칙을 사용하여 계산된 값이다.
본 실시양태에 따른 질화물 반도체 소자 (110)에서, 적층체 (50)는 기능 층 (10)과 기초 층 (60) 사이에 제공된다. 적층체 (50)는 GaN 중간 층 (51), 제1 Si-함유 층 (52), 고 Al 조성 층 (53) 및 저 Al 조성 층 (54)이 상기 순서대로 적층된 구조를 갖는다. 이에 따라, 결정 성장시, 적층체에서 및 적층체 상에 형성된 기능 층에서 압축 응력이 형성되고; 균열 발생이 억제되는 효과가 얻어진다. 따라서, 기능 층 (10) 내의 균열이 감소된다. 질화물 반도체 소자 (110)에 따라, 균열이 거의 없고 기판 (40) (예를 들어, 규소 기판) 상에 형성된 고품질 질화물 반도체 소자가 얻어진다.
도 2A 내지 도 2D는 제1 실시양태에 따른 또 다른 질화물 반도체 소자를 예시하는 개략도이다.
도 2A는 본 실시양태에 따른 질화물 반도체 소자 (120)를 나타내는 개략적 단면도다. 도 2B 내지 도 2D는 각각 적층체의 Al 조성비 (CAl), 성장 온도 GT 및 a-축의 격자 간격 Ld의 그래프이다.
도 2A에 나타난 바와 같이, 질화물 반도체 소자 (120)는 기초 층 (60), 적층체 (50) 및 기능 층 (10)을 포함한다. 기초 층 (60)의 구성 및 기능 층 (10)의 구성은 질화물 반도체 소자 (110)에 대해 기재된 것들과 유사하며 기재를 생략한다. 이러한 경우에도 또한 GaN 층 (11i) (도핑되지 않은 GaN 층)이 적층체 (50)와 기능 층 (10) 사이에 제공될 수 있다.
질화물 반도체 소자 (120)에서, 적층체 (50)의 구성은 질화물 반도체 소자 (110)의 구성과 상이하다. 이제 적층체 (50)를 기재할 것이다.
질화물 반도체 소자 (120)에서, 적층체 (50)는 제1 적층 유닛 (50a) 및 제2 적층 유닛 (50b)을 포함한다. 제1 적층 유닛 (50a)은 기초 층 (60)과 기능 층 (10) 사이에 제공된다. 제2 적층 유닛 (50b)은 제1 적층 유닛 (50a)과 기능 층 (10) 사이에 제공된다.
제1 적층 유닛 (50a)은 기초 층 (60) 상에 제공된 제1 적층 유닛 (50a)의 GaN 중간 층 (51a), 제1 적층 유닛 (50a)의 GaN 중간 층 (51a) 상에 제공된 제1 적층 유닛의 제1 Si-함유 층 (52a), 제1 적층 유닛 (50a)의 제1 Si-함유 층 (52a) 상에 제공된 제1 적층 유닛 (50a)의 고 Al 조성 층 (53a), 및 제1 적층 유닛 (50a)의 고 Al 조성 층 (53a) 상에 제공된 제1 적층 유닛 (50a)의 저 Al 조성 층 (54a)을 포함한다.
제2 적층 유닛 (50b)은 기초 층 (60) 상에 제공된 제2 적층 유닛 (50b)의 GaN 중간 층 (51b), 제2 적층 유닛 (50b)의 GaN 중간 층 (51b) 상에 제공된 제2 적층 유닛 (50b)의 제1 Si-함유 층 (52b), 제2 적층 유닛 (50b)의 제1 Si-함유 층 (52b) 상에 제공된 제2 적층 유닛 (50b)의 고 Al 조성 층 (53b), 및 제2 적층 유닛 (50b)의 고 Al 조성 층 (53b) 상에 제공된 제2 적층 유닛 (50b)의 저 Al 조성 층 (54b)을 포함한다.
제1 적층 유닛 (50a)의 GaN 중간 층 (51a)의 구성 및 제2 적층 유닛 (50b)의 GaN 중간 층 (51b)의 구성은 질화물 반도체 소자 (110)에 대해 기재된 GaN 중간 층 (51)의 구성과 유사하다. 제1 적층 유닛 (50a)의 제1 Si-함유 층 (52a)의 구성 및 제2 적층 유닛 (50b)의 제1 Si-함유 층 (52b)의 구성은 질화물 반도체 소자 (110)에 대해 기재된 제1 Si-함유 층 (52)의 구성과 유사하다. 제1 적층 유닛 (50a)의 고 Al 조성 층 (53a)의 구성 및 제2 적층 유닛 (50b)의 고 Al 조성 층 (53b)의 구성은 질화물 반도체 소자 (110)에 대해 기재된 고 Al 조성 층 (53)의 구성과 유사하다. 제1 적층 유닛 (50a)의 저 Al 조성 층 (54a)의 구성 및 제2 적층 유닛 (50b)의 저 Al 조성 층 (54b)의 구성은 질화물 반도체 소자 (110)에 대해 기재된 저 Al 조성 층 (54)의 구성과 유사하다.
질화물 반도체 소자 (120)에, GaN 중간 층, 제1 Si-함유 층, 고 Al 조성 층 및 저 Al 조성 층을 포함하는 세트의 2 세트 (주기)가 제공된다. 본 실시양태는 이로 제한되지 않고; 세트 (주기) 수는 3 이상일 수 있다.
질화물 반도체 소자 (120)에도 또한 균열이 거의 없고 기판 (40) (예를 들어, 규소 기판) 상에 형성된 질화물 반도체 소자가 얻어진다.
질화물 반도체 소자 (120)에서, 제2 적층 유닛 (50b)의 구성은 제1 적층 유닛 (50a)의 구성과 상이할 수 있다. 예를 들어, 제2 적층 유닛 (50b)의 GaN 중간 층 (51b)의 두께는 제1 적층 유닛 (50a)의 GaN 중간 층 (51a)의 두께보다 두꺼울 수 있다. 구조는 적층이 실행됨에 따라 저장되는 변형 양의 변화에 따라 바뀐다. 이에 따라, 균열 및 전위가 감소될 수 있다.
따라서, 적층체 (50)는 GaN 중간 층 (51), 제1 Si-함유 층 (52), 고 Al 조성 층 (53) 및 저 Al 조성 층 (54)이 상기 순서대로 주기적으로 여러 번 적층된 구조를 가질 수 있다. 이에 따라, 결정 성장 동안 압축 응력이 인가되고; 균열 발생이 추가로 억제된다. 기능 층 (10) 내의 균열은 추가로 감소된다.
도 3A 및 도 3B는 제1 실시양태에 따른 또 다른 질화물 반도체 소자의 그래프이다.
도 3A 및 도 3B는 SIMS에 의해 얻어진 질화물 반도체 소자 (121)의 측정 결과를 나타낸다. 도 3A 및 도 3B에서, 왼쪽 수직축은 Si의 농도 CSi이다. 도 3A 및 도 3B에서, 오른쪽 수직축은 Al의 2차 이온 강도 IAl이다. 도 3A 및 도 3B에서, 수평축은 샘플의 Z-축 방향에 따른 깊이 Dz (μm)이다. 기능 층 (10)의 위치는 Dz = 0인 곳이다. Dz가 증가되는 방향은 기능 층 (10)에서 기판 (40)을 향하는 방향에 상응한다.
기판 (40), 기초 층 (60), AlGaN 기초 층 (63), 적층체 (50), GaN 층 (11i) 및 기능 층 (10)은 질화물 반도체 소자 (121)에 제공된다. 질화물 반도체 소자 (120)에 대해 기재된 구성을 기판 (40), 기초 층 (60), AlGaN 기초 층 (63), GaN 층 (11i) 및 기능 층 (10)에 적용가능하다. 질화물 반도체 소자 (121)에서, 적층체 (50)의 적층 주기 수는 4이다. 즉, GaN 중간 층 (51), 제1 Si-함유 층 (52), 고 Al 조성 층 (53) 및 저 Al 조성 층 (54)을 포함하는 세트의 4 세트 (주기)가 제공된다.
도 3A는 기능 층 (10), GaN 층 (11i) 및 적층체 (50)의 데이터를 나타낸다. 도 3B는 도 3A의 확대부이다. 도 3B는 적층체 (50)의 데이터를 나타낸다.
예를 들어, Si 농도 CSi의 피크는 제1 Si-함유 층 (52)에 상응한다. Al의 2차 이온 강도 IAl의 피크는, 예를 들어, 고 Al 조성 층 (53)에 상응한다. 도 3B에 나타난 바와 같이, Si 농도 CSi의 피크 위치 및 Al의 2차 이온 강도 IAl의 피크 위치는 서로 상이하다. 이는 제1 Si-함유 층 (52)의 존재를 나타낸다.
본 예에서, 제1 Si-함유 층 (52)의 농도 CSi는 약 5.1×1019/세제곱 센티미터 (/cm3)이다. 이러한 경우에, 제1 Si-함유 층 (52)의 두께는 0.3 원자층에 상응하는 두께이다. 이러한 농도 CSi는 표면 밀도로 변환하면 약 3.5×1014/제곱 센티미터 (/cm2)이다. 예를 들어, 제1 Si-함유 층 (52)의 Si 농도 CSi는 2.5×1019/cm3 이상 및 5.0×1020/cm3 이하이다. 예를 들어, 제1 Si-함유 층 (52)의 두께는 0.1 nm 이상 및 20 nm 미만이다. 제1 Si-함유 층 (52)의 두께는 0.2 nm 이상 및 4 nm 이하인 것이 바람직하다.
SIMS 분석에서, 측정 조건, 예컨대 스퍼터 속도 등에 따라, Si 농도가 두께 (깊이) 방향으로 확산되는 것을 관측할 수 있다. 이러한 경우, 예를 들어, Si 농도가 제 1 Si-함유 층 (52)에 상응하는 영역에서의 Si 농도의 최대값의 10% 값으로 감소하는 영역까지의 Si 농도의 총 합계 (Si 원자의 두께 방향의 적분)는 제 1 Si-함유 층 (52) 각각에 포함된 단위 면적당 Si 원자의 수 (Si 표면 밀도)인 것으로 간주할 수 있다.
제1 Si-함유 층 (52)의 두께는 Si 농도의 총 합계 (Si 표면 밀도)를 사용하여 추정할 수 있다. 즉, 제1 Si-함유 층 (52)의 두께는 GaN 층의 Ga 원자 (III족 원자)가 제1 Si-함유 층 (52) 내부의 Si 원자를 균일하게 치환하도록 사용될 때의 GaN 층의 두께로 추정할 수 있다.
본원의 명세서에서, 제1 Si-함유 층 (52) 내부의 Si 원자를 치환한 Ga 원자의 수가 GaN 층의 1 원자층에 상응할 때 제1 Si-함유 층 (52)의 두께를 1 원자층인 것으로 간주한다.
예를 들어, GaN 층의 (0001) 면의 Ga 원자 (III족 원자)의 표면 밀도는 약 1×1015/cm2이다. 따라서, 필름 내부의 Si의 표면 밀도가 약 1×1015/cm2인 경우에, 제1 Si-함유 층 (52)의 두께는 1 원자층에 상응한다.
SIMS 분석에서, 예를 들어, 2×1020/cm3의 Si 농도의 피크 값 및 200 nm의 폭을 갖는 확산은 표면 밀도로 변환하면 약 1 x 1015/cm2의 Si 표면 밀도에 상응한다.
본 예에서, 제1 Si-함유 층 (52)의 Si 농도의 피크 (최대 값)는 5.1 x 1019/세제곱 센티미터 (/cm3)이다. Si 농도가 피크 값의 10% 값으로 감소하는 곳까지의 피크의 폭은 약 140 nm이다. 상기 영역의 전체 Si 농도 (두께 방향의 Si 농도의 적분)는 3.5×1014/제곱 센티미터 (/cm2)이고 제1 Si-함유 층 (52)의 Si 표면 밀도에 상응한다.
도 4는 질화물 반도체 소자의 특성 그래프이다.
도 4는 질화물 반도체 소자 (125 및 126)에 대한 결정 성장 동안의 기판의 휘어짐을 나타낸다.
이제 본 실시양태에 따른 제1 예의 질화물 반도체 소자 (125)를 기재할 것이다.
기판 (40), 기초 층 (60), AlGaN 기초 층 (63), 적층체 (50) 및 기능 층 (10)은 또한 질화물 반도체 소자 (125)에 제공된다. 질화물 반도체 소자 (120)에 대해 기재된 구성을 기판 (40), 기초 층 (60) 및 기능 층 (10)에 적용가능하다. 질화물 반도체 소자 (125)의 적층체 (50)에, GaN 중간 층 (51), 제1 Si-함유 층 (52), 고 Al 조성 층 (53) 및 저 Al 조성 층 (54)을 포함하는 세트의 4 세트 (주기)가 제공된다. 적층된 중간 층의 주기 수는 4이다.
본 실시양태에 따른 질화물 반도체 소자 (125)는 다음과 같이 제조된다.
기판 (40)은 규소를 포함한다. 기판 (40)의 주요 표면은 (111) 면이다. 기판 (40)의 세정은 묽은 플루오린화수소산 및 황산과 과산화수소의 혼합된 화학물질 액체를 사용하여 실행한다. 이어서, 기판 (40)을 MOCVD 장치의 반응기에 도입한다.
기판 (40)을 1070℃로 가열한다. 트리-메틸 알루미늄 (TMAl) 및 암모니아 (NH3)를 감압 분위기에서 20분 동안 공급한다. 감압 분위기에서, 예를 들어, 수소 및 질소의 비는 2:1이고; 상기 기압은 400 hPa이다. TMAl의 유량은 예를 들어 50 cc/분이다. 암모니아 (NH3)의 유량은 예를 들어 0.8 L/분이다. 이에 따라, AlN의 기초 층 (60) (AlN 완충 층 (62))이 형성된다. AlN 완충 층 (62)의 두께는 약 200 nm이다.
기판 온도 (기판 (40)의 온도)는 1020℃로 설정한다. 트리메틸갈륨 (TMGa), TMAl 및 암모니아를 5분 동안 공급한다. TMGa의 유량은 예를 들어 10 cc/분이다. TMAl의 유량은 예를 들어 50 cc/분이다. 암모니아의 유량은 예를 들어 2.5 L/분이다. 이에 따라, 0.55의 Al 조성비를 갖는 제1 AlGaN 기초 층 (63a)이 형성된다. 제1 AlGaN 기초 층 (63a)의 두께는 약 100 nm이다.
TMG 및 TMA를 10분 동안 공급한다. 이때, TMG의 유량은 예를 들어 17 cc/분으로 변경한다. 예를 들어, TMA의 유량은 30 cc/분으로 변경한다. 이에 따라, 0.3의 Al 조성비를 갖는 제2 AlGaN 기초 층 (63b)이 형성된다. 제2 AlGaN 기초 층 (63b)의 두께는 약 200 nm이다.
TMG 및 TMA를 11분 동안 공급한다. 이때, TMG의 유량을 예를 들어 20 cc/분으로 변경한다. 예를 들어, TMA의 유량을 15 cc/분으로 변경한다. 이에 따라, 0.15의 Al 조성비를 갖는 제3 AlGaN 기초 층 (63c)이 형성된다. 제3 AlGaN 기초 층 (63c)의 두께는 약 250 nm이다.
기판 온도를 1090℃로 설정하고; TMG 및 암모니아를 15분 동안 공급한다. TMG의 유량은 예를 들어 56 cc/분이다. 암모니아의 유량은 예를 들어 40 L/분이다. 이에 따라, GaN 중간 층 (51)이 형성된다. GaN 중간 층 (51)의 두께는 약 300 nm이다.
기판 온도를 1040℃로 설정하고; 성장 압력을 1013 hPa의 대기압으로 변경하고; 실란 (SiH4) 및 암모니아를 4분 동안 공급한다. 실란의 농도는 예를 들어 10 ppm이다. 실란의 유량은 예를 들어 350 cc/분이다. 암모니아의 유량은 예를 들어 20 L/분이다. 이에 따라, 제1 Si-함유 층 (52)이 형성된다. 제1 Si-함유 층 (52)의 두께는 예를 들어 약 0.5 원자층에 상응하는 두께이다.
기판 온도를 800℃로 설정하고; 성장 압력을 400 hPa로 변경하고; TMA 및 암모니아를 3분 동안 공급한다. TMA의 유량은 예를 들어 17 cc/분이다. 암모니아의 유량은 예를 들어 10 L/분이다. 이에 따라, AlN로 제조된 고 Al 조성 층 (53)이 형성된다. 고 Al 조성 층 (53)의 두께는 약 12 nm이다.
이어서, 기판 온도를 1120℃로 설정하고; TMGa, TMAl 및 암모니아를 2.5분 동안 공급한다. TMGa의 유량은 예를 들어 18 cc/분이다. TMAl의 유량은 예를 들어 6 cc/분이다. 암모니아의 유량은 예를 들어 2.5 L/분이다. 이에 따라, 0.5의 Al 조성비를 갖는 저 Al 조성 층 (54)이 형성된다. 저 Al 조성 층 (54)의 두께는 예를 들어 약 25 nm이다.
이어서, 하나의 주기로서 GaN 중간 층 (51), 제1 Si-함유 층 (52), 고 Al 조성 층 (53) 및 저 Al 조성 층 (54)을 포함하는 상기 언급된 적층된 중간 층에 대하여 적층된 중간 층의 3 주기가 더 형성된다. 본 발명자들에 의해 제조된 샘플의 적층체 내의 적층된 중간 층의 주기 수는 4이다.
기판 온도를 1090℃로 설정하고, 1 μm의 두께를 갖는 도핑되지 않은 GaN 층 (11i)을 제4 저 Al 조성 층 (54) 상에 형성한다. 예를 들어, 질화물 반도체 결정의 주요 표면은 (0001) 면 (c-면)이다.
1 μm의 두께를 갖는 n-형 GaN 층을 형성한다. 규소는 n-형 불순물로서 사용된다. 불순물 농도는 예를 들어 5×1018 cm-3이다. n-형 GaN 층은 기능 층 (10)의 적어도 일부로서 사용된다.
기판 (40), 기초 층 (60), AlGaN 기초 층 (63), 적층체 (50) 및 기능 층 (10)은 또한 참조 실시예의 질화물 반도체 소자 (126)에 제공된다. 질화물 반도체 소자 (125)에 대해 기재된 구성을 기판 (40), 기초 층 (60), AlGaN 기초 층 (63) 및 기능 층 (10)에 적용가능하다. 적층체 (50)에서, GaN 중간 층 (51), 고 Al 조성 층 (53) 및 저 Al 조성 층 (54)을 포함하는 세트의 4 세트 (주기)가 제공된다. 제1 Si-함유 층 (52)은 질화물 반도체 소자 (126)에 제공되지 않는다. 질화물 반도체 소자 (126)의 구성은 제1 Si-함유 층 (52)이 생략된 질화물 반도체 소자 (125)의 구성에 상응한다.
도 4의 수평축은 적층체 (50) 상에 형성된 GaN 층 (11i)의 성장시의 두께 tGaN (nm)이다. 도 4의 수직축은 결정 성장시 기판 (40)의 곡률 Cv (km-1 = 1000 m-1)이다. 곡률 Cv는 기판 (40)의 휘어짐에 실질적으로 상응하는 값이다. 기판 (40)의 곡률 Cv는 광학 모니터링에 의해 측정된 값이다. 곡률 Cv는 GaN 층 (11i)의 결정 성장을 실행할 때 기판 (40)의 휘어짐의 전이를 설명한다. 도면에서, 곡률 Cv는 GaN 층 (11i)의 결정 성장을 개시할 때의 기판 (40)의 휘어짐을 0으로 하도록 한다. 곡률 Cv의 양의 값은 하향 돌출부 (오목한 형상을 갖는 휘어짐)의 상태에 상응한다. 음의 값은 상향 돌출부 (볼록한 형상을 갖는 휘어짐)의 상태에 상응한다. 양의 곡률 Cv는 질화물 반도체 결정에 인가되는 인장 응력으로 인한 기판 (40)의 휘어짐에 상응한다. 음의 곡률 Cv는 질화물 반도체 결정에 인가되는 압축 응력으로 인한 기판 (40)의 휘어짐에 상응한다.
도 4에 나타난 바와 같은 실시양태에 따른 질화물 반도체 소자 (125)에서, 300 nm의 GaN 층 (11i)이 형성되는 시점에서 휘어짐의 변화량은 약 20 km-1이다. 참조 실시예의 질화물 반도체 소자 (126)의 변화량은 약 7 km-1이다. 질화물 반도체 소자 (125)의 휘어짐의 변화량은 질화물 반도체 소자 (126)의 휘어짐의 변화량보다 크다. 휘어짐의 큰 변화량은 결정에서 큰 압축 응력이 형성됨을 의미한다. 결정 성장 종결 후 실온에서의 기판의 휘어짐은 GaN 층 (11i)에 형성되는 압축 응력을 증가시킴으로써 감소시킬 수 있다. 이에 따라, 균열이 억제될 수 있다.
따라서, 제1 Si-함유 층 (52)은 GaN 중간 층 (51)과 고 Al 조성 층 (53) 사이에 형성된다. 이에 따라, 예를 들어, 고 Al 조성 층 (53)의 완화가 크다. 이에 따라, 적층체 (50) 상에 형성된 층 (예를 들어, GaN 층 (11i))에 형성되는 압축 응력이 증가될 수 있다.
예를 들어, 고 Al 조성 층 (53)의 격자 간격은 고 Al 조성 층 (53)의 완화가 증가됨에 따라 감소된다. 그 결과, 고 Al 조성 층 (53)의 격자 간격과 저 Al 조성 층 (54)의 격자 간격 사이의 차이가 커진다. 고 Al 조성 층 (53)의 격자 간격과 GaN 층 (11i)의 격자 간격 사이의 차이가 커진다. 이에 따라, 응축 변형이 증가된다.
도 5는 질화물 반도체 소자의 특성 그래프이다.
도 5는 질화물 반도체 소자 (125 및 126)에 있어서 기판의 휘어짐 WP (μm)를 나타낸다. 기판의 휘어짐 WP는 결정 성장 종료 후 실온에서의 휘어짐이다. 기판의 휘어짐 WP는 휘어짐 측정 장치를 사용하여 기판 (40) (규소 기판)의 휘어짐을 측정함으로써 유도된다.
도 5에 나타난 바와 같은 실시양태에 따른 질화물 반도체 소자 (125)에서, 실온에서의 휘어짐 WP는 작고 약 0 (μm)이다. 다른 한편, 참조 실시예의 질화물 반도체 소자 (126)에서, 실온에서의 휘어짐 WP는 크고 63 (μm)이다. 질화물 반도체 소자 (126) 내에 균열이 형성된다.
제1 Si-함유 층 (52)은 GaN 중간 층 (51)과 고 Al 조성 층 (53) 사이에 제공된다. 이에 따라, 기판의 휘어짐이 억제된다.
도 6은 질화물 반도체 소자의 특성 그래프이다.
도 6은 제1 Si-함유 층 (52)의 Si 농도 CSi (/cm3)와 질화물 반도체 소자 (125)의 구성과 유사한 구성을 갖는 질화물 반도체 소자용 기판의 휘어짐 WP (μm) 사이의 관계를 나타낸다.
도 6에 나타난 바와 같이, Si 농도 CSi (/cm3)가 2.5×1019 (/cm3)인 경우, 휘어짐 WP는 작고 약 30 μm이다. Si 농도 CSi (/cm3)가 5×1020 (/cm3)인 경우, 휘어짐 WP는 작고 약 20 μm이다. Si 농도 CSi (/cm3)가 2.0×1020 (/cm3)인 경우, 휘어짐 WP는 거의 0 μm이다.
본 실시양태에서, 예를 들어, 제1 Si-함유 층 (52)의 Si 농도는 2.5×1019 (/cm3) 이상 및 5.0×1020 (/cm3) 이하이다. 이에 따라, 기판의 휘어짐이 억제될 수 있다. 제1 Si-함유 층 (52)의 Si 농도가 2.5×1019 (/cm3) 미만인 경우에는, 고 Al 조성 층 (53)의 3차원적 성장이 용이하게 발생하지 않고; 고 Al 조성 층 (53)이 용이하게 완화되지 않는다. 제1 Si-함유 층 (52)의 Si 농도가 5.0×1020 (/cm3)보다 큰 경우에는, GaN 중간 층 (51) 상의 제1 Si-함유 층 (52)의 커버리지가 높고; 평평한 고 Al 조성 층 (53)이 용이하게 얻어지지 않는다. 따라서, 고 Al 조성 층 (53) 상에 형성된 층 (예를 들어, 기능 층 (10))의 압축 응력이 용이하게 형성되지 않는다.
예를 들어, 또 다른 참조 실시예의 질화물 반도체 소자 (127)가 있다. 질화물 반도체 소자 (127)에서도 또한 기판 (40), 기초 층 (60), AlGaN 기초 층 (63), 적층체 (50) 및 기능 층 (10)이 상기 순서대로 적층된다. 질화물 반도체 소자 (125)에 대해 기재된 것과 유사한 구성을 기판 (40), 기초 층 (60), AlGaN 기초 층 (63) 및 기능 층 (10)에 적용가능하다. GaN 중간 층 (51), 고 Al 조성 층 (53), 저 Al 조성 층 (54) 및 Si-함유 층이 적층체 (50)에 상기 순서대로 적층된다.
참조 실시예의 질화물 반도체 소자 (127)에서, Si-함유 층은 제1 적층 유닛 (50a)의 GaN 중간 층 (51a)과 제1 적층 유닛 (50a)의 고 Al 조성 층 (53a) 사이에 제공되지 않는다. 질화물 반도체 소자 (127)에서, 예를 들어, Si-함유 층은 제1 적층 유닛 (50a)의 저 Al 조성 층 (54a)과 제2 적층 유닛 (50b)의 GaN 중간 층 (51b) 사이에 제공된다. 질화물 반도체 소자 (127)의 구성은 제1 Si-함유 층 (52)의 위치가 변경된 질화물 반도체 소자 (125)의 구성에 상응한다. 예를 들어, 질화물 반도체 소자 (127)의 Si-함유 층의 두께는 20 nm 이상이다.
질화물 반도체 소자 (127)에서, Si-함유 층은 작은 격자 간격을 갖는 저 Al 조성 층 (54a) 상에 제공된다. 큰 격자 간격을 갖는 GaN 중간 층은 Si-함유 층 상에 제공된다. 이러한 경우, Si-함유 층 상의 층 내에 압축 응력이 용이하게 형성되지 않는다.
다른 한편, 본 실시양태에 따른 질화물 반도체 소자 (125)에서, 제1 Si-함유 층 (52a)은 큰 격자 간격을 갖는 GaN 중간 층 (51a) 상에 제공된다. 작은 격자 간격을 갖는 고 Al 조성 층 (53a)은 제1 Si-함유 층 (52a) 상에 제공된다. 이러한 경우, Si-함유 층 상의 층 내에 압축 응력이 용이하게 형성된다. 제1 Si-함유 층 (52a)의 두께는, 예를 들어, 20 nm 이하이다. 이에 따라, 제1 Si-함유 층 (52a) 상에 형성된 고 Al 조성 층 (53a)이, 예를 들어, 3차원으로 성장되고; 격자 완화가 용이하게 발생한다. 따라서, 고 Al 조성 층 (53a) 상에 형성된 층 (예를 들어, 기능 층 (10)) 내에 압축 응력이 용이하게 형성된다. 이에 따라, 질화물 반도체 소자 (125)에서, 기판의 휘어짐 및 균열의 발생이 억제된다.
제2 실시양태
도 7A 내지 도 7D는 제2 실시양태에 따른 질화물 반도체 소자를 예시하는 개략도이다.
도 7A는 본 실시양태에 따른 질화물 반도체 소자 (130)를 나타내는 개략적 단면도다. 도 7B는 적층체의 Al 조성비 (CAl)의 그래프이다. 도 7C는 적층체의 성장 온도 GT (형성 온도)의 그래프이다. 도 7D는 적층체의 a-축의 격자 간격 Ld의 그래프이다.
도 7A에 나타난 바와 같이, 본 실시양태에 따른 질화물 반도체 소자 (130)는 기초 층 (60), 적층체 (50), 기능 층 (10) 및 기판 (40)을 포함한다. 기초 층 (60)은 주요 표면 (60a)를 갖는다. 적층체 (50)는 기초 층 (60)의 주요 표면 (60a)과 기능 층 (10) 사이에 제공된다. 적층체 (50)는 제1 적층 유닛 (50a)을 포함한다.
기초 층 (60)의 구성 및 기능 층 (10)의 구성은 질화물 반도체 소자 (110)에 대해 기재된 것들과 유사하며 기재를 생략한다. 이러한 경우에도 또한 GaN 층 (11i) (도핑되지 않은 GaN 층)이 적층체 (50)와 기능 층 (10) 사이에 제공될 수 있다.
질화물 반도체 소자 (130)에서, 적층체 (50)의 구성은 질화물 반도체 소자 (110)의 구성과 상이하다. 이제 적층체 (50)를 기재할 것이다.
질화물 반도체 소자 (130)에서, 적층체 (50)는 GaN 중간 층 (51) (제1 적층 유닛 (50a)의 GaN 중간 층 (51a)), 고 Al 조성 층 (53) (제1 적층 유닛 (50a)의 고 Al 조성 층 (53a)), 제2 Si-함유 층 (55) 및 저 Al 조성 층 (54) (제1 적층 유닛 (50a)의 저 Al 조성 층 (54a))을 포함한다.
GaN 중간 층 (51)은 기판 (40)과 기능 층 (10) 사이에 제공된다. 저 Al 조성 층 (54)은 GaN 중간 층 (51)과 기능 층 (10) 사이에 제공된다. 고 Al 조성 층 (53)은 GaN 중간 층 (51)과 저 Al 조성 층 (54) 사이에 제공된다. 제2 Si-함유 층 (55)은 저 Al 조성 층 (54)과 고 Al 조성 층 (53) 사이에 제공된다.
고 Al 조성 층 (53) (제1 적층 유닛 (50a)의 고 Al 조성 층 (53a))은 Alx1Ga1-x1N (0 < x1 ≤ 1)을 포함한다. 고 Al 조성 층 (53) (제1 적층 유닛 (50a)의 고 Al 조성 층 (53a))은 예를 들어 AlN을 포함한다. 저 Al 조성 층 (54) (제1 적층 유닛 (50a)의 저 Al 조성 층 (54a))은 Aly1Ga1 - y1N (0 < y1 < 1 및 y1 < x1)을 포함한다.
질화물 반도체 소자 (110)에 대해 기재된 구성과 유사한 구성을 GaN 중간 층 (51), 고 Al 조성 층 (53) 및 저 Al 조성 층 (54)에 적용가능하다.
제2 Si-함유 층 (55)은 규소 (Si)를 함유한다. 제1 Si-함유 층 (52)은 규소 (Si)를 포함한다. 예를 들어, 제1 Si-함유 층 (52)은 질소 및 Si를 포함하는 화합물 (예를 들어, 질화규소 (SiN))을 포함한다. 제1 Si-함유 층 (52)은 Si의 델타-도핑된 층을 포함할 수 있다. 제2 Si-함유 층 (55)의 Si 농도 및/또는 두께는 적층 방향에 수직인 평면 (X-Y 평면)에서 변동된다. 예를 들어, Si 농도 및/또는 두께가 큰 영역에서, 제2 Si-함유 층 (55)은 제2 Si-함유 층 (55)의 기초 층 측 상의 전위 발생을 차단한다. 고 Al 조성 층 (53) 상의 제2 Si-함유 층 (55)의 커버리지는 높다. 이에 따라, 예를 들어, 전위가 추가로 감소된다.
불일치 전위는, 예를 들어, 고 Al 조성 층 (53)의 완화로 인해 발생한다. 본 예에서, 제2 Si-함유 층 (55)은 고 Al 조성 층 (53)에 접촉한다. 제2 Si-함유 층 (55)은 불일치 전위를 차단한다. 이에 따라, 제2 Si-함유 층 (55) 상에 형성된 층 (예를 들어, 기능 층 (10)) 안으로 전파되는 전위가 감소될 수 있다.
제2 Si-함유 층 (55)의 두께는, 예를 들어, 1 원자층에 상응하는 두께이다. 예를 들어, 0.2 원자층 이상 및 2.5 원자층 이하에 상응하는 두께가 바람직하다. 제2 Si-함유 층 (55)의 두께가 0.2 원자층에 상응하는 두께보다 얇은 경우에는, 전위가 충분히 차폐되지 않는다. 기능 층 (10) 안으로 전파되는 전위가 증가된다. 다른 한편으로, 제2 Si-함유 층 (55)의 두께가 2.5 원자층에 상응하는 두께보다 두꺼운 경우에는, 저 Al 조성 층 (54)은 응집성 성장을 나타내지 않으며; 결정 축의 변동이 발생하고 결정 품질이 감소하는 경우가 있다.
제2 Si-함유 층 (55)은 균일한 층이 아닐 수 있고 불연속적 섬 형상 등을 갖는 층일 수 있다. 제2 Si-함유 층 (55)은 개구부가 제공된 층일 수 있다.
제2 Si-함유 층 (55)의 두께는, 예를 들어, 전자 투과 현미경 (TEM) 이미지 또는 전자 주사 현미경 (SEM) 이미지를 사용하는 직접적 관측에 의해 얻어진다. SEM에 의한 관측을 실행할 때, 분할 면에 의한 절단시의 질화물 반도체 층 또는 기판의 단면을 사용한다. 제2 Si-함유 층 (55)의 두께는 2차 이온 질량 분광측정법 (SIMS)으로부터 얻어진다. 2차 이온 질량 분광측정법에서 층 내부의 Si 농도가 약 2×1020/세제곱 센티미터 (/cm3)일 때, 제2 Si-함유 층 (55)의 두께는 1 원자층에 상응한다. Si 농도는 표면 밀도로 변환하면 약 1×1015/제곱 센티미터 (/cm2)의 Si 표면 밀도에 상응한다.
도 7C의 수평축은 성장 온도 GT이다. 도 7C에 나타난 바와 같이, 제2 Si-함유 층 (55)의 성장 온도 GT는 GaN 중간 층 (51)의 성장 온도 GT보다 높지 않다. 제2 Si-함유 층 (55)의 성장 온도 GT를 GaN 중간 층 (51)의 성장 온도 GT보다 높지 않게 설정함으로써, 제2 Si-함유 층 (55)의 형성시 에칭으로 인한 GaN 중간 층 (51)의 평탄성의 감소가 억제될 수 있다. 제2 Si-함유 층 (55)의 성장 온도 GT는, 예를 들어, 900℃ 이상 및 1150℃ 이하, 예를 들어 약 1100℃인 것이 바람직하다.
도 8A 내지 도 8D는 제2 실시양태에 따른 또 다른 질화물 반도체 소자를 예시하는 개략도이다.
도 8A는 본 실시양태에 따른 질화물 반도체 소자 (140)를 나타내는 개략적 단면도다. 도 8B 내지 도 8D는 각각 적층체의 Al 조성비 (CAl), 성장 온도 GT 및 a-축의 격자 간격 Ld의 그래프이다.
도 8A에 나타난 바와 같이, 질화물 반도체 소자 (140)는 기초 층 (60), AlGaN 기초 층 (63), 적층체 (50) 및 기능 층 (10)을 포함한다. 질화물 반도체 소자 (120)에 대해 기재된 구성을 기초 층 (60), AlGaN 기초 층 (63) 및 기능 층 (10)에 적용가능하다. 적층체 (50)는 제1 적층 유닛 (50a) 및 제2 적층 유닛 (50b)을 포함한다. 제2 적층 유닛 (50b)은 제1 적층 유닛 (50a)과 기능 층 (10) 사이에 제공된다. 제1 적층 유닛 (50a)의 구성 및 제2 적층 유닛 (50b)의 구성은 질화물 반도체 소자 (130)의 제1 적층 유닛 (50a)의 구성과 유사하다. 즉, 질화물 반도체 소자 (140)는 여러 번 반복해서 형성된 질화물 반도체 소자 (130)의 적층체 (50)를 포함한다.
질화물 반도체 소자 (140)에서, GaN 중간 층 (51), 고 Al 조성 층 (53), 제2 Si-함유 층 (55) 및 저 Al 조성 층 (54)을 포함하는 세트의 2 세트 (주기)가 제공된다. 본 실시양태는 이로 제한되지 않고; 세트 (주기)의 수는 3 이상일 수 있다.
따라서, 적층체 (50)는 GaN 중간 층 (51), 고 Al 조성 층 (53), 제2 Si-함유 층 (55) 및 저 Al 조성 층 (54)이 상기 순서대로 주기적으로 여러 번 적층된 구조를 가질 수 있다. 이에 따라, 제2 Si-함유 층 (55)에 의해 전위가 추가로 감소된다. 기능 층 (10)의 전위 밀도는 추가로 감소된다.
도 9는 제2 실시양태에 따른 질화물 반도체의 그래프이다.
도 9는 SIMS에 의해 얻어진 질화물 반도체 소자 (140)의 측정 결과를 나타낸다. 도 9의 왼쪽 수직축은 Si의 농도 CSi이다. 도 9의 오른쪽 수직축은 Al의 2차 이온 강도 IAl이다. 도 9의 수평축은 샘플의 Z-축 방향에 따른 깊이 Dz이다. 도 9는 질화물 반도체 소자 (140)의 적층체 (50)에 상응하는 확대부를 나타낸다.
예를 들어, 농도 CSi의 피크는 제2 Si-함유 층 (55) (제1 적층 유닛 (50a)의 제2 Si-함유 층 (55a) 또는 제2 적층 유닛 (50b)의 제2 Si-함유 층 (55b))에 상응한다. 2차 이온 강도 IAl의 피크는 고 Al 조성 층 (53) (제1 적층 유닛 (50a)의 고 Al 조성 층 (53a) 또는 제2 적층 유닛 (50b)의 고 Al 조성 층 (53b))에 상응한다. 도 9에 나타난 바와 같이, 농도 CSi의 피크 위치 및 2차 이온 강도 IAl의 피크 위치는 서로 상이하다. 이는 제2 Si-함유 층 (55)의 존재를 나타낸다.
본 예에서, 농도 CSi는 약 1×1020 내지 2×1020/cm3이다. 이러한 경우에, 제2 Si-함유 층 (55)의 두께는 1 원자층에 상응하는 두께이다. 농도 CSi는 표면 밀도로 변환하면 약 5.0×1014/cm2이다. 예를 들어, 제2 Si-함유 층 (55)의 Si 농도 CSi는 5.0×1019/cm3 이상 및 4.0×1020/cm3 이하이다. 예를 들어, 제2 Si-함유 층 (55)의 두께는 0.1 nm 이상 및 20 nm 미만이다. 제2 Si-함유 층 (55)의 두께가 0.2 nm 이상 및 4 nm 이하인 것이 바람직하다.
이제 본 실시양태에 따른 제2 예의 질화물 반도체 소자 (140)를 기재할 것이다.
질화물 반도체 소자 (110 및 120)에 대해 기재된 제조 방법은 적절하게 변경될 수 있고 질화물 반도체 소자 (140)를 제조하기 위한 방법에 적용가능하다. 이제 적층체 (50)의 형성을 기재할 것이다.
질화물 반도체 소자 (110)의 기초 층과 유사한 AlGaN 기초 층 (63)을 형성한 후, 기판 온도를 1090℃로 설정하고; TMG 및 암모니아를 20분 동안 공급한다. TMG의 유량은 예를 들어 56 cc/분이다. 암모니아의 유량은 예를 들어 40 L/분이다. 이에 따라, GaN 중간 층 (51)이 형성된다. GaN 중간 층 (51)의 두께는 약 400 nm이다.
기판 온도를 800℃로 설정하고; TMA 및 암모니아를 3분 동안 공급한다. TMA의 유량은 예를 들어 17 cc/분이다. 암모니아의 유량은 예를 들어 10 L/분이다. 이에 따라, AlN을 포함하는 (AlN으로 제조된) 고 Al 조성 층 (53)이 형성된다. 고 Al 조성 층 (53)의 두께는 약 12 nm이다.
기판 온도를 1040℃로 설정하고; 성장 압력을 1013 hPa의 대기압으로 변경하고; 실란 및 암모니아를 8분 동안 공급한다. 예를 들어, 실란의 농도는 10 ppm이고; 실란의 유량은 350 cc/분이다. 예를 들어, 암모니아의 유량은 20 L/분이다. 이에 따라, 제2 Si-함유 층 (55)이 형성된다. 제2 Si-함유 층 (55)의 두께는 약 1 원자층에 상응하는 두께이다.
기판 온도를 1120℃로 설정하고; 성장 압력을 400 hPa로 변경하고; TMGa, TMAl 및 암모니아를 공급한다. TMGa의 유량은 예를 들어 18 cc/분이다. TMAl의 유량은 예를 들어 6 cc/분이다. 암모니아의 유량은 2.5 L/분이다. 이에 따라, 0.5의 Al 조성비를 갖는 저 Al 조성 층 (54)이 형성된다. 저 Al 조성 층 (54)의 두께는 약 25 nm이다.
이어서, 하나의 주기로서 GaN 중간 층 (51), 고 Al 조성 층 (53), 제2 Si-함유 층 (55) 및 저 Al 조성 층 (54)을 포함하는 상기 언급된 적층체에 대하여 적층체의 3 주기가 더 형성된다. 즉, 본 발명자들에 의해 제조된 샘플의 적층체 내의 적층된 중간 층의 주기 수는 4이다.
계속해서, 1 μm의 두께를 갖는 도핑되지 않은 GaN 층 (11i)을 1090℃에서 제 4 저 Al 조성 층 (54) 상에 형성하였다. 이어서, 1 μm의 두께를 갖는 n-형 GaN 층을 형성하였다. 규소를 n-형 불순물로서 사용하였고; 불순물 농도를 5×1018 cm-3이 되게 설정하였다. n-형 GaN 층은 기능 층 (10)의 적어도 일부로서 사용된다.
도 10은 제2 실시양태에 따른 질화물 반도체 소자를 예시하는 개략도이다.
도 10은 질화물 반도체 소자 (140)의 적층체 (50)에 상응하는 확대부를 나타내는 TEM 이미지이다.
도 10에 나타난 바와 같이, 고 Al 조성 층 (53), 제2 Si-함유 층 (55), 저 Al 조성 층 (54) 및 GaN 층 (11i)은 GaN 중간 층 (51) 상에 순차적으로 적층된다. 상기 도면에서 (고농도를 갖는) 흑색 선은 제2 Si-함유 층 (55)에 상응한다. 예를 들어, 도 10에 나타난 영역 (R1) 내의 GaN 중간 층 (51)에서 전위가 발생한다. 저 Al 조성 층 (54)으로의 전위의 전파가 제2 Si-함유 층 (55)에 의해 차단된다.
따라서, 고 Al 조성 층 (53)과 저 Al 조성 층 (54) 사이에 제2 Si-함유 층 (55)을 형성함으로써, 제2 Si-함유 층 (55)보다 높은 층 내의 전위가 감소될 수 있다.
이제 본 실시양태의 질화물 반도체 소자의 특성을 도면과 관련하여 기재할 것이다.
도 11은 질화물 반도체 소자의 특성 그래프이다.
도 11은 질화물 반도체 소자 (140 및 141)에 대한 에지상 전위 밀도 De/제곱 센티미터(/cm2)를 나타낸다.
제2 참조 실시예의 질화물 반도체 소자 (141)에도 또한 기판 (40), 기초 층 (60), AlGaN 기초 층 (63), 적층체 (50) 및 기능 층 (10)이 제공된다. GaN 중간 층 (51), 고 Al 조성 층 (53) 및 저 Al 조성 층 (54)은 적층체 (50)에 제공된다. 질화물 반도체 소자 (140)에 대해 기재된 구성을 기판 (40), 기초 층 (60), AlGaN 기초 층 (63), 기능 층 (10), GaN 중간 층 (51), 고 Al 조성 층 (53) 및 저 Al 조성 층 (54)에 적용가능하다. 제2 Si-함유 층 (55)은 질화물 반도체 소자 (141)에 제공되지 않는다. 질화물 반도체 소자 (141)의 구성은 제2 Si-함유 층 (55)이 생략된 질화물 반도체 소자 (140)의 구성에 상응한다. 제2 참조 실시예의 질화물 반도체 소자 (141)에서, 저 Al 조성 층 (54)은 고 Al 조성 층 (53)과 접해서 형성된다.
에지상 전위 밀도 De는 X-선 회절 측정의 (0002) 면, (0004) 면, (10-11) 면 및 (20-22) 면의 요동 곡선 반치폭으로부터 유도된다.
제2 예의 질화물 반도체 소자 (140)의 에지상 전위 밀도 De는 8.9×108 (/cm2)이고 제2 참조 실시예의 질화물 반도체 소자 (141)의 에지상 전위 밀도 De보다 낮다.
제2 참조 실시예의 질화물 반도체 소자 (141)의 에지상 전위 밀도 De는 1.2×109 (/cm2)이고 제2 예의 질화물 반도체 소자 (140)의 에지상 전위 밀도 De보다 높다. 이는 예를 들어 제2 Si-함유 층 (55)에 의해 전위가 차폐되지 않기 때문이다.
따라서, 기능 층 (10)의 전위는 고 Al 조성 층 (53)과 저 Al 조성 층 (54) 사이에 제2 Si-함유 층 (55)을 형성함으로써 감소될 수 있다.
도 12는 질화물 반도체 소자의 특성 그래프이다.
도 12는 질화물 반도체 소자 (140)의 구성과 유사한 구성을 갖는 질화물 반도체 소자에서의 제2 Si-함유 층 (55)의 전위 밀도 De (/cm2)와 Si 농도 CSi (/cm3) 사이의 관계를 나타낸다.
도 12에 나타난 바와 같이, Si 농도 CSi가 5.0×1019 (/cm3)일 때, 전위 밀도 De는 약 9.0×108 (/cm2)이다. Si 농도 CSi가 4.0×1020 (/cm3)일 때, 전위 밀도 De는 약 9.4×108 (/cm2)이다. Si 농도 CSi가 2.0×1020 (/cm3)일 때, 전위 밀도 De는 약 7.5×108 (/cm2)이다.
본 실시양태에서, 예를 들어, 제2 Si-함유 층 (55)의 Si 농도는 5.0×1019 (/cm3) 이상 및 4.0×1020 (/cm3) 이하인 것으로 설정된다. 이에 따라, 기능 층 (10)의 전위가 억제될 수 있다. 제2 Si-함유 층 (55)의 Si 농도가 5.0×1019 (/cm3) 미만인 경우에, 고 Al 조성 층 (53) 상의 제2 Si-함유 층 (55)의 커버리지가 낮고; 불일치 전위의 차폐 효과가 용이하게 얻어지지 않는다. 또한, 저 Al 조성 층 (54)의 3차원적 성장이 용이하게 발생하지 않고; 저 Al 조성 층 (54)에서의 전위의 굴곡이 용이하게 발생하지 않는다. 제2 Si-함유 층 (55)의 Si 농도가 4.0×1020 (/cm3) 초과인 경우에, 평평한 저 Al 조성 층 (54)이 용이하게 얻어지지 않고; 저 Al 조성 층 (54) 상에 형성된 기능 층 (10)의 결정 품질이 감소된다.
제3 실시양태
도 13A 내지 도 13D는 제3 실시양태에 따른 질화물 반도체 소자를 예시하는 개략도이다.
도 13A는 본 실시양태에 따른 질화물 반도체 소자 (150)를 나타내는 개략적 단면도이다. 도 13B는 적층체의 Al 조성비 (CAl)의 그래프이다. 도 13C는 적층체의 성장 온도 GT (형성 온도)의 그래프이다. 도 13D는 적층체의 a-축의 격자 간격 Ld의 그래프이다.
도 13A에 나타난 바와 같이, 본 실시양태에 따른 질화물 반도체 소자 (150)는 기초 층 (60), 적층체 (50) 및 기능 층 (10)을 포함한다. 기초 층 (60)은 주요 표면 (60a)을 갖는다. 적층체 (50)는 기초 층 (60)의 주요 표면 (60a)과 기능 층 (10) 사이에 제공된다. 적층체 (50)는 제1 적층 유닛 (50a)을 포함한다.
질화물 반도체 소자 (150)에서, 적층체 (50)의 구성은 질화물 반도체 소자 (110) 및 질화물 반도체 소자 (130)의 구성과 상이하다. 이제 적층체 (50)를 기재할 것이다.
질화물 반도체 소자 (150)에서, 적층체 (50)는 GaN 중간 층 (51) (제1 적층 유닛 (50a)의 GaN 중간 층 (51a)), 제1 Si-함유 층 (52), 고 Al 조성 층 (53) (제1 고 Al 조성 층 (53a)), 제2 Si-함유 층 (55) 및 저 Al 조성 층 (54) (제1 적층 유닛 (50a)의 저 Al 조성 층 (54a))을 포함한다.
GaN 중간 층 (51)은 고 Al 조성 층 (53)과 기초 층 (60) 사이에 제공된다. 제1 Si-함유 층 (52)은 고 Al 조성 층 (53)과 GaN 중간 층 (51) 사이에 제공된다. 고 Al 조성 층 (53)은 제2 Si-함유 층 (55)과 GaN 중간 층 (51) 사이에 제공된다. 저 Al 조성 층 (54)은 기능 층 (10)과 제2 Si-함유 층 (55) 사이에 제공된다. 제2 Si-함유 층 (55)은 저 Al 조성 층 (54)과 고 Al 조성 층 (53) 사이에 제공된다.
즉, 저 Al 조성 층 (54)은 제2 Si-함유 층 (55) 상에 제공되고; 고 Al 조성 층 (53)은 제1 Si-함유 층 (52) 상에 제공되고; 제1 Si-함유 층 (52)은 GaN 중간 층 (51) 상에 제공된다.
고 Al 조성 층 (53) (제1 적층 유닛 (50a)의 고 Al 조성 층 (53a))은 Alx1Ga1-x1N (0 < x1 ≤ 1)을 포함한다. 고 Al 조성 층 (53) (제1 고 Al 조성 층 (53a))은 예를 들어 AlN을 포함한다. 저 Al 조성 층 (54) (제1 적층 유닛 (50a)의 저 Al 조성 층 (54a))은 Aly1Ga1 - y1N (0 < y1 < 1 및 y1 < x1)을 포함한다.
질화물 반도체 소자 (110) 및 질화물 반도체 소자 (130)에 대해 기재된 구성과 유사한 구성을 GaN 중간 층 (51), 제1 Si-함유 층 (52), 고 Al 조성 층 (53), 제2 Si-함유 층 (55) 및 저 Al 조성 층 (54)에 적용가능하다. 전위 및 균열은 둘 다 이러한 구성에 의해 감소될 수 있다.
도 14A 내지 도 14D는 제3 실시양태에 따른 또 다른 질화물 반도체 소자를 예시하는 개략도이다.
도 14A는 본 실시양태에 따른 질화물 반도체 소자 (160)를 나타내는 개략적 단면도다. 도 14B는 적층체의 Al 조성비 (CAl)의 그래프이다. 도 14C는 적층체의 성장 온도 GT (형성 온도)의 그래프이다. 도 14D는 적층체의 a-축의 격자 간격 Ld의 그래프이다.
도 14A에 나타난 바와 같이, 질화물 반도체 소자 (160)는 기초 층 (60), AlGaN 기초 층 (63), 적층체 (50) 및 기능 층 (10)을 포함한다. 질화물 반도체 소자 (150)에 대해 기재된 구성과 유사한 구성을 기초 층 (60), AlGaN 기초 층 (63) 및 기능 층 (10)에 적용가능하다. 적층체 (50)는 제1 적층 유닛 (50a) 및 제2 적층 유닛 (50b)을 포함한다. 제2 적층 유닛 (50b)은 제1 적층 유닛 (50a)과 기능 층 (10) 사이에 제공된다. 제1 적층 유닛 (50a)의 구성 및 제2 적층 유닛 (50b)의 구성은 질화물 반도체 소자 (150)의 제1 적층 유닛 (50a)의 구성과 유사하다. 즉, 질화물 반도체 소자 (160)는 여러 번 반복해서 형성된 질화물 반도체 소자 (150)의 적층체 (50)를 포함한다. 본 실시양태는 이로 제한되지 않고; 반복 횟수는 3 이상일 수 있다.
따라서, 적층체 (50)는 GaN 중간 층, 제1 Si-함유 층, 고 Al 조성 층, 제2 Si-함유 층 및 저 Al 조성 층이 상기 순서대로 주기적으로 여러 번 적층된 구조를 가질 수 있다. 이에 따라, 전위 및 균열이 추가로 감소된다.
4 주기의 적층된 중간 층을 갖는 질화물 반도체 소자 (161)는 GaN 중간 층 (51), 제1 Si-함유 층 (52), 고 Al 조성 층 (53), 제2 Si-함유 층 (55) 및 저 Al 조성 층 (54)에 대하여 질화물 반도체 소자 (125) 및 질화물 반도체 소자 (140)에 대해 기재된 제조 방법을 사용하여 제조하였다. 제조된 질화물 반도체 소자 (161)의 에지상 전위 밀도 De는 작았고 8.5×108 (/cm2)이었다. 또한, 실온에서의 휘어짐 WP는 작았고 약 5 (μm)였다. 따라서, GaN 중간 층, 제1 Si-함유 층, 고 Al 조성 층, 제2 Si-함유 층 및 저 Al 조성 층이 상기 순서대로 적층된 구조를 갖는 적층체 (50)에 의해 전위 및 균열이 감소된다.
제4 실시양태
제4 실시양태는 질화물 반도체 웨이퍼에 관한 것이다. 본 실시양태에 따른 질화물 반도체 웨이퍼 (200)는 기판 (40), 기능 층 (10), 적층체 (50), 기초 층 (60), AlGaN 기초 층 (63) 및 GaN 층 (11i)을 포함한다. 적층체 (50)는 GaN 중간 층 (51), 제1 Si-함유 층 (52), 고 Al 조성 층 (53), 제2 Si-함유 층 (55) 및 저 Al 조성 층 (54)을 포함한다. 질화물 반도체 소자 (150)에 대해 기재된 구성을 상기 층들에 적용가능하다.
적층체 (50)는 기능 층 (10)과 기판 (40) 사이에 제공된다. 저 Al 조성 층 (54)은 GaN 중간 층 (51)과 기능 층 (10) 사이에 제공된다. 고 Al 조성 층 (53)은 GaN 중간 층 (51)과 저 Al 조성 층 (54) 사이에 제공된다. 제1 Si-함유 층 (52)은 GaN 중간 층 (51)과 고 Al 조성 층 (53) 사이에 제공된다. 제2 Si-함유 층 (55)은 고 Al 조성 층 (53)과 저 Al 조성 층 (54) 사이에 제공된다. 전위 및 균열은 둘 다 이러한 구성을 사용함으로써 감소될 수 있다.
본 실시양태에 따르면, 기판의 휘어짐이 억제된 질화물 반도체 소자 및 질화물 반도체 웨이퍼가 제공될 수 있다.
본 명세서에서, "질화물 반도체"는 화학식 BxInyAlzGa1 -x-y- zN (0 ≤ x < 1, 0 ≤ y < 1, 0 ≤ z < 1 및 x+y+z ≤ 1)의 반도체의 모든 조성물을 포함하며, 상기 식에 있어서 조성비 x, y 및 z는 각각 상기 범위 내에서 바뀐다. "질화물 반도체"는 상기 언급된 화학식 내의 N (질소) 이외의 V족 원소, 전도성 유형 등과 같은 다양한 특성을 제어하기 위해 첨가되는 다양한 원소, 및 의도치 않게 포함되는 다양한 원소를 추가로 포함한다.
본원의 명세서에서, "수직" 및 "평행"은 엄밀히 수직이고 엄밀히 평행인 것을 나타낼 뿐만 아니라, 예를 들어, 제조 공정 등으로 인한 변동도 포함한다. 이는 실질적으로 수직이고 실질적으로 평행이면 충분하다.
상기에서, 구체적 예를 참조하여 본 발명의 실시양태를 기재하였다. 그러나, 본 발명의 실시양태는 상기 구체적 예로 제한되지 않는다. 예를 들어, 해당 분야의 기술자는 기능 층, 적층체, 제1 Si-함유 층, 제2 Si-함유 층, GaN 중간 층, 저 Al 조성 층, 고 Al 조성 층, 기판, 기초 층 등과 같은 성분들의 구체적 구성을 공지된 기술로부터 적절히 선택함으로써 본 발명을 유사하게 실시할 수 있을 것이고; 이러한 실시는 유사한 효과가 얻어질 수 있는 한 본 발명의 범위 내에 있다.
또한, 구체적 예의 임의의 2 이상의 성분을 기술적으로 실현가능한 범위 내에서 조합할 수 있고, 이는 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
더욱이, 본 발명의 실시양태로서 상기 기재된 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 기초로 하여 해당 분야의 기술자에 의한 적절한 설계 변경에 의해 실시가능한 모든 질화물 반도체 소자 및 질화물 반도체 웨이퍼도 또한 본 발명의 취지를 포함하는 한 본 발명의 범위 내에 있다.
다양한 다른 변형 및 변경이 본 발명의 취지 내에서 해당 분야의 기술자에 의해 고안될 수 있고, 이러한 변형 및 변경도 또한 본 발명의 범위 내에 포함되는 것으로 이해된다.
특정 실시양태를 기재하였지만, 이러한 실시양태는 단지 예로서 나타낸 것이고, 본 발명의 범위를 제한하고자 하지 않는다. 사실상, 본원에 기재된 신규한 실시양태는 다양한 다른 형태로 실현될 수 있고; 또한 본 발명의 취지로부터 벗어나지 않고 본원에 기재된 실시양태의 형태에서 다양한 생략, 대체 및 변경을 행할 수 있다. 첨부된 청구항 및 그의 등가물은 본 발명의 범위 및 취지 내에 속하는 이러한 형태 또는 변경을 포괄하고자 한다.

Claims (20)

  1. 기능 층; 및
    적층체를 포함하며,
    적층체는
    GaN 중간 층;
    제1 Al 조성비를 갖는 질화물 반도체를 포함하고, GaN 중간 층과 기능 층 사이에 제공되는 저 Al 조성 층;
    제2 Al 조성비를 갖는 질화물 반도체를 포함하고, GaN 중간 층과 저 Al 조성 층 사이에 제공되고, 제2 Al 조성비는 제1 Al 조성비보다 높은 것인 고 Al 조성 층; 및
    GaN 중간 층과 고 Al 조성 층 사이에 제공되는 제1 Si-함유 층
    을 포함하는 것인 질화물 반도체 소자.
  2. 제1항에 있어서, 제1 Si-함유 층의 Si 농도가 2.5×1019/세제곱 센티미터 이상 및 5.0×1020/세제곱 센티미터 이하인 질화물 반도체 소자.
  3. 제1항에 있어서, 제1 Si-함유 층의 두께가 0.1 나노미터 이상 및 20 나노미터 미만인 질화물 반도체 소자.
  4. 제1항에 있어서, 제1 Si-함유 층이 질소 및 규소를 포함하는 화합물을 포함하는 것인 질화물 반도체 소자.
  5. 제1항에 있어서, 제1 Si-함유 층이 규소의 델타-도핑된 층을 포함하는 것인 질화물 반도체 소자.
  6. 제1항에 있어서, 적층체가 저 Al 조성 층과 고 Al 조성 층 사이에 제공된 제2 Si-함유 층을 추가로 포함하는 것인 질화물 반도체 소자.
  7. 제6항에 있어서, 제2 Si-함유 층의 Si 농도가 5.0×1019/세제곱 센티미터 이상 및 4.0×1020/세제곱 센티미터 이하인 질화물 반도체 소자.
  8. 제6항에 있어서, 제2 Si-함유 층의 두께가 0.1 나노미터 이상 및 20 나노미터 미만인 질화물 반도체 소자.
  9. 제6항에 있어서, 제2 Si-함유 층이 질소 및 규소를 포함하는 화합물을 포함하는 것인 질화물 반도체 소자.
  10. 제6항에 있어서, 제2 Si-함유 층이 규소의 델타-도핑된 층을 포함하는 것인 질화물 반도체 소자.
  11. 제1항에 있어서, 고 Al 조성 층이 Alx1Ga1 -x1N (0 < x1 ≤ 1) 및 질화알루미늄으로부터 선택되는 1종 이상을 포함하는 것인 질화물 반도체 소자.
  12. 제11항에 있어서, 저 Al 조성 층이 Aly1Ga1 - y1N (0 < y1 < 1 및 y1 < x1)을 포함하는 것인 질화물 반도체 소자.
  13. 제1항에 있어서,
    기판; 및
    기초 층을 추가로 포함하며,
    적층체가 기판과 기능 층 사이에 제공되고,
    기초 층이 기판과 적층체 사이에 제공되는 것인 질화물 반도체 소자.
  14. 제13항에 있어서, 기판이 규소를 포함하는 것인 질화물 반도체 소자.
  15. 제13항에 있어서, 기초 층이 질화알루미늄을 포함하는 것인 질화물 반도체 소자.
  16. 적층체 상에 형성된 기능 층을 포함하며,
    적층체는
    GaN 중간 층;
    제1 Al 조성비를 갖는 질화물 반도체를 포함하고, GaN 중간 층과 기능 층 사이에 제공되는 저 Al 조성 층;
    제2 Al 조성비를 갖는 질화물 반도체를 포함하고, GaN 중간 층과 저 Al 조성 층 사이에 제공되고, 제2 Al 조성비는 제1 Al 조성비보다 높은 것인 고 Al 조성 층; 및
    GaN 중간 층과 고 Al 조성 층 사이에 제공되는 제1 Si-함유 층
    을 포함하는 것인 질화물 반도체 소자.
  17. 제16항에 있어서, 적층체의 적어도 일부가, 적층체 상에 기능 층이 형성된 후에 제거되는 것인 질화물 반도체 소자.
  18. 기능 층; 및
    적층체를 포함하며,
    적층체는
    GaN 중간 층;
    제1 Al 조성비를 갖는 질화물 반도체를 포함하고, GaN 중간 층과 기능 층 사이에 제공되는 저 Al 조성 층;
    제2 Al 조성비를 갖는 질화물 반도체를 포함하고, GaN 중간 층과 저 Al 조성 층 사이에 제공되고, 제2 Al 조성비는 제1 Al 조성비보다 높은 것인 고 Al 조성 층; 및
    저 Al 조성 층과 고 Al 조성 층 사이에 제공되는 제2 Si-함유 층
    을 포함하는 것인 질화물 반도체 소자.
  19. 기판;
    기능 층; 및
    기판과 기능 층 사이에 제공되는 적층체를 포함하며,
    적층체는
    GaN 중간 층;
    제1 Al 조성비를 갖는 질화물 반도체를 포함하고, GaN 중간 층과 기능 층 사이에 제공되는 저 Al 조성 층;
    제2 Al 조성비를 갖는 질화물 반도체를 포함하고, GaN 중간 층과 저 Al 조성 층 사이에 제공되고, 제2 Al 조성비는 제1 Al 조성비보다 높은 것인 고 Al 조성 층; 및
    GaN 중간 층과 고 Al 조성 층 사이에 제공되는 제1 Si-함유 층
    을 포함하는 것인 질화물 반도체 웨이퍼.
  20. 제19항에 있어서,
    제1 Si-함유 층의 Si 농도가 2.5×1019/세제곱 센티미터 이상 및 5.0×1020/세제곱 센티미터 이하이고,
    제1 Si-함유 층의 두께가 0.1 나노미터 이상 및 20 나노미터 미만인 질화물 반도체 웨이퍼.
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