KR20150083027A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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다쯔노리 무라따
마사히로 다도꼬로
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 45㎚ 테크놀러지 노드(Technology Node) 이후의 고 NA의 ArF 액침 노광, 특히, 콘택트 공정 등의 미세 가공 공정에 있어서, 콘택트 홀 직경 등의 변동이 다발하고 있는 과제를 해결하기 위한 것이다. 본원의 하나의 발명은, 콘택트 공정 등에 있어서, 다층 레지스트와 피가공 절연막의 사이에, 질화실리콘계 절연막을 삽입하는 것이며, 이와 같이 함으로써, 콘택트 공정 등에 있어서의 콘택트 홀 직경 등의 변동을 저감할 수 있다.

Description

반도체 집적 회로 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본원은, 반도체 집적 회로 장치(또는 반도체 장치)의 제조 방법에 관한 것으로, 예를 들어 노광 기술에 적용할 수 있는 것이다.
일본 특허공개 제2012-4170호 공보(특허문헌 1)는, 하층의 카본 리치막, 중층의 실리콘 리치막, 상층의 감광성 레지스트막 등으로 이루어지는 다층 레지스트 노광 기술에 관한 것이다. 거기에는, 재생 시 등에 중층의 실리콘 리치막을 제거하기 전에, 오존 처리를 하여, 그 후, 약액을 사용하여 웨트 처리하는 기술이 개시되어 있다.
일본 특허공개 제2005-166997호 공보(특허문헌 2)는, 액침 노광 장치에 있어서의 경사 입사 방식의 포커스 검출계에 관한 것이다. 거기에는, 레지스트 표면에 있어서, 경사 입사 검사광이 충분히 반사되도록, 입사각을 84°보다도 크게 하는 기술이 개시되어 있다.
일본 특허공개 제2012-4170호 공보 일본 특허공개 제2005-166997호 공보
예를 들어, 40㎚ 테크놀러지 노드(Technology Node) 이후의 고 NA의 ArF 액침 노광, 특히, 콘택트 공정 등의 미세 가공 공정에 있어서, 콘택트 홀 직경 등의 변동이 다발하고 있다.
이와 같은 과제를 해결하기 위한 수단 등을 이하에 설명하지만, 그 밖의 과제와 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 실시 형태 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
즉, 본원의 일 실시 형태의 개요는, 콘택트 공정 등에 있어서, 다층 레지스트와 피가공 절연막의 사이에, 질화실리콘계 절연막을 삽입하는 것이다.
본원에 있어서 개시되는 실시 형태 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, 상기 본원의 일 실시 형태에 의하면, 콘택트 공정 등에 있어서의 콘택트 홀 직경 등의 변동을 저감할 수 있다.
도 1은, 본원의 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서 사용하는 노광 장치의 일례의 주요부 등의 모식 단면도이다.
도 2는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 주요부 웨이퍼 프로세스의 블록 흐름도이다.
도 3은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(하지 질화실리콘막 성막 공정) 중의 웨이퍼 주요부 단면도이다.
도 4는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(다층 레지스트 도포 공정) 중의 웨이퍼 주요부 단면도이다.
도 5는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(감광성 레지스트막 가공 공정) 중의 웨이퍼 주요부 단면도이다.
도 6은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(중간 실리콘 함유막 가공 공정) 중의 웨이퍼 주요부 단면도이다.
도 7은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(하층 카본 리치막 가공 공정) 중의 웨이퍼 주요부 단면도이다.
도 8은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(하지 질화실리콘막에의 관통 구멍 형성 공정) 중의 웨이퍼 주요부 단면도이다.
도 9는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(산화실리콘계 절연막의 하면에의 관통 구멍 연장 공정) 중의 웨이퍼 주요부 단면도이다.
도 10은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(카본 리치막 제거 공정) 중의 웨이퍼 주요부 단면도이다.
도 11은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(질화실리콘막 제거 공정) 중의 웨이퍼 주요부 단면도이다.
도 12는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(콘택트 플러그 매립 공정) 중의 웨이퍼 주요부 단면도이다.
도 13은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(콘택트 플러그 CMP 공정) 중의 웨이퍼 주요부 단면도이다.
도 14는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(제1층 매립 배선 형성 공정) 중의 웨이퍼 주요부 단면도이다.
도 15는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(상층 프리메탈 산화실리콘계 절연막 성막 공정) 중의 웨이퍼 주요부 단면도이다.
도 16은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(다층 레지스트 도포 공정) 중의 웨이퍼 주요부 단면도이다.
도 17은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(감광성 레지스트막 가공 공정) 중의 웨이퍼 주요부 단면도이다.
도 18은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(중간 실리콘 함유막 가공 공정) 중의 웨이퍼 주요부 단면도이다.
도 19는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(하층 카본 리치막 가공 공정) 중의 웨이퍼 주요부 단면도이다.
도 20은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(산화실리콘계 절연막에의 관통 구멍 형성 공정) 중의 웨이퍼 주요부 단면도이다.
도 21은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(카본 리치막 제거 공정) 중의 웨이퍼 주요부 단면도이다.
도 22는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스의 보충적 설명을 위한 각층의 주요 파라미터 예시도이다.
도 23은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스의 보충적 설명을 위한 각종 실험 결과를 정리한 수치 데이터 표시도이다.
도 24는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스의 보충적 설명을 위한 층간막에 침입하는 광의 비율과 패턴 치수 변동의 관계를 나타내는 실험 결과 플롯도이다.
도 25는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 각층의 주요 파라미터 예시도이다.
도 26은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 다층 레지스트 하층막의 참조광(중심 파장 680㎚)에 관한 굴절률과 층간막에 침입하는 광의 비율을 나타내는 시뮬레이션 결과 플롯도이다.
도 27은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법의 주요부 프로세스(주 프로세스 및 변형 프로세스)에 있어서 사용하는 다층막 인 사이츄 기상 처리용 웨이퍼 처리 장치의 모식 단면도이다.
도 28은, 도 1의 광학 마스크의 주변의 모식적 확대 단면도이다.
〔실시 형태의 개요〕
우선, 본원에 있어서 개시되는 대표적인 실시 형태에 대하여 개요를 설명한다.
1. 반도체 집적 회로 장치의 제조 방법에 있어서,
(a) 반도체 웨이퍼의 제1 주면 위에, 제1 질화실리콘계 절연막을 성막하는 공정;
(b) 상기 제1 질화실리콘계 절연막 위에, 제1 산화실리콘계 절연막을 성막하는 공정;
(c) 상기 제1 산화실리콘계 절연막에, 제2 질화실리콘계 절연막을 성막하는 공정;
(d) 상기 제2 질화실리콘계 절연막 위에, 카본 리치막을 도포하는 공정;
(e) 상기 카본 리치막 위에, 탄소 및 실리콘을 주요한 성분으로서 포함하는 실리콘 함유막을 도포하는 공정;
(f) 상기 실리콘 함유막 위에 포토레지스트막을 도포하는 공정;
(g) 상기 포토레지스트막을, 자외선 노광광을 사용한 축소 투영 노광에 의해 노광하는 공정;
(h) 상기 공정 (g)의 후, 상기 포토레지스트막을 현상함으로써, 상기 포토레지스트막에 패턴을 형성하고, 이 패턴을 순차적으로 상기 실리콘 함유막 및 상기 카본 리치막에 전사하는 공정;
(i) 가공된 상기 카본 리치막을, 마스크로 하여, 제1 드라이 에칭에 의해, 상기 제2 질화실리콘계 절연막에 관통 구멍을 형성하는 공정;
(j) 상기 공정 (i)의 후, 상기 카본 리치막을, 마스크로 하여, 제2 드라이 에칭에 의해, 상기 관통 구멍을 상기 제1 산화실리콘계 절연막의 하면까지 연장하는 공정;
(k) 상기 공정 (j)의 후, 상기 카본 리치막을 제거하는 공정;
(l) 상기 공정 (k)의 후, 상기 관통 구멍 외의 상기 제2 질화실리콘계 절연막 및 상기 관통 구멍 내의 상기 제1 질화실리콘계 절연막을 제거하는 공정
을 포함하고,
여기서, 상기 공정 (g)에 있어서는, 상기 자외선 노광광보다도 파장이 긴 참조광을 사용한 오프 액시스형으로서 경사 입사 방식의 오토 포커스 광학계에 의해, 상기 반도체 웨이퍼의 상기 제1 주면을 향하여, 경사 방향으로부터 상기 참조광을 입사시키고, 그 반사광에 기초하여 오토 포커스 맞춤이 행해진다.
2. 상기 1에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 질화실리콘계 절연막은 질화실리콘막이다.
3. 상기 1 또는 2에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 자외선 노광광은, ArF 엑시머 레이저의 파장 193㎚의 노광광이다.
4. 상기 1 내지 3 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 참조광은 가시광이다.
5. 상기 1 내지 3 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 참조광은 가시 영역의 브로드밴드광이다.
6. 상기 1 내지 5 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 축소 투영 노광은 액침 노광이다.
7. 상기 6에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 액침 노광에 사용하는 액체는, 물을 주요한 성분으로 하는 것이다.
8. 상기 1 내지 7 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 축소 투영 노광은, 하프톤 마스크를 사용하여 행해진다.
9. 상기 5 또는 9에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 공정 (g)에서의 상기 참조광 중, 상기 제1 산화실리콘계 절연막에 침입하는 비율은, 상기 참조광의 중심 파장의 광에 관하여 38.7％ 이하이다.
10. 반도체 집적 회로 장치의 제조 방법에 있어서,
(a) 반도체 웨이퍼의 제1 주면 위에, 제1 질화실리콘계 절연막을 성막하는 공정;
(b) 상기 제1 질화실리콘계 절연막 위에, 제1 산화실리콘계 절연막을 성막하는 공정;
(c) 상기 제1 산화실리콘계 절연막 위에, 카본 리치막을 도포하는 공정;
(d) 상기 카본 리치막 위에, 탄소 및 실리콘을 주요한 성분으로서 포함하는 실리콘 함유막을 도포하는 공정;
(e) 상기 실리콘 함유막 위에 포토레지스트막을 도포하는 공정;
(f) 상기 포토레지스트막을, 자외선 노광광을 사용한 축소 투영 노광에 의해 노광하는 공정;
(g) 상기 공정 (f)의 후, 상기 포토레지스트막을 현상함으로써, 상기 포토레지스트막에 패턴을 형성하고, 이 패턴을 순차적으로 상기 실리콘 함유막 및 상기 카본 리치막에 전사하는 공정;
(h) 가공된 상기 카본 리치막을, 마스크로 하여, 제1 드라이 에칭에 의해, 상기 제1 산화실리콘계 절연막에 관통 구멍을 형성하는 공정;
(i) 상기 공정 (h)의 후, 상기 카본 리치막을, 제거하는 공정;
(j) 상기 공정 (i)의 후, 상기 관통 구멍 내의 상기 제1 질화실리콘계 절연막을 제거하는 공정
을 포함하고,
여기서, (1) 상기 공정 (f)에 있어서는, 가시 영역의 브로드밴드 참조광을 사용한 오프 액시스형으로서 경사 입사 방식의 오토 포커스 광학계에 의해, 상기 반도체 웨이퍼의 상기 제1 주면을 향하여, 경사 방향으로부터 상기 참조광을 입사시키고, 그 반사광에 기초하여 오토 포커스 맞춤이 행해지며;
(2) 이때, 상기 참조광 중, 상기 제1 산화실리콘계 절연막에 침입하는 비율은, 상기 참조광의 중심 파장의 광에 관하여 38.7％ 이하이다.
11. 상기 10에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 자외선 노광광은, ArF 엑시머 레이저의 파장 193㎚의 노광광이다.
12. 상기 10 또는 11에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 축소 투영 노광은 액침 노광이다.
13. 상기 12에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 축소 투영 노광은, 하프톤 마스크를 사용하여 행해진다.
14. 상기 10 내지 13 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 공정 (g)에서의 상기 참조광 중, 상기 제1 산화실리콘계 절연막에 침입하는 비율은, 파장 680㎚의 광에 관하여 38.7％ 이하이다.
15. 상기 10 내지 14 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 적어도, 상기 공정 (f)에 있어서는, 상기 제1 질화실리콘계 절연막과 상기 카본 리치막의 사이에는, 질화실리콘계 절연막은 설치되어 있지 않다.
〔본원에 있어서의 기재 형식, 기본적 용어, 용법의 설명〕
1. 본원에 있어서, 실시 형태의 기재는, 필요에 따라 편의상 복수의 섹션으로 나누어 기재하는 경우도 있지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립된 별개의 것이 아니라, 단일한 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙으로서, 동일한 부분은 반복을 생략한다. 또한, 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
또한, 본원에 있어서, 「반도체 장치」 또는 「반도체 집적 회로 장치」라고 할 때에는, 주로, 각종 트랜지스터(능동 소자) 단체, 및 그들을 중심으로, 저항, 콘덴서 등을 반도체 칩 등(예를 들어 단결정 실리콘 기판) 위에 집적한 것, 및 반도체 칩 등을 패키징한 것을 의미한다. 여기서, 각종 트랜지스터의 대표적인 것으로서는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 대표되는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 예시할 수 있다. 이때, 집적 회로 구성의 대표적인 것으로서는, N채널형 MISFET와 P채널형MISFET를 조합한 CMOS(Complemetary Metal Oxide Semiconductor)형 집적 회로로 대표되는 CMIS(Complemetary Metal Insulator Semiconductor)형 집적 회로를 예시할 수 있다.
최근의 반도체 집적 회로 장치, 즉, LSI(Large Scale Integration)의 웨이퍼 공정은, 통상적으로 2가지 부분으로 나누어 생각되고 있다. 즉, 첫 번째는, 원재료로서의 실리콘 웨이퍼의 반입으로부터 프리메탈(Premetal) 공정(M1 배선층 하단부와 게이트 전극 구조 사이의 층간 절연막 등의 형성, 콘택트 홀 형성, 텅스텐 플러그, 매립 등을 포함하는 공정) 부근까지의 FEOL(Front End of Line) 공정이다. 두번째는, M1 배선층 형성으로부터 시작되고, 알루미늄계 패드 전극 위의 파이널 패시베이션막에의 패드 개구의 형성 부근까지(웨이퍼 레벨 패키지 프로세스에 있어서는, 그 프로세스도 포함함)의 BEOL(Back End of Line) 공정이다.
또한, 본원에 있어서는, 편의상, 층간 절연막의 층에 착안하여, 동일한 층간 절연막에 속하는 배선과 비아에 동일한 층명을 부여한다. 즉, 제1층 매립 배선과 제2층 매립 배선 사이의 비아는 제2층 비아이다.
2. 마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」등이라 하여도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 주요한 구성 요소의 하나로 하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하자면, 「A를 주요한 성분으로서 포함하는 X」등의 의미이다. 예를 들어, 「실리콘 부재」등이라고 하여도, 순수한 실리콘으로 한정되는 것이 아니라, SiGe 합금이나 기타 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 함유하는 부재도 포함하는 것임은 물론이다.
마찬가지로, 「산화실리콘막」, 「산화실리콘계 절연막」 등이라 하여도, 비교적 순수한 비도핑 산화실리콘(Undoped Silicon Dioxide)뿐만 아니라, 그 밖의 산화실리콘을 주요한 성분으로 하는 절연막을 포함한다. 예를 들어, TEOS 베이스 산화실리콘(TEOS-based silicon oxide), PSG(Phosphorus Silicate Glass), BPSG(Borophosphosilicate Glass) 등의 불순물을 도핑한 산화실리콘계 절연막도 산화실리콘막이다. 또한, 열 산화막, CVD 산화막 외에, SOG(Spin On Glass), 나노 클러스터링 실리카(NSC: Nano-Clustering Silica) 등의 도포계 막도 산화실리콘막 또는 산화실리콘계 절연막이다. 그 밖에, FSG(Fluorosilicate Glass), SiOC(Silicon Oxicarbide) 또는 카본 도프 산화실리콘(Carbon-doped Siliconoxide) 또는 OSG(Organosilicate Glass) 등의 Low-k 절연막도 마찬가지로, 산화실리콘막 또는 산화실리콘계 절연막이다. 또한, 이들과 마찬가지의 부재에 공공(空孔)을 도입한 실리카계 Low-k 절연막(다공성계 절연막, 「다공성 또는 다공질」이라고 할 때는, 분자성 다공질을 포함함)도 산화실리콘막 또는 산화실리콘계 절연막이다.
또한, 산화실리콘계 절연막과 함께, 반도체 분야에서 상용되고 있는 실리콘계 절연막으로서는, 질화실리콘계 절연막이 있다. 이 계통에 속하는 재료로서는, SiN, SiCN, SiNH, SiCNH 등이 있다. 여기서, 「질화실리콘」이라고 할 때는, 특별히 그렇지 않다는 취지를 명시하였을 때를 제외하고, SiN 및 SiNH의 양쪽을 포함한다. 마찬가지로, 「SiCN」이라 할 때에는, 특별히 그렇지 않다는 취지를 명시하였을 때를 제외하고, SiCN 및 SiCNH의 양쪽을 포함한다.
또한, SiC는, SiN과 유사한 성질을 갖지만, SiON(SiOC, SiOCN)은, 오히려 산화실리콘계 절연막으로 분류해야 할 경우가 많지만, 에치 스톱막이나 참조광 반사 촉진막으로 하는 경우에는, SiC, SiN 등에 가깝다. 따라서, 이들 산화물과 질화물(탄화물, 탄질화물)의 분류는, 어느 쪽이 주요한 요소화일지에 따라 분류된다.
질화실리콘막 등의 질화실리콘계 절연막은, SAC(Self-Aligned Contact) 기술에 있어서의 에치 스톱막, 즉, CESL(Contact Etch-Stop Layer)로서 다용되는 외에, SMT(Stress Memorization Technique)에 있어서의 응력 부여막으로서도 사용된다.
3. 「웨이퍼」라고 할 때에는, 통상은 반도체 집적 회로 장치(반도체 장치, 전자 장치도 동일함)를 그 위에 형성하는 단결정 실리콘 웨이퍼를 가리키지만, 에피택셜 웨이퍼, SOI 기판, LCD 유리 기판 등의 절연 기판과 반도체층 등의 복합 웨이퍼 등도 포함하는 것은 물론이다.
4. 도형, 위치, 속성 등에 관하여, 적합한 예시를 하지만, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 엄밀하게 그에 한정되는 것이 아님은 물론이다. 따라서, 예를 들어 「정사각형」이란, 거의 정사각형을 포함하고, 「직교」란, 거의 직교하는 경우를 포함하며, 「일치」란, 거의 일치하는 경우를 포함한다. 이것은, 「평행」, 「직각」에 대해서도 동일하다. 따라서, 예를 들어 완전한 평행으로부터의 10°정도의 어긋남은, 평행에 속한다. 또한, 이하에서 설명하는 경사 입사 오토 포커스계의 입사 각도에 대해서는, 이에 한정되지 않는다(주로, 직각으로부터 10°정도의 영역을 취급하고 있기 때문임).
또한, 어떤 영역에 대하여, 「전체」, 「전반」, 「전역」 등이라고 할 때에는, 「거의 전체」, 「거의 전반」, 「거의 전역」 등의 경우를 포함한다. 따라서, 예를 들어, 어떤 영역의 80％ 이상은, 「전체」, 「전반」, 「전역」이라고 할 수 있다. 이것은, 「전체 둘레」, 「전체 길이」 등에 대해서도 동일하다.
또한, 어떤 것의 형상에 대하여, 「직사각형」이라고 할 때는, 「거의 직사각형」을 포함한다. 따라서, 예를 들어 직사각형과 상이한 부분의 면적이, 전체의 20％ 정도 미만이면 직사각형이라고 할 수 있다. 이 경우에 있어서, 이것은, 「환상(環狀)」등에 대해서도 동일하다. 이 경우에 있어서, 환상체가, 분단되어 있는 경우에는, 그 분단된 요소 부분을 내부 삽입 또는 외부 삽입한 부분이 환상체의 일부이다.
또한, 주기성에 대해서도, 「주기적」은, 거의 주기적을 포함하고, 개개의 요소에 대하여, 예를 들어, 주기의 어긋남이 20％ 미만 정도이면, 개개의 요소는 「주기적」이라고 할 수 있다. 또한, 이 범위로부터 벗어나는 것이, 그 주기성의 대상으로 되는 전체 요소의 예를 들어 20％ 미만 정도이면, 전체적으로 「주기적」이라고 할 수 있다.
또한, 본 절의 정의는, 일반적인 것이며, 이하의 개별 기재에서 상이한 정의가 있을 때에는, 이 부분에 대해서는, 개별 기재를 우선한다. 단, 그 개별 기재 부분에 규정되어 있지 않은 부분 등에 대해서는, 명확하게 부정되어 있지 않은 한, 본 절의 정의, 규정 등이 또한 유효하다.
5. 또한, 특정한 수치, 수량으로 언급하였을 때에도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않다는 경우를 제외하고, 그 특정한 수치를 초과하는 수치이어도 되고, 그 특정한 수치 미만의 수치이어도 된다.
6. 본원에 있어서, 「다층 레지스트막」이란, 주로, 복수의 막을 적층하고, 일체로서, 포토레지스트막으로서 작용하는 것으로, 각층은 주로 도포에 의해 성막된다. 또한, 「도포」라고 하여도 「스핀 도포」에 한정되는 것은 아니다. 이하의 예에서는, 다층 레지스트막은, 주로, 적어도 중간층을 구성하는 실리콘 함유막(적어도 탄소 및 실리콘을 주요한 성분으로서 포함하는 막), 이 하층에 있는 카본 리치막(탄소를 주요한 성분으로서 포함하고, 실리콘을 주요한 성분으로서는 포함하지 않는 막) 및 상층에 있는 감광성을 갖는 포토레지스트막으로 구성되어 있다. 단, 그 밖의 막을 중간에, 하층에, 또는, 상층에 개재시키는 것을 배제하는 것은 아니다. 예를 들어, 최상층에, 액침 노광용 톱·코팅(Top Coat)막 등을 형성하여도 된다.
또한, 「다층 레지스트막 하지 질화실리콘계 절연막」 또는 「다층 레지스트막 하지막」등이라고 할 때의 「하지막」이란, 다층 레지스트막과 피가공막의 사이에 개재시키는 광학 특성 조정막으로서, 다층 레지스트막을 제거한 직후에 제거되는 막이다.
또한, 본원에 있어서, 「브로드밴드광」이란, 합계의 대역폭이 100㎚ 이상인 광을 의미한다.
〔실시 형태의 상세〕
실시 형태에 대하여 더 상세히 설명한다. 각 도면 중에 있어서, 동일 또는 동일한 부분은 동일 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니어도, 공극이 아님을 명시하기 위해서, 해칭을 넣는 경우가 있다.
또한, 양자 택일의 경우의 호칭에 관하여, 한쪽을 「제1」등이라 하고, 다른 쪽을 「제2」등이라 하는 경우에 있어서, 대표적인 실시 형태를 따라 대응을 지어 예시하는 경우가 있지만, 예를 들어 「제1」이라 하여도, 예시한 그 선택지로 한정되는 것이 아님은 물론이다.
1. 본원의 일 실시 형태 반도체 집적 회로 장치의 제조 방법에 있어서 사용하는 노광 장치의 일례의 주요부 등의 설명(주로 도 1)
도 1은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서 사용하는 노광 장치의 일례의 주요부 등의 모식 단면도이다. 이것에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서 사용하는 노광 장치의 일례의 주요부 등을 설명한다.
우선, 도 1에 기초하여, 액침 축소 투영 노광 장치의 일례로서, 스텝&스캔형 액침 축소 투영 노광 장치(예를 들어, 축소율 4:1)를 예로 들어, 오프 액시스(Off-Axis)형 경사 입사 방식의 오토 포커스 광학계(65)의 개요를 설명한다. 또한, 여기에서는, 파장 680㎚의 광을 포함하는 가시 영역의 브로드밴드광(광원(54)은, 예를 들어 할로겐 램프)을 참조광(64)으로 하는 것을 예로 들어 구체적으로 설명하지만, 파장 680㎚의 광을 포함하지 않는 브로드밴드광이어도 되고, 또한, 파장 680㎚의 광을 포함하거나, 포함하지 않는지에 관계없이, 브로드밴드광(즉, 단색광 또는 협대역광)이 아니어도 된다. 또한, 참조광은, 자외 영역의 광(브로드밴드광, 단색광 또는 협대역광)이어도 되고, 또한, 가시 영역과 자외 영역의 양쪽을 포함하는 브로드밴드광이어도 된다. 브로드밴드광을 사용하는 경우에는, 간섭을 배제할 수 있는 장점을 갖는다. 또한, 여기서는, 브로드밴드의 참조광원(54)으로서, 할로겐 램프를 예를 들어 구체적으로 설명하지만, 할로겐 램프 이외의 연속 스펙트럼 광원이어도 되는 것은 물론이다. 또한, 가시 영역을 사용한 경우에는, 광학계의 구성이 간단하며(광학계의 단가도 저렴함), 선택의 폭도 넓은 장점을 갖는다.
도 1에 도시한 바와 같이, 반도체 웨이퍼(1)는, 예를 들어 표면(1a)(제1 주면)을 위로 향하여, 웨이퍼 스테이지(51) 위에 놓여 있다. 오토 포커스 광학계(65)는, 예를 들어 할로겐 램프를 광원(54)으로 하고, 예를 들어 광학 필터(60)(대역 통과 필터)를 개재하여, 파장 680㎚의 광을 포함하는 가시 영역의 브로드밴드광을 참조광(64)으로 하고 있다. 참조광(64)의 파장 영역으로서는, 예를 들어 파장 560㎚ 내지 800㎚ 정도를 바람직한 것으로서 예시할 수 있다. 경사 입사 방식의 참조광(64)의 입사각 θ는, 예를 들어 85°(바람직한 범위로서는, 예를 들어 80°내지 89°)이며, 반도체 웨이퍼(1)의 표면(1a)(정확하게는, 주로 표면 위의 다층막 경계)에서 반사된 참조광(64)은, 위치 검출용 광전 변환 소자(55)에 입사하여, 전자 신호 분포로 변환되고, 포커스 제어 장치(53)에 의해 데이터 처리된다. 이 데이터 처리 결과에 기초하여, 포커스 제어 장치(53)는, 예를 들어 스테이지 제어 장치(52)를 제어함으로써, 웨이퍼 스테이지(51)의 상하 위치 및 기울기를 제어하여 오토 포커스 맞춤을 실행한다. 이 오토 포커스 맞춤은, 필요에 따라 하나의 웨이퍼(1)를 노광하기 전, 및 노광의 도중(스텝&스캔 중의 적절한 타이밍)에 실행된다. 이 경우, 웨이퍼 위의 관측점은, 예를 들어 웨이퍼의 전체면에 분포한 다수(예를 들어, 수십 점)의 관측점으로 구성되어 있다.
다음으로 노광에 관하여 간단히 설명한다. 도 1에 도시한 바와 같이, 노광계 광축(56)을 따라(일반적으로는 직선이라고는 할 수 없음), 노광 광학계(58)가 설치되어 있으며, 예를 들어 ArF 엑시머 레이저 등의 노광 광원(61)으로부터 나온 노광광(57)(예를 들어, 파장 193㎚의 단색광)은, 노광용 조명 장치(62)에 의해 소정의 특성(예를 들어, σ: 0.7의 원형 조명)을 구비한 조명 광속으로 된다. 이 조명 광속(노광광(57))은 전사해야 할 회로 패턴이 형성된 광학 마스크(59)를 투과하고(반사 마스크의 경우에는 반사임), 노광 광학계(58)(예를 들어, NA:1.3)에 의해, 액침용 액체(63)(예를 들어 순수한 물)를 개재하여, 반도체 웨이퍼(1) 위에 집광된다. 즉, 기본적으로, 광학 마스크(59) 위의 회로 패턴의 실제 상(像)이, 반도체 웨이퍼(1) 위의 포토레지스트막 위에 결상되도록 투영된다. 여기서, 광학 마스크(59)로서는, 예를 들어 투과율 6％ 정도의 하프톤 마스크를 바람직한 것으로서 예시할 수 있다. 노광은, 예를 들어 상기의 오토 포커스 맞춤을 적용하여, 스텝&스캔 방식(물론, 스테핑 방식 등 그 밖의 방식이어도 됨) 등으로 실행한다. 노광광으로서는, 파장 193㎚ 외에, 각종 광원(KrF, F2) 및 파장의 광이 사용 가능한 것은 물론이다. 그러나, 실용적으로는, ArF 엑시머 레이저의 파장 193㎚의 노광광이, 파장의 짧음(KrF 엑시머 레이저에 비하여), 광원의 가격, 펠리클의 이용성 등의 관점에서 가장 바람직하다.
또한, 액침용 액체(63)로서는, 순수한 물(또는 물을 주요한 성분으로 하는 액체)외에, 동등하거나, 보다 고유전율의 액체를 사용해도 되는 것은 물론이다. 그러나, 순수한 물 등(즉, 순수한 물 또는 물을 주요한 성분으로 하는 액체)은, 사용하기 쉬운 점에서 프로세스적으로 유리하다. 또한, 단가도 저렴하다.
또한, 노광 수단으로서는, 액침 노광 외에, 비액침 노광을 사용하는 것도 가능하다. 그러나, 액침 노광을 사용하면, 보다 고해상도가 얻어지는 장점을 갖는다.
또한, 광학 마스크로서는, 하프톤 마스크 외에, 바이너리 마스크, 레벤슨형 위상 시프트 마스크, 그 밖의 위상 시프트 마스크도 사용 가능하다. 그러나, 하프톤 마스크는, 바이너리 마스크와 거의 마찬가지의 마스크 작성 공정이 가능하며, 그 단가도 비교적 저렴하여(하프톤 마스크 이외의 위상 시프트 마스크와 비교하여), 일정 정도의 위상 시프트 효과(개조 개선 효과)도 얻어지는 장점을 갖는다.
2. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스의 설명(주로 도 2 내지 도 14)
이하에서는, 다층 레지스트 프로세스로서, 톱 코팅 없는 3층 프로세스를 예로 들어 구체적으로 설명하지만, 다층 레지스트 프로세스로서는, 3층에 한하지 않으며, 2층이어도, 4층 이상이어도 되는 것은 물론이다. 또한, 톱 코팅을 사용하여도 된다. 또한, 톱 코팅 없는 프로세스는, 프로세스 구성이 단순한 장점을 갖는다. 또한, 3층 프로세스는, 다층 레지스트 프로세스로서는, 코스트 퍼포먼스가 매우 양호하다. 또한, 이하에서 설명하는 바와 같이, 3층 프로세스에 있어서의 중간층막 및 하층막, 2층 프로세스에 있어서의 하층막 등은, 기능적으로는 반사 방지막이라 볼 수도 있다.
이 섹션에서는, 참조광 반사 촉진막(도 4의 질화실리콘계 절연막(12))으로서, 질화실리콘막 등의 질화실리콘계 절연막을 사용한 것을 예로 들어, 구체적으로 설명한다. 질화실리콘계 절연막은, 성막 및 제거도 용이하고, 광학 특성도 양호하기 때문이다. 그러나, 이 예는, 질화실리콘계 절연막에 한하지 않으며, 다층 레지스트와 하층 피가공막의 사이에 있고, 그 부분에서의 반사율을 향상시키는 막으로서, 성막 및 제거가 비교적 간단한 막이면, 다른 질소 또는 탄소를 주요한 성분의 하나로서 포함하고, 또한, 실리콘을 또 하나의 주요한 성분으로서 포함하는 막을 사용하는 것도 가능한 것은 물론이다. 또한, 참조광 반사 촉진막은, 산소의 함유를 배제하는 것이 아님은 물론이다. 또한, 참조광 반사 촉진막은, 질화실리콘계 절연막 이외의 동등한 굴절률을 갖는 무기막 또는 유기막이어도 된다.
도 2는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 주요부 웨이퍼 프로세스의 블록 흐름도이다. 도 3은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(하지 질화실리콘막 성막 공정) 중의 웨이퍼 주요부 단면도이다. 도 4는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(다층 레지스트 도포 공정) 중의 웨이퍼 주요부 단면도이다. 도 5는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(감광성 레지스트막 가공 공정) 중의 웨이퍼 주요부 단면도이다. 도 6은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(중간 실리콘 함유막 가공 공정) 중의 웨이퍼 주요부 단면도이다. 도 7은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(하층 카본 리치막 가공 공정) 중의 웨이퍼 주요부 단면도이다. 도 8은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(하지 질화실리콘막에의 관통 구멍 형성 공정) 중의 웨이퍼 주요부 단면도이다. 도 9는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(산화실리콘계 절연막의 하면에의 관통 구멍 연장 공정) 중의 웨이퍼 주요부 단면도이다. 도 10은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(카본 리치막 제거 공정) 중의 웨이퍼 주요부 단면도이다. 도 11은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(질화실리콘막 제거 공정) 중의 웨이퍼 주요부 단면도이다. 도 12는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(콘택트 플러그 매립 공정) 중의 웨이퍼 주요부 단면도이다. 도 13은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(콘택트 플러그 CMP 공정) 중의 웨이퍼 주요부 단면도이다. 도 14는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(제1층 매립 배선 형성 공정) 중의 웨이퍼 주요부 단면도이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스를 설명한다.
우선, 도 2 및 도 3에 기초하여, 콘택트 프로세스에 선행하는 프로세스에 의해 형성된 디바이스 구조의 일례를 설명한다. 도 3에 도시한 바와 같이, 디바이스 구조는, 예를 들어 반도체 웨이퍼(1)의 P형 단결정 실리콘 반도체 기판부(1s)의 표면(1a)(제1 주면)측에 형성되어 있다. 즉, 반도체 기판부(1s)의 표면(1a)에는, 소스 드레인 영역(3)(예를 들어, N+형 소스 드레인 영역)이 형성되어 있으며, 소스 드레인 영역(3) 사이의 반도체 기판부(1s)의 표면(1a)에는, 게이트 절연막(4)(예를 들어, 플래시형 메모리 소자의 터널 절연막)이 형성되어 있다. 게이트 절연막(4) 위에는, 게이트 전극(5)이 형성되어 있으며, 그 주변에는, 사이드 월 절연막(6)이 형성되어 있다. 소스 드레인 영역(3)의 표면 및 게이트 전극(5)의 상면에는, 각각 실리사이드막(7)(예를 들어, 니켈 백금 실리사이드막)이 형성되어 있다.
이들 구조를 포함하는 반도체 기판부(1s)의 표면(1a) 위에는, 또한, 예를 들어 에치 스톱막으로서, 비교적 얇은 기판 표면 질화실리콘계 절연막(8)(제1 질화실리콘계 절연막)이 형성되어 있다(도 2의 질화실리콘계 절연막 성막 공정 101). 이 기판 표면 질화실리콘계 절연막(8)(예를 들어 질화실리콘막) 위에는, 예를 들어 이와 비교하여 두꺼운(예를 들어, 300㎚ 정도) 하층 프리메탈 산화실리콘계 절연막(9)(예를 들어, 오존 TEOS 산화실리콘막)이 형성되어 있다. 하층 프리메탈 산화실리콘계 절연막(9) 위에는, 예를 들어 기판 표면 질화실리콘계 절연막(8)과 비교하여 두꺼운(예를 들어, 300㎚ 정도) 상층 프리메탈 산화실리콘계 절연막(10)(예를 들어, 플라즈마 TEOS 산화실리콘막)이 형성되어 있다. 또한, 이 예에서는, 상층 프리메탈 산화실리콘계 절연막(10)은, 필요에 따라 CMP, 드라이 에치백에 의한 막 두께 감소 처리 및 막 두께 감소 처리 후의 막 두께 검사에 기초하는 추가의 CVD 처리(예를 들어, 추가의 플라즈마 TEOS 산화실리콘막의 성막) 등에 의해, 최종적으로, 예를 들어 100㎚ 정도의 두께로 된다(여기까지가, 도 2의 산화실리콘계 절연막 성막 공정 102). 또한, 이 예에서는, 하층 프리메탈 산화실리콘계 절연막(9)과 상층 프리메탈 산화실리콘계 절연막(10)으로, 프리메탈 산화실리콘계 절연막(11)(제1 산화실리콘계 절연막)을 구성하고 있다. 그러나, 프리메탈 산화실리콘계 절연막(11)은 2층일 필요는 없으며, 단층이어도, 3층 이상으로 구성하여도 된다. 또한, 당연한 일이지만, CMP, 드라이 에치 백, 막 두께 감소 처리, 막 두께 검사, 추가의 CVD 처리 등은, 필수적이지 않다.
다음으로, 도 3에 도시한 바와 같이, 프리메탈 산화실리콘계 절연막(11) 위에 예를 들어 CVD에 의해, 다층 레지스트막 하지 질화실리콘계 절연막(12)(제2 질화실리콘계 절연막)을 성막한다(도 2의 질화실리콘계 절연막 성막 공정 103). 다층 레지스트막 하지 질화실리콘계 절연막(12)으로서는, 예를 들어 질화실리콘막으로서 파장 680㎚의 광에 대한 굴절률이, 예를 들어 2.2 정도이고, 막 두께가, 예를 들어 25㎚ 정도를 바람직한 것으로서 예시할 수 있다.
다음으로, 도 4에 도시한 바와 같이, 다층 레지스트막 하지 질화실리콘계 절연막(12) 위에 3층 레지스트막을 구성하는 하층막으로서, 카본 리치막(14c)(예를 들어, 두께 200㎚ 정도)을 예를 들어, 스핀 코팅법 등에 의해 도포한다(도 2의 카본 리치막 도포 공정 104). 그 후, 필요에 따라서, 가교를 위한 열처리(예를 들어, 250℃에서 90초 정도)를 실행한다. 또한, 카본 리치막(14c)으로서는, 탄소를 주요한 성분으로서 포함하고, 실리콘을 주요한 성분으로서는 포함하지 않는(포함하지 않는 것이 가장 바람직하지만, 소량의 함유를 배제하지 않는) 유기 중합체계 도포막이 바람직하다.
다음으로, 카본 리치막(14c) 위에 실리콘 함유막(14s)(예를 들어, 두께 80㎚ 정도)을 예를 들어, 스핀 코팅법 등에 의해 도포한다(도 2의 실리콘 함유막 도포 공정 105). 그 후, 필요에 따라서, 가교를 위한 열처리(예를 들어, 250℃에서 90초 정도)를 실행한다. 또한, 실리콘 함유막(14s)으로서는, 탄소 및 실리콘을 주요한 성분으로서 포함하는 유기 중합체계 도포막(예를 들어, 폴리실록산 등을 포함하는 유기 중합체계 도포 부재)이 적합하다.
다음으로, 실리콘 함유막(14s) 위에 포토레지스트막(14p)(예를 들어, 두께 200㎚ 정도)을 예를 들어, 스핀 코팅법 등에 의해 도포한다(도 2의 포토레지스트막 도포 공정 106). 그 후, 필요에 따라서, 용제를 휘발시키기 위한 열처리 즉 프리베이크 처리(예를 들어, 100℃에서 60초 정도)를 실행한다. 포토레지스트막(14p)으로서는, 예를 들어 톱 코팅 없는(Top Coat Less) ArF 노광용 포지티브형 화학 증폭 레지스트막 등을 바람직한 것으로서 예시할 수 있다. 이와 같이, 이 예에서는, 카본 리치막(14c), 실리콘 함유막(14s) 및 포토레지스트막(14p)의 3층 적층막으로 다층 레지스트막(14)을 구성하고 있다.
그 후, 섹션 1에서 설명한 바와 같이, 축소 투영 노광을 실행하고(도 2의 축소 투영 노광 공정 107), 노광 후 베이크 즉 PEB(Post Exposure Bake)를, 예를 들어 필요에 따라서, 100℃에서 60초 정도 실행한다.
다음으로, 도 5에 도시한 바와 같이, 예를 들어 알칼리 현상액으로 30초 정도 현상함으로써, 포토레지스트막(14p)을 패터닝, 즉, 포토레지스트막(14p)을 가공하여, 레지스트막 개구(15)를 형성한다.
다음으로, 가공된 포토레지스트막(14p)을 마스크로 하여, 예를 들어RIE(Reactive Ion Etching) 등의 이방성 드라이 에칭에 의해, 드라이 에칭 등의 에칭 처리를 실행함으로써, 포토레지스트막(14p)의 패턴을 실리콘 함유막(14s)에 전사한다. 또한, 통상적으로 도 6에 도시한 바와 같이, 이 전사가 완료된 시점에서, 포토레지스트막(14p)은 소실되어 있다(또한, 이 조건은 물론 필수적이지 않음). 이 에칭 조건으로서는, 예를 들어 에칭 가스: CF4(유량은, 예를 들어 150sccm 정도), 웨이퍼 스테이지 설정 온도: 60℃ 정도, 처리실 내 압력: 15Pa 정도를 바람직한 것으로서 예시할 수 있다.
다음으로, 도 6에 도시한 바와 같이, 가공된 실리콘 함유막(14s)을 마스크로 하여, 예를 들어 RIE 등의 이방성 드라이 에칭에 의해, 드라이 에칭 등의 에칭 처리를 실행함으로써, 실리콘 함유막(14s)의 패턴을 카본 리치막(14c)에 전사한다. 또한, 통상적으로 도 7에 도시한 바와 같이, 이 전사가 완료된 시점에서, 실리콘 함유막(14s)은 소실되어 있다(또한, 이 조건은 물론 필수적이지 않음). 이 에칭 조건으로서는, 예를 들어 에칭 가스: H2/N2(유량은, 예를 들어 100sccm/300sccm 정도), 웨이퍼 스테이지 설정 온도: 60℃ 정도, 처리실 내 압력: 15Pa 정도를 바람직한 것으로서 예시할 수 있다. 이상과 같이, 포토레지스트막(14p)을 현상하는 공정으로부터, 거기에서 형성된 개구를 포함하는 패턴을 순차적으로 하층의 다층 레지스트막으로 전사하는 공정이, 도 2의 다층 레지스트막 가공 공정 108이다.
다음으로, 도 8에 도시한 바와 같이, 카본 리치막(14c)을 마스크로 하여, 예를 들어 RIE 등의 이방성 드라이 에칭에 의해, 드라이 에칭 등의 에칭 처리를 실행함으로써, 다층 레지스트막 하지 질화실리콘계 절연막(12)(제2 질화실리콘계 절연막)에, 카본 리치막(14c)의 레지스트막 개구(15)에 대응하는 관통 구멍(16)을 형성한다. 이것이, 도 2의 하지막 관통 구멍 형성 공정 109(제1 드라이 에칭 공정)이다. 이 에칭 조건으로서는, 예를 들어 에칭 가스: CF4(유량은, 예를 들어 150sccm 정도), 웨이퍼 스테이지 설정 온도: 60℃ 정도, 처리실 내 압력: 15Pa 정도를 바람직한 것으로서 예시할 수 있다.
다음으로, 도 9에 도시한 바와 같이, 카본 리치막(14c)을 마스크로 하여, 예를 들어 RIE 등의 이방성 드라이 에칭에 의해, 드라이 에칭 등의 에칭 처리를 실행함으로써, 다층 레지스트막 하지 질화실리콘계 절연막(12)에 형성된 관통 구멍(16)을 프리메탈 산화실리콘계 절연막(11)(제1 산화실리콘계 절연막)의 하면까지 연장한다. 이 에칭 조건으로서는, 예를 들어 에칭 가스: C4F6/Ar/O2(유량은, 예를 들어 20sccm/500sccm/20sccm 정도), 웨이퍼 스테이지 설정 온도: 60℃ 정도, 처리실 내압력: 15Pa 정도를 바람직한 것으로서 예시할 수 있다. 이것이, 도 2의 관통 구멍 연장 공정 110(제2 드라이 에칭 공정)이다.
다음으로, 잔류하고 있는 카본 리치막(14c)을, 예를 들어 애싱 등에 의해, 제거하면(도 2의 카본 리치막 제거 공정 111), 도 10과 같아진다.
다음으로, 도 10의 상태에서, 예를 들어 RIE 등의 이방성 드라이 에칭 등에 의해, 드라이 에칭 등의 에칭 처리를 실행한다. 이에 의해, 관통 구멍(16) 즉 콘택트 홀의 바닥의 기판 표면 질화실리콘계 절연막(8)(제1 질화실리콘계 절연막) 및 콘택트 홀 외의 다층 레지스트막 하지 질화실리콘계 절연막(12)(제2 질화실리콘계 절연막)이 제거되고(도 2의 질화실리콘계 절연막 제거 공정 112), 도 11에 도시한 바와 같이 된다. 이 에칭 조건으로서는, 예를 들어 에칭 가스: CHF3/Ar/O2(유량은, 예를 들어 20sccm/800sccm/20sccm 정도), 웨이퍼 스테이지 설정 온도: 60℃ 정도, 처리실 내 압력: 3Pa 정도를 바람직한 것으로서 예시할 수 있다.
또한, 이 예에서는, 도 5에서 설명한 포토레지스트막(14p)의 패턴을 실리콘 함유막(14s)에 전사하는 공정으로부터 도 10 및 도 11에서 설명한 질화실리콘계 절연막 제거 공정까지의 모든 처리(애싱도 포함함)는, 동일한 처리실의 동일한 웨이퍼 스테이지 위에서 실행되고 있다(이후, 「다층막 인 사이츄 기상 처리」라 함). 이러한 방식은 필수적이지 않지만, 이와 같이 인 사이츄(In-Situ) 처리함으로써, 처리 효율을 대폭 향상시킬 수 있다. 또한, 이 예에서는, 다층막 인 사이츄 기상 처리의 동안(애싱 중도 포함하여), 웨이퍼 스테이지 설정 온도는, 거의 동일한 온도로 설정되어 있다(「거의 동일한 온도」란, 중심 온도의 주위의 상하로 각각 수차례 정도의 범위를 의미함). 이와 같이, 웨이퍼 스테이지 설정 온도를 거의 일정한 온도로 유지하는 것은, 필수적이지 않지만, 처리 시간을 단축할 수 있는 장점을 갖는다.
다음으로, 도 12에 도시한 바와 같이, 콘택트 홀의 내외에, 예를 들어 티타늄계 배리어 금속막(17)(필요에 따라서, 다른 계통의 배리어 금속막이어도 됨)을 성막한다. 티타늄계 배리어 금속막(17)으로서는, 예를 들어 하층의 티타늄막과 상층의 질화티타늄막을 포함한 적층막을 바람직 것으로서 예시할 수 있다. 티타늄막의 성막 방법으로서는, 예를 들어 IMP(Ionized Metal Plasma) 스퍼터링 등을 적합한 것으로서 예시할 수 있고, 질화티타늄막의 성막 방법으로서는, 예를 들어MOCVD(Metal Organic Chemical Vapor Deposition) 등을 바람직한 것으로서 예시할 수 있다. 또한, 티타늄계 배리어 금속막(17) 등의 성막 방법으로서는, 여기에 나타낸 것 외에, 그 밖의 스퍼터링법, CVD법, ALD(Atomic Layer Deposition)법 등이 적용 가능하다.
또한, 예를 들어 CVD법에 의해, 콘택트 홀을 매립하도록, 텅스텐막(18)을 콘택트 홀의 내외에 성막한다. 그 후, 예를 들어 CMP(Chemical Mechanical Polishing) 등에 의해, 콘택트 홀 외의 텅스텐막(18) 및 티타늄계 배리어 금속막(17)을 제거함으로써, 도 13에 도시한 바와 같이, 텅스텐 플러그(18)를 완성한다.
다음으로, 도 14에 도시한 바와 같이, 프리메탈 산화실리콘계 절연막(11) 위에, 예를 들어 질화실리콘계 절연성 배리어막(19)을 성막하고, 또한 그 위에, 예를 들어 제1층 배선층 간 산화실리콘계 절연막(21)을 성막한다. 제1층 배선층 간 산화실리콘계 절연막(21), 질화실리콘계 절연성 배리어막(19) 등을 포함한 제1층 층간 절연막에, 예를 들어 통상의 리소그래피에 의해 배선홈 등을 형성하고, 거기에, 예를 들어 탄탈륨계 배리어 금속막(22), 제1층 구리계 매립 배선(23) 등을 포함한 메탈 매립 배선을 형성한다. 또한, 배리어 금속막으로서는, 탄탈륨계에 한하지 않고, 티타늄계이어도, 루테늄계이어도, 그 밖의 계통의 것이어도 된다.
그 후, 이러한 프로세스를 반복하여, 필요에 따라서, 필요한 층의 배선층을 적층하고, 그 위에 필요에 따라 패드층을 형성한다. 그 후, 파이널 패시베이션막 등을 형성하고, 웨이퍼 테스트 등을 거쳐, 다이싱 등에 의해 웨이퍼(1)를 개개의 칩으로 분할하고, 필요에 따라 패키징을 실행한다.
3. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형 주요부 프로세스의 설명(주로 도 15 내지 도 21)
이 섹션에서 설명하는 프로세스는, 섹션 1 및 2에서 설명한 프로세스의 변형예이기 때문에, 이하에서는 원칙으로서 상이한 부분만을 설명한다. 예를 들어, 도 21은, 도 10에 대응하고 있으며, 도 21 이후의 프로세스는, 예를 들어 도 11 내지 도 14와 기본적으로 동일하므로, 그들의 기재는 원칙으로서 반복하지 않는다.
도 15는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(상층 프리메탈 산화실리콘계 절연막 성막 공정) 중의 웨이퍼 주요부 단면도이다. 도 16은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(다층 레지스트 도포 공정) 중의 웨이퍼 주요부 단면도이다. 도 17은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(감광성 레지스트막 가공 공정) 중의 웨이퍼 주요부 단면도이다. 도 18은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(중간 실리콘 함유막 가공 공정) 중의 웨이퍼 주요부 단면도이다. 도 19는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(하층 카본 리치막 가공 공정) 중의 웨이퍼 주요부 단면도이다. 도 20은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(산화실리콘계 절연막에의 관통 구멍 형성 공정) 중의 웨이퍼 주요부 단면도이다. 도 21은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 웨이퍼 프로세스(카본 리치막 제거 공정) 중의 웨이퍼 주요부 단면도이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형 주요부 프로세스를 설명한다.
섹션 2와 마찬가지로, 우선, 도 15에 기초하여, 콘택트 프로세스에 선행하는 프로세스에 의해 형성된 디바이스 구조의 일례를 설명한다. 도 15에 도시한 바와 같이, 디바이스 구조는, 예를 들어 반도체 웨이퍼(1)의 P형 단결정 실리콘 반도체 기판부(1s)의 표면(1a)(제1 주면)측에 형성되어 있다. 즉, 반도체 기판부(1s)의 표면(1a)에는, 소스 드레인 영역(3)(예를 들어, N+형 소스 드레인 영역)이 형성되어 있으며, 소스 드레인 영역(3) 사이의 반도체 기판부(1s)의 표면(1a)에는, 게이트 절연막(4)(예를 들어, 플래시형 메모리 소자의 터널 절연막)이 형성되어 있다. 게이트 절연막(4) 위에는, 게이트 전극(5)이 형성되어 있으며, 그 주변에는, 사이드 월 절연막(6)이 형성되어 있다. 소스 드레인 영역(3)의 표면 및 게이트 전극(5)의 상면에는, 각각 실리사이드막(7)(예를 들어, 니켈 백금 실리사이드막)이 형성되어 있다.
이들 구조를 포함하는 반도체 기판부(1s)의 표면(1a) 위에는, 또한, 예를 들어 에치 스톱막으로서, 비교적 얇은 기판 표면 질화실리콘계 절연막(8)(제1 질화실리콘계 절연막)이 형성되어 있다. 이 기판 표면 질화실리콘계 절연막(8)(예를 들어 질화실리콘막) 위에는, 예를 들어 이것과 비교하여 두꺼운(예를 들어, 300㎚ 정도) 하층 프리메탈 산화실리콘계 절연막(9)(예를 들어, 오존 TEOS 산화실리콘막)이 형성되어 있다. 하층 프리메탈 산화실리콘계 절연막(9) 위에는, 예를 들어 기판 표면 질화실리콘계 절연막(8)과 비교하여 두꺼운(예를 들어, 300㎚ 정도) 상층 프리메탈 산화실리콘계 절연막(10)(예를 들어, 플라즈마 TEOS 산화실리콘막)이 형성되어 있다. 또한, 이 예에서는, 상층 프리메탈 산화실리콘계 절연막(10)은 필요에 따라서, CMP, 드라이 에치백에 의한 막 두께 감소 처리 및 막 두께 감소 처리 후의 막 두께 검사에 기초하는 추가의 CVD 처리(예를 들어, 추가의 플라즈마 TEOS 산화실리콘막의 성막) 등에 의해, 최종적으로, 예를 들어 100㎚ 정도의 두께로 된다. 또한, 이 예에서는, 하층 프리메탈 산화실리콘계 절연막(9)과 상층 프리메탈 산화실리콘계 절연막(10)으로, 프리메탈 산화실리콘계 절연막(11)(제1 산화실리콘계 절연막)을 구성하고 있다. 그러나, 프리메탈 산화실리콘계 절연막(11)은 2층일 필요는 없으며, 단층이어도, 3층 이상으로 구성하여도 된다.
다음으로, 도 16에 도시한 바와 같이, 프리메탈 산화실리콘계 절연막(11) 위에 3층 레지스트막을 구성하는 하층막으로서, 카본 리치막(14c)(예를 들어, 두께 200㎚ 정도)을 예를 들어, 스핀 코팅법 등에 의해 도포한다. 그 후, 필요에 따라서, 가교를 위한 열처리(예를 들어, 250℃에서 90초 정도)를 실행한다. 또한, 카본 리치막(14c)으로서는, 탄소를 주요한 성분으로서 포함하고, 실리콘을 주요한 성분으로서는 포함하지 않는(포함하지 않는 것이 가장 바람직하지만, 소량의 함유를 배제하지 않는) 유기 중합체계 도포막이 적합하다.
다음으로, 카본 리치막(14c) 위에 실리콘 함유막(14s)(예를 들어, 두께 80㎚ 정도)을 예를 들어, 스핀 코팅법 등에 의해 도포한다. 그 후, 필요에 따라서, 가교를 위한 열처리(예를 들어, 250℃에서 90초 정도)를 실행한다. 또한, 실리콘 함유막(14s)으로서는, 탄소 및 실리콘을 주요한 성분으로서 포함하는 유기 중합체계 도포막(예를 들어, 폴리실록산 등을 포함하는 유기 중합체계 도포 부재)이 적합하다.
다음으로, 실리콘 함유막(14s) 위에 포토레지스트막(14p)(예를 들어, 두께 200㎚ 정도)을 예를 들어, 스핀 코팅법 등에 의해 도포한다. 그 후, 필요에 따라서, 용제를 휘발시키기 위한 열처리 즉 프리베이크 처리(예를 들어, 100℃에서 60초 정도)를 실행한다. 포토레지스트막(14p)으로서는, 예를 들어 톱 코팅 없는(Top Coat Less) ArF 노광용 포지티브형 화학 증폭 레지스트막 등을 바람직한 것으로서 예시할 수 있다. 단, 광학 특성은, 섹션 2에서 설명한 것과는 상이하다(도 25 참조). 이와 같이, 이 예에서는, 카본 리치막(14c), 실리콘 함유막(14s) 및 포토레지스트막(14p)의 3층 적층막으로 다층 레지스트막(14)을 구성하고 있다.
그 후, 섹션 1에서 설명한 바와 같이, 축소 투영 노광을 실행하고, 필요에 따라서, 노광 후 베이크 즉 PEB(Post Exposure Bake)를, 예를 들어 100℃에서 60초 정도 실행한다.
다음으로, 도 17에 도시한 바와 같이, 예를 들어 알칼리 현상액으로 30초 정도 현상함으로써, 포토레지스트막(14p)을 패터닝, 즉, 포토레지스트막(14p)을 가공하고, 레지스트막 개구(15)를 형성한다. 이어서, 가공된 포토레지스트막(14p)을 마스크로 하여, 예를 들어 RIE(Reactive Ion Etching) 등의 이방성 드라이 에칭에 의해, 드라이 에칭 등의 에칭 처리를 실행함으로써, 포토레지스트막(14p)의 패턴을 실리콘 함유막(14s)에 전사한다. 또한, 통상적으로 도 18에 도시한 바와 같이, 이 전사가 완료된 시점에서, 포토레지스트막(14p)은 소실되어 있다(또한, 이 조건은 물론 필수적이지 않음). 이 에칭 조건으로서는, 예를 들어 에칭 가스: CF4(유량은, 예를 들어 150sccm 정도), 웨이퍼 스테이지 설정 온도: 60℃ 정도, 처리실 내 압력: 15Pa 정도를 바람직한 것으로서 예시할 수 있다.
다음으로, 도 18에 도시한 바와 같이, 가공된 실리콘 함유막(14s)을 마스크로 하여, 예를 들어 RIE 등의 이방성 드라이 에칭에 의해, 드라이 에칭 등의 에칭 처리를 실행함으로써, 실리콘 함유막(14s)의 패턴을 카본 리치막(14c)에 전사한다. 또한, 통상적으로 도 19에 도시한 바와 같이, 이 전사가 완료한 시점에서, 실리콘 함유막(14s)은 소실되어 있다(또한, 이 조건은 물론 필수적이지 않음). 이 에칭 조건으로서는, 예를 들어 에칭 가스: H2/N2(유량은, 예를 들어 100sccm/300sccm 정도), 웨이퍼 스테이지 설정 온도: 60℃ 정도, 처리실 내 압력: 15Pa 정도를 바람직한 것으로서 예시할 수 있다.
다음으로, 도 19에 도시한 바와 같이, 카본 리치막(14c)을 마스크로 하여, 예를 들어 RIE 등의 이방성 드라이 에칭에 의해, 드라이 에칭 등의 에칭 처리를 실행함으로써, 프리메탈 산화실리콘계 절연막(11)(제1 산화실리콘계 절연막)에, 카본 리치막(14c)의 레지스트막 개구(15)에 대응하는 관통 구멍(16)을 형성하면 도 20과 같아진다. 이 에칭 조건으로서는, 예를 들어 에칭 가스: C4F6/Ar/O2(유량은, 예를 들어 20sccm/500sccm/20sccm 정도), 웨이퍼 스테이지 설정 온도: 60℃ 정도, 처리실 내 압력: 15Pa 정도를 바람직한 것으로서 예시할 수 있다.
다음으로, 잔류하고 있는 카본 리치막(14c)을, 예를 들어 애싱 등에 의해 제거하면, 도 21과 같아진다.
다음으로, 도 21의 상태에서, 예를 들어 RIE 등의 이방성 드라이 에칭 등에 의해, 드라이 에칭 등의 에칭 처리를 실행한다. 이에 의해, 관통 구멍(16) 즉 콘택트 홀의 바닥의 기판 표면 질화실리콘계 절연막(8)(제1 질화실리콘계 절연막)이 제거되고, 도 11에 도시하게 된다. 이 에칭 조건으로서는, 예를 들어 에칭 가스: CHF3/Ar/O2(유량은, 예를 들어 20sccm/800sccm/20sccm 정도), 웨이퍼 스테이지 설정 온도: 60℃ 정도, 처리실 내 압력: 3Pa 정도를 바람직한 것으로서 예시할 수 있다.
또한, 이 예에서는, 도 17에서 설명한 포토레지스트막(14p)의 패턴을 실리콘 함유막(14s)에 전사하는 공정으로부터 도 21 및 도 11에서 설명한 질화실리콘계 절연막 제거 공정까지의 모든 처리(애싱도 포함함)는, 동일한 처리실의 동일한 웨이퍼 스테이지 위에서 실행되고 있다(다층막 인 사이츄 기상 처리). 이러한 방식은 필수적이지 않지만, 이와 같이 인 사이츄(In-Situ) 처리함으로써, 처리 효율을 대폭 향상시킬 수 있다.
이 이후의 처리는, 섹션 2에 있어서, 도 12 내지 도 14 등에 대하여 설명한 것과 동일하다.
4. 상기 실시 형태(변형예를 포함함)에 관한 보충적 설명과 전반에 대한 고찰(주로 도 22 내지 도 26)
도 22는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스의 보충적 설명을 위한 각층의 주요 파라미터 예시도이다. 도 23은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스의 보충적 설명을 위한 각종 실험 결과를 정리한 수치 데이터 표시도이다. 도 24,는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 주요부 프로세스의 보충적 설명을 위한 층간막에 침입하는 광의 비율과 패턴 치수 변동의 관계를 나타내는 실험 결과 플롯도이다. 도 25는, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 각층의 주요 파라미터 예시도이다. 도 26은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 있어서의 변형예에 관한 주요부 프로세스를 설명하기 위한 다층 레지스트 하층막의 참조광(중심 파장 680㎚)에 관한 굴절률과 층간막에 침입하는 광의 비율을 나타내는 시뮬레이션 결과 플롯도이다. 도 27은, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법 주요부 프로세스(주 프로세스 및 변형 프로세스)에 있어서 사용하는 다층막 인 사이츄 기상 처리용 웨이퍼 처리 장치의 모식 단면도이다. 도 28은, 도 1의 광학 마스크의 주변 모식적 확대 단면도이다. 이들에 기초하여, 상기 실시 형태(변형예를 포함함)에 관한 보충적 설명과 전반에 대한 고찰을 행한다.
(1) 기술적 과제 등에 관한 보충적 설명:
앞에서 설명한 바와 같이, 40㎚ 테크놀로지 노드 이후의 고 NA의 ArF 액침 노광, 특히, 콘택트 공정 등의 미세 가공 공정에 있어서, 콘택트 홀 직경 등의 변동이 다발하고 있다.
이 원인을 본원 발명자들이 검토한 바에 의하면, 소위 층간 절연막, 즉, 프리메탈 산화실리콘계 절연막(11)(도 3 등 참조)의 두께의 웨이퍼 내 변동이 영향을 미치고 있다는 사실이 명확해졌다. 구체적으로는, 이하와 같다. 프리메탈 산화실리콘계 절연막 등은, CMP 등의 웨이퍼 내 분포의 불균일성 때문에, 분포 변동을 수반하기 쉽다. 한편, 다층 레지스트막 등은 프리메탈 산화실리콘계 절연막 등의 위에 비교적 균일한 두께로 도포된다. 참조광이 다층 레지스트막의 하면과 프리메탈 산화실리콘계 절연막의 상면 계면(「다층 레지스트막 등 하단부 계면」이라 함)에서 반사되는 한은, 프리메탈 산화실리콘계 절연막 등의 막 두께에 변동이 있어도, 웨이퍼면(실제로 노광광의 초점을 맞추고 싶은 레지스트 표면)의 높이 측정에 그 정도로 악영향을 초래하는 일은 없다고 생각된다.
그러나, 참조광 중, 일정 이상이 다층 레지스트막 등 하단부 계면을 초과하여, 프리메탈 산화실리콘계 절연막 등에 침입하고, 반도체 기판 등의 표면에서 반사하게 되면, 웨이퍼면의 높이 측정계에 프리메탈 산화실리콘계 절연막 등의 두께 변동이 반영되는 결과로 되는 것이다. 즉, 프리메탈 산화실리콘계 절연막 등이 얇은 부분과 두꺼운 부분에서는, 웨이퍼면의 높이 측정계에 프리메탈 산화실리콘계 절연막 등의 두께 변동에 대응한 측정 오차가 나타나게 된다. 그 결과, 프리메탈 산화실리콘계 절연막 등의 두께가 변화하고 있는 장소에서 노광광의 초점 위치가 어긋나서, 광학 상이 디포커스되고, 레지스트 패턴의 치수 변동이나 형상 열화를 야기하고 있었다.
(2) 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법의 아우트라인 설명(주로 도 2 참조):
따라서, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법(주 프로세스)에 있어서는, 예를 들어 도 2(도 4 참조)에 도시한 바와 같이, 다층 레지스트막(14)(카본 리치막)의 하단부면과 프리메탈 산화실리콘계 절연막(11)(제1 산화실리콘계 절연막)의 상단부면의 사이에, 참조광 반사 촉진막(12)(제2 질화실리콘계 절연막)을 깔고 있다.
이 참조광 반사 촉진막(12)의 존재에 의해, 프리메탈 산화실리콘계 절연막(11)에 침입하는 참조광의 비율, 즉, 참조광 침입률이 억제되고, 그 결과, 콘택트 홀 직경 등의 변동 등이 저감된다.
또한, 이 참조광 반사 촉진막(12)(오토 포커스 광학계 프로브광의 반사막)은, 노광 자체를 방해하는 것으로서는 되지 않으며, 성막이나 그 제거에 지대한 노동력을 필요로 하는 것으로서도 되지 않는다. 그러나, 이 예에서는, 성막에 관해서는, CVD 등의 범용 수단을 사용할 수 있어, 노광 파장에서의 광학 특성에 문제가 없는 질화실리콘계 절연막(예를 들어, 질화실리콘막)이 참조광 반사 촉진막(12)으로서 사용되고 있다. 이와 같이, 질화실리콘계 절연막이 참조광 반사 촉진막(12)으로서 사용되고 있으므로, 그 제거도, 하층의 기판 표면 질화실리콘계 절연막(8)(제1 질화실리콘계 절연막) 즉, 에치 스톱막의 제거와 동시에 처리할 수 있으므로, 프로세스적인 정합성이 높아, 프로세스 비용도 저감할 수 있는 장점을 갖는다.
(3) 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법의 주요부 프로세스(주 프로세스)에 관한 보충적 설명과 전반에 대한 고찰(주로 도 22 내지 도 24):
섹션 1 및 2에서 설명한 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법의 주요부 프로세스(주 프로세스)에 관한 각층의 주요 파라미터 등을 정리하여 표 형식으로서 도 22에 나타낸다.
노광광에 대해서는, 중간층과 하층의 2층으로 반사 방지를 행함으로써, 참조광 반사 촉진막을 부가하여도, N.A. 0.3 내지 1.3의 범위에서 최대 반사율은 0.8％ 이하로 충분한 반사 방지 효과가 얻어지고 있다. 즉, 참조광 반사 촉진막의 부가에 의해, 노광에 악영향은 없다고 생각된다.
다음으로, 각종 조건을 달아 얻은 실험 데이터를 도 23 및 도 24에 나타낸다. 도 24로부터 알 수 있는 바와 같이, 횡축의 참조광 침입률은, 38.7％ 이하 부근에서, 대폭 패턴 치수 변동이 감소하고 있다. 따라서, 참조광 침입률(피가공막, 즉, 프리메탈 산화실리콘계 절연막(11)에 침입하는 참조광의 비율)로서는, 38.7％ 이하가 바람직하다. 또한, 침입률의 이론적 하한은, 0％이지만, 현실적으로는, 재료의 제한이 있으며, 실용적인 하한은 30％ 정도로 보인다. 또한, 참조광으로서, 파장 680㎚의 광을 일례로서 사용하였지만, 참조광이 브로드밴드광인 경우에는 그 중심 파장의 침입률로 보는 것으로 한다(효과가 동등하기 때문임). 또한, 참조광으로서의 브로드밴드광은, 파장 680㎚를 포함하는 대역이어도 되며, 이것을 포함하지 않는 대역이어도 된다. 또한, 참조광은, 단색광 그 밖의 브로드밴드광이 아닌 것이어도 된다.
(4) 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법의 아우트라인 및 주요부 프로세스(변형 프로세스)에 관한 보충적 설명과 전반에 대한 고찰(주로 도 25 및 도 26):
섹션 3에서 설명한 변형예는, 섹션 2에서 설명한 예의 참조광 반사 촉진막(12)(도 4)의 작용을 다층 레지스트막의 카본 리치막(14c) 자체에 담당시킨 것이다(도 16). 그로 인해, 참조광 반사 촉진막(12)의 성막이나 제거가 불필요해지는 장점을 갖는다. 한편, 그만큼, 카본 리치막(14c)에는 노광광의 반사 방지 효과와 참조광의 반사 촉진 효과의 2가지 기능을 갖게 할 필요가 있기 때문에, 선택의 폭은 제한된다.
다음으로, 도 26에 카본 리치막(14c)으로서 선택되어야 할, 참조광에 대한 굴절률의 범위를 나타내는 시뮬레이션 결과 플롯도를 나타낸다. 도 26으로부터 알 수 있는 바와 같이, 참조광 침입률을 38.7％ 이하로 하기 위해서는, 참조광에 대한 굴절률의 범위가, 1.30 이하 또는, 2.00 이상이면서 2.65 이하 정도인 재료를 선택하는 것이 바람직하다.
또한, 이 변형예(섹션 3)는, 섹션 1 및 2에서 설명한 주 프로세스의 변형예이고, 주 프로세스에서 설명한 장점 등은, 명백하게 그렇지 않은 경우를 제외하고, 기본적으로 본 변형예에서도 얻을 수 있음은 명백하며, 그들의 장점 등은, 이 서브 섹션 및 섹션 3에서는, 원칙으로서 반복 설명하고 있지 않다.
(5) 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법의 주요부 프로세스(주 프로세스 및 변형 프로세스)에 있어서 사용하는 다층막 인 사이츄 기상 처리용 웨이퍼 처리 장치의 일례에 대한 보충적 설명(주로 도 27):
섹션 2 및 섹션 3에서 설명한 다층막 인 사이츄 기상 처리에 사용하는 웨이퍼 처리 장치의 일례와 처리 시의 웨이퍼 배치 상태를 도 27에 예시한다. 도 27에 도시한 바와 같이, 에칭 등 웨이퍼 기상 처리 장치(71)의 웨이퍼 처리실(72) 내에는, 하부 전극(73)(웨이퍼 스테이지, 정전 척)이 설치되어 있으며, 그 위에는, 다층 레지스트막(14)이 형성된 웨이퍼(1)가 그 표면(1a)(제1 주면)을 위로 향해 놓여 있다. 하부 전극(73)의 상방에는, 상부 전극(74)이 대향하고 있으며(전극 간격은, 예를 들어 25 내지 30㎜ 정도), 상부 전극(74)은, 예를 들어 접지되어 있다(이것은 물론 필수적이지 않음). 하부 전극(73)에는, 예를 들어 필요에 따라서, 고주파 전원(75)(예를 들어 27㎒ 내지 60㎒ 정도) 및 저주파 전원(76)(800kHz내지 2㎒ 정도)을 접속할 수 있도록 되어 있으며, 이들 타단부는, 예를 들어 각각 접지되어 있다.
여기에서는, CCP(Capacitively Coupled Plasma)형 드라이 에칭 장치를 예로 들어 구체적으로 설명하였지만, 필요에 따라 ICP(Inductively Coupled Plasma)형 드라이 에칭 장치나 ECR(Electron Cyclotron Resonance)형 드라이 에칭 장치를 사용해도 되는 것은 물론이다.
(6) 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법(변형예를 포함함)의 노광 공정에서의 노광 장치 내의 광학 마스크 주변의 보충적 설명(주로 도 28, 도 1 등을 참조):
섹션 1의 노광 시의 광학 마스크 및 그 주변의 모습을 이하에 보충적으로 설명한다. 즉, 섹션 1에 있어서 설명한 노광 공정에 있어서 사용하는 광학 마스크(59)의 일례로서, 하프톤 마스크를 설명한다. 도 1 및 도 28에 도시한 바와 같이, 석영 유리 마스크 기판(81)의 한쪽의 주면(노광 광학계(58)측, 즉, 노광용 조명 장치(62)의 반대측)에는, 반투명 위상 시프트막(82)(180°또는 그와 등가인 위상 시프트를 부여하는 반투명 위상 시프트막)은 설치되어 있다. 그리고, 석영 유리 마스크 기판(81)의 상기 한쪽의 주면의 내부 영역에는, 회로 패턴 영역(80)이 설치되어 있다(여기에서는, 회로 패턴 영역(80)으로서, 예를 들어 도 5의 단면도에 대응하는 부분을 나타냄). 회로 패턴 영역(80)의 반투명 위상 시프트막(82)에는, 예를 들어 도 5의 레지스트막 개구(15)에 대응하는 마스크 개구(85)가 설치되어 있다. 반투명 위상 시프트막(82) 위에는, 예를 들어 펠리클 프레임체(83)와 펠리클막(84)으로 구성된 펠리클(86)이 회로 패턴 영역(80)의 전역을 덮도록 접착되어 있다(펠리클 프레임체(83)는 마스크 주변 영역(89)에 접착되어 있음).
(7) 본원의 상기 일 실시 형태의 반도체 집적 회로 장치의 제조 방법의 주요부 프로세스(주 프로세스)의 그 밖의 형태에 관한 보충적 설명과 고찰(주로 도 4 등 참조):
섹션 2의 도 4 등에서 설명한 참조광 반사 촉진막은, 질화실리콘막 등의 무기계 절연막 등이 바람직하지만, 질화실리콘막 등의 질화실리콘계 절연막 외에, 질화실리콘계 절연막 이외의 절연막, 도전막 등이 적용 가능하다. 3층 레지스트막 등의 다층 레지스트막의 감광성 레지스트막 아래의 중간막, 하층막은, 일체로서, BARC(Bottom Anti-Reflection Coating)라 생각되기 때문에, 상기 실시 형태(변형예를 포함함)는, 3층 레지스트막뿐만 아니라, 2층 레지스트, 4층 레지스트, 그 밖의 다층 레지스트 프로세스에도 마찬가지로 적용할 수 있다. 또한, 상기 실시 형태는, 레지스트막의 하지에, 참조광의 반사를 촉진하는 참조광 반사 촉진막을 깔아, 참조광의 반사를 촉진하는 것이기 때문에, 다층 레지스트 프로세스뿐만 아니라, 단층 레지스트 프로세스에도 마찬가지로 적용할 수 있다.
5. 결론
이상 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 그에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 상기 실시 형태에서는, 주로 액침 노광을 예로 들어 구체적으로 설명하였지만, 본원 발명은, 그에 한정되는 것이 아니라, 비액침 노광에도 적용할 수 있음은 물론이다. 마찬가지로, 상기 실시 형태에서는, 액침 노광의 액상 매체로서, 주로 물 등을 사용한 것을 예로 들어 구체적으로 설명하였지만, 본원 발명은, 그에 한정되는 것은 아니라, 보다 고굴절률의 액상 매체에 사용하는 것에도 적용할 수 있음은 물론이다.
또한, 상기 실시 형태에서는, 주로 실리사이드로서, 니켈 백금 실리사이드를 예로 들어 구체적으로 설명하였지만, 본원 발명은, 그에 한정되는 것이 아니라, 실리사이드로서는, 니켈 백금 실리사이드 외에, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 그 밖의 실리사이드 등을 사용할 수 있음은 물론이다.
1: 반도체 웨이퍼
1a: 웨이퍼의 표면(제1 주면)
1b: 웨이퍼의 이면(제2 주면)
1s: 웨이퍼의 반도체 기판부
3: 소스 드레인 영역
4: 게이트 절연막
5: 게이트 전극
6: 사이드 월 절연막
7: 실리사이드막
7g: 게이트 전극 위의 실리사이드막
7s: 소스 드레인 영역 위의 실리사이드막
8: 기판 표면 질화실리콘계 절연막(제1 질화실리콘계 절연막)
9: 하층 프리메탈 산화실리콘계 절연막
10: 상층 프리메탈 산화실리콘계 절연막
11: 프리메탈 산화실리콘계 절연막(제1 산화실리콘계 절연막)
12: 다층 레지스트막 하지 질화실리콘계 절연막(제2 질화실리콘계 절연막)
14: 다층 레지스트막
14c: (다층 레지스트막의) 하층 레지스트막(카본 리치막)
14p: (다층 레지스트막의) 상층 레지스트막(포토레지스트막)
14s: (다층 레지스트막의) 중층 레지스트막(실리콘 함유막)
15: 레지스트막 개구
16: 관통 구멍
17: 티타늄계 배리어 금속막
18: 텅스텐막(텅스텐 플러그)
19: 질화실리콘계 절연성 배리어막
21: 제1층 배선 층간 산화실리콘계 절연막
22: 탄탈륨계 배리어 금속막
23: 제1층 구리계 매립 배선
51: 웨이퍼 스테이지
52: 스테이지 제어 장치
53: 포커스 제어 장치
54: 참조광 광원
55: 위치 검출용 광전 변환 소자
56: 노광계 광축
57: 노광광
58: 노광 광학계
59: 광학 마스크
60: 광학 필터
61: 노광 광원
62: 노광용 조명 장치
63: 액침용 액체(순수한 물)
64: 참조광
65: 오토 포커스 광학계
71: 에칭 등 웨이퍼 기상 처리 장치
72: 웨이퍼 처리실
73: 하부 전극(웨이퍼 스테이지, 정전 척)
74: 상부 전극
75: 고주파 전원
76: 저주파 전원
80: 마스크 회로 패턴 영역
81: 석영 마스크 기판
82: 반투명 위상 시프트막
83: 펠리클 프레임체
84: 펠리클막
85: 레지스트막 개구에 대응하는 마스크 개구
86: 펠리클
89: 마스크 주변 영역
101: 질화실리콘계 절연막 성막 공정
102: 산화실리콘계 절연막 성막 공정
103: 질화실리콘계 절연막 성막 공정
104: 카본 리치막 도포 공정
105: 실리콘 함유막 도포 공정
106: 포토레지스트막 도포 공정
107: 축소 투영 노광 공정
108: 다층 레지스트막 가공 공정
109: 하지막 관통 구멍 형성 공정(제1 드라이 에칭 공정)
110: 관통 구멍 연장 공정(제2 드라이 에칭 공정)
111: 카본 리치막 제거 공정
112: 질화실리콘계 절연막 제거 공정
θ: 참조광 입사각

Claims (15)

  1. 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 반도체 웨이퍼의 제1 주면 위에, 제1 질화실리콘계 절연막을 성막하는 공정;
    (b) 상기 제1 질화실리콘계 절연막 위에, 제1 산화실리콘계 절연막을 성막하는 공정;
    (c) 상기 제1 산화실리콘계 절연막에, 제2 질화실리콘계 절연막을 성막하는 공정;
    (d) 상기 제2 질화실리콘계 절연막 위에, 카본 리치막을 도포하는 공정;
    (e) 상기 카본 리치막 위에, 탄소 및 실리콘을 주요한 성분으로서 포함하는 실리콘 함유막을 도포하는 공정;
    (f) 상기 실리콘 함유막 위에 포토레지스트막을 도포하는 공정;
    (g) 상기 포토레지스트막을, 자외선 노광광을 사용한 축소 투영 노광에 의해 노광하는 공정;
    (h) 상기 공정 (g)의 후, 상기 포토레지스트막을 현상함으로써, 상기 포토레지스트막에 패턴을 형성하고, 이 패턴을 순차적으로 상기 실리콘 함유막 및 상기 카본 리치막에 전사하는 공정;
    (i) 가공된 상기 카본 리치막을, 마스크로 하여, 제1 드라이 에칭에 의해, 상기 제2 질화실리콘계 절연막에 관통 구멍을 형성하는 공정;
    (j) 상기 공정 (i)의 후, 상기 카본 리치막을, 마스크로 하여, 제2 드라이 에칭에 의해, 상기 관통 구멍을 상기 제1 산화실리콘계 절연막의 하면까지 연장하는 공정;
    (k) 상기 공정 (j)의 후, 상기 카본 리치막을 제거하는 공정;
    (l) 상기 공정 (k)의 후, 상기 관통 구멍 외의 상기 제2 질화실리콘계 절연막 및 상기 관통 구멍 내의 상기 제1 질화실리콘계 절연막을 제거하는 공정
    을 포함하고,
    여기서, 상기 공정 (g)에 있어서는, 상기 자외선 노광광보다도 파장이 긴 참조광을 사용한 오프 액시스형(off-axis type)으로서 경사 입사 방식의 오토 포커스 광학계에 의해, 상기 반도체 웨이퍼의 상기 제1 주면을 향하여, 경사 방향으로부터 상기 참조광을 입사시키고, 그 반사광에 기초하여, 오토 포커스 맞춤이 행해지는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 질화실리콘계 절연막은, 질화실리콘막인 반도체 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 자외선 노광광은, ArF 엑시머 레이저의 파장 193㎚의 노광광인 반도체 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 참조광은, 가시광인 반도체 집적 회로 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 참조광은, 가시 영역의 브로드밴드광인 반도체 집적 회로 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 축소 투영 노광은, 액침 노광인 반도체 집적 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 액침 노광에 사용하는 액체는, 물을 주요한 성분으로 하는 것인 반도체 집적 회로 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 축소 투영 노광은, 하프톤 마스크를 사용하여 행해지는 반도체 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 공정 (g)에서의 상기 참조광 중, 상기 제1 산화실리콘계 절연막에 침입하는 비율은, 상기 참조광의 중심 파장의 광에 관하여, 38.7％ 이하인 반도체 집적 회로 장치의 제조 방법.
  10. 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 반도체 웨이퍼의 제1 주면 위에, 제1 질화실리콘계 절연막을 성막하는 공정;
    (b) 상기 제1 질화실리콘계 절연막 위에, 제1 산화실리콘계 절연막을 성막하는 공정;
    (c) 상기 제1 산화실리콘계 절연막 위에, 카본 리치막을 도포하는 공정;
    (d) 상기 카본 리치막 위에, 탄소 및 실리콘을 주요한 성분으로서 포함하는 실리콘 함유막을 도포하는 공정;
    (e) 상기 실리콘 함유막 위에 포토레지스트막을 도포하는 공정;
    (f) 상기 포토레지스트막을, 자외선 노광광을 사용한 축소 투영 노광에 의해 노광하는 공정;
    (g) 상기 공정 (f)의 후, 상기 포토레지스트막을 현상함으로써, 상기 포토레지스트막에 패턴을 형성하고, 이 패턴을 순차적으로 상기 실리콘 함유막 및 상기 카본 리치막에 전사하는 공정;
    (h) 가공된 상기 카본 리치막을, 마스크로 하여, 제1 드라이 에칭에 의해, 상기 제1 산화실리콘계 절연막에 관통 구멍을 형성하는 공정;
    (i) 상기 공정 (h)의 후, 상기 카본 리치막을, 제거하는 공정;
    (j) 상기 공정 (i)의 후, 상기 관통 구멍 내의 상기 제1 질화실리콘계 절연막을 제거하는 공정
    을 포함하고,
    여기서, (1) 상기 공정 (f)에 있어서는, 가시 영역의 브로드밴드인 참조광을 사용한 오프 액시스형으로서 경사 입사 방식의 오토 포커스 광학계에 의해, 상기 반도체 웨이퍼의 상기 제1 주면을 향하여, 경사 방향으로부터 상기 참조광을 입사시키고, 그 반사광에 기초하여 오토 포커스 맞춤이 행해지며;
    (2) 이때, 상기 참조광 중, 상기 제1 산화실리콘계 절연막에 침입하는 비율은, 상기 참조광의 중심 파장의 광에 관하여, 38.7％ 이하인 반도체 집적 회로 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 자외선 노광광은, ArF 엑시머 레이저의 파장 193㎚의 노광광인 반도체 집적 회로 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 축소 투영 노광은, 액침 노광인 반도체 집적 회로 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 액침 노광에 사용하는 액체는, 물을 주요한 성분으로 하는 것인 반도체 집적 회로 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 축소 투영 노광은, 하프톤 마스크를 사용하여 행해지는 반도체 집적 회로 장치의 제조 방법.
  15. 제14항에 있어서,
    적어도, 상기 공정 (f)에 있어서는, 상기 제1 질화실리콘계 절연막과 상기 카본 리치막의 사이에는, 질화실리콘계 절연막은 설치되어 있지 않은 반도체 집적 회로 장치의 제조 방법.
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