JP2003209167A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 所定の必要十分な厚さを確保することができ
ると共に、その厚さを下地段差を形成している凸部の平
面的パターン構成の粗密の違いに因らず半導体基板上の
どの位置でも均一なものとすることができる半導体装置
の製造方法およびそれによって製造される半導体装置を
提供する。 【解決手段】 ハードマスク４のような所定の高さの凸
部による下地段差が形成されている半導体基板１の表面
に、所定の化学的機械的研磨に対する耐研磨性がハード
マスク４（凸部）の材質よりも低い材質からなる、例え
ば透明有機膜すらなる第１の膜５を塗布または成膜する
工程と、上記の化学的機械的研磨によって第１の膜５お
よびハードマスク４を平坦化処理する工程と、その平坦
化処理を行った後、同様の材質などからなる第２の膜６
を形成する工程とを含んでいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法および半導体装置に関する。

【０００２】

【従来の技術】半導体集積回路素子のような半導体装置
や、固体撮像素子のような撮像デバイスは、それに作り
込まれる配線や素子等のさらなる高集積化に伴って、配
線やコンタクトホールなどの構造物の微細化や配線ピッ
チの縮小化が要請されている。

【０００３】このような配線幅の微細化やピッチの縮小
化は、配線自体のアスペクト比（断面形状の縦／横比）
を高くすることになり、その結果、半導体基板の表面か
ら高さ方向に（縦方向に）細長い断面形状の微細配線を
正確に形成することや、そのような高アスペクト比の配
線どうしの間の間隙（スペース）を層間絶縁膜などで埋
め込むようにして確実に被覆することなどのような、実
行困難で煩雑な技術を必要とすることになり、製造工程
が複雑化および多工程化してしまうという不都合や、例
えば層間絶縁膜やクロスオーバー配線部分などの段切れ
のようなステップカバレージの低下や、配線のパターン
形状不良などの製造欠陥の多発を引き起こすといった不
都合が生じる虞があった。

【０００４】そこで近年では、いわゆるダマシンプロセ
スが提案され、採用されるようになってきている。すな
わち、例えば異なった層間を電気的に接続するためのス
ルーホール（コンタクトホール）やビアホールの孔ある
いは配線溝などに、Ａｌ（アルミニウム）やＣｕ（銅）
などの金属を同時に埋め込み、ＣＭＰ（Chemical Mecha
nical Polishing；化学的機械的研磨。以下、ＣＭＰと
も呼ぶ）法によって半導体基板の表面の金属を研磨して
除去するという、いわゆるデュアル・ダマシンプロセス
では、高アスペクト比の金属配線をエッチングで形成す
ることも、そのように形成された配線間の狭くて深い
（すなわちアスペクト比の高い）スペースを層間膜で確
実に被覆することも必要がなくなるので、大幅に製造プ
ロセスを簡易化・省力化しながらも、確実に半導体装置
の構造の微細化を達成することができることが期待され
ている。特に配線のアスペクト比が高くなるほど、また
配線総数が多くなるほど、総合的な製造プロセスの簡易
化・省力化およびそれによる製造コストの削減等の効果
が大きくなるものとして、近年では盛んに注目されるよ
うになってきている。

【０００５】そのようなデュアル・ダマシンプロセスを
用いて製造される多層配線構造を有する半導体装置で
は、半導体基板の表面にホール（ビアホールやスルーホ
ールなど）と配線溝とをこの順番あるいは逆の順番に積
み重ねて両者を接続した構造とするため、その製造プロ
セスにおいては、微細な線幅で高アスペクト比の溝配線
を形成するための配線溝による段差が存在しているとこ
ろに微細なホールを精確に形成したり、あるいは逆に微
細なホールを形成するための溝による段差が存在してい
るところに微細な線幅で高アスペクト比の溝配線を形成
しなければならない。

【０００６】このため、例えば溝配線の上に微細なコン
タクトホールが存在する構造を形成するプロセスでは、
コンタクトホールをフォトリソグラフィ法によって形成
するためのレジスト（フォトレジスト）を露光する際な
どに、下地からの反射光の影響によっていわゆる定在波
効果が生じるので、これを回避するための反射防止膜と
して、いわゆるＢＡＲＣと呼ばれる膜を、レジストの塗
布前にその下層（下塗りの層）として塗布しておく。こ
のＢＡＲＣにより、反射光の吸収とその反射光の位相シ
フトとを行って、直接の反射光と下塗りのＢＡＲＣでの
反射光とで互いをキャンセルさせて、定在波効果の発生
を抑止することができる。

【０００７】ところが、このようなレジストの下塗りと
してのＢＡＲＣの膜厚にばらつきがあると、上記のよう
な反射光を吸収したりキャンセルするなどして効果的に
抑止することができる光学的な最適条件を満たさない部
分が生じてしまい、その部分のパターニング精度が低下
したり、形状不良が生じたりする場合がある。また、Ｂ
ＡＲＣの膜厚に上記のような無視できないばらつきが生
じている状態でＣＭＰによる加工を行うと、下地膜を大
幅に研磨除去しなければならなくなったり、形状劣化が
生じてしまう場合がある。また、本来、ＢＡＲＣのよう
な下塗り膜はＳｉ（シリコン）ウェハのような半導体基
板の表面を平坦化して微細なフォトリソグラフィを精確
に行うことができるようにするという役割を担っている
ものであるから、そのＢＡＲＣの膜厚に上記のようなば
らつきがあると、その本来の存在意味をさえ成さないこ
ととなってしまう。従って、例えば有機膜からなるＢＡ
ＲＣの膜厚は、半導体基板の表面上で可能な限り均一な
ものとなるようにしなければならない。

【０００８】

【発明が解決しようとする課題】しかしながら、下地に
段差を形成している凸部があり、その凸部の平面的なパ
ターンに粗密がある場合、あるいは例えば凸部が半導体
基板上に形成されたメタルマスクのパターンであってそ
のメタルマスクのパターンどうしの間のスペースに粗密
がある場合などには、その凸部の平面的なパターン密度
または隣り合う凸部どうしのスペースの平面的なパター
ン密度に依存して、それらの凸部を含めて半導体基板上
に塗布される下塗りのＢＡＲＣのような有機膜の膜厚が
異なったものとなる。

【０００９】このため、典型的な一例として上記のよう
なデュアル・ダマシンプロセス、すなわちＣＭＰ法を用
いて溝配線上にコンタクトホールのようなホールを形成
するプロセス、またはその逆にホール上に溝配線を形成
するプロセスにおいては、溝配線（またはホール）のパ
ターン密度の高い場所（換言すれば下地膜（凸部）の平
面的パターンの広い場所）ではＢＡＲＣのような有機膜
の膜厚が薄くなり、溝配線（またはホール）のパターン
密度の低い場所（換言すれば下地膜（凸部）の平面的パ
ターンの狭い場所）ではＢＡＲＣのような有機膜の膜厚
が厚くなる傾向にあることから、そのような下塗り膜の
膜厚のばらつきに起因して溝配線やホールの形状や寸法
にばらつきや不良が生じてしまい、延いては歩留まりの
低下やスループットの悪化ならびにそれらに因って製造
コストの高額化を引き起こしてしまうという問題があっ
た。

【００１０】また、このような問題は、ダマシン構造を
有する半導体装置以外にも、例えば半導体チップの上に
表面の平坦化のための下塗りの透明な有機膜を形成し、
さらにその上に例えば透明な有機膜に顔料を分散してな
るカラーフィルタが直接に形成されている構造の（すな
わち、カラーフィルタが形成されているガラスチップを
半導体チップの上に貼り合わせた構造ではなく）の固体
撮像素子などについても同様に生じる問題であった。

【００１１】また、そのようなＢＡＲＣや透明有機膜の
膜厚のばらつきを解消するためには、最も薄くなること
が想定される部分の膜厚に合わせて、ＢＡＲＣや透明有
機膜の全体的な膜厚を厚めに（マージンを厚めに見込ん
で）設定しておき、ＣＭＰプロセスで研磨が下地に到達
する前に、目標膜厚の高さで研磨を停止させることも考
えられるが、実際にはＢＡＲＣや透明有機膜のみをＣＭ
Ｐによって平滑に研磨することは極めて困難であり、ま
たストッパ（あるいはハードマスク）層として下地の膜
を設けた意味がないので、これは実際上不可能な手法で
あり、従って、ＢＡＲＣや透明有機膜などの必要十分な
膜厚を確保することができない。

【００１２】また、下塗りのＢＡＲＣや透明有機膜の全
体的な膜厚を全体的に厚めに塗布すると共に、下地の膜
（凸部）の膜厚（つまり段差の高さ）を、研磨マージン
を見込んであらかじめ高めに設定しておくことなども考
えられるが、実際にはそのような手法では研磨時間が徒
に長時間化してしまいスループットが悪化するという不
都合や、ＣＭＰを実行する前に研磨マージンを精確に見
積っておかねばならないが、実際には多様な条件によっ
てＢＡＲＣや透明有機膜の膜厚のばらつきは変化するの
で、それを成膜する前から見込んで精確な研磨マージン
を見積ってＢＡＲＣや透明有機膜を精確な膜厚にするこ
とは、実際上極めて困難あるいは不可能である。

【００１３】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、所定の必要十分な厚さを確保するこ
とができると共に、その厚さを下地段差を形成している
凸部の平面的パターン構成の粗密の違いに因らず半導体
基板上のどの位置でも均一なものとすることができ、延
いては例えばダマシン構造を有する半導体装置の歩留り
の向上およびスループットの改善ならびにそれらによる
製造コストの低廉化等を達成することを可能とする、半
導体装置の製造方法およびそれによって製造される半導
体装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明による半導体装置
の製造方法は、所定の高さの凸部による下地段差が形成
されている半導体基板の表面に、所定の化学的機械的研
磨に対する耐研磨性が上記の凸部の材質よりも低い材質
からなる第１の膜を塗布または成膜する工程と、上記の
化学的機械的研磨によって第１の膜および凸部を平坦化
処理する工程と、その平坦化処理を行った後、第１の膜
と同じ材質またはそれと互換性のある材質からなる第２
の膜を形成する工程とを含んでいる。

【００１５】また、本発明による半導体装置は、半導体
基板の表面に所定の高さの凸部による下地段差が形成さ
れており、その凸部を含めて半導体基板の表面に、所定
の化学的機械的研磨に対する耐研磨性が凸部の材質より
も低い材質からなる第１の膜が設けられている半導体装
置であって、上記の化学的機械的研磨によって第１の膜
および凸部が平坦化されており、その平坦化された第１
の膜および凸部の上に、第１の膜と同じ材質またはそれ
と互換性のある材質からなる第２の膜が形成されてい
る。

【００１６】本発明による半導体装置の製造方法または
半導体装置では、所定の高さの凸部による下地段差が形
成されている半導体基板の表面に、所定の化学的機械的
研磨に対する耐研磨性が上記の凸部の材質よりも低い材
質からなる第１の膜を塗布または成膜し、化学的機械的
研磨によって第１の膜および凸部を平坦化処理し、その
平坦化処理を行った後、第１の膜と同じ材質またはそれ
と互換性のある材質からなる第２の膜を形成すること
で、第１の膜の必要十分な平坦性を確保した上で、第２
の膜を形成してそれらの合計の膜厚を確保する（第１の
膜の化学的機械的研磨処理後の厚さと第２の膜の膜さと
の合計の厚さによって所定の厚さを確保する）ことがで
きると共に、その厚さは下地段差を形成している凸部の
平面的パターン構成の粗密の違いに因らず均一なものと
なる。

【００１７】ここで、上記の凸部は、半導体基板の表面
に成膜された膜をパターニングしてなるものとすること
が可能である。あるいは、半導体基板自体の表面をサブ
トラクト加工して形成されたものとすることも可能であ
る。

【００１８】また、上記の下地段差を、溝配線をダマシ
ン法によって形成するためのものとし、第２の膜の上に
レジストを塗布してこれをスルーホール（コンタクトホ
ール）またはビアホールを形成するためのパターンを形
成する工程を、さらに含むようにしてもよい。あるい
は、下地段差を、スルーホールまたはビアホールをダマ
シン法によって形成するためのものとし、第２の膜の上
にレジストを塗布して溝配線を形成するためのパターン
を形成する工程を、さらに含むようにしてもよい。いず
れにしても、本発明はデュアルダマシン法またはシング
ルダマシン法を用いる半導体装置の製造方法において好
適に利用することが可能である。

【００１９】また、上記の第１の膜および第２の膜を、
透明または半透明の材質からなるものとし、第１の膜の
厚さと第２の膜の厚さとの合計の厚さを、外部から所定
の波長の光を半導体基板に向けて照射した際の反射防止
の位相シフト条件を満足するように設定してもよい。す
なわち、例えば上記のようにレジストを第２の膜の上に
塗布してこれをフォトリソグラフィ法などによってパタ
ーニングする際や、第１の膜および第２の膜を平坦化膜
として用いてその第２の膜の上に例えば有機膜に顔料を
分散してなるカラーフィルタを付設してオンチップフィ
ルタ型の固体撮像素子を製造する場合などには、外部か
ら所定の波長の光を半導体基板に向けて照射した際の反
射防止を達成するために、位相シフト条件を満足するよ
うに第１の膜の厚さと第２の膜の厚さとの合計の厚さを
設定することが望ましい。

【００２０】その場合、さらに詳細には、第１の膜の厚
さを調節することによって、第１の膜の厚さと第２の膜
の厚さとの合計の厚さを調節するようにしてもよい。す
なわち、第２の膜を成膜する厚さについては固定的に所
定の膜厚に定めておき、第１の膜の厚さと第２の膜の厚
さとの合計の厚さが所定の目標値となるように、第１の
膜の厚さを調節するようにしてもよい。

【００２１】あるいは逆に、第２の膜の厚さを調節する
ことによって第１の膜の厚さと第２の膜の厚さとの合計
の厚さが所定の目標値となるようにしてもよい。

【００２２】または、第１の膜および第２の膜が、透明
または半透明の材質からなるものであり、第１の膜と第
２の膜とのそれぞれの厚さを、外部から所定の波長の光
を前記半導体基板に向けて照射した際の反射防止の位相
シフト条件を満足するように各々設定するようにしても
よい。このようにすることにより、例えば第１の膜と第
２の膜との界面における反射光や、それと半導体基板自
体の表面における反射光との干渉などに起因した光学的
な不都合を解消することが可能となる。

【００２３】また、上記の第１の膜が（従って、多くの
場合、第１の膜と同様の材質または互換性のある材質で
ある第２の膜も同様に）、有機膜または透明膜またはレ
ジストであるようにしてもよい。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２５】［第１の実施の形態］図１から図５までの
各図は、本発明の第１の実施の形態に係る半導体装置の
製造方法の主要な流れを表したものである。ここで、本
発明の第１の実施の形態に係る半導体装置は、この製造
方法によって具現化されるものであるから、以下、それ
らを併せて説明する。なお、図示の繁雑化を避けるため
に、例えばＳｉウェハのような半導体基板の内部に作り
込まれたトランジスタ等のような本発明の趣旨とは直接
的な関係性の薄い部位についてはその詳細な説明および
図示は省略する（これは以下の各実施の形態でも同様で
ある）。

【００２６】この第１の実施の形態では、本発明に係る
製造方法の最も主要な部分である、透明有機膜あるいは
その他の有機膜などからなる第１の膜（第１のＢＡＲＣ
または第１の有機膜など）を成膜してから第２の膜（第
２のＢＡＲＣまたは第２の有機膜など）を形成するまで
の工程についてを特に抜き出して説明する。

【００２７】図１（Ａ）に示したように、Ｓｉウェハの
ような半導体基板１の表面上に、層間絶縁膜２を形成す
る。この層間絶縁膜２としては、プラズマ成膜法によっ
て成膜される酸化シリコン（ＳｉＯ₂）膜、または燐
（Ｐ）、砒素（Ａｓ）、硼素（Ｂ）などをドープした酸
化シリコン膜、または弗素（Ｆ）をドープしたＦＳＧ
膜、あるいは、アリールエーテル（ＳｉＬＫ，ＦＬＡＲ
Ｅ等）をはじめとする有機低誘電体膜、またはキセロゲ
ル（ポーラスシリカ）等をはじめとする無機低誘電体膜
などが適用可能である。あるいは、この層間絶縁膜２は
Ｓｉウェハのような半導体基板１の表面を酸化させて形
成することなども可能である。

【００２８】続いて、図１（Ｂ）に示したように、後の
工程でフォトリソグラフィ法などによるパターニングに
よってハードマスクを形成するためのマスク材料膜３を
成膜する。このマスク材料膜３としては、後述するよう
なＣＭＰプロセスにおいてマスクあるいは研磨の進行を
緩和させるストッパー（またはバリア）として好適な材
質、すなわち後述する第１の膜５に対して所定の選択比
を確保することができる材質の（そのような耐研磨性を
備えた）膜が好適である。そのような材質の膜として
は、例えばＳｉＮ，ＳｉＣ，場合によってはその他にも
ＳｉＯ₂やＦＳＧ等を用いることが可能である。

【００２９】続いて、図２（Ａ）に示したように、マス
ク材料膜３をフォトリソグラフィ法などによってパター
ニングして、いわゆる下地段差となる配線溝やホールな
どの所定のパターンの開口を有するハードマスク４を形
成する。

【００３０】次いで、図２（Ｂ）に示したように、上記
のようにしてパターニングされたハードマスク４を含め
て半導体基板１の表面のほぼ全面または所定領域のほぼ
全面を覆うように、例えばＢＡＲＣまたは平坦化膜等と
して用いられる第１の膜５を塗布する。この第１の膜５
としては、例えばダマシン構造の半導体装置等の場合に
は、有機膜、またはレジスト露光用の光に対して実質的
な透明性を有する透明膜（光透過膜）、またはレジスト
などが適用可能であり、例えばカラーフィルタがオンチ
ップに形成された固体撮像装置等の場合には、撮影光
（一般に自然光や室内光）に対して実質的な透明性を有
する、チップの表面平坦化のための透明膜や有機透明
膜、または顔料を分散させてカラーフィルタを形成する
ためのベースとなる有機透明膜などが適用可能である。

【００３１】そして、図３（Ａ）に示したように、ハー
ドマスク４をストッパーとして用いて第１の膜５をＣＭ
Ｐ法によって研磨加工して、その第１の膜５およびハー
ドマスク４の平坦化を行う。そしてこのＣＭＰプロセス
によって所定の平坦さにまで平坦化された第１の膜５の
膜厚を測定する。この第１の膜５の測定値は、後の工程
で第２の膜６を形成する際にその第２の膜６の目標膜厚
となる。

【００３２】なお、この第１の膜５の膜厚を所定の目標
値になるようにＣＭＰプロセスを制御し、さらにそのＣ
ＭＰ法によって平坦化された後の第１の膜５の実際の膜
厚を測定して、その膜厚の実測値に基づいて第２の膜６
の膜厚の目標値を設定してその第２の膜６を形成するこ
とで、第１の膜５の膜厚と第２の膜６の膜厚との合計の
膜厚が所定の目標値と合致するようにしてもよい。ある
いは、第２の膜６の膜厚の設定は常に一定の値に固定し
ておき、その第２の膜６の膜厚を全体の膜厚（第１の膜
５の膜厚と第２の膜６の膜厚との合計膜厚）から差し引
くという逆算を行って第１の膜５の膜厚の目標値を設定
し、その目標値と合致するように第１の膜５の膜厚のみ
を制御（調節）することで、第１の膜５の膜厚と第２の
膜６の膜厚との合計の膜厚が所定の目標値と合致するよ
うにしてもよい。あるいは、第１の膜５の膜厚と第２の
膜６の膜厚とを、それぞれ独立して制御して、それらが
互いに独立した膜厚となるように加工することなども可
能である。

【００３３】また、そのような膜厚の目標値としては、
外部から所定の波長の光を半導体基板１に向けて照射し
た際の反射防止の位相シフト条件を満足するように設定
するようにしてもよい。

【００３４】すなわち、後述するようにレジスト８を第
２の膜６の上に塗布してこれをフォトリソグラフィ法な
どによってパターニングして、第２の膜６よりも上層に
配線やコンタクトホール（あるいはビアホールも同様）
などの所定のストラクチャー（構造物）を形成する場合
や、例えば図２０に一例を示したように、所定の厚さの
凸部としてハードマスク４の代りに例えばＡｌなどのメ
タル配線２０が表面上に形成された半導体基板１（半導
体チップなど）上に、第１の膜５および第２の膜６を平
坦化膜として形成し、その第２の膜６の上に例えば透明
有機膜に顔料（図示省略）を分散してなるカラーフィル
タ７を付設して、オンチップカラーフィルタ型の固体撮
像素子を製造する場合などには、外部から所定の波長の
光を半導体基板１に向けて照射した際の反射防止を達成
するために、位相シフト条件を満足するように第１の膜
５の厚さと第２の膜６の厚さとの合計の厚さを設定する
ことが極めて有効である。

【００３５】続いて、図３（Ｂ）に示したように、平坦
化された第１の膜５およびハードマスク４の上に第２の
膜６を形成する。このとき、第２の膜６の膜厚が上記の
ように設定された所定の目標膜厚となるように成膜をコ
ントロールするようにしてもよい。

【００３６】この第２の膜６としては、第１の膜５と同
じ材質またはそれと互換性のある材質からなるものとす
ることが望ましいが、それ以外の材質でも構わないこと
は言うまでもない。ここで、「互換性のある材質」と
は、例えば図２０に一例を示したようなオンチップ型の
カラーフィルタ７を備えた固体撮像素子用の半導体チッ
プにおいて、第１の膜５が、カラーフィルタ７を構成す
るための顔料を分散させるベースとして用いられる透明
有機膜の下地を平坦にするための平坦化膜である場合に
は、それと全く同じ材質ではなくとも、同じ機能または
特性（つまりこの例では顔料分散型のカラーフィルタ７
の下地として好適に用いられるという特性等）を有する
材質のものであれば適用可能である、という意味であ
る。なお、これは一例として固体撮像デバイスの半導体
チップの場合について説明したのであって、この他に
も、例えば半導体集積回路のチップなどに本実施の形態
の製造方法を適用する場合や、第１の膜５および第２の
膜６を反射防止用の位相シフト膜として用いる場合など
についても同様であることは言うまでもない。

【００３７】続いて、図４（Ａ）に示したように、第２
の膜６の上にレジスト８を塗布し、フォトリソグラフィ
法によって所定の位置に所定の形状の溝配線やコンタク
トホール（あるいはその他にもビアホールなどのような
層間接続用のホール）９を形成するエッチング工程の際
に用いられるレジストパターンを形成する。このとき、
第１の膜５および第２の膜６は、レジスト８の下塗り膜
（平坦化膜）として表面が十分に平坦化されているの
で、その上に塗布されたレジスト８は、パターン再現性
が極めて良好で精確なホールや溝配線等の精確なレジス
トパターンを形成することができる状態となっている。
なお、図４（Ａ）では、そのようなレジストのパターニ
ングの一例として、コンタクトホール９のような孔を穿
設するために用いられるレジストパターンを形成した場
合を示している。

【００３８】続いて、図４（Ｂ）に示したように、レジ
スト８に穿設された開口（孔）を通して、その部分の第
２の膜６、第１の膜５、層間絶縁膜２、ハードマスク４
をエッチングして、その後の工程で例えばＣｕやＡｌな
どの導電性に優れた金属等を埋め込むための孔や溝配線
を形成するための配線溝などを形成する。

【００３９】そして、図５に示したように、孔あるいは
配線溝（図５では配線溝は図示省略）などに例えばＣｕ
やＡｌなどの金属を埋め込むなどして、精確な形状のコ
ンタクトホール（に埋め込まれたプラグ）９あるいは溝
配線（図示省略）等を形成することができる。

【００４０】あるいは、図２０に示したような固体撮像
素子の半導体チップに本実施の形態の製造方法を適用す
る場合などには、第１の膜５と第２の膜６とを積層して
なる平坦化膜に要求される十分な平坦性を確保すること
ができると共に、反射防止作用のような光学的特性とし
て要求される位相シフト条件などについても、十分に満
たすことができる。

【００４１】［第２の実施の形態］次に、本発明に係る
第２の実施の形態の製造方法について説明する。なお、
説明の簡潔化を図るために、以下、第１の実施の形態と
同様の部位については同じ符号を付して説明する。

【００４２】まず、一般的な手法によって所定のトラン
ジスタ等の回路素子（図示省略）が形成されたＳｉウェ
ハのような半導体基板１上に、図６（Ａ）に示したよう
に、例えばＣＶＤ法によってＳｉＯ_x （シリコン酸化
膜）からなる第１の層間絶縁膜２１を形成する。

【００４３】続いて、図６（Ｂ）に示したように、第１
の層間絶縁膜２１にプラグ１１を埋め込むための孔をエ
ッチング法などによって穿設した後、プラグ１１の材料
膜として例えばＣＶＤ法によって、プラグ１１の孔の内
部も含めて半導体基板１の上ほぼ全面を覆うようにタン
グステン膜を成膜し、その後にＣＭＰ法によって表面研
磨を行うことなどによって、第１の層間絶縁膜２１に穿
設した孔にタングステンを埋め込んだ状態にして、半導
体基板１に設けられている上記のトランジスタ等の回路
素子に対して電気的（配線的）に接続されるタングステ
ン（Ｗ）からなるプラグ１１を形成する。あるいはこの
プラグ１１は、タングステン膜を半導体基板１の上ほぼ
全面に成膜した後に、第１の層間絶縁膜２１の上に平面
的に付着しているタングステン膜をエッチング除去する
などして形成してもよい。

【００４４】続いて、図７（Ａ）に示したように、例え
ば一般的なダマシン加工法によって、第１の層間絶縁膜
２１およびタングステンからなるプラグ１１の上に第２
の層間絶縁膜２２を成膜し、それに配線溝等を形成し、
その溝に例えばＣｕのような導電性の良好な金属を埋め
込むようにして、溝配線１９を形成する。

【００４５】続いて、図７（Ｂ）に示したように、溝配
線１９のＣｕの拡散を防止するための、例えばＳｉＮか
らなる拡散防止膜１２を形成し、さらに図８（Ａ）に示
したように、第１のＳｉＯ₂膜１３、有機低誘電膜１
５、第２のＳｉＯ₂膜１４、ＳｉＮ膜１６を、この順で
下層から上層へと積層形成して行く。次いで、図８
（Ｂ）に示したように、この段階で最上層のＳｉＮ膜１
６をフォトリソグラフィ法などによってパターニングし
て、ハードマスク４を形成する。

【００４６】続いて、図９（Ａ）に示したように、この
段階で最上層である第２のＳｉＯ₂膜１４の表面および
ハードマスク４の上に、例えば有機膜からなる第１の膜
（第１のＢＡＲＣあるいは第１の有機膜）５を成膜す
る。そしてその第１の膜５およびハードマスク４をＣＭ
Ｐ法によって研磨加工して、それらの表面を、図９
（Ｂ）に示したように平坦化する。

【００４７】続いて、平坦化された第１の膜５およびハ
ードマスク４の上に、図１０（Ａ）に示したように第２
の膜６を形成する。このとき、第１の実施の形態と同様
に、第２の膜６の膜厚があらかじめ設定された所定の目
標膜厚となるように成膜をコントロールするようにして
もよい。あるいは第１の膜５のＣＭＰ加工後の膜厚を所
定の値となるように制御しておいてよいことについて
も、第１の実施の形態と同様である。

【００４８】そしてその第２の膜６の上にレジスト８を
塗布し、フォトリソグラフィ法によって所定の位置に所
定の形状のコンタクトホールのような孔のレジストパタ
ーンを、図１０（Ｂ）に示したように形成する。このと
き、第１の膜５および第２の膜６は、レジスト８の下塗
り膜として平坦化されているので、その上に塗布された
レジスト８はパターン再現性が極めて良好で精確なレジ
ストパターンを形成することが可能な状態となってい
る。なお、図１０（Ｂ）では、そのようなレジストパタ
ーンの一例としてコンタクトホール９の孔を穿設するた
めに用いられるパターンを形成した場合を示している。

【００４９】続いて、エッチング法などにより、図１１
（Ａ）に示したように、第２のＳｉＯ₂膜１４を貫通し
て有機低誘電膜１５の上面にまで達する孔を穿設する。

【００５０】そしてさらに、図１１（Ｂ）に示したよう
に、レジスト８および第２の膜６の除去と有機低誘電膜
１５を貫通する孔の穿設との両方を一つのエッチングプ
ロセスで行う。このときのエッチング加工法としては、
図１１（Ａ）〜図１１（Ｂ）で垂直方向のみにエッチバ
ックが進む異方性エッチング法などを好適に用いること
が可能である。

【００５１】続いて、図１２（Ａ）に示したように、ハ
ードマスク４（およびその下の第２のＳｉＯ₂膜１４）
をマスクとして用いて、例えば異方性エッチング法など
によって図１１（Ｂ）〜図１２（Ａ）で垂直方向にエッ
チバックを進めて行き、例えば第２のＳｉＯ₂膜１４お
よび有機低誘電膜１５に亘る高さ（深さ）の配線溝と、
第１のＳｉＯ₂膜１３を貫通する孔との、両方を一度の
プロセスで形成する。その後、図１２（Ｂ）に示したよ
うにハードマスク４を除去する。

【００５２】そして、図１３に示したように、上記の配
線溝および孔に例えばＣｕまたはＡｌのような金属１８
をダマシン加工法などによって埋め込んで、所定の形状
の溝配線１０およびコンタクトホール（に埋め込まれた
プラグ）９を形成することができる。このようにして形
成された溝配線１０およびコンタクトホール（に埋め込
まれたプラグ）９は、抜き出して示すと図１４の斜視図
のようなものとなっている。

【００５３】なお、この第２の実施の形態では、コンタ
クトホール９の上に溝配線１０を形成した構造について
説明したが、これとは逆に、図１５の斜視図に一例を示
したように、溝配線１０の上にコンタクトホール９を形
成した構造についても、本実施の形態に係る製造方法を
適用することが可能である。

【００５４】［第３の実施の形態］次に、本発明に係る
第３の実施の形態の製造方法について説明する。なお、
説明の簡潔化を図るために、以下、第１の実施の形態や
第２の実施の形態と同様の部位については同じ符号を付
して説明する。

【００５５】図１６（Ａ）に示したように、まず、一般
的な手法によって所定のトランジスタ等の回路素子（図
示省略）が形成されたＳｉウェハのような半導体基板１
上に、例えばＣＶＤ法によって、例えばＳｉＯ_x からな
る第１の層間絶縁膜２１を形成する。

【００５６】そして半導体基板１に設けられている上記
のトランジスタ等の回路素子に対して電気的（配線的）
に接続されるタングステン（Ｗ）からなるプラグ１１
を、例えば第１の層間絶縁膜２１に孔をエッチング法な
どによって穿設した後、ＣＶＤ法によってタングステン
膜を半導体基板１の上ほぼ全面を覆うように成膜し、そ
の後にＣＭＰ法によって表面研磨を行うことなどによっ
て、第１の層間絶縁膜２１に穿設した孔にタングステン
を埋め込むようにして形成する。あるいはこのプラグ１
１は、タングステン膜を半導体基板１の上ほぼ全面に成
膜した後に、第１の層間絶縁膜２１の上に平面的に付着
しているタングステン膜をエッチング除去するなどして
形成してもよい。

【００５７】続いて、例えば一般的なダマシン加工法に
よって、第１の層間絶縁膜２１およびタングステンから
なるプラグ１１の上に第２の層間絶縁膜２２を成膜し、
それに配線溝等を形成し、その溝に例えばＣｕのような
導電性の良好な金属を埋め込むようにして、溝配線１９
を形成する。

【００５８】続いて、溝配線１９のＣｕの拡散を防止す
るための、例えばＳｉＮからなる拡散防止膜１２を形成
し、さらにその上に、有機低誘電膜１５、ＦＳＧ膜１
７、ハードマスク４の材料膜であるＳｉＮ膜（第２の実
施の形態のＳｉＮ膜１６と同様）を、この順で下層から
上層へと積層して行く。次いで段階で最上層のＳｉＮ膜
をフォトリソグラフィ法などによってパターニングし
て、所定のパターンのハードマスク４を形成する。

【００５９】続いて、図１６（Ｂ）に示したように、こ
の段階で最上層であるＦＳＧ膜１７の表面およびハード
マスク４の上に、例えば有機膜からなる第１の膜（第１
のＢＡＲＣあるいは第１の有機膜）５を成膜する。そし
てその第１の膜５およびハードマスク４をＣＭＰ法によ
って研磨加工して、それらの表面を、図１７（Ａ）に示
したように平坦化する。

【００６０】続いて、平坦化された第１の膜５およびハ
ードマスク４の上に、図１７（Ｂ）に示したように第２
の膜６を形成する。このとき、第１の実施の形態や第２
の実施の形態と同様に、第２の膜６の膜厚があらかじめ
設定された所定の目標膜厚となるように成膜をコントロ
ールするようにしてもよい。あるいは第１の膜５のＣＭ
Ｐ加工後の膜厚を所定の値となるように制御しておいて
よいことも、第１の実施の形態や第２の実施の形態と同
様である。

【００６１】そしてその第２の膜６の上にレジスト８を
塗布し、フォトリソグラフィ法によって所定の位置に所
定の形状のコンタクトホール９のレジストパターン（あ
るいは溝配線１０のレジストパターンも可能）を形成す
る。このとき、第１の膜５および第２の膜６は、レジス
ト８の下塗り膜として平坦化されているので、その上に
塗布されたレジスト８はパターン再現性が極めて良好で
精確なコンタクトホール９のパターンや溝配線１０等の
パターンを形成することが可能な状態となっている。

【００６２】続いて、エッチング法などにより、図１８
（Ａ）に示したように第２の膜６および第１の膜５なら
びにＦＳＧ膜１７を貫通して有機低誘電膜１５の上面に
まで達する孔を穿設する。

【００６３】続いて、図１８（Ｂ）に示したように、レ
ジスト８および第２の膜６ならびに第１の膜５の除去と
有機低誘電膜１５を貫通して拡散防止膜１２の表面にま
で達する孔の穿設とＦＳＧ膜１７のエッチングバックと
を一つのエッチングプロセスで行う。このときのエッチ
ング加工法としては、図１８（Ａ）〜図１８（Ｂ）で垂
直方向のみにエッチバックが進む異方性エッチング法な
どを好適に用いることが可能である。そしてその後、Ｓ
ｉＮ膜からなるハードマスク４および拡散防止膜１２の
選択的エッチングを行って、ハードマスク４を除去する
と共に拡散防止膜１２を貫通する孔を穿設する。

【００６４】続いて、図１９に示したように、上記のよ
うにして形成された配線溝および孔に、例えばＣｕまた
はＡｌのような金属１８をダマシン加工法などによって
埋め込んで、所定の形状の溝配線１０およびコンタクト
ホール９（に埋め込まれたプラグ）を形成することがで
きる。

【００６５】なお、この第３の実施の形態では、コンタ
クトホール９の上に溝配線１０を形成した構造について
説明したが、これとは逆に、溝配線１０の上にコンタク
トホール９を形成した構造についても本実施の形態に係
る製造方法を適用することが可能であることは、第２の
実施の形態と同様である。

【００６６】［比較例］ここで、比較例として、成膜さ
れただけの状態で第１の膜５の上にレジスト８を塗布し
てそれを露光してパターニングを行うと、図２１に一例
を示したように、ハードマスク４が段差を生じさせる凸
部として所定のパターンで粗密に突出して分布している
半導体基板１上に成膜される第１の膜５には、パターン
が粗の部分と密の部分とで膜厚に無視できない差（ばら
つき）が生じるので、これに起因して、レジスト８の正
確なパターニングができなくなる。

【００６７】また、そのようなハードマスク４のパター
ンの粗密に依存した第１の膜５の膜厚のばらつきが生じ
ることに起因して、ＣＭＰ加工のプロセスでは第１の膜
５のうち最も薄い部分の膜厚の高さにまで第１の膜５お
よびハードマスク４を研磨しなければならないので、所
望の膜厚を確保することができなくなる（所定の膜厚が
得られない）。

【００６８】あるいは、図２２に一例を示したように、
第１の膜５が最も薄くなる部分の膜厚が所定の目標膜厚
以上になるように、あらかじめマージンを見込んで第１
の膜５を十分に厚く形成すると共に、ハードマスク４
（の凸部としての段差の高さ）をその厚さに対応した厚
いものとしておくことなどについても、本発明者らは検
討した。しかしながら、このような手法では、ＣＭＰ加
工プロセスが極めて長時間なものとなってしまうという
不都合や、エッチングのようなサブトラクト加工法によ
ってパターニングしなければならないハードマスク４自
体のパターンのアスペクト比が極めて高くなってしま
い、その精確なパターニングを行うことが極めて困難な
ものとなる。このため、高アスペクト比の配線やコンタ
クトホールなどをエッチングのようなサブトラクト加工
法によらずに精確にパターニングすることができるとい
う（言うなればアディティブ加工法である）ダマシン加
工法を用いることによる本来のメリットが、ここで帳消
しになってしまう。

【００６９】また、例えば有機膜やＢＡＲＣのような第
１の膜５の材質は一般に、例えばＳｉＮからなるハード
マスク４と比較して、ＣＭＰによる研磨に対して耐研磨
性が低くて膜厚の精確な制御が困難であり、また表面が
荒れやすい傾向にあるので、そのような有機膜やＢＡＲ
Ｃのみに対して（ハードマスク４をストッパーとして用
いることなく）ＣＭＰ加工を行うと、図２３に模式的に
示したように、その第１の膜５の表面が荒れたり膜厚が
不均一になるなどの虞がある。このため、あらかじめ厚
めに第１の膜５を成膜しておき、ＣＭＰによる研磨がハ
ードマスク４にまで至るよりも前に所定の膜厚に達した
ときにその研磨を停止して、所定の厚さを確保しようと
しても、その段階では透明有機膜やＢＡＲＣのような第
１の膜５の表面は荒れた状態であったり不均一な膜厚と
なっているなどして、実質的に未だ使い物にならない状
態である場合が多い。従って、このような手法も現実的
ではない。

【００７０】このように、本発明による第１ないし第３
の実施の形態に係る製造方法以外の手法や、従来から一
般的に知られていた手法などでは、本発明による第１な
いし第３の実施の形態に係る製造方法のような均一な膜
厚で必要十分な厚さを有するＢＡＲＣや有機膜などを形
成することは困難あるいは不可能であった。

【００７１】しかし、上述のように、本発明による第１
ないし第３の実施の形態に係る製造方法によれば、均一
な膜厚で必要十分な厚さを有するＢＡＲＣや有機膜など
を確実に形成することができる。

【００７２】なお、第１の膜５の下地段差となる凸部と
しては、上記のような半導体基板１上に成膜されたＳｉ
Ｎ膜などをエッチング法などによりパターニングしてな
るハードマスク４の他にも、例えば半導体基板１自体の
表面をエッチング法（ドライエッチングまたはウェット
エッチングなど）のようなサブトラクト法によって加工
してなる素子やメタル配線２０などによる段差を有する
ストラクチャーなどもあり得る。従って、このような半
導体基板１自体の表面を加工してなるストラクチャー等
による凸部やその他の配線等を表面に有する半導体装置
の製造方法などにも本発明を適用することが可能であ
る。

【００７３】

【発明の効果】以上説明したように、請求項１ないし１
０のいずれかに記載の半導体装置の製造方法または請求
項１１ないし１８のいずれかに記載の半導体装置によれ
ば、所定の高さの凸部による下地段差が形成されている
半導体基板の表面に、所定の化学的機械的研磨に対する
耐研磨性が上記の凸部の材質よりも低い材質からなる第
１の膜を塗布または成膜し、化学的機械的研磨によって
第１の膜および凸部を平坦化処理し、その平坦化処理を
行った後、第１の膜と同じ材質またはそれと互換性のあ
る材質からなる第２の膜を形成するようにしたので、第
１の膜の化学的機械的研磨処理後の厚さと第２の膜の膜
さとの合計の厚さによって所定の必要十分な厚さを確保
することができると共に、その厚さは下地段差を形成し
ている凸部の平面的パターン構成の粗密の違いに因らず
半導体基板上のどの位置でも均一なものとすることがで
き、延いては例えばダマシン構造を有する半導体装置の
歩留りの向上およびスループットの改善ならびにそれら
による製造コストの低廉化等を達成することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法の主要な流れの一部を表した図である。

【図２】図１に続いて本発明の第１の実施の形態に係る
半導体装置の製造方法の主要な流れの一部を表した図で
ある。

【図３】図２に続いて本発明の第１の実施の形態に係る
半導体装置の製造方法の主要な流れの一部を表した図で
ある。

【図４】図３に続いて本発明の第１の実施の形態に係る
半導体装置の製造方法の主要な流れの一部を表した図で
ある。

【図５】図４に続いて本発明の第１の実施の形態に係る
半導体装置の製造方法の主要な流れの一部を表した図で
ある。

【図６】本発明の第２の実施の形態に係る製造方法にお
けるプロセスの一部分を表した図である。

【図７】図６に続いて第２の実施の形態に係る製造方法
におけるプロセスの一部分を表した図である。

【図８】図７に続いて第２の実施の形態に係る製造方法
におけるプロセスの一部分を表した図である。

【図９】図８に続いて第２の実施の形態に係る製造方法
におけるプロセスの一部分を表した図である。

【図１０】図９に続いて第２の実施の形態に係る製造方
法におけるプロセスの一部分を表した図である。

【図１１】図１０に続いて第２の実施の形態に係る製造
方法におけるプロセスの一部分を表した図である。

【図１２】図１１に続いて第２の実施の形態に係る製造
方法におけるプロセスの一部分を表した図である。

【図１３】図１２に続いて第２の実施の形態に係る製造
方法におけるプロセスの一部分を表した図である。

【図１４】第２の実施の形態に係る製造方法によって形
成された溝配線およびコンタクトホール（に埋め込まれ
たプラグ）を抜き出して示した斜視図である。

【図１５】図１４に続いて第２の実施の形態に係る製造
方法によって形成された溝配線およびコンタクトホール
（に埋め込まれたプラグ）のバリエーションを抜き出し
て示した斜視図である。

【図１６】本発明の第３の実施の形態に係る製造方法に
おけるプロセスの一部分を表した図である。

【図１７】図１６に続いて第３の実施の形態に係る製造
方法におけるプロセスの一部分を表した図である。

【図１８】図１７に続いて第３の実施の形態に係る製造
方法におけるプロセスの一部分を表した図である。

【図１９】図１８に続いて第３の実施の形態に係る製造
方法におけるプロセスの一部分を表した図である。

【図２０】第１の実施の形態に係る製造方法をオンチッ
プフィルタ型の固体撮像素子に適用した場合の一例を表
した図である。

【図２１】比較例として、本発明による各実施の形態以
外の製造方法または従来から一般的に知られていた手法
による製造方法を表した図である。

【図２２】比較例として、本発明による各実施の形態以
外の製造方法または従来から一般的に知られていた手法
による製造方法を表した図である。

【図２３】比較例として、本発明による各実施の形態以
外の製造方法または従来から一般的に知られていた手法
による製造方法を表した図である。

【符号の説明】

１…半導体基板、２…層間絶縁膜、４…ハードマスク、
５…第１の膜、６…第２の膜、７…カラーフィルタ、８
…レジスト、９…コンタクトホール、１０…溝配線

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 JJ08 JJ11 JJ19 KK01 KK11 MM01 MM02 QQ04 QQ08 QQ09 QQ16 QQ28 QQ31 QQ37 QQ48 RR04 RR06 RR11 RR21 TT04 XX01 XX34 5F046 HA07 PA07

Claims (18)

【特許請求の範囲】
1. 【請求項１】 所定の高さの凸部による下地段差が形成
   されている半導体基板の表面に、所定の化学的機械的研
   磨に対する耐研磨性が前記凸部の材質よりも低い材質か
   らなる第１の膜を塗布または成膜する工程と、 前記化学的機械的研磨によって前記第１の膜および前記
   凸部を平坦化処理する工程と、 前記平坦化処理を行った後、前記第１の膜と同じ材質ま
   たはそれと互換性のある材質からなる第２の膜を形成す
   る工程とを含んだことを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 前記凸部が、前記半導体基板の表面に成
   膜された膜をパターニングしてなるものであることを特
   徴とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】 前記凸部が、前記半導体基板自体の表面
   をサブトラクト加工して形成されたものであることを特
   徴とする請求項１記載の半導体装置の製造方法。
4. 【請求項４】 前記下地段差が、溝配線をダマシン法に
   よって形成するためのものであり、 前記第２の膜の上にレジストを塗布し、スルーホールま
   たはビアホールを形成するためのパターンを形成する工
   程を、さらに含むことを特徴とする請求項１記載の半導
   体装置の製造方法。
5. 【請求項５】 前記下地段差が、スルーホールまたはビ
   アホールをダマシン法によって形成するためのものであ
   り、 前記第２の膜の上にレジストを塗布し、溝配線を形成す
   るためのパターンを形成する工程を、さらに含むことを
   特徴とする請求項１記載の半導体装置の製造方法。
6. 【請求項６】 前記第１の膜および前記第２の膜が、透
   明または半透明の材質からなるものであり、 前記第１の膜の厚さと前記第２の膜の厚さとの合計の厚
   さを、外部から所定の波長の光を前記半導体基板に向け
   て照射した際の反射防止の位相シフト条件を満足するよ
   うに設定することを特徴とする請求項１記載の半導体装
   置の製造方法。
7. 【請求項７】 前記第１の膜の厚さを調節することによ
   って前記第１の膜の厚さと前記第２の膜の厚さとの合計
   の厚さを調節することを特徴とする請求項６記載の半導
   体装置の製造方法。
8. 【請求項８】 前記第２の膜の厚さを調節することによ
   って前記第１の膜の厚さと前記第２の膜の厚さとの合計
   の厚さを調節することを特徴とする請求項６記載の半導
   体装置の製造方法。
9. 【請求項９】 前記第１の膜および前記第２の膜が、透
   明または半透明の材質からなるものであり、 前記第１の膜と前記第２の膜とのそれぞれの厚さを、外
   部から所定の波長の光を前記半導体基板に向けて照射し
   た際の反射防止の位相シフト条件を満足するように各々
   設定することを特徴とする請求項１記載の半導体装置の
   製造方法。
10. 【請求項１０】 前記第１の膜が、透明膜または有機膜
    またはレジストであることを特徴とする請求項１記載の
    半導体装置の製造方法。
11. 【請求項１１】 半導体基板の表面に所定の高さの凸部
    による下地段差が形成されており、前記凸部を含めて前
    記半導体基板の表面に、所定の化学的機械的研磨に対す
    る耐研磨性が前記凸部の材質よりも低い材質からなる第
    １の膜が設けられている半導体装置であって、 前記化学的機械的研磨によって前記第１の膜および前記
    凸部が平坦化されており、その平坦化された第１の膜お
    よび凸部の上に、前記第１の膜と同じ材質またはそれと
    互換性のある材質からなる第２の膜が形成されているこ
    とを特徴とする半導体装置。
12. 【請求項１２】 前記凸部が、前記半導体基板の表面に
    成膜された膜をパターニングしてなるものであることを
    特徴とする請求項１１記載の半導体装置。
13. 【請求項１３】 前記凸部が、前記半導体基板自体の表
    面をサブトラクト加工して形成されたものであることを
    特徴とする請求項１１記載の半導体装置。
14. 【請求項１４】 前記第１の膜および前記第２の膜が、
    透明または半透明の材質からなるものであり、 前記第１の膜の厚さと前記第２の膜の厚さとの合計の厚
    さが、外部から所定の波長の光を前記半導体基板に向け
    て照射した際の反射防止の位相シフト条件を満足するよ
    うに設定されていることを特徴とする請求項１１記載の
    半導体装置。
15. 【請求項１５】 前記第１の膜の厚さを調節することに
    よって前記第１の膜の厚さと前記第２の膜の厚さとの合
    計の厚さが前記反射防止の位相シフト条件を満足するよ
    うに調節されていることを特徴とする請求項１４記載の
    半導体装置。
16. 【請求項１６】 前記第２の膜の厚さを調節することに
    よって前記第１の膜の厚さと前記第２の膜の厚さとの合
    計の厚さが前記反射防止の位相シフト条件を満足するよ
    うに調節されていることを特徴とする請求項１４記載の
    半導体装置。
17. 【請求項１７】 前記第１の膜および前記第２の膜が、
    透明または半透明の材質からなるものであり、 前記第１の膜と前記第２の膜とのそれぞれの厚さが、外
    部から所定の波長の光を前記半導体基板に向けて照射し
    た際の反射防止の位相シフト条件を満足するように各々
    設定されていることを特徴とする請求項１１記載の半導
    体装置。
18. 【請求項１８】 前記第１の膜が、透明膜または有機膜
    またはレジストであることを特徴とする請求項１１記載
    の半導体装置。