KR20150082460A - 반도체 디바이스, 집적 회로 및 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스, 집적 회로 및 반도체 디바이스 제조 방법 Download PDF

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프란츠 히를레르
마틴 비엘르메이어
마르쿠스 준델
피터 이르시글러
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Abstract

반도체 디바이스는 제 1 주 표면을 갖는 반도체 몸체 내 트랜지스터를 포함한다. 트랜지스터는 소스 영역과, 드레인 영역과, 채널 영역과, 드리프트 구역과, 소스 영역에 전기적으로 연결되는 소스 콘택트와, 드레인 영역에 전기적으로 연결되는 드레인 콘택트와, 채널 영역에서의 게이트 전극을 포함한다. 채널 영역 및 드리프트 구역은 제 1 방향을 따라 소스 영역과 드레인 영역 사이에 배치되고, 제 1 방향은 제 1 주 표면에 평행하다. 채널 영역은 제 1 방향을 따라 연장하는 제 1 릿지의 형상을 갖는다. 소스 콘택트와 드레인 콘택트 중 하나의 콘택트는 제 1 주 표면에 인접하고, 소스 콘택트와 드레인 콘택트 중 다른 콘택트는 제 1 주 표면에 마주하는 제 2 주 표면에 인접한다.

Description

반도체 디바이스, 집적 회로 및 반도체 디바이스 제조 방법{SEMICONDUCTOR DEVICE, INTEGRATED CIRCUIT AND METHOD OF FORMING A SEMICONDUCTOR DEVICE}
자동차 및 산업 전자 장치에서 흔히 채용되는 전력 트랜지스터는 고압 차단 능력을 보장하면서 낮은 온-상태 저항(on-state resistance, Ron)를 필요로 한다. 예를 들면, MOS("metal oxide semiconductor(금속 산화물 반도체))" 전력 트랜지스터는 응용 요건에 따라서, 몇십 내지 몇백이나 몇천 볼트의 드레인-소스 전압 Vds를 차단할 수 있어야 한다. 통상적으로 MOS 전력 트랜지스터는 약 2 내지 20 V의 전형적인 게이트-소스 전압에서 몇 백 암페어까지 올라갈 수 있는 매우 큰 전류를 처리한다.
전류 흐름이 주로 반도체 기판의 주 표면에 평행하게 일어나는 측면 전력 디바이스(lateral power devices)는 스위치, 브릿지 및 제어 회로와 같은 컴포넌트를 더 많이 집적하는 집적 회로에서 유용하다.
예를 들면, 전력 트랜지스터는 인덕터를 통해 전류를 절환하는 DC/DC 또는 AC/AC 변환기에서 사용될 수 있다. 이러한 변환기에서, 수 kHz부터 수 MHz까지 범위의 주파수가 이용된다. 스위칭 손실을 줄이기 위해, 전력 트랜지스터에서 캐패시턴스를 최소화하려 시도하고 있다. 이러한 시도는 결국 스위칭 능력을 가속화시킬 수 있다.
더 높은 전류에서, 소스와 드레인 영역이 접촉될 가능성이 제한되어 있기 때문에, 소스와 드레인 영역이 제 1의 주 표면으로부터 접촉될 때 문제가 일어날 수 있다. 이러한 이유 때문에, 의사-수직 반도체 디바이스(a quasi-vertical semiconductor device)를 제공하려 시도하고 있다.
본 발명의 목적은 성능이 증가된 의사-수직 반도체 디바이스를 제공하는 것이다. 다른 목적은 그러한 디바이스를 제조하는 방법을 제공하는 것이다.
실시예에 따르면, 반도체 디바이스는 제 1 주 표면을 갖는 반도체 몸체 내 트랜지스터를 포함한다. 트랜지스터는 소스 영역과, 드레인 영역과, 채널 영역과, 드리프트 구역과, 소스 영역에 전기적으로 연결되는 소스 콘택트와, 드레인 영역에 전기적으로 연결되는 드레인 콘택트와, 채널 영역에서의 게이트 전극을 포함하며, 채널 영역 및 드리프트 구역은 제 1 방향을 따라 소스 영역과 드레인 영역 사이에 배치되고, 제 1 방향은 제 1 주 표면에 평행하며, 채널 영역은 제 1 방향을 따라 연장하는 제 1 릿지의 형상을 갖는다. 소스 콘택트와 드레인 콘택트 중 하나의 콘택트는 제 1 주 표면에 인접하고, 소스 콘택트와 드레인 콘택트 중 다른 콘택트는 제 1 주 표면에 마주하는 제 2 주 표면에 인접한다.
다른 실시예에 따르면, 집적 회로는 각기 제 1 주 표면을 갖는 반도체 몸체 내 제 1 및 제 2 트랜지스터를 포함한다. 각각의 제 1 및 제 2 트랜지스터는 소스 영역과, 드레인 영역과, 채널 영역과, 드리프트 구역과, 소스 영역에 전기적으로 연결되는 소스 콘택트와, 드레인 영역에 전기적으로 연결되는 드레인 콘택트와, 채널 영역에서의 게이트 전극을 포함한다. 채널 영역 및 드리프트 구역은 제 1 방향을 따라 소스 영역과 드레인 영역 사이에 배치된다. 제 1 방향은 제 1 주 표면에 평행하다. 채널 영역은 제 1 방향을 따라 연장하는 제 1 릿지의 형상을 갖는다. 소스 콘택트와 드레인 콘택트 중 하나의 콘택트는 제 1 주 표면에 인접하고, 소스 콘택트와 드레인 콘택트 중 다른 콘택트는 제 1 주 표면에 마주하는 제 2 주 표면에 인접한다.
실시예에 따르면, 반도체 디바이스를 제조하는 방법은 제 1 주 표면을 갖는 반도체 몸체에 트랜지스터를 형성하는 단계를 포함한다. 방법은 제 1 주 표면에 인접한 소스 영역 및 드레인 영역을 형성하는 단계와, 제 1 주 표면에 인접한 채널 영역 및 드리프트 구역을 형성하는 단계와, 소스 영역과 드레인 영역 사이에서 게이트 전극을 형성하는 단계와, 게이트 트렌치를 제 1 주 표면에 형성하여 포함하는 게이트 전극을 형성하는 단계와, 제 1 주 표면으로부터 제 1 주 표면에 마주하는 제 2 주 표면으로 연장하는 콘택트 개구를 형성하는 단계를 포함한다.
본 기술에서 통상의 지식을 가진 자들은 다음의 상세한 설명을 읽어보고 첨부 도면을 검토하면 부가적인 특징 및 장점을 인식할 것이다.
첨부의 도면은 본 발명의 실시예의 더 많은 이해를 제공하기 위해 포함되어 있으며 그리고 본 명세서에 포함되어 본 명세서의 일부를 구성한다. 도면은 본 발명의 실시예를 예시하며 설명과 함께 원리를 설명하는 역할을 한다. 본 발명의 다른 실시예와 많은 의도된 장점은 다음의 상세한 설명을 참조하여 더 잘 이해가 될 때 쉽게 인식될 것이다. 도면의 구성요소는 반드시 서로에 대해 축척된 것은 아니다. 유사한 참조 부호는 대응하는 유사 부품을 지정한다.
도 1a는 실시예에 따른 반도체 디바이스의 평면도를 도시한다.
도 1b는 실시예에 따른 반도체 디바이스의 횡단면도를 도시한다.
도 1c는 다른 실시예에 따른 반도체 디바이스의 횡단면도를 도시한다.
도 1d는 도 1b 또는 도 1c에 각기 도시된 횡단면도에 대해 직교방향으로 절취한 횡단면도를 도시한다.
도 1e는 도 1b 및 도 1c에 각기 도시된 횡단면도에 대해 직교방향으로 절취한 상이한 횡단면도를 도시한다.
도 2a는 실시예에 따른 집적 회로의 실시예를 도시한다.
도 2b는 다른 실시예에 따른 집적 회로의 횡단면도를 도시한다.
도 2c는 실시예에 따른 집적 회로의 횡단면도를 도시한다.
도 3a는 실시예에 따른 반도체 디바이스의 횡단면도를 도시한다.
도 3b는 실시예에 따른 반도체 디바이스의 횡단면도를 도시한다.
도 3c는 실시예에 따른 반도체 디바이스의 횡단면도를 도시한다.
도 4는 실시예에 따른 반도체 디바이스를 형성하는 방법의 플로우차트를 예시한다.
도 5a는 실시예에 따른 반도체 디바이스의 횡단면도를 도시한다.
도 5b는 다른 실시예에 따른 반도체 디바이스의 횡단면도를 도시한다.
도 5c는 실시예에 따른 반도체 디바이스를 형성하는 방법의 플로우차트이다.
도 6a 내지 도 6c는 실시예에 따른 반도체 디바이스의 평면도를 도시한다.
도 7a 내지 도 7d는 실시예에 따른 반도체 디바이스를 제조하는 방법을 수행할 때 반도체 디바이스의 횡단면도를 도시한다.
도 8a 내지 도 8d는 실시예에 따른 반도체 디바이스를 제조하는 방법을 수행할 때 반도체 디바이스의 횡단면도를 예시한다.
다음의 상세한 설명에서, 상세한 설명의 일부를 구성하면서 본 발명이 실시될 수 있는 특정한 실시예를 예시하여 도시되는 첨부 도면이 참조된다. 이와 관련하여, "상단", "하단", "정면", "후면", "선두", "말미" 등과 같은 방향 용어는 기술되는 도면의 방향을 참조하여 사용된다. 본 발명의 실시예의 컴포넌트가 많은 여러 방향으로 배치될 수 있기 때문에, 방향 용어는 예시를 목적으로 사용되며 어떤 방식으로든 제한하는 것은 아니다. 다른 실시예가 활용될 수 있고 청구범위에 의해 정의된 범위를 일탈하지 않고도 구조적이거나 논리적인 변동이 이루어질 수 있음은 물론이다.
실시예의 설명은 한정하는 것이 아니다. 특히, 이하에서 기술되는 실시예의 요소는 상이한 실시예의 요소와 조합될 수 있다.
다음의 설명에서 사용되는 "웨이퍼", "기판" 또는 "반도체 기판"이라는 용어는 반도체 표면을 갖는 어느 반도체-기반 구조라도 포함할 수 있다. 웨이퍼 및 구조는 실리콘, 실리콘-온-절연체(silicon-on-insulator, SOI), 실리콘-온-사파이어(silicon-on sapphire, SOS), 도핑된 반도체 및 도핑되지 않은 반도체, 베이스 반도체 파운데이션(a base semiconductor foundation)에 의해 지원되는 실리콘의 에피택셜 층, 및 기타 반도체 구조를 포함하는 것으로 이해될 것이다. 반도체는 실리콘을 기반으로 할 필요는 없다. 반도체는 실리콘-게르마늄, 게르마늄, 또는 갈륨 비소일 수도 있다. 다른 실시예에 따르면, 실리콘 카바이드(silicon carbide, SiC) 또는 갈륨 나이트라이드(gallium nitride, GaN)로 반도체 기판 물질을 형성할 수 있다.
"반도체 몸체"라는 용어는 앞에서 언급한 기판의 예 중 어느 것일 수 있다. 구체적으로, 이러한 용어는 반도체 층을 말할 수 있고, 특히 반도체 디바이스의 컴포넌트가 제조될 수 있는 단결정 반도체 층을 말할 수 있다. 예를 들면, "반도체 몸체"라는 용어는 계층 구조 중 일부 또는 SOI 기판의 일부를 말할 수 있다.
본 명세서에서 사용된 것으로서 "측면"과 "수평"이라는 용어는 반도체 기판 또는 반도체 몸체의 제 1 표면에 평행한 방향을 기술하는 것으로 의도한다. 이것은 예를 들어 웨이퍼 또는 다이의 표면일 수 있다.
본 명세서에서 사용되는 것으로서 "수직"이라는 용어는 반도체 기판 또는 반도체 몸체의 제 1 표면에 직교하여 배열된 방향을 기술하는 것으로 의도한다.
본 명세서에서 사용되는 것으로서, "갖는", "포함하는", 및 "구비하는" 등의 용어는 언급된 요소 또는 특징의 존재를 나타내되, 추가적인 요소 또는 특징을 배제하지 않는 개방형 용어이다. 관사 "하나", "한" 그리고 "그"는 맥락이 그렇지 않다고 분명하게 표시하지 않는 한, 복수는 물론이고 단수를 포함하는 것으로 의도된다.
본 명세서에서 채용되는 것으로서, "결합된" 및/또는 "전기적으로 결합된"이라는 용어는 요소들이 반드시 직접적으로 함께 결합된 것을 의미하는 것으로 의미하지 않으며 - 중간에 끼는 요소는 "결합된" 또는 "전기적으로 결합된" 요소들 사이에서 제공될 수 있다. "전기적으로 연결된"이라는 용어는 서로 전기적으로 연결된 요소들 사이에서 낮은-오믹의 전기적인 연결을 기술하는 것으로 의도한다.
도면과 상세한 설명에서는 도우핑 타입 "n" 또는 "p"의 옆에 "-" 또는 "+"를 표시함으로써 상대적인 도우핑 농도를 예시한다. 예를 들면, "n-"는 "n"-도우핑 영역의 도우핑 농도보다 낮은 도우핑 농도를 의미하는 반면에 "n+"는 "n"-도우핑 영역보다 높은 도우핑 농도를 갖는다. 상대적인 도우핑 농도가 동일한 도우핑 영역이라고 해서 반드시 절대 도우핑 농도가 동일하지는 않다. 예를 들면, 두 가지 상이한 "n"-도우핑 영역은 동일하거나 상이한 절대 도우핑 농도를 가질 수 있다. 도면과 상세한 설명에서, 더 나은 이해를 위해, 종종 도우핑된 부분은 "p" 또는 "n"-도우핑되는 것으로 지정된다. 분명하게 이해되는 바와 같이, 이러한 지정은 결코 제한하려 의도하는 것은 아니다. 도우핑 타입은 기술되는 기능이 성취되는 동안은 임의적일 수 있다. 또한, 실시예에서, 도우핑 타입은 반대로 될 수 있다.
본 명세서에서는 반도체 부분이 도우핑되는 도판트의 "제 1" 및 "제 2" 전도도 타입이라 말한다. 제 1 전도도 타입은 p 타입일 수 있고 제 2 전도도 타입은 n 타입일 수 있으며 또는 그 반대일 수도 있다. 일반적으로 알고 있는 것처럼, 도우핑 타입이나 소스 및 드레인 영역의 극성에 따라서, MOSFET는 n-채널 또는 p-채널 MOSFET일 수 있다. 예를 들면, n-채널 MOSFET에서, 소스 및 드레인 영역은 n-타입 도판트로 도우핑되며, 전류의 방향은 드레인 영역으로부터 소스 영역으로 이어진다. p-채널 MOSFET에서, 소스 및 드레인 영역은 p-타입 도판트로 도우핑되며, 전류의 방향은 소스 영역으로부터 드레인 영역으로 이어진다. 분명하게 이해되는 것처럼, 본 명세서의 맥락 내에서, 도우핑 타입은 반대일 수 있다. 방향 언어를 이용하여 특정한 전류 경로가 기술된다면, 이 설명은 그저 경로를 표시하는 것이지 전류의 흐름의 극성, 즉 트랜지스터가 p-채널 또는 n-채널 트랜지스터인지 여부를 표시하는 것이 아니라고 이해하여야 한다. 도면은 극성-감응 컴포넌트, 예를 들면, 다이오드를 포함할 수 있다. 분명하게 이해되는 것으로서, 이러한 극성-감응 컴포넌트의 특정한 구성은 예로서 제시되며, 제 1 전도도 타입이 n-타입 또는 p-타입을 의미하는지에 따라서, 설명된 기능을 달성하기 위해 반대로 될 수 있다.
도 1a는 실시예에 따른 반도체 디바이스의 평면도를 도시하며 도 1b 및 도 1c는 I와 I' 사이에서 절취된 반도체 디바이스의 횡단면도를 도시한다.
도 1에 도시된 반도체 디바이스는 복수개의 트랜지스터 셀을 포함하고, 트랜지스터 셀은 소스 영역(201), 드레인 영역(205), 채널 영역(220), 및 드리프트 구역(260)을 포함한다. 트랜지스터 셀은 병렬로 연결되어, 소스 영역(201) 및 드레인 영역(205)이 하나의 단일 영역을 형성할 수 있다. 소스 영역(201), 드레인 영역(205) 및 드리프트 구역(260)은 제 1 전도도 타입을 가질 수 있고 제 1 전도도 타입의 도판트, 예를 들면, n-타입 도판트로 도우핑될 수 있다. 소스 및 드레인 영역(201, 205)의 도우핑 농도는 드리프트 구역(260)의 도우핑 농도보다 높을 수 있다. 채널 영역(220)은 소스 영역(201)과 드리프트 구역(260) 사이에 마련된다. 채널 영역(220)은 제 2 전도도 타입을 가지며 제 2 전도도 타입의 도판트, 예를 들면, p-타입 도판트로 도우핑된다. 드리프트 구역(260)은 채널 영역(220)과 드레인 영역(205) 사이에 마련된다. 소스 영역(201), 채널 영역(220), 드리프트 구역(260) 및 드레인 영역(205)은 제 1 방향을 따라서 배치된다. 제 1 방향은 반도체 몸체 또는 반도체 기판의 제 1 주 표면에 평행하게 I 에서 I' 로 연장한다.
적절한 전압이 게이트 전극(210)에 인가될 때, 채널 영역(220) 내에 형성되는 채널의 전도도는 게이트 전압에 의해 제어될 것이다. 게이트 전극(210)은 실리콘 산화물과 같은 절연 게이트 유전체 물질(211)에 의해 채널 영역(220)과 절연된다. 채널 영역에서 형성된 채널의 전도도를 제어함으로써, 소스 영역(201)으로부터 채널 영역(220) 및 드리프트 구역(260)에 형성된 채널을 통해 드레인 영역(205)로 이어지는 전류 흐름이 제어될 수 있다. 트랜지스터(200)는 드리프트 구역(260)에 인접하여 배열된 필드 플레이트(a field plate)(250)를 더 포함할 수 있다. 필드 플레이트(250)는 필드 산화물과 같은 절연 필드 유전체 층(251)에 의해 드리프트 구역(260)로부터 절연된다.
소스 영역(201)은 소스 전극(202)에 연결된다. 드레인 영역(205)은 드레인 전극(206)에 연결된다.
스위치 온되면, 채널 영역(220)과 절연 게이트 유전체 물질(211) 사이의 경계에서 반전 층이 형성된다. 따라서, 트랜지스터는 소스 영역(201)으로부터 드리프트 구역(260)을 통해 드레인 영역(205)으로 전도하는 상태에 있게 된다. 트랜지스터가 스위치 오프되면, 채널 영역(220)과 절연 게이트 유전체 물질(211) 사이의 경계에서 아무런 전도성 채널도 형성되지 않아서 아무 전류도 흐르지 않는다. 또한, 오프-상태에서 적절한 전압이 필드 플레이트(250)에 인가될 수 있다. 오프-상태에서, 필드 플레이트는 드리프트 구역에서 전하 캐리어를 공핍시키며 그래서 트랜지스터(200)의 항복 전압 특성(breakdown voltage characteristics)이 개선된다. 필드 플레이트를 포함하는 반도체 디바이스에서, 드리프트 구역의 도우핑 농도는 필드 플레이트가 없는 디바이스와 비교하여 항복 전압 특성을 저하시키지 않고도 증가될 수 있다. 드리프트 구역의 도우핑 농도가 더 높기 때문에, 온-저항(on-resistance)(Rdson)은 더 줄어들어 디바이스 특성을 개선하는 결과를 가져온다.
도 1b 및 도 1c는 도 1a에 예시된 반도체 디바이스의 I와 I' 사이에서 횡단면도의 예를 도시한다. I와 I' 사이의 방향은 제 1 방향에 대응한다. 도시된 바와 같이, 소스 영역(201)은 제 1 주 표면(110)으로부터 몸체(100)의 깊이 방향으로, 즉, 제 1 주 표면(110)에 대해 직각으로 연장한다. 채널 영역(220) 및 드리프트 구역(260)은 제 1 주 표면(110)에 평행한 제 1 방향을 따라서 소스 영역(201)과 드레인 영역(205) 사이에 배치된다. 마찬가지로 드레인 영역(205)은 제 1 주 표면(110)으로부터 몸체의 깊이 방향으로 연장한다. 드레인 영역(205)은 드레인 전극(206)을 형성하는 전도성 층에 의해 구현될 수 있다. 옵션으로, 드레인 영역(205)은 제 1 전도도 타입의 도우핑된 영역을 포함할 수 있다. 점선으로 표시된 바와 같이, 도면의 묘사된 평면의 앞뒤의 평면에서, 게이트 트렌치(212)가 채널 영역(220)에 인접하게 배치된다. 대응하는 방식으로, 필드 플레이트 트렌치(252)가 드리프트 구역(260)에 인접하게 배치될 수 있다. 게이트 트렌치(212) 및 필드 플레이트 트렌치(252)는 제 1 주 표면(110)으로부터 몸체의 깊이 방향으로 연장한다. 결과로서, 채널 영역(220)은 제 1 릿지의 형상을 갖는다. 필드 플레이트 트렌치(252)의 존재로 인하여, 드리프트 구역(260) 역시 제 2 릿지의 형상을 갖는다.
도 1b 및 도 1c의 반도체 디바이스는 전면 유전체(a front side dielectric)(265)에 의해 제 1 주 표면((110)과 절연되는 전면 금속화(270)를 더 포함한다. 반도체 디바이스는 후면 유전체(a back side dielectric)(280)에 의해 제 2 주 표면(120)과 절연되는 후면 금속화(275)를 더 포함한다.
도 1b에는 몸체 영역(220) 아래와 드리프트 구역(260) 일부분의 아래에 배치된 몸체 접촉 영역(225)이 더 도시된다. 몸체 콘택트 부분(225)은 채널 영역을 콘택트 부분(226)을 통해 소스 콘택트에 연결시켜서 그렇지 않았더라면 이 부분에서 형성될 수도 있는 기생 바이폴라 트랜지스터를 방지한다. 옵션으로, 몸체 콘택트 부분(225)은 트랜지스터의 오프-상태에서, 드리프트 구역(260)이 더 쉽게 공핍될 수 있도록 드리프트 구역(260)의 아래로 연장할 수 있다.
도 1b에서 추가로 도시된 바와 같이, 소스 영역(201) 및 소스 전극(202)은 전도성 플러그(208) 및 소스 콘택트(267)를 통해 전면 금속화(720)에 연결될 수 있다. 또한, 드레인 전극(206)을 포함하는 드레인 영역(205)은 전도성 플러그(207) 및 제 1 주 표면(110)과 마주하는 제 2 주 표면(120)에 인접한 드레인 콘택트(277)를 통해 후면 금속화(275)에 연결될 수 있다.
도 1c의 실시예에 따르면, 소스 영역(201) 및 소스 전극(202)은 전도성 플러그(208) 및 제 2 주 표면에 인접한 소스 콘택트(267)를 통해 후면 금속화(275)에 연결될 수 있다. 드레인 전극(206)을 포함하는 드레인 영역(205)은 전도성 플러그(207) 및 반도체 몸체의 제 1 주 표면(110)에 인접한 드레인 콘택트(277)를 통해 전면 금속화(270)와 연결될 수 있다.
따라서, 도 1a 내지 도 1c에 예시된 반도체 디바이스는 제 1 주 표면(110)을 가진 반도체 몸체(100)에서 형성된 트랜지스터(200)를 포함하는 반도체 디바이스를 구현한다. 트랜지스터는 소스 영역(201), 드레인 전극(206), 채널 영역(220), 드리프트 구역(260), 소스 영역에 연결된 소스 콘택트(267), 드레인 전극(206)에 연결된 드레인 콘택트(277), 및 채널 영역(220)에서의 게이트 전극(210)을 포함한다. 채널 영역(220) 및 드리프트 구역(260)은 제 1 방향을 따라서 소스 영역(201)과 드레인 전극(206) 사이에서 배치된다. 제 1 방향은 제 1 주 표면(110)에 평행하며 채널 영역(220)은 제 1 방향을 따라서 연장하는 릿지의 형상을 갖는다. 소스 콘택트와 드레인 콘택트 중 하나의 콘택트는 제 1 주 표면(110)에 인접하며, 소스 콘택트(267)와 드레인 콘택트(277) 중 다른 콘택트는 제 1 주 표면(110)과 마주하는 제 2 주 표면(120)에 인접한다.
반도체 디바이스는 게이트 전극에 인가된 전압에 의해 제어되는 전류가 측면 방향, 즉 반도체 몸체의 제 1 주 표면에 평행하게 흐르는 의사-수직 전력 트랜지스터를 구현한다. 또한, 소스 콘택트와 드레인 콘택트 중 하나의 콘택트는 제 1 주 표면에서 배치되며 소스 콘택트와 드레인 콘택트 중 다른 콘택트는 제 2 주 표면에 배치된다. 그래서, 결과적으로 전류는 수직 방향으로 흐른다.
도 1d 및 도 1e는 도 1a에서 II와 II' 그리고 III와 III' 사이에서 절취된 기판 또는 몸체의 횡단면도를 도시한다. II와 II' 사이와 III와 III' 사이의 방향은 제 1 방향에 직교한다. 도 1d에 도시된 바와 같이, 채널 영역(220)은 릿지의 형상을 가지며, 이 릿지는 폭(d1) 및 깊이 또는 높이(t1)를 갖는다. 예를 들면, 릿지는 상단 면(220a) 및 두 개의 측벽(220b)를 가질 수 있다. 측벽(220b)은 수직으로 연장할 수 있거나 제 1 주 표면(110)에 대하여 75°보다 큰 각도로 연장할 수 있다. 게이트 전극(210)은 릿지의 적어도 두 측면에 인접하게 배치될 수 있다.
더욱이, III와 III' 사이의 횡단면도에서, 드리프트 구역(260)도 또한 제 2 릿지의 형상을 가질 수 있으며, 제 2 릿지는 폭(d2) 및 깊이 또는 높이(t2)를 갖는다. 예를 들면, 제 2 릿지는 상단 면(260a) 및 두 개의 측벽(260b)를 가질 수 있다. 측벽(260b)은 수직으로 연장할 수 있거나 제 1 주 표면(110)에 대해 75°보다 큰 각도로 연장할 수 있다. 필드 플레이트(260)는 상단 면(260a)에 인접하게 또는 릿지의 적어도 두 측면에 인접하게 배치될 수 있다.
채널 영역의 아래, 그리고 옵션으로, 드리프트 구역의 아래에는 위에서 설명된 것처럼, 깊은 몸체 콘택트 부분(225)이 배치될 수 있다.
실시예에 따르면, 채널 영역(220)의 폭(d1)은 d1 < 2·ld 이고, 여기서 ld는 게이트 유전체 층(211)과 채널 영역(220) 사이의 계면에서 형성된 공핍 구역의 길이를 나타낸다. 예를 들면, 공핍 구역의 깊이는 다음과 같이 결정될 수 있다.
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여기서 εs는 반도체 물질의 유전율(실리콘의 경우, 11.9 x ε0, ε0 = 8.85 x 10-14 F/cm)을 나타내고, k는 볼쯔만 상수(1.38066 x 10-23 J/K)을 나타내고, T는 온도를 나타내고, ln은 자연 로그(natural logarithm)를 나타내고, NA는 반도체 몸체의 불순물 농도를 나타내고, ni는 진성 캐리어 농도(실리콘의 경우 27°C 에서, 1.45 x 1010 cm-3)를 나타내며, q는 전기 소량(elementary charge) (1.6 x 10-19 C)을 나타낸다.
일반적으로, 트랜지스터에서 문턱치 전압(threshold voltage)에 대응하는 게이트 전압에서 공핍 구역의 길이는 공핍 구역의 최대 폭에 대응한다고 가정하고 있다. 예를 들면, 제 1 트렌치의 폭은 대략 20 내지 130nm, 예를 들면, 반도체 몸체(100)의 제 1 주 표면(110)을 따라 40 내지 120nm 일 수 있다.
더욱이, 길이 대 폭의 비율은 다음과 같은 관계, s1/d1 > 2.0 를 충족할 수 있는데, 이 관계에서 s1은 도 1a에서도 도시된 바와 같이 제 1 방향을 따라서 계측된 릿지의 길이를 나타낸다. 또 다른 실시예에 따르면, s1/d1 > 2.5 이다. 도 1d 및 도 1e에 도시된 바와 같이, 채널 영역(220)의 폭(d1)은 드리프트 구역(260)의 폭(d2)과 상이할 수 있다. 또 다른 실시예에 따르면, 드리프트 구역(260)은 도 1d에 도시된 것처럼 릿지를 형성하도록 패턴되지 않은 평평한 표면을 포함할 수 있다.
폭 d1 ≤ 2·ld 인 실시예에 따르면, 트랜지스터(200)는 게이트 전극이 온-전위(on-potential)로 설정될 때, 채널 영역(220)이 완전히 공핍되는 소위 "완전 공핍" 트랜지스터이다. 그러한 트랜지스터에서, 최적한 부분-문턱치 전압(sub-threshold voltage)이 성취될 수 있으며 그리고 짧은 채널 효과가 효율적으로 억압되어, 디바이스 특성이 개선되는 결과를 가져온다.
한편, 필드 플레이트를 포함하는 트랜지스터에서, 폭(d1)보다 훨씬 큰 폭(d2)을 갖는 드리프트 구역(260)을 사용하는 것이 바람직하다. 드리프트 구역의 더 큰 폭(d2)으로 인해, 드리프트 구역의 저항(Rdson)과, 따라서 트랜지스터의 저항은 더욱 감소될 수 있으며, 그 결과 디바이스 특성이 더욱 개선될 수 있다. 채널 영역에서 반도체 디바이스의 특성을 개선하기 위하여 그리고 드리프트 구역에서 디바이스 특성을 더욱 개선하기 위하여, 게이트 전극 및 필드 플레이트는 제 1 및 제 2 릿지의 상이한 폭을 제공하기 위하여 패터닝될 수 있다.
도 1b 및 도 1c를 참조하여 상세히 논의된 것처럼, 소스 및 드레인 영역(201, 205)은 몸체의 깊이 방향으로 연장한다. 따라서, 소스 및 드레인 영역(201, 205)의 깊이를 적절하게 설정함으로써, 트랜지스터의 전기적인 특성이 요건에 따라서 설정될 수 있다. 게이트 전극(210) 및 필드 플레이트(250)가 채널 영역(220) 및 드리프트 구역(260)에 인접한 깊이 방향으로 연장하는 특수한 부가적인 특징으로 인해, 게이트 전극에 의해 채널 영역(220)의 전체 깊이(t1)를 따라서 채널 영역(220)에 형성된 채널의 전도도를 제어하는 것이 가능하다. 대응하는 방식으로, 필드 플레이트(250)는 제 2 릿지의 깊이(t2)를 따라서 드리프트 구역의 거동에 영향을 미친다. 그러므로, 소스 구역 및 드레인 구역의 깊이는 트랜지스터의 유효 폭을 결정한다. 소스 및 드레인 영역의 깊이, 폭, 그리고 그에 따라서, 디바이스 특성이 결정될 수 있다. 예를 들면, 소스 및 드레인 영역의 깊이는 1μm보다 클 수 있다.
도 2a, 도 2b 및 도 2c는 실시예에 따른 집적 회로의 예를 예시한다. 이러한 실시예에 따르면, 집적 회로는 앞에서 정의된 것처럼 복수개의 반도체 디바이스를 포함할 수 있다. 예를 들면, 도 2a는 제 1 트랜지스터(3001) 및 제 2 트랜지스터(3002)를 포함하는 집적 회로를 예시한다. 각각의 제 1 및 제 2 트랜지스터(3001, 3002)는 본질적으로 도 1에 예시된 컴포넌트를 포함한다. 트랜지스터(3001, 3002)는 소스 영역(301), 드레인 영역(305), 채널 영역(320) 및 드리프트 구역(360)을 포함한다. 도 1에서 논의된 것처럼 특수한 구조를 갖는 게이트 전극(310)은 채널 영역(320)에서 배치된다. 트랜지스터는 드리프트 구역(360)에서 배치될 수 있는 필드 플레이트(350)를 더 포함할 수 있다. 게이트 전극(310)은 게이트 전극(311)에 의해 채널 영역(320)과 절연되며, 필드 플레이트(350)는 필드 유전체 층(351)에 의해 드리프트 구역(360)과 절연된다. 소스 영역(301)은 소스 전극(302)을 통해 제 1 전도성 플러그(308)에 결합된다. 드레인 영역(305)은 드레인 전극(306)을 형성하는 전도성 층으로서 구현될 수 있다. 옵션으로, 드레인 영역(305)은 제 1 전도도 타입의 도우핑된 영역을 포함할 수 있다.
도 2a에 예시된 바와 같이, 제 1 트랜지스터(3001)는 반도체 몸체(100)의 제 2 주 표면(120)에 인접한 제 1 소스 콘택트(3671)를 포함할 수 있다. 또한, 제 1 트랜지스터(3001)는 제 1 주 표면(110)에서 배치된 제 1 드레인 콘택트(3771)를 포함한다. 제 1 소스 콘택트(3671)는 제 1 트랜지스터(3001)의 소스 영역(301)에 연결되며, 제 1 드레인 콘택트는 제 1 트랜지스터(3001)의 드레인 영역(305)에 연결된다.
제 2 트랜지스터(3002)는 본질적으로 제 1 트랜지스터(3001)와 동일한 컴포넌트를 포함하며 그래서 그의 상세한 설명은 생략된다. 제 2 트랜지스터(3002)는 제 1 트랜지스터(3001)와 동일한 반도체 몸체(100)에서 형성된다. 제 2 트랜지스터(3002)는 절연 구조체(390)에 의해 제 1 트랜지스터(3001)와 절연된다. 예를 들면, 절연 구조체(390)는 절연 물질 및 옵션으로, 인접한 반도체 물질로부터 절연된 전도성 충진재(391)를 포함할 수 있다. 예를 들면, 절연 구조체(390)는 트렌치를 반도체 몸체 내에 형성하고 각각의 절연 및 전도성 물질을 이 트렌치에 형성함으로써 형성될 수 있다. 예를 들면, 절연 구조체(390)를 정의하는 트렌치는 필드 플레이트 트렌치(352) 또는 게이트 전극 트렌치(312)를 정의하는 트렌치와 동시에 형성될 수 있다.
제 2 소스 콘택트(3672)는 제 2 트랜지스터(3002)의 소스 전극(302)에 전기적으로 연결된다. 예를 들면, 제 2 소스 콘택트(3672)는 반도체 몸체(100)의 제 1 주 표면(110)에서 배치될 수 있다. 또한, 제 2 드레인 콘택트(3772)는 제 2 트랜지스터(3002)의 드레인 영역(305)에 연결된다. 제 2 드레인 콘택트(3772)는 반도체 몸체(100)의 제 2 주 표면(120)에서 배치될 수 있다. 도 2a에 도시된 집적 회로는 전면 유전체 물질(365) 및 전면 금속화를 더 포함한다. 예를 들면, 전면 금속화는 전면 드레인 금속화(3701) 및 전면 소스 금속화(3702)를 포함할 수 있다. 또한, 집적 회로는 제 1 트랜지스터(3001)의 소스 영역(301) 및 제 2 트랜지스터(3002)의 드레인 전극(306)과 연결된 후면 금속화(375)를 포함할 수 있다. 후면 금속화(375)는 후면 유전체 층(380)에 의해 반도체 몸체(100)의 제 2 주 표면과 절연될 수 있다.
예를 들면, 전면 드레인 금속화 층(3701)은 VS("supply voltage(공급 전압)") 전위에 연결될 수 있다. 또한 전면 소스 금속화 층(3702)은 접지 전압에 연결될 수 있다. 또한, 후면 금속화(375)는 상 단자(phase terminal)와 연결될 수 있다. 예를 들면, (모터와 같은) 바이폴라 부하가 상 단자에 연결될 수 있다. 이러한 구성에서, 모터는 순방향 및 역방향 전류를 공급받을 수 있다. 따라서, 예를 들면, 도 2a에 도시된 집적 회로는 벅 컨버터(buck converters) 용도로 사용될 수 있는 일체로 형성된 하프-브릿지 스위치를 구현한다.
도 2a의 특수한 상호연결 방식이 예로서 제시된다. 또 다른 실시예에 따르면, 제 1 소스 콘택트(3671) 및 제 2 소스 콘택트(3672)는 반도체 몸체의 제 1 주 표면(110)에 인접할 수 있고, 제 1 드레인 콘택트(3771) 및 제 2 드레인 콘택트(3772)는 반도체 몸체의 제 2 주 표면(120)에 인접할 수 있으며, 아니면 그 반대일 수도 있다. 제 1 및 제 2 소스 콘택트(3671, 3672)는 공통의 금속화에 전기적으로 연결될 수 있으며, 그 결과 서로 연결될 수 있다. 제 1 드레인 콘택트(3771) 및 제 2 드레인 콘택트(3772)는 상이한 단자에 전기적으로 연결될 수 있다. 대안으로, 제 1 드레인 콘택트(3771) 및 제 2 드레인 콘택트(3772)는 공통의 금속화에 전기적으로 연결될 수 있으며, 그 결과 서로 연결될 수 있다. 이 경우, 제 1 소스 콘택트(3671) 및 제 2 소스 콘택트(3672)는 상이한 단자에 전기적으로 연결될 수 있다. 이러한 실시예에 따르면, 집적 회로는 역 블록킹 스위치(a reverse blocking switch)를 구현할 수 있다.
도 2b는 도 2a의 실시예의 수정예를 도시한다. 도 2b의 집적 회로는 도 2a의 실시예와 유사한 컴포넌트를 포함한다. 도 2a의 실시예와 다른 점은, 각각의 제 1 및 제 2 트랜지스터(3002)가 제 1 주 표면(110)으로부터 제 2 주 표면(120)으로 연장하는 콘택트 개구(304)를 포함한다. 콘택트 개구는 전도성 물질로 채워져서 제 1 소스 콘택트(3671) 및 제 2 드레인 콘택트(3772)를 형성한다. 제 1 주 표면(110)으로부터 제 2 주 표면(120)으로 연장하는 콘택트 개구(304)를 이용하여 제 1 소스 콘택트(3671) 및/또는 제 2 드레인 콘택트(3772)를 형성함으로써, 제조 방법이 훨씬 간단해질 수 있다. 절연 층(380)은 제 2 주 표면(120)에 인접하게 배치되며 집적 회로의 컴포넌트를 서로 전기적으로 절연시킨다. 콘택트 개구(304)는 또한 절연 층(380)에도 형성된다. 집적 회로는 절연 층(380)과 후면 금속화 층(375) 사이에 배치된 도우핑된 반도체 층(135)을 더 포함할 수 있다. 구현예에 따르면, 도우핑된 반도체 층은 제 1 전도도 타입을 가질 수 있다. 예를 들면, 반도체 몸체(100), 절연 층(380) 및 도우핑된 반도체 층(135)은 SOI 기판의 일부를 형성할 수 있다.
도 2c는 또 다른 실시예에 따른 집적 회로의 횡단면도를 도시한다. 도 2c에 도시된 실시예에 따르면, 제 1 및 제 2 트랜지스터(3001, 3002)는 단일의 반도체 몸체(100)에서 형성된다. 제 1 트랜지스터(3001)는 제 1 소스 영역(3010), 3050, 제 1 게이트 전극(3100), 및 옵션으로, 제 1 필드 플레이트(3500)를 포함한다. 제 1 트랜지스터(3001)는 제 1 채널 영역(3201) 및 제 1 드래프트 구역(3601)을 더 포함한다.
도 2c는 각각의 컴포넌트의 정확한 위치를 표시하지 않고 컴포넌트가 개략적으로 예시된 집적 회로의 개념도이다. 도 2c에 도시된 집적 회로에서, 제 1 소스 콘택트(3671)는 반도체 몸체의 제 1 주 표면(110)에 배치되며, 제 1 드레인 콘택트(3771)는 반도체 몸체(100)의 제 2 주 표면(120)에 배치된다. 마찬가지로, 제 2 트랜지스터(3002)는 제 1 소스 영역(3010), 제 2 드레인 영역(3050), 제 2 게이트 전극에 인접한 제 1 게이트 전극(3100) 및 제 1 필드 플레이트(3500)에 인접할 수 있는 제 2 드래프트 구역(3602)를 포함한다. 제 2 소스 콘택트(3672)는 반도체 몸체의 제 1 주 표면(110)에 배치되며, 제 2 드레인 콘택트(3772)는 반도체 몸체(100)의 제 2 주 표면(120)에 배치된다. 명백히 이해되는 것으로서, 집적 회로는 동일한 구성을 갖는 복수개의 또 다른 트랜지스터를 포함할 수 있다. 전면 금속(370)은 반도체 몸체(100)의 제 1 주 표면(110)의 일부분에 배치된다. 전면 금속(370)은 전면 유전체 층(365)에 의해 반도체 몸체(100)로부터 절연된다. 또한, 제 2 전도도 형태의 고농도 도우핑된 몸체 부분(130)은 반도체 몸체(100)의 제 2 주 표면(120)에 인접하게 배치될 수 있다. 제 1 및 제 2 트랜지스터(3001, 3002)의 몸체 부분은 절연 구조체(390)에 의해 절연될 수 있다. 제 1 후면 금속부(3751)는 제 1 트랜지스터(3001)의 일부분에 배치될 수 있으며 제 2 후면 금속부(3752)는 제 2 트랜지스터(3002)의 일부분에 배치될 수 있다. 또한, 제 1 리드 프레임(395)은 제 1 후면 금속부(3751)에 인접하게 배치될 수 있으며, 제 2 리드 프레임(396)은 제 2 후면 금속(3752)에 인접하게 배치될 수 있다. 예를 들면, 제 1 및 제 2 리드 프레임은 상이한 전위에 연결될 수 있다. 예를 들면, 제 2 리드 프레임(396)은 접지 전위에 연결될 수 있으면 반면에 제 1 리드 프레임(395)은 Vbb 또는 Vs에 연결된다. 이러한 구조를 채용하면, 여러 하프 브릿지가 단결정으로 집적되어 예를 들면, 하프 브릿지, 풀 브릿지, BLDC ("brushless DC(브러시리스 DC)") 모터 또는 스텝퍼 모터와 같은 상이한 종류의 드라이브 회로를 형성할 수 있다.
또 다른 실시예는 각기 제 1 주 표면을 갖는 반도체 몸체에서 형성되는 제 1 및 제 2 트랜지스터를 구비하는 집적 회로를 포함하는 하프-브릿지 회로와 관련되며, 각각의 제 1 및 제 2 트랜지스터는 소스 영역, 드레인 영역, 채널 영역, 드리프트 구역, 소스 영역에 전기적으로 연결된 소스 콘택트, 드레인 영역에 전기적으로 연결된 드레인 콘택트, 채널 영역에서의 게이트 전극을 포함하며, 채널 영역 및 드리프트 구역은 제 1 방향을 따라 소스 영역과 드레인 영역 사이에서 배치되고, 제 1 방향은 제 1 주 표면에 평행하고, 채널 영역은 제 1 방향을 따라 연장하는 제 1 릿지의 형상을 갖고 있고, 제 1 트랜지스터의 소스 콘택트와 드레인 콘택트 중 하나의 콘택트는 제 1 주 표면에 인접하고, 제 1 트랜지스터의 소스 콘택트와 드레인 콘택트 중 다른 콘택트는 제 1 주 표면과 마주하는 제 2 주 표면에 인접하다. 제 1 트랜지스터의 소스 콘택트 및 제 2 트랜지스터의 드레인 콘택트는 제 1 주 표면에 인접하며 제 1 트랜지스터의 드레인 콘택트 및 제 2 트랜지스터의 소스 콘택트는 제 2 주 표면에 인접하며 그렇지 않으면 그 반대이기도 한다. 실시예에 따르면, 제 1 트랜지스터의 소스 콘택트 및 제 2 트랜지스터의 드레인 콘택트는 전기적으로 하나의 단자에 연결된다. 이러한 실시예에 따르면, 제 1 트랜지스터의 드레인 콘택트 및 제 2 트랜지스터의 소스 콘택트는 상이한 단자에 연결된다.
또 다른 실시예는 앞에서 기술된 것처럼 적절한 방식으로 연결된 여러 하프-브릿지 회로를 포함하는 브릿지 회로에 관련된다.
또 다른 실시예는 각기 제 1 주 표면을 갖는 반도체 몸체에서 형성되는 제 1 및 제 2 트랜지스터를 구비하는 집적 회로를 포함하는 역 블록킹 회로(a reverse blocking circuit)에 관련되며, 각각의 제 1 및 제 2 트랜지스터는 소스 영역, 드레인 영역, 채널 영역, 드리프트 구역, 소스 영역에 전기적으로 연결된 소스 콘택트, 드레인 영역에 전기적으로 연결된 드레인 콘택트, 채널 영역에서의 게이트 전극을 포함하며, 채널 영역 및 드리프트 구역은 제 1 방향을 따라 소스 영역과 드레인 영역 사이에서 배치되고, 제 1 방향은 제 1 주 표면에 평행하고, 채널 영역은 제 1 방향을 따라 연장하는 제 1 릿지의 형상을 갖고 있고, 제 1 트랜지스터의 소스 콘택트와 드레인 콘택트 중 하나의 콘택트는 제 1 주 표면에 인접하고, 제 1 트랜지스터의 소스 콘택트와 드레인 콘택트 중 다른 콘택트는 제 1 주 표면과 마주하는 제 2 주 표면에 인접한다. 제 1 트랜지스터의 소스 콘택트 및 제 2 트랜지스터의 소스 콘택트는 제 1 주 표면에 인접하며 제 1 트랜지스터의 드레인 콘택트 및 제 2 트랜지스터의 드레인 콘택트는 제 2 주 표면에 인접하며 그렇지 않으면 그 반대이기도 한다. 구현예에 따르면, 제 1 트랜지스터의 소스 콘택트 및 제 2 트랜지스터의 소스 콘택트는 전기적으로 하나의 단자에 연결된다. 이러한 실시예에 따르면, 제 1 트랜지스터의 드레인 콘택트 및 제 2 트랜지스터의 드레인 콘택트는 상이한 단자에 연결된다. 다른 구현예에 따르면, 제 1 트랜지스터의 드레인 콘택트 및 제 2 트랜지스터의 드레인 콘택트는 전기적으로 하나의 단자에 연결된다. 이러한 실시예에 따르면, 제 1 트랜지스터의 소스 콘택트 및 제 2 트랜지스터의 소스 콘택트는 상이한 단자에 연결된다
일반적으로, 실시예에 따른 반도체 디바이스는 SOI("silicon-on-insulator(실리콘-온-절연체)") 기판을 시작 물질로서 이용하여 형성될 수 있다. 제 1 주 표면에 트랜지스터의 컴포넌트를 형성한 다음, 기판이 후면으로부터 박막화되고 그럼으로써 매립된 절연체 층을 드러내게 된다. 따라서, 기판 물질의 부분은 후면에서부터 제거될 수 있다. 이후, 반도체 기판의 제 2 주 표면에 인접하게 소스 콘택트 또는 드레인 콘택트가 형성될 수 있다. 대안으로, 기판 또는 몸체는 매립된 산화물 층 없이도 채용될 수 있다. 이 경우, 웨이퍼를 박막화한 후, 웨이퍼의 후면이 산화되어 후면 유전체 층을 형성할 수 있다. 그런 다음, 몸체의 제 2 주 표면에 인접한 소스 콘택트 또는 드레인 콘택트가 형성될 수 있다. 대안으로, 제 2 주 표면에 인접한 소스 콘택트 또는 드레인 콘택트가 나중에 형성될 트렌치가 웨이퍼를 박막화 한 다음에 형성될 수 있다. 예를 들면, 트렌치는 높은 종횡비를 얻기 위해 플라즈마 다이싱 방법을 이용하여 형성될 수 있다. 또 다른 실시예에 따르면, 반도체 디바이스는 반도체 몸체를 박막화하지 않고 형성될 수 있다. 예를 들면, 소스 콘택트 또는 드레인 콘택트를 형성하기 위한 개구는 제 1 주 표면에서 제 2 주 표면으로 연장하도록 형성될 수 있다.
아래에서, 트랜지스터의 후면 콘택트를 형성하기 위한 여러 프로세서를 참조하면서 구조의 예들이 도시될 것이다. 소스 또는 드레인 콘택트가 후면 콘택트를 구현하는지에 대해서는 명시적으로 결정하지 않고, 일반적으로 후면 콘택트에 대해 언급될 것이다. 명백하게 이해되는 바와 같이, 각각의 방법은 소스 콘택트를 형성하기 위해 똑같이 이용될 수 있다.
도 3a에 예시된 실시예에 따르면, 반도체 몸체의 제 1 주 표면(110)에 트랜지스터의 컴포넌트를 형성한 후, 박막화 프로세스가 수행될 수 있다. 이후, 드레인 영역(405)에 접촉을 위한 콘택트 트렌치(490)가 제 2 주 표면(120)로부터 형성될 수 있다. 예를 들면, 콘택트 트렌치는 에칭에 의해 달성될 수 있다. 각각의 트렌치를 에칭한 후, 후면 격리 층(480)을 형성하고 또한 콘택트 트렌치(490)의 전도성 물질을 반도체 몸체(100)와 절연하는 격리 구조체(495)를 형성하기 위하여 산화 프로세스가 수행될 수 있다. 이후, 콘택트 트렌치(490) 내에 전도성 물질이 채워질 수 있다. 결과적인 구조는 반도체 몸체(100)의 제 2 주 표면(120)에 인접한 드레인 콘택트를 포함한다.
도 3a에 도시된 반도체 디바이스는 트랜지스터(400)를 포함한다. 트랜지스터(400)는 소스와 접촉하는 소스 영역(401) 및 드레인 전극(406)과 접촉하는 드레인 영역(405)을 포함한다. 소스 영역(401) 및 드레인 영역(405)은 제 1 주 표면(110)에 평행한 제 1 방향을 따라 배치된다. 채널 영역(420) 및 드리프트 구역(460)은 소스 영역(401)과 드레인 영역(405) 사이에서 제 1 방향을 따라 배치된다. 게이트 전극(410)은 채널 영역(420)에 인접하게 배치되며, 게이트 유전체(411)는 게이트 전극(410)과 채널 영역(420)과의 사이에 배치된다. 또한, 필드 플레이트(450)는 드리프트 구역(460)에 인접하게 배치되고, 필드 유전체 층(451)은 필드 플레이트와 드리프트 구역(460) 사이에 배치된다. 몸체 콘택트 영역(425)은 채널 영역(420) 및 옵션으로, 드리프트 구역(460)에 인접하게 배치된다. 후면 콘택트 트렌치(490)는 반도체 몸체의 제 2 주 표면(120)에 형성된다. 앞에서 설명한 것처럼, 콘택트 트렌치(490)는 웨이퍼를 박막화한 다음에 에칭될 수 있다. 콘택트 트렌치(490)를 제 2 주 표면(120)으로부터 에칭하므로, 에칭 시간이 줄어들 수 있다. 실시예에 따르면, 후면 금속화를 형성하고 전도성 물질을 후면 콘택트 트렌치에 형성하는 과정은 공통의 처리 단계에 의해 수행될 수 있다.
또 다른 실시예에 따르면, 콘택트 개구(491)는 반도체 몸체의 주 표면(110)으로부터 에칭될 수 있다. 도 3b는 이 방법을 이용하여 제조될 수 있는 반도체 디바이스의 일 예를 도시한다. 도 3b에 도시된 반도체 디바이스는 도 3a에 도시된 반도체 디바이스와 유사한 컴포넌트를 포함한다. 대조적으로, 콘택트 개구(491)는 제 1 주 표면(110)으로부터 제 2 주 표면(120)으로 에칭된다. 콘택트 개구(491)를 제 1 주 표면으로부터 에칭하므로, 웨이퍼는 오직 일측에서만 패턴될 뿐이다. 그러므로, 제 1 주 표면을 제 2 주 표면과 정렬할 때 조작하는 문제와 조정 문제가 회피될 수 있다. 콘택트 개구(491)를 제 1 주 표면(110)으로부터 형성한 후, 반도체 몸체의 후면에 후면 격리 층(480)이 형성될 수 있다. 또한, 후면 금속화(475)를 형성하기 위하여 그리고 이와 동시에, 드레인 콘택트(477)를 정의하는 전도성 물질을 형성하기 위하여 금속화 층이 형성될 수 있다.
이 방법의 수정 방법으로서, 콘택트 개구(491)는 제 2 주 표면(120)에 닿지 않도록 하기 위해 제 1 주 표면(110)에서 형성될 수 있다. 이 경우, 제 2 주 표면(120)과의 접촉을 위하여 콘택트 개구(491) 아래 반도체 몸체의 하위 부분에 콘택트 도우핑(497)이 형성될 수 있다. 도 3c는 이 방법을 이용하여 제조될 수 있는 반도체 디바이스의 일 예를 도시한다. 도시된 바와 같이, 콘택트 개구(491)는 반도체 몸체의 제 1 주 표면(110)에 형성된다. 또한 콘택트 도우핑(497)은 콘택트 개구(491)의 아래에 배치되고 반도체 몸체의 제 2 주 표면(120) 쪽으로 연장한다. 옵션으로, 도우핑된 부분(130)의 아래에는 또 다른 도우핑된 몸체 부분이 배치될 수 있다. 예를 들면, 또 다른 도우핑된 부분은 제 1 전도도 타입을 가질 수 있으며 부분(130)보다 높은 도우핑 농도에서 제 1 전도도 타입의 도판트로 도우핑될 수 있다. 그리고 나서, 드레인 콘택트를 정의하기 위해 추가의 처리 단계가 수행될 수 있다.
기술된 실시예에 따르면, 소스 콘택트와 드레인 콘택트 중 하나는 제 1 주 표면에 인접하고, 소스 콘택트와 드레인 콘택트 중 다른 콘택트는 제 1 주 표면에 마주하는 제 2 주 표면에 인접하다. 그럼에도 불구하고, 도면으로부터 자명해지는 것처럼, 대응하는 콘택트가 제 2 주 표면에 인접하게 배치될지라도, 소스 및 드레인 영역은 제 1 주 표면에 인접할 수 있다. 소스 및 드레인 영역이 제 1 주 표면에 인접할 때, 반도체 디바이스는 전류 흐름이 주로 제 1 주 표면에 평행한 방향으로 달성되는 측면 반도체 디바이스를 구현한다.
도 4는 실시예에 따른 반도체 디바이스를 형성하는 방법을 요약한다. 반도체 디바이스를 제조하는 방법은 트랜지스터를 제 1 주 표면을 갖는 반도체 몸체에 형성하는 단계를 포함한다. 트랜지스터를 형성하는 단계는 소스 영역을 형성하고, 드레인 영역을 형성하고, 채널 영역을 형성하고, 드리프트 구역을 형성(S10)하고, 소스 영역에 전기적으로 접속되는 소스 콘택트를 형성(S20)하고, 드레인 영역에 전기적으로 접속되는 드레인 콘택트를 형성(S30)하는 단계를 포함한다. 방법은 채널 영역에서 게이트 전극을 형성(S40)하는 단계를 더 포함한다. 채널 영역 및 드리프트 구역은 제 1 방향을 따라 소스 영역과 드레인 영역 사이에 배치되도록 하기 위해 형성되고, 제 1 방향은 제 1 주 표면에 평행하며, 채널 영역은 제 1 방향을 따라 연장하는 제 1 릿지의 형상을 갖도록 형성된다. 소스 콘택트와 드레인 콘택트 중 하나는 제 1 주 표면에 인접하게 형성되며 소스 콘택트와 드레인 콘택트 중 다른 콘택트는 제 1 주 표면과 마주하는 제 2 주 표면에 인접하게 형성된다.
방법은 반도체 몸체를 박막화(S50)하는 단계와, 옵션으로, 몸체의 제 2 주 표면에 걸쳐 절연 층을 형성(S60)하는 단계를 더 포함할 수 있다. 또한, 방법은 제 1 주 표면에서 제 2 주 표면으로 연장하는 후면 콘택트 개구를 형성(S70)하는 단계를 포함할 수 있다. 방법은 제 1 주 표면에서 게이트 트렌치를 형성하는 단계를 더 포함할 수 있다. 실시예에 따르면, 방법은 제 1 주 표면에 필드 플레이트 트렌치를 형성하는 단계를 포함한다.
예를 들면, 트랜지스터의 컴포넌트를 형성하는 단계는 컴포넌트를 반도체 몸체의 제 1 주 표면에 형성하는 단계를 포함할 수 있다. 방법은 반도체 몸체를 박막화하기 위해 제 2 주 표면으로부터 반도체 몸체의 일부분을 제거하는 단계를 더 포함할 수 있다. 반도체 몸체는 실리콘-온-절연체 기판일 수 있으며, 반도체 기판의 일부분이 제거되어 반도체 기판에 매립된 절연체 층을 드러나게 한다. 방법은 제 2 주 표면 위에 절연체 층을 형성하는 단계를 더 포함할 수 있다. 제 2 주 표면에 인접한 소스 콘택트 또는 드레인 콘택트를 형성하는 단계는 제 2 주 표면에 콘택트 트렌치를 에칭하는 단계를 포함할 수 있다. 대안으로, 콘택트 트렌치는 제 1 주 표면에서 에칭될 수 있다. 방법은 제 1 주 표면에서 제 2 주 표면으로 연장하는 후면 콘택트 개구를 형성하는 단계를 더 포함할 수 있다. 방법은 제 1 주 표면에 게이트 트렌치 또는 필드 플레이트 트렌치를 형성하는 단계를 더 포함할 수 있다. 게이트 트렌치를 형성하거나 필드 플레이트 트렌치를 형성하는 단계는 합동 처리 방법에 의해 수행될 수 있다. 실시예에 따르면, 후면 콘택트 개구는 게이트 트렌치 또는 필드 플레이트 트렌치의 폭과 깊이보다 큰 폭과 깊이를 갖는다.
후속 도면은 반도체 디바이스, 예를 들면, 앞에서 논의된 반도체 디바이스의 다양한 실시예를 예시하며, 이 반도체 디바이스는 제 1 주 표면(110)과 제 2 주 표면(120) 사이에서 상호 연결을 달성하는 상호연결 요소(633)를 더 포함한다. 상호연결 요소(633)는 여러 방식으로 배열될 수 있다. 도 5a에 도시된 반도체 디바이스는 이전의 도면에서 도시된 반도체 디바이스와 유사한 구성을 갖는 트랜지스터(500)를 포함한다. 반도체 디바이스는 소스 영역(501), 소스 전극(502), 채널 영역(520), 드리프트 구역(560), 및 드레인 전극(506)에 연결되거나 이를 포함하는 드레인 영역(505)를 포함하는 트랜지스터(500)를 포함한다. 소스 영역 및 드레인 영역은 제 1 주 표면에 인접하게 배치된다. 채널 영역 및 드리프트 구역은 제 1 주 표면에 인접하게 배치된다. 게이트 전극(510)은 소스 영역과 드레인 영역 사이에 배치된다. 반도체 디바이스는 제 1 주 표면에서 그 제 1 주 표면과 마주하는 제 2 주 표면으로 연장하는 콘택트 개구를 더 포함한다. 실시예에 따르면, 게이트 전극(510)은 여러 게이트 트렌치(512)에 배치되는 것으로 예시된다. 게이트 트렌치(512)는 도시된 횡단면도에 대해 직교하는 방향으로 연장한다는 것을 주목하여야 한다. 트렌치(512)를 포함하는 구조는 게이트 전극이 도면의 도시된 평면에 평행하게 연장하는 이들 트렌치(512) 내에 배열될 수 있다는 것을 표시하기 위해 예시된 것에 불과하다. 더 상세히 말해서, 게이트 전극은 도 1a, 도 1b, 도 1c, 및 도 1d에 예시된 바와 같다. 유사한 방식으로, 필드 플레이트 트렌치(552)는 도면의 도시된 평면에 평행한 방향으로 연장할 수 있다. 필드 플레이트를 포함하는 필드 플레이트 트렌치는 각기 도 1a, 도 1b, 도 1c, 및 도 1e에 예시된 바와 같다.
게이트 전극(510)은 게이트 콘택트(568)를 통해 게이트 금속화(530)에 전기적으로 연결된다. 게이트 금속화(530)는 제 1 주 표면(110)의 측면에 배치될 수 있다. 게이트 금속화(530)는 전면 유전체 층(565)에 의해 제 1 주 표면으로부터 절연될 수 있다. 반도체 디바이스는 필드 플레이트 트렌치(552) 내에 배열된 필드 플레이트(550)를 더 포함한다. 필드 플레이트(550)는 필드 플레이트 콘택트(536)를 통해 소스 전위로 유지되는 후면 금속화(575)에 전기적으로 연결될 수 있다.
또한, 드레인 영역(505)은 드레인 콘택트(577)에 의해 드레인 금속화(532)와 연결될 수 있다. 드레인 금속화(532)는 반도체 몸체의 제 1 주 표면(110)의 측면에 배치될 수 있다. 드레인 금속화(532) 및 게이트 금속화(530)는 서로 절연되며 도면의 도시된 평면에 대해 평면에서 직교방향으로 연장할 수 있다. 후면 금속(575)은 반도체 몸체의 제 2 주 표면(120)의 측면에 배치될 수 있다. 후면 금속화(575)는 후면 유전체 층(580)에 의해 제 2 주 표면(120)과 절연될 수 있다. 소스 영역(502)은 소스 콘택트(567)에 의해 후면 금속화(575)와 연결될 수 있다. 도 5a의 실시예에 따르면, 반도체 디바이스는 후면 금속화(575)와 전면 콘택트(531) 사이에서 연결을 제공하는 상호연결 요소(633)를 더 포함한다. 예를 들면, 전면 콘택트(531)는 소스 감지 콘택트를 구현될 수 있다. 도 5a의 실시예에 따르면, 상호연결 요소(633)는 필드 플레이트 트렌치(552)와 유사한 형상을 갖는 후면 콘택트 개구(553) 내에 배열된다.
본 실시예에 따르면, 후면 콘택트 개구(553)는 필드 플레이트 트렌치(552)와 동시에 형성될 수 있다. 필드 플레이트 유전체(551)를 형성하는 절연 물질과 같은 절연 물질이 후면 콘택트 개구(553)의 측벽에 인접하게 형성될 수 있다. 또한, 필드 플레이트를 형성하는 전도성 물질과 같은 전도성 물질이 후면 콘택트 개구(553)에 채워질될 수 있다. 상호연결 요소(633)는 후면 금속 콘택트(535)를 통해 후면 금속화 층(575)에 연결된다. 또한, 상호연결 요소(633)는 콘택트부(534)를 통해 전면 콘택트(531)와 연결될 수 있다.
도시된 실시예에 따르면, 드리프트 구역(560)에 인접하게 배치된 트렌치(552, 553) 중 일부 트렌치는 필드 플레이트 트렌치(552)를 구현할 수 있고 후면 금속화(575)하고만 연결될 수 있는 반면, 후면 트렌치(553) 중 다른 것은 상호연결 구조(633)를 구현하고 전면 콘택트(531) 및 후면 금속화(575)와 연결된다. 전면 콘택트(531)는 소스 감지 콘택트를 구현한다. 도 5a에 예시된 실시예에서, 소스 영역 및 드레인 영역은 반도체 디바이스의 상단 측의 측면에 있는 제 1 주 표면에 인접하게 형성된다. 또한, 게이트 전극(510)은 반도체 디바이스의 전면 측의 측면에 있는 제 1 주 표면에 인접한다.
또 다른 실시예에 따르면, 반도체 디바이스는 플립될 수 있으며, 그래서 반도체 몸체의 제 1 주 표면(110) 및 제 1 주 표면(110)에 인접한 각각의 컴포넌트는 반도체 디바이스의 후면에 배치된다.
도 5b는 해당하는 구조를 도시한다. 도시된 바와 같이, 트랜지스터의 각각의 컴포넌트를 형성한 다음, 몸체가 플립되며 그래서 제 1 주 표면(110)이 반도체 디바이스의 후면에 인접해진다. 따라서, 도 5b에 도시된 반도체 디바이스는 소스 전극(502)에 연결된 소스 영역(501), 채널 영역(520), 드리프트 구역(560), 및 드레인 전극(506)에 연결되거나 이를 포함하는 드레인 영역(505)을 포함한다. 드레인 전극(506)은 금속 플러그(507) 및 드레인 콘택트(577)를 통하여 반도체 디바이스의 전면 측에 배치된 전면 금속부(532)에 연결된다.
또한, 소스 전극(502)은 금속 플러그(508) 및 소스 콘택트(567)를 통하여 소스 전위로 유지되는 후면 금속화(575)에 전기적으로 연결된다. 도시된 구조에 따르면, 게이트 전극(510)은 반도체 디바이스를 가로질러 제 1 주 표면(110)으로부터 제 2 주 표면(120)으로 연장하는 상호연결 요소(633)를 통해 반도체 디바이스의 전면에 배치되어 있는 게이트 전극 패드(530)와 연결된다. 도 5b에 도시된 반도체 디바이스는 게이트 전극(510)을 상호연결 요소(633)과 연결시키는 게이트 콘택트 구조를 더 포함한다. 도 5a에 예시된 것과 유사한 방식으로, 상호연결 요소(633)는 필드 플레이트 트렌치(552)와 유사한 형상을 갖는 후면 콘택트 개구(553) 내에 배치될 수 있다. 후면 콘택트 개구(553)는 절연 물질 및 전도성 물질로 채워진다.
도 5b에 도시된 실시예에 따르면, 트렌치(552, 553) 중 일부는 필드 플레이트(550)를 형성하는 전도성 물질로 채워지며, 이 전도성 물질은 오직 후면 금속화(575)하고만 연결되는 반면, 다른 트렌치(553) 내의 전도성 물질은 반도체 디바이스의 전면에 배치되어 있는 게이트 콘택트(530)와 연결된다.
따라서, 도 5a 및 도 5b에 예시된 반도체 디바이스는 제 1 주 표면(110)을 갖는 반도체 몸체(100)에 형성된 트랜지스터(500)를 포함한다. 트랜지스터는 소스 영역(501, 502), 드레인 영역(505, 506), 채널 영역(520), 드리프트 구역(560), 및 채널 영역(520)에서의 게이트 전극(510)을 포함한다. 채널 영역(520) 및 드리프트 구역(560)은 제 1 방향을 따라 소스 영역(501, 502) 사이 그리고 드레인 영역(505, 506) 사이에 배치되고, 제 1 방향은 제 1 주 표면(110)에 평행하다. 채널 영역(520)은 제 1 방향을 따라 연장하는 제 1 릿지의 형상을 갖고 있다. 반도체 디바이스는 제 1 주 표면(110)에서 제 1 주 표면(110)에 마주하는 제 2 주 표면(120)으로 연장하는 후면 콘택트 개구(553)를 더 포함한다. 예를 들면, 반도체 디바이스는 후면 콘택트 개구(553) 내에 채워지는 전도성 충진재를 더 포함할 수 있고, 전도성 충진재는 인접한 반도체 몸체 물질로부터 절연되어 있다.
도 5c는 반도체 디바이스를 제조하는 방법을 예시한다. 방법은 제 1 주 표면을 갖는 반도체 몸체에 트랜지스터를 형성하는 단계를 포함한다. 트랜지스터를 형성하는 단계는 제 1 주 표면에 인접하게 소스 영역 및 드레인 영역을 형성(S100)하고, 제 1 주 표면에 인접하게 채널 영역 및 드리프트 구역을 형성(S200)하고, 소스 영역과 드레인 영역 사이에 게이트 전극을 형성(S300)하는 단계를 포함한다. 게이트 전극을 형성하는 단계는 제 1 주 표면에 게이트 트렌치를 형성하는 단계를 포함한다. 방법은 제 1 주 표면에서 제 1 주 표면과 마주하는 제 2 주 표면으로 연장하는 콘택트 개구를 형성(S400)하는 단계를 더 포함한다.
방법은 제 1 주 표면에 게이트 트렌치 또는 필드 플레이트 트렌치를 형성하는 단계를 더 포함할 수 있다. 예를 들면, 게이트 트렌치(512)는 릿지 형상을 갖는 채널 영역을 구현하기 위해 형성될 수 있다. 옵션으로, 필드 플레이트 트렌치가 형성되어 릿지 형상을 갖는 드리프트 구역을 구현할 수 있다. 게이트 트렌치 또는 필드 플레이트 트렌치를 형성하는 단계 및 콘택트 개구를 형성하는 단계는 합동 처리 방법에 의해 수행될 수 있다. 콘택트 개구는 게이트 트렌치 또는 필드 플레이트 트렌치의 폭과 깊이보다 큰 폭과 깊이를 가질 수 있다. 예를 들면, 콘택트 개구는 게이트 트렌치 또는 필드 플레이트 트렌치의 폭과 깊이보다 큰 폭과 깊이를 가질 수 있다. 실시예에 따르면, 게이트 트렌치를 형성하는 단계 또는 필드 플레이트 트렌치를 형성하는 단계는 콘택트 개구를 게이트 트렌치 및 필드 플레이트 트렌치보다 큰 에칭 속도로 에칭하는 에칭 방법을 포함한다. 실시예에 따르면, 방법은 반도체 몸체를 박막화하기 위해 반도체 몸체의 일부분을 제 2 주 표면으로부터 제거하는 단계를 더 포함할 수 있다.
예를 들면, 콘택트 개구는 게이트 트렌치 또는 필드 플레이트 트렌치의 폭과 깊이보다 큰 폭과 깊이를 가질 수 있다. 실시예에 따르면, 게이트 트렌치를 형성하는 단계 또는 필드 플레이트 트렌치를 형성하는 단계는 콘택트 개구를 게이트 트렌치 및 필드 플레이트 트렌치보다 빠른 에칭 속도로 에칭하는 에칭 방법을 포함한다. 실시예에 따르면, 방법은 반도체 몸체를 박막화하기 위해 제 2 주 표면으로부터 반도체 몸체의 일부분을 제거하는 단계를 더 포함할 수 있다.
상호연결 요소(633)는 반도체 디바이스 또는 집적 회로 내의 임의의 위치에 배치될 수 있다. 예를 들면, 앞에서 언급한 것처럼, 필드 플레이트 트렌치(552) 중 일부는 상호연결 요소(633)를 형성하기 위해 형성될 수 있다.
다른 실시예에 따르면, 각각의 게이트 전극(610)을 구비하는 복수개의 단일 트랜지스터 셀을 포함하는 반도체 디바이스는 상호연결 요소(633)를 형성하는 콘택트 개구에 의해 둘러싸일 수 있다. 도 6a는 해당하는 반도체 디바이스를 도시한다. 도 6a에 도시된 반도체 디바이스는 소스 전극(602)에 연결된 소스 영역(601), 채널 영역(620), 드리프트 구역(660) 및 드레인 전극(606)에 연결된 드레인 영역(605)을 포함한다. 게이트 전극(610)은 채널 영역(620)에 배치된다. 게이트 전극(610)은 게이트 유전체 층(611)에 의해 채널 영역(620)과 절연된다. 또한, 필드 플레이트(650)는 필드 플레이트 트렌치(652) 내에 배열된다. 필드 플레이트(650)는 필드 유전체(651)에 의해 드리프트 구역(660)과 절연된다. 필드 플레이트(650)는 생략될 수 있거나 상이한 방식으로 구현될 수 있다. 복수개의 단일 트랜지스터 셀을 포함하는 반도체 디바이스는 콘택트 개구(630)에 의해 둘러싸일 수 있다. 전도성 충진재(630)는 콘택트 개구(630) 내에 배치되며, 전도성 충진재(630)는 유전체 물질(631)에 의해 인접한 반도체 물질로부터 절연된다. 콘택트 개구는 반도체 디바이스의 제 1 주 표면(110)으로부터 반도체 디바이스의 제 2 주 표면(120)으로 연장할 수 있다. 콘택트 개구(630) 및 필드 플레이트 트렌치(652)는 공통의 또는 동시적인 처리 단계에 의해 형성될 수 있다.
도 6b는 필드 플레이트 트렌치(652) 및 조합된 콘택트 개구(640)를 포함하는 또 다른 반도체 디바이스를 도시한다. 필드 플레이트(650)는 예를 들면, 도 1에 기술된 것과 유사한 방식으로 필드 플레이트 트렌치(652) 내에 배치된다. 반도체 디바이스는 게이트 전위로 유지되는 전도성 충진재(642)를 가진 조합된 콘택트 개구(640)를 더 포함한다. 조합된 콘택트 개구(640) 내 전도성 충진재(642)는 유전체 물질(641)에 의해 드리프트 구역(660)과 절연된다. 전도성 충진재의 다른 부분은 채널 영역(620)에 인접한 구역에서 게이트 전극(610)을 구현한다. 조합된 콘택트 개구(640)는 채널 영역(620)에 인접한 영역에 있는 제 2 주 표면(120)으로 연장하지 않는다. 드리프트 구역(660)에 인접한 영역에서, 조합된 콘택트 개구는, 예를 들면, 도 5b에 예시된 상호연결 요소(633)를 구현한다. 이 영역에서, 조합된 콘택트 개구(640)는 제 1 주 표면(110)으로부터 제 2 주 표면(120)으로 연장할 수 있다. 여러 영역에서 조합된 콘택트 개구(640)의 깊이가 더 깊은 것은 트렌치 영역의 폭이 상이하기 때문에 초래된 것일 수 있다. 도 6b에 도시된 반도체 디바이스의 다른 컴포넌트는 도 6a에 도시된 컴포넌트와 유사하다.
또 다른 실시예에 따르면, 반도체 디바이스는 필드 플레이트 트렌치(652)와 드레인 영역(605) 사이에서 제 1 방향을 따라 배치된 제 2 트렌치(643)를 포함할 수 있다. 제 2 트렌치(643)는 전도성 물질(662)로 채워지며, 전도성 물질(662)은 제 2 유전체 물질(661)에 의해 인접한 반도체 물질로부터 절연된다. 예를 들면, 전도성 충진재(642) 내 전도성 물질(662)은 게이트 전위로 유지될 수 있으며, 그래서 도 5b에 예시된 상호연결 요소를 구현할 수 있다. 도 6c에 예시된 반도체 디바이스의 다른 컴포넌트는 도 1 또는 6a에 도시된 반도체 디바이스의 각각의 컴포넌트와 동일하다..
도 7 및 도 8은 실시예에 따른 반도체 디바이스를 제조하는 방법의 요소를 예시한다.
도 7a는 매립된 산화물 층(105)을 가진 반도체 몸체 또는 기판(100)을 도시한다. 제 1 트렌치(710) 및 제 2 트렌치(720)는 반도체 몸체(100)의 제 1 주 표면(110)에서 형성된다. 제 1 트렌치(710) 및 제 2 트렌치(720)는 통상적으로 사진석판인쇄술을 이용하여 정의될 수 있다. 예를 들면, 제 1 트렌치(710)는 제 2 트렌치 폭(d8)보다 적은 폭(d7)을 가질 수 있으며, 이 폭은 도면의 평면에 평행한 방향에서 측정된 것이다. 그 다음, 통상적인 것으로 에칭 단계가 수행된다. 제 2 트렌치(720)의 증가된 폭(d8)으로 인해, 트렌치는 제 1 트렌치(710)보다 더 높은 에칭 속도로 에칭될 수 있다. 예를 들면, 트렌치는 RIE ("reactive ion etching(반응 이온 에칭)") 방법과 같은 이방성 에칭 방법을 이용하여 에칭될 수 있다. 따라서, 제 2 트렌치(720)는 제 1 트렌치(710) 보다 깊은 깊이를 갖는다. 제 2 트렌치(720)는 매립된 산화물 층(105)으로 연장한다. 도 7b는 결과적인 구조의 예를 도시한다.
그 다음, 각각의 트렌치에서 유전체 층(730)이 형성된 다음, 전도성 층(740)이 형성된다. 평탄화 단계가 수행된다. 도 7c는 결과적인 구조의 예를 도시한다.
그 다음, 매립된 산화물 층(105)의 아래 기판 부분을 제거하기 위하여 박막화 프로세스가 수행될 수 있다. 예를 들면, 박막화 프로세스는 에칭, 그라인딩 또는 CMP(chemical mechanical polishing(화학 기계 연마)) 방법에 의해 달성될 수 있다. 매립된 산화물 층(105)의 일부분은 이러한 프로세스 이후에 유지될 수 있다. 그런 다음, 반도체 몸체의 후면 위에서 추가의 금속화 층(750)이 형성될 수 있다. 그 결과로서, 도 7d에 도시된 구조가 취득될 수 있다. 도시된 바와 같이, 제 2 트렌치(720)는 후면 금속화 층(750)으로 연장할 수 있으며, 반면 제 1 트렌치(710)는 매립된 산화물 층(105)으로 연장하지 않는다. 예를 들면, 제 1 트렌치(710)는 여기서 추가 설명된 게이트 트렌치를 구현하고, 제 2 트렌치(720)는 필드 플레이트 트렌치를 구현할 수 있다. 제 2 트렌치(720)는 동시에 콘택트 개구로서 작용할 수 있다. 전술한 처리 단계를 이용하여, 제 1 및 제 2 트렌치(710 및 720)는 공통의 동시적인 처리 단계를 이용하여 형성될 수 있다. 명백하게 이해되는 것으로서, 대안의 방법에 따르면, 제 1 및 제 2 트렌치는 상이한 프로세스를 이용하여 형성될 수 있다.
도 8에 예시된 또 다른 실시예에 따르면, 제 3 트렌치(725)가 반도체 몸체에 형성될 수 있다. 또한, 제 1 및 제 2 트렌치(710, 720)는 어느 제 1 트렌치(710)나 제 2 트렌치(720)도 매립된 산화물 층(105)으로 연장하지 않도록 형성될 수 있다. 이러한 프로세스를 이용하여, 게이트 트렌치 및 필드 플레이트 트렌치를 동시에 형성하면서, 전용의 콘택트 개구(725)가 형성될 수 있다. 이러한 실시예에 따른 방법을 수행하기 위한 시작 지점은 예를 들면, 도 8a에 도시된 것처럼 SOI 기판일 수 있다. SOI 기판(100)은 매립된 산화물 층(105)을 포함한다. 그 다음, 제 1 트렌치(710), 제 2 트렌치(720) 및 제 3 트렌치(725)가 반도체 기판의 제 1 주 표면(110)에 형성된다.
비록 도 8b에는 명시적으로 도시되지 않지만, 제 3 트렌치(725)는 도면의 도시된 평면에 대해 직교하는 방향에서 제 2 트렌치(720) 및 제 1 트렌치(710)의 폭보다 훨씬 큰 폭(d9)을 갖는다. 예를 들면, 제 3 트렌치(725)는 도 6b에도 도시된 것처럼, 링 구조를 구현할 수 있다. 따라서, 하나의 단일 에칭 방법을 이용하여, 제 3 트렌치(725)는 제 1 트렌치(710) 및 제 2 트렌치(720) 보다 훨씬 더 깊이 에칭될 수 있다. 예를 들면, 제 3 트렌치(725)는 매립된 산화물 층(105)으로 연장하도록 에칭될 수 있다. 이후, 유전체 층(730)이 증착된 다음 전도성 층(740)이 증착된다.
도 8c는 결과적인 구조의 예를 도시한다. 그 다음, 매립된 산화물 층(105) 아래 기판 물질을 제거하고 제 3 트렌치(725) 내 전도성 물질(740)의 하단 부분을 드러내기 위해 매립된 산화물 층(105)의 일부분을 제거하는 박막화 방법이 수행된다. 그런 다음, 후면 금속화 층(750)이 매립된 산화물 층(105)의 하단 면으로서 형성될 수 있다. 도 8d는 결과적인 구조의 예를 도시한다. 도시된 바와 같이, 후면 금속화 층(750)과 접촉하는 전도성 충진재(740)를 포함하는 제 3 트렌치(725)에 의해 연결 요소가 구현된다.
본 발명의 실시예가 앞에서 기술되었지만, 또 다른 실시예가 구현될 수 있다. 예를 들면, 또 다른 실시예는 청구범위에서 언급된 특징들의 임의의 부분조합 또는 앞에서 제시된 예에서 기술된 요소들의 임의의 부분조합을 포함할 수 있다. 따라서, 첨부된 청구범위의 사상과 범주는 본 명세서에 포함되어 있는 실시예의 설명으로 제한되지 않아야 한다.

Claims (22)

  1. 제 1 주 표면(a first main surface)을 갖는 반도체 몸체 내의 트랜지스터를 포함하는 반도체 디바이스로서,
    소스 영역과,
    드레인 영역과,
    채널 영역과,
    드리프트 구역과,
    상기 소스 영역에 전기적으로 연결되는 소스 콘택트와,
    상기 드레인 영역에 전기적으로 연결되는 드레인 콘택트와,
    상기 채널 영역에서의 게이트 전극 - 상기 채널 영역 및 상기 드리프트 구역은 제 1 방향을 따라 상기 소스 영역과 상기 드레인 영역 사이에 배치되고, 상기 제 1 방향은 상기 제 1 주 표면에 평행하고, 상기 채널 영역은 상기 제 1 방향을 따라 연장하는 제 1 릿지(a first ridge)의 형상을 가짐 - 을 포함하고,
    상기 소스 콘택트와 상기 드레인 콘택트 중 하나의 콘택트는 상기 제 1 주 표면에 인접하고, 상기 소스 콘택트와 상기 드레인 콘택트 중 다른 하나의 콘택트는 상기 제 1 주 표면에 마주하는 제 2 주 표면에 인접한
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 2 주 표면 위의 후면 금속화층(a back side metallization layer)을 더 포함하고, 상기 후면 금속화층은 상기 제 2 주 표면에 인접한 상기 소스 콘택트 또는 상기 드레인 콘택트에 연결되는
    반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 주 표면에서의 감지 콘택트를 더 포함하며, 상기 감지 콘택트는 후면 콘택트를 통해 상기 후면 금속화층과 연결되는
    반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 후면 콘택트는 상기 제 1 주 표면으로부터 상기 제 2 주 표면으로 연장하는 후면 콘택트 개구 내에 배치되는
    반도체 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 상기 제 1 주 표면에 인접하게 배치되는
    반도체 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 주 표면에 배치되고 상기 제 1 방향으로 연장하는 게이트 트렌치를 더 포함하며, 상기 게이트 전극의 일부분은 상기 게이트 트렌치 내에 배치되는
    반도체 디바이스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 주 표면에 배치되고 상기 제 1 방향으로 연장하는 필드 플레이트 트렌치(field plate trenches)를 더 포함하고, 상기 필드 플레이트 트렌치 내에 필드 플레이트의 일부분이 배치되는
    반도체 디바이스.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 주 표면과 접촉하는 절연 층을 더 포함하는
    반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 절연 층의 후면과 접촉하는 추가 반도체 층을 더 포함하는
    반도체 디바이스.
  10. 제 1 주 표면을 각각 갖는 반도체 몸체 내의 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 집적 회로로서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각은,
    소스 영역과,
    드레인 영역과,
    채널 영역과,
    드리프트 구역과,
    상기 소스 영역에 전기적으로 연결되는 소스 콘택트와,
    상기 드레인 영역에 전기적으로 연결되는 드레인 콘택트와,
    상기 채널 영역에서의 게이트 전극 - 상기 채널 영역 및 상기 드리프트 구역은 제 1 방향을 따라 상기 소스 영역과 상기 드레인 영역 사이에 배치되고, 상기 제 1 방향은 상기 제 1 주 표면에 평행하고, 상기 채널 영역은 상기 제 1 방향을 따라 연장하는 제 1 릿지의 형상을 가짐 - 을 포함하고,
    상기 소스 콘택트와 상기 드레인 콘택트 중 하나의 콘택트는 상기 제 1 주 표면에 인접하고, 상기 소스 콘택트와 상기 드레인 콘택트 중 다른 하나의 콘택트는 상기 제 1 주 표면에 마주하는 제 2 주 표면에 인접한
    집적 회로.
  11. 제 10 항에 있어서,
    상기 제 1 트랜지스터의 소스 콘택트 및 상기 제 2 트랜지스터의 드레인 콘택트는 상기 제 1 주 표면 및 상기 제 2 주 표면 중 하나에 인접하고 상기 제 1 트랜지스터의 드레인 콘택트 및 상기 제 2 트랜지스터의 소스 콘택트는 상기 제 1 주 표면 및 상기 제 2 주 표면 중 다른 하나에 인접하는
    집적 회로.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터의 소스 콘택트 및 상기 제 2 트랜지스터의 드레인 콘택트에 전기적으로 연결하는 금속화층을 더 포함하는
    집적 회로.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터를 상기 제 2 트랜지스터로부터 절연하는 절연 트렌치를 더 포함하며, 상기 절연 트렌치는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 배치되는
    집적 회로.
  14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 소스 콘택트는 상기 제 1 주 표면 및 상기 제 2 주 표면 중 하나에 인접하며 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 드레인 콘택트는 상기 제 1 주 표면 및 상기 제 2 주 표면 중 다른 하나에 인접하는
    집적 회로.
  15. 제 1 주 표면을 갖는 반도체 몸체 내에 트랜지스터를 형성하는 것을 포함하는 반도체 디바이스를 제조하는 방법으로서,
    상기 제 1 주 표면에 인접한 소스 영역 및 드레인 영역을 형성하는 단계와,
    상기 제 1 주 표면에 인접한 채널 영역 및 드리프트 구역을 형성하는 단계와,
    상기 소스 영역과 상기 드레인 영역 사이에서 게이트 전극을 형성하는 단계 - 상기 게이트 전극을 형성하는 단계는 상기 제 1 주 표면에 게이트 트렌치를 형성하는 것을 포함하는 게이트 전극을 형성하는 것을 포함함 - 와,
    상기 제 1 주 표면으로부터 상기 제 1 주 표면에 마주하는 제 2 주 표면으로 연장하는 콘택트 개구를 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 주 표면에 필드 플레이트 트렌치를 형성하는 단계를 더 포함하며, 상기 필드 플레이트 트렌치를 형성하는 단계 및 상기 콘택트 개구를 형성하는 단계는 합동 처리 방법(joint processing methods)에 의해 수행되는
    반도체 디바이스 제조 방법.
  17. 제 16 항에 있어서,
    상기 콘택트 개구는 상기 필드 플레이트 트렌치의 폭 및 깊이보다 큰 폭 및 깊이를 갖는
    반도체 디바이스 제조 방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 반도체 몸체를 박막화하기 위해 상기 제 2 주 표면으로부터 상기 반도체 몸체의 일부분을 제거하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  19. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 반도체 몸체를 박막화하기 위해 상기 제 2 주 표면으로부터 상기 반도체 몸체의 일부분을 제거하고, 따라서 상기 콘택트 개구의 하단 부분을 제거하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  20. 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 2 주 표면에 인접하게 절연 층을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  21. 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 반도체 몸체는 실리콘-온-절연체 기판(a silicon-on-insulator substrate)이며, 상기 반도체 몸체의 상기 제 2 주 표면은 매립된 절연 층에 인접하는
    반도체 디바이스 제조 방법.
  22. 제 15 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 제 1 주 표면에 게이트 트렌치를 형성하고 상기 게이트 트렌치 내에 게이트 전극을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
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