KR20150078628A - 마스크 및 그를 이용한 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본원의 일 실시예는 타겟물질의 적층 두께에 대한 균일도를 향상시킬 수 있는 마스크에 관한 것으로, 타겟물질을 선택적으로 형성하기 위한 마스크에 있어서, 상기 타겟물질을 투과시키는 개구부; 및 상기 개구부 외곽이고 상기 타겟물질을 차단하는 차폐부를 포함하는 마스크를 제공한다. 여기서, 상기 개구부는 볼록한 항아리 형태로 형성되는 중앙의 제 1 영역과, 상기 제 1 영역의 장축방향으로 상기 제 1 영역의 양측에 이어지고 상기 제 1 영역의 최소너비보다 넓은 너비로 형성되는 제 2 영역을 포함한다.
Description
본원은 타겟물질의 적층 두께에 대한 균일도를 향상시킬 수 있는 마스크 및 그를 이용하여 박막트랜지스터를 제조하는 방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.
그리고, 복수의 화소를 개별적으로 구동하는 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치인 경우, 한 쌍의 기판 중 어느 하나는 박막트랜지스터 어레이 기판이다.
박막트랜지스터 어레이 기판은 복수의 화소영역이 정의되도록 상호 교차하는 방향으로 형성되는 게이트라인과 데이터라인, 및 복수의 화소영역에 대응하여, 게이트라인과 데이터라인 사이의 교차영역에 형성되는 복수의 박막트랜지스터를 포함한다.
각 박막트랜지스터는 게이트전극, 게이트전극의 적어도 일부와 오버랩하는 액티브층, 액티브층의 양측 상에 접하는 소스 및 드레인전극을 포함한다.
이러한 박막트랜지스터는, 게이트전극에 문턱전압 이상의 게이트신호가 인가되면, 액티브층에 채널이 발생되어, 턴온상태로 구동한다.
이때, 박막트랜지스터의 초기 문턱전압(Initial Vth)은 액티브층의 두께에 따라 변동하므로, 액티브층의 두께에 대한 균일도(Uniformity)가 높아질수록, 박막트랜지스터에 대한 신뢰도가 높아진다.
그런데, 액티브층 형성 시, 균일한 너비의 개구부를 갖는 마스크를 이용함에 따라, 액티브층의 두께에 대한 균일도가 낮아지는 문제점이 있다.
도 1a는 일반적인 액티브층 형성용 마스크를 나타낸 평면도이고, 도 1b는 도 1a의 마스크를 이용하여 형성된 액티브층의 두께를 나타낸 것이다.
도 1a에 도시한 바와 같이, 일반적인 마스크(10)는 일방향(도 1a에서 가로방향)으로 제 1 너비(SW1)를 갖는 제 1 직사각형영역(S1)과, 직사각형 중 다른 일방향(도 1a에서 세로방향)의 양측에 제 1 너비(SW1)에서 제 2 너비(SW2)로 점차 커지는 제 2 직사각형영역(S2)이 결합된 형태의 개구부를 포함한다.
그런데, 일반적인 마스크(10)를 이용한 플라즈마 증착 공정으로 액티브층을 형성하는 경우, 제 1 직사각형영역(S1) 중 중앙영역(MA)에 대응하는 액티브층이 중앙영역(MA)의 양측 가장자리영역(EA)에 대응하는 액티브층과 상이한 두께로 형성되는 문제점이 있다.
즉, 도 1b에 도시한 바와 같이, 중앙영역(CA)에 대응하는 액티브층은 다른 영역(도 1a의 EA, S2)에 대응하는 액티브층에 비해 얇게 형성된다. 참고로, 도 1b은, 더 두꺼울수록 더 진한 색으로 표시한다.
이하의 표 1은 도 1b에 관한 측정값을 나타낸 것이다.
표 1에 나타낸 바와 같이, 일반적인 마스크(10)를 이용하여 액티브층을 형성하는 경우, 두께의 최대값(Max)은 378.8이고, 두께의 최소값(Min)은 325.0이므로, 최대값과 최소값 간의 차이(Max-Min)는 53.8이다. 그리고, 액티브층 두께의 평균(Average)은 355.1이고, 차이도(균일도에 상반됨)는 7.6%인 것을 알 수 있다.
이는, 플라즈마 증착 공정 시의 공정오차로 인해, 반도체물질의 증착량이 영역 별로 상이하기 때문인 것으로 추측된다.
이상과 같이, 전반적으로 균일한 제 1 너비(W1)의 개구부를 포함하는 마스크(10)를 이용하여 액티브층을 형성하면, 액티브층의 두께에 대한 균일도가 임계 이상 향상되기 어려우며, 그로 인해 박막트랜지스터의 신뢰도가 향상되기 어려운 문제점이 있다.
본원은 타겟물질의 적층 두께에 대한 균일도를 향상시킬 수 있는 액티브층 형성용 마스크 및 이를 이용한 박막트랜지스터의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 타겟물질을 선택적으로 형성하기 위한 마스크에 있어서, 상기 타겟물질을 투과시키는 개구부; 및 상기 개구부 외곽이고 상기 타겟물질을 차단하는 차폐부를 포함하는 마스크를 제공한다. 여기서, 상기 개구부는 볼록한 항아리 형태로 형성되는 중앙의 제 1 영역과, 상기 제 1 영역의 장축방향으로 상기 제 1 영역의 양측에 이어지고 상기 제 1 영역의 최소너비보다 넓은 너비로 형성되는 제 2 영역을 포함한다.
본원의 일 실시예에 따른 마스크의 개구부는 볼록한 항아리 형태로 형성되는 중앙의 제 1 영역을 포함한다.
이와 같이 하면, 플라즈마 증착 공정 시의 공정오차로 인해, 중앙영역에서 타겟물질의 두께가 다른 가장자리영역에 비해 얇게 형성되는 것이 보완될 수 있다.
즉, 개구부의 제 1 영역은 중앙에서 가장자리로 갈수록 점차 좁아지는 항아리 형태이기 때문에, 중앙에서 가장자리로 갈수록 타겟물질의 투과량이 점차 작아진다. 이로써, 공정오차가 보완되므로, 타겟물질의 두께에 대한 균일도가 향상될 수 있다.
또한, 이와 같은 마스크를 이용하여 액티브층을 형성하는 경우, 액티브층의 두께에 대한 균일도가 향상될 수 있고, 그로 인해 박막트랜지스터의 특성에 대한 균일도 및 신뢰도가 향상될 수 있다.
특히, 액티브층이 산화물반도체물질로 형성되는 경우, 액티브층의 두께 균일도가 문턱전압에 더욱 큰 영향을 미치므로, 액티브층의 두께에 대한 균일도가 향상됨으로써, 박막트랜지스터의 균일도 및 신뢰도가 더욱 향상될 수 있다.
도 1a는 일반적인 액티브층 형성용 마스크를 나타낸 평면도이다.
도 1b는 도 1a의 마스크를 이용하여 형성된 액티브층의 두께를 나타낸 것이다.
도 2는 본원의 일 실시예에 따른 마스크를 나타낸 평면도이다.
도 3은 도 2의 제 2 영역(A2)을 더욱 상세히 나타낸 평면도이다.
도 4는 도 1a의 일반적인 마스크를 이용하는 경우(EXAMPLE), 및 본원의 일 실시예에 따른 마스크를 이용하는 경우(EMBODIMENT) 각각에 있어서, 액티브층의 영역 별 두께 변화를 나타낸 것이다.
도 5는 본원의 일 실시예에 따른 액티브층 형성용 마스크를 이용한 박막트랜지스터의 제조방법을 나타낸 순서도이다.
도 6a 내지 도 6d는 도 5의 각 단계를 나타낸 공정도이다.
도 1b는 도 1a의 마스크를 이용하여 형성된 액티브층의 두께를 나타낸 것이다.
도 2는 본원의 일 실시예에 따른 마스크를 나타낸 평면도이다.
도 3은 도 2의 제 2 영역(A2)을 더욱 상세히 나타낸 평면도이다.
도 4는 도 1a의 일반적인 마스크를 이용하는 경우(EXAMPLE), 및 본원의 일 실시예에 따른 마스크를 이용하는 경우(EMBODIMENT) 각각에 있어서, 액티브층의 영역 별 두께 변화를 나타낸 것이다.
도 5는 본원의 일 실시예에 따른 액티브층 형성용 마스크를 이용한 박막트랜지스터의 제조방법을 나타낸 순서도이다.
도 6a 내지 도 6d는 도 5의 각 단계를 나타낸 공정도이다.
이하, 본원의 일 실시예에 따른 액티브층 형성용 마스크 및 이를 이용한 박막트랜지스터의 제조방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 2 내지 도 4를 참조하여, 본원의 일 실시예에 따른 액티브층 형성용 마스크에 대해 설명한다.
도 2는 본원의 일 실시예에 따른 마스크를 나타낸 평면도이고, 도 3은 도 2의 제 2 영역(A2)을 더욱 상세히 나타낸 평면도이다. 그리고, 도 4는 도 1a의 일반적인 마스크를 이용하는 경우(EXAMPLE), 및 본원의 일 실시예에 따른 마스크를 이용하는 경우(EMBODIMENT) 각각에 있어서, 액티브층의 영역 별 두께 변화를 나타낸 것이다.
도 2에 도시한 바와 같이, 본원의 일 실시예에 따른 액티브층 형성용 마스크(100)는 타겟물질을 투과시키는 개구부(110), 및 개구부(110)의 외곽이고 타겟물질을 차단하는 차폐부(120)를 포함한다.
개구부(110)는 볼록한 항아리 형태로 형성되는 중앙의 제 1 영역(A1), 제 1 영역(A1)의 장축방향(도 2에서 세로방향임)으로 제 1 영역(A1)의 양측 각각에 나란하게 이어지는 제 2 영역(A2) 및 제 3 영역(A3)을 포함한다.
개구부(110)의 제 1 영역(A1)은 중앙에서 가장자리로 갈수록 너비가 점차 좁아지는 형태, 즉 볼록한 항아리 형태이다.
이에, 제 1 영역(A1)의 정중앙영역은 제 1 영역(A1) 중 최대너비인 제 1 너비(W1)이다. 그리고, 제 2 영역(A2)과 맞닿는 제 1 영역(A1)의 양측 가장자리영역은 제 1 영역(A1) 중 최소너비인 제 2 너비(W2)이다.
이에, 제 1 영역(A1)의 너비는 정중앙에서 가장자리로 갈수록, 제 1 너비(W1)에서 제 2 너비(W2)로 점차 좁아진다. 즉, 제 1 영역(A1)의 너비는 제 2 영역(A2)에 인접할수록, 제 1 너비(W1)에서 제 2 너비(W2)로 점차 좁아진다.
개구부(110)의 제 2 영역(A2)은 제 1 영역(A1)의 최소너비, 즉 제 2 너비(W2)보다 넓은 너비로 형성된다.
그리고, 개구부(110)의 제 3 영역(A3)은 제 1 영역(A1) 양측의 제 2 영역(A2) 각각에 이어지고, 제 1 영역(A1)의 최대너비인 제 1 너비(W1)보다 넓은 제 3 너비(W3)의 직사각형 형태로 형성된다.
이와 같이, 제 2 영역(A2)은 제 1 및 제 3 영역(A1, A3) 사이에 형성되므로, 제 2 영역(A2)의 너비는 제 1 영역(A1)에서 제 3 영역(A3)에 인접할수록, 제 2 너비(W2)에서 제 3 너비(W3)로 점차 넓어진다.
특히, 제 2 영역(A2)은 제 1 영역(A1)에 비해 오목하게 파인 형태이다.
즉, 도 3에 도시한 바와 같이, 제 1 영역(A1)의 단축방향(도 2에서 가로방향임)으로, 제 2 영역(A2)의 양측 변은 제 1 영역(A1)에서 제 3 영역(A3)에 인접할수록, 접선(①, ②, ③, ④)의 기울기의 절대값이 점차 작아지는 곡선으로 이루어진다.
달리 설명하면, 제 2 영역(A2)의 양측 변 각각은 곡선 형태이다. 그리고, 제 2 영역(A2)의 변을 따라서, 제 1 영역(A1)에 가장 인접한 제 1 접점의 접선(①)이 제 1 기울기라고 할 때, 제 1 접점보다 제 3 영역(A3)에 인접한 제 2 접점의 접선(②)은 제 1 기울기보다 작은 제 2 기울기이다. 이와 마찬가지로, 제 2 접점보다 제 3 영역(A3)에 인접한 제 3 접점의 접선(③)은 제 2 기울기보다 작은 제 3 기울기이고, 제 3 영역(A3)에 가장 인접한 제 4 접점의 접선(④)은 제 1 내지 제 3 기울기보다 작은 제 4 기울기이다.
이와 같이 본원의 일 실시예에 따른 마스크(100)를 이용하여, 플라즈마 증착 공정을 실시하면, 플라즈마 증착 공정 시의 공정 오차가 보완되어, 타겟물질의 영역 별 두께에 대한 균일도가 향상될 수 있다.
즉, 플라즈마 증착 공정 시, 일측 방향을 기준으로 중앙영역에서 가장자리영역으로 갈수록 증착량이 많아지는 공정오차가 발생하는 경우가 있을 수 있다. 이 경우에, 본원의 일 실시예에 따른 마스크(100)를 이용하면, 마스크(100)의 개구부(110) 중 제 1 영역(A1)에 의해, 타겟물질의 투과량이 중앙영역에서 가장자리영역으로 갈수록 점차 적어짐으로써, 플라즈마 증착 공정 시의 공정오차가 보완될 수 있다. 그러므로, 타겟물질의 두께에 대한 균일도가 향상될 수 있다.
이에 대하여, 도 4 및 이하의 표 2를 참조하여 더욱 상세히 설명한다.
이하의 표 2는 도 4에 대한 측정값을 나타낸 것이다.
도 4에 도시한 바와 같이, 도 1에 도시한 일반적인 마스크(10)를 이용하여 액티브층을 형성하는 경우(이하 "비교예"라 함), 액티브층의 두께 변화곡선(EXAMPLE)은 비교적 큰 폭으로 변동한다.
즉, 표 2에 나타낸 바와 같이, 비교예(EXAMPLE)의 경우, 액티브층 두께의 최대값(Max)은 1523.00이고, 액티브층 두께의 최소값(Min)은 1334.00이므로, 189.00이다. 그리고, 액티브층 두께의 평균(Average)은 1479.13이고, 차이도(Difference ratio)는 6.62%이다.
반면, 본원의 일 실시예에 따른 마스크(100)를 이용하여 액티브층을 형성하는 경우, 액티브층의 두께 변화곡선(EMBODIMENT)은 비교예에 비해 작은 폭으로 변동한다.
즉, 표 2에 나타낸 바와 같이, 본원의 일 실시예(EMBODIMENT)의 경우, 액티브층 두께의 최대값(Max)은 1375.00이고, 액티브층 두께의 최소값(Min)은 1304.00이므로, 최대값과 최소값 간의 차이(Max-Min)는 비교예(EXAMPLE)보다 작은 71.00이다. 그리고, 액티브층 두께의 평균(Average)은 1349.43이고, 차이도(Difference ratio)는 비교예(EXAMPLE)보다 작은 2.65%이다.
이상과 같이, 본원의 일 실시예에 따른 마스크(100)를 이용하여 액티브층을 형성하면, 최대값과 최소값 간의 차이(Max-Min) 및 차이도(Difference ratio)가 도 1의 일반적인 마스크(10)를 이용하여 액티브층을 형성하는 비교예(EXAMPLE)에서보다 작아진다.
즉, 본원의 일 실시예에 따른 마스크(100)를 이용하면, 액티브층 두께의 균일도가 향상된다. 그리고, 박막트랜지스터의 초기 문턱전압은 액티브층의 두께에 대응하므로, 액티브층 두께의 균일도가 향상되는 만큼, 박막트랜지스터의 초기 문턱전압에 대한 균일도 및 신뢰도 또한 향상될 수 있다.
특히, 액티브층이 산화물반도체물질로 형성되는 경우, 다른 반도체물질(예를 들면, 아몰포스 실리콘 및 폴리 실리콘 등)로 형성되는 경우보다, 액티브층의 두께 변화에 따른 박막트랜지스터의 문턱전압 변화가 더욱 심화되는 것으로 알려져 있다. 여기서, 산화물반도체물질은 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf, Al 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide)일 수 있다.
이에, 액티브층이 산화물반도체물질로 형성되는 경우, 본원의 일 실시예에 따른 마스크(100)를 이용하여 액티브층을 형성하면, 액티브층의 두께에 대한 균일도가 향상됨에 따른 박막트랜지스터의 초기 문턱전압에 대한 균일도 및 신뢰도가 더욱 향상될 수 있다.
다음, 도 5 및 도 6a 내지 도 6d를 참조하여, 본원의 일 실시예에 따른 마스크를 이용하여 박막트랜지스터를 제조하는 방법에 대해 설명한다.
도 5는 본원의 일 실시예에 따른 액티브층 형성용 마스크를 이용한 박막트랜지스터의 제조방법을 나타낸 순서도이고, 도 6a 내지 도 6d는 도 5의 각 단계를 나타낸 공정도이다.
도 5에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터의 제조방법은 기판 상에 게이트전극을 형성하는 단계(S10), 기판 상의 전면에 게이트전극을 덮는 게이트절연막을 형성하는 단계(S20), 도 2 및 도 3에 도시한 마스크(100)를 장착한 상태에서, 플라즈마 증착 방식을 이용하여, 게이트절연막 상에 게이트전극의 적어도 일부와 오버랩하는 액티브층을 형성하는 단계(S30), 및 게이트절연막 상에 액티브층의 양측에 접하고 상호 이격하는 소스 및 드레인전극을 형성하는 단계(S40)를 포함한다.
도 6a에 도시한 바와 같이, 기판(201) 상에 게이트전극(GE)을 형성한다. (S10)
도 6b에 도시한 바와 같이, 기판(201) 상의 전면에 절연물질을 적층하여, 게이트전극(GE)을 덮는 게이트절연막(202)을 형성한다. (S20)
도 6c에 도시한 바와 같이, 복수의 자석(311, 312, 313)을 포함하여 소정의 자기장을 발생시키는 플레이트(300) 상에 기판(201)을 올려놓고, 본원의 일 실시예에 따른 마스크(100)를 게이트절연막(202) 상에 장착한 상태에서, 플라즈마(PLASMA) 증착 방식(PLASMA)을 이용하여, 게이트절연막(202) 상에 액티브층(ACT)을 형성한다. (S30)
액티브층(ACT)은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다.
특히, 액티브층(ACT)은 결정질실리콘(poly Silicon)에 비해 저온분위기에서 형성 가능하고, 비정질실리콘(a-Si)에 비해 높은 캐리어 이동도 및 안정적인 정전특성을 갖는 산화물반도체(Oxide Semiconductor)물질로 형성될 수 있다.
여기서, 산화물반도체물질은 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf, Al 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide)일 수 있다.
더불어, 도 6c의 도시와 같이, 플레이트(300) 하부에 구비된 복수의 자석(311, 312, 313)에 의해, 플라즈마의 증착을 돕는 소정의 자기장이 발생된다.
즉, 상호 이웃하는 중앙의 자석(311)과 그 양측의 자석(312, 313) 각각 사이에서 자기장(얇은 실선의 곡선임)이 발생한다. 그 외에도, 중앙의 자석(311)을 사이에 두고 다소 멀리 이격된 양측의 자석(312, 313) 사이에서도 자기장(얇은 일점쇄선의 곡선임)이 발생한다.
이와 같이, 플레이트(300)에 의한 자기장의 방향 및 자속밀도가 영역 별로 상이함에 따라, 영역 별로 타겟물질의 증착량이 달라질 수 있다. 즉, 플라즈마 적층 방식을 이용하는 경우, 반도체물질의 증착량이 중앙영역에 비해 가장자리영역에서 더 많은 공정오차가 발생할 수 있다.
그러나, 본원의 일 실시예에 따른 마스크(100)를 이용함으로써, 플라즈마 적층 방식에 따른 공정오차가 보완될 수 있다.
구체적으로, 본원의 일 실시예에 따른 마스크(100)는 앞서 도 2 내지 도 4를 참조하여 설명한 바와 같이, 중앙영역에서 가장자리영역으로 갈수록, 더 적은 양의 타겟물질(즉, 반도체물질)을 투과한다.
즉, 마스크(100)에 대한 반도체물질의 투과량(도 6c에서 점선 화살표로 표시함)은 가장자리영역(A2, A3)일수록 더 적어진다.
달리 설명하면, 플라즈마 증착 방식에 따른 공정오차에 의해, 중앙영역(A2)에서 반도체물질의 증착량은 가장자리영역(A2, A3)에서보다 적은 반면, 마스크(100)에 의해 중앙영역(A2)에서 반도체물질의 투과량은 가장자리영역(A2, A3)보다 많다.
이와 같이, 플라즈마 증착 방식에 따른 공정오차를 보완할 수 있는 형상의 개구부(110)를 갖는 마스크(100)에 의해, 액티브층(ACT)의 두께에 대한 균일도가 향상될 수 있다. 그로 인해, 박막트랜지스터(TFT)의 초기 문턱전압에 대한 균일도 및 신뢰도가 향상될 수 있다.
특히, 액티브층(ACT)이 산화물반도체물질로 형성되는 경우, 액티브층(ACT)의 두께 변화에 따른 박막트랜지스터(TFT)의 초기 문턱전압 변화가 심화되는 경향이 있으므로, 본원의 일 실시예에 따른 마스크(100)를 이용하여, 액티브층(ACT)의 두께에 대한 균일도를 향상시킴으로써, 박막트랜지스터(TFT)의 초기 문턱전압에 대한 균일도 및 신뢰도가 더욱 향상될 수 있다.
이어서, 도 6d에 도시한 바와 같이, 게이트절연막(202) 상에, 액티브층(ACT)의 양측에 접하고, 상호 이격하는 소스 및 드레인전극(SE, DE)을 형성한다. (S40)
이로써, 게이트전극(GE), 액티브층(ACT), 소스 및 드레인전극(SE, DE)을 포함하는 박막트랜지스터가 제조된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 마스크
110: 개구부
120: 차폐부
A1: 중앙의 제 1 영역
A2, A3: 제 1 영역의 양측 각각에 이어지는 제 2 및 제 3 영역
W1: 제 1 영역의 최대너비
W2: 제 1 영역의 최소너비
W3: 제 3 영역의 너비
201: 기판 GE: 게이트전극
202: 게이트절연막 ACT: 액티브층
300: 플레이트 311, 312, 313: 자석
SE, DE: 소스 및 드레인전극
120: 차폐부
A1: 중앙의 제 1 영역
A2, A3: 제 1 영역의 양측 각각에 이어지는 제 2 및 제 3 영역
W1: 제 1 영역의 최대너비
W2: 제 1 영역의 최소너비
W3: 제 3 영역의 너비
201: 기판 GE: 게이트전극
202: 게이트절연막 ACT: 액티브층
300: 플레이트 311, 312, 313: 자석
SE, DE: 소스 및 드레인전극
Claims (7)
- 타겟물질을 선택적으로 형성하기 위한 마스크에 있어서,
상기 타겟물질을 투과시키는 개구부; 및
상기 개구부 외곽이고 상기 타겟물질을 차단하는 차폐부를 포함하고,
상기 개구부는
볼록한 항아리 형태로 형성되는 중앙의 제 1 영역과,
상기 제 1 영역의 장축방향으로 상기 제 1 영역의 양측에 이어지고 상기 제 1 영역의 최소너비보다 넓은 너비로 형성되는 제 2 영역을 포함하는 마스크. - 제 1 항에 있어서,
상기 제 1 영역의 중앙은 상기 제 1 영역 중 최대 너비인 제 1 너비이고,
상기 제 1 영역의 양측 가장자리는 상기 제 1 영역 중 최소 너비인 제 2 너비이며,
상기 제 1 영역의 너비는 상기 중앙에서 가장자리로 갈수록, 상기 제 1 너비에서 상기 제 2 너비로 점차 좁아지는 마스크. - 제 2 항에 있어서,
상기 개구부는
상기 제 1 영역 양측의 상기 제 2 영역 각각에 이어지고, 상기 제 1 너비보다 넓은 제 3 너비의 직사각형 형태로 형성되는 제 3 영역을 더 포함하고,
상기 제 2 영역의 너비는 상기 제 1 영역에서 상기 제 3 영역에 인접할수록, 상기 제 2 너비에서 상기 제 3 너비로 점차 넓어지는 마스크. - 제 3 항에 있어서,
상기 제 2 영역의 양측 변은 상기 제 1 영역에서 상기 제 3 영역에 인접할수록 접선의 기울기의 절대값이 점차 작아지는 곡선으로 이루어지는 마스크. - 제 1 항 내지 제 4 항 중 어느 한 항에 따른 마스크를 이용하여, 박막트랜지스터를 제조하는 방법에 있어서,
기판 상에 게이트전극을 형성하는 단계;
상기 기판 상의 전면에 상기 게이트전극을 덮는 게이트절연막을 형성하는 단계;
상기 마스크를 이용하여, 상기 게이트절연막 상에 상기 게이트전극과 오버랩하는 액티브층을 형성하는 단계; 및
상기 게이트절연막 상에, 상기 액티브층의 양측에 접하고 상호 이격하는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법. - 제 5 항에 있어서,
상기 액티브층을 형성하는 단계에서,
상기 액티브층은 산화물반도체로 형성되고,
상기 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf, Al 및 Zr 중에서 선택되는 박막트랜지스터의 제조방법. - 제 6 항에 있어서,
상기 산화물반도체는 IGZO(In-Ga-Zn-Oxide)인 박막트랜지스터의 제조방법.
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0051396A2 (en) * | 1980-11-03 | 1982-05-12 | Xerox Corporation | Process for preparing thin film transistor arrays |
| KR970076069A (ko) * | 1996-05-23 | 1997-12-10 | 김주용 | 콘택 마스크 |
| KR20020057024A (ko) * | 2000-12-30 | 2002-07-11 | 현대엘씨디주식회사 | 유기 전기발광소자의 음극분리벽 형성방법 |
| KR20060077283A (ko) * | 2004-12-30 | 2006-07-05 | 엘지.필립스 엘시디 주식회사 | 유기 전계발광소자 및 그 제조방법 |
| KR100784553B1 (ko) * | 2006-06-16 | 2007-12-11 | 엘지전자 주식회사 | 전계발광소자와 그 제조방법 |
| KR20100073734A (ko) * | 2008-12-23 | 2010-07-01 | 엘지디스플레이 주식회사 | 새도우 마스크의 제조 방법 |
-
2013
- 2013-12-31 KR KR1020130168169A patent/KR102089339B1/ko active IP Right Grant
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0051396A2 (en) * | 1980-11-03 | 1982-05-12 | Xerox Corporation | Process for preparing thin film transistor arrays |
| KR970076069A (ko) * | 1996-05-23 | 1997-12-10 | 김주용 | 콘택 마스크 |
| KR20020057024A (ko) * | 2000-12-30 | 2002-07-11 | 현대엘씨디주식회사 | 유기 전기발광소자의 음극분리벽 형성방법 |
| KR20060077283A (ko) * | 2004-12-30 | 2006-07-05 | 엘지.필립스 엘시디 주식회사 | 유기 전계발광소자 및 그 제조방법 |
| KR100784553B1 (ko) * | 2006-06-16 | 2007-12-11 | 엘지전자 주식회사 | 전계발광소자와 그 제조방법 |
| KR20100073734A (ko) * | 2008-12-23 | 2010-07-01 | 엘지디스플레이 주식회사 | 새도우 마스크의 제조 방법 |
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