KR20150078593A - 박막 트랜지스터 기판 및 그를 이용한 액정표시장치 - Google Patents

박막 트랜지스터 기판 및 그를 이용한 액정표시장치 Download PDF

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Abstract

본 발명은, 기판 상의 표시 영역 내에서 서로 교차 배열되어 화소를 정의하는 게이트 배선 및 데이터 배선; 상기 표시 영역 내의 화소에 형성된 화소 전극; 상기 표시 영역의 일측에 위치하는 비표시 영역에 형성된 게이트 구동부; 상기 게이트 배선의 일단에 형성되며 상기 표시 영역의 타측에 위치하는 비표시 영역에 형성된 게이트 패드; 및 상기 게이트 패드 및 상기 게이트 구동부와 각각 연결되어 상기 게이트 구동부에서 생성된 게이트 제어신호를 상기 게이트 패드를 통해서 상기 게이트 배선에 공급하는 게이트 링크 배선을 포함하여 이루어진 박막 트랜지스터 기판 및 그를 이용한 액정표시장치에 관한 것으로서,
본 발명에 따르면 게이트 구동부와 데이터 구동부를 표시 영역의 좌측 및 우측에 형성하지 않을 수 있기 때문에 좌측 및 우측에서 베젤의 크기를 최소화할 수 있고, 또한, 비표시 영역에서 게이트 패드를 통해서 게이트 링크 배선과 게이트 배선을 연결시킴으로써 게이트와 소스 간의 커패시턴스(Cgs) 편차로 인한 휘도 불균일 문제가 방지될 수 있다.

Description

박막 트랜지스터 기판 및 그를 이용한 액정표시장치{Thin film transistor substrate and Liquid crystal display device using the same}
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 베젤(bezel) 영역을 최소화할 수 있는 박막 트랜지스터 기판에 관한 것이다.
액정표시장치(Liquid Crystal Display Device) 또는 유기 발광 표시장치(Organic Light Emitting Display Device) 등과 같은 디스플레이 장치는 박막 트랜지스터 기판을 포함하여 이루어진다.
상기 박막 트랜지스터 기판은 화상을 표시하는 표시 영역과 상기 표시 영역 외곽의 비표시 영역을 구비하는데, 상기 표시 영역에는 박막 트랜지스터와 화소 전극 등이 형성되고, 상기 비표시 영역에는 상기 박막 트랜지스터를 구동하기 위한 구동부가 형성된다.
이하, 도면을 참조로 종래의 박막 트랜지스터 기판에 대해서 설명하기로 한다.
도 1은 종래의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 1에서 알 수 있듯이, 기판(1)의 중앙에는 표시 영역이 형성되고, 상기 표시 영역 외곽에는 비표시 영역이 형성된다.
상기 표시 영역에는 도시하지는 않았지만 게이트 배선과 데이터 배선이 교차하여 화소를 정의하고, 상기 화소 내에는 박막 트랜지스터와 화소 전극이 형성되어 있다.
상기 비표시 영역에는 상기 박막 트랜지스터를 구동하기 위한 구동부가 형성되어 있다. 구체적으로, 상기 표시 영역의 좌측 및 우측에는 게이트 구동부(10)가 각각 형성되어 있어 상기 게이트 구동부(10)에서 생성된 게이트 신호가 상기 표시 영역의 게이트 배선으로 인가된다. 또한, 상기 표시 영역의 상측에는 데이터 구동부(20)가 형성되어 있어 상기 데이터 구동부(20)에서 생성된 데이터 신호가 상기 표시 영역의 데이터 배선으로 인가된다. 또한, 상기 데이터 구동부(20)는 인쇄회로기판(30)과 연결되어 있다.
이와 같은 종래의 박막 트랜지스터 기판은 상기 표시 영역의 좌측 및 우측에 상기 게이트 구동부(10)가 각각 형성되어 있기 때문에 상기 표시 영역의 좌측 및 우측에서 상당한 면적의 비표시 영역이 필요하게 된다.
최근의 디스플레이 장치는 수요자들에게 보다 어필할 수 있는 심미감이 우수한 디자인의 방향으로 개발되고 있는데, 그와 같은 디자인의 하나로 베젤(bezel)을 최소화하는 시도가 꾸준히 진행되고 있다. 그러나, 전술한 바와 같이 종래의 박막 트랜지스터 기판은 그 좌측 및 우측에 상당한 면적의 비표시 영역이 필요하기 때문에 좌측 및 우측의 베젤 크기를 줄이는데 한계가 있어 수요자의 요구에 충분히 부응하지 못하고 있는 실정이다.
본 발명은 전술한 종래의 문제를 해결하기 위해 고안된 것으로서, 본 발명은 좌측 및 우측의 베젤 크기를 최소화할 수 있는 박막 트랜지스터 기판 및 그를 이용한 액정표시장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상의 표시 영역 내에서 서로 교차 배열되어 화소를 정의하는 게이트 배선 및 데이터 배선; 상기 표시 영역 내의 화소에 형성된 화소 전극; 상기 표시 영역의 일측에 위치하는 비표시 영역에 형성된 게이트 구동부; 상기 게이트 배선의 일단에 형성되며 상기 표시 영역의 타측에 위치하는 비표시 영역에 형성된 게이트 패드; 및 상기 게이트 패드 및 상기 게이트 구동부와 각각 연결되어 상기 게이트 구동부에서 생성된 게이트 제어신호를 상기 게이트 패드를 통해서 상기 게이트 배선에 공급하는 게이트 링크 배선을 포함하여 이루어진 박막 트랜지스터 기판을 제공한다.
본 발명은 또한 박막 트랜지스터 기판; 대향 기판; 및 상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지고, 상기 박막 트랜지스터 기판은 전술한 박막 트랜지스터 기판으로 이루어진 것을 특징으로 하는 액정표시장치를 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명에 따르면 게이트 구동부와 데이터 구동부를 표시 영역의 좌측 및 우측에 형성하지 않을 수 있기 때문에 좌측 및 우측에서 베젤의 크기를 최소화할 수 있다.
또한, 본 발명에 따르면 표시 영역 내에서 게이트 링크 배선과 게이트 배선을 연결시키지 않고, 비표시 영역에서 게이트 패드를 통해서 게이트 링크 배선과 게이트 배선을 연결시킴으로써 게이트와 소스 간의 커패시턴스(Cgs) 편차로 인한 휘도 불균일 문제가 방지될 수 있다.
도 1은 종래의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 세부적인 평면도이다.
도 4는 도 3의 A-B라인의 단면도이다.
도 5는 도 3의 C-D라인의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 세부적인 평면도이다.
도 7은 도 6의 A-B라인의 단면에 해당한다.
도 8은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 표면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
본 명세서에서 기술되는 "제1" 및 "제2" 등의 수식어는 해당하는 구성들의 순서를 의미하는 것이 아니라 해당하는 구성들을 서로 구분하기 위한 것이다.
본 명세서에서 기술되는 "연결된다"라는 용어는 어떤 구성이 다른 구성과 직접적으로 연결되는 경우뿐만 아니라 어떤 구성이 제3의 구성을 통해서 다른 구성과 간접적으로 연결되는 경우까지 포함하는 것을 의미한다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따르면, 기판(100) 상에 표시 영역이 형성되어 있고, 상기 표시 영역 외곽에 비표시 영역이 형성되어 있다.
상기 표시 영역에는 게이트 배선(200)과 데이터 배선(400)이 형성되어 있다.
상기 게이트 배선(200)은 제1 방향, 예로서 가로 방향으로 배열되고, 상기 데이터 배선(400)은 제2 방향, 예로서 세로 방향으로 배열된다. 이와 같이 상기 게이트 배선(200)과 데이터 배선(400)이 교차 배열되어 화소를 정의하게 된다. 상기 게이트 배선(200)과 데이터 배선(400)에 의해 정의된 화소 내에는 박막 트랜지스터(미도시) 및 화소 전극(미도시)이 형성되어 있다.
상기 박막 트랜지스터는 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하여 이루어지고, 상기 화소 전극은 상기 박막 트랜지스터의 드레인 전극과 연결되어 있다.
상기 비표시 영역에는 게이트 구동부(10), 데이터 구동부(20) 및 인쇄회로기판(30)이 형성되어 있다.
상기 게이트 구동부(10)는 칩(chip) 형태의 게이트 구동 집적 회로가 상기 기판(100) 상에 실장된 구조(COG; Chip On Glass)로 이루어질 수도 있고, 게이트 구동 집적 회로가 상기 기판(100) 상에 직접 형성된 구조(GIP; Gate In Panel)로 이루어질 수도 있다. 이와 같은 게이트 구동부(10)는 게이트 스타트 신호, 복수의 클럭 신호, 구동 전원, 및 게이트 출력 신호 등의 게이트 제어 신호를 생성하여 상기 표시 영역 내의 게이트 배선(200)에 생성한 제어 신호를 공급한다.
상기 데이터 구동부(20)는 칩(chip) 형태의 데이터 구동 집적 회로가 상기 기판(100) 상에 실장된 구조(COG; Chip On Glass)로 이루어질 수도 있고, 칩(chip) 형태의 데이터 구동 집적 회로가 연성 회로 필름 상에 실장된 구조(COF; Chip On Film)로 이루어질 수도 있다. 상기 COG 또는 COF 구조의 데이터 구동부(20)는 연성 회로 필름을 통해서 상기 인쇄회로기판(30)에 연결되어 있어, 상기 인쇄 회로 기판(30)으로부터 입력되는 화소 데이터와 데이터 제어 신호 및 복수의 기준 감마 전압을 이용하여 데이터 신호를 생성하여 상기 표시 영역 내의 데이터 배선(400)에 생성한 데이터 신호를 공급한다.
상기 게이트 구동부(10)는 상기 표시 영역의 일측, 예로서 상기 표시 영역의 상측에 위치하는 비표시 영역에 형성되고, 상기 데이터 구동부(20)는 상기 게이트 구동부(10)와 대향하는 상기 표시 영역의 타측, 예로서 상기 표시 영역의 하측에 위치하는 비표시 영역에 형성된다.
따라서, 상기 표시 영역의 좌측 및 우측에 위치하는 비표시 영역에는 상기 게이트 구동부(10)와 상기 데이터 구동부(20)가 형성되지 않기 때문에, 좌측 및 우측에서 베젤의 크기를 최소화할 수 있다.
한편, 상기 데이터 배선(400)은 세로 방향으로 배열되어 있기 때문에 데이터 링크 배선(401)을 통해서 하측의 비표시 영역에 형성된 데이터 구동부(20)와의 연결이 용이하다.
그러나, 상기 게이트 배선(200)은 가로 방향으로 배열되어 있기 때문에 상측의 비표시 영역에 형성된 게이트 구동부(10)와의 연결이 용이하지 않다. 본 발명의 일 실시예에서는 표시 영역 내로 연장되는 게이트 링크 배선을 이용하여 상기 게이트 배선(200)을 상기 게이트 구동부(10)와 연결시키는데, 이에 대해서는 도 3은 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 세부적인 평면도로서, 이는 표시 영역 내에 형성된 복수 개의 화소의 모습과 비표시 영역 내에 형성된 게이트 패드(220)와 게이트 링크 배선(500) 사이의 콘택 모습을 도시한 것이다.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 배선(200), 게이트 전극(210), 게이트 패드(220), 데이터 배선(400), 소스 전극(410), 드레인 전극(420), 게이트 링크 배선(500), 화소 전극(700), 및 콘택 전극(750)을 포함하여 이루어진다.
상기 게이트 배선(200)은 상기 기판(100) 상에서 제1 방향, 예로서 가로 방향으로 배열되어 있다.
상기 게이트 전극(210)은 상기 게이트 배선(200)에서 돌출된 구조로 이루어진다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 돌출된 게이트 전극(210)을 형성하지 않고 상기 게이트 배선(200) 자체가 박막 트랜지스터의 게이트 전극으로 기능하도록 구성할 수도 있다.
상기 게이트 패드(220)는 상기 게이트 배선(200)의 일단에 형성된다. 특히, 상기 게이트 패드(220)는 표시 영역 외곽의 비표시 영역에 형성되어, 상기 게이트 링크 배선(500)과 연결된다. 도면에는 표시 영역의 우측에 위치하는 비표시 영역만을 도시하였지만, 표시 영역의 좌측에 위치하는 비표시 영역에도 상기 게이트 패드(220)가 형성되어 표시 영역의 좌측에서도 상기 게이트 패드(220)와 상기 게이트 링크 배선(500)이 연결될 수 있다.
상기 게이트 배선(200), 게이트 전극(210), 및 게이트 패드(220)는 동일한 게이트 금속으로 동시에 형성될 수 있다. 즉, 상기 게이트 배선(200), 게이트 전극(210), 및 게이트 패드(220)는 일체(one body)로 형성될 수 있다.
상기 데이터 배선(400)은 상기 기판(100) 상에서 제2 방향, 예로서 세로 방향으로 배열되어 있다. 따라서, 상기 게이트 배선(200)과 상기 데이터 배선(400)이 교차 배열되어 복수 개의 화소가 정의된다. 상기 데이터 배선(400)은 도시된 바와 같이 곧은 직선 형태로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니고 굽은 직선 형태로 형성되어 하나의 화소가 멀티 도메인(multi domain)으로 구획될 수도 있다.
상기 소스 전극(410)은 상기 데이터 배선(400)에서 돌출된 구조로 이루어진다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 돌출된 소스 전극(410)을 형성하지 않고 상기 데이터 배선(400) 자체가 박막 트랜지스터의 소스 전극으로 기능하도록 구성할 수도 있으며, 이 경우 게이트 전극(210)과 소스 전극 사이의 기생 커패시턴스를 줄일 수 있다.
상기 드레인 전극(420)은 상기 소스 전극(410)과 마주하고 있다. 상기 데이터 배선(400), 소스 전극(410), 및 드레인 전극(410)은 동일한 데이터 금속으로 동시에 형성될 수 있다.
이상과 같은 게이트 전극(210), 소스 전극(410), 드레인 전극(420), 및 도시하지 않은 반도체층의 조합에 의해서 박막 트랜지스터가 구성된다.
상기 게이트 링크 배선(500)은 전술한 게이트 구동부(10)와 상기 게이트 배선(200)을 연결하여, 상기 게이트 구동부(10)에서 생성된 게이트 제어 신호가 상기 게이트 배선(200)으로 공급될 수 있도록 한다. 이를 위해서, 상기 게이트 링크 배선(500)의 일단은 상기 게이트 패드(220)에 연결되고, 상기 게이트 링크 배선(500)의 타단은 전술한 상측의 비표시 영역 내에 형성된 게이트 구동부(10)에 연결된다.
따라서, 상기 게이트 링크 배선(500)은 상측의 비표시 영역에서부터 시작하여 표시 영역 내부를 경유하여 우측 또는 좌측의 비표시 영역으로 연장된다.
한편, 상기 비표시 영역에 게이트 패드(220)를 형성하지 않고 상기 표시 영역 내에서 상기 게이트 링크 배선(500)과 게이트 배선(200)을 연결시킬 수도 있다. 그러나, 이와 같이 표시 영역 내에서 상기 게이트 링크 배선(500)과 게이트 배선(200)을 연결시키게 되면, 상기 게이트 링크 배선(500)에 의해서 게이트와 소스 간의 커패시턴스(Cgs) 편차가 발생하여 휘도가 불균일하게 되는 문제가 있다.
따라서, 본 발명의 일 실시예에 따르면, 상기 표시 영역 내에서 상기 게이트 링크 배선(500)과 게이트 배선(200)을 연결시키지 않고, 그 대신에 상기 비표시 영역에서 상기 게이트 패드(220)를 통해서 상기 게이트 링크 배선(500)과 게이트 배선(200)을 연결시킨 것이며, 그에 따라 게이트와 소스 간의 커패시턴스(Cgs) 편차로 인한 휘도 불균일 문제가 해소될 수 있다.
상기 게이트 링크 배선(500)은 표시 영역 내에서 상기 데이터 배선(400) 및 상기 게이트 배선(200)과 오버랩되도록 형성된다. 이를 위해서, 상기 게이트 링크 배선(500)은 상기 데이터 배선(400) 및 상기 게이트 배선(200)과는 서로 상이한 층에 형성된다. 이와 같이 상기 게이트 링크 배선(500)이 상기 데이터 배선(400) 및 상기 게이트 배선(200)과 오버랩되도록 형성됨으로써, 상기 게이트 링크 배선(500)에 의한 광투과율 저하를 방지할 수 있다.
상기 게이트 링크 배선(500)은 상기 게이트 배선(200)과 일대일로 연결된다. 따라서, 복수 개의 게이트 배선(200)들에 대응하도록 동일한 개수의 복수 개의 게이트 링크 배선(500)들이 형성된다.
도시된 바와 같이, 복수 개의 게이트 링크 배선(500) 각각은 그 길이는 서로 상이하지만 전체적으로 L자 구조로 이루어진다.
예를 들어 가장 상측의 게이트 배선(200)과 일대일로 연결되는 게이트 링크 배선(500)은 가로 방향의 X1 부분 및 세로 방향의 Y1 부분을 포함하여 이루어지는데, 상기 X1 부분은 표시 영역 내에서 하나의 화소를 정의하는 게이트 배선(200)의 길이로 형성되고 상기 Y1 부분은 표시 영역 내에서 하나의 화소를 정의하는 데이터 배선(400)의 길이로 형성되며, 이와 같은 X1 부분 및 Y1 부분의 조합에 의해서 L자 구조가 이루어진다.
또한, 두 번째 상측의 게이트 배선(200)과 일대일로 연결되는 게이트 링크 배선(500)은 가로 방향의 X2 부분 및 세로 방향의 Y2 부분을 포함하여 이루어지는데, 상기 X2 부분은 표시 영역 내에서 두 개의 화소를 정의하는 게이트 배선(200)의 길이로 형성되고 상기 Y2 부분은 표시 영역 내에서 두 개의 화소를 정의하는 데이터 배선(400)의 길이로 형성되며, 이와 같은 X2 부분 및 Y2 부분의 조합에 의해서 L자 구조가 이루어진다.
또한, 세 번째 상측의 게이트 배선(200)과 일대일로 연결되는 게이트 링크 배선(500)은 가로 방향의 X3 부분 및 세로 방향의 Y3 부분을 포함하여 이루어지는데, 상기 X3 부분은 표시 영역 내에서 세 개의 화소를 정의하는 게이트 배선(200)의 길이로 형성되고 상기 Y3 부분은 표시 영역 내에서 세 개의 화소를 정의하는 데이터 배선(400)의 길이로 형성되며, 이와 같은 X3 부분 및 Y3 부분의 조합에 의해서 L자 구조가 이루어진다.
상기 화소 전극(700)은 상기 게이트 배선(200)과 상기 데이터 배선(400)에 의해서 정의된 화소 내에 형성된다. 상기 화소 전극(700)은 제1 콘택홀(H1)을 통해서 상기 박막 트랜지스터의 드레인 전극(420)과 연결된다.
상기 화소 전극(700)은 내부에 슬릿(701)이 구비되도록 패턴 형성될 수 있으며, 이와 같이 슬릿(701)이 구비된 화소 전극(700)은 도시하지 않은 공통 전극과 함께 수평 전계 또는 프린지 필드(fringe field)를 형성하여 액정층의 배열 방향을 조절할 수 있다.
상기 콘택 전극(750)은 상기 비표시 영역 내에 형성된 게이트 패드(220)와 상기 게이트 링크 배선(500) 사이를 연결시킨다. 구체적으로, 상기 콘택 전극(750)은 제2 콘택홀(H2)을 통해서 상기 게이트 패드(220)와 연결되고 제3 콘택홀(H3)을 통해서 상기 게이트 링크 배선(500)과 연결된다. 따라서, 상기 콘택 전극(750)에 의해서 상기 게이트 패드(220)와 상기 게이트 링크 배선(500) 사이가 연결된다.
상기 콘택 전극(750)은 상기 화소 전극(700)과 동일한 투명 전극으로 이루어질 수 있으며, 상기 화소 전극(700)과 동일한 공정을 통해서 동시에 형성될 수 있다.
이하에서는 단면 구조를 통해서 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대해서 보다 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도로서, 이는 도 3의 A-B라인의 단면에 해당한다.
도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판(100), 게이트 배선(200)과 게이트 전극(210), 게이트 절연막(250), 반도체층(300), 데이터 배선(400)과 소스/드레인 전극(410, 420), 제1 보호막(451), 제2 보호막(452), 게이트 링크 배선(500), 제1 패시베이션막(550), 공통 전극(600), 제2 패시베이션막(650), 및 화소 전극(700)을 포함하여 이루어진다.
상기 기판(100)은 유리 또는 투명한 플라스틱과 같은 투명한 재료로 이루어질 수 있다. 상기 기판(100)은 플렉시블(flexible)한 투명한 재료로 이루어질 수 있다.
상기 게이트 배선(200)과 게이트 전극(210)은 상기 기판(100) 상에 형성되어 있다. 상기 게이트 배선(200)과 게이트 전극(210)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 게이트 절연막(250)은 상기 게이트 배선(200)과 게이트 전극(210) 상에 형성되어 있다. 상기 게이트 절연막(250)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연물로 이루어질 수 있다.
상기 반도체층(300)은 상기 게이트 절연막(250) 상에 형성되어 있다. 보다 구체적으로, 상기 반도체층(300)은 박막 트랜지스터 영역에서 상기 게이트 전극(210)과 오버랩되면서 상기 게이트 절연막(250) 상에 형성되어 있고, 또한 상기 데이터 배선(400) 아래에도 형성되어 있다. 상기 반도체층(300)은 실리콘계 반도체 물질로 이루어질 수도 있고 산화물 반도체 물질로 이루어질 수도 있다.
상기 데이터 배선(400)과 소스/드레인 전극(410, 420)은 상기 반도체층(300) 상에 형성되어 있다. 도면에는 상기 반도체층(300), 데이터 배선(400), 및 소스/드레인 전극(410, 420)이 하프톤 마스크(Halftone mask) 등을 이용한 1회의 노광 공정으로 패턴 형성된 모습을 도시하였다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 반도체층(300)이 하나의 마스크 공정으로 먼저 패턴 형성되고, 그 후에 상기 데이터 배선(400)과 소스/드레인 전극(410, 420)이 다른 하나의 마스크 공정으로 패턴 형성될 수도 있으며, 이 경우에는 상기 데이터 배선(400) 아래의 반도체층(300)은 형성할 필요가 없다.
상기 데이터 배선(400)과 소스/드레인 전극(410, 420)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 제1 보호막(451)은 상기 데이터 배선(400)과 소스/드레인 전극(410, 420) 상에 형성되어 있다. 상기 제1 보호막(451)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연물로 이루어질 수 있다.
상기 제2 보호막(452)은 상기 제1 보호막(451) 상에 형성되어 있다. 상기 제2 보호막(452)은 포토 아크릴과 같은 유기절연물로 이루어질 수 있다. 상기 제2 보호막(452)은 기판 평탄화 기능도 수행한다.
상기 게이트 링크 배선(500)은 상기 제2 보호막(452) 상에 형성되어 있다. 상기 게이트 링크 배선(500)은 상기 게이트 배선(200)과 오버랩되도록 형성된다. 상기 게이트 링크 배선(500)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 제1 패시베이션막(550)은 상기 게이트 링크 배선(500) 상에 형성되어 있다. 상기 제1 패시베이션막(550)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연물로 이루어질 수 있다.
상기 공통 전극(600)은 상기 제1 패시베이션막(550) 상에 형성되어 있다. 상기 공통 전극(600)은 상기 화소 전극(700)과 함께 전계(field)를 형성하여 액정층의 배열방향을 조절한다. 상기 공통 전극(600)은 ITO와 같은 투명 전극으로 이루어진다.
상기 제2 패시베이션막(650)은 상기 공통 전극(600) 상에 형성되어 있다. 상기 제2 패시베이션막(650)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연물로 이루어질 수 있다.
상기 화소 전극(700)은 상기 제2 패시베이션막(650) 상에 형성되어 있다. 상기 화소 전극(700)은 상기 제1 콘택홀(H1)을 통해서 상기 드레인 전극(420)과 연결된다. 상기 제1 콘택홀(H1) 형성을 위해서 상기 제1 보호막(451), 제2 보호막(452), 제1 패시베이션막(550), 및 제2 패시베이션막(650)의 소정 영역은 제거된다.
상기 화소 전극(700)은 ITO와 같은 투명 전극으로 이루어진다. 상기 화소 전극(700)은 그 내부에 슬릿(701)이 구비됨으로써 본 발명에 따른 박막 트랜지스터 기판이 IPS(In-plane switching) 모드 액정표시장치 또는 FFS(Fringe field switching) 모드 액정표시장치에 적용될 수 있다.
이상은 게이트 전극(210)이 반도체층(300)의 아래에 형성되는 바텀 게이트(Bottom Gate) 구조에 대해서 설명하였지만, 본 발명이 반드시 그에 한정되는 것은 아니고, 본 발명은 게이트 전극(210)이 반도체층(300)의 위에 형성되는 탑 게이트(Top gate) 구조를 포함한다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도로서, 이는 도 3의 C-D라인의 단면에 해당한다.
도 5에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판(100), 게이트 패드(220), 게이트 절연막(250), 제1 보호막(451), 제2 보호막(452), 게이트 링크 배선(500), 제1 패시베이션막(550), 제2 패시베이션막(650), 및 콘택 전극(750)을 포함하여 이루어진다.
상기 게이트 패드(220)는 상기 기판(100) 상에 형성되어 있다. 상기 게이트 패드(220)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 게이트 절연막(250)은 상기 게이트 패드(220) 상에 형성되어 있고, 상기 제1 보호막(451)은 상기 게이트 절연막(250) 상에 형성되어 있고, 상기 제2 보호막(452)은 상기 제1 보호막(451) 상에 형성되어 있다.
상기 게이트 링크 배선(500)은 상기 제2 보호막(452) 상에 형성되어 있다. 상기 게이트 링크 배선(500)은 상기 게이트 패드(220)와 오버랩되도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 제1 패시베이션막(550)은 상기 게이트 링크 배선(500) 상에 형성되어 있고, 상기 제2 패시베이션막(650)은 상기 제1 패시베이션막(550) 상에 형성되어 있다.
상기 콘택 전극(750)은 상기 제2 패시베이션막(650) 상에 형성되어 있다. 상기 콘택 전극(750)은 상기 게이트 패드(220) 및 게이트 링크 배선(500)과 각각 연결되어 있다. 구체적으로, 상기 콘택 전극(750)은 제2 콘택홀(H2)을 통해서 상기 게이트 패드(220)와 연결되고 제3 콘택홀(H3)을 통해서 상기 게이트 링크 배선(500)과 연결된다. 상기 제2 콘택홀(H2) 형성을 위해서 상기 게이트 절연막(250), 제1 보호막(451), 제2 보호막(452), 제1 패시베이션막(550), 및 제2 패시베이션막(650)의 소정 영역은 제거된다. 또한, 상기 제3 콘택홀(H3) 형성을 위해서 상기 제1 패시베이션막(550) 및 제2 패시베이션막(650)의 소정 영역은 제거된다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 세부적인 평면도로서, 이는 표시 영역 내에서 게이트 링크 배선(500)의 배열 모습이 변경된 것을 제외하고 전술한 도 3에 따른 박막 트랜지스터와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 6에서 알 수 있듯이, 본 발명의 다른 실시예에 따르면, 복수 개의 게이트 배선(200)들과 일대일로 연결되는 복수 개의 게이트 링크 배선(500) 각각은 그 길이는 서로 상이하지만 전체적으로 L자 구조가 반복된 계단 구조로 이루어진다.
예를 들어 가장 상측의 게이트 배선(200)과 일대일로 연결되는 게이트 링크 배선(500)은 가로 방향의 X1 부분 및 세로 방향의 Y1 부분을 포함하여 이루어지는데, 상기 X1 부분은 표시 영역 내에서 하나의 화소를 정의하는 게이트 배선(200)의 길이로 형성되고 상기 Y1 부분은 표시 영역 내에서 하나의 화소를 정의하는 데이터 배선(400)의 길이로 형성되며, 이와 같은 X1 부분 및 Y1 부분의 조합에 의해서 L자 구조가 이루어진다.
또한, 두 번째 상측의 게이트 배선(200)과 일대일로 연결되는 게이트 링크 배선(500)은 가로 방향의 복수 개의 X2 부분들 및 세로 방향의 복수 개의 Y2 부분들을 포함하여 이루어지는데, 상기 X2 부분은 표시 영역 내에서 하나의 화소를 정의하는 게이트 배선(200)의 길이로 형성되고 상기 Y2 부분은 표시 영역 내에서 하나의 화소를 정의하는 데이터 배선(400)의 길이로 형성되며, 이와 같은 X2 부분 및 Y2 부분이 반복되면서 전체적으로 L자 구조가 반복된 계단 구조로 이루어진다.
또한, 세 번째 상측의 게이트 배선(200)과 일대일로 연결되는 게이트 링크 배선(500)도 가로 방향의 복수 개의 X2 부분들 및 세로 방향의 복수 개의 Y2 부분들을 포함하여 이루어지는데, 상기 X2 부분은 표시 영역 내에서 하나의 화소를 정의하는 게이트 배선(200)의 길이로 형성되고 상기 Y2 부분은 표시 영역 내에서 하나의 화소를 정의하는 데이터 배선(400)의 길이로 형성되며, 이와 같은 X2 부분 및 Y2 부분이 반복되면서 전체적으로 L자 구조가 반복된 계단 구조로 이루어진다.
도 3 및 도 6에 따른 실시예의 경우, 각각의 게이트 링크 배선(500)이 가로 방향으로 배열된 X1, X2, 또는 X3와 더불어 세로 방향으로 배열된 Y1, Y2, 또는 Y3를 포함한 L자 구조로 이루어지는데, 이로 인해서 상기 X1과 Y1의 교차지점에 위치한 화소, 상기 X2와 Y2의 교차지점에 위치한 화소, 및 상기 X3와 Y3의 교차지점에 위치한 화소 각각에서 게이트와 드레인 간의 커패시턴스(Cgd) 편차로 인한 휘도 불균일 문제가 발생할 수 있다.
이때, 전술한 도 3의 경우는, 상기 X1과 Y1의 교차지점에 위치한 화소는 하나의 화소만큼의 커패시턴스(Cgd) 편차가 발생하지만, 상기 X2와 Y2의 교차지점에 위치한 화소는 2개의 화소만큼의 커패시턴스(Cgd) 편차가 발생하고, 상기 X3와 Y3의 교차지점에 위치한 화소는 3개의 화소만큼의 커패시턴스(Cgd) 편차가 발생하게 되어, 각각의 교차지점에 위치한 화소들 사이에서 휘도 편차가 점차로 증가되어 화상 품질이 현저히 저하되는 문제가 있다.
그에 반하여, 도 6의 경우는, 상기 X1과 Y1의 교차지점에 위치한 화소, 상기 X2와 Y2의 교차지점에 위치한 화소, 및 상기 X3와 Y3의 교차지점에 위치한 화소 모두 하나의 화소만큼의 커패시턴스(Cgd) 편차가 발생하기 때문에, 전체적으로 휘도 편차가 발생하지 않는다.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도로서, 이는 도 6의 A-B라인의 단면에 해당한다.
도 7은 전술한 도 4에 도시한 단면도에서, 데이터 배선(400)과 오버랩되는 게이트 랭크 배선(500)이 추가로 형성된 것을 제외하고 전술한 도 4에 따른 실시예와 동일하다.
즉, 전술한 도 6에서 알 수 있듯이, 게이트 링크 배선(500)이 L자 구조가 반복된 계단 구조로 이루어지기 때문에, 도 7에서 알 수 있듯이, 데이터 배선(400)과 오버랩되는 게이트 랭크 배선(500)이 추가로 도시된다.
도 8은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
도 8에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 박막 트랜지스터 기판(2), 대향 기판(3), 및 양 기판(2, 3) 사이에 형성된 액정층(7)을 포함하여 이루어진다.
상기 박막 트랜지스터 기판(2)은 전술한 다양한 실시예에 따른 박막 트랜지스터 기판을 이용한다.
상기 대향 기판(3)은 기판(4), 블랙 매트릭스(5), 및 컬러 필터(6)를 포함하여 이루어진다.
상기 블랙 매트릭스(5)는 상기 기판(4)의 하면 상에 형성되며, 전술한 박막 트랜지스터 기판의 화소와 화소 사이의 경계에 형성된다.
상기 컬러 필터(6)는 상기 블랙 매트릭스(5) 사이 영역에 형성되며, 적색(R) 컬러 필터, 녹색(G) 컬러 필터, 및 청색(B) 컬러 필터를 포함하여 이루어진다.
도 8은 본 발명의 일 실시예에 따른 액정표시장치에 관한 것으로서, 본 발명이 반드시 도 8과 같은 구조로 한정되는 것은 아니고, 당업계에 공지된 다양한 구조로 변경될 수 있다. 예를 들어, 컬러 필터(6)가 상기 박막 트랜지스터 기판(2) 상에 형성될 수도 있다.
100: 기판 200: 게이트 배선
210: 게이트 전극 220: 게이트 패드
250: 게이트 절연막 300: 반도체층
400: 데이터 배선 410, 420: 소스/드레인 전극
451, 452: 제1/제2 보호막 500: 게이트 링크 배선
550: 제1 패시베이션막 600: 공통 전극
650: 제2 패시베이션막 700: 화소 전극

Claims (10)

  1. 기판 상의 표시 영역 내에서 서로 교차 배열되어 화소를 정의하는 게이트 배선 및 데이터 배선;
    상기 표시 영역 내의 화소에 형성된 화소 전극;
    상기 표시 영역의 일측에 위치하는 비표시 영역에 형성된 게이트 구동부;
    상기 게이트 배선의 일단에 형성되며 상기 표시 영역의 타측에 위치하는 비표시 영역에 형성된 게이트 패드; 및
    상기 게이트 패드 및 상기 게이트 구동부와 각각 연결되어 상기 게이트 구동부에서 생성된 게이트 제어신호를 상기 게이트 패드를 통해서 상기 게이트 배선에 공급하는 게이트 링크 배선을 포함하여 이루어진 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 게이트 링크 배선은 상기 표시 영역 내에 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 게이트 링크 배선은 상기 게이트 배선 및 데이터 배선과 오버랩되도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제3항에 있어서,
    상기 게이트 배선과 오버랩되는 상기 게이트 링크 배선의 일 부분은 하나의 화소를 정의하는 게이트 배선의 길이로 형성되고,
    상기 데이터 배선과 오버랩되는 상기 게이트 링크 배선의 다른 부분은 하나의 화소를 정의하는 데이터 배선의 길이로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제3항에 있어서,
    상기 게이트 배선과 오버랩되는 상기 게이트 링크 배선의 일 부분은 복수 개의 화소를 정의하는 게이트 배선의 길이로 형성되고,
    상기 데이터 배선과 오버랩되는 상기 게이트 링크 배선의 다른 부분은 복수 개의 화소를 정의하는 데이터 배선의 길이로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 게이트 패드와 상기 게이트 링크 배선은 콘택 전극을 통해서 서로 연결되며, 상기 콘택 전극은 상기 화소 전극과 동일한 투명전극으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 데이터 배선에 공급한 데이터 신호를 생성하는 데이터 구동부를 추가로 포함하여 이루어지고,
    상기 데이터 구동부는 상기 게이트 구동부와 대향하는 비표시 영역에 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 게이트 링크 배선은 상기 데이터 배선과 상기 화소 전극 사이의 층에 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제8항에 있어서,
    상기 게이트 링크 배선과 상기 화소 전극 사이의 층에 공통 전극이 추가로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 박막 트랜지스터 기판;
    대향 기판; 및
    상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지고,
    상기 박막 트랜지스터 기판은 전술한 제1항 내지 제9항 중 어느 한 항에 따른 박막 트랜지스터 기판으로 이루어진 것을 특징으로 하는 액정표시장치.
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