KR20150077843A - 비아 홀 콘택 형성을 위한 비아 홀 제조방법 및 이에 의해 제조된 비아 홀이 형성된 반도체 소자 - Google Patents
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Abstract
본 발명은 비아 홀 콘택 형성을 위한 비아 홀 제조방법 및 이에 의해 제조된 비아 홀이 형성된 반도체 소자에 관한 것으로서, 특히 반도체 소자의 비아 홀 제조방법에 있어서, 기판을 준비하는 제1단계와, 상기 기판의 상면 및 하면 각각에 비아 홀 형성을 위한 패턴을 형성하는 제2단계와, 상기 기판의 상측과 하측에서 식각공정을 수행하여, 상기 패턴에 대응되는 기판의 상면과 하면이 관통하는 비아 홀을 형성하는 제3단계와, 상기 비아 홀에 전도성 페이스트를 충진하여 비아 홀 콘택을 형성하는 제4단계를 포함하여 이루어진 것을 특징으로 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법 및 이에 의한 비아 홀이 형성된 반도체 소자를 기술적 요지로 한다. 이에 의해 비아 홀에 전도성 페이스트를 충진하는 방법으로 비아 홀 콘택을 형성함으로써, 전도성 페이스트와 기판 사이의 우수한 접착력을 얻을 수 있어, 비아 홀에서 발생하는 노이즈를 줄여 전기적 접속 및 반도체 소자의 테스트시 오류를 최소화하는 비아 홀의 신뢰성을 향상시키는 이점이 있다.
Description
본 발명은 반도체 소자에 형성된 비아 홀(via hole)의 형태를 개선하여, 비아 홀에 전도성 페이스트를 충진하는 방법으로 비아 홀 콘택을 형성함으로써, 비아 홀에서 발생하는 노이즈를 최소화할 수 있는 비아 홀 콘택 형성을 위한 비아 홀 제조방법 및 그 비아 홀이 형성된 반도체 소자에 관한 것이다.
일반적으로 반도체 소자는 복수의 집적 회로 칩들이 아주 복잡하면서 정교하게 패키징되어 형성된다.
이러한 반도체 소자는 단층 또는 다층의 인쇄회로기판(printed circuit board)으로 이루어지게 되며, 인쇄회로기판에는 전기적 특성 검사를 수행하거나, 인접하는 다른 층의 배선 패턴과 전기적으로 연결하기 위한 비아 홀(via hole)이 형성되게 된다.
종래의 비아 홀은 도 1에 도시된 바와 같이, 기판(1)에 수직형 또는 상부 직경이 하부 직경보다 크게 일정한 기울기를 가지고 형성되었고, 대부분의 경우 전해 도금 방법으로 비아 홀 콘택(3)을 형성하였기 때문에 높은 종횡비를 가지는 비아 홀(1a)에서 보이드가 없는(void free) 충진을 하는데 어려움이 있다.
또한, 높은 종횡비를 갖는 비아 홀(1a)에 균일한 씨드층(2)을 증착하기 어려워, 도금 공정시 비아 홀(1a) 입구 및 바닥 사이의 불균일한 도금층이 형성되어 비아 홀 내에 결함으로 작용한다.
더욱이, 높은 종횡비를 갖는 비아 홀을 도금 공정에 의해 충진하는 경우, 비아 홀 내벽 및 바닥에 형성된 씨드층(2)을 통하여 전면에서 도금이 이루어지기 때문에 긴 도금 공정 시간 동안 기판이 휘어지는 불량이 발생하며, 긴 도금 공정 시간으로 인한 높은 비용이 발생하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로, 기판의 상측 및 하측에서 각각 식각 공정을 수행하여 형성된 비아 홀에 전도성 페이스트를 충진함으로써, 고품위의 비아 홀 콘택을 형성하여, 비아 홀에서 발생하는 노이즈를 최소화할 수 있는 비아 홀 콘택 형성을 위한 비아 홀 제조방법 및 그 비아 홀이 형성된 반도체 소자의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 반도체 소자의 비아 홀 제조방법에 있어서, 기판을 준비하는 제1단계와, 상기 기판의 상면 및 하면 각각에 비아 홀 형성을 위한 패턴을 형성하는 제2단계와, 상기 기판의 상측과 하측에서 식각공정을 수행하여, 상기 패턴에 대응되는 기판의 상면과 하면이 관통하는 비아 홀을 형성하는 제3단계와, 상기 비아 홀에 전도성 페이스트를 충진하여 비아 홀 콘택을 형성하는 제4단계를 포함하여 이루어진 것을 특징으로 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법 및 이에 의한 비아 홀이 형성된 반도체 소자를 기술적 요지로 한다.
또한, 상기 기판은, 절연기판 또는 전도성기판이며, 상기 절연기판인 경우에는, 글라스(glass), 사파이어(Al2O3), 탄화규소(SiC), 석영(quartz) 중 어느 하나를 사용하며, 상기 전도성기판은, 실리콘(Si) 또는 ITO(Indium tin oxide)를 사용한다.
또한, 상기 제2단계에서의 기판의 식각은, 상기 기판의 상측과 하측에서 각각 하프에칭(half etching)하여 양면 식각하는 것이 바람직하다.
여기에서, 상기 비아 홀은, 하부 및 상부의 직경보다 중심부의 직경이 상대적으로 더 작게 형성된 것이 바람직하다.
또한, 상기 제4단계는, 상기 비아 홀의 상측 및 하측을 통하여 전도성 페이스트를 양면 충진하는 것이 바람직하며, 상기 전도성 페이스트는, Ag, Cu, Ni, C, Ag-Pd, Au 및 W 중 어느 하나의 물질을 사용하는 것이 바람직하다.
본 발명은 반도체 소자에 형성된 비아 홀(via hole)에 전도성 페이스트를 충진하는 방법으로 비아 홀 콘택을 형성함으로써, 전도성 페이스트와 기판 사이의 우수한 접착력을 얻을 수 있어, 비아 홀에서 발생하는 노이즈를 줄여 전기적 접속 및 반도체 소자의 테스트시 오류를 최소화하여 비아 홀의 신뢰성을 향상시키는 효과가 있다.
또한, 상기 비아 홀의 상측 및 하측을 통하여 상기 전도성 페이스트를 양면 충진함으로써, 전도성 페이스트가 비아 홀 내에 보다 쉽게 충진되도록 하고, 비아 홀 콘택 내에 보이드 프리(void-free)하게 결함없이 충진할 수 있어 비아 홀의 신뢰성을 더욱 향상시키는 효과가 있다.
또한, 상기 전도성 페이스트를 이용한 양면 충진 방식을 이용하기 때문에 공정 시간을 단축시켜 제조 비용을 절감시키는 효과가 있다.
도 1 - 종래의 비아 홀을 나타낸 모식도.
도 2 - 본 발명에 따른 비아 홀 콘택 형성을 위한 비아 홀 제조방법에 대한 모식도.
도 2 - 본 발명에 따른 비아 홀 콘택 형성을 위한 비아 홀 제조방법에 대한 모식도.
본 발명은 반도체 소자에 형성된 비아 홀(via hole)의 형태를 개선하여, 비아 홀에 전도성 페이스트를 충진하는 방법으로 비아 홀 콘택을 형성함으로써, 비아 홀에서 발생하는 노이즈를 줄여 전기적 접속 및 반도체 소자의 테스트시 오류를 최소화하고자 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법 및 이에 의해 제조된 비아 홀이 형성된 반도체 소자에 관한 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도 2는 본 발명에 따른 비아 홀 콘택 형성을 위한 비아 홀 제조방법에 대한 모식도이다.
도시된 바와 같이, 본 발명에 따른 비아 홀 콘택 형성을 위한 비아 홀 제조방법 및 이에 의한 비아 홀이 형성된 반도체 소자는, 반도체 소자의 비아 홀(30) 제조방법에 있어서, 기판(10)을 준비하는 제1단계와, 상기 기판(10)의 상면 및 하면 각각에 비아 홀 형성을 위한 패턴(20)을 형성하는 제2단계와, 상기 기판(10)의 상측과 하측에서 식각공정을 수행하여, 상기 패턴에 대응되는 기판(10)의 상면과 하면이 관통하는 비아 홀(30)을 형성하는 제3단계와, 상기 비아 홀(30)에 전도성 페이스트를 충진하여 비아 홀 콘택(40)을 형성하는 제4단계로 크게 구성되며, 이러한 공정을 통해 비아 홀(30)이 형성된 반도체 소자를 제작하는 것이다.
먼저, 본 발명에 따른 제1단계는 기판(10)을 준비하는 것이다.
상기 기판(10)은 복수의 집적 회로 칩들이 인쇄된 배선라인을 따라 패키징되어 형성된 인쇄회로기판을 포함하는 절연기판 또는 전도성기판을 말한다.
여기에서, 상기 절연기판은 글라스(glass), 사파이어(Al2O3), 탄화규소(SiC), 석영(quartz) 중 어느 하나일 수 있으며, 이에 한정되지 않고 폴리머 재질의 유연기판일 수도 있다.
또한, 상기 전도성기판은, 실리콘(Si) 또는 ITO(Indium tin oxide)을 사용할 수 있으며, 이에 한정되지 않고, 상기 절연기판 상에 금속 또는 복합 금속으로 이루어진 전도층이 형성된 것을 사용할 수도 있다.
그리고, 본 발명에 따른 제2단계는 상기 기판(10)의 상면 및 하면 각각에 비아 홀 형성을 위한 패턴(20)을 형성하는 것이다.
상기 비아 홀 형성을 위한 패턴(20) 형성은 일반적인 포토리소그래피 공정에 의해 이루어지며, 상기 기판(10) 상측에 DFR(Dry film resist)의 라미네이팅 또는 포토레지스트(photoresist) 코팅층을 형성하여, 비아 홀(30) 위치에 대응되는 패턴이 형성된 마스크로 노광 후, 현상 공정을 거쳐 상기 기판(10) 상면 또는 하면에 비아 홀 형성을 위한 패턴(20)을 형성하게 된다.
여기에서, 기판(10)의 일면(상면)에 비아 홀 형성을 위한 패턴(20)을 먼저 형성하고, 다른면(하면)에 비아 홀 형성을 위한 패턴(20)을 순차적으로 형성하거나, 기판(10)의 양면에 동시에 비아 홀 형성을 위한 패턴(20)을 형성할 수도 있다.
그리고, 본 발명에 따른 제3단계는, 상기 기판(10)의 상측과 하측에서 식각 공정을 수행하여, 상기 패턴에 대응되는 기판(10)의 상면과 하면이 관통하는 비아 홀(30)을 형성하는 단계이다.
즉, 상기 제2단계에서의 비아 홀 형성을 위한 패턴(20)을 마스크로 하여 기판(10)의 식각 공정을 진행하였으며, 상기 패턴에 대응되게 비아 홀(30)이 형성되게 되는 것이다.
여기에서, 기판(10)의 식각은 샌드 블래스팅(sand blasting), 포토-건식/습식 식각(photo-dry/wet etching), 레이저 미세가공 공정 등에 의해 이루어질 수 있으며, 이러한 공정에서의 조건을 변화시켜 비아 홀(30)의 크기를 원하는 구경대로 형성할 수 있다.
한편, 상기 기판(10)의 식각은, 상기 기판(10)의 상측과 하측에서 각각 하프에칭(half etching)하여 양면 식각 방식으로 이루어진다.
상기 하프 에칭이라 함은 먼저 기판(10)의 상측(일측)에서 상기 비아 홀 형성을 위한 패턴(20)을 마스크로 하여 상기의 식각 공정을 수행하되, 기판(10)이 관통되지 않을 정도 바람직하게는, 기판(10)의 절반 또는 그 이하 정도만 식각 공정을 수행하고, 기판(10)의 하측(다른측)에서 상기 비아 홀 형성을 위한 패턴(20)을 마스크로 하여 상기와 같이 하프 에칭을 수행하는 것이다. 여기에서 상기 기판(10) 양면의 하프 에칭은 기판(10)의 양면에서 동시에 수행할 수도 있으나, 순차적으로 수행할 수도 있다.
이에 의해 본 발명에 따른 비아 홀(30)은 상기 기판(10)의 상면과 하면을 관통하도록 형성되며, 하부 및 상부의 직경보다 중심부의 직경이 상대적으로 더 작은 장구형태로 형성되는 것이다.
이러한 장구형태의 비아 홀(30)은 입구가 넓고 내부가 좁은 형태를 이루어 후술할 전도성 페이스트를 효과적으로 충진할 수 있어, 비아 홀 콘택(40)의 신뢰성을 향상시킬 수 있도록 하는 것이다.
다음으로, 본 발명에 따른 제4단계는 상기 비아 홀(30)에 전도성 페이스트를 충진하여 비아 홀 콘택(40)을 형성하는 것이다.
본 발명은 비아 홀 콘택(40) 형성시 기존의 씨드층 형성을 통한 전해도금방법을 사용하는 것이 아니라, 상기 비아 홀(30)에 전도성 페이스트를 충진하는 것으로 대체한 것이다.
이는 기존의 전해도금방법에 의해 획기적으로 공정시간을 단축할 수 있을 뿐만 아니라 기판(10)의 손상을 최소화할 수 있으며, 비아 홀(30)의 높은 종횡비에 의해 균일한 비아 홀 콘택(40)을 형성할 수 없는 문제점을 해결한 것으로, 상기 비아 홀(30)을 특이한 형태(장구형태)로 형성하여, 전도성 페이스트를 효과적으로 충진할 수 있도록 하여, 비아 홀(30) 내에서의 결함을 최소화한 것이다.
상기 전도성 페이스트는 전도성이 우수한 Ag, Cu, Ni, C, Ag-Pd, Au, W 등과 같은 물질 중 하나로 이루어진 페이스트를 사용한다.
특히, 본 발명에 따른 비아 홀(30)에 전도성 페이스트를 충진하는 방법으로 상기 비아 홀(30)의 상측 및 하측을 통하여 상기 전도성 페이스트를 양면 충진함으로써, 전도성 페이스트가 비아 홀(30) 내에 보다 쉽게 충진되도록 하고, 비아 홀 콘택(40) 내에 보이드 프리(void-free)하게 결함없이 충진할 수 있게 된다.
따라서, 충진된 전도성 페이스트와 기판(10) 사이의 우수한 접착력을 얻을 수 있어 전기신호 전달 시 손실을 최소화하여 저전력의 동작전압과 빠른 동작 속도를 요구하는 반도체 소자를 제조할 수 있으며, 전기적 접속 및 반도체 소자의 테스트시 오류를 최소화할 수 있게 되는 것이다.
또한, 상기 전도성 페이스트를 이용한 양면 충진 방식을 이용하기 때문에 공정 시간을 단축시켜 제조 비용을 절감시키는 장점이 있다.
10 : 기판
20 : 비아 홀 형성을 위한 패턴
30 : 비아 홀
40 : 비아 홀 콘택
20 : 비아 홀 형성을 위한 패턴
30 : 비아 홀
40 : 비아 홀 콘택
Claims (13)
- 반도체 소자의 비아 홀 제조방법에 있어서,
기판을 준비하는 제1단계;
상기 기판의 상면 및 하면 각각에 비아 홀 형성을 위한 패턴을 형성하는 제2단계;
상기 기판의 상측과 하측에서 식각공정을 수행하여, 상기 패턴에 대응되는 기판의 상면과 하면이 관통하는 비아 홀을 형성하는 제3단계;
상기 비아 홀에 전도성 페이스트를 충진하여 비아 홀 콘택을 형성하는 제4단계;를 포함하여 이루어진 것을 특징으로 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법. - 제 1항에 있어서, 상기 기판은,
절연기판 또는 전도성기판인 것을 특징으로 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법. - 제 2항에 있어서, 상기 절연기판은,
글라스(glass), 사파이어(Al2O3), 탄화규소(SiC) 및 석영(quartz) 중 어느 하나인 것을 특징으로 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법. - 제 2항에 있어서, 상기 전도성기판은,
실리콘(Si) 또는 ITO(Indium tin oxide)인 것을 특징으로 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법. - 제 1항에 있어서, 상기 제2단계에서의 기판의 식각은,
상기 기판의 상측과 하측에서 각각 하프에칭(half etching)하여 양면 식각하는 것을 특징으로 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법. - 제 1항 내지 제 5항 중의 어느 한 항에 있어서, 상기 비아 홀은,
하부 및 상부의 직경보다 중심부의 직경이 상대적으로 더 작은 것을 특징으로 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법. - 제 6항에 있어서, 상기 제4단계는,
상기 비아 홀의 상측 및 하측을 통하여 전도성 페이스트를 양면 충진하는 것을 특징으로 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법. - 제 7항에 있어서, 상기 전도성 페이스트는,
Ag, Cu, Ni, C, Ag-Pd, Au 및 W 중 어느 하나의 물질을 사용하는 것을 특징으로 하는 비아 홀 콘택 형성을 위한 비아 홀 제조방법. - 비아홀이 형성된 반도체 소자에 있어서,
기판;
상기 기판의 상측 및 하측에서 각각 하프에칭에 의해 소정 패턴 간격으로 형성되며, 하부 및 상부의 직경보다 중심부의 직경이 상대적으로 더 작게 형성된 비아 홀;
상기 비아 홀 상측 및 하측에서 전도성 페이스트를 충진하여 형성된 비아 홀 콘택;을 포함하여 구성되는 것을 특징으로 하는 비아홀이 형성된 반도체 소자. - 제 9항에 있어서, 상기 기판은,
절연기판 또는 전도성기판인 것을 특징으로 하는 비아홀이 형성된 반도체 소자. - 제 10항에 있어서, 상기 절연기판은,
글라스(glass), 사파이어(Al2O3), 탄화규소(SiC) 및 석영(quartz) 중 어느 하나인 것을 특징으로 하는 비아홀이 형성된 반도체 소자. - 제 10항에 있어서, 상기 전도성기판은,
실리콘(Si) 또는 ITO(Indium tin oxide)인 것을 특징으로 하는 비아홀이 형성된 반도체 소자. - 제 9항에 있어서, 상기 전도성 페이스트는,
Ag, Cu, Ni, C, Ag-Pd, Au 및 W 중 어느 하나의 물질을 사용하는 것을 특징으로 하는 비아홀이 형성된 반도체 소자.
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| WO2024005450A1 (ko) * | 2022-06-28 | 2024-01-04 | 주식회사 아모텍 | 안테나 패턴 및 이의 제조 방법 |
| WO2024005449A1 (ko) * | 2022-06-28 | 2024-01-04 | 주식회사 아모텍 | 안테나 패턴 제조 방법 및 이에 의해 제조된 안테나 패턴 |
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